特表 2022-534043 三次元ナノ構造作製のための方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-07-27

(54)【発明の名称】三次元ナノ構造作製のための方法及び装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220720BHJP

   H01L 21/336 20060101ALI20220720BHJP

   H01L 21/3065 20060101ALI20220720BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

H01L21/302 105A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021569406

(86)(22)【出願日】2020-04-21

(85)【翻訳文提出日】2022-01-20

(86)【国際出願番号】 US2020029063

(87)【国際公開番号】W WO2020236376

(87)【国際公開日】2020-11-26

(31)【優先権主張番号】62/851,699

(32)【優先日】2019-05-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/517,956

(32)【優先日】2019-07-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】越澤 武仁

(72)【発明者】

【氏名】スリニバサン， ムクン

(72)【発明者】

【氏名】北島 知彦

(72)【発明者】

【氏名】カン， チャンソク

(72)【発明者】

【氏名】カン， スンクォン

(72)【発明者】

【氏名】リー， ギル ワイ．

(72)【発明者】

【氏名】シンガ ロイ， サスミット

【テーマコード（参考）】

5F004

5F083

5F101

【Ｆターム（参考）】

5F004DA00

5F004DA01

5F004DA02

5F004DA17

5F004DA18

5F004DB08

5F004DB10

5F004DB13

5F083EP18

5F083EP22

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA35

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA43

5F083JA56

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F101BA46

5F101BA47

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

5F101BH15

(57)【要約】

本明細書では、複数の不揮発性メモリセルを形成するための方法及び装置が提供される。幾つかの実施形態において、本方法は、例えば、複数の不揮発性メモリセルを形成することを含み、このことには、第１の金属層と、第１の金属層とは異なる第２の金属層と、を含む金属の交互層のスタックを基板上に形成することと、第１の金属層を除去して第２の金属層の交互層の間に空間を形成することと、空間を部分的に充填して空隙をその中に残すよう第１の材料層を堆積させること又は空間を充填するよう第２の材料層を堆積させることのうちの１つと、が含まれる。
【選択図】図３Ｐ

【特許請求の範囲】

【請求項1】

複数の不揮発性メモリセルを形成する方法であって、
第１の金属層と、前記第１の金属層とは異なる第２の金属層と、を含む金属の交互層のスタックを基板上に形成することと、
前記第１の金属層を除去して、前記第２の金属層の前記交互層の間に空間を形成することと、
前記空間を部分的に充填して空隙をその中に残すよう第１の材料層を堆積させること、又は前記空間を充填するよう第２の材料層を堆積させること、のうちの１つを行うことと、
を含む、方法。

【請求項2】

前記空間を部分的に充填して空隙をその中に残すよう前記第１の材料層を堆積させること、又は前記空間を充填するよう前記第２の材料層を堆積させること、のうちの前記１つが、化学気相堆積又は原子層堆積のうちの１つを使用して実行される、請求項１に記載の方法。

【請求項3】

前記第１の金属層及び前記第２の金属層が、化学気相堆積及び物理的気相堆積のうちの少なくとも１つを使用して堆積させられる、請求項１に記載の方法。

【請求項4】

前記第１の金属層を除去することが、ＳＦ_６、ＣＦ_４、ＣＨＦ_４、ＣＨ_３Ｆ、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８、若しくはＮＦ_３のうちの少なくとも１つを含むフッ素化合物を含むＦ系化学物質を含む化学ドライエッチングプロセス、又はウェットエッチングプロセスのうちの１つを使用して実行される、請求項１に記載の方法。

【請求項5】

前記第１の金属層と前記第２の金属層との交互層の前記スタックと、前記第１の金属層がその上に堆積されている窒化ケイ素（ＳｉＮ）及びポリシリコン（ｐｏｌｙ－Ｓｉ）の層と、において、少なくとも１つのメモリホールを形成することと、
前記少なくとも１つのメモリホール内に、
酸化アルミニウム（ＡｌＯ）層と、
前記ＡｌＯ層の上に第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上にＳｉＮ層と、
前記ＳｉＮ層の上に第２の酸化ケイ素層と、
前記第２の酸化ケイ素層の上に、ｐｏｌｙ－Ｓｉチャネルを形成するためのｐｏｌｙ－Ｓｉ層と、
前記ｐｏｌｙ－Ｓｉチャネルを充填するためのコア酸化ケイ素とを
堆積させることと、
をさらに含む、請求項１に記載の方法。

【請求項6】

前記少なくとも１つのメモリホールを形成することは、ＳＦ_６、ＣＦ_４、ＣＨＦ_４、ＣＨ_３Ｆ、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８、又はＮＦ_３のうちの少なくとも１つを含むフッ素化合物を含むＦ系化学物質を含む化学ドライエッチングプロセスを使用して実行される、請求項１から５のいずれか一項に記載の方法。

【請求項7】

前記第１の金属層を除去して、前記第２の金属層の前記交互層間に空間を形成する前に、
ＳＦ_６、ＣＦ_４、ＣＨＦ_４、ＣＨ_３Ｆ、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８、又はＮＦ_３のうちの少なくとも１つを含むフッ素化合物を含むＦ系化学物質を使用して、前記第１の金属層、前記第２の金属層、前記ＳｉＮ層、及び前記ｐｏｌｙ－Ｓｉ層を貫通する少なくとも２つのスリットを形成することと、
ウェットエッチングプロセス又は化学ドライエッチングプロセスのうちの１つを使用して、前記基板から前記ＳｉＮ層及び前記ｐｏｌｙ－Ｓｉ層を除去することと、
除去される前に前記ＳｉＮ層及び前記ｐｏｌｙ－Ｓｉ層が占めていた領域内の前記少なくとも１つのメモリホールから、化学ドライエッチングプロセスを使用して、前記ＡｌＯ層と、前記ＡｌＯ層の上の前記第１の酸化ケイ素層と、前記第１の酸化ケイ素層の上の前記ＳｉＮ層と、前記ＳｉＮ層の上の第２の酸化ケイ素層と、を除去することと、
除去された前記ＡｌＯ層、除去された前記第１の酸化ケイ素層、除去された前記ＳｉＮ層、及び除去された前記第２の酸化ケイ素層の代わりに、リンがドープされたｐｏｌｙ－Ｓｉの層を、前記ｐｏｌｙ－Ｓｉチャネルの一部分を覆うよう前記基板上に堆積させることと、
をさらに含む、請求項５に記載の方法。

【請求項8】

前記第１の金属層を除去して、前記第２の金属層の前記交互層の間に空間を形成した後で、かつ、前記空間を部分的に充填して空隙をその中に残すよう前記第１の材料層を堆積させること、又は前記空間を充填するよう第２の材料層を堆積させること、のうちの前記１つを行う前に、
除去される前に前記第１の金属層が占めていた領域内の前記少なくとも１つのメモリホールから、前記化学ドライエッチングプロセスを使用して、前記ＡｌＯ層、前記ＡｌＯ層の上の前記第１の酸化ケイ素層、及び前記第１の酸化ケイ素層の上の前記ＳｉＮ層を除去すること
をさらに含む、請求項１から５又は７のいずれか一項に記載の方法。

【請求項9】

前記第１の金属層が、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＷＯ_ｘ、ＲｕＯ_ｘ、及びＩｒＯ_ｘのうちの少なくとも１つであり、
前記第２の金属層が、Ｗ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ、Ｏｓ、Ｚｒ、Ｉｒ、Ｒｅ、及びＴｉのうちの１つであり、
前記第１の材料層が酸化ケイ素であり、前記第２の材料層が低誘電率酸化物である、請求項１に記載の方法。

【請求項10】

前記低誘電率酸化物が、３．９以下の誘電率を有する酸化ケイ素又は二酸化ケイ素のうちの１つである、請求項１から５又は９のいずれか一項に記載の方法。

【請求項11】

半導体メモリデバイスであって、
金属、金属窒化物、又は導電性金属化合物のうちの少なくとも１つである第１の材料層と、
金属、金属合金、又は１つ以上の金属元素を含むドーパントを有する金属のうちの少なくとも１つである第２の材料層と
を含む材料の交互層のスタックを含む基板を含み、
前記第１の材料層が前記第２の材料層とは異なっている、半導体メモリデバイス。

【請求項12】

前記第１の材料層が、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＷＯ_ｘ、ＲｕＯ_ｘ、及びＩｒＯ_ｘのうちの少なくとも１つであり、
前記第２の材料層が、Ｗ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ、Ｏｓ、Ｚｒ、Ｉｒ、Ｒｅ、及びＴｉのうちの１つである、請求項１１に記載の半導体メモリデバイス。

【請求項13】

前記基板上に堆積された窒化ケイ素（ＳｉＮ）及びポリシリコン（ｐｏｌｙ－Ｓｉ）の層であって、その上に前記第１の材料層が堆積されている窒化ケイ素（ＳｉＮ）及びポリシリコン（ｐｏｌｙ－Ｓｉ）の層と、
前記第１の材料層と前記第２の材料層との前記交互層の前記スタックと、前記ｐｏｌｙ?Ｓｉ層と、における少なくとも１つのメモリホールと
をさらに含み、
前記少なくとも１つのメモリホールには、
酸化アルミニウム（ＡｌＯ）層と、
前記ＡｌＯ層の上の第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上のＳｉＮ層と、
前記ＳｉＮ層の上の第２の酸化ケイ素層と
前記第２の酸化ケイ素層の上の、ｐｏｌｙ－Ｓｉチャネルを形成するためのｐｏｌｙ－Ｓｉ層と、
前記ｐｏｌｙ－Ｓｉチャネルを充填するためのコア酸化ケイ素と
が堆積させられる、請求項１１又は１２に記載の半導体メモリデバイス。

【請求項14】

複数の不揮発性メモリセルを形成するシステムであって、
窒化ケイ素（ＳｉＮ）層及びポリシリコン（ｐｏｌｙ－Ｓｉ）層と、
第１の金属層、及び前記第１の金属層とは異なる第２の金属層を含む金属の交互層のスタックと
を基板上に堆積させるよう構成された装置と、
前記第１の金属層を除去して、前記第２の金属層の前記交互層の間に空間を形成するよう構成された装置と、
前記空間を部分的に充填して空隙をその中に残すよう第１の材料層を堆積させること、又は前記空間を充填するよう第２の材料層を堆積させること、のうちの１つを行うよう構成された装置と
を備えた、システム。

【請求項15】

前記空間を部分的に充填して空隙をその中に残すよう前記第１の材料層を堆積させること、又は前記空間に前記第２の材料層を堆積させること、のうちの前記１つが、化学気相堆積又は原子層堆積のうちの１つを使用して実行される、請求項１４に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、基板処理装置及び技術に関し、より詳細には、三次元（３Ｄ）ＮＡＮＤ構造作製のための方法及び装置に関する。

【背景技術】

【0002】

ビット当たりより低いコストでより高い密度を実現するという平面（２Ｄ）ＮＡＮＤメモリデバイスのスケーリングで遭遇する課題に対処するために、超高密度、三次元（３Ｄ）積層メモリ構造が導入されている。このような３Ｄメモリ構造は、ビットコストスケーラブル（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）アーキテクチャを有すると言われることもあり、垂直方向に整列したメモリセルのストリングを含んでいる。典型的には、この垂直方向に整列したメモリセルは、導体層と絶縁層とが交互になったアレイから形成され、ここでは、導電層が、メモリ構造のワード線に相当する。

【0003】

３Ｄ ＮＡＮＤデバイスにおいて垂直方向に積層されたメモリセルの数が増加するにつれて（例えば、チップ密度が上がるにつれて）、メモリセルストリングのアスペクト比も上がり、数多くの製造上の問題がもたらされる。発明者らは、例えば、積層が増すにつれて、エッチング／充填及び応力制御における難しさも増すことを観察してきた。発明者らはさらに、管理可能な限界値内でメモリセルストリングのアスペクト比を維持するためにスタック内の層を薄くすると、結果的に、下流のエッチングプロセスがより困難になることを観察してきた。

【0004】

これに対応して、発明者は、３Ｄ ＮＡＮＤ構造作製のための方法及び装置を提供してきた。

【発明の概要】

【0005】

本明細書では、複数の不揮発性メモリセルを形成するための方法及び装置が提供される。幾つかの実施形態において、本方法は、
第１の金属層と、第１の金属層とは異なる第２の金属層と、を含む金属の交互層のスタックを基板上に形成することと、
第１の金属層を除去して、第２の金属層の交互層の間に空間を形成することと、
空間を部分的に充填して空隙をその中に残すよう第１の材料層を堆積させること、又は空間を充填するよう第２の材料層を堆積させること、のうちの１つを行うこと
を含む。

【0006】

本開示の幾つかの実施形態に従って、半導体メモリデバイスであって、
金属、金属窒化物、又は導電性金属化合物のうちの少なくとも１つである第１の材料層と、
金属、金属合金、又は１つ以上の金属元素を含むドーパントを有する金属のうちの少なくとも１つである第２の材料層と
を含む材料の交互層のスタックを含む基板を含み、
第１の材料層が第２の材料層とは異なっている、半導体メモリデバイスが提供される。

【0007】

本開示の一態様に従って、複数の不揮発性メモリセルを形成するシステムが提供される。本システムは、
窒化ケイ素（ＳｉＮ）層及びポリシリコン（ｐｏｌｙ－Ｓｉ）層と、
第１の金属層、及び第１の金属層とは異なる第２の金属層を含む金属の交互層のスタックと
を基板上に堆積させるよう構成された装置と、
第１の金属層を除去して、第２の金属層の交互層の間に空間を形成するよう構成された装置と、
空間を部分的に充填して空隙をその中に残すよう第１の材料層を堆積させること、又は空間を充填するよう第２の材料層を堆積させること、のうちの１つを行うよう構成された装置と
を備える。

【0008】

本開示の他の実施形態及び更なる実施形態については、以下で説明する。

【0009】

上記で簡潔に要約し、下記でより詳細に述べる本開示の実施形態は、添付の図面に示す本開示の例示的な実施形態を参照することによって、理解することができる。しかしながら、本開示は他の等しく有効な実施形態を許容しうることから、添付の図面は、本開示の典型的な実施形態のみを例示しているのであり、従って、範囲を限定していると見なされるべきではない。

【図面の簡単な説明】

【0010】

【図1】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスにおいて複数の不揮発性メモリセルを形成するシステムの概略図である。

【図2】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスにおいて複数の不揮発性メモリセルを形成する方法のフローチャートである。

【図3A】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3B】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3C】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3D】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3E】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3F】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3G】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3H】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3I】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3J】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3K】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3L】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3M】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3N】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3O】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図3P】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図4A】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図4B】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図4C】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【図5】本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【発明を実施するための形態】

【0011】

理解を容易にするため、可能な場合には、複数の図に共通する同一の要素を示すのに同一の参照番号を使用した。図は、縮尺どおりには描かれておらず、分かりやすくするために簡略化されていることがある。１の実施形態の要素及び特徴は、さらなる記載がなくても、他の実施形態に有益に組み込まれうる。

【0012】

本明細書に記載の実施形態は、概して、ワード線絶縁が改良された３Ｄ ＮＡＮＤメモリデバイス、及びこれを形成する方法に関する。具体的には、材料の交互層、例えば、異なる種類の（金属の）マルチレイヤである第１の金属層及び第２の金属層が、３Ｄ ＮＡＮＤセル膜スタックのために使用され、メモリホールが形成される。金属層のうちの一方（例えば、第１の金属）を、その後除去（例えば、エッチング）して、１つ以上の材料、例えば低誘電率酸化物（例えば、ＳｉＯ、ＳｉＯ_２など）で後に充填される空間、又は、空隙を形成することができる。双方の金属層が、同じエッチング化学物質を用いてエッチングで除去されうる。従って、ＨＡＲ（高アスペクト比）エッチングが、より高いスループットで実施されうる。例えば、双方の金属が、高い選択性（例えば、＞１００：１）を有するフッ化水素酸（ＨＦ）を含む化学ドライエッチングを使用して、エッチングで除去されうる。さらに、本明細書に記載の実施形態では、ワード線（ＷＬ：ｗｏｒｄｌｉｎｅ）金属充填ステップであって、３Ｄ ＮＡＮＤメモリデバイスを形成するための従来の方法で時々使用されており、例えば、酸素窒素（ＯＮ：ｏｘｙｇｅｎ ｎｉｔｒｏｇｅｎ）モールドと共に使用される、置換金属ゲート（ＲＭＧ：ｒｅｐｌａｃｅｍｅｎｔ ｍｅｔａｌ ｇａｔｅ）のための重要なステップであるワード線金属充填ステップが無い。本明細書では、ＷＬ金属を、モールドスタックとして堆積させることができ、ＴｉＮを除去した後で、酸化ケイ素を充填することができ、即ち、ＳｉＯ_２の充填は、ＷＬ金属充填のために使用される従来のプロセスよりも、はるかに容易でコスト効率の良いプロセスである。また、従来のＲＭＧプロセス中に時に形成されうるボイドであって、当該ボイド中に存在しうる残存フッ素（Ｆ）ガスに起因する深刻なＳｉＯ_２劣化をもたらしうるボイドとは対照的に、ＳｉＯ_２の不完全な充填に起因して時に形成されうるボイドが、（任意の余分なステップを組み込むことなく形成されうる）空隙として機能しうるため、本明細書に記載の作製された３Ｄ ＮＡＮＤメモリデバイスにとっては有害ではない。さらに、３Ｄ ＮＡＮＤメモリデバイスを形成する際に使用されるモールドスタックの機械的応力は、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ又は化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を使用する金属の堆積条件により変えることができ、例えばＲＭＧを使用する必要がない結果として、現在のＳｉＯ_２／窒化ケイ素（Ｓｉ_３Ｎ_４）のマルチレイヤと比較したときに、スタック全体の高さをより低くすることができる。

【0013】

図１は、３Ｄ ＮＡＮＤメモリデバイス（例えば、図３Ａ～図３Ｐのメモリデバイス３００）において複数の不揮発性メモリセルを形成するためのシステム１００の概略図である。図２は、本開示の一実施形態に係る、メモリデバイスにおいて複数の不揮発性メモリセルを形成する方法２００のフローチャートである。図３Ａ～図３Ｐは、例えば方法２００を使用した、本開示の少なくとも１つの実施形態に係る作製段階の間の３Ｄ ＮＡＮＤメモリデバイスの一部分の概略的な断面図である。

【0014】

図３Ａは、ビットコストスケーラブル（ＢｉＣＳ）デバイスでありうるメモリデバイス３００を示しており、このメモリデバイス３００は、幾つかの実施形態では半導体でありうる基板３０１上に形成された、（複数の）垂直方向に積層されたメモリセル層３０２（例えば、複数の層（例えば、第１の材料層）３０４の間に交互に配置された、ワード線として使用される導電層（例えば、第２の材料層））のストリングを含む。

【0015】

基板３０１は、シリコン（Ｓｉ）ウエハ又はゲルマニウム（Ｇｅ）ウエハといった、集積回路を形成するのに適した任意の開始材料でありうる。半導体基板３０１は、１又は複数の層、例えば膜スタックがそのうえに形成されるシリコン半導体基板であってよく、メモリデバイス３００といった構造を、当該基板３０１上に形成するために用いられる。基板３０１は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、Ｓｉ_３Ｎ_４、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン（ｐｏｌｙ－Ｓｉ）、ドープされた又はドープさていないシリコン、パターニングされた又はパターニングされていないウエハ、シリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、炭素がドープされた酸化ケイ素、窒化ケイ素（ＳｉＮ、Ｓｉ３Ｎ４等）、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、シリコン上に配置された金属層など、といった材料を含みうる。基板３０１は、直径が２００ｍｍ、３００ｍｍ、又は４５０ｍｍのウエハといった、円形のウエハであってよく、又は、矩形又は方形のパネルとしてでもよい。

【0016】

幾つかの実施形態において、メモリセル層３０２及び層３０４は、共通ソース線（ＣＳＬ：ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）層上に形成することができ、この共通ソース線（ＣＳＬ）層は、エッチング停止層（ＥＳＬ：ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）上に形成されうる。このような実施形態において、ＣＳＬ層及びＥＳＬは、タングステン（Ｗ）、窒化ケイ素（ＳｉＮ）、ｐｏｌｙ－Ｓｉ、又はこれらの組み合わせといった材料から作製されうる。幾つかの実施形態において、マスク層（ＭＬ：ｍａｓｋ ｌａｙｅｒ）（例えば、酸化ケイ素層）が、メモリセル層３０２又は層３０４の上に堆積され、材料の最上層又は最終層を形成しうる。スタックをエッチングする前に、スタックエッチングプロセス中に除去されない領域を覆うためにＭＬがパターニングされる。

【0017】

層３０４は、メモリセル層３０２の間に配置されている。層３０４は、任意の適切な材料（例えば、金属、金属窒化物、又は導電性金属化合物）を使用して、例えば、Ｗ、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＷＯ_ｘ、ＲｕＯ_ｘ、ＩｒＯ_ｘ等を使用して形成されうる。層３０４は、半導体基板３０１上でのメモリセル層３０２の形成（又は構築）を容易にするために設けられる。メモリセル層３０２が形成された後で、層３０４は、以下でより詳細に記載されるように、１つ以上の適切なプロセスを使用して除去され、１つ以上の適切な材料で充填される。

【0018】

メモリセル層３０２のそれぞれが、メモリデバイス３００のワード線に相当し、各ワード線が、本頁の奥に向かって延びており、見えないメモリデバイス３００の追加的なメモリセルを形成する。従って、メモリセルセル３０２のそれぞれが、１ビット以上のデータを格納するよう構成されている。このように、メモリセル層３０２のそれぞれが、任意の適切な材料（例えば、金属、金属合金、１つ以上の金属元素を含むドーパントを有する金属）を使用して、例えば、とりわけ、Ｗ、タングステンシリサイド（ＷＳｉ）、タングステンｐｏｌｙ－Ｓｉ（Ｗ／ｐｏｌｙ－Ｓｉ）、タングステン合金、Ｔａ、Ｔｉ、Ｎｂ、Ｏｓ、Ｚｒ、Ｉｒ、Ｒｅ、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｕ）、白金（Ｐｔ）、これらの合金、窒化チタン（ＴｉＮ）及び窒化タンタル（ＴａＮ）といった窒化化合物、並びに、これらの組み合わせを使用して、形成されうる。基板３０１ごとに、メモリセル層３０２及び層３０４が、異なる材料から形成される。例えば、少なくとも幾つかの実施形態において、メモリセル層３０２をＷから形成する一方で、層３０４をＴｉＮから形成することができ、他の材料の組み合わせも使用することが可能である。

【0019】

引き続き図３Ａを参照すると、２０２において、メモリセル層３０２及び層３０４が、任意の適切な堆積プロセス及び／又は装置１３０（図１）を使用して半導体基板３０１上に堆積されうるが、当該堆積プロセス及び／又は装置１３０の例には、化学気相堆積（ＣＶＤ）装置１３０ａ、物理的気相堆積（ＰＶＤ）装置１３０ｂ、又は原子層堆積（ＡＬＤ）装置１３０ｃが含まれうる。例えば、１つの特定の実施形態において、層３０４（例えば、ＴｉＮ）が、例えばＰＶＤプロセスを実行するよう構成されたスタンドアローン装置又はクラスタツールの一部でありうるＰＶＤ装置１３０ｂを例えば使用して、堆積されうる。上記のプロセスを実行するために構成可能な例示的な装置は、例えば、アプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能な、ＥＮＤＵＲＡ（登録商標）ＶＥＲＳＡ（登録商標）ラインのスタンドアロ－ンＰＶＤ装置を含みうる。同様に、メモリセル層３０２（例えば、Ｗ）は、例えばＣＶＤプロセスを実行するよう構成されたスタンドアロ－ン装置又はクラスタツールでありうるＣＶＤ装置１３０ａを例えば使用して、堆積されうる。上記のプロセスを実行するために構成することが可能な例示的な装置は、例えば、アプライドマテリアルズ社から入手可能な、ＰＲＯＤＵＣＥＲ（登録商標）ＡＰＦラインのスタンドアローンＣＶＤ装置を含みうる。代替的に又は追加的に、層３０４は、例えばＣＶＤ装置１３０ａを使用して堆積させることができ、メモリセル層３０２は、例えばＰＶＤ装置１３０ｂを使用して堆積させることができる。

【0020】

次に、ＷＬ階段部が、メモリセル層３０２、層３０４、及びＭＬをエッチングすることにより形成されうる（図３Ｂ）。例えば、任意の好適なエッチング装置１１０（図１）及び／又は方法、例えば、深掘り反応性イオンエッチング（ＤＲＩＥ：ｄｅｅｐ ｒｅａｃｔｉｖｅ－ｉｏｎ ｅｔｃｈｉｎｇ）、ウエハ又は他の基板に高アスペクト比の孔及びトレンチを作製するために用いられる高度に異方性のエッチングプロセスが、ＷＬ階段部を形成するために使用されうる。このようなエッチングプロセスに適したエッチングガスは、フッ化物（ＳＦ_６、ＣＦ_４、ＣＨＦ_４、ＣＨ_３Ｆ、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８、及びＮＦ_３）、塩化物（ＨＣｌ、Ｃｌ_２、ＢＣｌ_３）、臭化物（Ｂｒ_２、ＨＢｒ）、又は酸素含有ガス（例えば、Ｏ_３、Ｏ_２、ＣＯ_２、ＣＯ、Ｈ_２Ｏ、ＮＯ、ＮＯ_２、Ｎ_２Ｏ、ＣＯなど）を含むことができ、任意選択的に、アルゴン（Ａｒ）又はヘリウム（Ｈｅ）といった不活性ガスを含むことができる。

【0021】

ＷＬ階段部が形成された後で、層間誘電体堆積（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ ｄｅｐｏｓｉｔｉｏｎ）プロセスを実施して、材料層３０５を、メモリセル層３０２及び層３０４の上に堆積させることができる。ＩＬＤプロセスは、誘電材料を使用することができ、この誘電材料は、階段部が形成されている領域において充填される。少なくとも幾つかの実施態様において、厚い酸化ケイ素（メモリセル層３０２及び層３０４のスタック高よりも約１．２倍厚い）が堆積され、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって平坦化される。

【0022】

次に、図３Ｃを参照すると、エッチング装置１１０を使用して、少なくとも１つのメモリホール３０６（又は、複数のメモリホール３０６、例えば３つのメモリホール３０６）が、ＭＬ、メモリセル層３０２と層３０４とが交互になったスタック、ＣＳＬにおいて形成され、かつ部分的にＥＳＬにおいて形成される。代替的に又は追加的に、メモリホール３０６が、基板３０１内へと延在して形成されうる。垂直方向に積層されたメモリセル層３０２及び層３０４のストリングが、４つの垂直方向の列により配置されて示されている。エッチング装置１１０は、イオン加速電圧が０．５～１０ｋＶの範囲の六フッ化硫黄（ＳＦ_６）化学物質を使用するよう構成されうる。エッチングを実行する前に、ハードマスク堆積プロセスを最初に実行することができ、エッチングが完了しメモリホール３０６が形成された後で、エッチングの前に堆積されたハードマスク層が除去されうる。他のエッチング装置及び／又はプロセスが、メモリホール３０６を形成するために使用されうる。

【0023】

図３Ｄ及び図３Ｅを参照すると、メモリホール３０６が形成された後で、１つ以上の追加の材料層が、メモリホール３０６内に堆積させられうる。例えば、図３Ｅに示された詳細領域が示すように、酸化アルミニウム（ＡｌＯ）の層（例えば、連続的な層）（層３０７）が最初に、メモリホール３０６を画定する側面上に、及びメモリホール３０６の底部のＥＳＬに沿って堆積させられる。次に、酸化ケイ素の層（層３０９）が、層ＡｌＯの上に、及びメモリホール３０６の底部に沿って堆積させられる。次に、トラップ窒化ケイ素（ＳｉＮ）（層３１１）の層が、層３０９の上に、及びメモリホール３０６の底部に沿って堆積させられる。次に、別の酸化ケイ素３１３層が、層３１１の上に、及びメモリホール３０６の底部に沿って堆積させられる。次に、ｐｏｌｙ－Ｓｉの層（層３１５）が、酸化ケイ素層３１３の上に、及びメモリホール３０６の底部に沿って堆積させられて、メモリホール３０６の底部でｐｏｌｙ－Ｓｉチャネルを形成する。次に、コア酸化ケイ素（層３１７）、例えばＳｉＯ、ＳｉＯＣ等が、ｐｏｌｙ－Ｓｉチャネルを充填するために堆積させられる（例えば、図３Ｅを参照）。層３０７～３１７は、任意の適切な堆積プロセス及び／又は装置を使用して堆積させることができる。例えば、図１のＣＶＤ装置１３０ａ及びＰＶＤ装置１３０ｂを使用してＣＶＤ及びＰＶＤをそれぞれ実行し、層３０７～３１７を堆積させることが可能である。代替的に又は追加的に、スタンドアローン装置又はクラスタツールでありうるＡＬＤ装置１３０ｃを使用してＡＬＤプロセスを実行し、層３０７～３１７を堆積させることが可能である。上記のプロセスを実行するよう構成可能な例示的な装置は、例えば、アプライドマテリアルズ社から入手可能な、ＯＬＹＭＰＩＡ（登録商標）ラインのＡＬＤ装置を含む。

【0024】

層３１７が、ｐｏｌｙ－Ｓｉチャネルを充填するために堆積された後で、図３Ｆ及び図３Ｇに示すように、追加の層３２１（例えば、ｐｏｌｙ－Ｓｉの層）を層３１７の上に堆積させて、層３１７を覆うことができ、追加のＭＬ層を層３２１の上に堆積させて、層３２１を覆うことができる。

【0025】

次に、図３Ｈに関して、２つの追加のスリット又はホール３０８が、（例えば、上述のエッチングプロセスを使用して）、ＭＬ、メモリセル層３０２と層３０４とが交互になったスタック、ＣＳＬ、ＥＳＬにおいて形成され、及び部分的に基板３０１内へと形成されうる。しかしながら、メモリホール３０６と違って、ホール３０８は、ＣＳＬ及び層３０４を除去するために使用される。例えば、ホール３０８が形成された後で、ＣＳＬが、上述のエッチングプロセス（例えば、ウェットエッチング及び／又は化学ドライエッチング）を使用して除去され、ＣＳＬの範囲のメモリホール３０６内に堆積されていた層３０９～３１３も除去される（例えば、図３Ｉ及び図３Ｊ参照）。

【0026】

次に、ＣＳＬ、及び層３０７～３１３を含んでいた領域に、リンがドープされたｐｏｌｙ－Ｓｉ（ｎ＋型シリコン）の層（例えば、層３２３）が充填され、ホール３０８はそのままで残され、例えば、層３２３で充填されず又は最小限に充填される（図３Ｋ）。

【0027】

次に、２０４において、層３０４が、上述のエッチングプロセス（例えば、エッチング装置１１０を用いたウェットエッチング又は化学ドライエッチング）を使用して除去される。より具体的には、層３０４（例えば、ＴｉＮの層）が、図３Ｌに示すように、当該層３０４を選択的に酸化することによって除去され、メモリセル層３０２の交互層（例えば、Ｗの層）の間に空間３２５が形成される。

【0028】

層３０４の除去は、メモリデバイス３００から層３０４を選択的に除去するための任意の適切なエッチング又はパターニングプロセスを使用して、メモリセル層３０２に望ましくない損傷を与えることなく、実現されうる。

【0029】

例えば、少なくともメモリセル層３０２に対しては選択的な任意の等方性エッチングプロセスが、選択性が高い層３０４を除去するために使用されうる。例えば、幾つかの実施形態において、層３０４が、酸素（Ｏ_２）及び三フッ化窒素（ＮＦ_３）を含む処理ガスからリモートプラズマを介して形成された反応種を用いて、例えば図１のエッチング装置１２０を用いて除去されうる。等方性エッチングプロセスは、任意の適切な等方性エッチング装置内で実施されうる。層３０４を除去するために使用しうる高度に選択的な等方性ドライエッチングプロセスが、２０１４年８月５日に出願された「Ｉｎｔｅｇｒａｔｅｄ ｏｘｉｄｅ ａｎｄ ｎｉｔｒｉｄｅ ｒｅｃｅｓｓ ｆｏｒ ｂｅｔｔｅｒ ｃｈａｎｎｅｌ ｃｏｎｔａｃｔ ｉｎ ３Ｄ ａｒｃｈｉｔｅｃｔｕｒｅｓ」という名称の米国特許第９，１６５，７８６号に記載されている。ドライエッチングプロセスは、適切なドライエッチング装置を使用して実施されうる。上記のプロセスを実行するために構成可能な例示的な装置は、例えば、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な、ＰＲＯＤＵＣＥＲ（登録商標）ＳＥＬＥＣＴＲＡ（登録商標）ラインのエッチング装置（図１）を含む。

【0030】

代替的又は追加的に、層３０４を除去するために、選択的酸化装置１４０が、急速熱酸化（ＲＴＯ：ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）、ラジカル酸化、又はリモートプラズマ酸化（ＲＰＯ：ｒｅｍｏｔｅ ｐｌａｓｍａ ｏｘｉｄａｔｉｏｎ）、例えば、デカップルドプラズマ酸化（ＤＰＯ：ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍａ ｏｘｉｄａｔｉｏｎ）を使用して、層３０４上に酸化ケイ素層（図示せず）を堆積させるために使用されうる。低熱収支及び／又は低減された酸素拡散が望まれる幾つかの実施形態では、プラズマ酸化又はラジカル酸化が利用されうる。本明細書では、低熱収支とは、８５０℃のピーク温度で数十分の炉内プロセスより小さい熱収支を意味する。例えば、ＲＰＯが２０４で使用されるときには、アプライドマテリアルズ社から入手可能なＲＰＯリアクタといった、１つ以上の適切なプラズマリアクタが、層３０４上に酸化ケイ素層を設けるために使用されうる。

【0031】

代替的に、高熱収支プロセス（すなわち、高い酸素拡散）も使用されうる。例えば、高熱収支プロセス（例えば、湿式、乾式、又はＲＴＯ）は、コンフォーマルな酸化、より速い酸化速度、及びより厚い酸化物をもたらしうる。

【0032】

炭素の層３０４を除去するために使用される選択的酸化装置１４０及び／又はエッチング装置１２０の種類は、時間の制約、所望の酸化速度等を含むがこれらに限定されない１つ以上の要因に依存しうる。

【0033】

使用される選択的酸化装置１４０及び／又はエッチング装置１２０（又はエッチング装置１１０を使用するエッチングプロセス）に関係なく、メモリデバイス３００から層３０４が除去された後には、メモリセル層３０２のみを含む途中の膜スタックが、更なる処理のために基板３０１上に残される（図３Ｌ参照）。

【0034】

幾つかの実施形態において、２０６において、図３Ｍを参照すると、材料（例えば、低（誘電率）酸化物材料、酸化ケイ素、二酸化ケイ素など）の層３２７が、空間３２５を（例えば、空隙なしで）充填するために堆積されうる。材料層３２７は、例えば、図１のＣＶＤ装置１３０ａ又はＡＬＤ装置１３０ｃを使用して堆積させることができる。低誘電率酸化物材料は、酸化ケイ素、二酸化ケイ素等を含むことができるが、これらに限定されない。材料層３２７は、３．９以下の誘電率を有しうる。

【0035】

逆に、図３Ｎを参照すると、幾つかの実施形態では２０４において、材料層３２７が、空間３２５を部分的に充填してその中に空隙３２９を残すよう堆積させられうる。材料層３２７は、例えば、図１のＣＶＤ装置１３０ａ又はＡＬＤ装置１３０ｃを使用して堆積させることができる。空間３２５は、空隙３２９が空間３２５の任意の特定の堆積を占めることができるように、部分的に充填されうる。

【0036】

２０６のプロセスのうちの１つが完了した後に、メモリデバイス３００は、交互のメモリセル層３０２のスタック、及び、材料層３２７（例えば、低誘電率酸化物材料）であって、その中に空隙を含み（図３Ｎ）又は空隙３２９を含まない（図３Ｍ）材料層３２７を有することになる。３Ｄ ＮＡＮＤメモリデバイス３００は、一旦形成されると、例えばゲート形成用のゲート酸化ケイ素を堆積させるためにさらに処理されうる。

【0037】

例えば、２０６のプロセスが完了した後で、ホール３０８には、１つ以上の適切な材料であって、ＴｉＮ、Ｗ、ＳｉＮ、酸化物、又はこれらの組み合わせを含むがこれに限定されない材料が充填されうる（例えば、平坦化）（図３Ｏ）。同様に、平坦化が実行された後で、１つ以上の配線（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ）プロセス（例えば、ＷＬ階段部コンタクト形成）を実施して、３Ｄ ＮＡＮＤメモリデバイス３００（図３Ｐ）の製造を完了することができる。

【0038】

図４Ａ～図４Ｃは、本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイス４００ａ～４００ｃの一部分の概略的な断面図である。３Ｄ ＮＡＮＤメモリデバイス４００ａ～４００ｃは、３Ｄ ＮＡＮＤメモリデバイス３００と実質的に同様である。したがって、ここでは、３Ｄ ＮＡＮＤメモリデバイス４００ａ～４００ｃに固有の特徴のみを記載する。

【0039】

図４Ａに示されるように、２０６の前（例えば、材料の層（例えば、（例えば、上述のように、空隙４２９ｃを含んで又は含まずに）空間４２５ａを充填するための材料の層４２７ｂ及び４２７ｃを堆積させる前）に、メモリホールを満たしている層のうちの１つ以上の層（例えば、層４０７ｂ～４１５ｂ又は層４０７ｃ～４１５ｃ）が、メモリセル層４０２から除去されうる。

【0040】

例えば、図４Ｂで示される詳細領域が示すように、連続的なＡｌＯ層４０７ｂを適用する代わりに、不連続的な層４０７ｂを形成して、メモリホールを画定する側面上の及びメモリホールの底部のＥＳＬに沿ったメモリセル層４０２ｂのみを覆う（層４０４ｂは覆わない）ことができる。不連続的な層４０７ｂを有するメモリセル層４０２ｂは、２０６の前に、材料層４２７ｂを堆積すべき場所に隣接するメモリホール内の領域から層４０７ｂを除去することによって、作製されうる。不連続的な層４０７ｂを用いることで、隣り合うメモリセル層４０２の間のセル間干渉を低減することが可能である。例示のために、３Ｄ ＮＡＮＤメモリデバイス４００ｂは空隙なしで示されている。

【0041】

同様に、不連続的な層４０７ｃ、及び不連続的な酸化ケイ素層及びＳｉＮ層（例えば、層４０９ｃ及び４１１ｃ）が、３Ｄ ＮＡＮＤメモリデバイス４００ｃを形成するために使用されうる（図４Ｃ）。不連続的な層４０７ｃ～４１１ｃを有するメモリセル層４０２ｃは、２０６の前に、材料層４２７ｃを堆積すべき場所に隣接するメモリホール内の領域から層４０７ｃ～４１１ｃを除去することによって、作製されうる。不連続的な層４０７ｃ～４１１ｃを有するメモリセル層４０２ｃは、隣り合うメモリセル層４０２ｃの間の層４１１ｃ（例えば、トラップＳｉＮ）を通じてデータ損失を防止することができる。例示のために、３Ｄ ＮＡＮＤメモリデバイス４００は、空隙４２９ｃを有して示されている。

【0042】

図５は、本開示の少なくとも１つの実施形態に係る、３Ｄ ＮＡＮＤメモリデバイス５００の一部分の概略的な断面図である。本発明者らは、本開示が、電荷トラップベースのＮＡＮＤフラッシュメモリデバイスに限定されないことを見出した。例えば、抵抗ＲＡＭ（ＲｅＲＡＭ：ｒｅｓｉｓｔｉｖｅ ＲＡＭ）又は相変化メモリ（ＰＣＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）を有するメモリセルが、本明細書に記載の方法を使用して形成されうる。より具体的には、図５に示すように、抵抗メモリ材料（例えば、ＲｅＲＡＭのためのＴａ_２Ｏ_５、ＴｉＯ_２など、又はＰＣＭのためのＧｅ_ｘＳｂ_ｙＴｅ_ｚ（ＧＳＴ）など）の抵抗層５５０を、メモリセル層５０２と層５１５との間に堆積させることができ、上記メモリセル層５０２は、（例えば、ｐｏｌｙ－Ｓｉチャネルを形成するための）層５１５と同じ材料で作製されうる。

【0043】

本明細書に記載の方法は、３Ｄ ＮＡＮＤメモリデバイスを形成するために使用することができ、かつ、複数のメモリセル層３０２を層３０４と共に形成することによって、メモリデバイス３００のメモリセル層３０２の隣り合うメモリセル間のクロストーク、例えば捕捉された（ｔｒａｐｐｅｄ）電荷の漏れが、解消されない場合でも低減され、上記層３０４は除去して、空隙３２９が含まれる又は含まれない材料３２７（例えば、低誘電率酸化物材料、酸化ケイ素等）と置換することができる。更に、メモリセル層３０２と層３０４の双方を、酸素ベースのエッチングプロセスを使用してエッチングで除去することができるため、高アスペクト比メモリホールエッチング、及び空隙充填が、従来のプロセスと比べてそれほど困難ではない。さらに、メモリセル層３０２及び層３０４が、１つ以上の前述の材料から形成されたときには、モールドスタックの機械的応力を、前述の材料の堆積条件によって変えることができ、このことは、パターン崩壊の可能性を排除できない場合でも低減することができ、従来のメモリデバイスと比べたときに、メモリデバイス３００／４００の全体のスタック高を比較的低くすることが可能となりうる。加えて、メモリセル層３０２が１つ以上の上述の金属（例えば、Ｗ）から作製されるため、ワード線の階段部を構築するために時に使用される従来の置換金属ゲートプロセスの使用が無くなる。

【0044】

上述の記載は、本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及び更なる実施形態が考案されうる。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図3L】

【図3M】

【図3N】

【図3O】

【図3P】

【図4A】

【図4B】

【図4C】

【図5】

【国際調査報告】