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特表2022-534219３Ｄロジック及びメモリのためのセルフアラインコンタクト
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-07-28
(54)【発明の名称】３Ｄロジック及びメモリのためのセルフアラインコンタクト
(51)【国際特許分類】
H01L 27/11575 20170101AFI20220721BHJP
H01L 21/336 20060101ALI20220721BHJP
H01L 27/11548 20170101ALI20220721BHJP
H01L 21/768 20060101ALI20220721BHJP
H01L 21/3205 20060101ALI20220721BHJP
H01L 21/285 20060101ALI20220721BHJP
H01L 21/8238 20060101ALI20220721BHJP
H01L 21/8234 20060101ALI20220721BHJP
H01L 29/786 20060101ALI20220721BHJP
【ＦＩ】
H01L27/11575
H01L29/78 371
H01L27/11548
H01L21/90 B
H01L21/90 L
H01L21/88 Z
H01L21/285 C
H01L27/092 G
H01L27/092 F
H01L27/088 H
H01L27/092 K
H01L27/088 E
H01L27/088 D
H01L29/78 301X
H01L29/78 301Y
H01L29/78 301P
H01L29/78 616K
H01L29/78 616S
H01L29/78 617J
H01L29/78 618C
H01L29/78 619A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021569302
(86)(22)【出願日】2020-04-03
(85)【翻訳文提出日】2021-11-22
(86)【国際出願番号】 US2020026672
(87)【国際公開番号】W WO2020242602
(87)【国際公開日】2020-12-03
(31)【優先権主張番号】62/852,434
(32)【優先日】2019-05-24
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/721,583
(32)【優先日】2019-12-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】リーブマン，ラース
(72)【発明者】
【氏名】スミス，ジェフリー
(72)【発明者】
【氏名】デヴィリアーズ，アントン
(72)【発明者】
【氏名】タピリー，カンダバラ
【テーマコード（参考）】
4M104
5F033
5F048
5F083
5F101
5F110
5F140
【Ｆターム（参考）】
4M104BB04
4M104BB05
4M104BB18
4M104DD44
4M104DD46
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4M104EE16
4M104EE17
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5F033JJ15
5F033JJ19
5F033KK07
5F033KK15
5F033KK19
5F033PP07
5F033PP11
5F033PP14
5F033QQ48
5F033RR01
5F033RR03
5F033RR04
5F033RR06
5F033RR08
5F033SS07
5F033SS11
5F033TT08
5F033UU04
5F033VV06
5F033VV16
5F033VV17
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5F033XX31
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5F083JA56
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5F101BD30
5F101BD34
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5F140CC09
5F140CC11
5F140CC12
5F140CE07
(57)【要約】
半導体デバイスは、基板の上に代替的に積層され、且つ基板の上面に沿って横方向に延びる誘電体層及びローカル相互接続を含む。誘電体層の側壁及びローカル相互接続の側壁は、階段構成を有する。ローカル相互接続は、誘電体層によって互いに離間され、且つ誘電体層によって覆われていない部分を有する。半導体デバイスは、ローカル相互接続の覆われていない部分の上に選択的に配置された導電層も含み、導電層の側壁とローカル相互接続の側壁とは、同一平面上にある。半導体デバイスは、誘電体層から延びる分離キャップを更に含む。分離キャップは、導電層を互いに隔てるように、導電層の側壁及びローカル相互接続の側壁に沿って配置される。
【特許請求の範囲】
【請求項1】
基板の上に積層され、且つ前記基板の上面に沿って横方向に延びる誘電体層であって、前記誘電体層の側壁は、階段構成を有する、誘電体層と、前記誘電体層の上に交互に積層され、且つ前記基板の前記上面に沿って横方向に延びるローカル相互接続であって、ローカル相互接続の側壁は、階段構成を有し、前記ローカル相互接続のそれぞれは、対応する誘電体層の上に配置され、且つ前記対応する誘電体層の上面に沿って延び、それにより、前記ローカル相互接続は、前記誘電体層によって互いに離間され、且つ前記誘電体層によって覆われていない部分を有する、ローカル相互接続と、
前記ローカル相互接続の前記覆われていない部分に選択的に配置され、且つ前記ローカル相互接続の前記覆われていない部分から更に垂直に延びる導電層であって、前記導電層の側壁と前記ローカル相互接続の前記側壁とは、同一平面上にある、導電層と、
前記誘電体層から延びる分離キャップであって、前記導電層を互いに隔てるように、前記導電層及び前記ローカル相互接続の前記側壁に沿って更に配置される分離キャップと
を含む半導体デバイス。
【請求項2】
前記基板の上に積層されているトランジスタ対であって、前記トランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む、トランジスタ対を更に含み、
前記ｎ型トランジスタは、前記ｎ型トランジスタのｎ型チャネル領域の２つの端に配置されるソース領域及びドレイン領域を有し、前記ｎ型トランジスタの前記ソース領域及びドレイン領域のそれぞれは、前記ローカル相互接続からのそれぞれのローカル相互接続に結合され、前記ｎ型チャネル領域は、ｎ型ゲート構造によって囲まれ、及び
前記ｐ型トランジスタは、前記ｐ型トランジスタのｐ型チャネル領域の２つの端に配置されるソース領域及びドレイン領域を有し、前記ｐ型トランジスタの前記ソース領域及びドレイン領域のそれぞれは、前記ローカル相互接続からのそれぞれのローカル相互接続に結合され、前記ｐ型チャネル領域は、ｐ型ゲート構造によって囲まれる、
請求項１に記載の半導体デバイス。
【請求項3】
前記基板の上に階段構成で積層されているゲート電極であって、前記ゲート電極のそれぞれは、前記トランジスタ対からの対応するゲート構造に電気的に結合される、ゲート電極を更に含む、請求項２に記載の半導体デバイス。
【請求項4】
前記ローカル相互接続のそれぞれは、前記ゲート電極からのそれぞれのゲート電極の２つの側の一方に配置される、請求項３に記載の半導体デバイス。
【請求項5】
前記分離キャップの上面と前記導電層の上面とは、同一平面上にある、請求項１に記載の半導体デバイス。
【請求項6】
前記分離キャップのそれぞれは、第１の側壁と第２の側壁とを有する、請求項１に記載の半導体デバイス。
【請求項7】
前記分離キャップのそれぞれの前記第１の側壁は、前記ローカル相互接続からの対応するローカル相互接続と直接接触する、請求項６に記載の半導体デバイス。
【請求項8】
前記分離キャップのそれぞれの前記第２の側壁は、前記誘電体層からの下にある誘電体層の側壁と面が揃っている、請求項６に記載の半導体デバイス。
【請求項9】
前記誘電体層のそれぞれの側壁は、前記ローカル相互接続からの上にあるローカル相互接続の側壁を越えて突出して間隙を形成し、前記分離キャップからの対応する分離キャップは、前記間隙に配置される、請求項１に記載の半導体デバイス。
【請求項10】
半導体デバイスを形成するための方法であって、基板の上に積層されているトランジスタ対を形成することであって、前記トランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む、形成することと、
前記基板の上に誘電体層及びローカル相互接続を形成することであって、前記誘電体層は、前記基板の上に積層され、且つ前記基板の上面に沿って横方向に延び、前記ローカル相互接続は、前記誘電体層の上に交互に積層され、それにより、前記ローカル相互接続は、前記誘電体層によって互いに離間され、前記誘電体層の側壁と前記ローカル相互接続の側壁とは、同一平面上にあり、且つ前記ローカル相互接続のそれぞれの側壁が前記誘電体層からの上にある誘電体層の側壁と面が揃うように階段構成を有し、前記ローカル相互接続のそれぞれは、前記トランジスタ対からの対応するソース領域及び対応するドレイン領域の一方に電気的に結合される、形成することと、
前記ローカル相互接続の側壁に沿って選択的に配置される分離キャップを形成することと、
前記ローカル相互接続の覆われていない部分を形成するために、前記分離キャップの側壁に沿って前記誘電体層の部分を除去することと、
導電層を、前記導電層が前記分離キャップによって互いに離間されるように、前記ローカル相互接続の前記覆われていない部分の上に形成することと
を含む方法。
【請求項11】
前記誘電体層の前記部分を前記除去することの前に、前記ローカル相互接続の前記側壁及び前記誘電体層の前記側壁に沿って前記分離キャップを選択的に垂直に成長させることを更に含む、請求項１０に記載の方法。
【請求項12】
前記導電層を前記形成することの後、所定の高さに到達するように前記分離キャップ及び前記導電層を代替的に成長させることを更に含む、請求項１０に記載の方法。
【請求項13】
前記分離キャップの前記上面と前記導電層の上面とが同一平面上にあるように表面平坦化プロセスを実行することを更に含む、請求項１２に記載の方法。
【請求項14】
前記分離キャップは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２又はＳｉＯ２の少なくとも１つを含む、請求項１０に記載の方法。
【請求項15】
前記導電層は、Ｒｕ、Ｃｏ、Ｗ、Ｎｉ又はＣｕの少なくとも１つを含む、請求項１０に記載の方法。
【請求項16】
前記トランジスタ対を前記形成することは、前記基板の上に階段構成で積層されているゲート電極を形成することであって、ゲート電極のそれぞれは、前記トランジスタ対からの対応するゲート構造に電気的に結合される、形成することを更に含む、請求項１０に記載の方法。
【請求項17】
基板の上に積層されているトランジスタ対であって、トランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む、トランジスタ対と、前記基板の上に積層され、且つ前記基板の上面に沿って横方向に延びる誘電体層であって、前記誘電体層の側壁は、階段構成を有する、誘電体層と、
前記誘電体層の上に交互に積層され、且つ前記基板の前記上面に沿って横方向に延びるローカル相互接続であって、前記ローカル相互接続の側壁は、階段構成を有し、前記ローカル相互接続のそれぞれは、前記トランジスタ対からの対応するソース領域及び対応するドレイン領域の一方に電気的に結合され、及び前記ローカル相互接続のそれぞれは、対応する誘電体層の上に配置され、且つ前記対応する誘電体層の上面に沿って延び、それにより、前記ローカル相互接続は、前記誘電体層によって互いに離間され、且つ前記誘電体層によって覆われていない部分を更に有する、ローカル相互接続と、
前記ローカル相互接続の前記覆われていない部分上に配置され、且つ前記ローカル相互接続の前記覆われていない部分から更に垂直に延びる導電層であって、前記導電層の側壁と前記ローカル相互接続の前記側壁とは、同一平面上にある、導電層と、
前記誘電体層から延びる分離キャップであって、前記導電層を互いに隔てるように、前記導電層の前記側壁及び前記ローカル相互接続の前記側壁に沿って更に配置される分離キャップと
を含む半導体デバイス。
【請求項18】
前記基板の上に階段構成で積層されているゲート電極であって、ゲート電極のそれぞれは、前記トランジスタ対からの対応するゲート構造に電気的に結合される、ゲート電極を更に含む、請求項１７に記載の半導体デバイス。
【請求項19】
前記分離キャップのそれぞれの第１の側壁は、前記ローカル相互接続からの対応するローカル相互接続と直接接触する、請求項１７に記載の半導体デバイス。
【請求項20】
前記分離キャップのそれぞれの第２の側壁は、前記誘電体層からの下にある誘電体層の側壁と面が揃っている、請求項１７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０１９年５月２４日に出願された米国仮特許出願第６２／８５２，４３４号明細書及び２０１９年１２月１９日に出願された米国特許出願公開第１６／７２１，５８３号明細書の利益を主張するものであり、これらの内容全体が参照により本明細書に組み込まれる。
本出願は、２０１９年５月２４日に出願された米国仮特許出願第６２／８５２，４３４号明細書及び２０１９年１２月１９日に出願された米国特許出願公開第１６／７２１，５８３号明細書の利益を主張するものであり、これらの内容全体が参照により本明細書に組み込まれる。
【0002】
本開示は、半導体デバイスの製作を含む微細加工の方法に関する。
【背景技術】
【0003】
半導体デバイスの（特に微視的スケールでの）製造において、膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去並びにドーピング処理などの様々な製作プロセスが行われる。これらのプロセスを繰り返し実行して所望の半導体デバイス要素を基板上に形成する。歴史的に、微細加工では、トランジスタは、１つの平面内に生成され、この能動デバイス平面の上に配線／メタライゼーションが形成され、したがって２次元（２Ｄ）回路又は２Ｄ製作と見なされている。スケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は、大幅に増加したものの、スケーリングが１桁のナノメートルの半導体デバイス製作ノードに入るにつれて、スケーリングの取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層されている３次元（３Ｄ）半導体回路に対する要望を表明している。
【0004】
３Ｄ集積化は、臨界寸法スケーリングの必然的な飽和にもかかわらず、半導体スケーリングを継続するための最も実現可能な選択肢であると見なされてきた。製造ばらつき及び静電的なデバイス限界に起因して、コンタクテッドゲートピッチがスケーリング限界に達すると、２次元のトランジスタ密度のスケーリングが止まる。垂直チャネルゲートオールアラウンドトランジスタなど、これらのコンタクテッドゲートピッチのスケーリング限界をいつか克服することができる可能性がある実験的な新たなトランジスタ設計でさえ、半導体スケーリングを軌道に戻すことを約束するものではない。これは、抵抗、容量及び信頼性の問題から配線ピッチのスケーリングができないことにより、トランジスタを配線して回路にし得る密度が制限されるためである。
【発明の概要】
【発明が解決しようとする課題】
【0005】
３Ｄ集積化、すなわち複数のデバイスを垂直に積層することは、面積ではなく、体積においてトランジスタ密度を高めることにより、これらのスケーリング限界を克服することを目的としている。このアイデアは、フラッシュメモリ業界によって３Ｄ ＮＡＮＤを採用することにより成功裏に実証及び実装されている。しかしながら、ロジックデバイスの３Ｄ集積化には、大きい課題がある。３Ｄ集積化デバイスの高密度化を実現するための１つの課題は、下に続くデバイスレベルが上方の配線レベルから接触され得る最小ピッチである。
【課題を解決するための手段】
【0006】
本明細書に記載の技法は、リソグラフィの解像度又はオーバーレイの制御から切り離された寸法において、階段状のデバイス上にコンタクトを形成するためのセルフアラインプロセスフローを提供する。したがって、３Ｄ集積化ロジック又はメモリにおける階段状のデバイス上の垂直接続は、モノリシックに集積されたトランジスタスタックを用いて提供される。
【0007】
当然のことながら、本明細書に開示する製造ステップの順序は、分かり易いように提示したものである。一般に、これらの製造ステップは、任意の適切な順序で実行され得る。加えて、本明細書における異なる特徴、技法、構成などのそれぞれについて本開示の異なる箇所で記述する場合があるが、それぞれの概念は、互いに独立に又は互いに組み合わせて実行され得ることに留意されたい。したがって、本開示は、多くの異なる方法で実現及び確認することができる。
【0008】
この概要のセクションは、本開示又は特許請求の範囲に記載の本発明のすべての実施形態及び／又は一層新規な態様を指定するわけではないことに留意されたい。むしろ、この概要は、様々な実施形態の予備的検討及び従来の技法に対する新規性の対応する点を提示するに過ぎない。本発明及び実施形態の更なる詳細事項及び／又は可能な将来性について、読者は、以下に詳述する本開示の詳細な説明のセクション及び対応する図を参照されたい。
【0009】
本開示の一態様によれば、半導体デバイスが提供される。本デバイスは、階段構成を有して、基板の上に積層され、且つ基板の上面に沿って横方向に延びる複数の誘電体層を含む。本デバイスは、複数のローカル相互接続も含む。ローカル相互接続は、階段構成を有して、誘電体層の上に代替的に積層され、且つ基板の上面に沿って横方向に延びる。ローカル相互接続は、誘電体層によって互いに離間され、且つ誘電体層によって覆われていない部分を有する。本デバイスは、ローカル相互接続の覆われていない部分の上に選択的に配置された複数の導電層を更に含み、導電層の側壁は、ローカル相互接続の側壁と面が揃っている。半導体デバイスは、誘電体層から延びる複数の分離キャップも含む。分離キャップは、導電層を互いに隔てるように、導電層及びローカル相互接続の側壁に沿って更に配置される。
【0010】
いくつかの実施形態では、本デバイスは、基板の上に積層されている複数のトランジスタ対を含み、及びトランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む。ｎ型トランジスタは、ｎ型トランジスタのｎ型チャネル領域の２つの端に配置されるソース領域及びドレイン領域を有し得る。ｎ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続に結合され、及びｎ型チャネル領域は、ｎ型ゲート構造によって囲まれる。ｐ型トランジスタは、ｐ型トランジスタのｐ型チャネル領域の２つの端に配置されるソース領域及びドレイン領域を有する。ｐ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続に結合され、及びｐ型チャネル領域は、ｐ型ゲート構造によって囲まれる。
【0011】
半導体デバイスは、基板の上に階段構成で積層されている複数のゲート電極を含み得、ゲート電極のそれぞれは、トランジスタ対の対応するゲート構造に電気的に結合される。更に、ローカル相互接続のそれぞれは、それぞれのゲート電極の２つの側の一方に配置される。
【0012】
半導体デバイスでは、分離キャップの上面は、導電層の上面と面が揃っていることができる。加えて、分離キャップのそれぞれは、第１の側壁と第２の側壁とを有する。分離キャップのそれぞれの第１の側壁は、それぞれのローカル相互接続と直接接触し、及び分離キャップのそれぞれの第２の側壁は、それぞれの誘電体層の側壁と面が揃っている。
【0013】
半導体デバイスでは、誘電体層のそれぞれの側壁は、上にあるローカル相互接続の側壁を越えて突出して間隙を形成し、対応する分離キャップは、間隙に配置される。
【0014】
本開示の別の態様によれば、半導体デバイスを形成するための方法が提供される。開示される方法では、複数のトランジスタ対が形成される。トランジスタ対は、基板の上に積層され、及びトランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む。加えて、複数のローカル相互接続は、基板の上に階段構成で積層され、トランジスタ対のソース領域及びドレイン領域に電気的に結合され、且つ階段構成を有する誘電体層によって互いに離間される。その後、複数の分離キャップが形成される。分離キャップは、ローカル相互接続及び誘電体層の側壁に選択的に配置される。更に、誘電体層の部分は、分離キャップの側壁に沿って除去されて、ローカル相互接続の部分を露出させる。その後、複数の導電層がローカル相互接続の覆われていない部分の上に形成され、それにより、導電層は、分離キャップによって互いに離間される。
【0015】
いくつかの実施形態では、誘電体層の部分が除去される前に、分離キャップは、ローカル相互接続及び誘電体層の側壁に沿って選択的に垂直方向に成長され得る。
【0016】
いくつかの実施形態では、分離キャップと導電層とは、所定の高さに到達するように代替的に成長され得る。所定の高さに到達すると、分離キャップの上面が導電層の上面と面が揃うように、表面平坦化プロセスが実行され得る。
【0017】
本開示の更に別の態様によれば、半導体デバイスが提供される。本デバイスは、基板の上に積層されている複数のトランジスタ対を含み、トランジスタ対のそれぞれは、互いの上に積層されているｎ型トランジスタ及びｐ型トランジスタを含む。本デバイスは、階段構成を有して、基板の上に積層され、且つ基板の上面に沿って水平に延びる複数のローカル相互接続も含み、ローカル相互接続は、トランジスタ対のソース領域及びドレイン領域に電気的に結合され、且つ誘電体層によって互いに離間される。誘電体層は、ローカル相互接続が、誘電体層によって覆われていない部分を有するように階段構成を有する。本デバイスは、ローカル相互接続の覆われていない部分の上に選択的に配置された複数の導電層も含み、導電層の側壁は、ローカル相互接続の側壁と面が揃っている。本デバイスは、複数の分離キャップを更に含む。分離キャップは、誘電体層から延び、且つ導電層を互いに隔てるように、導電層及びローカル相互接続の側壁に沿って配置される。
【0018】
本開示の態様は、添付の図を参照しながら以下の詳細な説明を精査することにより、最もよく理解されるであろう。産業界での標準的な慣行に従い、各種の特徴が一定の比率で描かれていないことに留意されたい。実際に、各種の特徴の寸法は、議論を分かり易くするために任意に拡大又は縮小され得る。
【図面の簡単な説明】
【0019】
【図1A】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される半導体デバイスの概略図である。
【図1B】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される半導体デバイスの概略図である。
【図2】いくつかの実施形態による、セルフアラインコンタクトを有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される半導体デバイスの概略図である。
【図4】いくつかの実施形態による、セルフアラインコンタクトを形成するように構成された第１の半導体装置の概略図である。
【図5】いくつかの実施形態による、セルフアラインコンタクトを形成するように構成された第２の半導体装置の概略図である。
【発明を実施するための形態】
【0020】
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び構成の特定の例について以下に説明する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。加えて、本開示は、各種の実施例において参照番号及び／又は文字を繰り返す場合がある。この繰り返しは、簡潔さ及び分かり易さを目的としており、議論する各種の実施形態及び／又は構成間の関係についてそれ自体言及するものではない。
【0021】
更に、「下方」、「下の」、「下側」、「上方」、「上側」など、空間的関係を指す用語は、ある要素又は特徴と、別の要素又は特徴との関係を図示のように記述するために、記述を容易にするように本明細書で用いられ得る。空間的関係を指す用語は、図で示す向き以外に使用又は動作中の装置の異なる向きを含むことを意図している。装置は、向きを変える（９０度回転するか又は他の向きにする）ことができ、本明細書で用いる空間的関係を指す記述子も同様に適宜解釈され得る。
【0022】
本明細書全体を通して、「一実施形態」又は「ある実施形態」とは、実施形態との関連で記述された特定の特徴、構造、材料又は特性が少なくとも１つの実施形態に含まれることを意味するが、必ずしもすべての実施形態に存在すると示すものではない。したがって、本明細書全体の様々な箇所における語句「一実施形態において」の出現は、必ずしも同一の実施形態を指すわけではない。更に、特定の特徴、構造、材料又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わされ得る。
【0023】
図１Ａは、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタック１００（トランジスタスタック１００又はＣＦＥＴトランジスタスタック１００とも呼ばれる）に基づいて形成される半導体デバイスの概略図である。相補型電界効果トランジスタ（ＣＦＥＴ）デバイスは、３次元的に積層されたロジック標準セルであり、このセルでは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかがその相補トランジスタの上（垂直上方）に配置される。このような構成により、ロジック標準セル及びＳＲＡＭメモリセルに対して、エリアスケーリング及び配線混雑を改善できる。トランジスタスタック１００の概略図は、本明細書に記載の技法によって解決される課題を示す。図１Ａは、ｐ型トランジスタ及びｎ型トランジスタの階段状のスタックを示す。具体的には、図１Ａは、階段状のピラミッドのように積層された４つの相補的トランジスタ対を示す。階段状であることにより、上方の特定の配線レベルから各デバイスレベルに接触することができる。
【0024】
図１Ａに示すように、段差のある又はピラミッド状のローカル相互接続を有するトランジスタスタック１００は、トランジスタスタック１００の各段から延びる垂直コンタクト１１０を有する。トランジスタスタック１００は、基板（図示せず）上に積層された４つのＣＦＥＴデバイス１０２～１０８を含み得る。各ＣＦＥＴデバイスは、それぞれの入力（例えば、入力Ａ～Ｄ）に結合されたｎ型トランジスタ及びｐ型トランジスタを含み得る。例えば、ＣＦＥＴ１０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３を含み得る。トランジスタスタック１００は、階段構成を有する複数のローカル相互接続１１２～１２６を有し得る。各ローカル相互接続は、それぞれのトランジスタに結合される。トランジスタスタック１００は、ローカル相互接続１１２～１２６に結合され、且つローカル相互接続１１２～１２６から延びる垂直コンタクト１１０のアレイのセットを更に含み得る。垂直コンタクト１１０のアレイのセットは、互いに同一面内にある上面を有することができ、各垂直コンタクト又はカラムの長さは、ランディング段の高さ及び位置によって異なる。
【0025】
図１Ｂは、コンタクトが、上方の所与の配線レベルから下に続くソース／ドレイン領域に接触するために、ローカル相互接続のそれぞれにランディングする様子を示したものである。換言すれば、図１Ｂは、コンタクトのアレイが階段状のデバイススタック上にランディングする様子を示す。積層されたデバイス構成全体の実現可能な最小サイズは、最終的に、各デバイスレベルの必要な最小ランディング面積によって制限される。
【0026】
図１Ｂに示すように、半導体デバイスは、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタック２００（トランジスタスタック２００又はＣＦＥＴトランジスタスタック２００とも呼ばれる）に基づいて形成され得る。ＣＦＥＴトランジスタスタック２００は、基板（図示せず）上に積層された４つのＣＦＥＴデバイス２０２～２０８を含み得る。４つのＣＦＥＴデバイスのそれぞれは、ｎ型トランジスタ及びｐ型トランジスタによって形成されたトランジスタ対を含み得る。例えば、ＣＦＥＴデバイス２０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３によって形成されるトランジスタ対を含み得る。ｎ型トランジスタは、ｐ型トランジスタの上に配置され得る。いくつかの実施形態では、ｎ型トランジスタとｐ型トランジスタとは、共有ゲート構造を有し得る。ゲート構造は、ｎ型トランジスタのｎ型チャネル領域及びｐ型トランジスタのｐ型チャネル領域を囲み得る。チャネル領域は、シート、ワイヤ又はバー構成を有し得る。ｎ型トランジスタは、ｎ型チャネル領域の２つの端にそれぞれ配置されるソース領域及びドレイン領域を有することができ、ゲート構造は、ｎ型チャネル領域を囲み、ｎ型トランジスタのソース領域とドレイン領域との間に位置する。ｐ型トランジスタは、ｐ型チャネル領域の２つの端にそれぞれ配置されるソース領域及びドレイン領域を有することができ、ゲート構造は、ｐ型チャネル領域を囲み、ｐ型トランジスタのソース領域とドレイン領域との間に位置する。更に、ゲート構造は、ゲート電極に電気的に結合され得る。ソース領域及びドレイン領域は、ソースローカル相互接続及びドレインローカル相互接続をそれぞれ有し得る。
【0027】
例えば、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３は、共有ゲート構造２１２を有する。ｎ型トランジスタＮ３は、ｎ型チャネル領域の２つの端に配置されるソース領域２１８及びドレイン領域２１６を有する。ｎチャネル領域は、ゲート構造２１２によって囲まれ、ゲート構造２１２は、ソース領域２１８とドレイン領域２１６との間に位置する。ｐ型トランジスタＰ３は、ソース領域２２２と、ゲート構造２１２の後ろにあるドレイン領域とを有する。ソース領域２２２及びドレイン領域は、ｐ型チャネル領域の２つの端に配置される。同様に、ｐ型チャネル領域は、ゲート構造２１２によって囲まれ、ゲート構造２１２は、ｐ型トランジスタＰ３のソース領域２２２とドレイン領域との間に位置する。
【0028】
ゲート構造２１２は、１つ又は複数のゲート電極２１４を有し得る。ゲート電極２１４は、ゲート構造２１２の２つの端に配置され得る。ｎ型トランジスタＮ３のソース領域２１８及びドレイン領域２１６は、ソースローカル相互接続２２６及びドレインローカル相互接続２２４をそれぞれ有し得る。同様に、ｐ型トランジスタＰ３のソース領域２２２は、ソースローカル相互接続２２０を有することができ、ｐ型トランジスタＰ３のドレイン領域は、ゲート構造２１２の後ろに位置するドレインローカル相互接続を有することができる。図１Ｂは、ｎ型トランジスタＮ４、Ｎ２、Ｎ１にそれぞれ結合された複数のローカル相互接続２２８～２３２も示す。
【0029】
トランジスタスタック２００は、トランジスタ対を互いに隔てる複数の誘電体層（図１Ｂには示さず）を更に含み得ることに留意されたい。誘電体層は、トランジスタ対においてｎ型トランジスタとｐ型トランジスタとを互いに隔てることもできる。誘電体層は、ローカル相互接続（例えば、図１Ｂの２２０、２２４～２３２）を互いに更に隔てることができる。
【0030】
トランジスタスタック２００において、ゲート電極及びソース／ドレイン（Ｓ／Ｄ）ローカル相互接続は、階段構成を有し得る。更に、複数の垂直コンタクト２１０がＳ／Ｄローカル相互接続又はゲート電極に結合され、且つＳ／Ｄローカル相互接続又はゲート電極から延びる。したがって、ゲート電極及びＳ／Ｄローカル相互接続の階段構成は、トランジスタスタック２００において各トランジスタへのアクセスを容易にし、相互接続の複雑な接続を防ぐ。
【0031】
図１Ａ及び図１Ｂは、ロジック標準セル及びＳＲＡＭメモリセルに対するエリアスケーリング及び配線混雑の改善を可能にする構成を提供するが、積層されたデバイス構成全体の実現可能な最小サイズは、最終的に、各デバイスレベル上での必要な最小ランディング面積によって制限される。図１Ａ及び図１Ｂに示したローカル相互接続の最小ランディング面積は、主に２つのプロセスの制約：リソグラフィの解像度限界及びリソグラフィの配置限界によって決まる。リソグラフィの解像度は、パターン形成され得る最小ピッチを指す。具体的には、リソグラフィの解像度は、コンタクトアレイ（例えば、図１Ｂの２１０）がランディングし得る最小ピッチ又はアレイ内の各コンタクトがランディングし得る最小ピッチである。最小ピッチは、一般的には、パターンを露光するために使用される所与のフォトリソグラフィシステム（例えば、スキャナ又はステッパ）の解像度の限界によって制限される。リソグラフィの配置限界は、パターン配置エラーを補償するために必要な追加の空間又は許容範囲を指す。誤って配置されたパターンは、隣接するデバイスレベルにあるデバイスに属するコンタクトからローカル相互接続への構造を不足させ得る。換言すれば、小さいパターンを印刷する能力があるにもかかわらず、ツール要因とウェハ要因との組み合わせからパターン自体がずれることがある。
【0032】
デバイスの高度な集積化を実現するために、各ステップのランディングのサイズをリソグラフィの解像度及びパターン配置の制約から切り離すことにより、各デバイスレベルの階段状の拡張部分のサイズを最小化することが望ましい。そのため、本明細書に記載の技法は、コンタクトの配置のためのセルフアラインプロセスを提供する。例示的な構造を図２に示し、例示的なプロセスフローを図３Ａ～図３Ｍに示す。
【0033】
図２は、セルフアラインコンタクト（又はセルフアライン垂直コンタクト）がローカル相互接続に結合した３Ｄ集積型ＣＦＥＴスタック３００（トランジスタスタック３００とも呼ばれる）に基づいて形成された半導体デバイスの概略図を示す。トランジスタスタック３００と、図１Ｂのトランジスタスタック２００とを比較すると、スタック３００は、ローカル相互接続（例えば、２２６～２３２）の上に配置されている、複数の垂直コンタクト２１０ではなく、複数のセルフアライン垂直コンタクト（又は導電層）２４６～２５２を有し得る。図２に示すように、複数の誘電体層２３６～２４２は、基板の上に積層され、且つ基板（図示せず）の上面に沿って横方向に延び、複数の誘電体層２３６～２４２の側壁２３６ａ～２４２ａが階段構成を有し得る。ローカル相互接続２２６～２３２は、誘電体層２３６～２４２の上に交互に積層され、且つ基板の上面に沿って横方向に延び、複数のローカル相互接続２２６～２３２の側壁２２６ｂ～２３２ｂが階段構成を有し得る。ローカル相互接続２２６～２３２は、誘電体層２３６～２４２によって互いに離間され、且つ誘電体層２３６～２４２によって覆われていない部分２２６ａ～２３２ａを有する。
【0034】
引き続き図２を参照すると、複数の導電層（又はセルフアライン垂直コンタクト）２４６～２５２は、ローカル相互接続２２６～２３２の覆われていない部分２２６ａ～２３２ａの上に選択的に配置される。いくつかの実施形態では、導電層２４６～２５２の第１の側壁２４６ａ～２５２ａは、ローカル相互接続２２６～２３２の側壁２２６ｂ～２３２ｂと面が揃っている。例えば、導電層２４６の第１の側壁２４６ａとローカル相互接続２２６の側壁２２６ｂとは、同一平面上にある。いくつかの実施形態では、導電層２４６～２５２の第２の側壁２４６ｂ～２５２ｂは、誘電体層又はソース／ドレイン領域と直接接触し得る。例えば、導電層２４６の第２の側壁２４６ｂは、ソース領域２１８（図２には示さず）と直接接触することができ、導電層２４８の第２の側壁２４８ｂは、誘電体層２３６と直接接触することができる。
【0035】
トランジスタスタック３００は、誘電体層２３６～２４２からそれぞれ延びる複数の分離キャップ２５４～２６０を含み得る。分離キャップ２５４～２６０は、導電層２４６～２５２を互いに隔てるために、導電層２４６～２５２の第１の側壁２４６ａ～２５２ａ及びローカル相互接続２２６～２３２の側壁２２６ｂ～２３２ｂに沿って更に配置される。引き続き図２を参照すると、複数の分離キャップのそれぞれは、第１の側壁と第２の側壁とを有し得る。分離キャップのそれぞれの第１の側壁は、それぞれのローカル相互接続と直接接触し、分離キャップのそれぞれの第２の側壁は、それぞれの誘電体層の側壁と面が揃っている。例えば、分離キャップの２５４～２６０は、第１の側壁の２５４ａ～２６０ａと、第２の側壁の２５４ｂ～２６０ｂとを有し得る。分離キャップ２５４の第１の側壁２５４ａは、ローカル相互接続２２６と直接接触し、分離キャップ２５４の第２の側壁２５４ｂは、誘電体層２３６の側壁２３６ａと面が揃っている。
【0036】
いくつかの実施形態では、複数の分離キャップ２５４～２６０の上面は、複数の導電層２４６～２５２の上面と面が揃っている。
【0037】
図２は、単なる例であることに留意されたい。トランジスタスタック３００は、ローカル相互接続、誘電体層及び絶縁キャップを任意の数だけ含み得る。
【0038】
【0039】
図３Ａは、４つの相補的なトランジスタ対をそれぞれ有する積層デバイス４００Ａ～４００Ｂの２つのセットを示す。図３Ａに示す例示的な構造は、実施形態の説明の便宜上、簡略化されており、ローカル相互接続に結合されたコンタクト（すなわち２１０）が形成されていないことを除いて、図１Ｂに示す３Ｄ集積型ＣＦＥＴスタック２００と同様の構成を有し得る。上述のように、集積回路のロジックデバイス又はメモリデバイスは、これらの階段状のデバイススタックの多数の行及び列を用いて設計され得る。図示されているジオメトリは、非限定的なものであることと、構造を階段状にすることは、Ｌ字型且つオーバーラップする構造又は他の配線ジオメトリでも実現され得ることとにも留意されたい。積層デバイス４００Ａ～４００Ｂは、膜堆積（例えば、ＣＶＤ、ＰＶＤ、拡散、ＡＬＤ）、エッチングプロセス、フォトリソグラフィプロセス、イオン注入プロセス、ウェットクリーンプロセス、表面平坦化プロセス（例えば、ＣＭＰ）、メトロロジプロセスなどを含み得るいくつかの製造プロセスに基づいて形成され得る。
【0040】
図３Ａに示すように、各デバイスレベル間又は層間を電気的に分離するために、誘電体層２４２などの誘電体膜（又は誘電体層、絶縁体、絶縁層）がデバイスレベル間に堆積される。所与のデバイススタックを構築しながら、導電層（金属）と分離層（絶縁体）との両方が連続した膜として堆積された後、階段を形成する一連の垂直方向及び横方向のエッチング作業が行われる。簡略且つ明確にするために、誘電体膜は、図３Ａでは示さず、図３Ｂ～図３Ｍに示す。
【0041】
図３Ｂは、階段状の構成を有する階段状のデバイススタック（ＣＦＥＴトランジスタスタックとも呼ばれる）４００Ａ～４００Ｂの２つのセット間における空間４００のクローズアップ図（又は拡大図）を示す。簡略且つ明確にするために、セルフアラインコンタクト（セルフアライン垂直コンタクトとも呼ばれる）を形成するためのその後の製造ステップについて、階段状のデバイススタック４００Ａに基づいて説明する。階段状のデバイススタック４００Ａにおいてセルフアラインコンタクトを形成する間、階段状のデバイススタック４００Ｂにおいて同様のセルフアラインコンタクトが同時に形成され得る。
【0042】
図３Ｂに示すように、複数の誘電体層（又は絶縁体若しくは絶縁層）２２５及び２３６～２４２と、複数のローカル相互接続２２６～２３２とは、ローカル相互接続２２６～２３２が誘電体層２２５及び２３６～２４２によって互いに離間されるように代替的に配置される。いくつかの実施形態では、ローカル相互接続の側壁２２６ｂ～２３２ｂと誘電体層の側壁（例えば、２２５ａ、２３６ａ～２４０ａ）とは、同一平面上にあり得る。
【0043】
図３Ｃでは、複数の電気的分離キャップ２５４～２６０は、ローカル相互接続構造（ローカル相互接続）２２６～２３２の端部（又は側壁）に選択的に堆積される。本明細書に記載のこのような選択的に堆積された絶縁キャップは、利点をもたらす。ローカル相互接続構造を形成するために使用される材料（例えば、タングステン、コバルト、ルテニウム）にのみ選択的に堆積させることにより、各階段又は段差の端面（垂直面）に比較的薄い分離層が追加される。換言すれば、ローカル相互接続の覆われていない側壁上において絶縁キャップを水平方向に成長させる。この端面キャップ絶縁体（又は絶縁キャップ）は、それ自体、誤って配置されたコンタクトがローカル相互接続の隣接するレベルをショートさせるという電気的な故障から保護する。この端面絶縁キャップは、パターン配置エラーに対する耐性又は許容性も高める。絶縁キャップは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２及びそれらの組み合わせ又は他の適切な金属酸化物を含む金属酸化物から作られ得る。絶縁キャップは、ＳｉＮ、ＳｉＯ、ＳｉＣＮ、ＳｉＣＯＮ、ＳｉＣなどの誘電体材料からも作られ得る。任意の適切な膜堆積技法を適用して絶縁キャップを形成することができる。例えば、膜堆積技法は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、拡散及び原子層堆積（ＡＬＤ）又は他の適切な膜堆積プロセスを含み得る。
【0044】
次に、図３Ｄを参照すると、端面絶縁キャップの形成（金属上への絶縁体の選択的堆積）後、絶縁体上への絶縁体の選択的堆積により端面絶縁キャップが拡張される。図３Ｄに示すように、ローカル相互接続２２６～２３２並びに誘電体層２２５及び２３６～２４２の側壁に沿って分離キャップ２５４～２６０を成長させる。
【0045】
絶縁キャップの拡張に続いて、選択的エッチングにより、横方向の導電層（すなわちローカル相互接続）を隔てる誘電体層が除去され、図３Ｅに示すように、個々の金属導電層（すなわちローカル相互接続）を露出させる。図３Ｅに示すように、選択的エッチングは、分離キャップ２５４～２６０の側壁に沿った複数の誘電体層の部分（例えば、第１の側壁２５４ａ～２６０ａ及び第２の側壁２５４ｂ～２５８ｂ）を除去して、ローカル相互接続２２６～２３２の部分を露出させることができる。選択的エッチングが完了すると、ローカル相互接続の複数の覆われていない部分２２６ａ～２３２ａが形成される。更に、図３Ｅに示すように、ローカル相互接続２２６が完全に露出されるように、誘電体層２２５が完全に除去され得る。加えて、誘電体層２３６～２４０の側壁２３６ａ～２４０ａは、選択的エッチングに起因して、図３Ｄの元の位置から縮み得る。したがって、分離キャップ２５４～２５８の第２の側壁２５４ｂ～２５８ｂは、誘電体層２３６～２４０の側壁２３６ａ～２４０ａと面が揃った状態になり得る。選択的エッチング後、誘電体層の側壁２３６ａ～２４０ａは、複数の間隙２３６ｂ～２４０ｂを形成するように、上にあるローカル相互接続２２６～２３２の側壁２２６ｂ～２３２ｂを越えて突出し、及び複数の分離キャップ２５４～２６０がそれぞれ間隙に配置されることに留意されたい。例えば、誘電体層２３６の側壁２３６ａは、上にあるローカル相互接続２２６の側壁２２６ｂを越えて延びて間隙２３６ｂを形成する。分離キャップ２５４は、間隙２３６ｂに配置される。
【0046】
図３Ｆでは、露出した金属領域上において複数の導電層２４６～２５２の成長を開始するために、金属上への金属の選択的堆積が適用され得る。導電層２４６～２５２は、ローカル相互接続２２６～２３２の覆われていない部分２２６ａ～２３２ａの上に選択的に形成され、分離キャップ２５４～２６０の第１の側壁２５４ａ～２６０ａに沿って配置され得る。いくつかの実施形態では、導電層は、誘電体層の側壁と、分離キャップの第１の側壁との間に配置され得る。例えば、導電層２４８は、誘電体層２３６の側壁２３６ａと、分離キャップ２５６の第１の側壁２５６ａとの間に配置される。いくつかの実施形態では、導電層は、ソース／ドレイン領域と直接接触し得る。例えば、導電層２４６は、ソース領域２１８（図３Ｆには示さず）と直接接触する。導電層は、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）又は他の適切な導電性材料から作られ得る。任意の適切な膜堆積技法を適用して絶縁キャップを形成することができる。例えば、膜堆積技法は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、拡散及び原子層堆積（ＡＬＤ）を含み得る。
【0047】
図３Ｇ～図３Ｌでは、絶縁体上への絶縁体（例えば、分離キャップ２５４～２６０）の選択的堆積と、金属上への金属（例えば、導電層２４６～２５２）の選択的堆積とのサイクルを交互に繰り返すことにより、基板の処理を続けている。この交互の堆積及び成長により、コンタクト（例えば、導電層２４６～２５２）間及び隣接するローカル相互接続構造（例えば、ローカル相互接続２２６～２３２）からの電気的分離が維持される。分離キャップと導電層とは、所定の高さに到達するように代替的に成長され得る。所定の高さになった場合、絶縁キャップの上面及び導電層の上面を平坦化するために、化学機械研磨（ＣＭＰ）などの表面平坦化プロセスが適用され得る。図３Ｍは、ＣＭＰプロセス後の形成された複数の最終的なセルフアライン垂直コンタクトを示す。したがって、絶縁キャップ上に誘電体材料のみを成長させることと、導電層上に導電性材料のみを成長させることとを交互に行うことにより、セルフアライン垂直コンタクトが形成され得る。図３Ｍに示すように、トランジスタスタック６００において形成されたセルフアライン垂直コンタクトは、図１Ｂに示すトランジスタスタック３００において形成されたセルフアライン垂直コンタクトと同様の構成を有し得る。このようにして、絶縁体（例えば、絶縁キャップ）と導体（例えば、導電層）との成長を異ならせるために選択的堆積を用いて、これらの垂直相互接続の機構を成長させることにより、パターニングのばらつきによる歩留まり低下の影響を受けにくいセルフアラインコンタクトの機構がもたらされる。このセルフアラインメントにより、寸法スケーリングを高めることができる。
【0048】
本開示では、１つの実施形態は、半導体ウェハ上などにおける微細加工の方法を含む。所与の層のローカル相互接続構造が、上にある層の端を越えて水平に延びる、トランジスタデバイスの層のステップ状のスタックが基板上に形成される。これは、階段状又は階段ステップ型の幾何学的構造が形成されるように各層で繰り返され得る。トランジスタデバイスの各層間に誘電体層が形成され、トランジスタデバイスの各層の上面に導電層（例えば、ローカル相互接続）が形成される。製作中、各層が連続した層としてまず形成され、その後、様々なエッチング及びパターニング技法が使用されて、ピラミッド型又は階段型の構造が形成され得る。その後、各層は、導電性の上面と絶縁体の底面とを有し、各層の一部は、上にある層又は上層から実質的に突出する。
【0049】
第１の絶縁体材料（例えば、絶縁キャップ）は、ローカル相互接続構造又は層の覆われていない側壁に選択的に形成又は堆積される。次に、第１の導電性材料（例えば、導電層）を、ローカル相互接続構造の覆われていない水平面上に選択的に形成又は成長させる。これにより、ローカル相互接続の構造の水平面又は層の段は、導電層を有することができる。これらの最初の２つの材料形成後、材料形成を交互に行うことにより上方に成長させる。第１の絶縁体材料の覆われていない表面には、追加の第１の絶縁体材料が垂直方向に形成される。そしてまた、第１の絶縁体材料及び第１の導電性材料が所定の垂直方向の高さに達するまで、覆われていない第１の導電性材料の上に追加の第１の導電性材料（又は異なる導電性材料）が垂直方向に形成される。垂直方向の導電性構造の結果として得られる構造は、階段状の構造と類似する相対的な高さになり得ることに留意されたい。その後、基板は、平坦な表面を得るために化学機械研磨などによって平坦化され得る。
【0050】
【0051】
図４は、導電層又は絶縁キャップを選択的に形成するために、それぞれ金属及び誘電体材料（例えば、金属酸化物）を堆積させるように構成された第１の半導体装置７００の概略図である。図４に示すように、装置７００は、化学気相堆積（ＣＶＤ）プロセスを提供し得る。装置７００は、ウェハを受け取るように構成された複数のウェハロードポート７０２と、ウェハロードポートからロードロック７０６にウェハを運ぶように構成されたウェハハンドラ７０４とを含み得る。ロードロック７０６は、ウェハを収容し、且つウェハを処理チャンバに更に移送するための二次真空チャンバとして機能する。装置７００はまた、複数の処理チャンバ７１０～７１６と、処理チャンバ間でウェハを移送するように構成されたウェハ移送機構７０８とを含む。
【0052】
装置７００は、導電層を形成するために、Ｒｕ、Ｃｏ、Ｗ、Ｎｉ又は他の適切な金属などの金属を堆積させるように構成された第１の処理チャンバ７１０を含み得る。装置７００は、プラズマプロセス又はＨ２Ｏ蒸気プロセスを通して導電性構造の上の表面酸化物を除去するように構成された処理チャンバ７１２を有し得る。処理チャンバ７１２は、アニーリングプロセス及び導電層又は誘電体層の選択的な成長を支援する自己組織化単分子層（ＳＡＭ）の堆積も提供することができる。装置７００は、ＳｉＯなどの第１の誘電体材料を形成するように構成された第２の堆積チャンバ７１４と、金属酸化物などの第２の誘電体材料を形成するように構成された第３の堆積チャンバ７１６とを更に含む。金属酸化物は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２及び他の適切な金属酸化物を含み得る。
【0053】
装置７００に基づくルテニウムを形成するための例示的な堆積プロセスは、第１の処理チャンバ７１０及び４００℃～６００℃の処理温度中にＲｕ ＣＶＤ前駆体を導入することに関与し得る。Ｒｕ ＣＶＤ前駆体は、Ｒｕ（ａｃａｃ）３（ａｃａｃは、アセチルアセチナートとも呼ばれる）、Ｒｕ（ＥｔＣｐ）２（ＥｔＣｐは、エチルシクロペンタジエニルとも呼ばれる）、Ｒｕ３（ＣＯ）１２などを含む。
【0054】
図５は、絶縁キャップ又は導電層を形成するように構成された第２の半導体装置８００の概略図である。図５に示すように、半導体装置８００は、複数のウェハロードポート８０２と、ウェハハンドラ８０４と、１つ又は複数のロードロック８０６と、複数の処理チャンバ８１０～８１４と、ウェハ移送機構８０８とを含み得る。処理チャンバは、導電層を形成するために、Ｒｕ、Ｃｏ、Ｗ、Ｎｉ又は他の適切な金属などの層などの金属を堆積させるように構成された第１の処理チャンバ８１０を含む。装置８００は、上述した処理チャンバ７１２と同様の機能を有する処理チャンバ８１２と、第２の処理チャンバ８１４とを有し得る。装置７００と比べて、第２の処理チャンバ８１４は、第１の誘電体材料（例えば、ＳｉＯ）及び第２の誘電体材料（例えば、金属酸化物）を順次生成することができる。例えば、第２の処理チャンバ８１４は、まず、第１の誘電体材料を形成し、続いて第２の誘電体材料を形成することができる。第２の処理チャンバ８１４は、製造要件に応じて、まず第２の誘電体材料を形成し、続いて第１の誘電体材料を形成することもできる。
【0055】
本明細書で説明される様々な実施形態は、関連する例に対するいくつかの利点を提供する。例えば、本明細書に記載の技法は、リソグラフィの解像度又はオーバーレイの制御から切り離された寸法において、階段状のデバイスにコンタクトを形成するためのセルフアラインプロセスフローを提供する。したがって、３Ｄ集積型ロジック又はメモリにおける階段状のデバイスの垂直接続は、モノリシックに集積されたトランジスタスタックを用いて提供される。
【0056】
以上の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について説明してきた。しかしながら、本明細書に記載の技法は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して説明してきた。同様に、説明の目的で、十分な理解をもたらすために特定の数字、材料及び構成について述べてきた。しかしながら、実施形態は、そのような具体的な詳細なしに実施され得る。実質的に同じ機能的構成を有する構成要素は、同様の参照符号によって示され、したがって、冗長な説明は、省略される場合がある。
【0057】
様々な実施形態の理解を支援するために、様々な技法を複数の個別の動作として説明してきた。記載の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行され得る。追加の実施形態では、様々な追加の動作を実行することができ、且つ／又は説明した動作を省略することができる。
【0058】
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェハ、レチクルなどのベース基板構造又は薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。したがって、基板は、いかなる特定のベース構造、すなわち下層又は上層、パターン付き又はパターンなしの構造にも限定されず、むしろ任意のそのような層若しくはベース構造並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。
【0059】
当業者であれば、本発明の同じ目的を達成しながら、上で説明した技法の動作に対してなされる多くの変形形態が存在し得ることも理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の上述の説明は、限定することを意図したものではない。そうではなく、本発明の実施形態に対するいかなる限定も以下の特許請求の範囲に提示される。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図4】
【図5】
【国際調査報告】