特表 2022-534220 ３Ｄロジック及びメモリのための同軸コンタクト

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-07-28

(54)【発明の名称】３Ｄロジック及びメモリのための同軸コンタクト

(51)【国際特許分類】

   H01L 27/11575 20170101AFI20220721BHJP

   H01L 27/11548 20170101ALI20220721BHJP

   H01L 21/336 20060101ALI20220721BHJP

   H01L 21/768 20060101ALI20220721BHJP

   H01L 21/3205 20060101ALI20220721BHJP

   H01L 21/82 20060101ALI20220721BHJP

   H01L 29/786 20060101ALI20220721BHJP

   H01L 21/8238 20060101ALI20220721BHJP

   H01L 21/8234 20060101ALI20220721BHJP

【ＦＩ】

H01L27/11575

H01L27/11548

H01L29/78 371

H01L21/90 B

H01L21/88 Z

H01L21/82 B

H01L29/78 616K

H01L29/78 616T

H01L29/78 618C

H01L29/78 301X

H01L29/78 301P

H01L27/092 G

H01L27/092 K

H01L27/092 F

H01L27/088 D

H01L27/088 E

H01L27/088 H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021569304

(86)(22)【出願日】2020-03-31

(85)【翻訳文提出日】2021-11-22

(86)【国際出願番号】 US2020025969

(87)【国際公開番号】W WO2020236313

(87)【国際公開日】2020-11-26

(31)【優先権主張番号】62/851,990

(32)【優先日】2019-05-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/716,901

(32)【優先日】2019-12-17

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】リーブマン，ラース

(72)【発明者】

【氏名】デヴィリアーズ，アントン

(72)【発明者】

【氏名】スミス，ジェフリー

(72)【発明者】

【氏名】タピリー，カンダバラ

【テーマコード（参考）】

5F033

5F048

5F064

5F083

5F101

5F110

5F140

【Ｆターム（参考）】

5F033JJ07

5F033JJ08

5F033JJ11

5F033JJ15

5F033JJ19

5F033NN15

5F033NN33

5F033PP06

5F033PP14

5F033QQ31

5F033QQ33

5F033QQ37

5F033RR01

5F033RR04

5F033RR06

5F033SS07

5F033SS11

5F033TT07

5F033TT08

5F033UU05

5F033VV16

5F033XX03

5F033XX31

5F048AA01

5F048AB01

5F048AB03

5F048AC03

5F048BA19

5F048BB01

5F048BB05

5F048BB20

5F048BC11

5F048BC18

5F048BD06

5F048BF02

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB02

5F048CB03

5F048CB04

5F064AA04

5F064AA13

5F064BB02

5F064BB12

5F064CC12

5F064EE23

5F064EE26

5F064EE27

5F064EE32

5F064EE33

5F064EE34

5F083EP02

5F083EP18

5F083EP23

5F083EP76

5F083GA09

5F083GA10

5F083GA27

5F083JA37

5F083JA38

5F083JA39

5F083JA56

5F083KA01

5F083LA21

5F083MA06

5F083MA16

5F083PR21

5F101BA01

5F101BA45

5F101BB05

5F101BD16

5F101BD30

5F101BD34

5F101BH02

5F110AA04

5F110AA26

5F110BB04

5F110BB05

5F110BB07

5F110BB11

5F110CC10

5F110EE08

5F110EE22

5F110GG22

5F110HL02

5F110HL03

5F110HL04

5F110HL14

5F110HL22

5F110HL23

5F110HL24

5F110HM17

5F110NN22

5F110NN23

5F110NN24

5F110NN77

5F140AA39

5F140AB03

5F140BB05

5F140BB06

5F140BF01

5F140BF04

5F140BF42

5F140BF45

5F140BJ26

5F140BJ27

5F140BK29

5F140BK30

5F140CC02

5F140CC03

5F140CC08

5F140CC12

5F140CE06

(57)【要約】

半導体デバイスが同軸コンタクトを含み、同軸コンタクトは、ローカル相互接続から延びて金属層と結合される導電層を有する。ローカル相互接続は基板の上に積層され、基板の上面に沿って水平方向に延びる。金属層はローカル相互接続の上に積層され、基板の上面に沿って水平方向に延びる。導電層は閉合形状であり、同心配置されており、ローカル相互接続のそれぞれは、対応する導電層と結合されており、導電層のそれぞれは、対応する金属層と結合されている。半導体デバイスはまた、絶縁層を含み、絶縁層は、閉合形状であり、同心配置されており、絶縁層によって導電層が互いに間隔を空けて配置されるように導電層と交互に位置している。

【特許請求の範囲】

【請求項1】

基板の上に形成された半導体デバイスであって、
ローカル相互接続から延びて、前記ローカル相互接続の上に積層された金属層と結合されている導電層であって、前記ローカル相互接続は、前記基板の上に積層されていて、前記基板の上面に沿って水平方向に延びており、前記金属層は、前記基板の前記上面に沿って水平方向に延びており、前記導電層は、閉合形状であり、同心配置されており、柱形状で延びており、前記ローカル相互接続のそれぞれは、前記導電層のうちの対応する導電層と結合されており、前記導電層のそれぞれは、前記金属層のうちの対応する金属層と結合されている、前記導電層と、
絶縁層であって、閉合形状であり、同心配置されており、前記絶縁層によって前記導電層が互いに間隔を空けて配置されるように前記導電層と交互に位置している、前記絶縁層と、
を含む半導体デバイス。

【請求項2】

前記導電層は下端を有し、前記ローカル相互接続のそれぞれが前記導電層のうちのそれぞれの導電層と結合されるように、前記下端はスタガ配置されて前記ローカル相互接続の１つ以上と結合されている、請求項１に記載の半導体デバイス。

【請求項3】

前記絶縁層は下端を有し、前記絶縁層のそれぞれの絶縁層の下端が前記導電層のうちの対応する導電層の下端と同じレベルになるように、前記下端はスタガ配置されている、請求項２に記載の半導体デバイス。

【請求項4】

前記導電層は上端を有し、前記導電層のそれぞれが前記金属層のうちのそれぞれの金属層と結合されるように、前記上端はスタガ配置されて前記金属層のうちの１つ以上の金属層と結合されている、請求項１に記載の半導体デバイス。

【請求項5】

前記絶縁層は上端を有し、前記絶縁層のうちのそれぞれの絶縁層の上端が前記導電層のうちの対応する導電層の上端と同じレベルになるように、前記上端はスタガ配置されている、請求項４に記載の半導体デバイス。

【請求項6】

前記導電層は、管構成又は円筒構成のうちの少なくとも１つを有する、請求項１に記載の半導体デバイス。

【請求項7】

前記管構成又は前記円筒構成はテーパ状の外形を有する、請求項６に記載の半導体デバイス。

【請求項8】

前記基板の上に積層されたトランジスタペアであって、前記トランジスタペアのそれぞれは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含む、前記トランジスタペア
を更に含み、
前記ｎ型トランジスタは、前記ｎ型トランジスタのｎ型チャネル領域の２つの端部に位置するソース領域及びドレイン領域を有し、前記ｎ型トランジスタの前記ソース領域及び前記ドレイン領域のそれぞれは、前記ローカル相互接続のうちのそれぞれのローカル相互接続と結合されており、前記ｎ型チャネル領域はｎ型ゲート構造で包囲されており、
前記ｐ型トランジスタは、前記ｐ型トランジスタのｐ型チャネル領域の２つの端部に位置するソース領域及びドレイン領域を有し、前記ｐ型トランジスタの前記ソース領域及び前記ドレイン領域のそれぞれは、前記ローカル相互接続のうちのそれぞれのローカル相互接続と結合されており、前記ｐ型チャネル領域はｐ型ゲート構造で包囲されている、
請求項１に記載の半導体デバイス。

【請求項9】

前記基板の上に積層されたゲート電極であって、前記ゲート電極は前記トランジスタペアのゲート構造と電気的に結合されており、前記導電層の少なくとも１つが前記ゲート電極の１つから延びて前記ゲート電極の前記１つと結合されている、前記ゲート電極
を更に含む、請求項８に記載の半導体デバイス。

【請求項10】

半導体デバイスを形成する方法であって、
基板の上の誘電体スタックに第１の開口部を形成するステップであって、前記第１の開口部は、第１の側壁及び第１の底面を有する円筒形状を有する、前記形成するステップと、
前記第１の開口部の前記第１の側壁に沿って第１の導電層を堆積させ、前記第１の導電層の内側側壁に沿って第１の絶縁層を堆積させて、前記第１の導電層及び前記第１の絶縁層が閉合形状を有して同心配置され、前記第１の導電層の底面及び前記第１の絶縁層の底面が前記第１の開口部の前記第１の底面上に位置するようにする、前記第１の導電層及び前記第１の絶縁層を堆積させるステップと、
第２の開口部が形成されるように前記第１の絶縁層の内側側壁に沿って前記誘電体スタックをエッチングするステップであって、前記第２の開口部は前記誘電体スタック内へ延びて第２の側壁及び第２の底面を有し、前記第２の側壁は前記第１の絶縁層の前記内側側壁に沿って形成されて前記誘電体スタック内へ更に延び、前記第２の開口部の前記第２の底面は前記第１の導電層及び前記第１の絶縁層の前記底面より下に位置する、前記エッチングするステップと、
前記第２の開口部の前記第２の側壁に沿って第２の導電層を堆積させ、前記第２の導電層の内側側壁に沿って第２の絶縁層を堆積させるステップであって、前記第２の導電層の底面及び前記第２の絶縁層の底面が前記第２の開口部の前記第２の底面上に位置することによって、前記第２の導電層の前記底面が、前記第１の導電層の前記底面より下に位置して、スタガ配置された構成が形成される、前記第２の導電層及び前記第２の絶縁層を堆積させるステップと、
を含む方法。

【請求項11】

前記誘電体スタックをエッチングすることと、導電層及び絶縁層を順次的に堆積させることと、を交互に行って、複数の導電層及び複数の絶縁層が、導電層の所定の数と、所定の深さとを満たすように前記誘電体スタック中に形成されるようにするステップであって、前記導電層及び前記絶縁層は同心閉合形状を有して交互に位置し、前記第１の導電層は前記導電層のうちの最も外側の層であり、前記導電層は下端を有し、前記下端はスタガ配置されてローカル相互接続の１つ以上から延びて、前記ローカル相互接続のそれぞれがそれぞれの導電層と結合され、前記ローカル相互接続は前記基板の上に積層され、前記基板の上面に沿って水平方向に延びる、前記交互に行うステップ
を更に含む、請求項１０に記載の方法。

【請求項12】

前記絶縁層、前記導電層、及び前記誘電体スタックの上に誘電体キャッピング層を堆積させるステップであって、前記絶縁層、前記導電層、及び前記誘電体スタックは同一平面上にある、前記誘電体キャッピング層を堆積させる前記ステップと、
前記誘電体スタックの中へ第１の垂直エッチングを実施して、前記第１の導電層の外側側壁の周囲に、前記誘電体スタックの中へ第１の深さだけ延びる垂直トレンチ開口部を形成し、前記第１の導電層の第１の部分を未被覆にするステップと、
第１の水平エッチングを実施して、前記第１の導電層の前記未被覆の第１の部分と、前記第１の導電層の前記未被覆の第１の部分に隣接する、前記第１の絶縁層の第１の部分と、を除去するステップであって、前記第１の水平エッチングによって更に、前記第２の導電層の第１の部分が未被覆になる、前記第１の水平エッチングを実施する前記ステップと、
前記誘電体スタックの中へ第２の垂直エッチングを実施して、前記垂直トレンチ開口部を前記誘電体スタックの中へ第２の深さだけ延ばし、前記第１の導電層の第２の部分を未被覆にするステップと、
第２の水平エッチングを実施するステップであって、前記第２の水平エッチングによって、
（ｉ）前記第１の導電層の前記未被覆の第２の部分と、前記第１の導電層の前記未被覆の第２の部分に隣接する、前記第１の絶縁層の第２の部分と、を、前記第２の導電層の第２の部分が未被覆になるように除去し、
（ｉｉ）前記第２の導電層の前記未被覆の第１の部分と、前記第２の導電層の前記未被覆の第１の部分に隣接する、前記第２の絶縁層の第１の部分と、を、前記導電層のうちの第３の導電層の第１の部分が未被覆になるように除去し、前記第３の導電層は前記第２の絶縁層の内側側壁に沿って形成される、
前記第２の水平エッチングを実施する前記ステップと、
を更に含む、請求項１１に記載の方法。

【請求項13】

垂直エッチング及び水平エッチングを交互に実施することにより、前記導電層のそれぞれが前記垂直トレンチ開口部内で未被覆になり、前記導電層の上端がスタガ配置されて、前記ローカル相互接続の上に積層された金属層のうちの１つ以上と結合されて、前記導電層のそれぞれが前記金属層のうちのそれぞれの金属層と結合されるようにするステップ
を更に含む、請求項１２に記載の方法。

【請求項14】

前記基板の上に積層されたトランジスタペアを形成するステップであって、前記トランジスタペアのそれぞれは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含み、
前記ｎ型トランジスタは、前記ｎ型トランジスタのｎ型チャネル領域の２つの端部に位置するソース領域及びドレイン領域を有し、前記ｎ型トランジスタの前記ソース領域及び前記ドレイン領域のそれぞれは、それぞれのローカル相互接続と結合されており、前記ｎ型チャネル領域はｎ型ゲート構造で包囲されており、
前記ｐ型トランジスタは、前記ｐ型トランジスタのｐ型チャネル領域の２つの端部に位置するソース領域及びドレイン領域を有し、前記ｐ型トランジスタの前記ソース領域及び前記ドレイン領域のそれぞれは、それぞれのローカル相互接続と結合されており、前記ｐ型チャネル領域はｐ型ゲート構造で包囲されている、
前記トランジスタペアを形成する前記ステップ
を更に含む、請求項１３に記載の方法。

【請求項15】

前記基板の上に積層されたゲート電極を形成するステップであって、前記ゲート電極は前記トランジスタペアのゲート構造と電気的に結合され、前記導電層のうちの少なくとも１つの導電層が前記ゲート電極の１つから延びて、前記ゲート電極の前記１つと結合される、前記ステップ
を更に含む、請求項１４に記載の方法。

【請求項16】

基板の上に積層されたトランジスタペアであって、前記トランジスタペアのそれぞれは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含み、ローカル相互接続が前記基板の上に積層され、前記基板の上面に沿って延び、前記ローカル相互接続は前記トランジスタペアのソース領域及びドレイン領域と電気的に結合されている、前記トランジスタペアと、
前記ローカル相互接続の上に積層された金属層と、
前記ローカル相互接続から延びて、前記金属層と結合されている導電層であって、前記導電層は、閉合形状であり、同心配置されており、柱形状で延びており、前記ローカル相互接続のそれぞれは、前記導電層のうちの対応する導電層と結合されており、前記導電層のそれぞれは、前記金属層のうちの対応する金属層と結合されている、前記導電層と、
絶縁層であって、閉合形状であり、同心配置されており、前記絶縁層によって前記導電層が互いに間隔を空けて配置されるように前記導電層と交互に位置している、前記絶縁層と、
を含む半導体デバイス。

【請求項17】

前記導電層は下端を有し、前記ローカル相互接続のそれぞれが前記導電層のうちのそれぞれの導電層と結合されるように、前記下端はスタガ配置されて前記ローカル相互接続の１つ以上と結合されている、請求項１６に記載の半導体デバイス。

【請求項18】

前記導電層は上端を有し、前記導電層のそれぞれが前記金属層のうちのそれぞれの金属層と結合されるように、前記上端はスタガ配置されて前記金属層のうちの１つ以上の金属層と結合されている、請求項１６に記載の半導体デバイス。

【請求項19】

前記導電層は、管構成又は円筒構成のうちの少なくとも１つを有する、請求項１６に記載の半導体デバイス。

【請求項20】

前記基板の上に積層されたゲート電極であって、前記ゲート電極は前記トランジスタペアのゲート構造と電気的に結合されており、前記導電層の少なくとも１つが前記ゲート電極の１つから延びて前記ゲート電極の前記１つと結合されている、前記ゲート電極
を更に含む、請求項１６に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、参照によりその全内容が本明細書に組み込まれている、２０１９年５月２３日に出願された米国仮特許出願第６２／８５１，９９０号、及び２０１９年１２月１７日に出願された米国特許出願第１６／７１６，９０１号の利益を主張するものである。

【0002】

本開示は、半導体デバイスの製作を含む、微細加工の方法に関する。

【背景技術】

【0003】

半導体デバイスの（特に顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するように繰り返し行われる。歴史的に、微細加工では、トランジスタは、能動デバイス平面の上に形成される配線／メタライゼーションと共に１平面内に生成されており、したがって、２次元（２Ｄ）回路又は２Ｄ製作と見なされている。スケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したものの、スケーリングがナノメートル１桁の半導体デバイス製作ノードに入るにつれて、スケーリングの取り組みは、より大きな課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層される３次元（３Ｄ）半導体回路に対する要望を表明している。

【発明の概要】

【課題を解決するための手段】

【0004】

３Ｄ集積化は、臨界寸法スケーリングの必然的な飽和にもかかわらず、半導体スケーリングを継続するための最も実現可能な選択肢であると見なされてきた。接触ゲートピッチは、製造可変性及び静電デバイス制限に起因してそのスケーリング限界に達するため、２次元トランジスタ密度のスケーリングは中断する。垂直チャネルゲートオールアラウンドトランジスタなど、これらのコンタクテッドゲートピッチスケーリング限界をいつかは克服できるであろう実験的な新しいトランジスタ設計でさえ、半導体スケーリングを軌道に戻す見込みはない。これは、抵抗、キャパシタンス、及び信頼性の懸念がワイヤピッチスケジューリングを阻害することによって、トランジスタを配線して回路にすることが可能な密度が制限されるためである。

【0005】

３Ｄ集積化、すなわち複数のデバイスの垂直積層化は、面積よりむしろ体積でトランジスタ密度を増加させることにより、これらのスケーリング限界を克服することを目的としている。この考え方は、３Ｄ ＮＡＮＤの採用をしたフラッシュメモリ業界によって成功裏に喧伝され実施されている。しかしながら、ロジックデバイスの３Ｄ集積は多くの難題を有する。３Ｄ集積デバイスのスケーリング密度を達成するための１つの難題は、上位の配線レベルから後続のデバイスレベルに接触できる最小ピッチである。

【0006】

本明細書に記載の技術は、（トランジスタスタックとも呼ばれる）デバイススタックにおける個々のレベル（例えば、ソース側／ドレイン側ローカル相互接続、ゲート電極）を、配線スタックにおける対応するレベル（例えば、金属層、金属レベル、Ｍ０レベル、Ｍ１レベル）に選択的に接続する同軸コンタクト（又は同軸コンタクト構造）を提供し、これは、いずれのレベルも階段状フォーメーションのスタガ配置にする必要がない。同軸コンタクトの構造に加えて、そのような構造を構築する製造フロー及びセルアーキテクチャも開示する。

【0007】

当然のことながら、本明細書に開示の製造ステップの順序は、分かり易いように提示してある。一般に、これらの製造ステップは任意の適切な順序で実施可能である。また、本明細書における様々な特徴、技術、構成等のそれぞれについて本開示の異なる場所で記述する場合があるが、それぞれの概念は互いに独立に、又は互いに組み合わせて実行されてよいことに注意されたい。したがって、本開示は多様な実施及び解釈が可能である。

【0008】

本概要が、本開示又は請求項に記載の発明の全ての実施形態及び／又は順次新たになる態様を指定する訳ではない点に注意されたい。むしろ、本概要は、様々な実施形態の予備的議論及び従来技術に対する新規性の対応箇所を提示するに過ぎない。本発明及び実施形態の更なる詳細事項及び／又は可能な将来性については、読者は以下に詳述する本開示の詳細説明の段落及び対応図面を参照されたい。

【0009】

本開示の一態様によれば、半導体デバイスが提供される。半導体デバイスは基板の上に形成され、導電層を含む。導電層は、ローカル相互接続から延びて、ローカル相互接続の上に積層された金属層と結合される。ローカル相互接続は基板の上に積層され、基板の上面に沿って水平方向に延びる。更に金属層も、基板の上面に沿って水平方向に延びる。導電層は、閉合形状であり、同心配置されており、柱形状で延びており、ローカル相互接続のそれぞれは、導電層のうちの対応する導電層と結合されており、導電層のそれぞれは、金属層のうちの対応する金属層と結合されている。更に、半導体デバイスは絶縁層を含む。絶縁層は、閉合形状であり、同心配置されており、絶縁層によって導電層が互いに間隔を空けて配置されるように導電層と交互に位置している。

【0010】

導電層は下端を有してよく、ローカル相互接続のそれぞれが導電層のうちのそれぞれの導電層と結合されるように、下端はスタガ配置されてローカル相互接続の１つ以上と結合されている。導電層は更に、上端を有してよく、導電層のそれぞれが金属層のうちのそれぞれの金属層と結合されるように、上端はスタガ配置されて金属層のうちの１つ以上の金属層と結合されている。

【0011】

いくつかの実施形態では、導電層は、管構成又は円筒構成のうちの少なくとも１つを有してよい。管構成又は円筒構成は、テーパ状の外形を有してよい。

【0012】

半導体デバイスは更に、基板の上に積層されたトランジスタペアを有してよく、トランジスタペアのそれぞれは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含む。ｎ型トランジスタは、ｎ型トランジスタのｎ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有してよい。ｎ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続と結合される。ｎ型チャネル領域は、ｎ型ゲート構造で包囲されている。ｐ型トランジスタは、ｐ型トランジスタのｐ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有してよい。ｐ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続と結合されており、ｐ型チャネル領域はｐ型ゲート構造で包囲されている。

【0013】

半導体デバイスはまた、基板の上に積層されたゲート電極を有してよい。ゲート電極は、トランジスタペアのゲート構造と電気的に結合されてよい。導電層の少なくとも１つがゲート電極の１つから延びて、ゲート電極のその１つと結合される。

【0014】

絶縁層は、下端及び上端を有してよい。これらの下端は、それぞれの絶縁層の下端が、導電層のうちの対応する導電層の下端と同じレベルになるようにスタガ配置される。これらの絶縁層はまた、上端を有してよい。これらの上端は、それぞれの絶縁層の上端が、導電層のうちの対応する導電層の上端と同じレベルになるようにスタガ配置される。

【0015】

本開示の別の態様によれば、半導体デバイスを形成する方法が提供される。本開示の方法では、基板の上に位置する誘電体スタックに第１の開口部を形成する。第１の開口部は、第１の側壁及び第１の底面を有する円筒形状を有してよい。その後、第１の開口部の第１の側壁に沿って第１の導電層を堆積させ、第１の導電層の内側側壁に沿って第１の絶縁層を堆積させる。第１の導電層及び第１の絶縁層は閉合形状であってよく、同心配置される。第１の導電層の底面及び第１の誘電体層の底面は、第１の開口部の第１の底面上に位置する。

【0016】

その後、第２の開口部が形成されるように、第１の絶縁層の内側側壁に沿って誘電体スタックをエッチングする。第２の開口部は誘電体スタック内を延び、第２の側壁及び第２の底面を有する。第２の側壁は、第１の誘電体層の内側側壁に沿って形成され、誘電体スタック内を更に延びる。第２の開口部の第２の底面は、第１の導電層の底面及び第１の絶縁層の底面より下に位置する。更に、第２の開口部の第２の側壁に沿って第２の導電層を形成し、第２の導電層の内側側壁に沿って第２の絶縁層を形成する。第２の導電層の底面及び第２の絶縁層の底面は、第２の開口部の第２の底面上に位置し、それによって、第２の導電層の底面が第１の導電層の底面より下に位置して、スタガ配置された構成が形成される。

【0017】

いくつかの実施形態では、本開示の方法は更に、誘電体スタックをエッチングすることと、導電層及び絶縁層を順次的に堆積させることと、を交互に行って、導電層及び絶縁層が、導電層の所定の数と、所定の深さとを満たすように誘電体スタック中に形成されるようにするステップを含んでよい。導電層及び絶縁層は、閉合形状及び同心配置で交互に位置する。第１の導電層は、導電層のうちの最も外側の層である。導電層は下端を有し、ローカル相互接続のそれぞれがそれぞれの導電層と結合されるように、下端はスタガ配置されてローカル相互接続の１つ以上と結合されている。ローカル相互接続は基板の上に積層され、基板の上面に沿って水平方向に延びる。

【0018】

本方法は更に、絶縁層、導電層、及び誘電体スタックの上に誘電体キャッピング層を堆積させるステップであって、絶縁層、導電層、及び誘電体スタックは同一平面上にある、誘電体キャッピング層を堆積させる上記ステップを含んでよい。そして本方法は、誘電体スタックの中へ第１の垂直エッチングを実施して、第１の導電層の外側側壁の周囲に、誘電体スタックの中へ第１の深さだけ延びる垂直トレンチ開口部を形成し、第１の導電層の第１の部分を未被覆にするステップを含む。

【0019】

次に、第１の水平エッチングを実施して、第１の導電層の未被覆の第１の部分と、第１の導電層の未被覆の第１の部分に隣接する、第１の絶縁層の第１の部分と、を除去する。第１の水平エッチングによって更に、第２の導電層の第１の部分が未被覆になる。次に、誘電体スタックの中へ第２の垂直エッチングを実施して、垂直トレンチ開口部を誘電体スタックの中へ第２の深さだけ延ばし、第１の導電層の第２の部分を未被覆にする。本方法は次に、第２の水平エッチングを実施するステップであって、第２の水平エッチングによって、（ｉ）第１の導電層の未被覆の第２の部分と、第１の導電層の未被覆の第２の部分に隣接する、第１の絶縁層の第２の部分と、を、第２の導電層の第２の部分が未被覆になるように除去し、（ｉｉ）第２の導電層の未被覆の第１の部分と、第２の導電層の未被覆の第１の部分に隣接する、第２の絶縁層の第１の部分と、を、導電層のうちの第３の導電層の第１の部分が未被覆になるように除去し、第３の導電層は第２の絶縁層の内側側壁に沿って形成される、第２の水平エッチングを実施する上記ステップと、を含む。

【0020】

本方法は更に、垂直エッチング及び水平エッチングを交互に実施することにより、導電層のそれぞれが垂直トレンチ開口部内で未被覆になり、導電層の上端がスタガ配置されて、金属層のうちの１つ以上と結合されるようにするステップを含んでよい。したがって、導電層のそれぞれが、ローカル相互接続の上に積層された金属層のうちのそれぞれの金属層と結合される。

【0021】

本開示の更に別の態様によれば、半導体デバイスが提供される。半導体デバイスは、基板の上に積層されたトランジスタペアを含む。各トランジスタペアは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含んでよい。半導体デバイスはまた、基板の上に積層され、基板の上面に沿って延びるローカル相互接続を含む。ローカル相互接続は、トランジスタペアのソース領域及びドレイン領域と電気的に結合されている。

【0022】

半導体デバイスは更に、ローカル相互接続の上に積層された金属層と、導電層とを含む。導電層は、ローカル相互接続から延びて、金属層と結合されている。導電層は閉合形状であり、同心配置されている。ローカル相互接続のそれぞれは、導電層のうちの対応する導電層と結合され、導電層のそれぞれは、金属層のうちの対応する金属層と結合される。半導体デバイスは絶縁層を有してよく、絶縁層は、閉合形状であり、同心配置されており、絶縁層によって導電層が互いに間隔を空けて配置されるように導電層と交互に位置している。

【0023】

本開示の態様は添付の図面を参照しながら以下の詳細説明を精査することにより最も良く理解されよう。産業界での標準的慣行に従い、各種の特徴が一定比率では描かれていな点を注記しておく。事実、各種の特徴の寸法は議論を分かり易くすべく自在に増減されてよい。

【図面の簡単な説明】

【0024】

【図1A】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成された、関連する半導体デバイスの概略図である。

【図1B】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成された、関連する半導体デバイスの概略図である。

【図2】いくつかの実施形態による一例示的同軸コンタクトの概略図である。

【図3A】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3B】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3C】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3D】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3E】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3F】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3G】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図3H】いくつかの実施形態による、一例示的同軸コンタクトの製造の第１の例示的中間ステップの概略図である。

【図4A】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4B】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4C】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4D】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4E】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4F】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4G】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4H】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図4I】いくつかの実施形態による、一例示的同軸コンタクトの製造の第２の例示的中間ステップの概略図である。

【図5A】いくつかの実施形態による、Ａｎｄ－Ｏｒ－Ｉｎｖｅｒｔ２２（ＡＯＩ２２）セルの概略回路図である。

【図5B】いくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されるＡＯＩ２２セルの上から見下ろしたレイアウト図である。

【図6A】いくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されるＡＯＩ２２セルの第１の断面レイアウト図である。

【図6B】いくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されるＡＯＩ２２セルの第２の断面レイアウト図である。

【図6C】いくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されるＡＯＩ２２セルの第３の断面レイアウト図である。

【図6D】いくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されるＡＯＩ２２セルの第４の断面レイアウト図である。

【発明を実施するための形態】

【0025】

以下の開示は、提示する主題の様々な特徴を実施する多様な実施形態又は実施例を示す。本開示を簡素化すべく要素及び構成の特定の例について以下に述べる。無論、これらは実施例に過ぎず、本発明を限定することを意図していない。また、本開示は、各種の実施例において参照番号及び／又は文字を繰り返す場合がある。この繰り返しは、簡潔且つ分かり易さを目的としており、議論する各種実施形態及び／又は構成同士の関係についてこれ自体が言及するものではない。

【0026】

更に、「下方」、「下の」、「下側」、「上方」、「上側」等、空間的関係を指す用語は本明細書で図示するように、ある要素又は特徴と、別の要素又は特徴との関係の記述を容易にすべく用いられてよい。空間的関係を指す用語は、図面で示す向き以外に、使用又は動作中の装置の異なる向きを含めることを意図している。装置は向きを変える（９０度回転、又は他の向きに）ことができ、本明細書で用いる空間的関係を指す記述子も同様に適宜解釈されてよい。

【0027】

本明細書全体を通じて「一実施形態」又は「ある実施形態」とは、当該実施形態との関連で記述された特定の特徴、構造、材料、又は特性が少なくとも１個の実施形態に含まれることを意味するが、必ずしも全ての実施形態に存在するとは限らない。従って、本明細書全体の様々な箇所における語句「一実施形態において」の出現は必ずしも同一の実施形態を指す訳ではない。更に、特定の特徴、構造、材料、又は特性は１個以上の実施形態において任意の適当な仕方で組み合わされてもよい。

【0028】

いくつかの従来の半導体構造（例えば、３Ｄ ＮＡＮＤの微細加工において形成されるもの）は、例えば、階段状のジオメトリを使用する。積層されたデバイス層を対応する入力信号及び出力信号までルーティングするために、階段状又はステップ状のレベル（例えば、ワードライン、ローカル相互接続）が、対応する階段状又はステップ状の配線レベル（例えば、金属０レベル、金属１レベル）に接続される。この階段アプローチを３Ｄロジックに適応させたものを図１Ａ及び１Ｂに示す。図１Ａは、４つのデバイス層のスタックを有する基板セグメントの簡略化された断面図であり、水平方向のローカル相互接続を示している。垂直コンタクトがローカル相互接続上に着地して、デバイススタックの上方に位置するアクセスピンにデバイスを接続している。図１Ａに示すように、階段状のローカル相互接続を有する３Ｄ集積相補形電界効果トランジスタ（ＣＦＥＴ）スタック１００（トランジスタスタック１００、ＣＦＥＴスタック１００、又はＣＦＥＴトランジスタスタック１００とも呼ばれる）が示されている。トランジスタスタック１００は、基板（図示せず）上に積層される４つのＣＦＥＴデバイス１０２～１０８を含んでよい。各ＣＦＥＴデバイスは、それぞれの入力（例えば、入力Ａ～Ｄ）と結合されているｎ型トランジスタ及びｐ型トランジスタを含んでよい。例えば、ＣＦＥＴ １０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３を含んでよい。トランジスタスタック１００は、階段構成を有する複数のローカル相互接続１１２～１２６を有してよい。各ローカル相互接続は、それぞれのトランジスタと結合されている。トランジスタスタック１００は更に、ローカル相互接続１１２～１２６と結合されてローカル相互接続１１２～１２６から延びる垂直コンタクトのアレイ１１０のセットを含んでよい。垂直コンタクトのアレイ１１０のセットは、互いと同一面内の上面を有してよく、各垂直コンタクト又は各列の長さは、着地ステップの高さ及び位置に依存して異なる。

【0029】

ポリゲートがスタックを通り抜けて左から右に走り、中間にアクティブチャネル領域がある。Ｐ型及びＮ型のローカル相互接続並びに垂直コンタクトを図１Ｂに示す。図１Ｂは、所与の上位の配線レベルから後続のソース／ドレイン領域に接触するためにローカル相互接続のそれぞれに着地したコンタクトを示す。言い換えると、図１Ｂは、階段状のデバイススタックに着地したコンタクトのアレイを示している。スタックされたデバイスの配列全体の達成可能な最小サイズは、最終的には、必要とされる、各デバイスレベル上の最小着地面積によって制限される。

【0030】

図１Ｂに示すように、半導体デバイスは、階段状のローカル相互接続を有する３Ｄ集積ＣＦＥＴスタック２００（トランジスタスタック２００、ＣＦＥＴスタック２００、又はＣＦＥＴトランジスタスタック２００とも呼ばれる）をベースとして形成可能である。ＣＦＥＴトランジスタスタック２００は、基板（図示せず）上に積層された４つのＣＦＥＴデバイス２０２～２０８を含んでよい。４つのＣＦＥＴデバイスのそれぞれは、ｎ型トランジスタ及びｐ型トランジスタで形成されたトランジスタペアを含んでよい。例えば、ＣＦＥＴデバイス２０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３で形成されたトランジスタペアを含んでよい。ｎ型トランジスタは、ｐ型トランジスタの上に位置してよい。いくつかの実施形態では、ｎ型トランジスタとｐ型トランジスタは、共有ゲート構造を有することが可能である。ゲート構造は、ｎ型トランジスタのｎ型チャネル領域及びｐ型トランジスタのｐ型チャネル領域を囲んでよい。チャネル領域は、シート、ワイヤ、又はバー構成を有してよい。ｎ型トランジスタは、ｎ型チャネル領域の２つの端にそれぞれ位置するソース領域及びドレイン領域を有してよく、ゲート構造は、ｎ型チャネル領域を囲み、ｎ型トランジスタのソース領域とドレイン領域との間に位置する。ｐ型トランジスタは、ｐ型チャネル領域の２つの端にそれぞれ位置するソース領域及びドレイン領域を有してよく、ゲート構造は、ｐ型チャネル領域を囲み、ｐ型トランジスタのソース領域とドレイン領域との間に位置する。更に、ゲート構造は、ゲート電極と電気的に結合されてよい。ソース領域及びドレイン領域は、ソースローカル相互接続及びドレインローカル相互接続をそれぞれ有してよい。

【0031】

例えば、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３は、共有ゲート構造２１２を有してよい。ｎ型トランジスタＮ３は、ｎ型チャネル領域の２つの端に位置するソース領域２１８及びドレイン領域２１６を有する。ｎチャネル領域は、ゲート構造２１２で包囲され、ゲート構造２１２は、ソース領域２１８とドレイン領域２１６との間に位置する。ｐ型トランジスタＰ３は、ソース領域２２２と、ゲート構造２１２の後ろにドレイン領域と、を有する。ソース領域２２２及びドレイン領域は、ｐ型チャネル領域の２つの端に位置する。同様に、ｐ型チャネル領域は、ゲート構造２１２で包囲され、ゲート構造２１２は、ｐ型トランジスタＰ３のソース領域２２２とドレイン領域との間に位置する。

【0032】

ゲート構造２１２は、１つ以上のゲート電極２１４を有してよい。ゲート電極２１４は、ゲート構造２１２の２つの端に位置してよい。ｎ型トランジスタＮ３のソース領域２１８及びドレイン領域２１６は、ソースローカル相互接続２２６及びドレインローカル相互接続２２４をそれぞれ有してよい。同様に、ｐ型トランジスタＰ３のソース領域２２２は、ソースローカル相互接続２２０を有してよく、ｐ型トランジスタＰ３のドレイン領域は、ゲート電極２１２の後ろに位置するドレインローカル相互接続を有してよい。図１Ｂはまた、ｎ型トランジスタＮ４、Ｎ２、Ｎ１とそれぞれ結合された複数のローカル相互接続２２８～２３２を示している。

【0033】

但し、トランジスタスタック２００は更に、トランジスタペア同士を引き離す複数の誘電体層（図１Ｂには示さず）を含んでよい。これらの誘電体層はまた、トランジスタペアのｎ型トランジスタとｐ型トランジスタとを互いに引き離すことが可能である。これらの誘電体層は更に、ローカル相互接続（例えば、図１Ｂの２２０、２２４～２３２）同士を引き離すことが可能である。

【0034】

トランジスタスタック２００では、ゲート電極及びソース／ドレイン（Ｓ／Ｄ）ローカル相互接続（ソース側／ドレイン側ローカル相互接続とも呼ばれる）は、階段構成を有してよい。更に、複数の垂直コンタクト２１０は、Ｓ／Ｄローカル相互接続又はゲート電極と結合され、且つＳ／Ｄローカル相互接続又はゲート電極から延びる。したがって、ゲート電極及びＳ／Ｄローカル相互接続の階段構成は、トランジスタスタック２００内の各トランジスタへの容易なアクセスをもたらし、複雑な相互接続による接続を回避する。

【0035】

図１Ａ及び１Ｂは、ロジック標準セル並びにＳＲＡＭメモリセルの面積スケーリング及びルーティング衝突の改善を可能にする構成を示しているが、スタックされたデバイスの配列全体の達成可能な最小サイズは、最終的には、必要とされる、各デバイスレベル上の最小着地面積によって制限される。図１Ａ及び１Ｂに示したローカル相互接続の最小着地面積は、主に２つのプロセス制約、即ち、リソグラフィ分解能限界、及びリソグラフィ配置限界によって駆動される。リソグラフィ分解能は、パターニング可能な最小ピッチを意味する。具体的には、リソグラフィ分解能は、コンタクトアレイ（例えば、図１Ｂの２１０）が着地可能な最小ピッチ、又はアレイ内の各コンタクトが着地可能な最小ピッチである。この最小ピッチは、典型的には、パターンを露出させるために使用される所与のフォトリソグラフィシステム（例えば、スキャナ又はステッパ）の分解能限界によって制限される。リソグラフィ配置限界は、パターン配置誤差を補償するために必要な余裕空間又は公差を意味する。パターンの配置ミスは、隣接デバイスレベルにあるデバイスに属するローカル相互接続構造へのコンタクトの短絡を引き起こす可能性がある。言い換えると、小さいパターンを印刷できる能力があっても、ツール因子及びウェハ因子の組み合わせによりパターン自体の位置決めが失敗する可能性がある。

【0036】

より高いレベルのデバイス集積を達成するために、本明細書に記載の技術は、デバイススタックにおける個々のレベル（例えば、ローカル相互接続）を、配線スタックにおける対応するレベル（例えば、Ｍ０レベル、Ｍ１レベル）に選択的に接続することが可能な垂直同軸相互接続構造を提供し、これは、いずれのレベルも階段状フォーメーションのスタガ配置にする必要がない。一例示的構造を図２に示し、一例示的プロセスフローを図３Ａ～３Ｈ及び図４Ａ～４Ｉに示す。

【0037】

図２は、いくつかの実施形態による、一例示的同軸コンタクト（同軸コンタクト構造、垂直同軸コンタクト、垂直同軸コンタクト構造、垂直同軸相互接続構造とも呼ばれる）３００の概略図である。図２に示すように、同軸コンタクト３００の断面は、４つのレベルの金属（金属層とも呼ばれる）３１６～３２２を、４つのレベルのローカル相互接続３２４～３３０に接続しているように示されている。同軸コンタクト３００は、３Ｄ空間に管又は円柱を形成する、導体（即ち、導電層）３０２～３０８及び絶縁体（即ち、絶縁層）３１０～３１４の複数の同心層を含んでよい。同軸コンタクトの両端（即ち、下端及び上端）は、スタガ配置にされることで、ラベルＡ～Ｄで示されたような順次的な層同士の選択的接続を可能にしている。例えば、従来の階段から接続される、両レベル（例えば、ローカル相互接続及び金属層）の階段は、集積されて、本明細書において同軸コンタクトと呼ばれるものになる、導体及び絶縁体の同心層のセットに置き換えられる。線端がスタガ配置された構成により、同軸コンタクトにおける導体の順次的な同心「管」又は円柱が、接続されるスタックにおける後続レベルの金属又はローカル相互接続に対して露出する。ある特定のレベルでは、同軸コンタクト構造３００の外側の管（例えば、３０２）が現在の金属（例えば、３１６）又はローカル相互接続レベル（例えば、３２４）に接続し、その一方で絶縁層（例えば、３１０）が隣の導体管（例えば、３０４）を、この特定レベル（例えば、３１６又は３２４）と短絡しないように保護する。

【0038】

引き続き図２を参照すると、導電層３０２～３０８は、ローカル相互接続３２４～３３０から延びて、ローカル相互接続３２４～３３０の上に積層された金属層（即ち金属レベル、即ちＭ０レベル）３１６～３２２と結合されることが可能である。ローカル相互接続３２４～３３０は、基板（図示せず）の上に積層され、基板の上面に沿って水平方向に延びる。金属層３１６～３２２も、基板の上面に沿って水平方向に延びてよい。導電層３０２～３０８は、閉合形状であってよく、同心配置されてよく、柱形状で延びてよい。ローカル相互接続３２４～３３０のそれぞれは、導電層３０２～３０８のうちの対応する導電層と結合され、導電層３０２～３０８のそれぞれは、金属層３１６～３２２のうちの対応する金属層と結合される。例えば、導電層３０４はローカル相互接続３２６から延び、ローカル相互接続３２６及び金属層３１８と結合される。

【0039】

いくつかの実施形態では、導電層３０２～３０８の、基板に平行な方向に取得された断面が、円形ジオメトリに形成された閉ループ構成を有することが可能であるように、導電層が閉合形状である。但し、他のジオメトリ（例えば、方形、八角形、長方形、楕円形、三角形、又は他の任意のジオメトリ形状）も、回路設計に応じて適用されてよい。

【0040】

いくつかの実施形態では、導電層３０２～３０８が柱形状で延びることが可能であって、この柱形状が管構成又は円柱構成を有することが可能であるように、導電層が閉合形状である。例えば、導電層３０８は円柱構成を有してよく、導電層３０２は管構成を有してよい。いくつかの実施形態では、管構成又は円柱構成の外形がテーパ状であってよく、これは、導電層の上端の限界寸法（ＣＤ）が導電層の下端のＣＤより大きいことを意味する。

【0041】

図２に示すように、同軸コンタクト３００は更に、複数の絶縁層３１０～３１４を含んでよく、それらは、閉合形状であって、同心配置されていて、導電層と交互に位置する。したがって、導電層３０２～３０８は、絶縁層３１０～３１４によって互いに間隔を空けて配置されている。例えば、導電層３０２及び３０４は絶縁層３１０によって隔てられており、絶縁層３１０は導電層３０２を取り囲んでおり、導電層３０４は絶縁層３１０を取り囲んでいる。

【0042】

導電層３０２～３０８は下端を有してよい。これらの下端は、スタガ配置されて、ローカル相互接続３２４～３３０のうちの１つ以上と結合され、それによって、ローカル相互接続３２４～３３０のそれぞれが、導電層のうちのそれぞれ対応する導電層と結合される。例えば、導電層３０２の下端と導電層３０４の下端とがスタガ配置された構成を有する。導電層３０２はローカル相互接続３２４と、導電層３０４はローカル相互接続３２６と、それぞれ結合される。導電層３０２～３０８は上端を有してよい。これらの上端は、スタガ配置されて、金属層３１６～３２２のうちの１つ以上と結合され、それによって、導電層のそれぞれが、金属層のうちのそれぞれ対応する金属層と結合される。例えば、導電層３０２の上端と導電層３０４の上端とがスタガ配置された構成を有する。導電層３０２は金属層３１６と、導電層３０４は金属層３１８と、それぞれ結合される。

【0043】

いくつかの実施形態では、導電層のそれぞれが、対応するローカル相互接続との表面接触を形成することが可能であるように、導電層がローカル相互接続の上面に着地することが可能である。いくつかの実施形態では、導電層のそれぞれが、対応するローカル相互接続との包囲接触を形成することが可能であるように、導電層がローカル相互接続を貫通して延びることが可能である。同様に、一例では、導電層のそれぞれが、対応する金属層との表面接触を形成することが可能であるように、導電層が金属層の下に位置することが可能である。別の例では、導電層のそれぞれが、対応する金属層との包囲接触を形成することが可能であるように、導電層が金属層を貫通して延びることが可能である。図２の一例示的実施形態では、導電層は、下端においてローカル相互接続を貫通して延びており、上端において金属層を貫通して延びている。

【0044】

引き続き図２を参照すると、絶縁層３１０～３１４は下端を有してよい。これらの下端は、それぞれの絶縁層の下端が、導電層のうちの対応する導電層の下端と同じレベルになることが可能なようにスタガ配置される。これらの絶縁層はまた、上端を有してよい。これらの上端は、それぞれの絶縁層の上端が、導電層のうちの対応する導電層の上端と同じレベルになることが可能なようにスタガ配置される。例えば、絶縁層３１０の下端と導電層３０２の下端は同一平面上にあり、絶縁層３１０の上端と導電層３０２の上端は同一平面上にある。

【0045】

但し、図２は一例に過ぎない。同軸コンタクト３００は任意の数の導電層を含んでよく、導電層は更に、１つ以上のゲート電極又は他の構成要素と結合されてよい。更に、ローカル相互接続及び金属層は、ＣＦＥＴトランジスタスタック（図示せず）と結合されてよい。ＣＦＥＴトランジスタスタックは、ＣＦＥＴスタック２００と同様の構成であってよい。例えば、図１Ｂに示したＣＦＥＴスタック２００と同様に、ＣＦＥＴトランジスタスタックは、基板の上に積層された複数のトランジスタペアを有してよい。各トランジスタペアは、互いの上に積層されたｎ型トランジスタ及びｐ型トランジスタを含む。ｎ型トランジスタは、ｎ型トランジスタのｎ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有する。ｎ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続と結合される。ｎ型チャネル領域は、ｎ型ゲート構造で包囲されている。ｐ型トランジスタは、ｐ型トランジスタのｐ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有してよい。ｐ型トランジスタのソース領域及びドレイン領域のそれぞれは、それぞれのローカル相互接続と結合されてよい。ｐ型チャネル領域は、ｐ型ゲート構造で包囲されている。更に、複数のゲート電極が基板の上に積層され、トランジスタペアのゲート構造と電気的に結合され、導電層のうちの少なくとも１つの導電層がゲート電極の１つから延びて、ゲート電極のその１つと結合される。図１Ｂのローカル相互接続（例えば、２２６～２３２）と比較すると、本開示のローカル相互接続（例えば、３２４～３３０）及び／又は金属層（例えば、３１６～３２２）は、同軸コンタクトの実装後は階段状の構成でなくてよい。したがって、階段状の構成に関連付けられたリソグラフィ分解能限界及びリソグラフィ配置限界を超えることが可能である。

【0046】

そのような同軸コンタクト（即ち、同軸コンタクト構造）を構築するための一プロセスフローを図３Ａ～３Ｈ及び図４Ａ～４Ｉに示す。図３Ａ～３Ｈは、下側の線端のスタガ配置を示す、同軸コンタクト構造の形成の断面セグメントを示す。これは、同軸コンタクト構造の各同軸コンタクトのスタガ配置を露出させたものである。図３Ａでは、第１の垂直エッチングが実行されて、誘電体スタック４０２内に第１の開口部４０４が画定されており（穴４０４が形成されており）、これは同軸コンタクトの後続層の形成を可能にするためのものである。第１の開口部４０４は、第１の側壁４０４ａ及び第１の底面４０４ｂを有してよい。図３Ｂでは、最初の垂直エッチングの後に導体（即ち、第１の導電層）４０６及び絶縁体（即ち、第１の絶縁層）４０８の側壁堆積が行われる。第１の導電層４０６は第１の開口部４０４の第１の側壁４０４ａに沿って形成され、第１の絶縁層４０８は第１の導電層４０６の内側側壁４０６ｂに沿って形成される。したがって、第１の導電層４０６及び第１の絶縁層４０８は、閉合形状であり、第１の開口部４０４内に同心配置される。第１の導電層４０６の底面４０６ｃ及び第１の絶縁層４０８の底面４０８ｃは、第１の開口部４０４の第１の底面４０４ｂ上に位置する。第１の導電層及び第１の絶縁層の側壁堆積は、選択的堆積、原子層堆積、又はコンフォーマル堆積及びその後のスペーサオープンエッチングによって実施されてよい。

【0047】

図３Ｃでは、導体及び絶縁体のペア（例えば、第１の導電層及び第１の絶縁層）の側壁形成の後に第２の垂直（方向性）エッチングが行われる。但し、導体及び絶縁体のペアが第１の開口部４０４の底面の一部をマスク（即ち、保護）する。それによって、エッチングされる更なるバルク材料（例えば、誘電体スタック４０２の第１の開口部より下にある材料）が最初にエッチングされた第１の開口部より狭くなり、下にある材料のステップ状のエッチング進行が形成される。図３Ｃに示すように、第２のエッチングによって、第１の絶縁層４０８の内側側壁４０８ｂに沿って誘電体スタック４０２がエッチングされて、第２の開口部４１０が形成されることが可能である。第２の開口部４１０は誘電体スタック４０２内を延び、第２の側壁４１０ａ及び第２の底面４１０ｂを有する。第２の側壁４１０ａは、第１の絶縁層４０８の内側側壁４０８ｂに沿って形成され、誘電体スタック４０２内を更に延びる。第２の開口部４１０の第２の底面４１０ｂは、第１の導電層４０６の底面４０６ｃ及び４０８ｃ並びに第１の絶縁層４０８より下に位置する。

【0048】

これらのプロセスステップは、全ての同心層が構築されるまで繰り返される（図３Ｄ～３Ｈ）。例えば、図３Ｄでは、第２の導電層４１２が第２の開口部４１０の第２の側壁４１０ａに沿って形成され、第２の絶縁層４１４が第２の導電層４１２の内側側壁４１２ｂに沿って形成される。第２の導電層４１２の底面４１２ｃ及び第２の絶縁層４１４の底面４１４ｃは、第２の開口部４１０の第２の底面４１０ｂ上に位置し、それによって、第２の導電層の底面が第１の導電層の底面より下に位置して、スタガ配置された構成が形成される。

【0049】

図３Ｅ～３Ｈでは、誘電体スタックをエッチングすることと、導電層及び絶縁層を順次的に堆積させることと、が交互に実施されてよい。各堆積操作及びエッチング操作は順次的に繰り返されてよく、更なるリソグラフィ露出は不要である。その結果、導電層の所定の数、及び所定の深さを満たすように、複数の導電層（例えば、４０６、４１２、４１６、及び４２０）及び複数の絶縁層（例えば、４０８、４１４、及び４１８）が誘電体スタック４０２内に形成される。導電層及び絶縁層は、誘電体スタック４０２内に閉合形状及び同心配置で交互に位置する。第１の導電層４０６は、導電層のうちの最も外側の層である。導電層は下端を有する。これらの下端はスタガ配置され、回路設計に基づいて、ローカル相互接続（例えば、図２の３２４～３３０）のうちの１つ以上、又はゲート電極のうちの１つ以上と結合されてよい。

【0050】

図３Ａ－３Ｈに示した例では、４つの導体構造（導電層とも呼ばれる）が形成され、３つの絶縁体構造（絶縁層とも呼ばれる）が形成される。但し、図３Ｈでは、同軸コンタクト構造がテーパ状線端を有するように形成される。即ち、同軸コンタクト構造はテーパ状下端で終わる。このように端部がスタガ配置されている、即ち、ステップ状であることにより、異なる複数のレベル（例えば、ローカル相互接続）又は線路との電気的接触が可能になる。これは、明確にするために簡略化された例であり、簡略化された図である。例示的実施形態では、本明細書に記載の同軸コンタクト構造が、既存の導電性皮膜のスタック（例えば、図２に示したローカル相互接続レベル（例えば、ローカル相互接続３２４～３３０））に組み込まれてよい。

【0051】

いくつかの実施形態では、導電層は、タングステン、コバルト、銅、ルテニウム、アルミニウム、又は他の適切な導電材料を含んでよい。絶縁層は、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、又は他の適切な誘電体材料を含んでよい。導電層及び絶縁層を形成する為に任意の適切な堆積方法が適用されてよく、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、拡散、及び原子層堆積（ＡＬＤ）が適用されてよい。

【0052】

図４Ａ～４Ｉは、本明細書に記載の同軸コンタクト構造の最上レベル（最上端）に線端延長部を形成することを示す基板セグメントの断面である。図３Ｈから続いて、図４Ａでは、導電層（例えば、４０６、４１２、４１６、及び４２０）、絶縁層（例えば、４０８、４１４、及び４１８）、及び誘電体スタック４０２の上に誘電体キャッピング層４２２を堆積させる。誘電体キャッピング層（キャッピング層とも呼ばれる）４２２は、さらなるエッチング選択性を提供することが可能であり、それによって、バルク誘電体（例えば、窒化物から作られてよい誘電体スタック４０２）を、誘電体キャッピング層４２２に影響することなく、選択的にエッチングして同軸の絶縁体（絶縁層とも呼ばれ、酸化物から作られてよい）及び導体（導電層とも呼ばれる）の両方にすることが可能である。いくつかの実施形態では、キャッピング層は、炭化物、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、又は他の適切な誘電体材料のうちの１つから作られてよい。図４Ｂでは、図３Ｈで形成された同軸コンタクト構造を取り囲む誘電体スタック４０２に対して、リソグラフィによって画定された第１の垂直エッチングが実行される。第１の垂直エッチングは、異方性エッチングであってよく、同軸コンタクト構造の包囲誘電体又は誘電体スタック中のバルク材料だけをエッチングするように、導体（即ち、導電層）及び同軸絶縁体（即ち、絶縁層）に対して選択的であってよい。図４Ｂに示すように、誘電体スタックの中へ第１の垂直エッチングが実施されて、第１の導電層４０６の外側側壁４０６ａの周囲に垂直トレンチ開口部４２４が形成される。垂直トレンチ開口部４２４は、誘電体スタック４０２内を第１の深さだけ延びて、第１の導電層４０６の第１の部分４０６ｄを露出させる。

【0053】

そして最初の垂直エッチング（即ち、第１の垂直エッチング）の後に、導体及び絶縁体の外側ペア（例えば、第１の導電層４０６及び第１の絶縁層４０８）の中へ第１の異方性エッチング（即ち、第１の水平エッチング）が行われてよい。これを図４Ｃに示す。図４Ｃでは、第１の水平エッチングによって、第１の導電層４０６の未被覆の第１の部分４０６ｄと、第１の絶縁層４０８のうちの、第１の導電層の未被覆の第１の部分４０６ｄに隣接する第１の部分とが除去される。第１の水平エッチングは更に、第２の導電層４１２の第１の部分４１２ｄを露出させる。

【0054】

図４Ｄでは、誘電体スタック４０２の中へ第２の垂直エッチングが実施されて、垂直トレンチ開口部４２４が誘電体スタック４０２内を第２の深さだけ延びて、第１の導電層４０６の第２の部分４０６ｅを露出させる（即ち、未被覆になる）。第２の深さは第１の深さより深い。

【0055】

図４Ｅでは、第２の水平エッチングが実施されてよい。第２の水平エッチングによって、第１の導電層４０６の露出した（即ち、未被覆の）第２の部分４０６ｅと、第１の絶縁層４０８のうちの、第１の導電層の露出した第２の部分４０６ｅに隣接する第２の部分とが除去されてよく、これは第２の導電層４１２の第２の部分４１２ｅを露出させるためである。第２の水平エッチングによって、更に、第２の導電層４１２の露出した第１の部分４１２ｄと、第２の絶縁層のうちの、第２の導電層４１２の露出した第１の部分４１２ｄに隣接する第１の部分とが除去されてよく、これは、導電層のうちの第３の導電層４１６の第１の部分４１６ｄを露出させるためである。図２において上述したように、第３の導電層４１６は、第２の絶縁層４１４の内側側壁に沿って形成されている。

【0056】

図４Ｆ～４Ｈでは、同軸コンタクト構造の包囲材料の中への垂直エッチングとその後の導体及び絶縁体のペアの水平エッチングとのプロセスシーケンスが繰り返される。この繰り返しは、全ての導電層が露出して（未被覆になって）、従来のダマシンプロセス又はエッチングプロセスで形成されたワイヤ（例えば、図２の金属層３１６～３２２）との接続が可能になるまで行われる。最後のステップは、図４Ｉに示すように、誘電体キャッピング層４２２を除去することであってよい。結果として、各同軸導体（即ち、導電層）の高さが異なることで、異なる金属レベルでのワイヤ接続が可能になり、それによってコンタクトの自己整合も可能になることに注目されたい。図４Ｉで、誘電体キャッピング層４２２の除去後に同軸コンタクト４００が形成可能になる。同軸コンタクト４００は、図２の同軸コンタクト３００と同様の構成になることが可能である。

【0057】

図５Ａ及び５Ｂは、非常にコンパクトな３Ｄ集積ロジックレイアウトを構築するために本明細書に記載の同軸コンタクト構造をどのように使用できるかを示している。図５Ａは、Ａｎｄ－Ｏｒ－Ｉｎｖｅｒｔ ２２（ＡＯＩ２２）セル５００の概略回路図を示す。本明細書に記載のＡＯＩセル５００は、セルのｐ－ｆｅｔ側の並列ペア及びセルのｎ－ｆｅｔ側の直列ペアにグループ化されたトランジスタを有する、適度に複雑な標準セルである。例えば、ｐ－ｆｅｔ側は４つのｐ型トランジスタＰ１～Ｐ４を含んでよく、Ｐ１とＰ２が並列に接続されており、Ｐ３とＰ４が並列に接続されている。ｎ－ｆｅｔ側は４つのｎ型トランジスタＮ１～Ｎ４を含んでよく、Ｎ１とＮ２が直列に接続されており、Ｎ３とＮ４が直列に接続されている。ＡＯＩセル（即ち、ＡＯＩ２２セル）５００は、４つの入力Ａ～Ｄ及び出力Ｙと電気的に結合されている。４つの入力Ａ～ＤのそれぞれがＡＯＩセル５００のそれぞれのｎ型ゲート及びｐ型ゲートと結合されている。例えば、入力Ａは、ｎ型トランジスタＮ１のｎ型ゲート及びｐ型トランジスタＰ１のｐ型ゲートと結合されている。加えて。ＡＯＩセル５００は、ｐ型トランジスタＰ１及びＰ２のソース領域と結合された供給電圧ＶＤＤに接続されている。ＡＯＩセル５００は更に、ｎ型トランジスタＮ２及びＮ４のソース領域と結合された接地電圧ＧＮＤに接続されている。

【0058】

図５Ｂは、本開示のいくつかの実施形態による、ＣＦＥＴスタック及び同軸コンタクトをベースとして実装されたＡＯＩ２２セルの、上から見下ろしたレイアウト図６００である。レイアウト図６００は、複数の同軸コンタクト６０２～６１０、イオン打ち込みプロセスによってドープされた活性領域６１１を含んでよい。いくつかの実施形態では、同軸コンタクト６０８及び６１０は、ＣＦＥＴスタックのソース領域と結合されるソース側同軸コンタクトであってよく、同軸コンタクト６０４及び６０６は、ＣＦＥＴスタックのドレイン領域と結合されるドレイン側同軸コンタクトであってよく、同軸コンタクト６０２及び６０７は、ＣＦＥＴスタックのゲート電極と結合されるゲート同軸コンタクトであってよい。レイアウト図６００は、図６Ａ～６Ｄに示したいくつかのポリゲートの部分的な重なりであるポリゲート６１２と、１つ以上の入力（例えば、入力Ａ～Ｃ）と結合された複数の金属１（Ｍ１）層６１４～６２０と、出力（例えば、出力Ｙ）と、を有してよい。レイアウト図６００は更に、複数の金属０（Ｍ０）層６２２～６２８と、１つ以上の相互接続（又は垂直相互接続、又は垂直出力相互接続）６３０～６３２と、ＣＦＥＴスタックのｎ型トランジスタのためのソース側／ドレイン側ローカル相互接続（ソース／ドレインローカル相互接続とも呼ばれる）６３４～６３６と、ＣＦＥＴスタックのｐ型トランジスタのためのソース側／ドレイン側ローカル相互接続６３８～６４０と、供給電圧ＶＤＤと結合された電源レール接続６４２と、接地電圧ＧＮＤと結合された電源レール接続６４４と、を有してよい。

【0059】

図５Ｂは、いくつかの属性を識別するＡＯＩ２２（即ち、ａｎｄ－ｏｒ－ｉｎｖｅｒｔ）セルを示しており、それらの属性については図６Ａ～６Ｄで更に説明できる。図５Ｂに示したロジックセルは、金属トラック４つ分の高さとポリトラック３つ分の幅がある。ディフュージョンブレークによって残ったスペースは、セルの活性エリア／領域の外側の左マージン及び右マージンであってよく、埋め込み電源レール又は従来式電源レール（図示せず）への接続に使用される。金属対ポリピッチの比を２：１とすると、金属トラック５つ分が残り、４つの入力（例えば、Ａ～Ｄ）と１つの出力（例えば、Ｙ）ピンが形成される。これらのピンを有する同軸コンタクトを能動デバイスの３Ｄスタックに接続する方法を図６Ａ～６Ｄに示す。図６Ａ～６Ｄにはまた、所望の又は企図されたロジック機能を表すソース接続及びドレイン接続を形成する方法を示している。

【0060】

図６Ａ～６Ｄは、４つの断面カット線（金属トラックのそれぞれに１つ）を使用して、非常にコンパクトなロジックセルを形成するための同軸コンタクトの使用方法を示し、同軸コンタクトによって可能になる、非常に効率的で超規則的な一方向ローカル配線レイアウト構成を示す。特定の接続点を関連付けて文脈に落とし込めるように、図５Ｂに示したＡＯＩ２２セルの上から見下ろしたレイアウト図６００を図６Ａ～６Ｄにおいて繰り返し、それぞれの同軸コンタクトの位置をハイライトした。一般に、同軸コンタクトは、各セルを高度のパターニング効率及びプロセス効率で機能化する、汎用デバイスのスタックとローカル配線のスタックとの間の、面積効率の良い接続を実現する。

【0061】

図６Ａでは、入力ピンＡ及びＢから対応するポリゲートへの接続を示している。図６Ａの上半分はＡＯＩ２２セルのレイアウト図６００であり、図６Ａの下半分は、レイアウト図６００の上面に垂直な線Ａ－Ａ’から得られた断面図である。（Ａ及びＢのラベルが付いた）入力ピンはＭ１レベルであってよく、対応する入力（例えば、Ａ～Ｄ）に対して適用されてよい。図６Ａでは、入力ピンＡ（即ち、６１４）及び入力ピンＢ（即ち、６１６）は、従来式の垂直相互接続（例えば、バイア）６４６及び６４８を介して、対応する下層レベルの金属、例えばＭ０レベル６２２及び６２４に、それぞれ接続されている。垂直相互接続６４６及び６４８は、レベル間接続点とも呼ばれてよい。例えば、入力ピンＡ ６１４は垂直相互接続６４６を介してＭ０レベル（即ち、Ｍ０層）６２２に接続されている。そして、２つのレベルのＭ０（例えば、６２２及び６２４）が同軸コンタクト６０２内の２つの同心導体管（即ち、導電層）に接続されている。したがって、入力ピンＡは外側導体（外側導電層）に接続されており、一方、入力ピンＢは同軸コンタクト６０２の内側導体に接続されている。更に、外側導体はポリゲートＡと結合されており、内側導体はポリゲートＢと結合されている。したがって、図６Ａの設計は、入力ピンとゲートレベルＡ及びＢとの間の、面積効率の良い接続を実現する。

【0062】

図６Ｂは、ｐ型デバイスに対する電源、内部配線、及び出力信号接続を示す。図６Ｂの上半分はＡＯＩ２２セルのレイアウト図６００であり、図６Ｂの下半分は、レイアウト図６００の上面に垂直な線Ｂ－Ｂ’から得られた断面図である。電源（即ち、供給電圧）ＶＤＤは、断面の左側に見えている電源レール接続６４２から下層の２つのＭ０レベル６５０ａ～６５０ｂを通ってデバイスに入る。電源ＶＤＤの接続は、同軸コンタクト６１０内の外側の２つの導電層にストラップされ、ゲートＡ及びＢに対するソース側ローカル相互接続６３８までルーティングされる。出力は、（回路図のｐ側において必要とされるように）ゲートＡ及びＢを並列に通り抜けた後、ゲートＡ及びＢに対するドレイン側ローカル相互接続６４０によってピックアップされる。出力は、その後、同軸コンタクト６０４によってピックアップされ、その後、下層の２つのＭ０レベル６５０ｅ～６５０ｆまでルーティングされる。２つのＭ０レベル６５０ｅ～６５０ｆは更に、１つ以上の垂直相互接続（即ち、レベル間接続点）６５２ａ～６５２ｃを介して上層の２つのＭ０レベル６５０ｃ～６５０ｄに接続されている。信号（例えば、電源ＶＤＤ）を下層の２つのＭ０レベル６５０ｅ～６５０ｆから上層の２つのＭ０レベル６５０ｃ～６５０ｄまで動かすことにより、信号が同軸コンタクト６１０の内側の２つの導電層内までフィードされることが可能になる。同軸コンタクト６１０の内側の２つの導電層は、ゲートＣ及びＤに対するソース側ローカル相互接続６３８と結合されて、ゲートＣ及びＤへの入力を可能にする。一方、ゲートＣ及びＤの出力は、ドレイン側ローカル相互接続６４０によってピックアップされ、更に、同軸コンタクト６０４の２つの内側導電層によってピックアップされる。出力は更に、同軸コンタクト６０４の２つの内側導電層によって２つの上層Ｍ０レベル６５０ｇ～６５０ｈまでルーティングされ、更に、出力ピンＹ（例えば、６２０）までフィードされる。但し、２つの上層Ｍ０レベル６５０ｇ～６５０ｈは、相互接続６３０を介して出力ピンＹと結合されている。

【0063】

図６Ｃは、ｎ型デバイスに対する電源、内部配線、及び出力信号接続を示す。図６Ｃの上半分はＡＯＩ２２セルのレイアウト図６００であり、図６Ｃの下半分は、レイアウト図６００の上面に垂直な線Ｃ－Ｃ’から得られた断面図である。電源は、ＧＮＤ電源レール接続６４４から第２及び第３のＭ０レベル６５４ａ～６５４ｂを通って入る。第２及び第３のＭ０レベル６５４ａ～６５４ｂは、電源レール接続６４４を、同軸コンタクト６０８を介して、ゲートＣ及びＢに対するソース側ローカル相互接続６３４に接続している。出力は、ゲートＣ及びＢを通り抜けた後、ゲートＣ及びＢに対するドレイン側ローカル相互接続６３６によってピックアップされる。出力は、その後、ドレイン側ローカル相互接続６３６と接続されている同軸コンタクト６０６によって第２及び第３のＭ０レベル６５４ｅ～６５４ｆまでフィードされる。第２及び第３のＭ０レベル６５４ｅ～６５４ｆは更に、垂直相互接続（レベル間接続点とも呼ばれる）６５６ａ～６５６ｂを介して上層及び下層のＭ０レベル６５４ｃ及び６５４ｄに、それぞれストラップされる。上層及び下層のＭ０レベル６５４ｃ及び６５４ｄは、その後、同軸コンタクト６０８を介して、ゲートＡ及びＤに対するソース側ローカル相互接続６３４に接続されており、したがって、出力はゲートＡ及びＤの入力になる。ゲートＡ及びＤの出力はその後、ゲートＡ及びＤに対するドレイン側ローカル相互接続６３６によってピックアップされ、更に、ドレイン側ローカル相互接続６３６と接続されている、同軸コンタクト６０６の最も外側の導電層及び最も内側の導電層によってピックアップされる。同軸コンタクト６０６は、ゲートＡ及びＤの出力を、上層及び下層のＭ０レベル６５４ｇ及び６５４ｈまでルーティングする。上層及び下層のＭ０レベル６５４ｇ及び６５４ｈは更に、ゲートＡ及びＤの出力を出力ピンＹ（例えば、６２０）までルーティングする。上層及び下層のＭ０レベル６５４ｇ及び６５４ｈは、相互接続６３２を介して出力ピンＹと結合されている。

【0064】

図６Ｄは、図６Ａと同様の構成及び機能性を示す。図６Ｄの上半分はＡＯＩ２２セルのレイアウト図６００であり、図６Ｄの下半分は、レイアウト図６００の上面に垂直な線Ｄ－Ｄ’から得られた断面図である。図６Ａと同様に、信号が同軸コンタクト６０７を介してゲートＣ及びＤに接続されており、同軸コンタクト６０７の外側導体が下層のＭ０層６２６をゲートＣに接続しており、同軸コンタクト６０７の中心導体（即ち、導電層）が最上層のＭ０ ６２８を最下層のゲートＤに接続している。図６Ｄに示すように、（Ｃ及びＤのラベルが付いた）入力ピン６１７～６１８はＭ１レベル（即ち、Ｍ１層）であってよく、対応する入力（例えば、Ｃ及びＤ）に対して適用されてよい。入力ピンＣ ６１８及び入力ピンＤ ６１７は、従来式の垂直相互接続６６０ａ及び６６０ｂを介して、対応する下層レベルの金属Ｍ０ ６２８及び６２６に、それぞれ接続されている。例えば、入力ピンＣ ６１８は垂直相互接続６６０ａを介してＭ０ ６２８に接続されている。そして、２つのレベルのＭ０（例えば、６２６及び６２８）が同軸コンタクト６０７内の２つの同心導体管（即ち、導電層）に接続されている。したがって、入力ピンＣ ６１８は外側導体（外側導電層）に接続されており、一方、入力ピンＤ ６１７は同軸コンタクト６０７の内側導体に接続されている。更に、外側導体はポリゲートＡと結合されており、内側導体はポリゲートＢと結合されている。したがって、図６Ｄの設計は、入力ピンとゲートレベルＣ及びＤとの間の、面積効率の良い接続を実現する。

【0065】

したがって、本明細書に記載の技術は製作方法及び半導体デバイス構造を含む。一実施形態は垂直相互接続構造を含む。垂直相互接続構造は、絶縁体（即ち、絶縁層）を挟んだ複数の同心導電層を含む。相互接続構造は、スタガ配置された端部（線端部又は構造端部）、即ち、ステップ状の端部を有する。そのようなスタガ配置は、積層された後続の導電層（例えば、ソース側又はドレイン側ローカル相互接続）に対する選択的接続性を促進する。

【0066】

別の実施形態は、下側の線端延長部を形成する微細加工プロセスを含む。このプロセスは第１のエッチングを含み、これは、第１の誘電体材料中に開口部／穴を画定する方向性（異方性）エッチングである。第１のエッチングにより、同軸コンタクト構造の半径には十分な開口部が形成されるが、最終的な同軸コンタクト構造の一部の深さで形成される。この深さは、同軸コンタクト構造の外側導体（即ち、導電層）を形成するための深さに相当してよい。開口部の側壁に第１の導体を堆積させ、その第１の導体の未被覆側壁に第１の絶縁体（即ち、絶縁層）を堆積させる。第２のエッチング（方向性エッチング）を実行して、第１の誘電体材料のうちの、第１の導体及び第１の絶縁体で覆われていない部分を除去する。第２のエッチングにより、第１の誘電体が所定の深さまでエッチングされる。第１の絶縁体の側壁、及び開口部の未被覆側壁部分に第２の導体を堆積させる。第２の導体の未被覆側壁に第２の絶縁体を堆積させる。画定開口部の残りのスペースを第３の導体で埋める。但し、残りのスペースを第３の導体で埋める前に更なる導体及び絶縁体のペアを追加してよい。導体及び絶縁体のペアを追加するたびに、その前に画定開口部を更にエッチングし、最後の埋め（第３の導体で埋める）の前にも画定開口部を更にエッチングする。

【0067】

別の実施形態は、本明細書に記載の同軸コンタクト構造の最上部（垂直方向の最上部）を形成するプロセスを含む。このプロセスは、同軸コンタクト構造が、同心形成された導体及び絶縁体のペアを複数有し、平らな上面を有するところから始まる。同軸コンタクト構造の下部は、中央の導体が外側の導体より深く延びているステップ状であってよい。同軸コンタクト構造は第１の誘電体材料で包囲されている。第１のエッチング（即ち、方向性エッチング、垂直エッチング）は、同軸コンタクト構造を包囲する第１の誘電体材料の中へと実行される。第１のエッチングによって所定の深さまでエッチングされてよく、例えば、１つの水平配線及び誘電体層の垂直深さまでエッチングされてよい。次に第２のエッチングが実行され、これは、最も外側の同軸の導体及び絶縁体のペアの中への水平エッチングである。第３のエッチングが実行され、これは、同軸コンタクト構造を包囲する第１の誘電体の中への、更なる水平配線及び誘電体層の深さまでの垂直エッチングである。第４のエッチングが実行され、これは、未被覆の導体及び絶縁体の各ペアの中への水平エッチングであり、結果として、同軸コンタクト構造の上端がステップ状ジオメトリになる。この、包囲誘電体の中への垂直エッチングのシーケンスの後に、未被覆の導体及び誘電体のペアの横方向／水平方向エッチングが、同軸コンタクト構造の中心導体が未被覆になるまで実行される。同軸コンタクト構造は、中心導体に加えて、１つ以上の導体及び絶縁体の円筒状ペアを含んでよい。

【0068】

別の実施形態は、デバイスの設計又は構成を含む。そのような設計は、例えば、標準的なセルアーキテクチャ（例えば、ＡＯＩ２２セル）又は標準的なセルアーキテクチャの一部として使用されてよい。そのようなデバイスは、電源レール接続（例えば、図５Ｂの６４２及び６４４）を含んでよい。電源レール接続は、（本明細書ではセルの「ソース側」と呼ばれる）一方の垂直セル境界上の、ディフュージョンブレークによって残ったスペースに配置されてよい。電源レール接続は、ｐ－デバイス（即ち、ｐ型トランジスタ）の上のＶＤＤ（高電圧、１とも呼ばれる）と、ｎ－デバイス（即ち、ｎ型トランジスタ）の上のＧＮＤ（低電圧、０とも呼ばれる）との間で分割される。電源レール接続は一般に、ローカル配線（Ｍ０）スタックの全高の上を延び、それによって、しかるべきＭ０レベルを接続することのみによる機能化が可能になる。

【0069】

垂直相互接続（即ち、垂直出力相互接続）（例えば、図５Ｂの６３０、６３２）が（本明細書ではセルの「ドレイン側」とも呼ばれる）セルの反対側に配置されて、ｐ－デバイス及びｎ－デバイスの両方を出力ピン（例えば、図６Ｂの６２０）に接続する。垂直相互接続は、セルのｐ領域及びｎ領域の別々の２つの接続として、又は両出力を同時に接続する１つの連続的なバイアバーとして形成されてよい。垂直出力相互接続（例えば、図５Ｂの６３０又は６３２）は一般的に、ローカル配線（Ｍ０）スタックの全高の上を延び、それによって、対応するＭ０レベルを接続することによる機能化が可能になる。

【0070】

ローカル配線（Ｍ０）レベル（例えば、図６Ｃの６５４ａ～６５４ｄ）のスタックは、３Ｄロジックスタックにおいてデバイスレベルごとに１つの配線レベルで形成される（即ち、４つのトランジスタをスタックする場合は４つのレベルのＭ０が必要になる）。そのようなＭ０レベルは、ｐ－デバイスローカル相互接続及びｎ－デバイスローカル相互接続の両方の上に４つの接続（例えば、図６Ｂの６３８及び６４０、図６Ｃの６３４及び６３６）を形成することによってセルレイアウトの機能化を促進する。Ｍ０レベルによって成される接続は、ソース側同軸コンタクト（例えば、６０８及び６１０）への電源（例えば、ＶＤＤ又はＧＮＤ）の接続、レベル間接続点（例えば、図６Ｂの６５２ａ～６５２ｃ）へのドレイン側同軸コンタクト（例えば、６０４及び６０６）の接続、ソース側同軸コンタクト（例えば、６０８）へのレベル間接続点（例えば、図６Ｃの６５６ｂ）の接続、及び出力ピン（例えば、６２０）に接続された垂直相互接続（例えば、６３２）へのドレイン側同軸コンタクト（例えば、６０６）の接続を含んでよい。これらのＭ０レベルは更に、セルの入力ピン（例えば、６１４～６１８）を、セル／デバイスの活性領域の外側の配線トラック（例えば、６１１）上のゲート同軸コンタクト（例えば、６０２、６０７）を介して、しかるべきトランジスタゲート（例えば、ポリゲートＡ～Ｄ）に接続する。

【0071】

本開示では、積層されたゲートを入力ピンに接続するために、ゲート同軸コンタクトのペア（例えば、６０２及び６０７）が、各外側配線トラックの上に１つずつ配置される。そして、ソース／ドレイン同軸コンタクトの２つ以上のペアが形成され、一方のペア（例えば、６１０及び６０４）がｐ－デバイスのソース及びドレインの上に配置され、他方のペア（例えば、６０８及び６０６）がｎ－デバイスのソース及びドレインの上に配置される。

【0072】

したがって、本明細書に記載の技術は、３Ｄロジックデバイス、並びにメモリデバイス（静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス等）を含む様々な半導体デバイスの中に垂直接続を設けるための、コンパクトで効率的な方法及び構造を提供する。

【0073】

前述の説明では、処理システムの特定のジオメトリ並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細を明らかにしてきた。しかしながら、当然のこととして、本明細書に記載の技術は、これらの特定の詳細から逸脱する他の実施形態において実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではない。本明細書に開示の実施形態を、添付図面を参照して説明してきた。同様に、説明の目的のため、完全な理解をもたらすために特定の数、材料、及び構成を明らかにしてきた。それにもかかわらず、そのような特定の詳細なしで実施形態を実施することができる。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示しており、したがって、冗長な説明は省略している場合がある。

【0074】

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。記述の順序は、これらの動作が必然的に順序依存であることを示唆するものと解釈されてはならない。実際、これらの動作は提示した順序で実行される必要はない。記載の動作は、記載の実施形態とは異なる順序で実行されてよい。様々な追加動作が実施されてよく、且つ／又は記載の動作が別の実施形態では省略されてよい。

【0075】

本明細書で用いる「基板」又は「目標基板」は一般に本発明に従い処理される対象を指す。基板は、デバイス（特に半導体デバイス又は他の電子デバイス）の任意の材料部分又は構造を含んでよく、例えば、ベース基板構造（半導体ウェーハ等）、レチクル、又はベース基板構造上の又はベース基板構造を覆う層（薄膜等）であってよい。したがって、基板は、パターニングされているか否かに依らず、いかなる特定のベース構造、下敷きとなる層又は上を覆う層にも限定されず、むしろ、任意のそのような層又はベース構造、或いは層及び／又はベース構造の任意の組み合わせを包含するものとする。記述が特定の種類の基板を指す場合があるが、説明を目的としたものに過ぎない。

【0076】

当業者はまた、上述の技術の動作に対し多くの変更がなされても依然として本発明の同じ目的を達成できることが理解されよう。このような変更は本開示の範囲に包含されるものとする。したがって、本発明の実施形態の上述の説明は限定を意図していない。むしろ、本発明の実施形態に対する全ての限定が以下の請求項に示されている。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図6D】

【国際調査報告】