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特表2022-534615３次元ＮＡＮＤのためのビットラインドライバーのアイソレーションのための構造および方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-08-02

(54)【発明の名称】３次元ＮＡＮＤのためのビットラインドライバーのアイソレーションのための構造および方法

(51)【国際特許分類】

H01L 27/11582 20170101AFI20220726BHJP

H01L 27/11573 20170101ALI20220726BHJP

H01L 21/336 20060101ALI20220726BHJP

H01L 21/8234 20060101ALI20220726BHJP

H01L 27/088 20060101ALI20220726BHJP

H01L 27/00 20060101ALI20220726BHJP

H01L 27/11575 20170101ALI20220726BHJP

H01L 27/11556 20170101ALI20220726BHJP

H01L 27/11548 20170101ALI20220726BHJP

H01L 27/11526 20170101ALI20220726BHJP

H01L 21/76 20060101ALI20220726BHJP

H01L 21/762 20060101ALI20220726BHJP

【ＦＩ】

H01L27/11582

H01L27/11573

H01L29/78 371

H01L27/088 E

H01L27/088 331A

H01L27/00 301B

H01L27/11575

H01L27/11556

H01L27/11548

H01L27/11526

H01L27/00 301C

H01L21/76 N

H01L21/76 D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021570977

(86)(22)【出願日】2019-10-14

(85)【翻訳文提出日】2021-11-29

(86)【国際出願番号】 CN2019110978

(87)【国際公開番号】W WO2021072588

(87)【国際公開日】2021-04-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】ＹａｎｇｔｚｅＭｅｍｏｒｙＴｅｃｈｎｏｌｏｇｉｅｓＣｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８Ｗｅｉｌａｉ３ｒｄＲｏａｄ，ＥａｓｔＬａｋｅＨｉｇｈ－ｔｅｃｈＤｅｖｅｌｏｐｍｅｎｔＺｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部達彦

(72)【発明者】

【氏名】リアン・チェン

(72)【発明者】

【氏名】ウェイ・リウ

(72)【発明者】

【氏名】チェン・ガン

【テーマコード（参考）】

5F032

5F048

5F083

5F101

【Ｆターム（参考）】

5F032AA16

5F032AA35

5F032AA44

5F032AA46

5F032AA49

5F032AA50

5F032AA54

5F032AA74

5F032AA77

5F032BA01

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5F032BB01

5F032CA03

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5F048AA01

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5F048AC01

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5F048BB06

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5F048BC03

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5F048BD02

5F048BD06

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5F048BE02

5F048BE03

5F048BE04

5F048BE06

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5F048BF02

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5F048BF07

5F048BF12

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5F048BG13

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5F048CB01

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5F083EP02

5F083EP18

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5F083EP33

5F083EP34

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5F083ER23

5F083GA10

5F083GA24

5F083HA06

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5F083JA04

5F083JA05

5F083JA19

5F083JA36

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5F083JA39

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5F083LA03

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5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083NA01

5F083PR40

5F101BA01

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(57)【要約】

３次元（３Ｄ）メモリデバイスおよび製作方法の実施形態が開示されている。いくつかの実施形態において、３Ｄメモリデバイスは、第１の基板の上に形成された周辺回路を含む。周辺回路は、第１の基板の第１の側にある複数の周辺デバイスと、第１のインターコネクト層と、第１の基板の第２の側にあるディープトレンチアイソレーションであって、第１および第２の側は、第１の基板の反対の側であり、ディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ディープトレンチアイソレーションとを含む。また、３Ｄメモリデバイスは、第２の基板の上に形成されたメモリアレイを含む。メモリアレイは、少なくとも１つのメモリセルと、第２のインターコネクト層であって、メモリアレイの第２のインターコネクト層は、周辺回路の第１のインターコネクト層と結合されており、周辺デバイスは、メモリセルと電気的に接続されている、第２のインターコネクト層とを含む。

【特許請求の範囲】

【請求項1】

３次元（３Ｄ）メモリデバイスであって、前記３次元（３Ｄ）メモリデバイスは、
第１の基板の上に形成された周辺回路と、
第２の基板の上に形成されたメモリアレイと
を含み、
前記周辺回路は、
前記第１の基板の第１の側にある複数の周辺デバイスと、
前記複数の周辺デバイスの上に配設されている第１のインターコネクト層と、
前記第１の基板の第２の側にあるディープトレンチアイソレーションであって、前記第１および第２の側は、前記第１の基板の反対の側であり、前記ディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ディープトレンチアイソレーションと
を含み、
前記メモリアレイは、
少なくとも１つのメモリセルと、
前記少なくとも１つのメモリセルの上に配設されている第２のインターコネクト層であって、前記メモリアレイの前記第２のインターコネクト層は、前記周辺回路の前記第１のインターコネクト層と結合されており、前記複数の周辺デバイスのうちの少なくとも１つは、前記少なくとも１つのメモリセルと電気的に接続されている、第２のインターコネクト層と
を含む、３次元（３Ｄ）メモリデバイス。

【請求項2】

前記ディープトレンチアイソレーションは、前記第２の側から前記第１の基板を通って延在しており、前記第１の基板の前記第１の側においてシャロートレンチアイソレーションと接触している、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記ディープトレンチアイソレーションは、前記第２の側から前記第１の基板を通って延在しており、前記第１の基板の前記第１の側において前記第１のインターコネクト層と接触している、請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記ディープトレンチアイソレーションは、トレンチ絶縁層を含み、前記トレンチ絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む、請求項１に記載の３Ｄメモリデバイス。

【請求項5】

前記第１の基板の前記第２の側にある誘電体キャッピング層であって、前記誘電体キャッピング層および前記ディープトレンチアイソレーションは、同一平面上にある、誘電体キャッピング層をさらに含む、請求項１に記載の３Ｄメモリデバイス。

【請求項6】

３次元（３Ｄ）メモリデバイスを形成するための方法であって、
複数の周辺デバイスおよび第１のインターコネクト層を含む周辺回路を第１の基板の第１の側に形成するステップと、
複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップと、
前記周辺回路の前記第１のインターコネクト層を前記メモリアレイの前記第２のインターコネクト層と結合するステップであって、前記周辺回路の前記周辺デバイスのうちの少なくとも１つが、前記メモリアレイの前記メモリセルのうちの少なくとも１つと電気的に接続されるようになっている、ステップと、
前記第１の基板の第２の側に１つまたは複数のディープトレンチアイソレーションを形成するステップであって、前記第１および第２の側は、前記第１の基板の反対の側であり、前記１つまたは複数のディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ステップと
を含む、方法。

【請求項7】

１つまたは複数のディープトレンチアイソレーションを形成するステップは、
前記第１の基板の前記第２の側に１つまたは複数のトレンチを形成するステップと、
前記１つまたは複数のトレンチの内側にトレンチ絶縁層を配設するステップと
を含む、請求項６に記載の方法。

【請求項8】

前記第１の基板の前記第２の側に１つまたは複数のトレンチを形成するステップは、前記第１の基板を通してエッチングするステップと、前記第１のインターコネクト層の一部分を露出させるステップとを含む、請求項７に記載の方法。

【請求項9】

前記１つまたは複数のトレンチの外側に位置付けされている前記トレンチ絶縁層の一部分を除去するステップをさらに含む、請求項７に記載の方法。

【請求項10】

前記除去するプロセスは、化学機械研磨を含む、請求項９に記載の方法。

【請求項11】

前記第１および第２のインターコネクト層を結合した後に、前記第２の側から前記第１の基板を薄くするステップをさらに含む、請求項６に記載の方法。

【請求項12】

１つまたは複数のトレンチを形成するステップの前に、前記第１の基板の前記第２の側に誘電体キャッピング層を配設するステップをさらに含む、請求項６に記載の方法。

【請求項13】

前記周辺回路の前記第１のインターコネクト層を前記メモリアレイの前記第２のインターコネクト層と結合する前記ステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む、請求項６に記載の方法。

【請求項14】

３次元（３Ｄ）メモリデバイスを形成するための方法であって、
複数の周辺デバイス、第１のインターコネクト層、および１つまたは複数のシャロートレンチアイソレーションを含む周辺回路を第１の基板の第１の側に形成するステップと、
複数のメモリセルおよび第２のインターコネクト層を含むメモリアレイを第２の基板の上に形成するステップと、
前記周辺回路の前記第１のインターコネクト層を前記メモリアレイの前記第２のインターコネクト層と結合するステップであって、前記周辺回路の前記周辺デバイスのうちの少なくとも１つが、前記メモリアレイの前記メモリセルのうちの少なくとも１つと電気的に接続されるようになっている、ステップと、
前記第１の基板の第２の側に１つまたは複数のディープトレンチアイソレーションを形成するステップであって、前記第１および第２の側は、前記第１の基板の反対の側であり、前記１つまたは複数のディープトレンチアイソレーションは、前記周辺デバイスのうちの少なくとも１つのための電気的アイソレーションを提供するように構成されている、ステップと
を含む、方法。

【請求項15】

１つまたは複数のディープトレンチアイソレーションを形成するステップは、
前記第１の基板の前記第２の側に１つまたは複数のトレンチを形成するステップと、
前記１つまたは複数のトレンチの内側にトレンチ絶縁層を配設するステップと
を含む、請求項１４に記載の方法。

【請求項16】

前記第１の基板の前記第２の側に１つまたは複数のトレンチを形成するステップは、前記第１の基板を通してエッチングするステップと、前記第１のインターコネクト層の一部分を露出させるステップとを含む、請求項１５に記載の方法。

【請求項17】

前記第１の基板の前記第２の側に１つまたは複数のトレンチを形成するステップは、前記第１の基板を通してエッチングするステップと、前記第１の基板の前記第１の側において、前記シャロートレンチアイソレーションのうちの少なくとも１つの一部分を露出させるステップとを含む、請求項１５に記載の方法。

【請求項18】

平坦化プロセスによって、前記１つまたは複数のトレンチの外側に位置付けされている前記トレンチ絶縁層の一部分を除去するステップをさらに含む、請求項１５に記載の方法。

【請求項19】

前記平坦化プロセスは、化学機械研磨を含む、請求項１８に記載の方法。

【請求項20】

前記周辺回路の前記第１のインターコネクト層を前記メモリアレイの前記第２のインターコネクト層と結合する前記ステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、半導体技術の分野に関し、より詳細には、３次元（３Ｄ）メモリを形成するための方法に関する。

【背景技術】

【0002】

製造コストを低減させるために、および、ストレージ密度を増加させるために、メモリデバイスがより小さいダイサイズに縮小するにつれて、平面的なメモリセルのスケーリングは、プロセス技術の制限および信頼性の問題に起因する課題に直面する。３次元（３Ｄ）メモリアーキテクチャーは、平面的なメモリセルにおける密度および性能の制限に対処することが可能である。

【0003】

３Ｄメモリにおいて、いくつかの周辺回路（たとえば、ページバッファーのビットラインドライバーなど）は、ストレージ機能（たとえば、メモリセルを消去およびプログラムする）をサポートするために高電圧を使用する。しかし、３Ｄメモリの寸法がますます小さくなるにつれて、周辺デバイス（たとえば、ビットラインドライバー）同士の間のアイソレーションが複雑になる。高密度および高性能を実現するために、３Ｄメモリに望まれる特性（たとえば、低い漏れ電流および高い降伏電圧）を提供することができるアイソレーションに対する必要性が存在している。

【発明の概要】

【発明が解決しようとする課題】

【0004】

３次元（３Ｄ）メモリデバイスおよびそれを形成するための方法の実施形態が、本開示において説明されている。

【課題を解決するための手段】

【0005】

本開示の１つの態様は、第１の基板の上に形成された周辺回路を含む３Ｄメモリデバイスを形成するための方法を提供する。周辺回路は、第１の基板の第１の側にある複数の周辺デバイスと、複数の周辺デバイスの上に配設されている第１のインターコネクト層と、第１の基板の第２の側にあるディープトレンチアイソレーションであって、第１および第２の側は、第１の基板の反対の側であり、ディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ディープトレンチアイソレーションとを含む。また、３Ｄメモリデバイスは、第２の基板の上に形成されたメモリアレイを含む。メモリアレイは、少なくとも１つのメモリセルと、少なくとも１つのメモリセルの上に配設されている第２のインターコネクト層であって、メモリアレイの第２のインターコネクト層は、周辺回路の第１のインターコネクト層と結合されており、複数の周辺デバイスのうちの少なくとも１つは、少なくとも１つのメモリセルと電気的に接続されている、第２のインターコネクト層とを含む。

【0006】

いくつかの実施形態において、ディープトレンチアイソレーションは、第２の側から第１の基板を通って延在しており、第１の基板の第１の側においてシャロートレンチアイソレーションと接触している。

【0007】

いくつかの実施形態において、ディープトレンチアイソレーションは、第２の側から第１の基板を通って延在しており、第１の基板の第１の側において第１のインターコネクト層と接触している。

【0008】

いくつかの実施形態において、ディープトレンチアイソレーションは、トレンチ絶縁層を含み、トレンチ絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む。

【0009】

いくつかの実施形態において、３Ｄメモリデバイスは、また、第１の基板の第２の側にある誘電体キャッピング層であって、誘電体キャッピング層およびディープトレンチアイソレーションは、同一平面上にある、誘電体キャッピング層を含む。

【0010】

本開示の別の態様は、３Ｄメモリデバイスを形成するための方法を提供し、方法は、複数の周辺デバイスおよび第１のインターコネクト層を有する周辺回路を第１の基板の第１の側に形成するステップを含む。また、方法は、複数のメモリセルおよび第２のインターコネクト層を有するメモリアレイを第２の基板の上に形成するステップを含む。方法は、周辺回路の第１のインターコネクト層をメモリアレイの第２のインターコネクト層と結合するステップであって、周辺回路の周辺デバイスのうちの少なくとも１つが、メモリアレイのメモリセルのうちの少なくとも１つと電気的に接続されるようになっている、ステップをさらに含む。また、方法は、第１の基板の第２の側に１つまたは複数のディープトレンチアイソレーションを形成するステップであって、第１および第２の側は、第１の基板の反対の側であり、１つまたは複数のディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ステップを含む。

【0011】

いくつかの実施形態において、１つまたは複数のディープトレンチアイソレーションを形成するステップは、第１の基板の第２の側に１つまたは複数のトレンチを形成するステップと、１つまたは複数のトレンチの内側にトレンチ絶縁層を配設するステップとを含む。いくつかの実施形態において、第１の基板の第２の側に１つまたは複数のトレンチを形成するステップは、第１の基板を通してエッチングするステップと、第１のインターコネクト層の一部分を露出させるステップとを含む。いくつかの実施形態において、１つまたは複数のディープトレンチアイソレーションを形成するステップは、また、１つまたは複数のトレンチの外側に位置付けされているトレンチ絶縁層の一部分を除去するステップを含む。いくつかの実施形態において、トレンチ絶縁層の一部分を除去するステップは、化学機械研磨を含む。

【0012】

いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、また、第１および第２のインターコネクト層を結合した後に、第２の側から第１の基板を薄くするステップを含む。

【0013】

いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、１つまたは複数のトレンチを形成するステップの前に、第１の基板の第２の側に誘電体キャッピング層を配設するステップをさらに含む。

【0014】

いくつかの実施形態において、周辺回路の第１のインターコネクト層をメモリアレイの第２のインターコネクト層と結合するステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む。

【0015】

いくつかの実施形態において、３次元（３Ｄ）メモリデバイスを形成するための方法は、複数の周辺デバイス、第１のインターコネクト層、および１つまたは複数のシャロートレンチアイソレーションを有する周辺回路を第１の基板の第１の側に形成するステップを含む。また、方法は、複数のメモリセルおよび第２のインターコネクト層を有するメモリアレイを第２の基板の上に形成するステップを含む。方法は、周辺回路の第１のインターコネクト層をメモリアレイの第２のインターコネクト層と結合するステップであって、周辺回路の周辺デバイスのうちの少なくとも１つが、メモリアレイのメモリセルのうちの少なくとも１つと電気的に接続されるようになっている、ステップをさらに含む。また、方法は、第１の基板の第２の側に１つまたは複数のディープトレンチアイソレーションを形成するステップであって、第１および第２の側は、第１の基板の反対の側であり、１つまたは複数のディープトレンチアイソレーションは、周辺デバイスのうちの少なくとも１つのための電気的アイソレーションを提供するように構成されている、ステップを含む。

【0016】

いくつかの実施形態において、１つまたは複数のディープトレンチアイソレーションを形成するステップは、第１の基板の第２の側に１つまたは複数のトレンチを形成するステップと、１つまたは複数のトレンチの内側にトレンチ絶縁層を配設するステップとを含む。いくつかの実施形態において、第１の基板の第２の側に１つまたは複数のトレンチを形成するステップは、第１の基板を通してエッチングするステップと、第１のインターコネクト層の一部分を露出させるステップとを含む。いくつかの実施形態において、第１の基板の第２の側に１つまたは複数のトレンチを形成するステップは、第１の基板を通してエッチングするステップと、第１の基板の第１の側において、シャロートレンチアイソレーションのうちの少なくとも１つの一部分を露出させるステップとを含む。いくつかの実施形態において、１つまたは複数のディープトレンチアイソレーションを形成するステップは、また、平坦化プロセスによって、１つまたは複数のトレンチの外側に位置付けされているトレンチ絶縁層の一部分を除去するステップを含む。いくつかの実施形態において、平坦化プロセスは、化学機械研磨を含む。

【0017】

【0018】

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。

【0019】

添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。

【図面の簡単な説明】

【0020】

【図1】本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリダイの概略上面図である。

【図2】本開示のいくつかの実施形態による、３Ｄメモリダイの領域の概略上面図である。

【図3】本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ構造体の一部分の斜視図である。

【図4A】本開示のいくつかの実施形態による、周辺回路の断面図である。

【図4B】本開示のいくつかの実施形態による、周辺回路の中の領域の上面図である。

【図4C】本開示のいくつかの実施形態による、周辺回路の中の領域の断面図である。

【図5】本開示のいくつかの実施形態による、メモリアレイの断面図である。

【図6】本開示のいくつかの実施形態による、周辺回路およびメモリアレイを結合した後の３Ｄメモリデバイスの断面図である。

【図7A】本開示のいくつかの実施形態による、特定のプロセス段階における３Ｄメモリデバイスの断面図である。

【図7B】本開示のいくつかの実施形態による、特定のプロセス段階における３Ｄメモリデバイスの断面図である。

【図8A】本開示のいくつかの実施形態による、トレンチを備えた３Ｄメモリデバイスの上面図である。

【図8B】本開示のいくつかの実施形態による、トレンチを備えた３Ｄメモリデバイスの断面図である。

【図9A】本開示のいくつかの実施形態による、バックサイドディープトレンチアイソレーションを備えた３Ｄメモリデバイスの上面図である。

【図9B】本開示のいくつかの実施形態による、バックサイドディープトレンチアイソレーションを備えた３Ｄメモリデバイスの断面図である。

【図10A】本開示のいくつかの実施形態による、周辺回路の中の領域の上面図である。

【図10B】本開示のいくつかの実施形態による、周辺回路の中の領域の断面図である。

【図10C】本開示のいくつかの実施形態による、周辺回路の領域の中の上面図である。

【図10D】本開示のいくつかの実施形態による、周辺回路の領域の中の断面図である。

【図11A】本開示のいくつかの実施形態による、トレンチを備えた３Ｄメモリデバイスの上面図である。

【図11B】本開示のいくつかの実施形態による、トレンチを備えた３Ｄメモリデバイスの断面図である。

【図12A】本開示のいくつかの実施形態による、バックサイドディープトレンチアイソレーションを備えた３Ｄメモリデバイスの上面図である。

【図12B】本開示のいくつかの実施形態による、バックサイドディープトレンチアイソレーションを備えた３Ｄメモリデバイスの断面図である。

【図13】本開示のいくつかの実施形態による、３Ｄキャパシターを備えたメモリデバイスを形成するための例示的な方法のフローダイアグラムである。

【発明を実施するための形態】

【0021】

本発明の特徴および利点は、図面と併せて解釈されるときに、下記に記載されている詳細な説明からより明らかになることとなり、図面において、同様の参照符号は、全体を通して対応する要素を識別している。図面において、同様の参照数字は、一般的に、同一の、機能的に同様の、および／または構造的に同様の要素を示している。要素が最初に出現する図面は、対応する参照数字の中の最も左の数字によって示されている。

【0022】

本開示の実施形態が、添付の図面を参照して説明されることとなる。

【0023】

特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。

【0024】

本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質を実現することは、当業者の知識の範囲内であることとなる。

【0025】

一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。

【0026】

本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっているということが容易に理解されるべきである。そのうえ、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。

【0027】

さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中またはプロセスステップ中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。

【0028】

本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板は、「上部」表面および「底部」表面を含む。基板の上部表面は、典型的に、半導体デバイスが形成されている場所であり、したがって、半導体デバイスは、そうでないと述べられていない限り、基板の上部側に形成されている。底部表面は、上部表面に対して反対側にあり、したがって、基板の底部側は、基板の上部側に対して反対側にある。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウェハなどのような、非導電性材料から作製され得る。

【0029】

本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、上部側および底部側を有しており、ここで、層の底部側は、相対的に基板の近くにあり、上部側は、相対的に基板から離れている。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の範囲よりも小さい範囲を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のセットの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、インターコネクト層は、１つまたは複数の導電性層およびコンタクト層（コンタクト、インターコネクトライン、および／または垂直方向のインターコネクトアクセス（ＶＩＡ：ｖｅｒｔｉｃａｌｉｎｔｅｒｃｏｎｎｅｃｔａｃｃｅｓｓ）が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。

【0030】

本開示において、説明を容易にするために、「階層（ｔｉｅｒ）」が、垂直方向に沿って実質的に同じ高さの要素を指すために使用されている。たとえば、ワードラインおよび下にあるゲート誘電体層が、「階層」と称され得、ワードラインおよび下にある絶縁層が、一緒に「階層」と称され得、実質的に同じ高さのワードラインが、「ワードラインの階層」またはそれに類するものと称され得、以下同様である。

【0031】

本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセスステップに関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。

【0032】

本開示において、「水平方向の／水平方向に／横方向の／横方向に」という用語は、基板の横方向の表面に対して公称的に平行であることを意味しており、「垂直方向の」または「垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であることを意味している。

【0033】

本明細書で使用されているように、「３Ｄメモリ」という用語は、３次元（３Ｄ）半導体デバイスを指し、その３次元（３Ｄ）半導体デバイスは、横方向に配向された基板の上に、メモリセルトランジスターの垂直方向に配向されたストリング（本明細書で「メモリストリング」と称される（たとえば、ＮＡＮＤストリングなど））を備えており、メモリストリングが基板に対して垂直方向に延在するようになっている。

【0034】

本開示によるさまざまな実施形態は、３ＤＮＡＮＤフラッシュメモリの中の高密度デバイス同士の間の電気的アイソレーションのための構造および製作方法を提供する。従来のシャロートレンチアイソレーションの代わりに、または、それに加えて、バックサイドディープトレンチアイソレーションを使用することによって、３Ｄメモリの周辺デバイス（たとえば、ビットラインドライバー）の性能および信頼性特性（たとえば、フィールドパンチスルーおよび降伏電圧）が改善され得る。

【0035】

図１は、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリデバイス１００の上面図を図示している。３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、または、メモリダイの任意の部分であることが可能であり、１つまたは複数のメモリ平面１０１を含むことが可能であり、メモリ平面１０１のそれぞれは、複数のメモリブロック１０３を含むことが可能である。同一のおよび同時の動作が、それぞれのメモリ平面１０１において行われ得る。メモリブロック１０３は、サイズがメガバイト（ＭＢ）であることが可能であり、メモリブロック１０３は、消去動作を実施するための最小のサイズである。図１に示されているように、例示的な３Ｄメモリデバイス１００は、４つのメモリ平面１０１を含み、それぞれのメモリ平面１０１は、６つのメモリブロック１０３を含む。それぞれのメモリブロック１０３は、複数のメモリセルを含むことが可能であり、ここで、それぞれのメモリセルは、ビットラインおよびワードラインなどのようなインターコネクトを通してアドレス指定され得る。ビットラインおよびワードラインは、（たとえば、それぞれ、行および列で）垂直方向にレイアウトされ、金属ラインのアレイを形成することが可能である。ビットラインおよびワードラインの方向は、図１の中で「ＢＬ」および「ＷＬ」としてラベル付けされている。本開示において、メモリブロック１０３は、「メモリアレイ」または「アレイ」とも称される。メモリアレイは、メモリデバイスの中のコアエリアであり、ストレージ機能を実施する。

【0036】

また、３Ｄメモリデバイス１００は、周辺部領域１０５（メモリ平面１０１を取り囲むエリア）を含む。周辺部領域１０５は、多くのデジタル、アナログ、および／または混合信号回路を含有し、メモリアレイの機能（たとえば、ページバッファー、行デコーダーおよび列デコーダー、ならびにセンスアンプ）をサポートする。周辺回路は、当業者に明らかになることとなるように、アクティブおよび／またはパッシブ半導体デバイス（たとえば、トランジスター、ダイオード、キャパシター、抵抗器など）を使用する。

【0037】

３Ｄメモリデバイス１００の中のメモリ平面１０１の配置、および、図１に図示されているそれぞれのメモリ平面１０１の中のメモリブロック１０３の配置は、単に例として使用されているに過ぎず、それは、本開示の範囲を限定するものではないということが留意される。

【0038】

図２を参照すると、本開示のいくつかの実施形態による、図１の中の領域１０８の拡大上面図が図示されている。３Ｄメモリデバイス１００の領域１０８は、階段領域２１０およびチャネル構造体領域２１１を含むことが可能である。チャネル構造体領域２１１は、メモリストリング２１２のアレイを含むことが可能であり、メモリストリング２１２のそれぞれが、複数のスタックされたメモリセルを含む。階段領域２１０は、階段構造体と、階段構造体の上に形成されたコンタクト構造体２１４のアレイを含むことが可能である。いくつかの実施形態において、複数のスリット構造体２１６が、チャネル構造体領域２１１および階段領域２１０を横切ってＷＬ方向に延在しており、複数のスリット構造体２１６は、メモリブロックを複数のメモリフィンガー２１８へと分割することが可能である。少なくともいくつかのスリット構造体２１６は、チャネル構造体領域２１１の中のメモリストリング２１２のアレイのためのコモンソースコンタクトとして機能することが可能である。上部選択ゲートカット２２０が、それぞれのメモリフィンガー２１８の中央に配設され、メモリフィンガー２１８の上部選択ゲート（ＴＳＧ：ｔｏｐｓｅｌｅｃｔｇａｔｅ）を２つの部分へと分割することが可能であり、それによって、メモリフィンガーを２つのプログラマブル（読み取り／書き込み）ページへと分割することが可能である。３ＤＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて実施され得るが、読み取り動作および書き込み動作は、メモリページレベルにおいて実施され得る。ページは、サイズがキロバイト（ＫＢ）であることが可能である。いくつかの実施形態において、領域１０８は、また、製作の間のプロセス変動制御のための、および／または、追加的な機械的なサポートのためのダミーメモリストリングを含む。

【0039】

図３は、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリアレイ構造体３００の一部分の斜視図を図示している。メモリアレイ構造体３００は、基板３３０と、基板３３０の上方の絶縁フィルム３３１と、絶縁フィルム３３１の上方の下側選択ゲート（ＬＳＧ）３３２の階層と、交互の導電性層および誘電体層のフィルムスタック３３５を形成するためにＬＳＧ３３２の上にスタックしている制御ゲート３３３の複数の階層（「ワードライン（ＷＬ）」とも称される）とを含む。制御ゲートの階層に隣接する誘電体層は、明確化のために図３に示されていない。

【0040】

それぞれの階層の制御ゲートは、フィルムスタック３３５を通してスリット構造体２１６－１および２１６－２によって分離されている。また、メモリアレイ構造体３００は、制御ゲート３３３のスタックの上方に上部選択ゲート（ＴＳＧ）３３４の階層を含む。ＴＳＧ３３４、制御ゲート３３３、およびＬＳＧ３３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造体３００は、メモリストリング２１２と、隣接するＬＳＧ３３２同士の間の基板３３０の部分の中にドープされたソースライン領域３４４とをさらに含む。それぞれのメモリストリング２１２は、絶縁フィルム３３１ならびに交互の導電性層および誘電体層のフィルムスタック３３５を通って延在するチャネルホール３３６を含む。また、メモリストリング２１２は、チャネルホール３３６の側壁部の上のメモリフィルム３３７と、メモリフィルム３３７の上方のチャネル層３３８と、チャネル層３３８によって取り囲まれているコア充填フィルム３３９とを含む。メモリセル３４０は、制御ゲート３３３およびメモリストリング２１２の交差部に形成され得る。メモリアレイ構造体３００は、ＴＳＧ３３４の上方において、メモリストリング２１２に接続されている複数のビットライン（ＢＬ）３４１をさらに含む。また、メモリアレイ構造体３００は、複数のコンタクト構造体２１４を通してゲート電極と接続されている複数の金属インターコネクトライン３４３を含む。フィルムスタック３３５の縁部は、階段の形状で構成されており、ゲート電極のそれぞれの階層への電気的な接続を可能にする。

【0041】

図３において、例示目的のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの階層が、ＴＳＧ３３４の１つの階層およびＬＳＧ３３２の１つの階層とともに示されている。この例では、それぞれのメモリストリング２１２は、３つのメモリセル３４０－１、３４０－２、および３４０－３を含むことが可能であり、それらは、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応している。いくつかの実施形態において、制御ゲートの数およびメモリセルの数は、ストレージ容量を増加させるために３つよりも多くなっていることが可能である。また、メモリアレイ構造体３００は、たとえば、ＴＳＧカット、コモンソースコンタクト、およびダミーチャネル構造体など、他の構造体を含むことが可能である。これらの構造体は、簡単にするために、図３に示されていない。

【0042】

より高いストレージ密度を実現するために、３Ｄメモリの垂直方向のＷＬスタックの数、または、１つのメモリストリング当たりのメモリセルの数は、たとえば、２４個のスタックされたＷＬ層（すなわち、２４Ｌ）から１２８層以上に大幅に増加されてきた。３Ｄメモリのサイズをさらに低減させるために、メモリアレイは、周辺回路の上にスタックされ得、または、その逆もまた同様に可能である。たとえば、周辺回路は、第１のウェハの上に製作され得、メモリアレイは、第２のウェハの上に製作され得る。次いで、メモリアレイおよび周辺回路は、第１および第２のウェハを一緒に結合することによって、さまざまなインターコネクトを通して接続され得る。そうであるので、３Ｄメモリ密度が増加され得るだけでなく、周辺回路とメモリアレイとの間の通信が、より高いバンド幅およびより低い電力消費を実現することが可能である。その理由は、インターコネクト長さが、基板（ウェハ）ボンディングを通してより短くなることができるからである。図４Ａ～図４Ｃ、図５～図６、図７Ａ～図７Ｂ、図８Ａ～図８Ｂ、図９Ａ～図９Ｂ、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｂ、図１２Ａ～図１２Ｂ、および図１３は、本開示のいくつかの実施形態による、周辺回路がウェハボンディングを通してメモリアレイに接続されている３Ｄメモリデバイスを形成するための構造および方法を図示している。

【0043】

３Ｄメモリデバイスの密度および性能の増加に伴い、メモリアレイのための機能的なサポート（たとえば、メモリセルのデータを読み取る、書き込む、および消去する）を提供するために、周辺回路の改善も必要とされる。周辺回路のいくつかのデバイスは、高い電圧の下で動作する（たとえば、ページバッファーのビットラインドライバー）。一方で、３Ｄメモリデバイスのスケーリングは、周辺デバイスのより小さい寸法、および、隣接するもの同士の間のより短い距離を結果として生じさせる。したがって、電気的アイソレーションの改善が、高い密度および／または高い電圧の周辺デバイスのために必要である。図４Ａ～図４Ｃ、図５～図６、図７Ａ～図７Ｂ、図８Ａ～図８Ｂ、図９Ａ～図９Ｂ、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｂ、図１２Ａ～図１２Ｂ、および図１３は、本開示のいくつかの実施形態による、さまざまなプロセス段階において３Ｄメモリデバイスのバックサイドディープトレンチアイソレーション（ＢＤＴＩ）を形成するための構造および方法を図示している。

【0044】

図４Ａは、本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な周辺回路４００の断面を図示している。周辺回路４００は、第１の基板４３０を含むことが可能であり、ここで、第１の基板４３０は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ガラス、ＩＩＩ－Ｖ化合物、任意の他の適切な材料、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０は、周辺デバイス製作の前に両面研磨され得る。この例では、第１の基板４３０は、上部側および底部側（それぞれ、第１の側４３０－１および第２の側４３０－２、または、フロントサイドおよびバックサイドとも称される）に表面を含み、それらは、高品質の半導体デバイスのための滑らかな表面を提供するために研磨および処理の両方が行われる。第１および第２の側４３０－１および４３０－２は、第１の基板４３０の反対の側である。

【0045】

周辺回路４００は、第１の基板４３０の第１の側４３０－１の上に１つまたは複数の周辺デバイス４５０（たとえば、４５０－１、４５０－２、４５０－３など）を含むことが可能である。周辺デバイス４５０は、第１の基板４３０の「上」に形成され得、周辺デバイス４５０の全体または一部が、第１の基板４３０の中に（たとえば、第１の基板４３０の上部表面の下方に）および／または直接的に第１の基板４３０の上に形成されている。周辺デバイス４５０は、任意の適切な半導体デバイス、たとえば、金属酸化物半導体電界効果トランジスター（ＭＯＳＦＥＴ）、バイポーラ接合トランジスター（ＢＪＴ）、ダイオード、抵抗器、キャパシター、インダクターなどを含むことが可能である。半導体デバイスの中でも、ｐ型および／またはｎ型ＭＯＳＦＥＴ（すなわち、ＣＭＯＳ）が、論理回路設計において広く実装されており、本開示における周辺デバイス４５０に関する例として使用されている。この例では、周辺回路４００は、ＣＭＯＳウェハ４００とも称される。

【0046】

周辺デバイス４５０は、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのいずれかであることが可能であり、それに限定されないが、シャロートレンチアイソレーション（ＳＴＩ）４５２によって取り囲まれているアクティブデバイス領域、ｎ型またはｐ型ドーピングを伴うアクティブデバイス領域の中に形成されたウェル４５４（たとえば、４５４－１、４５４－２、４５４－３など）、ゲート誘電体、ゲートコンダクター、および／またはゲートハードマスクを含むゲートスタック４５６を含むことが可能である。また、周辺デバイス４５０は、ソース／ドレインエクステンションおよび／またはハロー領域（図４Ａには示されていない）、ゲートスタックのそれぞれの側に位置付けしているゲートスペーサー４５８およびソース／ドレイン４６０（たとえば、４６０－１、４６０－２など）を含むことが可能である。周辺デバイス４５０は、ソース／ドレインの上部部分にシリサイド接触エリア（図示せず）をさらに含むことが可能である。また、他の公知のデバイス（たとえば、ダイオード、キャパシター、抵抗器など）が、第１の基板４３０の上に形成され得る。周辺デバイス４５０の構造および製作方法は、当業者に知られており、全体に関して本明細書に組み込まれている。

【0047】

ＳＴＩ４５２は、リソグラフィーおよびエッチングを使用して基板をパターニングし、絶縁材料を充填し、絶縁材料を研磨し、第１の基板４３０の上に同一平面上の表面を形成することを通して形成され得る。ＳＴＩ４５２のための絶縁材料は、酸化ケイ素、酸窒化ケイ素、ＴＥＯＳ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、窒化ケイ素などを含むことが可能である。ＳＴＩ４５２のための絶縁材料は、たとえば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）化学蒸着、急速熱化学蒸着（ＲＴＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような技法を使用して配設され得る。また、ＳＴＩ４５２の形成は、高温アニーリングステップを含み、改善された電気的アイソレーションのために、配設された絶縁材料を高密度化することが可能である。当業者に明らかになることとなるように、他のＳＴＩ構造体も用いられ得る。

【0048】

周辺デバイス４５０のウェル４５４は、ｎチャネルＭＯＳＦＥＴのためのｐ型ドープウェル４５４－２、および、ｐチャネルＭＯＳＦＥＴのためのｎ型ドープウェル４５４－１を含むことが可能であり、それぞれ、ｐウェル４５４－２およびｎウェル４５４－１と呼ばれる。ウェル４５４のドーパントプロファイルおよび濃度は、周辺デバイス４５０のデバイス特質に影響を与える。低い閾値電圧（Ｖ_ｔ）を伴うＭＯＳＦＥＴデバイスに関して、ウェル４５４は、より低い濃度でドープされ得、低電圧ｐウェルまたは低電圧ｎウェルを形成することが可能である。高いＶ_ｔを伴うＭＯＳＦＥＴに関して、ウェル４５４は、より高い濃度でドープされ得、高電圧ｐウェルまたは高電圧ｎウェルを形成することが可能である。いくつかの実施形態において、ｐ型基板からの電気的アイソレーションを提供するために、ディープｎウェル４５４－３が、高いＶ_ｔを伴うｎチャネルＭＯＳＦＥＴ４５０－３（高電圧ｎＭＯＳＦＥＴまたはＨＶＮＭＯＳ４５０－３とも称される）のための高電圧ｐウェル４５４－２の下に形成され得る。

【0049】

ｎウェルの形成は、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐウェルの形成は、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、イオンインプランテーション（活性化アニールがそれに続く）を通して実現され得、または、アクティブデバイス領域に関するエピタキシーの間のインサイチュドーピング（ｉｎ－ｓｉｔｕｄｏｐｉｎｇ）を通して実現され得る。

【0050】

周辺デバイス４５０のゲートスタック４５６は、「ゲートファースト」スキームによって形成され得、そこでは、ゲートスタック４５６が、ソース／ドレインフォーメーションの前に配設およびパターニングされる。また、周辺デバイス４５０のゲートスタック４５６は、「交換」スキームによって形成され得、そこでは、犠牲ゲートスタックが、最初に形成され得、次いで、ソース／ドレインフォーメーションの後に高ｋ誘電体層およびゲートコンダクターによって交換され得る。

【0051】

いくつかの実施形態において、ゲート誘電体は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または高ｋ誘電体フィルム、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、もしくは酸化ランタンフィルム、および／または、それらの組み合わせなどから作製され得る。ゲート誘電体は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような、任意の適切な方法によって配設され得る。

【0052】

いくつかの実施形態において、ゲートコンダクターは、金属または金属合金、たとえば、タングステン、コバルト、ニッケル、銅、もしくはアルミニウム、および／または、それらの組み合わせなどから形成され得る。いくつかの実施形態において、ゲートコンダクターは、導電性材料、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などを含むことが可能である。ゲートコンダクターは、任意の適切な堆積方法、たとえば、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、ＰＶＤ、および／または、それらの組み合わせによって形成され得る。

【0053】

いくつかの実施形態において、ゲートコンダクターは、多結晶半導体、たとえば、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、および任意の他の適切な材料、ならびに／または、それらの組み合わせなどを含むことが可能である。いくつかの実施形態において、多結晶材料は、任意の適切なタイプのドーパント、たとえば、ホウ素、リン、またはヒ素などを組み込まれ得る。いくつかの実施形態において、ゲートコンダクターは、また、上述の材料を伴うアモルファス半導体であることが可能である。

【0054】

いくつかの実施形態において、ゲートコンダクターは、金属シリサイド（ＷＳｉ_ｘ、ＣｏＳｉ_ｘ、ＮｉＳｉ_ｘ、またはＡｌＳｉ_ｘなどを含む）から形成され得る。金属シリサイド材料の形成は、上記に説明されている同様の技法を使用して金属層および多結晶半導体を形成することを含むことが可能である。金属シリサイドの形成は、堆積された金属層および多結晶半導体層の上にサーマルアニーリングプロセスを適用することをさらに含むことが可能であり、未反応の金属の除去がそれに続く。

【0055】

ゲートスペーサー４５８は、絶縁材料を配設すること、および、次いで、異方性エッチングを実施することを通して形成され得る。ゲートスペーサー４５８のための絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ＬＴＯ、ＨＴＯなどを含む、任意のインシュレーターであることが可能である。ゲートスペーサー４５８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、またはそれらの組み合わせなどのような技法を使用して配設され得る。ゲートスペーサー４５８の異方性エッチングは、ドライエッチング、たとえば、反応性イオンエッチング（ＲＩＥ）を含む。

【0056】

ソース／ドレイン４６０の間のゲートスタック４５６のゲート長さＬは、ＭＯＳＦＥＴの重要な特徴である。ＭＯＳＦＥＴの動作の間に、ゲートスタック４５６の下のウェルの上部部分は、電荷キャリアをソースからドレインへ輸送することが可能であり、いわゆるＭＯＳＦＥＴのチャネルである。ゲート長さＬ（チャネル長さとも称される）は、ＭＯＳＦＥＴの電流の大きさを決定し、論理回路のために積極的にスケールダウンされる。ゲート長さＬは、約１００ｎｍ未満であることが可能である。いくつかの実施形態において、ゲート長さは、約５ｎｍから約３０ｎｍの間の範囲にあることが可能である。そのような小さい寸法を有するゲートスタックのパターニングは、非常に困難であり、光学的近接効果補正、二重露光および／またはダブルエッチング、自己整合型ダブルパターニングなどを含む技法を使用することが可能である。

【0057】

いくつかの実施形態において、周辺デバイス４５０のソース／ドレイン４６０は、高濃度ドーパントを組み込まれている。ｎ型ＭＯＳＦＥＴ４５０－２に関して、ソース／ドレイン４６０－２のためのドーパントは、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐ型ＭＯＳＦＥＴ４５０－１に関して、ソース／ドレイン４６０－１のためのドーパントは、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、ドーパント活性化アニールがその後に続くイオンインプランテーションを通して実現され得る。ソース／ドレイン４６０は、第１の基板４３０と同じ材料（たとえば、シリコン）から作製され得る。いくつかの実施形態において、周辺デバイス４５０のソース／ドレイン４６０は、第１の基板４３０とは異なる材料から作製され、高性能を実現することが可能である。たとえば、シリコン基板の上で、ｐ型ＭＯＳＦＥＴのためのソース／ドレイン４６０－１は、ＳｉＧｅを含むことが可能であり、ｎ型ＭＯＳＦＥＴのためのソース／ドレイン４６０－２は、炭素を組み込まれ得る。異なる材料によるソース／ドレイン４６０の形成は、ソース／ドレインエリアの中の基板材料をエッチバックすること、および、エピタキシーなどのような技法を使用して新しいソース／ドレイン材料を配設することを含むことが可能である。また、ソース／ドレイン４６０のためのドーピングは、エピタキシーの間にインサイチュドーピングを通して実現され得る。いくつかの実施形態において、周辺デバイス４５０（たとえば、ＨＶＮＭＯＳ４５０－３）は、ドレイン４６０－２とゲートスタック４５６との間に、ライトリードープトドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ－ｄｏｐｅｄ－ｄｒａｉｎ）４６０－３を有することが可能である。ＬＤＤ４６０－３は、ドレイン４６０－２が高電圧を印加されるときに電界を低減させることが可能である。

【0058】

また、周辺デバイス４５０は、ゲートスタック４５６のそれぞれの側に沿って、随意的なソース／ドレインエクステンションおよび／またはハロー領域（図４Ａには示されていない）を有することが可能である。ソース／ドレインエクステンションおよび／またはハロー領域は、ゲートスタックの下方のアクティブデバイス領域の内側に位置付けしており、約０．５μｍ未満のチャネル長さを有する周辺デバイス４５０のための改善されたショートチャネル制御のために主に実装されている。ソース／ドレインエクステンションおよび／またはハロー領域の形成は、ソース／ドレイン４６０の形成と同様であり得るが、異なるインプランテーション条件（たとえば、ドーズ、角度、エネルギー、種など）を使用し、最適化されたドーピングプロファイル、深さまたは濃度を取得することが可能である。

【0059】

周辺デバイス４５０は、（図４Ａに示されているように）平面的なアクティブデバイス領域を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのチャネルおよび電流の方向は、第１の基板４３０の表面に対して平行になっている。いくつかの実施形態において、周辺デバイス４５０は、３Ｄアクティブデバイス領域（たとえば、「ＦＩＮ」のような形状のいわゆる「ＦＩＮＦＥＴ」（図示せず））を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのゲートスタックは、ＦＩＮに包み込まれており、ＭＯＳＦＥＴのチャネルは、ＦＩＮの３つの側（ゲートの下の上部および２つの側壁部）に沿って横たわっている。ＦＩＮＦＥＴデバイスのための構造および方法は、当業者に知られており、本開示ではさらに議論されない。

【0060】

いくつかの実施形態において、周辺回路４００は、周辺デバイス４５０の上方に、第１の側４３０－１の上に、周辺インターコネクト層４６２（または、第１のインターコネクト層）を含み、異なる周辺デバイス４５０と外部デバイス（たとえば、電力を供給する、別のチップ、Ｉ／Ｏデバイスなど）との間に電気的な接続を提供することが可能である。周辺インターコネクト層４６２は、１つまたは複数のインターコネクト構造体、たとえば、１つまたは複数の垂直方向のコンタクト構造体４６４および１つまたは複数の横方向の導電性ライン４６６（たとえば、４６６－１、４６６－２など）を含むことが可能である。コンタクト構造体４６４および導電性ライン４６６は、任意の適切なタイプのインターコネクト、たとえば、ミドルオブライン（ＭＯＬ）インターコネクトおよびバックエンドオブライン（ＢＥＯＬ）インターコネクトなどを広く含むことが可能である。周辺回路４００の中のコンタクト構造体４６４および導電性ライン４６６は、任意の適切な導電性材料、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉ_ｘ、ＣｏＳｉ_ｘ、ＮｉＳｉ_ｘ、ＡｌＳｉ_ｘなど）、金属合金、または、それらの任意の組み合わせなどを含むことが可能である。導電性材料は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。

【0061】

周辺インターコネクト層４６２は、絶縁層４６８をさらに含むことが可能である。周辺インターコネクト層４６２の中の絶縁層４６８は、絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせなどを含むことが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。

【0062】

図４Ａにおいて、２つの導電性レベル４７０－１および４７０－２（「金属レベル」とも称される）が、例として図示されており、ここで、それぞれの金属レベル４７０（たとえば、４７０－１または４７０－２）は、コンタクト構造体４６４および導電性ライン４６６を含む。同じ金属レベルの導電性ライン４６６は、第１の基板４３０から同じ距離に位置付けされている。周辺回路４００のための金属レベル４７０の数は限定されず、３Ｄメモリの性能に関して最適化された任意の数であることが可能である。

【0063】

周辺インターコネクト層４６２は、周辺回路４００の底部から上部へ金属レベル４７０をスタックさせることによって形成され得る。図４Ａの周辺回路４００の例において、底部金属レベル４７０－１が、最初に形成され得、次いで、上側金属レベル４７０－２が、底部金属レベル４７０－１の上に形成され得る。それぞれの金属レベル４７０の製作プロセスは、それに限定されないが、金属レベルに要求される厚さを有する絶縁層４６８の一部分を配設することと、フォトリソグラフィーおよびドライ／ウェットエッチングを使用して絶縁層４６８の一部分をパターニングし、コンタクト構造体４６４および導電性ライン４６６のためのコンタクトホールを形成することと、コンタクト構造体４６４および導電性ライン４６６のためのコンタクトホールを充填するように導電性材料を配設することと、化学機械研磨（ＣＭＰ）または反応性イオンエッチング（ＲＩＥ）などのような平坦化プロセスを使用することによって、コンタクトホールの外側の過度の導電性材料を除去することとを含むことが可能である。

【0064】

また、いくつかの実施形態において、周辺回路４００は、１つまたは複数の基板コンタクト４７２を含むことが可能であり、ここで、基板コンタクト４７２は、第１の基板４３０への電気的な接続を提供する。基板コンタクト４７２は、垂直方向のコンタクト構造体４６４および横方向の導電性ライン４６６の複数の階層を備えた１つまたは複数の導電性レベル４７０を含むことが可能である。図４Ａにおいて、コンタクト構造体および導電性ラインの１つの階層を備えた基板コンタクト４７２が、例として示されており、ここで、基板コンタクト４７２の垂直方向のコンタクト構造体は、絶縁層４６８を通って延在しており、第１の基板４３０に電気的に接触している。いくつかの実施形態において、第１の基板４３０は、ｐ型になっており、基板コンタクト４７２は、ｐウェル４５４－２と接触することが可能である。

【0065】

いくつかの実施形態において、最上部の導電性ライン４６６（たとえば、図４Ａの中の４６６－２）は、周辺回路４００の上部表面として露出され得、ここで、最上部の導電性ライン４６６－２は、別のチップまたは外部デバイスの上の導電性ラインと直接的に接続され得る。

【0066】

いくつかの実施形態において、最上部の導電性ライン４６６－２は、（図４Ａに示されているように）絶縁層４６８の内側に埋め込まれ得、ここで、導電性ライン４６６の上の絶縁材料は、出荷または取り扱いの間にスクラッチ保護を提供する。最上部の導電性ライン４６６への電気的な接続は、金属ＶＩＡを形成することによって、または、単にドライ／ウェットエッチングを使用して絶縁層４６８をエッチバックすることによって、その後に確立され得る。

【0067】

しかし、周辺デバイス４５０は、ＭＯＳＦＥＴに限定されない。他のデバイス（たとえば、ダイオード、抵抗器、キャパシター、インダクター、ＢＪＴなど）の構造体は、異なるマスク設計およびレイアウトを通してＭＯＳＦＥＴ製作の間に同時に形成され得る。ＭＯＳＦＥＴ以外のデバイスを形成するために、プロセスステップが、ＭＯＳＦＥＴのプロセスフローの中に追加または修正され得、それは、たとえば、異なるドーパントプロファイル、フィルム厚さ、または材料スタックなどを取得するためのプロセスである。また、いくつかの実施形態において、ＭＯＳＦＥＴ以外の周辺デバイス４５０は、特定の回路要件を実現するために、追加的な設計および／またはリソグラフィーマスクレベルによって製作され得る。

【0068】

いくつかの実施形態において、複数の周辺デバイス４５０は、周辺回路４００の動作のための任意のデジタル、アナログ、および／または混合信号回路を形成するために使用され得る。周辺回路４００は、たとえば、メモリアレイのデータを行／列デコーディングすること、タイミングおよび制御すること、読み取ること、書き込むこと、および消去することなどを実施することが可能である。

【0069】

図４Ｂは、本開示のいくつかの実施形態による、周辺領域４０１の上面図を図示している。周辺領域４０１は、図４Ａの周辺回路４００の一部分（たとえば、ページバッファーの一部分）であることが可能である。周辺領域４０１の中の線ＡＡ’に沿った断面が、図４Ａに示されている。図４Ｂにおいて、図４Ａの中の周辺インターコネクト層４６２は、下にある材料および構造を示すために省略されている。

【0070】

いくつかの実施形態において、周辺領域４０１の中の周辺デバイス４５０（たとえば、高電圧ｎＭＯＳＦＥＴ（ＨＶＮＭＯＳ）４５０－３）が密に分配されている。たとえば、ページバッファーにおいて、ＨＶＮＭＯＳ４５０－３は、メモリアレイの中のビットラインを駆動するために使用され、ストレージデータをプログラムおよび消去することが可能である。そうであるので、ページバッファーの中のＨＶＮＭＯＳ４５０－３は、アレイと同様の構成の行および列でレイアウトされ得る。

【0071】

メモリアレイのワードラインおよびビットラインが３Ｄメモリの中で密になるにつれて、周辺デバイス４５０の寸法、および、隣接する周辺デバイス４５０同士の間の間隔は、ますます小さくなっている。たとえば、近隣のＨＶＮＭＯＳ４５０－３同士の間の間隔「ｓ」は、３Ｄメモリ技術が進歩するにつれて、より小さい寸法に追い込まれる。

【0072】

図４Ｂにおいて、ＨＶＮＭＯＳ４５０－３のアクティブデバイスエリアは、ＳＴＩ４５２によって取り囲まれている半導体エリアである。高電圧動作をサポートするために、ＨＶＮＭＯＳ４５０－３のソース／ドレイン４６０－２は、ゲートスタック４５６の反対側に非対称的に配設され得、ここで、ドレイン４６０－２Ｄは、ゲートスタック４５６からより遠くに離れていることが可能であり、ソース４６０－２Ｓは、ゲートスタック４５６のより近くにあることが可能である。ＬＤＤ４６０－３は、ゲートスタック４５６とドレイン４６０－２Ｄとの間に配設され、ドレイン４６０－２Ｄが高電圧を印加されているときに電界を低減させることが可能である。

【0073】

図４Ｃは、本開示のいくつかの実施形態による、線ＢＢ’に沿って周辺領域４０１の断面図を図示している。図４Ｃにおいて、周辺インターコネクト層４６２のコンタクト構造体４６４および導電性ライン４６６は、簡単にするために省略されている。

【0074】

いくつかの実施形態において、ＳＴＩ４５２は、間隔「ｓ」と同等の幅を備えて、近隣のドレイン４６０－２Ｄ同士の間に配設され得る。ＬＤＤ４６０－３が、それぞれのドレイン４６０－２Ｄの下に配設され、ドレイン４６０－２Ｄとウェル４５４－２との間の電界を低減させることが可能である。

【0075】

いくつかの実施形態において、周辺領域４０１の中の周辺デバイス４５０は、ＨＶＮＭＯＳ４５０－３を含むことが可能である。この例では、ドレイン４６０－２Ｄは、ｎ型ドーパントを高度にドープされ得、ＬＤＤ４６０－３は、ｎ型ドーパントを比較的に軽度にドープされ得、ウェル４５４－２は、ｐ型ドーパントをドープされ得る。ディープｎウェル４５４－３は、ｐ型基板４３０からｐウェル４５４－２を隔離することが可能である。この構成では、ドレイン４６０－２ＤおよびＬＤＤ４６０－３は、ＬＤＤ４６０－３とｐウェル４５４－２との間のインターフェース、ｐウェル４５４－２とディープｎウェル４５４－３との間のインターフェース、および、ディープｎウェル４５４－３とｐ型基板４３０との間のインターフェースに形成されたＰＮ接合によって、基板から隔離され得る。一方で、ドレイン４６０－２ＤおよびＬＤＤ４６０－３は、ＳＴＩ４５２およびｐウェル４５４－２とＬＤＤ４６０－３との間のインターフェースにおいて形成されたＰＮ接合によって、近隣のものから隔離され得る。

【0076】

いくつかの実施形態において、周辺デバイス４５０の漏れ電流および降伏電圧は、ドーパント濃度／プロファイル、印加電圧、ならびに、物理的な寸法、たとえば、ウェル４５４の深さ、ＳＴＩ４５２の間隔「ｓ」および深さ「ｄ」などに依存する。周辺デバイスの電気的アイソレーションは、たとえば、より高いインプランテーションエネルギーを使用するより深いウェル４５４によって改善され得る。また、より深いＳＴＩ４５２は、より高いアスペクト比のエッチングによって形成され得る。しかしこれらの調節は、デバイス性能および信頼性要件ならびにプロセスの複雑さに起因する制限を有する可能性がある。そうであるので、アイソレーション構造体における改善は、３Ｄメモリのための周辺回路４００の動作をサポートすることを必要とされ、次に詳細に議論されることとなる。

【0077】

図５は、本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ５００の断面を図示している。３Ｄメモリアレイ５００は、３ＤＮＡＮＤメモリアレイであることが可能であり、第２の基板５３０、メモリセル３４０、およびアレイインターコネクト層５６２（または、第２のインターコネクト層）を含むことが可能である。第２の基板５３０は、第１の基板４３０と同様であることが可能である。アレイインターコネクト層５６２は、周辺インターコネクト層４６２と同様であることが可能であり、同様の材料および同様のプロセスを使用して形成され得る。たとえば、アレイインターコネクト層５６２のインターコネクト構造体（たとえば、コンタクト構造体５６４および導電性ライン５６６）および絶縁層５６８は、それぞれ、周辺インターコネクト層４６２のインターコネクト構造体（たとえば、コンタクト構造体４６４、導電性ライン４６６）および絶縁層４６８と同様である。

【0078】

いくつかの実施形態において、３Ｄメモリアレイ５００は、３ＤＮＡＮＤフラッシュメモリのためのメモリアレイであることが可能であり、メモリセル３４０は、その中にメモリストリング２１２として垂直方向にスタックされ得る。メモリストリング２１２は、複数の導体層５７４および誘電体層５７６ペアを通って延在している。複数の導体／誘電体層ペアは、本明細書で「交互の導体／誘電体スタック」５７８とも称される。交互の導体／誘電体スタック５７８の中の導体層５７４および誘電体層５７６は、垂直方向に交互になっている。換言すれば、交互の導体／誘電体スタック５７８の上部または底部におけるものを除いて、それぞれの導体層５７４は、その両側において２つの誘電体層５７６によって挟まれ得、それぞれの誘電体層５７６は、その両側において２つの導体層５７４によって挟まれ得る。導体層５７４は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。同様に、誘電体層５７６は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。いくつかの実施形態において、交互の導体／誘電体スタック５７８は、導体／誘電体層ペアよりも、異なる材料および／または厚さを有する多くの導体層または多くの誘電体層を含む。導体層５７４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｔｉｎ、ＴａＮ、Ｎｉ、ドープトシリコン、シリサイド（たとえば、ＮｉＳｉｘ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ）または、それらの任意の組み合わせなどのような、導体材料であることが可能である。誘電体層５７６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。

【0079】

図５に示されているように、それぞれのメモリストリング２１２は、チャネル層３３８およびメモリフィルム３３７を含むことが可能である。いくつかの実施形態において、チャネル層３３８は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム３３７は、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合層である。それぞれのメモリストリング２１２は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、チャネル層３３８、トンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、メモリフィルム３３７は、ＯＮＯ誘電体（たとえば、酸化ケイ素を含むトンネリング層、窒化ケイ素を含むストレージ層、および、酸化ケイ素を含むブロッキング層）を含む。

【0080】

いくつかの実施形態において、交互の導体／誘電体スタック５７８の中のそれぞれの導体層５７４は、メモリストリング２１２のそれぞれのメモリセルのための制御ゲート（たとえば、図３の制御ゲート３３３）としての役割を果たすことが可能である。図５に示されているように、メモリストリング２１２は、メモリストリング２１２の下側端部において下側選択ゲート３３２（たとえば、ソース選択ゲート）を含むことが可能である。また、メモリストリング２１２は、メモリストリング２１２の上側端部において上部選択ゲート３３４（たとえば、ドレイン選択ゲート）を含むことが可能である。本明細書で使用されているように、コンポーネント（たとえば、メモリストリング２１２）の「上側端部」は、垂直方向に第２の基板５３０からより遠くに離れている端部であり、コンポーネント（たとえば、メモリストリング２１２）の「下側端部」は、垂直方向に第２の基板５３０のより近くにある端部である。図５に示されているように、それぞれのメモリストリング２１２に関して、ドレイン選択ゲート３３４は、ソース選択ゲート３３２の上方にあることが可能である。いくつかの実施形態において、選択ゲート３３２／３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなどのような、導体材料を含む。

【0081】

いくつかの実施形態において、３Ｄメモリアレイ５００は、メモリストリング２１２のチャネル層３３８の下側端部において、エピタキシャル層５８０を含むことが可能である。エピタキシャル層５８０は、半導体材料（たとえば、シリコンなど）を含むことが可能である。エピタキシャル層５８０は、第２の基板５３０の上の半導体層５８２からエピタキシャル成長され得る。半導体層５８２は、ｐ型またはｎ型ドーパントによってドープされていないか、（厚さ方向および／または幅方向に）部分的にドープされているか、または完全にドープされていることが可能である。それぞれのメモリストリング２１２に関して、エピタキシャル層５８０は、本明細書で「エピタキシャルプラグ」と称される。それぞれのメモリストリング２１２の下側端部におけるエピタキシャルプラグ５８０は、チャネル層３３８および半導体層５８２のドープされた領域の両方に接触することが可能である。エピタキシャルプラグ５８０は、メモリストリング２１２の下側端部における下側選択ゲート３３２のチャネルとして機能することが可能である。

【0082】

いくつかの実施形態において、アレイデバイスは、階段領域２１０の中に、ワードラインの複数のコンタクト構造体２１４（ワードラインコンタクトとも称される）をさらに含む。それぞれのワードラインコンタクト構造体２１４は、交互の導体／誘電体スタック５７８の中の対応する導体層５７４と電気的接触を形成し、メモリセル３４０を個別に制御することが可能である。ワードラインコンタクト構造体２１４は、コンタクトホールのドライ／ウェットエッチング（導体、たとえば、Ｗ、Ｔｉ、Ｔｉｎ、Ｃｕ、ＴａＮ、Ａｌ、Ｃｏ、Ｎｉ、または、それらの任意の組み合わせによって充填することがそれに続く）によって形成され得る。

【0083】

図５に示されているように、３Ｄメモリアレイ５００は、また、ビットラインコンタクト５８４を含み、ビットラインコンタクト５８４は、メモリストリング２１２の上に形成され、メモリストリング２１２のチャネル層３３８への個々のアクセスを提供する。ワードラインコンタクト構造体２１４およびビットラインコンタクト５８４と接続されている導電性ラインは、それぞれ、３Ｄメモリアレイ５００のワードラインおよびビットラインを形成している。典型的に、ワードラインおよびビットラインは、（たとえば、それぞれ、行および列で）互いに対して垂直に置かれており、メモリの「アレイ」を形成している。

【0084】

いくつかの実施形態において、３Ｄメモリアレイ５００は、また、第２の基板５３０の基板コンタクト５７２を含む。基板コンタクト５７２は、第１の基板４３０の基板コンタクト４７２と同様の材料およびプロセスを使用して形成され得る。基板コンタクト５７２は、３Ｄメモリアレイ５００の第２の基板５３０への電気的な接続を提供することが可能である。

【0085】

図６は、本開示のいくつかの実施形態による例示的な３Ｄメモリデバイス６００の断面を図示している。３Ｄメモリデバイス６００は、第１の基板４３０の上に製作されている周辺回路４００と、第２の基板５３０の上に製作されている３Ｄメモリアレイ５００とを含む。この例では、３Ｄメモリアレイ５００は、逆さまにひっくり返されており、直接的なボンディングまたはハイブリッドボンディングによって周辺回路４００と接合されている。ボンディングインターフェース６８８において、周辺回路４００および３Ｄメモリアレイ５００は、複数のインターコネクトＶＩＡ４８６／５８６を通して電気的に接続されている。

【0086】

いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、周辺インターコネクト層４６２の絶縁層４６８とアレイインターコネクト層５６２の絶縁層５６８との間に位置している。インターコネクトＶＩＡ４８６および５８６は、ボンディングインターフェース６８８において接合され、周辺インターコネクト層４６２の任意の導電性ライン４６６またはコンタクト構造体４６４およびアレイインターコネクト層５６２の任意の導電性ライン５６６またはコンタクト構造体５６４を電気的に接続することが可能である。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、電気的に接続され得る。

【0087】

いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、ボンディング層６９０の内側に位置している。この例では、インターコネクトＶＩＡ４８６および５８６は、ボンディング層６９０を通って延在しており、また、周辺インターコネクト層４６２の任意の導電性ライン４６６またはコンタクト構造体４６４とアレイインターコネクト層５６２の導電性ライン５６６またはコンタクト構造体５６４との間に電気的な接続を形成している。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、また、電気的に接続され得る。

【0088】

いくつかの実施形態において、ボンディング層６９０は、ボンディングプロセスの前に、周辺回路４００（図４Ａ）および／または３Ｄメモリアレイ５００（図５）の上に配設され得る。ボンディング層６９０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。また、ボンディング層６９０は、接着材料、たとえば、エポキシ樹脂、ポリイミド、ドライフィルム、感光性ポリマーなどを含むことが可能である。ボンディング層６９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。

【0089】

いくつかの実施形態において、ボンディング層６９０を形成した後に、インターコネクトＶＩＡ４８６および５８６が、それぞれ、周辺回路４００および３Ｄメモリアレイ５００のために形成され得る。インターコネクトＶＩＡ４８６／５８６は、金属または金属合金、たとえば、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など、または、それらの任意の組み合わせを含むことが可能である。インターコネクトＶＩＡ４８６／５８６の金属または金属合金は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって配設され得る。

【0090】

インターコネクトＶＩＡ４８６／５８６の製作プロセスは、それに限定されないが、フォトリソグラフィー、ウェット／ドライエッチング、平坦化（たとえば、ＣＭＰ、またはＲＩＥエッチバック）などをさらに含むことが可能である。

【0091】

いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、製品設計および製造戦略に応じて、ダイレベル（たとえば、ダイ－ツー－ダイまたはチップ－ツー－チップ）において、または、ウェハレベル（たとえば、ウェハ－ツー－ウェハまたはチップ－ツー－ウェハ）において、一緒に結合され得る。ウェハレベルにおけるボンディングは、高いスループットを提供することが可能であり、ここで、周辺回路４００を備えた第１の基板４３０の上のすべてのダイ／チップは、３Ｄメモリアレイ５００を備えた第２の基板５３０と同時に接合され得る。個々の３Ｄメモリデバイス６００は、ウェハボンディングの後にダイシングされ得る。他方では、ダイレベルにおけるボンディングは、ダイシングおよびダイ試験の後に実施され得、ここで、周辺回路４００および３Ｄメモリアレイ５００の機能的なダイが、最初に選択され、次いで、３Ｄメモリデバイス６００を形成するために結合され得、３Ｄメモリデバイス６００のより高い生産量を可能にする。

【0092】

いくつかの実施形態において、ボンディングプロセスの間に、周辺インターコネクト層４６２は、周辺回路４００のインターコネクトＶＩＡ４８６が３Ｄメモリアレイ５００の対応するインターコネクトＶＩＡ５８６と整合させられているときに、アレイインターコネクト層５６２と整合させられ得る。結果として、対応するインターコネクトＶＩＡ４８６／５８６は、ボンディングインターフェース６８８において接続され得、３Ｄメモリアレイ５００は、周辺回路４００と電気的に接続され得る。

【0093】

いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ハイブリッドボンディングによって接合され得る。ハイブリッドボンディング、特に、金属／誘電体ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、それは、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。

【0094】

いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ボンディング層６９０を使用することによって結合され得る。ボンディングインターフェース６８８において、ボンディングは、金属と金属とのボンディングに加えて、窒化ケイ素と窒化ケイ素との間、酸化ケイ素と酸化ケイ素との間、または、窒化ケイ素と酸化ケイ素との間で行われ得る。いくつかの実施形態において、ボンディング層は、また、ボンディング強度を強化するための接着剤材料（たとえば、エポキシ樹脂、ポリイミド、ドライフィルムなど）を含むことが可能である。

【0095】

いくつかの実施形態において、処理プロセスが、ボンディングインターフェース６８８におけるボンディング強度を強化するために使用され得る。処理プロセスは、絶縁層５６８／４６８の表面が化学結合を形成するように、アレイインターコネクト層５６２および周辺インターコネクト層４６２の表面を準備することが可能である。処理プロセスは、たとえば、プラズマ処理（たとえば、Ｆ、Ｃｌ、またはＨを含有するプラズマによる）または化学的プロセス（たとえば、ギ酸）を含むことが可能である。いくつかの実施形態において、処理プロセスは、熱的プロセスを含むことが可能であり、熱的プロセスは、真空または不活性環境（たとえば、窒素またはアルゴンによる）において、約２５０℃から約６００℃の温度で実施され得る。熱的プロセスは、インターコネクトＶＩＡ４８６とインターコネクトＶＩＡ５８６との間に金属相互拡散を引き起こすことが可能である。結果として、インターコネクトＶＩＡの対応するペアの中の金属材料は、互いに混合され得、または、ボンディングプロセスの後に合金を形成することが可能である。

【0096】

周辺インターコネクト層およびアレイインターコネクト層を一緒に結合した後に、第１の基板４３０の上に製作される周辺回路４００の少なくとも１つの周辺デバイスは、第２の基板５３０の上に製作される３Ｄメモリアレイ５００の少なくとも１つのメモリセルと電気的に接続され得る。

【0097】

図６は、３Ｄメモリアレイ５００が周辺回路４００の上に結合され得る実施形態を図示している。いくつかの実施形態において、周辺回路４００は、３Ｄメモリアレイ５００の上に結合され得る。

【0098】

ボンディングを通して、３Ｄメモリデバイス６００は、（図１に示されているように）周辺回路およびメモリアレイが同じ基板の上に製作される３Ｄメモリと同様に機能することが可能である。３Ｄメモリアレイ５００および周辺回路４００を重ね合ってスタックすることによって、３Ｄメモリデバイス６００の密度は増加され得る。一方で、スタックされた設計を使用することによって、周辺回路４００と３Ｄメモリアレイ５００との間のインターコネクト距離が低減され得ることに起因して、３Ｄメモリデバイス６００のバンド幅が増加され得る。

【0099】

図７Ａは、本開示のいくつかの実施形態による３Ｄメモリデバイス７００の断面図を図示している。３Ｄメモリデバイス７００は、誘電体キャッピング層７９２を含み、誘電体キャッピング層７９２は、図６の３Ｄメモリデバイス６００を形成した後に、第１の基板４３０の第２の側４３０－２の上に配設される。

【0100】

いくつかの実施形態において、周辺回路４００の第１の基板４３０は、３Ｄメモリアレイ５００を周辺回路４００と結合した後に、バックサイド４３０－２（または、第２の側）から薄くされ得る。いくつかの実施形態において、基板を薄くするプロセスは、研削、ドライエッチング、ウェットエッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含むことが可能である。薄くした後の第１の基板４３０の厚さは、１μｍから１０μｍの範囲にあることが可能である。

【0101】

誘電体キャッピング層７９２は、任意の適切な絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせであることが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。いくつかの実施形態において、誘電体キャッピング層７９２は、堆積の後に第１の基板４３０のバックサイド４３０－２全体をカバーする。

【0102】

図７Ｂは、本開示のいくつかの実施形態による、図７Ａの３Ｄメモリデバイス７００の領域７０１の断面図を図示している。領域７０１は、図４Ａ～図４Ｃの周辺領域４０１に対応しており、それは、高い密度を有する周辺デバイス４５０（たとえば、ＨＶＮＭＯＳ４５０－３）を有している。図７Ａの中の領域７０１の断面は、３Ｄメモリアレイ５００と結合した後の線ＡＡ’に沿った周辺領域４０１の断面図に対応している。図７Ｂの中の領域７０１の断面図は、３Ｄメモリアレイ５００と結合した後の線ＢＢ’に沿った周辺領域４０１の断面図に対応している。

【0103】

図８Ａおよび図８Ｂは、本開示のいくつかの実施形態による３Ｄメモリデバイス８０１の上面図および断面図を図示している。３Ｄメモリデバイス８０１は、（図７Ａおよび図７Ｂの中の）３Ｄメモリデバイス７００および領域７０１の中に形成されている複数のトレンチ８９４を含む。図８Ａの上面図において、メモリアレイ５００、ボンディング層６９０、および周辺インターコネクト層４６２は、下にある材料を示すために省略されている。図８Ｂの断面は、図８Ａの中の線ＢＢ’に沿っており、以前のプロセス段階における図４Ｃおよび図７Ｂの断面に対応している。図８Ａの上面図において、トレンチ８９４は、ゲートスタック４５６およびＳＴＩ４５２の下方にあることに留意されたい。

【0104】

いくつかの実施形態において、メモリデバイス８０１の複数のトレンチ８９４は、図７Ａ（図７Ｂの中の領域７０１の拡大図を伴う）の３Ｄメモリデバイス７００を形成した後に、第１の基板４３０のバックサイド４３０－２から形成され得る。この例では、トレンチ８９４は、誘電体キャッピング層７９２を貫通し、第１の基板４３０の中へ延在しており、トレンチの底部においてＳＴＩ４５２の一部分を露出させている。いくつかの実施形態において、トレンチ８９４は、また、ウェル４５４（たとえば、ディープｎウェル４５４－３およびｐウェル４５４－２）を貫通している。いくつかの実施形態において、トレンチ８９４の幅「ｗ」は、２つの近隣のドレイン４６０－２Ｄの間の間隔「ｓ」よりも狭くなっていることが可能である。

【0105】

トレンチ８９４は、フォトリソグラフィーおよびエッチングを使用することによって形成され得る。エッチングプロセスは、ウェット化学エッチング、反応性イオンエッチング（ＲＩＥ）、高アスペクト比のプラズマエッチング、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０のシリコンは、ＳＦ_６化学を使用するプラズマエッチング、および、Ｃ_４Ｆ_８化学を使用する保護フィルム堆積を交互に行うことによってエッチングされ得る。

【0106】

トレンチ８９４の例示的なレイアウトが、図８Ａに表されている。この例では、トレンチ８９４は、線ＡＡ’に対して平行に走っており、すなわち、ゲートスタック４５６または線ＢＢ’に対して垂直に走っている。換言すれば、トレンチ８９４は、第１の基板４３０のバックサイド４３０－２から、近隣のドレイン４６０－２の間に形成されている。

【0107】

図９Ａおよび図９Ｂは、本開示のいくつかの実施形態による３Ｄメモリデバイス９０１の上面図および断面図を図示している。３Ｄメモリデバイス９０１は、図８Ａおよび図８Ｂの３Ｄメモリデバイス８０１の中に形成された複数のバックサイドディープトレンチアイソレーション（ＢＤＴＩ）９９６（ディープトレンチアイソレーションとも称される）を含む。図９Ａの上面図において、メモリアレイ５００、ボンディング層６９０、および周辺インターコネクト層４６２は、下にある材料を示すために省略されていることに留意されたい。

【0108】

いくつかの実施形態において、ＢＤＴＩ９９６は、（図８Ａおよび図８Ｂの中の）トレンチ８９４の内側にトレンチ絶縁層９９５を配設すること（平坦化プロセスがそれに続く）によって形成され得る。トレンチ絶縁層９９５は、任意の適切なインシュレーター、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせであることが可能である。トレンチ絶縁層は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。いくつかの実施形態において、熱処理は、堆積の後に実施され、トレンチ絶縁層９９５を高密度化することが可能である。

【0109】

いくつかの実施形態において、ＢＤＴＩ９９６は、平坦化プロセス（たとえば、ＣＭＰ、ＲＩＥなど）を使用することによって、誘電体キャッピング層７９２と同一平面上になることが可能である。

【0110】

メモリアレイのワードラインおよびビットラインが３Ｄメモリの中で密になるにつれて、周辺デバイス４５０の寸法、および、隣接する周辺デバイス４５０同士の間の間隔は、ますます小さくなっている。一方で、より高い密度およびより大きいストレージ容量を有する３Ｄメモリを動作させるために、より高い電圧が印加される。したがって、３Ｄメモリの中の周辺デバイスに関して望ましい信頼性を維持することは困難である。たとえば、ＳＴＩ４５２を横切るパンチスルーを防止するために、良好な電気的アイソレーションが、ＨＶＮＭＯＳ４５０－３の近隣のドレイン４６０－２同士の間に必要とされる。ＢＤＴＩ９９６を使用することによって、追加的な電気的アイソレーションが、２つの近隣の周辺デバイスに対して提供され得る（たとえば、ＨＶＮＭＯＳ４５０－３）。いくつかの実施形態において、ＢＤＴＩ９９６は、（図９Ａおよび図９Ｂに示されているように）第１の基板４３０のバックサイド４３０－２から、線ＡＡ’に対して平行の方向に形成され得る。この例では、線ＢＢ’に対して平行の方向への漏れ電流は、ＳＴＩ４５２およびＢＤＴＩ９９６によって低減され得、一方では、線ＡＡ’に対して平行の方向への漏れ電流は、ＳＴＩ４５２によって低減され得る。いくつかの実施形態において、ＢＤＴＩ９９６は、また、第１の基板４３０のバックサイド４３０－２から、線ＢＢ’に対して平行の方向に、近隣の周辺デバイス同士の間に形成され得る。この例では、線ＡＡ’および線ＢＢ’に沿った方向への漏れ電流は、ＳＴＩ４５２およびＢＤＴＩ９９６によって低減され得る。

【0111】

上記の説明において、シャロートレンチアイソレーション（ＳＴＩ）４５２は、周辺回路４００と３Ｄメモリアレイ５００との結合の前に、第１の基板４３０の上に形成され得る。この例では、ＢＤＴＩ９９６は、追加的な電気的アイソレーションを提供し、ＳＴＩ４５２の下からの近隣の周辺デバイス４５０（たとえば、ＨＶＮＭＯＳ４５０－３）同士の間の漏れ電流を低減させる。

【0112】

いくつかの実施形態において、近隣の周辺デバイス４５０（たとえば、ＨＶＮＭＯＳ４５０－３）同士の間の電気的アイソレーションは、ＳＴＩ４５２なしに、バックサイドディープトレンチアイソレーションによって提供され得る。これらの実施形態は、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｂ、および図１２Ａ～図１２Ｂに図示されている。

【0113】

図１０Ａおよび図１０Ｂは、本開示のいくつかの実施形態による３Ｄメモリデバイス１００１の上面図および断面図を図示している。図１０Ｂの３Ｄメモリデバイス１００１の断面は、図１０Ａの中の線ＢＢ’に沿っている。

【0114】

いくつかの実施形態において、３Ｄメモリデバイス１００１は、図４Ａ～図４Ｃに示されている周辺領域４０１と同様に、周辺回路４００の一部分であることが可能である。また、３Ｄメモリデバイス１００１は、第１の基板４３０、周辺デバイス（たとえば、ＨＶＮＭＯＳ４５０－３）、および周辺インターコネクト層４６２（図１０Ａでは省略されている）を含む。この例では、ＳＴＩ４５２は、線ＢＢ’に対して平行の方向に、近隣の周辺デバイス４５０－３同士の間に形成され得る。線ＡＡ’に沿った３Ｄメモリデバイス１００１の断面は、図４Ａの周辺領域４０１の断面と同様であり、ここでは繰り返されない。

【0115】

いくつかの実施形態において、周辺デバイス（たとえば、ＨＶＮＭＯＳ４５０－３）のウェル（たとえば、ｐウェル４５４－２、ディープｎウェル４５４－３など）、ソースおよびドレイン（たとえば、ソース４６０－２Ｓおよびドレイン４６０－２Ｄ）、ならびにライトリードープトドレイン（ＬＤＤ）４６０－３は、また、図４Ａ～図４Ｃにおけるそれぞれのもののフォーメーションと同様に、インプランテーション（活性化アニールがそれに続く）によって形成され得る。

【0116】

いくつかの実施形態において、周辺デバイス（たとえば、ＨＶＮＭＯＳ４５０－３）のウェル（たとえば、ｐウェル４５４－２、ディープｎウェル４５４－３など）、ソースおよびドレイン（たとえば、ソース４６０－２Ｓおよびドレイン４６０－２Ｄ）、ならびにライトリードープトドレイン（ＬＤＤ）４６０－３は、図１０Ａおよび図１０Ｂに示されているパターンを有する個々の周辺デバイス４５０－３のために設計され得る。

【0117】

いくつかの実施形態において、周辺デバイス４５０－３のウェル（たとえば、ｐウェル４５４－２、ディープｎウェル４５４－３など）、ソースおよびドレイン（たとえば、ソース４６０－２Ｓおよびドレイン４６０－２Ｄ）、ならびにライトリードープトドレイン（ＬＤＤ）４６０－３は、図１０Ｃおよび図１０Ｄに示されているパターンを有する複数の周辺デバイス（たとえば、ＨＶＮＭＯＳ４５０－３）のために設計されたパターンを有することが可能である。この例では、（隣接するＳＴＩ４５２同士の間の）同じアクティブデバイスエリアの中に位置している周辺デバイスは、同じウェル、ソース／ドレイン、およびＬＤＤを共有することが可能である。この例では、周辺デバイスのためのアクティブデバイスエリアは、線ＡＡ’に対して平行の方向にＳＴＩ４５２によって画定されている。周辺デバイスのためのアクティブデバイスエリアは、プロセッシングのこの段階において、線ＢＢ’に対して平行の方向に画定されており、後続のプロセスにおいて、バックサイドディープトレンチアイソレーションによって画定され得る。

【0118】

図１１Ａおよび図１１Ｂは、本開示のいくつかの実施形態による３Ｄメモリデバイス１１０１の上面図および断面図を図示している。図１１Ｂの３Ｄメモリデバイス１１０１の断面は、図１１Ａの中の線ＢＢ’に沿っている。

【0119】

いくつかの実施形態において、３Ｄメモリデバイス１１０１は、以前に説明されている同様の方法を使用して３Ｄメモリデバイス１００１（図１０）の上に結合された３Ｄメモリアレイ５００（図５）を含む。いくつかの実施形態において、３Ｄメモリデバイス１１０１は、また、ボンディング層６９０を含む。図１１Ａの上面図において、メモリアレイ５００、ボンディング層６９０、および周辺インターコネクト層４６２は、下にある材料を示すために省略されていることに留意されたい。

【0120】

いくつかの実施形態において、第１の基板４３０の第２の側またはバックサイド４３０－２は、３Ｄメモリアレイ５００を３Ｄメモリデバイス１００１と結合した後に薄くされ得る。いくつかの実施形態において、誘電体キャッピング層７９２は、第１の基板４３０のバックサイド４３０－２の上に配設され得る。基板を薄くすることおよび誘電体キャッピング層堆積のためのプロセスは、図７Ａおよび図７Ｂに関して以前に説明されたものと同様である。

【0121】

いくつかの実施形態において、３Ｄメモリデバイス１１０１は、複数のトレンチ１１９４をさらに含む。トレンチ１１９４は、第１の基板４３０を貫通している。いくつかの実施形態において、トレンチ１１９４は、ウェル（たとえば、ｐウェル４５４－２、ディープｎウェル４５４－３など）およびソース／ドレイン４６０－２Ｓ／４６０－２Ｄを通って延在している。いくつかの実施形態において、周辺インターコネクト層４６２の一部分は、トレンチ１１９４の底部において露出され得る。

【0122】

トレンチ１１９４は、トレンチ８９４と同様のプロセスを使用して形成され得、それは、第１の基板４３０のバックサイド４３０－２からのフォトリソグラフィーおよびエッチングを含む。エッチングプロセスは、ウェット化学エッチング、反応性イオンエッチング（ＲＩＥ）、高アスペクト比のプラズマエッチング、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０のシリコンは、ＳＦ_６化学を使用するプラズマエッチング、および、Ｃ_４Ｆ_８化学を使用する保護フィルム堆積を交互に行うことによってエッチングされ得る。

【0123】

トレンチ１１９４の例示的なレイアウトが、図１１Ａに表されている。この上面図において、トレンチ１１９４は、ゲートスタック４５６およびＳＴＩ４５２の下方にあることに留意されたい。この例では、トレンチ１１９４は、線ＡＡ’に対して平行に走っており、すなわち、ゲートスタック４５６または線ＢＢ’に対して垂直に走っている。トレンチ１１９４は、第１の基板４３０のバックサイド４３０－２から、近隣のドレイン４６０－２同士の間に形成され得る。

【0124】

図１２Ａおよび図１２Ｂは、本開示のいくつかの実施形態による３Ｄメモリデバイス１２０１の上面図および断面図を図示している。図１２Ｂの３Ｄメモリデバイス１２０１の断面は、図１２Ａの中の線ＢＢ’に沿っている。図１２Ａの上面図において、メモリアレイ５００、ボンディング層６９０、および周辺インターコネクト層４６２は、下にある材料を示すために省略されていることに留意されたい。

【0125】

いくつかの実施形態において、３Ｄメモリデバイス１２０１は、複数のバックサイドディープトレンチアイソレーション（ＢＤＴＩ）１２９６を含む。ＢＤＴＩ１２９６は、図１１Ａおよび図１１Ｂの３Ｄメモリデバイス１１０１のトレンチ１１９４の内側にトレンチ絶縁層１２９５を配設することによって形成され得る。トレンチ絶縁層１２９５は、任意の適切なインシュレーター、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせであることが可能である。トレンチ絶縁層１２９５は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。いくつかの実施形態において、熱処理は、堆積の後に実施され、トレンチ絶縁層１２９５を高密度化することが可能である。

【0126】

いくつかの実施形態において、ＢＤＴＩ１２９６は、平坦化プロセス（たとえば、ＣＭＰ、ＲＩＥなど）を使用することによって、誘電体キャッピング層７９２と同一平面上になることが可能である。

【0127】

ＢＤＴＩ１２９６を使用することによって、電気的アイソレーションが、近隣の周辺デバイス（たとえば、ＨＶＮＭＯＳ４５０－３）同士の間に形成され得る。いくつかの実施形態において、ＢＤＴＩ１２９６は、（図１２Ａおよび図１２Ｂに示されているように）第１の基板４３０のバックサイド４３０－２から、線ＡＡ’に対して平行の方向に形成され得る。この例では、線ＢＢ’に対して平行の方向への漏れ電流が、シャロートレンチアイソレーションに依存することなく、ＢＤＴＩ１２９６によって低減され得、一方では、線ＡＡ’に対して平行の方向への漏れ電流は、ＳＴＩ４５２によって低減され得る。

【0128】

いくつかの実施形態において、ＢＤＴＩ１２９６は、第１の基板４３０のバックサイド４３０－２から、線ＢＢ’に対して平行の方向に、近隣の周辺デバイス同士の間に形成され得る。この例では、線ＡＡ’および線ＢＢ’に沿った方向への漏れ電流は、両方とも、ＳＴＩ４５２に依存することなくＢＤＴＩ１２９６によって低減され得る。

【0129】

高い密度で小さい特徴をパターニングすることは、半導体製造において困難であった。複雑なシステムおよびプロセス（たとえば、極紫外線（ＥＵＶ）リソグラフィーおよびダブルパターニング）が、シャロートレンチアイソレーションなどのような重要な構造体に対して実装され、アクティブデバイスエリアを形成する。したがって、いくつかのエリアにおける（たとえば、線ＡＡ’に対して平行の方向に、周辺デバイス同士の間の）ＳＴＩ４５２を除去することは、高い密度および小さいピッチでアクティブデバイスエリアをパターニングすることに関するプロセスの複雑さを低減させることが可能である。

【0130】

図１３は、本開示のいくつかの実施形態による、図４Ａ～図４Ｃ、図５～図６、図７Ａ～図７Ｂ、図８Ａ～図８Ｂ、および図９Ａ～図９Ｂに示されている３Ｄメモリデバイス、ならびに、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｂ、および図１２Ａ～図１２Ｂに示されている別の３Ｄメモリデバイスのためのバックサイドディープトレンチアイソレーションを形成するための例示的な製作プロセス１３００を図示している。製作プロセス１３００に示されている動作は、網羅的でないということ、および、他の動作が、図示されている動作のいずれかの前に、後に、またはその間に、同様に実施され得るということが理解されるべきである。いくつかの実施形態において、例示的な製作プロセス１３００のいくつかのプロセスステップは省略され得、または、簡単にするためにここでは説明されていない他のプロセスステップを含むことが可能である。いくつかの実施形態において、製作プロセス１３００のプロセスステップは、異なる順序で実施され得、および／または、変化することが可能である。

【0131】

図１０に示されているように、製作プロセス１３００は、プロセスステップＳ１３１０において開始し、プロセスステップＳ１３１０では、周辺回路が、第１の基板の第１の側（たとえば、フロントサイド）の上に形成される。いくつかの実施形態において、周辺回路を形成することは、１つまたは複数の周辺デバイスおよび周辺インターコネクト層を形成することを含む。例として、周辺回路は、周辺デバイス４５０および周辺インターコネクト層４６２を含む、図４Ａに示されている周辺回路４００であることが可能である。周辺回路のための製作プロセスは、周辺回路４００のための製作プロセスと同様であることが可能である。

【0132】

いくつかの実施形態において、ＳＴＩ（たとえば、図４Ａ～図４Ｃ、図１０Ａ、および図１０ＣのＳＴＩ４５２など）が、周辺デバイス４５０同士の間に形成され得る。ＳＴＩを形成することは、それに限定されないが、リソグラフィーおよびエッチングを使用して第１の基板４３０の第１の側４３０－１をパターニングすること、絶縁材料を充填し、絶縁材料を研磨し、同一平面上の表面を形成することを含む。ＳＴＩ４５２のための絶縁材料は、酸化ケイ素、酸窒化ケイ素、ＴＥＯＳ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、窒化ケイ素などを含むことが可能である。ＳＴＩ４５２のための絶縁材料は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）化学蒸着、急速熱化学蒸着（ＲＴＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような技法を使用して配設され得る。また、ＳＴＩ４５２を形成することは、高温アニーリングステップを含み、改善された電気的アイソレーションのために、配設された絶縁材料を高密度化することが可能である。

【0133】

いくつかの実施形態において、複数の周辺インターコネクトＶＩＡが、周辺回路４００のために形成され得る。周辺インターコネクトＶＩＡは、図６のインターコネクトＶＩＡ４８６であることが可能であり、同様の材料から作製され得る。周辺インターコネクトＶＩＡは、周辺回路のための電気的な接続部を作製するために形成されている。周辺インターコネクトＶＩＡのための製作プロセスは、リソグラフィーと、ウェット／ドライエッチングを使用するトレンチフォーメーションと、トレンチの内側に導電性材料を配設および充填することと、平坦化プロセス（たとえば、ＣＭＰなど）を使用することによってトレンチの外側の余剰の材料を除去することとを含む。

【0134】

いくつかの実施形態において、ボンディング層が、周辺回路の上に配設され得る。ボンディング層は、図６のボンディング層６９０であることが可能であり、同様の技法を使用して製作され得る。

【0135】

プロセスステップＳ１３２０において、３Ｄメモリアレイが、第２の基板の上に形成される。いくつかの実施形態において、３Ｄメモリアレイは、図５の３Ｄメモリアレイ５００であることが可能である。３Ｄメモリアレイは、複数のメモリセルおよびアレイインターコネクト層、たとえば、メモリセル３４０およびアレイインターコネクト層５６２を含むことが可能である。いくつかの実施形態において、３Ｄメモリアレイは、３ＤＮＡＮＤフラッシュメモリであり、少なくともメモリストリング（たとえば、メモリストリング２１２）および階段構造体を含むことが可能である。

【0136】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、第１の誘電体層５７６および第１の誘電体層５７６とは異なる第２の誘電体層（図には示されていない）を備えた複数の誘電体層ペア（本明細書で「交互の誘電体スタック」とも称される）を形成することを含むことが可能である。いくつかの実施形態において、第１の誘電体層は、酸化ケイ素であることが可能であり、第２の誘電体層は、窒化ケイ素であることが可能である。交互の誘電体スタックは、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。

【0137】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、また、複数のエッチトリムプロセスを使用することによって、交互の誘電体スタックの端部に階段構造体を形成することを含むことが可能である。

【0138】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、また、第２の誘電体層を除去すること、および、導体層５７４と交換し、交互の導体／誘電体スタック５７８を形成することを含むことが可能である。第２の誘電体層と導体層５７４との交換は、第１の誘電体層５７６に対して選択的な第２の誘電体層をウェットエッチングすることによって、および、導体層５７４によって構造体を充填することによって実施され得る。導体層５７４は、ポリシリコン、Ｗ、Ｃｏ、Ｔｉ、Ｔｉｎ、Ｔａ、ＴａＮ、Ａｌ、Ｎｉ、シリサイドなどを含むことが可能であり、ＣＶＤ、ＡＬＤなどによって充填され得る。

【0139】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、交互の導体／誘電体スタック５７８を貫通する複数のメモリストリング２１２を形成することをさらに含むことが可能である。いくつかの実施形態において、メモリストリング２１２を形成するための製作プロセスは、交互の導体／誘電体スタック５７８を通って垂直方向に延在するチャネル層３３８を形成することを含むことが可能である。いくつかの実施形態において、チャネル層３３８は、薄膜堆積プロセス（たとえば、ＣＶＤ、ＡＬＤなど）を使用することによって、アモルファスシリコン層またはポリシリコン層であることが可能である。

【0140】

いくつかの実施形態において、メモリストリング２１２を形成するための製作プロセスは、チャネル層３３８と交互の導体／誘電体スタック５７８の中の複数の導体／誘電体層ペアとの間にメモリフィルム３３７を形成することをさらに含むことが可能である。メモリフィルム３３７は、複合誘電体層、たとえば、複数の誘電体層（たとえば、ブロッキング層、ストレージ層、およびトンネリング層など）の組み合わせなどであることが可能である。

【0141】

ブロッキング層は、電荷の流出を阻止するために使用され得る。いくつかの実施形態において、ブロッキング層は、酸化ケイ素層、または、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＳｉＯ_２－ＳｉＯＮ－ＳｉＯ_２）多層スタックの組み合わせであることが可能である。いくつかの実施形態において、ブロッキング層は、高誘電率（高ｋ）誘電体（たとえば、酸化アルミニウム）を含む。１つの例において、ブロッキング層は、窒化ケイ素堆積プロセスの後にインサイチュ蒸気発生（ＩＳＳＧ：Ｉｎ－ＳｉｔｕＳｔｅａｍＧｅｎｅｒａｔｉｏｎ）酸化によって形成された酸化ケイ素層を含む。

【0142】

ストレージ層は、電荷を貯蔵するために使用され得る。ストレージ層の中での電荷のストレージおよび／または除去は、半導体チャネルのオン／オフ状態および／またはコンダクタンスに影響を及ぼすことが可能である。ストレージ層は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含むことが可能である。ストレージ層は、それに限定されないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素および窒化ケイ素の組み合わせ、または、それらの任意の組み合わせを含む、材料の１つまたは複数のフィルムを含むことが可能である。いくつかの実施形態において、ストレージ層は、１つまたは複数の堆積プロセスを使用することによって形成された窒化物層を含むことが可能である。

【0143】

トンネリング層は、電荷（電子またはホール）をトンネルさせるために使用され得る。トンネリング層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料であることが可能である。いくつかの実施形態において、トンネリング層は、堆積プロセスを使用することによって形成された酸化物層であることが可能である。

【0144】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、メモリストリング２１２の端部にエピタキシャル層５８０を形成することをさらに含むことが可能である。いくつかの実施形態において、エピタキシャル層５８０は、第２の基板の中に形成され得、エピタキシャルプラグ５８０としてそれぞれのメモリストリング２１２に対応することが可能である。エピタキシャル層５８０は、所望のドーピングレベルまで注入され得る。

【0145】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、複数のワードラインコンタクトを形成することをさらに含むことが可能である。図５に図示されているように、それぞれのワードラインコンタクト構造体２１４は、垂直方向に延在し、階段構造体の対応する導体層５７４への電気的接触を形成することが可能であり、それぞれの導体層５７４は、メモリストリング２１２のメモリセルを個別に制御することが可能である。いくつかの実施形態において、ワードラインコンタクト構造体２１４を形成するための製作プロセスは、ドライ／ウェットエッチングプロセス（導電性材料（たとえば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたポリシリコン、シリサイド、または、それらの任意の組み合わせなど）によって開口部を充填するがそれに続く）を使用して、絶縁層５６８を通して垂直方向の開口部を形成することを含む。導電性材料は、ＡＬＤ、ＣＶＤ、ＰＶＤ、メッキ、スパッタリング、または、それらの任意の組み合わせによって配設され得る。

【0146】

いくつかの実施形態において、３Ｄメモリアレイ５００の製作はアレイインターコネクト層５６２を形成することをさらに含むことが可能であり、アレイインターコネクト層５６２は、メモリストリングをワードラインおよびビットラインと電気的に接続することが可能である。図５に示されているように、いくつかの実施形態において、アレイインターコネクト層５６２は、絶縁層５６８の中に１つまたは複数のコンタクト構造体５６４および導電性ライン５６６を含むことが可能である。いくつかの実施形態において、アレイインターコネクト層５６２を形成するための製作プロセスは、絶縁層５６８を形成することを含むことが可能であり、絶縁層５６８の中のメモリストリング２１２と接触して複数のビットラインコンタクト５８４を形成することがそれに続く。絶縁層５６８は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料の１つまたは複数の層を含むことが可能である。絶縁層５６８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。ビットラインコンタクト５８４は、絶縁層５６８の中に開口部を形成すること（ＣＶＤ、ＰＶＤ、スパッタリング、蒸着、メッキ、または、それらの任意の組み合わせによって堆積された導電性材料（たとえば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔｉｎ、Ｔａ、ＴａＮ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなど）によって開口部を充填することがそれに続く）によって形成され得る。

【0147】

いくつかの実施形態において、アレイインターコネクト層５６２を形成するための製作プロセスは、絶縁層５６８の中に１つまたは複数の導電性ライン５６６および１つまたは複数のコンタクト構造体５６４を形成することをさらに含む。導体層およびコンタクト層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｔｉｎ、ＴａＮ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなどのような、導体材料を含むことが可能である。導体層およびコンタクト層は、任意の適切な公知のＢＥＯＬ方法によって形成され得る。

【0148】

いくつかの実施形態において、他の構造体が、また、３Ｄメモリアレイ（たとえば、ボンディング層、複数のインターコネクトＶＩＡ、および基板コンタクト）の上に形成され得、それらは、ボンディング層６９０、インターコネクトＶＩＡ５８６、および基板コンタクト５７２として、図５および図６に図示されている。

【0149】

いくつかの実施形態において、ボンディング層６９０は、アレイインターコネクト層５６２を完成させた後に、３Ｄメモリアレイ５００の上に配設され得る。ボンディング層６９０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。また、ボンディング層６９０は、たとえば、エポキシ樹脂、ポリイミド、ドライフィルム、感光性ポリマーなどの、接着材料を含むことが可能である。ボンディング層６９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。

【0150】

いくつかの実施形態において、インターコネクトＶＩＡ５８６は、アレイインターコネクト層５６２の中に形成され得、それは、３Ｄメモリアレイ５００の上の導電性ライン５６６および／またはコンタクト構造体５６４のうちの１つまたは複数と電気的に接続されている。インターコネクトＶＩＡ５８６の製作プロセスは、インターコネクトＶＩＡ４８６と同様であることが可能である。

【0151】

プロセスステップＳ１３３０において、周辺回路は、３Ｄメモリデバイスを形成するために、３Ｄメモリアレイと結合され得、３Ｄメモリデバイスは、図６の３Ｄメモリデバイス６００であることが可能である。

【0152】

いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、製品設計および製造戦略に応じて、ダイレベル（たとえば、ダイ－ツー－ダイまたはチップ－ツー－チップ）において、または、ウェハレベル（たとえば、ウェハ－ツー－ウェハまたはチップ－ツー－ウェハ）において、一緒に結合され得る。ウェハレベルにおけるボンディングは、高いスループットを提供することが可能であり、ここで、周辺回路４００を備えた第１の基板の上のすべてのダイ／チップは、３Ｄメモリアレイ５００を備えた第２の基板と同時に接合され得る。個々の３Ｄメモリデバイス６００は、ウェハボンディングの後にダイシングされ得る。他方では、ダイレベルにおけるボンディングは、ダイシングおよびダイテストの後に実施され得、ここで、周辺回路４００および３Ｄメモリアレイ５００の機能的なダイが、最初に選択され、次いで、３Ｄメモリデバイス６００を形成するために結合され得、３Ｄメモリデバイス６００のより高い生産量を可能にする。

【0153】

いくつかの実施形態において、３Ｄメモリアレイ５００は、逆さまにひっくり返されており、周辺回路の上方に位置決めされ得る（または、その逆もまた同様に可能である）。３Ｄメモリアレイ５００のアレイインターコネクト層５６２は、周辺回路４００の周辺インターコネクト層４６２と整合させられ得る。

【0154】

いくつかの実施形態において、アレイインターコネクト層５６２を周辺インターコネクト層４６２と整合させることは、３Ｄメモリアレイ５００のインターコネクトＶＩＡ５８６を周辺回路４００の対応するインターコネクトＶＩＡ４８６と整合させることによって実施される。結果として、対応するインターコネクトＶＩＡ同士は、ボンディングインターフェース６８８において接続され得、３Ｄメモリアレイ５００は、周辺回路４００と電気的に接続され得る。

【0155】

いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ハイブリッドボンディングによって接合され得る。ハイブリッドボンディング（特に、金属／誘電体ハイブリッドボンディング）は、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であることが可能であり、それは、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。図６に図示されているように、３Ｄメモリアレイ５００は、周辺回路４００と接合され得、それによって、ボンディングインターフェース６８８を形成する。

【0156】

いくつかの実施形態において、ボンディング層は、ハイブリッドボンディングの前に、周辺回路４００および／または３Ｄメモリアレイ５００の上に形成され得る。ボンディングインターフェース６８８において、ボンディングは、金属と金属とのボンディングに加えて、窒化ケイ素と窒化ケイ素との間、酸化ケイ素と酸化ケイ素との間、または、窒化ケイ素と酸化ケイ素との間で行われ得る。いくつかの実施形態において、ボンディング層は、また、ボンディング強度を強化するための接着剤材料（たとえば、エポキシ樹脂、ポリイミド、ドライフィルムなど）を含むことが可能である。

【0157】

いくつかの実施形態において、処理プロセスが、ボンディングインターフェース６８８におけるボンディング強度を強化するために使用され得る。処理プロセスは、絶縁層５６８／４６８の表面が化学結合を形成するように、アレイインターコネクト層５６２および周辺インターコネクト層４６２の表面を準備することが可能である。処理プロセスは、たとえば、プラズマ処理（たとえば、Ｆ、Ｃｌ、またはＨを含有するプラズマによる）または化学的プロセス（たとえば、ギ酸）を含むことが可能である。いくつかの実施形態において、処理プロセスは、熱的プロセスを含むことが可能であり、熱的プロセスは、真空または不活性環境（たとえば、窒素またはアルゴンによる）において、約２５０℃から約６００℃の温度で実施され得る。熱的プロセスは、インターコネクトＶＩＡ５８６とインターコネクトＶＩＡ４８６との間に金属相互拡散を引き起こすことが可能である。結果として、インターコネクトＶＩＡの対応するペアの中の金属材料は、互いに混合され得、または、ボンディングプロセスの後に合金を形成することが可能である。

【0158】

プロセスステップＳ１３４０において、第１の基板は、ボンディングの後に薄くされ得る。薄くするプロセスは、第１の基板の第２の側（または、バックサイド）から実施され得、第１の基板の第２の側は、第１の側の反対側にあり、周辺デバイスからより遠くに離れている。

【0159】

いくつかの実施形態において、ハンドルウェハ（たとえば、ガラス、プラスチック、またはシリコン）は、薄くするプロセスの前に、第２の基板に取り付けられ得る。いくつかの実施形態において、基板を薄くするプロセスは、研削、ドライエッチング、ウェットエッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含むことが可能である。

【0160】

プロセスステップＳ１３５０において、誘電体キャッピング層が、第１の基板の第２の側の上に堆積され得る。誘電体キャッピング層は、図７Ａ～図７Ｂおよび図１１Ａ～図１１Ｂの誘電体キャッピング層７９２であることが可能であり、同様のプロセスを使用して同様の材料から作製され得る。

【0161】

プロセスステップＳ１３６０において、１つまたは複数のトレンチ（たとえば、図８Ａ～図８Ｂのトレンチ８９４、および、図１１Ａ～図１１Ｂのトレンチ１１９４）が、第１の基板の第２の側から形成される。トレンチは、誘電体キャッピング層を貫通し、第１の基板の中へ延在する。いくつかの実施形態において、トレンチ８９４は、（図８Ａ～図８Ｂにあるように）周辺回路４００のＳＴＩ４５２の一部分を露出させる。いくつかの実施形態において、トレンチ１１９４は、（図１１Ａ～図１１Ｂにあるように）周辺回路４００の周辺インターコネクト層４６２の一部分を露出させる。

【0162】

いくつかの実施形態において、トレンチ８９４／１１９４は、第１の基板４３０のバックサイド４３０－２からのフォトリソグラフィーおよびエッチングを使用して形成され得る。エッチングプロセスは、ウェット化学エッチング、反応性イオンエッチング（ＲＩＥ）、高アスペクト比のプラズマエッチング、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０のシリコンは、ＳＦ_６化学を使用するプラズマエッチング、および、Ｃ_４Ｆ_８化学を使用する保護フィルム堆積を交互に行うことによってエッチングされ得る。

【0163】

プロセスステップＳ１３７０において、１つまたは複数のバックサイドディープトレンチアイソレーション（ＢＤＴＩ）（たとえば、図９Ａ～図９ＢのＢＤＴＩ９９６、および、図１２Ａ～図１２ＢのＢＤＴＩ１２９６）が、トレンチ８９４／１２９４の内側にトレンチ絶縁層を堆積させた後に形成され得る。トレンチ絶縁層（たとえば、図９Ａ～図９Ｂのトレンチ絶縁層９９５、および、図１２Ａ～図１２Ｂのトレンチ絶縁層１２９５）は、任意の適切なインシュレーター、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせであることが可能である。トレンチ絶縁層９９５／１２９５は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。いくつかの実施形態において、熱処理が、堆積の後に実施され、トレンチ絶縁層９９５／１２９５を高密度化することが可能である。

【0164】

いくつかの実施形態において、ＢＤＴＩは、第１の基板の第２の側にある誘電体キャッピング層７９２と同一平面上になることが可能である。いくつかの実施形態において、トレンチ８９４／１１９４の外側の過度のトレンチ絶縁層９９５／１２９５が、平坦化プロセス（たとえば、化学機械研磨、反応性イオンエッチングなど）を使用することによって除去され得る。

【0165】

要約すると、本開示は、メモリデバイスのためのバックサイドディープトレンチアイソレーション、および、それを作製する方法のさまざまな実施形態を説明している。

【0166】

いくつかの実施形態において、３次元（３Ｄ）メモリデバイスは、第１の基板の上に形成された周辺回路を含む。周辺回路は、第１の基板の第１の側にある複数の周辺デバイスと、複数の周辺デバイスの上に配設されている第１のインターコネクト層と、第１の基板の第２の側にあるディープトレンチアイソレーションであって、第１および第２の側は、第１の基板の反対の側であり、ディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ディープトレンチアイソレーションとを含む。また、３Ｄメモリデバイスは、第２の基板の上に形成されたメモリアレイを含む。メモリアレイは、少なくとも１つのメモリセルと、少なくとも１つのメモリセルの上に配設されている第２のインターコネクト層であって、メモリアレイの第２のインターコネクト層は、周辺回路の第１のインターコネクト層と結合されており、複数の周辺デバイスのうちの少なくとも１つは、少なくとも１つのメモリセルと電気的に接続されている、第２のインターコネクト層とを含む。

【0167】

いくつかの実施形態において、３次元（３Ｄ）メモリデバイスを形成するための方法は、複数の周辺デバイスおよび第１のインターコネクト層を有する周辺回路を第１の基板の第１の側に形成するステップを含む。また、方法は、複数のメモリセルおよび第２のインターコネクト層を有するメモリアレイを第２の基板の上に形成するステップを含む。方法は、周辺回路の第１のインターコネクト層をメモリアレイの第２のインターコネクト層と結合するステップであって、周辺回路の周辺デバイスのうちの少なくとも１つが、メモリアレイのメモリセルのうちの少なくとも１つと電気的に接続されるようになっている、ステップをさらに含む。また、方法は、第１の基板の第２の側に１つまたは複数のディープトレンチアイソレーションを形成するステップであって、第１および第２の側は、第１の基板の反対の側であり、１つまたは複数のディープトレンチアイソレーションは、少なくとも２つの近隣の周辺デバイスの間に電気的アイソレーションを提供するように構成されている、ステップを含む。

【0168】

【0169】

したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を完全に明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている開示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、開示および指針に照らして当業者によって解釈されることとなっているということが理解されるべきである。

【0170】

本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。

【0171】

概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。

【0172】

本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみに従って定義されるべきである。

【符号の説明】

【0173】

１００３次元（３Ｄ）メモリデバイス
１０１メモリ平面
１０３メモリブロック
１０５周辺部領域
１０８領域
２１０階段領域
２１１チャネル構造体領域
２１２メモリストリング
２１４コンタクト構造体
２１６スリット構造体
２１６－１スリット構造体
２１６－２スリット構造体
２１８メモリフィンガー
２２０上部選択ゲートカット
３００メモリアレイ構造体
３３０基板
３３１絶縁フィルム
３３２下側選択ゲート（ＬＳＧ）
３３３、３３３－１、３３３－２、３３３－３制御ゲート
３３４上部選択ゲート（ＴＳＧ）
３３５フィルムスタック
３３６チャネルホール
３３７メモリフィルム
３３８チャネル層
３３９コア充填フィルム
３４０、３４０－１、３４０－２、３４０－３メモリセル
３４１ビットライン（ＢＬ）
３４３金属インターコネクトライン
３４４ソースライン領域
４００周辺回路、ＣＭＯＳウェハ
４０１周辺領域
４３０第１の基板
４３０－１第１の側
４３０－２第２の側
４５０、４５０－１、４５０－２、４５０－３周辺デバイス
４５２シャロートレンチアイソレーション（ＳＴＩ）
４５４ウェル
４５４－１ｎウェル
４５４－２ｐウェル
４５４－３ディープｎウェル
４５６ゲートスタック
４５８ゲートスペーサー
４６０、４６０－１、４６０－２ソース／ドレイン
４６０－２Ｓソース
４６０－２Ｄドレイン
４６０－３ライトリードープトドレイン（ＬＤＤ）
４６２周辺インターコネクト層
４６４コンタクト構造体
４６６、４６６－１、４６６－２導電性ライン
４６８絶縁層
４７０金属レベル
４７０－２上側金属レベル、導電性レベル
４７０－１底部金属レベル、導電性レベル
４７２基板コンタクト
５００メモリアレイ
５３０第２の基板
５６２アレイインターコネクト層
５６４コンタクト構造体
５６６導電性ライン
５６８絶縁層
５７２基板コンタクト
５７４導体層
５７６第１の誘電体層
５７８交互の導体／誘電体スタック
５８０エピタキシャル層、エピタキシャルプラグ
５８２半導体層
５８４ビットラインコンタクト
５８６インターコネクトＶＩＡ
６００３Ｄメモリデバイス
６８８ボンディングインターフェース
６９０ボンディング層
７００３Ｄメモリデバイス
７０１領域
７９２誘電体キャッピング層
８０１３Ｄメモリデバイス
８９４トレンチ
９０１３Ｄメモリデバイス
９９５トレンチ絶縁層
９９６バックサイドディープトレンチアイソレーション（ＢＤＴＩ）
１００１３Ｄメモリデバイス
１１０１３Ｄメモリデバイス
１１９４トレンチ
１２０１３Ｄメモリデバイス
１２９５トレンチ絶縁層
１２９６バックサイドディープトレンチアイソレーション（ＢＤＴＩ）
１３００製作プロセス
ｄ深さ
ｓ間隔
ｗ幅

【図1】