特表2022-535022３次元メモリデバイスにおいて階段を形成するための方法および構造
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-08-04
(54)【発明の名称】３次元メモリデバイスにおいて階段を形成するための方法および構造
(51)【国際特許分類】
H01L 27/11575 20170101AFI20220728BHJP
H01L 21/336 20060101ALI20220728BHJP
【ＦＩ】
H01L27/11575
H01L29/78 371
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021571433
(86)(22)【出願日】2019-11-05
(85)【翻訳文提出日】2021-11-30
(86)【国際出願番号】 CN2019115668
(87)【国際公開番号】W WO2021087735
(87)【国際公開日】2021-05-14
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シンシン・リウ
(72)【発明者】
【氏名】ジンジン・ゲン
(72)【発明者】
【氏名】ジュ・ヤン
(72)【発明者】
【氏名】チェン・ズオ
(72)【発明者】
【氏名】シャンニン・ワン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP23
5F083EP76
5F083GA10
5F083GA27
5F083HA02
5F083HA06
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA06
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA53
5F083JA56
5F083PR21
5F083PR25
5F101BA45
5F101BB05
5F101BD16
5F101BD30
5F101BD34
5F101BH02
5F101BH11
(57)【要約】
３次元（３Ｄ）メモリデバイスおよびその製作方法の実施形態が開示される。一例では、３Ｄメモリデバイスは、複数の階段を有するメモリスタックを含む。各階段が、交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とを含み得る。階段の各々が、階段の頂面上に導体層のうちの１つを含み、この導体層のうちの１つが、（ｉ）誘電体層のうちの１つに接触する底部と、（ｉｉ）メモリスタックによって露出されて底部に接触する頂部とを有する。頂部の横方向の寸法は底部の横方向の寸法よりも小さくてよい。メモリスタックから遠位の頂部の終端は、ある距離だけ横方向に底部を超過する。
【特許請求の範囲】
【請求項1】
交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とをそれぞれ備える複数の階段を含むメモリスタックを備える３次元（３Ｄ）メモリデバイスであって、前記階段の各々が、前記階段の頂面上に前記導体層のうちの１つを備え、前記導体層のうちの前記１つが、（ｉ）前記誘電体層のうちの１つに接触する底部と、（ｉｉ）前記メモリスタックによって露出されて前記底部に接触する頂部とを備え、
前記頂部の横方向の寸法が前記底部の横方向の寸法よりも小さく、
前記メモリスタックから遠位の前記頂部の終端が、ある距離だけ横方向に前記底部を超過する、３Ｄメモリデバイス。
【請求項2】
前記頂部によって覆われ、横方向に前記距離を満たす絶縁部分をさらに備え、前記絶縁部分が、（ｉ）前記底部と前記階段の側面における前記１つまたは複数の導体層の残りの部分とを覆い、（ｉｉ）それぞれの前記階段の真下の別の階段の頂部と接触する、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
前記頂部の頂面がそれぞれの前記階段の直上の第３の階段の底面よりも高い、請求項２に記載の３Ｄメモリデバイス。
【請求項4】
前記距離が約０．１ｎｍ～約２０ｎｍの範囲である、請求項２に記載の３Ｄメモリデバイス。
【請求項5】
前記距離が約１ｎｍ～約１０ｎｍの範囲である、請求項４に記載の３Ｄメモリデバイス。
【請求項6】
前記絶縁部分が酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項２に記載の３Ｄメモリデバイス。
【請求項7】
前記メモリスタックが位置された絶縁構造と、前記絶縁構造の中に延在して前記導体層のうちのそれぞれ１つの頂部に接触するコンタクトと
をさらに備える、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
【請求項8】
交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とをそれぞれ備える複数の階段を含むメモリスタックを備える３次元（３Ｄ）メモリデバイスであって、前記階段の各々が、前記階段の頂面上に前記導体層のうちの１つを備え、前記導体層のうちの前記１つが、（ｉ）前記誘電体層のうちの１つに接触する底部と、（ｉｉ）前記メモリスタックによって露出されて前記底部に接触する頂部とを備え、
前記メモリスタックから遠位の前記頂部の終端は、約０．１ｎｍ～約２０ｎｍの範囲のある距離だけ横方向に前記底部を超過する、３Ｄメモリデバイス。
【請求項9】
前記距離が約１ｎｍ～約１０ｎｍの範囲である、請求項８に記載の３Ｄメモリデバイス。
【請求項10】
前記頂部によって覆われ、横方向に前記距離を満たす絶縁部分をさらに備え、前記絶縁部分が、（ｉ）前記底部と前記階段の側面における前記１つまたは複数の導体層の残りの部分とを覆い、（ｉｉ）それぞれの前記階段の真下の別の階段の頂部と接触する、請求項８または９に記載の３Ｄメモリデバイス。
【請求項11】
前記頂部の横方向の寸法が前記底部の横方向の寸法よりも小さい、請求項８に記載のメモリデバイス。
【請求項12】
前記絶縁部分が酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項８に記載の３Ｄメモリデバイス。
【請求項13】
前記メモリスタックが位置された絶縁構造と、前記絶縁構造の中に延在して前記導体層のうちのそれぞれ１つの前記頂部に接触するコンタクトと
をさらに備える、請求項８から１１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項14】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、交互配置された複数の犠牲層と複数の誘電体層とを備える誘電体スタックを形成するステップと、
前記誘電体スタックにおいて階段を形成するステップであって、前記階段が、前記複数の犠牲層のうちの１つまたは複数の犠牲層と、前記複数の誘電体層のうちの１つまたは複数の誘電体層とを備え、前記階段は、前記犠牲層のうちの１つを頂面に露出させ、前記１つまたは複数の犠牲層を側面に露出させる、ステップと、
前記１つまたは複数の犠牲層を覆うために、前記階段の側面を覆うように、絶縁部分を形成するステップと、
前記階段の前記頂面を覆うために犠牲部分を形成するステップであって、前記犠牲部分が犠牲層のうちの１つと接触する、ステップと、
前記１つまたは複数の犠牲層および前記犠牲部分を１つまたは複数の導体層で置き換えるステップと
を含む方法。
【請求項15】
前記絶縁部分を形成するステップが、前記階段を形成して、前記頂面における前記誘電体層のうちの１つを露出させるステップと、
絶縁層を形成して、前記階段の前記頂面および前記側面を覆うステップと、
前記階段の前記頂面における前記絶縁層の一部および前記誘電体層のうちの前記１つを除去して、犠牲層のうちの前記１つを露出させるステップであって、前記階段の前記側面における前記絶縁層の残りの部分が前記絶縁部分を形成する、ステップと
を含む、請求項１４に記載の方法。
【請求項16】
前記絶縁層を形成するステップが原子層堆積（ＡＬＤ）を実施するステップを含む、請求項１５に記載の方法。
【請求項17】
前記絶縁層の前記一部を除去するステップが異方性エッチングプロセスを実施するステップを含む、請求項１５または１６に記載の方法。
【請求項18】
前記絶縁層を形成するステップが酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つの層を堆積するステップを含む、請求項１６に記載の方法。
【請求項19】
前記犠牲部分を形成するステップが、犠牲膜を形成して、前記階段の前記頂面における前記犠牲層のうちの少なくとも前記１つを覆うステップと、
前記階段の前記側面における前記犠牲膜の一部を除去して前記絶縁部分を露出させるステップであって、前記階段の前記頂面における前記犠牲膜の残りの部分が前記犠牲部分を形成する、ステップと
を含む、請求項１４から１８のいずれか一項に記載の方法。
【請求項20】
前記絶縁層を形成するステップが、前記犠牲膜の材料とは異なる誘電材料の層を堆積するステップを含む、請求項１９に記載の方法。
【請求項21】
前記犠牲膜の前記一部を除去するステップが等方性エッチングプロセスを実施するステップを含む、請求項１９に記載の方法。
【請求項22】
前記犠牲膜を形成するステップが前記複数の犠牲層の材料と同じ犠牲材料の膜を堆積するステップを含む、請求項２１に記載の方法。
【請求項23】
前記１つまたは複数の犠牲層および前記犠牲部分を１つまたは複数の導体層で置き換えるステップが、前記１つまたは複数の犠牲層および前記犠牲部分を除去して１つまたは複数の横方向陥凹を形成するステップと、
導体材料を堆積して前記横方向陥凹を埋めて、前記１つまたは複数の導体層を形成するステップと
を含む、請求項１４から２２のいずれか一項に記載の方法。
【請求項24】
前記誘電体スタックが絶縁構造の中に収まるように、前記誘電体スタックを囲む絶縁構造を形成するステップと、前記絶縁スタックの中に延在して前記階段の前記頂面における導体層に接触するコンタクトを形成するステップと
をさらに含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
【背景技術】
【0002】
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および加工プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの形状のサイズが下限に近づくにつれて、プレーナプロセスおよび製作技術は難易度が高くなり、費用がかかるようになる。結果として、プレーナメモリセルの記憶密度は上限に近づく。
【0003】
３Ｄメモリアーキテクチャは、プレーナメモリセルの密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの信号のやりとりを制御するための周辺デバイスとを含む。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本明細書では、３Ｄメモリデバイスおよびその製作方法の実施形態が開示される。
【課題を解決するための手段】
【0005】
一例では、３Ｄメモリデバイスは、複数の階段を有するメモリスタックを含む。各階段が、交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とを含み得る。階段の各々が、階段の頂面上に導体層のうちの１つを含み、この導体層のうちの１つが、（ｉ）誘電体層のうちの１つに接触する底部と、（ｉｉ）メモリスタックによって露出されて底部に接触する頂部とを有する。頂部の横方向の寸法は底部の横方向の寸法よりも小さくてよい。頂部の、メモリスタックから遠位の終端は、ある距離だけ横方向に底部を超過する。
【0006】
別の例では、３Ｄメモリデバイスは、複数の階段を有するメモリスタックを含む。各階段が、交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とを含み得る。階段の各々が、階段の頂面上に導体層のうちの１つを含み得る。この導体層のうちの１つが、（ｉ）誘電体層のうちの１つに接触する底部と、（ｉｉ）メモリスタックによって露出されて底部に接触する頂部とを含み得る。頂部の、メモリスタックから遠位の終端は、約０．１ｎｍ～約２０ｎｍの範囲のある距離だけ横方向に底部を超過する。
【0007】
さらに別の例では、３Ｄメモリデバイスを形成するための方法は以下の動作を含む。最初に、誘電体スタックが、交互配置された複数の犠牲層と複数の誘電体層とを有するように形成され得る。誘電体スタックにおいて階段が形成され得る。階段は、複数の犠牲層のうちの１つまたは複数の犠牲層と、複数の誘電体層のうちの１つまたは複数の誘電体層とを含み得る。階段は、頂面において犠牲層のうちの１つを露出させ得、側面において１つまたは複数の犠牲層を露出させ得る。１つまたは複数の犠牲層を覆うために、階段の側面を覆うように、絶縁部分が形成され得る。階段の頂面を覆うために犠牲部分が形成されてよく、犠牲部分は犠牲層のうちの１つと接触する。１つまたは複数の犠牲層および犠牲部分が１つまたは複数の導体層で置換され得る。
【0008】
添付図面は、本明細書に組み込まれて本明細書の一部を構成するものであって、本開示の実施形態を示し、本開示の原理を説明するため、また当業者が本開示を作製し、かつ利用することを可能にするために、記述とともにさらに役立つ。
【図面の簡単な説明】
【0009】
【図1】複数の階段を有する３Ｄメモリデバイスを示す概略図である。
【図2】３Ｄメモリデバイスにおいて階段を形成するための方法を示す図である。
【図3】いくつかの実施形態による、３Ｄメモリデバイスにおいて階段を形成するための例示的方法を示す図である。
【図4】いくつかの実施形態による、３Ｄメモリデバイスにおいて階段を形成するための例示的方法を示す流れ図である。
【発明を実施するための形態】
【0010】
本開示の実施形態が添付図面を参照しながら説明される。
【0011】
特定の構成や機構が論じられるが、これは説明のみを目的とするものであることを理解されたい。当業者なら、本開示の趣旨および範囲から逸脱することなく他の構成および機構が使用され得ることを認識するであろう。当業者には、他の種々の用途において本開示が採用され得ることが明らかであろう。
【0012】
本明細書における「１つの実施形態」、「一実施形態」、「例示的実施形態」、「いくつかの実施形態」などに対する参照は、説明される実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造または特性を含んでいるとは限らないことを指示するものである。その上に、そのような慣用句は、必ずしも同一の実施形態を参照するわけではない。さらに、一実施形態に関連して特定の特徴、構造、または特性が説明されるときには、明示的に説明されたか否かにかかわらず、他の実施形態に関連して、そのような特徴、構造、または特性に影響を及ぼす、当業者の知識の範囲内にあるはずである。
【0013】
一般に、専門用語は、文脈における使用法から、少なくとも部分的に理解され得る。たとえば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも部分的に依拠して、何らかの特徴、構造、もしくは特性を単数の意味で記述するために使用され得、または特徴、構造、もしくは特性の組合せを複数の意味で記述するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依拠して、単数の使用法または複数の使用法を伝えるものと理解されてよい。加えて、「に基づいて」という用語は、必ずしも要因の排他的なセットを伝えるように意図されたものではなく、これも、文脈に少なくとも部分的に依拠して、必ずしも明確には記述されていない、さらなる要因の存在を許容すると理解されてよい。
【0014】
本開示における「上に（ｏｎ）」、「の上に（ａｂｏｖｅ）」、および「をおおって（ｏｖｅｒ）」は、「上に（ｏｎ）」が「あるものの上に直接」という意味ばかりでなく「中間のフィーチャまたは層を間に挟んでその上に」という意味をも含み、また「の上に（ａｂｏｖｅ）」または「をおおって（ｏｖｅｒ）」が、あるもの「の上に（ａｂｏｖｅ）」または「をおおって（ｏｖｅｒ）」という意味ばかりでなく「中間のフィーチャまたは層を間に挟むことなくその上に」という意味をも含むことができるように、最も広範な意味に解釈されるべきであることが容易に理解されよう。
【0015】
さらに、「の下の（ｂｅｎｅａｔｈ）」、「より下の（ｂｅｌｏｗ）」、「より低い（ｌｏｗｅｒ）」、「より上の（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」等の空間的に相対的な用語は、本明細書では、記述を容易にするために、図に示される１つの要素またはフィーチャの別の要素またはフィーチャとの関係を記述するために使用され得る。これらの空間的に相対的な用語は、デバイスの使用または動作において、図に表された配向に加えて異なる配向を包含するように意図される。その装置は、違った風に（９０度回転して、または他の配向に）配向されてよく、したがって、本明細書で使用される空間的に相対的な記述は同様に解釈されてよい。
【0016】
本明細書で使用される「基板」という用語は、後続の材料層を上に追加される材料を指す。基板自体がパターニングされてよい。基板の頂部に追加される材料はパターニングされてよく、またはパターニングされなくてもよい。さらに、基板は、シリコン、ゲルマニウム、砒化ガリウム、りん化インジウムなどの多様な半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなど非導電材料から作製され得る。
【0017】
本明細書で使用される「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下の構造もしくは上の構造の全体にわたって延在してよく、または下の構造もしくは上の構造よりも狭い範囲でよい。さらに、層は、連続構造体の厚さ未満の厚さを有する、均一または不均一な連続構造体の領域であり得る。たとえば、層は、連続構造体の、頂面における水平面の対の間、底面における水平面の対の間、または頂面と底面との間にある任意の水平面の対の間に配置され得る。層は、水平に延在し得、垂直に延在し得、かつ／またはテーパ面に沿って延在し得る。基板は層であり得、１つもしくは複数の層を含むことができ、かつ／または基板上、基板の上、および／もしくは基板の下に、１つもしくは複数の層があり得る。１つの層が複数の層を含むことができる。たとえば、インターコネクト層は、１つまたは複数の導体およびコンタクト層（これにインターコネクトラインおよび／またはビアコンタクトが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
【0018】
本明細書で使用される「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定された、構成要素またはプロセス動作に関する特性またはパラメータの所望の値、すなわち目標値を、所望の値を上回る値および／または所望の値を下回る値の範囲とともに指すものである。値の範囲は、製造のプロセスまたは公差におけるわずかな変動によるものであり得る。本明細書で使用される「約」という用語は、対象の半導体デバイスに関連した特定の技術ノードに基づいて変化し得る所与の量の値を指示するものである。特定の技術ノードを基に、「約」という用語は、たとえば値の１０～３０％の範囲内で変化する所与の量の値（たとえば値の±１０％、±２０％、または±３０％）を指示することができる。
【0019】
本明細書で使用される「３Ｄメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように、直列接続されたメモリセルトランジスタが、横方向に配向された基板上で、垂直に配向されたストリングを指す。本明細書で使用される「垂直の／垂直に」という用語は、基板の横方向の面に対して名目上垂直であることを意味する。
【0020】
本明細書で使用される「階段」、「段」および「レベル」という用語は、区別なく使用され得る。本明細書で使用される階段構造は、水平面の第１の縁部から上方へ延在する第１の垂直面に各水平面が接し、水平面の第２の縁部から下方へ延在する第２の垂直面にも各水平面が接するように、少なくとも２つの水平面および少なくとも２つの垂直面を含む面のセットを指す。「階段」は、接する面のセットの高さにおける垂直のシフトを指す。「階段構造」は、垂直に延在する複数の階段を有する構造を指す。
【0021】
より大きいメモリ容量に対する需要が増加し続けているので、３Ｄメモリデバイスに階段構造が導入された。メモリセルが垂直および横方向に分布する３Ｄメモリデバイスは、垂直方向に沿って所望数の（たとえば３２、６４、および９６の）階段／レベルを有することができる。多くの場合、３Ｄメモリデバイスは、最初に、それぞれに１つまたは複数の犠牲層／誘電体層がある複数の階段を有する階段構造を形成することによって形成され得る。次いで、犠牲層が導体層で置換され、導体層上に、周辺回路に対して電気的に接続するためのコンタクトが形成される。３Ｄメモリデバイスは垂直に（たとえば９６レベル以上に）スケールアップし続けるので、より薄い犠牲層／誘電体層の対が使用される。犠牲層がより薄ければ導体層もより薄くなり得る。
【0022】
絶縁構造に配置された階段構造が延在することにより、導体層を露出させる開口を形成するが、より薄い導体層は、コンタクトの形成において、多くの場合絶縁構造をパターニングすることによって形成されるエッチング停止層として働くのが困難なことがある。救済策として、コンタクトと接触する導体層が厚くされる。やり方の１つには、導体層で置換される前に犠牲層を厚くするために、たとえば原子層堆積（ＡＬＤ）を使用して、犠牲層上に犠牲膜（たとえばシリコン窒化膜）を堆積させるものがある。ＡＬＤの結果として、犠牲膜が階段の側面をも覆うことができ、側面における犠牲膜の余剰部分を除去するために、多くの場合エッチバックプロセスが実施され、後続のゲート置換プロセスにおいて側面に望ましくない導体部分が形成されて短絡を引き起こすのを防止する。しかしながら、エッチバックプロセスによって、側面に露出した犠牲層の部分まで除去されてしまうこともあり、犠牲層の全領域が低減される。これによって、導体層の全領域が低減され、３Ｄメモリデバイスの抵抗が増加してしまう。したがって階段構造の製作を改善する必要がある。
【0023】
本開示による様々な実施形態が、メモリスタックを有する３Ｄメモリデバイスを提供する。メモリスタックは、複数の階段を含み、階段構造を形成する。各階段の頂面には、コンタクトに接触して配設された導体層がある。それぞれの階段の頂面における導体層は、コンタクトを形成するためのエッチング停止層として機能するのに十分な厚さを有し得、一方、階段における他の導体層の合計面積は不変である（たとえば、製作プロセスによる影響／低減はなかった）。階段の頂面における導体層が厚いので、導体層の抵抗増加は、わずかであるかまたはゼロである。
【0024】
具体的には、犠牲層が導体層で置換される前に、複数の階段を有するスタック構造が形成され得る。各階段のそれぞれの頂面上にはそれぞれの犠牲層が配設され得る。階段の側面を覆う絶縁部分を形成するために、（たとえばＡＬＤを使用して）絶縁層を堆積してエッチバックすることができる。後続の製作動作において導体層がエッチングされる／損傷を受けるのを防止するために、絶縁部分が、階段の側面の導体層を覆うことができる。絶縁層は、酸化シリコンおよび／または高誘電率（ｈｉｇｈ－ｋ）の誘電材料などを堆積して形成され得る任意の適切な絶縁材料を含むことができる。次いで、頂面を覆うとともに、犠牲層の露出した部分に接触する部分を形成するために、犠牲膜を堆積してエッチバックすることができる。次いで、犠牲層および犠牲膜の部分が、同一のプロセス（たとえばゲート置換プロセス）において複数の導体層で置換され得る。犠牲層の長さ／幅は維持され得る。したがって、階段の頂面における導体層は、それぞれが、導体層を形成するためのエッチング停止層として機能するように、より厚いものであり得る。
【0025】
本開示による３Ｄメモリデバイスでは、各階段の頂面における導体層は頂部および底部を含み得る。底部は下の誘電体層に接触してよく、頂部は底部の上にあってコンタクトに接触し得る。頂部の、メモリスタックから遠位の終端は、側面を覆うそれぞれの絶縁部分の厚さに基づいて決まる距離だけ底部を超えてよい。絶縁部分は頂部によって覆われ得る。距離（すなわち絶縁部分の厚さ）は約０．１ｎｍ～約２０ｎｍであり得る。いくつかの実施形態では、この距離は約１ｎｍ～約１０ｎｍである。
【0026】
図１は、基板１０２の上にメモリスタック１１２を有する３Ｄメモリデバイス１００を示す。メモリスタック１１２は、交互配置された複数の導体層１０６と複数の誘電体層１０８とを含み得、複数の３Ｄメモリストリング１１０がメモリスタック１１２の中を基板１０２へと延在する。３Ｄメモリデバイス１００は絶縁構造１１６をも含み得、絶縁構造１１６の中に、メモリスタック１１２が配置されており、複数のコンタクト１１４が絶縁構造１１６の中に延在してそれぞれの導体層１０６と接触する。なお、構造物／デバイスの中の構成要素の空間的関係をさらに示すために、図１～図３にはｘ軸、ｙ軸、およびｚ軸が追加されている。たとえば、基板１０２は、ｘ軸およびｙ軸（横方向）において横方向に延在する２つの横方向の面（たとえば頂面および底面）を含む。本明細書で使用される、半導体デバイス（たとえば３Ｄメモリデバイス１００）の１つの構成要素（たとえば層またはデバイス）が別の構成要素（たとえば層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかということは、基板がｚ軸における半導体デバイスの最下面に配置されているとき、半導体デバイスの基板（たとえば基板１０２）に対してｚ軸（垂直方向すなわち厚さ方向）において判定される。空間的関係を説明するために、本開示の全体にわたって同一の概念が適用される。
【0027】
いくつかの実施形態では、基板１０２は、シリコン（たとえば単一の結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、またはその他の適切な材料を含む。いくつかの実施形態では、絶縁構造１１６は酸化シリコンを含む。いくつかの実施形態では、コンタクト１１４は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、不純物添加シリコン、シリサイド、または任意のその組合せを含んでいる導体材料を含む。
【0028】
メモリスタック１１２は、複数の階段１０４を含み得、階段構造を形成する。メモリスタック１１２は、ｘ軸およびｙ軸において延在する交互配置された複数の導体層１０６と複数の誘電体層１０８とを含み得、ｚ軸／垂直方向に沿って積み重なる複数の導体／誘電体の対を形成する。メモリスタック１１２において交互配置された導体層１０６と誘電体層１０８とは、垂直方向に沿って交互に並ぶことができる。言い換えれば、メモリスタック１１２の頂部または底部にあるものを除いて、各導体層１０６の両側に２つの誘電体層１０８が隣接し得、各誘電体層１０８の両側に２つの導体層１０６が隣接し得る。導体層１０６は、それぞれが同一の厚さまたは異なる厚さを有し得る。同様に、誘電体層１０８は、それぞれが同一の厚さまたは異なる厚さを有し得る。導体層１０６は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、不純物添加シリコン、シリサイド、または任意のその組合せを含んでいる導体材料を含み得る。誘電体層１０８は、限定はしないが、酸化シリコン、窒化ケイ素、酸窒化ケイ素、または任意のその組合せを含んでいる誘電材料を含み得る。
【0029】
３Ｄメモリストリング１１０と導体層１０６との交点が、メモリスタック１１２におけるメモリセルの配列を形成することができる。いくつかの実施形態では、各３Ｄメモリストリング１１０は、半導体チャネルおよびメモリ膜を含む「電荷捕獲」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単一の結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜は、トンネリング層、記憶層（「電荷捕獲／記憶層」としても知られている）、および遮断層を含む複合誘電体層である。各３Ｄメモリストリング１１０が円筒形状（たとえばポスト形状）を有し得る。いくつかの実施形態によれば、メモリ膜の半導体チャネル、トンネリング層、記憶層、および遮断層は、ポスト形の中心から外表面に向かう方向に沿ってこの順に配置される。トンネリング層は、酸化シリコン、酸窒化ケイ素、または任意のその組合せを含み得る。記憶層は、窒化シリコン、酸窒化ケイ素、シリコン、または任意のその組合せを含み得る。遮断層は、酸化シリコン、酸窒化ケイ素、ｈｉｇｈ－ｋ誘電体、または任意のその組合せを含み得る。一例では、遮断層は、酸化シリコン／酸窒化ケイ素／酸化シリコン（ＯＮＯ）の複合層を含み得る。別の例では、遮断層は、酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ２）またはタンタルオキサイド（Ｔａ２Ｏ５）層などのｈｉｇｈ－ｋ誘電体層などを含み得る。
【0030】
いくつかの実施形態では、３Ｄメモリストリング１１０は、（それぞれワード線の一部である）複数のコントロールゲートをさらに含む。メモリスタック１１２における各導体層１０６が、３Ｄメモリストリング１１０の各メモリセルに対するコントロールゲートとして働き得る。いくつかの実施形態では、各３Ｄメモリストリング１１０が、垂直方向におけるそれぞれの終端において２つのプラグを含む。３Ｄメモリストリング１１０の下端にあって半導体チャネルに接触する１つのプラグは、基板１０２からエピタキシャル成長させた単一結晶のシリコンなどの半導体材料を含み得る。このプラグは、３Ｄメモリストリング１１０のソース選択ゲートによって制御されるチャネルとして機能し得る。基板１０２が３Ｄメモリデバイス１００の最下面に配置されているとき、本明細書で使用される、構成要素（たとえば３Ｄメモリストリング１１０）の「上端」は、ｚ軸において基板１０２から遠い終端であり、構成要素（たとえば３Ｄメモリストリング１１０）の「下端」は、ｚ軸において基板１０２に近い終端である。もう一つのプラグは半導体材料（たとえばポリシリコン）を含むことができる。製作プロセス中に３Ｄメモリストリング１１０の上端を覆うことにより、他方のプラグは、３Ｄメモリストリング１１０の中に満たされている酸化シリコンおよび窒化ケイ素などの誘電体のエッチングを防止するためのエッチング停止層として機能することができる。いくつかの実施形態では、他方のプラグは３Ｄメモリストリング１１０のドレインとして機能する。
【0031】
図１に示されるように、各階段１０４は、垂直方向に沿って積み重なる１つまたは複数の導体／誘電体の対を含み得る。いくつかの実施形態では、各階段１０４は、それぞれの頂面上に配設されてそれぞれのコンタクト１１４と接触する導体層１０６を含み、これが、メモリスタック１１２の周辺回路（図示せず）に対して電気的に接続される。
【0032】
図２Ａおよび図２Ｂは、階段構造における階段を形成するための、既存の動作を使用する部分的製作プロセス２００を示す。図２Ｂは、図２Ａから続くものである。具体的には、図２Ａおよび図２Ｂは、ゲート置換プロセスに先んじて各階段の頂面における犠牲層を厚くするためのプロセスを示す。製作プロセス２００のステップ（Ｉ）に示されるように、複数の階段を有する階段構造２０２が形成され得る。図示の容易さのために、図２Ａおよび図２Ｂから基板が省略されており、２つの連続した階段２０２－１と２０２－２とで階段構造２０２における階段を表現するように示されている。階段構造２０２は、垂直方向に沿って積み重なる交互配置された複数の誘電体層２０４と複数の犠牲層２０６とを含む。犠牲層２０６は、誘電体層２０４の材料とは異なる適切な材料を含むことができ、後続のゲート置換動作において導体層で置換され得る。たとえば、犠牲層２０６は窒化ケイ素を含み、誘電体層２０４は酸化シリコンを含む。階段２０２－１および２０２－２の各々が、１つまたは複数の犠牲層／誘電体層の対を含む。階段２０１－１および２０２－２が側面２０８をそれぞれ含み、側面２０８が、垂直方向に沿って延在し、それぞれの階段の犠牲層２０６を露出させる。
【0033】
製作プロセス２００のステップ（Ｉ）および（ＩＩ）に示されるように、階段構造２０２が垂直にエッチングされて、各階段（たとえば２０２－１および２０２－２）の頂面上に犠牲層２０６が露出する。ステップ（ＩＩＩ）において、少なくとも、たとえば２０２－１および２０２－２といった階段の頂面を覆うために犠牲膜２１０が堆積されて、たとえば犠牲層２０６の厚さと犠牲膜２１０の厚さとの合計である、各階段の頂面における犠牲材料の総厚が、所望の値／範囲まで増加する。犠牲膜２１０はＡＬＤによって形成され得、たとえば窒化ケイ素を含むことができる。ステップ（ＩＩＩ）において陥凹エッチングが実施され、たとえば２０２－１および２０２－２といった階段の側面２０８の犠牲膜２１０の任意の部分が除去される。陥凹エッチングによって、たとえば２０２－１および２０２－２といった各階段の頂面における犠牲材料の一部も除去され得、頂面における犠牲材料の最終的な厚さが、ゲート置換プロセスにとって好ましいものになる。続いてたとえば２０２－１および２０２－２といった階段の頂面上に形成された導体層も、続いてコンタクトを形成するためのエッチング停止層として機能するのに十分な厚さを有し得る。
【0034】
しかしながら、ステップ（ＩＶ）に示されるように、陥凹エッチングは、側面２０８の犠牲膜２１０の一部を除去するばかりでなく、たとえば２０２－１および２０２－２といった階段の側面２０８に露出した、各犠牲層２０６の一部を不必要に除去してしまう可能性がある。そこで、犠牲層２０６のｘ軸に沿った長さ／幅が縮小され、ゲート置換プロセスによって形成された、メモリスタックにおける導体層のｘ軸に沿った長さ／幅が縮小される。この部分は、ｘ軸に沿って約２０ｎｍ～約５０ｎｍであり、たとえば約３０ｎｍである。後続の動作において、犠牲層２０６が導体層で置換された後に、犠牲層２０６を除去することによって形成された空間を埋めるように絶縁構造が形成され、犠牲層２０６の一部が除去されたことにより、この絶縁構造の横方向の距離／空間は約２０ｎｍ～約５０ｎｍとなり、たとえば約３０ｎｍとなる。導体層の抵抗が不必要に増加する恐れがある。
【0035】
本開示の実施形態は、基板と、階段構造を有するメモリスタックと、複数のメモリストリングと、メモリスタックが配置されている絶縁構造とを含む、３Ｄメモリデバイスの階段の構造と製作方法とを提供するものである。３Ｄメモリデバイスの全体構造は３Ｄメモリデバイス１００に類似し得る。メモリスタック／階段構造は、階段１０４に類似して、ｚ軸に沿って積み重なった複数の階段を含み得る。しかしながら、階段を形成するための本開示の構造および製作方法は、既存の技術とは異なるものであり得、図３Ａ～図３Ｃにおいて詳細に説明される。本開示では、３Ｄメモリデバイスにおける、たとえばすべての階段といった複数の階段の製作および構造を表現するために、２つの連続した階段が示される。図示の簡単さのために、本開示の実施形態は、たとえば導体層の長さ／幅を縮小することなく、コンタクトに接触する導体層を厚くして階段を形成することを強調しており、他の部分は図３Ａ～図３Ｃの説明から省略されている。
【0036】
図３Ａ～図３Ｃは、いくつかの実施形態による、メモリスタックの中に複数の階段を形成するための例示的製作方法３００を示すものである。図３Ｂは図３Ａから続くものであり、図３Ｃは図３Ｂから続くものである。このメモリスタックでは、導体層の、ｘ軸に沿った長さ／幅は維持されている（すなわち、犠牲層の長さ／幅は、製作プロセスによる影響を受けていない）。図４は、いくつかの実施形態による方法３００の流れ図４００を示す。方法３００に示された動作は網羅的なものでなく、示された動作のうち任意のものの、前、後、または途中でも、他の動作が実施され得ることが理解される。さらに、動作のうちのいくつかは同時に実施されてよく、または図３および図４に示されたものとは異なる順序で実施されてもよい。
【0037】
図４を参照して、方法３００は動作４０２から始まって、複数の階段を有するスタック構造が形成され、各階段において、それぞれの頂面に誘電体層が露出され、それぞれの側面に１つまたは複数の犠牲層が露出される。図３Ａは対応する構造を示す。
【0038】
図３Ａのステップ（Ｉ）に示されるように、基板（図示せず）上に、たとえば３０２－１および３０２－２といった複数の階段を有する階段構造３０２が形成され得る。階段構造３０２は、垂直方向に沿って交互に積み重ねられた複数の誘電体層３０４と複数の犠牲層３０６とを含み得る。各犠牲層３０６とその下の誘電体層３０４とで、犠牲層／誘電体層の対を形成し得る。いくつかの実施形態では、たとえば３０２－１および３０２－２といった各階段が、１つまたは複数の犠牲層／誘電体層の対を含む。すなわち、各階段が、垂直方向に沿って交互に配置された１つまたは複数の犠牲層３０６と１つまたは複数の誘電体層３０４とを含み得る。いくつかの実施形態では、各階段が２つ以上の犠牲層／誘電体層の対を含む。たとえば、犠牲層３０６と誘電体層３０４とが異なる材料を含み得、したがって、たとえばゲート置換プロセスで選択的にエッチングされ得る。
【0039】
階段構造３０２は、複数の交互配置された初期の誘電体層と初期の犠牲層とを有するスタック構造を、たとえばそれぞれのスタック構造の上にパターニングされたＰＲ層といったエッチングマスクを使用して繰り返しエッチングすることによって形成され得る。それぞれの初期の犠牲層とその下の初期の誘電体層とが、誘電体の対と称されることがある。いくつかの実施形態では、１つまたは複数の誘電体の対が、１つのレベル／階段を形成することができる。階段構造３０２の形成中に、ＰＲ層がトリミングされ（たとえば、大抵の場合は全方向から、材料スタックの境界から内向きに漸増的にエッチングされ）、スタック構造の露出した部分をエッチングするためのエッチングマスクとして使用される。トリミングされるＰＲの量は、階段の寸法（たとえば決定要因）に直接関連付けられ得る。ＰＲ層は、適切なエッチング（たとえばウェットエッチングなどの等方性エッチングプロセス）を使用してトリミングされ得る。階段構造３０２を形成するために、１つまたは複数のＰＲ層を連続的に形成してトリミングすることができる。ＰＲ層をトリミングした後に、初期の犠牲層とその下の初期の誘電体層との両方の部分を除去するために、適切なエッチング液を使用して、各誘電体の対がエッチングされ得る。エッチングされた初期の犠牲層および初期の誘電体層が、それぞれ犠牲層３０６および誘電体層３０４を形成し得、これらがスタック構造の階段を形成する。次いでＰＲ層が除去され得る。
【0040】
ステップ（Ｉ）に示されるように、階段構造３０２がエッチングされて、たとえば３０２－１および３０２－２といった各階段の頂面に誘電体層３０４が露出する。各階段が側面３０８を含み得、それぞれの階段において１つまたは複数の犠牲層３０６が露出している。いくつかの実施形態では、側面３０８は、それぞれの階段の頂面における誘電体層３０４を含む１つまたは複数の誘電体層３０４をも露出させる。
【0041】
【0042】
図３Ａのステップ（ＩＩ）に示されるように、階段構造３０２の、たとえば３０２－１および３０２－２といった階段の、少なくとも側面３０８を覆うために絶縁層３１２が形成され得る。絶縁層３１２は、少なくとも、たとえば３０２－１および３０２－２といった階段の側面３０８に露出した犠牲層３０６を覆い得る。いくつかの実施形態では、絶縁層３１２は、たとえば、たとえば３０２－１および３０２－２といった階段の頂面をも部分的または全面的に覆い、頂面における誘電体層３０４と接触する。説明の容易さのために、絶縁層３１２は、それぞれの階段（たとえば３０２－１／３０２－２）の頂面にそれぞれ堆積された複数の第１の部分３１２－１と、階段（たとえば３０２－１／３０２－２）の側面にそれぞれ堆積された複数の第２の部分３１２－２とを含み得る。絶縁層３１２はＡＬＤなどの適切な堆積プロセスを使用して形成され得、ＡＬＤを使用して形成することができる誘電材料を含み得る。絶縁層３１２は、誘電体層３０４と同一の材料または誘電体層３０４とは異なる材料を含み得る。絶縁層３１２は、誘電体層３０４と同一の材料を含むこともまたは異なる材料を含むことも可能である。いくつかの実施形態では、（後続のステップに示される）犠牲膜３１０と同一の材料を有する犠牲層３０６のエッチバックを防止するために、絶縁層３１２によって犠牲膜３１０のエッチングを阻止するように、絶縁層３１２は、犠牲膜３１０の材料とは異なる誘電材料を含む。たとえば、犠牲膜３１０のエッチングの間に絶縁層３１２が除去されるのを防止するために、絶縁層３１２の誘電材料は、犠牲膜３１０の材料と比較して十分に高いエッチング選択性を有し得る。いくつかの実施形態では、絶縁層３１２は、酸化シリコンならびに／または酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ２）、および／もしくはタンタルオキサイド（Ｔａ２Ｏ５）などのｈｉｇｈ－ｋ誘電材料を含む。いくつかの実施形態では、絶縁層３１２は酸化シリコンを含む。絶縁層３１２は、後続の動作において犠牲層３０６がエッチングされるのを防止するために、十分に厚いものでよい。いくつかの実施形態では、絶縁層３１２を形成するために、化学気相堆積法（ＣＶＤ）および／または物理気相堆積法（ＰＶＤ）などの他の適切な堆積方法も使用される。
【0043】
図４に戻って、方法３００は、絶縁層を形成した後に動作４０６に進んで、階段の頂面における絶縁層および誘電体層の第１の部分を除去し、（ｉ）階段の側面の絶縁層の第２の部分を保ち、（ｉｉ）階段の頂面において犠牲層を露出させる。図３Ｂは対応する構造を示す。
【0044】
図３Ｂのステップ（ＩＩＩ）に示されるように、たとえば３０２－１および３０２－２といった各階段の頂面における絶縁層３１２の第１の部分３１２－１および誘電体層３０４が除去され得る。絶縁層３１２の第２の部分３１２－２は、階段の側面３０８に保たれ得る。（たとえば、除去されるそれぞれの誘電体層３０４の下の）犠牲層３０６が、たとえば３０２－１および３０２－２といった各階段の頂面において露出され得る。絶縁層３１２の第２の部分３１２－２のｘ軸に沿った厚さＤは、０．１ｎｍ～２０ｎｍなど、約０．１ｎｍ～約２０ｎｍであり得る。いくつかの実施形態では、第２の部分３１２－２の厚さは、１ｎｍ～１０ｎｍ（たとえば、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、８．５ｎｍ、９ｎｍ、９．５ｎｍ、１０ｎｍといった値のいずれかを下限とする範囲、またはこれらの値のうちの２つによって定義される範囲）など、約１ｎｍ～約１０ｎｍである。いくつかの実施形態では、絶縁層３１２の第２の部分３１２－２の厚さＤは、図２Ｂのステップ（ＩＶ）においてエッチバックされる、犠牲層２０６の一部の厚さよりも薄い。絶縁層３１２の第１の部分３１２－１と誘電体層３０４とを除去するために、たとえばドライエッチングといった異方性エッチングプロセスが採用される。第２の部分３１２－２の厚さを所望の範囲までトリミングするために、任意選択で、たとえばウェットエッチングといった等方性エッチングプロセスが採用され得る。
【0045】
【0046】
図３Ｂのステップ（ＩＶ）に示されるように、少なくともたとえば３０２－１および３０２－２といった各階段の頂面を覆うために、犠牲膜３１０が形成され得る。犠牲膜３１０は、たとえば３０２－１および３０２－２といった階段の頂面の犠牲層３０６と接触し得る。いくつかの実施形態では、犠牲膜３１０は、たとえば３０２－１および３０２－２といった階段の側面３０８をも、たとえば部分的または全面的に覆う。犠牲膜３１０は、犠牲層３０６の材料と同一の材料を含み得、後に各階段の頂面上に十分に厚い導体層を形成することを可能にする好ましい厚さを有し得る。いくつかの実施形態では、犠牲膜３１０は、ＡＬＤなどの適切な堆積プロセスを使用して堆積される。いくつかの実施形態では、犠牲膜３１０を形成するためにＣＶＤおよび／またはＰＶＤなどの他の適切な堆積方法も使用される。
【0047】
図４に戻って、方法３００は、犠牲膜を形成した後に動作４１０に進んで、階段の側面における犠牲膜の第１の部分を除去し、（ｉ）階段の頂面における犠牲膜の第２の部分を保ち、（ｉｉ）階段の側面における絶縁層の第２の部分を露出させる。図３Ｃは対応する構造を示す。
【0048】
図３Ｃのステップ（Ｖ）に示されるように、たとえば３０２－１および３０２－２といった階段の側面３０８における犠牲膜３１０の第１の部分が除去され得、絶縁層３１２の第２の部分３１２－２が露出され得る。犠牲膜３１０の第１の部分を除去するために、たとえばウェットエッチングといった等方性エッチングプロセスが実施され得る。たとえば３０２－１および３０２－２といった階段の頂面における犠牲膜３１０の残りの部分が、犠牲膜３１０の第２の部分３１０－２を形成し得る。犠牲膜３１０のそれぞれの第２の部分３１０－２が、それぞれの階段の頂面におけるそれぞれの犠牲層３０６と接触し得る。
【0049】
ステップ（Ｖ）に示されるように、第２の部分３１０－２は、たとえば３０２－１および３０２－２といった各階段の頂面におけるそれぞれの犠牲層３０６の上にあって、これと接触し得る。第２の部分３１０－２の、階段構造３０２から遠位の終端は、ｘ軸に沿って、絶縁層３１２の第２の部分３１２－２の厚さだけ犠牲層３０６を超過し得る。いくつかの実施形態では、たとえば３０２－２といった１つの階段における犠牲膜３１０の第２の部分３１０－２の頂面は、たとえば３０２－１といった真上の階段の底面よりも高い。いくつかの実施形態では、たとえば３０２－１または３０２－２といったそれぞれの階段の底面は、階段の底部における誘電体層３０４の底面である。
【0050】
方法３００は、犠牲膜３１０の第２の部分３１０－２が形成された後に動作４１２に進み、犠牲層と犠牲膜の第２の部分とが複数の導体層で置換される。図３Ｃは対応する構造を示す。
【0051】
図３Ｃのステップ（ＶＩ）に示されるように、犠牲層３０６と犠牲膜３１０の第２の部分３１０－２とが、ゲート置換プロセスにおいて複数の導体層３２０で置換され得る。たとえば３０２－１および３０２－２といった各階段において、頂面における導体層３２０は頂部３２０－１および底部３２０－２を含む。犠牲膜の第２の部分３１０－２を導体材料で置き換えることによって頂部３２０－１が形成され得、犠牲層３０６を導体材料で置き換えることによって底部３２０－２が形成され得る。導体層３２０の頂部３２０－１の形状は、犠牲膜３１０のそれぞれの第２の部分３１０－２の形状と類似のものであり得る。いくつかの実施形態では、頂部３２０－１の、階段構造３０２から遠位の終端は、ｘ軸に沿って、絶縁層３１２の第２の部分３１２－２の厚さによって決まる距離だけ底部３２０－２を超過し得る。導体層３２０の頂部３２０－１は、（たとえば、それぞれの階段の真上の階段によって覆われることなく）階段構造３０２によって露出され、絶縁層３１２のそれぞれの第２の部分３１２－２を覆うことができ、この第２の部分３１２－２は、それぞれの階段の側面を覆うことができ、たとえば、それぞれの階段における頂面における導体層３２０の底部３２０－２およびその他の導体層３２０を覆うことができる。導体層３２０は、メモリストリングと交差し（図３では構造および製作プロセスは省略されている）、階段構造３０２において延在してメモリセルの配列を形成し得る。階段構造３０２はメモリスタックを形成し得る。
【0052】
いくつかの実施形態では、階段構造３０２に複数の横方向陥凹を形成するために、たとえばウェットエッチングといった等方性エッチングプロセスを使用して犠牲膜３１０の第２の部分３１０－２および犠牲層３０６を除去することにより、導体層３２０が形成され得る。横方向陥凹を埋めるために、たとえばＷ、Ｃｏ、Ａｌ、Ｃｕ、不純物添加シリコン、および／またはシリサイドといった導体材料が堆積されてよく、導体層３２０を形成する。導体材料は、ＣＶＤ、ＰＶＤ、ＡＬＤまたはその組合せなどの任意の適切な堆積方法を使用して堆積され得る。
【0053】
いくつかの実施形態では、導体層３２０を形成した後に、階段構造３０２が絶縁構造３１８の中に収まるように、階段構造３０２を囲むための絶縁構造３１８が形成される。絶縁構造３１８は、階段の側面３０８（または絶縁層３１２の第２の部分３１２－２）および頂面と接触し得る。絶縁構造３１８は、酸化シリコンなどの任意の適切な絶縁材料を含み得、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの任意の適切な堆積プロセスによって形成され得る。コンタクトを形成するための開口が、絶縁構造３１８の中に延在して、たとえば３０２－１および３０２－１といったそれぞれの階段の頂面を露出させるように、形成され得る。いくつかの実施形態では、頂部３２０－１と底部３２０－２との総厚は、それぞれの開口を形成するための（たとえばそれぞれのコンタクトを形成するための）エッチング停止層として機能するのに十分なものである。すなわち、開口によって、それぞれの階段の頂面における導体層３２０の頂部３２０－１の一部が露出され得る。この開口を埋めてコンタクト３１４を形成するように、たとえばＷ、Ｃｏ、Ａｌ、Ｃｕ、不純物添加シリコン、および／またはシリサイドといった適切な導電材料が堆積されてよい。導電材料は、ＣＶＤ、ＰＶＤ、ＡＬＤまたはその組合せなどの任意の適切な堆積方法を使用して堆積され得る。任意選択で、任意の余分な絶縁材料および／または導電材料を除去するために、絶縁構造３１８の頂面において、化学機械平坦化および／またはウェットエッチングなどの平坦化プロセスが実施され得る。
【0054】
本開示の実施形態によれば、３Ｄメモリデバイスは、複数の階段を有するメモリスタックを含む。各階段が、交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とを含み得る。階段の各々が、階段の頂面上に導体層のうちの１つを含み、この導体層のうちの１つが、（ｉ）誘電体層のうちの１つに接触する底部と、（ｉｉ）メモリスタックによって露出されて底部に接触する頂部とを有する。頂部の横方向の寸法は底部の横方向の寸法よりも小さくてよい。頂部の、メモリスタックから遠位の終端は、ある距離だけ横方向に底部を超過する。
【0055】
いくつかの実施形態では、３Ｄメモリデバイスには、頂部によって覆われ、この距離を横方向に満たす絶縁部分がさらに含まれる。絶縁部分は、（ｉ）階段の底部と側面における１つまたは複数の導体層の残りの部分とを覆うことができ、（ｉｉ）それぞれの階段の真下の別の階段の頂部と接触し得る。
【0056】
いくつかの実施形態では、頂部の頂面は、それぞれの階段の直上の第３の階段の底面よりも高い。
【0057】
いくつかの実施形態では、この距離は約０．１ｎｍ～約２０ｎｍである。
【0058】
いくつかの実施形態では、この距離は約１ｎｍ～約１０ｎｍである。
【0059】
いくつかの実施形態では、絶縁部分は、酸化シリコンまたはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを含む。
【0060】
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックが位置された絶縁構造と、絶縁構造の中に延在して導体層のうちの対応する導体層の頂部に接触するコンタクトとをさらに含む。
【0061】
本開示の実施形態によれば、３Ｄメモリデバイスは、複数の階段を有するメモリスタックを含む。各階段が、交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とを含み得る。階段の各々が、階段の頂面上に導体層のうちの１つを含み得る。この導体層のうちの１つが、（ｉ）誘電体層のうちの１つに接触する底部と、（ｉｉ）メモリスタックによって露出されて底部に接触する頂部とを含み得る。頂部の、メモリスタックから遠位の終端は、約０．１ｎｍ～約２０ｎｍの範囲のある距離だけ横方向に底部を超過する。
【0062】
いくつかの実施形態では、この距離は約１ｎｍ～約１０ｎｍである。
【0063】
いくつかの実施形態では、３Ｄメモリデバイスには、頂部によって覆われ、この距離を横方向に満たす絶縁部分がさらに含まれる。絶縁部分は、（ｉ）階段の底部と側面における１つまたは複数の導体層の残りの部分とを覆うことができ、（ｉｉ）それぞれの階段の真下の別の階段の頂部と接触し得る。
【0064】
いくつかの実施形態では、頂部の横方向の寸法は底部の横方向の寸法よりも小さい。
【0065】
いくつかの実施形態では、絶縁部分は、酸化シリコンまたはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを含む。
【0066】
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックが位置された絶縁構造と、絶縁構造の中に延在して導体層のうちの対応する導体層の頂部に接触するコンタクトとをさらに含む。
【0067】
本開示の実施形態によれば、３Ｄメモリデバイスを形成するため方法は以下の動作を含む。最初に、誘電体スタックが、交互配置された複数の犠牲層と複数の誘電体層とを有するように形成され得る。誘電体スタックにおいて階段が形成され得る。階段は、複数の犠牲層のうちの１つまたは複数の犠牲層と、複数の誘電体層のうちの１つまたは複数の誘電体層とを含み得る。階段は、頂面において犠牲層のうちの１つを露出させ得、側面において１つまたは複数の犠牲層を露出させ得る。１つまたは複数の犠牲層を覆うために、階段の側面を覆うように、絶縁部分が形成され得る。階段の頂面を覆うために犠牲部分が形成されてよく、犠牲部分は犠牲層のうちの１つと接触する。１つまたは複数の犠牲層および犠牲部分が１つまたは複数の導体層で置換され得る。
【0068】
いくつかの実施形態では、絶縁部分を形成するステップは、階段を形成して頂面における誘電体層のうちの１つを露出させるステップと、絶縁層を形成して階段の頂面と側面とを覆うステップと、階段の頂面における絶縁層の一部および誘電体層のうちの１つを除去して犠牲層のうちの１つを露出させるステップとを含む。階段の側面における絶縁層の残りの部分が、絶縁部分を形成し得る。
【0069】
いくつかの実施形態では、絶縁層を形成するステップはＡＬＤを実施するステップを含む。
【0070】
いくつかの実施形態では、絶縁層の一部を除去するステップは異方性エッチングプロセスを実施するステップを含む。
【0071】
いくつかの実施形態では、絶縁層を形成するステップは、酸化シリコンまたはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを堆積するステップを含む。
【0072】
いくつかの実施形態では、犠牲部分を形成するステップは、犠牲膜を形成して階段の頂面における犠牲層のうちの少なくとも１つを覆うステップと、階段の側面における犠牲膜の一部を除去して絶縁部分を露出させるステップとを含む。階段の頂面における犠牲膜の残りの部分が、犠牲部分を形成し得る。
【0073】
いくつかの実施形態では、絶縁層を形成するステップは、犠牲膜の材料とは異なる誘電材料の層を堆積するステップを含む。
【0074】
いくつかの実施形態では、犠牲膜の一部を除去するステップは等方性エッチングプロセスを実施するステップを含む。
【0075】
いくつかの実施形態では、犠牲膜を形成するステップは、複数の犠牲層の材料と同じ犠牲材料の膜を堆積するステップを含む。
【0076】
いくつかの実施形態では、１つまたは複数の犠牲層および犠牲部分を１つまたは複数の導体層で置き換えるステップは、１つまたは複数の犠牲層および犠牲部分を除去して１つまたは複数の横方向陥凹を形成するステップと、導体材料を堆積して横方向陥凹を埋めて１つまたは複数の導体層を形成するステップとを含む。
【0077】
いくつかの実施形態では、この方法は、誘電体スタックが絶縁構造の中に収まるように、誘電体スタックを囲む絶縁構造を形成するステップと、絶縁性スタックの中に延在して階段の頂面における導体層に接触するコンタクトを形成するステップとをさらに含む。
【0078】
特定の実施形態の前述の説明は、他人が、当技術の技量の範囲内の知見を適用することによって、本開示の一般的性質を、本開示の一般概念から逸脱することなく、過度の実験作業なしで、そのような特定の実施形態を様々な用途向けに容易に改修し、かつ／または適合させることができるように、明らかにするはずである。したがって、そのような適合および改修は、本明細書で提示した教示および案内に基づく、開示された実施形態の等価物の意味および範囲の中に入るように意図されている。本明細書の言葉遣いまたは専門用語は、当業者によって、本明細書の専門用語または語法が教示および案内に照らして解釈されるように説明するためのものであって、制限するものではないことを認識されたい。
【0079】
本開示の実施形態が、明示された機能およびその関連の実装形態を示す機能構築ブロックの支援の下に、上記で説明されてきた。本明細書では、これらの機能構築ブロックの境界は、説明に都合がよいように便宜的に定義されている。指定された機能およびその関連が適切に実施される限り、代替の境界が定義され得る。
【0080】
発明の概要および要約の節は、発明者によって企図されたように、本開示の例示的実施形態のすべてではなく１つまたは複数を明記し得るものであり、したがって、本開示および添付の特許請求の範囲を制限するようには意図されていない。
【0081】
本開示の広さおよび範囲は、前述の例示的実施形態のいかなるものによっても制限されるべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義されるべきである。
【符号の説明】
【0082】
１００ ３次元（３Ｄ）メモリデバイス
１０２ 基板
１０４ 階段
１０６ 導体層
１０８ 誘電体層
１１０ ３Ｄメモリストリング
１１２ メモリスタック
１１４ コンタクト
１１６ 絶縁構造
２００ 製作プロセス
２０２ 階段構造
２０２－１ 階段
２０２－２ 階段
２０４ 誘電体層
２０６ 犠牲層
２０８ 側面
２１０ 犠牲膜
３００ 製作方法
３０２ 階段構造
３０２－１ 階段
３０２－２ 階段
３０４ 誘電体層
３０６ 犠牲層
３０８ 側面
３１０ 犠牲膜
３１２ 絶縁層
３１２－１ 絶縁層の第１の部分
３１２－２ 絶縁層の第２の部分
３２０ 導体層
３２０－１ 導体層の頂部
３２０－２ 導体層の底部
１０２ 基板
１０４ 階段
１０６ 導体層
１０８ 誘電体層
１１０ ３Ｄメモリストリング
１１２ メモリスタック
１１４ コンタクト
１１６ 絶縁構造
２００ 製作プロセス
２０２ 階段構造
２０２－１ 階段
２０２－２ 階段
２０４ 誘電体層
２０６ 犠牲層
２０８ 側面
２１０ 犠牲膜
３００ 製作方法
３０２ 階段構造
３０２－１ 階段
３０２－２ 階段
３０４ 誘電体層
３０６ 犠牲層
３０８ 側面
３１０ 犠牲膜
３１２ 絶縁層
３１２－１ 絶縁層の第１の部分
３１２－２ 絶縁層の第２の部分
３２０ 導体層
３２０－１ 導体層の頂部
３２０－２ 導体層の底部
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4】
【手続補正書】
【提出日】2021-11-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とをそれぞれ備える複数の階段を含むメモリスタックを備える３次元（３Ｄ）メモリデバイスであって、前記階段の各々が、前記階段の頂面上に前記導体層のうちの１つを備え、前記導体層のうちの前記１つが、（ｉ）前記誘電体層のうちの１つに接触する底部と、（ｉｉ）前記メモリスタックによって露出されて前記底部に接触する頂部とを備え、
前記頂部の横方向の寸法が前記底部の横方向の寸法よりも小さく、
前記メモリスタックから遠位の前記頂部の終端が、ある距離だけ横方向に前記底部を超過する、３Ｄメモリデバイス。
【請求項2】
前記頂部によって覆われ、横方向に前記距離を満たす絶縁部分をさらに備え、前記絶縁部分が、（ｉ）前記底部と前記階段の側面における前記１つまたは複数の導体層の残りの部分とを覆い、（ｉｉ）それぞれの前記階段の真下の別の階段の頂部と接触する、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
前記頂部の頂面がそれぞれの前記階段の直上の第３の階段の底面よりも高い、請求項２に記載の３Ｄメモリデバイス。
【請求項4】
前記距離が約０．１ｎｍ～約２０ｎｍの範囲である、請求項２に記載の３Ｄメモリデバイス。
【請求項5】
前記距離が約１ｎｍ～約１０ｎｍの範囲である、請求項４に記載の３Ｄメモリデバイス。
【請求項6】
前記絶縁部分が酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項２に記載の３Ｄメモリデバイス。
【請求項7】
交互配置された１つまたは複数の導体層と１つまたは複数の誘電体層とをそれぞれ備える複数の階段を含むメモリスタックを備える３次元（３Ｄ）メモリデバイスであって、前記階段の各々が、前記階段の頂面上に前記導体層のうちの１つを備え、前記導体層のうちの前記１つが、（ｉ）前記誘電体層のうちの１つに接触する底部と、（ｉｉ）前記メモリスタックによって露出されて前記底部に接触する頂部とを備え、
前記メモリスタックから遠位の前記頂部の終端は、約０．１ｎｍ～約２０ｎｍの範囲のある距離だけ横方向に前記底部を超過する、３Ｄメモリデバイス。
【請求項8】
前記距離が約１ｎｍ～約１０ｎｍの範囲である、請求項７に記載の３Ｄメモリデバイス。
【請求項9】
前記頂部によって覆われ、横方向に前記距離を満たす絶縁部分をさらに備え、前記絶縁部分が、（ｉ）前記底部と前記階段の側面における前記１つまたは複数の導体層の残りの部分とを覆い、（ｉｉ）それぞれの前記階段の真下の別の階段の頂部と接触する、請求項７に記載の３Ｄメモリデバイス。
【請求項10】
前記頂部の横方向の寸法が前記底部の横方向の寸法よりも小さい、請求項７に記載の３Ｄメモリデバイス。
【請求項11】
前記絶縁部分が酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項７に記載の３Ｄメモリデバイス。
【請求項12】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、交互配置された複数の犠牲層と複数の誘電体層とを備える誘電体スタックを形成するステップと、
前記誘電体スタックにおいて階段を形成するステップであって、前記階段が、前記複数の犠牲層のうちの１つまたは複数の犠牲層と、前記複数の誘電体層のうちの１つまたは複数の誘電体層とを備え、前記階段は、前記犠牲層のうちの１つを頂面に露出させ、前記１つまたは複数の犠牲層を側面に露出させる、ステップと、
前記１つまたは複数の犠牲層を覆うために、前記階段の側面を覆うように、絶縁部分を形成するステップと、
前記階段の前記頂面を覆うために犠牲部分を形成するステップであって、前記犠牲部分が犠牲層のうちの１つと接触する、ステップと、
前記１つまたは複数の犠牲層および前記犠牲部分を１つまたは複数の導体層で置き換えるステップと
を含む方法。
【請求項13】
前記絶縁部分を形成するステップが、前記階段を形成して、前記頂面における前記誘電体層のうちの１つを露出させるステップと、
絶縁層を形成して、前記階段の前記頂面および前記側面を覆うステップと、
前記階段の前記頂面における前記絶縁層の一部および前記誘電体層のうちの前記１つを除去して、犠牲層のうちの前記１つを露出させるステップであって、前記階段の前記側面における前記絶縁層の残りの部分が前記絶縁部分を形成する、ステップと
を含む、請求項１２に記載の方法。
【請求項14】
前記絶縁層を形成するステップが原子層堆積（ＡＬＤ）を実施するステップを含む、請求項１３に記載の方法。
【請求項15】
前記絶縁層の前記一部を除去するステップが異方性エッチングプロセスを実施するステップを含む、請求項１３に記載の方法。
【請求項16】
前記絶縁層を形成するステップが酸化シリコンまたは高誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つの層を堆積するステップを含む、請求項１４に記載の方法。
【請求項17】
前記犠牲部分を形成するステップが、犠牲膜を形成して、前記階段の前記頂面における前記犠牲層のうちの少なくとも前記１つを覆うステップと、
前記階段の前記側面における前記犠牲膜の一部を除去して前記絶縁部分を露出させるステップであって、前記階段の前記頂面における前記犠牲膜の残りの部分が前記犠牲部分を形成する、ステップと
を含む、請求項１２のいずれか一項に記載の方法。
【請求項18】
前記絶縁層を形成するステップが、前記犠牲膜の材料とは異なる誘電材料の層を堆積するステップを含む、請求項１７に記載の方法。
【請求項19】
前記犠牲膜の前記一部を除去するステップが等方性エッチングプロセスを実施するステップを含む、請求項１７に記載の方法。
【請求項20】
前記犠牲膜を形成するステップが前記複数の犠牲層の材料と同じ犠牲材料の膜を堆積するステップを含む、請求項１９に記載の方法。
【国際調査報告】