知財求人 - 知財ポータルサイト「IP Force」
▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-08-04
(54)【発明の名称】薄膜トランジスタ
(51)【国際特許分類】
H01L 29/786 20060101AFI20220728BHJP
H01L 21/336 20060101ALI20220728BHJP
H01L 27/088 20060101ALI20220728BHJP
H01L 21/8234 20060101ALI20220728BHJP
【ＦＩ】
H01L29/78 618E
H01L29/78 618Z
H01L29/78 618B
H01L27/088 331E
H01L27/088 B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021571521
(86)(22)【出願日】2020-06-04
(85)【翻訳文提出日】2022-02-01
(86)【国際出願番号】 US2020036134
(87)【国際公開番号】W WO2020247640
(87)【国際公開日】2020-12-10
(31)【優先権主張番号】62/857,065
(32)【優先日】2019-06-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林特許業務法人
(72)【発明者】
【氏名】キム， ユン ベ
(72)【発明者】
【氏名】イム， ドンギル
(72)【発明者】
【氏名】チェ， スー ヤン
【テーマコード（参考）】
5F048
5F110
【Ｆターム（参考）】
5F048AC01
5F048BA14
5F048BA16
5F048BB02
5F048BB09
5F048BB11
5F048BB14
5F048BD02
5F048BF07
5F048BF16
5F110AA01
5F110AA06
5F110AA07
5F110AA08
5F110AA09
5F110BB01
5F110CC01
5F110CC07
5F110DD01
5F110DD02
5F110DD05
5F110DD13
5F110DD14
5F110DD15
5F110DD17
5F110EE01
5F110EE02
5F110EE04
5F110EE06
5F110EE07
5F110EE25
5F110EE30
5F110FF03
5F110FF09
5F110GG01
5F110GG06
5F110GG07
5F110GG15
5F110GG19
5F110GG25
5F110GG28
5F110GG29
5F110HK01
5F110HK02
5F110HK04
5F110HK06
5F110HK07
5F110HL01
5F110HL02
5F110HL04
5F110HL06
5F110HL07
5F110NN03
5F110NN23
5F110NN24
5F110NN78
(57)【要約】
本明細書の実施形態は、異なる移動度を有する層を備えたチャネル層スタックを含む薄膜トランジスタ（ＴＦＴ）を含む。本明細書に開示されるＴＦＴは、高移動度チャネル層におけるより高いキャリア密度のために、低移動度および高移動度チャネル層の両方を通って、ならびに／または高移動度チャネル層を通って、より大きい総電流を輸送し、これにより、ＴＦＴの応答速度が増加する。ＴＦＴは、チャネル層スタックの上に配置されたゲート構造をさらに含む。ゲート構造は、１つ以上のゲート電極を含むので、ＴＦＴは、トップゲート（ＴＧ）、ダブルゲート（ＤＧ）、またはボトムゲート（ＢＧ）のＴＦＴである。チャネル層スタックは、異なる移動度を有する複数の層を含む。異なる移動度を有する層は、ＴＦＴに様々な利点をもたらす。高移動度層は、ＴＦＴの応答速度を増加させる。
【選択図】図１Ａ
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
基板、第１の薄膜トランジスタ（ＴＦＴ）の多層半導体チャネルであって、前記多層半導体チャネルが、前記基板の上に配置され、前記多層半導体チャネルが、交互の電子移動度を有する２つの層の１つ以上のスタックを含み、前記２つの層が、
約２０ｃｍ２／Ｖ・ｓより小さい第１の電子移動度を有する第１の層であって、前記１つ以上のスタックのうちの最も上のスタックの前記第１の層が、前記第１のＴＦＴの第１のゲート絶縁体層と接触しており、前記第１のゲート絶縁体層が、前記多層半導体チャネルの上に配置されている、第１の層、および
前記第１の層に接触している第２の層であって、前記第２の層が、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有し、前記第１のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有する、第２の層、
を含む、多層半導体チャネル、
前記ゲート絶縁体層の上に配置された第１のゲート電極、
前記ゲート電極の上に配置された層間誘電体（ＩＬＤ）層、
前記半導体チャネルに接触している第１のソース電極であって、前記ＩＬＤ層のソース電極ビア内に配置された第１のソース電極、ならびに
前記多層半導体チャネルに接触している第１のドレイン電極であって、前記ＩＬＤ層の第１のドレイン電極ビア内に配置された第１のドレイン電極、
を含むデバイスであって、前記第１のＴＦＴが、約－１．５Ｖから約２．５Ｖのしきい値電圧を有する、デバイス。
【請求項2】
前記基板の上に配置された、第２のＴＦＴの単層半導体チャネルであって、前記単層半導体チャネルが、約２０ｃｍ２／Ｖ・ｓより小さい電子移動度を有し、前記単層半導体チャネルの層が、前記第２のＴＦＴの第２のゲート絶縁体層と接触しており、前記第２のゲート絶縁体層が、前記単層半導体チャネルの上に配置されている、単層半導体チャネル、前記第２のゲート絶縁体層の上に配置された第２のゲート電極、
前記単層半導体チャネルに接触している第２のソース電極であって、前記ＩＬＤ層の第２のソース電極ビア内に配置された第２のソース電極、および
前記単層半導体チャネルに接触している第２のドレイン電極であって、前記ＩＬＤ層の第２のドレイン電極ビア内に配置された第２のドレイン電極、
をさらに含み、前記第２のＴＦＴが、約－１．５Ｖから約２．５Ｖのしきい値電圧を有する、請求項１に記載のデバイス。
【請求項3】
前記第２のＴＦＴが、前記基板の上に配置された第２のボトムゲート電極、および
前記第２のボトムゲート電極の上に配置された第２のボトム絶縁体層、
をさらに含む、請求項２に記載のデバイス。
【請求項4】
前記第１のＴＦＴが、前記基板の上に配置された第１のボトムゲート電極、および
前記第１のボトムゲート電極の上に配置された第１のボトム絶縁体層、
をさらに含む、請求項３に記載のデバイス。
【請求項5】
前記第１のＴＦＴが、前記基板の上に配置された第１のボトムゲート電極、および
前記第１のボトムゲート電極の上に配置された第１のボトム絶縁体層、
をさらに含む、請求項２に記載のデバイス。
【請求項6】
前記多層半導体チャネルが、前記半導体チャネル内の層の総数が奇数であるように、１つ以上の追加の層をさらに含む、請求項１に記載のデバイス。
【請求項7】
前記２つの層の各層が、約０．５ｎｍから約５０ｎｍの厚さを有する、請求項１に記載のデバイス。
【請求項8】
基板、前記基板の上に配置された、第１の薄膜トランジスタ（ＴＦＴ）の多層半導体チャネルであって、前記多層半導体チャネルが、交互の電子移動度を有する２つの層の１つ以上のスタックを含み、前記２つの層が、
約２０ｃｍ２／Ｖ・ｓより小さい第１の電子移動度を有する第１の層であって、前記１つ以上のスタックのうちの最も上のスタックの前記第１の層が、前記第１のＴＦＴの第１のゲート絶縁体層と接触しており、前記第１のゲート絶縁体層が、前記多層半導体チャネルの上に配置されている、第１の層、および
前記第１の層に接触している第２の層であって、前記第２の層が、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有し、前記第１のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有する、第２の層、
を含む、多層半導体チャネル、
前記第１のゲート絶縁体層の上に配置された第１のゲート電極、
前記基板の上に配置された第１のボトムゲート電極、
前記ボトムゲート電極の上に配置された第１のボトム絶縁体層、
前記第１のゲート電極の上に配置された層間誘電体（ＩＬＤ）層、
前記多層半導体チャネルに接触している第１のソース電極であって、前記ＩＬＤ層の第１のソース電極ビア内に配置された第１のソース電極、ならびに
前記多層半導体チャネルに接触している第１のドレイン電極であって、前記ＩＬＤ層の第１のドレイン電極ビア内に配置された第１のドレイン電極、
を含むデバイスであって、前記第１のＴＦＴが、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する、デバイス。
【請求項9】
前記基板の上に配置された、第２のＴＦＴの単層半導体チャネルであって、前記単層半導体チャネルが、約２０ｃｍ２／Ｖ・ｓより小さい電子移動度を有し、前記単層半導体チャネルが、前記第２のＴＦＴの第２のゲート絶縁体層と接触しており、前記第２のゲート絶縁体層が、前記単層半導体チャネルの上に配置されている、単層半導体チャネル、前記第２のゲート絶縁体層の上に配置された第２のゲート電極、
前記単層半導体チャネルに接触している第２のソース電極であって、前記ＩＬＤ層の第２のソース電極ビア内に配置された第２のソース電極、および
前記単層半導体チャネルに接触している第２のドレイン電極であって、前記ＩＬＤ層の第２のドレイン電極ビア内に配置された第２のドレイン電極、
をさらに含み、前記第２のＴＦＴが、約－１．５Ｖから約２．５Ｖのしきい値電圧を有する、請求項８に記載のデバイス。
【請求項10】
前記基板の上に配置された第２のボトムゲート電極、および前記第２のボトムゲート電極の上に配置されたボトム絶縁体層、
をさらに含む、請求項９に記載のデバイス。
【請求項11】
前記多層半導体チャネルが、前記多層半導体チャネル内の層の総数が奇数であるように、１つ以上の追加の層をさらに含む、請求項８に記載のデバイス。
【請求項12】
前記層の各々が、金属酸化物含有層である、請求項８に記載のデバイス。
【請求項13】
前記層の各々が、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、またはそれらの任意の組み合わせを含む、請求項１２に記載のデバイス。
【請求項14】
前記第２の層が、前記第１の層より低い原子パーセントのガリウム（Ｇａ）を有する、請求項１３に記載のデバイス。
【請求項15】
基板、前記基板の上に配置された層間誘電体（ＩＬＤ）層、
第１の薄膜トランジスタ（ＴＦＴ）であって、
前記基板の上に配置された多層半導体チャネルであって、前記多層半導体チャネルが、交互の電子移動度を有する２つの層の１つ以上のスタックを含み、前記２つの層が、
約２０ｃｍ２／Ｖ・ｓより小さい第１の電子移動度を有する第１の層であって、前記１つ以上のスタックのうちの最も上のスタックの前記第１の層が、前記ＴＦＴのゲート絶縁体層と接触しており、前記ゲート絶縁体層が、前記多層半導体チャネルの上に配置されている、第１の層、および
前記第１の層に接触している第２の層であって、前記第２の層が、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有し、前記第１のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有する、第２の層、
を含む、多層半導体チャネル、
前記基板の上に配置された第１のボトムゲート電極、
前記ボトムゲート電極の上に配置された第１のボトム絶縁体層、
前記多層半導体チャネルに電気的に接触している第１のソース電極、ならびに
前記多層半導体チャネルに電気的に接触している第１のドレイン電極、
を含み、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する、第１のＴＦＴ、ならびに
第２のＴＦＴであって、
前記基板の上に配置された単層半導体チャネルであって、約２０ｃｍ２／Ｖ・ｓより小さい第１の電子移動度を有する層を含む単層半導体チャネル、
前記基板の上に配置された第２のボトムゲート電極、
前記第２のボトムゲート電極の上に配置された第２のボトム絶縁体層、
第２の半導体チャネルに電気的に接触している第２のソース電極、ならびに
前記第２の半導体チャネルに電気的に接触している第２のドレイン電極、
を含み、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する、第２のＴＦＴ、
を含むデバイス。
【請求項16】
前記第１のＴＦＴが、前記多層半導体チャネルの上に配置された第１のゲート絶縁体層、および
前記第１のゲート絶縁体層の上に配置された第１のゲート電極、
をさらに含む、請求項１５に記載のデバイス。
【請求項17】
前記第２のＴＦＴが、前記単層半導体チャネルの上に配置された第２のゲート絶縁体層、および
前記第２のゲート絶縁体層の上に配置された第２のゲート電極、
をさらに含む、請求項１６に記載のデバイス。
【請求項18】
前記第１のボトムゲート電極のボトムゲート長が、第１のゲート電極のゲート長より長い、請求項１５に記載のデバイス。
【請求項19】
前記第１のＴＦＴが、前記ＩＬＤ層の上に配置された第１のトップゲート電極をさらに含む、請求項１５に記載のデバイス。
【請求項20】
前記第２のＴＦＴが、前記ＩＬＤ層の上に配置された第２のトップゲート電極をさらに含む、請求項１９に記載のデバイス。【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、一般に装置に関し、より具体的には薄膜トランジスタに関する。
【背景技術】
【0002】
［０００２］薄膜トランジスタ（ＴＦＴ）は、支持基板の上にアクティブ半導体層の薄膜、誘電体層、金属コンタクトを堆積させることによって作られた金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一種である。ＴＦＴの用途の１つは液晶ディスプレイ（ＬＣＤ）であるので、一般的な基板はガラスである。
【0003】
［０００３］ＴＦＴは、ＬＣＤおよび有機発光ダイオード（ＯＬＥＤ）ディスプレイでの高解像度、低消費電力、および高速動作により、ディスプレイ用途において大きな関心を集めている。ＴＦＴは、ディスプレイのパネルに埋め込まれている。ディスプレイシステムのディスプレイモジュールからのデータラインおよびゲートライン電圧信号が、ピクセル回路および／または周辺ディスプレイパネル領域のゲートドライバ回路のＴＦＴに送られ、ＴＦＴのオンとオフを切り替えて表示画像を制御する。より高い移動度でＴＦＴの応答を改善することによって、および／またはピクセル間のクロストークを減らすことによって、画像の歪みが減少する。ＬＣＤテレビ（ＴＶ）やモニターを含むほとんどのディスプレイ製品は、パネルにＴＦＴを含む。最新の高解像度で高品質の電子ビジュアルディスプレイデバイスの多くは、大量のＴＦＴを備えたアクティブマトリックスベースのディスプレイを使用している。ＴＦＴテクノロジーの有益な側面の１つは、ディスプレイ上のピクセルごとに個別のＴＦＴを使用することである。各ＴＦＴは、表示画像の制御を向上させるためにデータおよびゲート信号ラインを介して電圧と電流を制御することにより、ピクセル回路またはゲートドライバ回路のスイッチまたは電流源として機能する。高移動度ＴＦＴからのより大きいオン電流は、データおよびゲート信号電圧の歪みを最小限に抑えることにより、表示画像の高速リフレッシュとより良い画質を可能にする。
【0004】
［０００４］当技術分野におけるＴＦＴの１つの欠点は、チャネル移動度が低いためにオン電流が許容できないほど不十分になる可能性があることであり、これにより、特に高解像度および／または大画面ディスプレイの場合、ＴＦＴの応答速度が制限される。高速応答にとって十分なオン電流を流すために、ＴＦＴで高移動度チャネルを使用することが、しばしば望まれる。ただし、高移動度のＴＦＴは、導電性の高いチャネル特性により、低移動度のＴＦＴと比較して、通常、許容できないほど大きいオフリーク電流と負のしきい値電圧（ターンオン電圧など）を有する。ＴＦＴの正のしきい値電圧の場合、ゲート絶縁体と半導体チャネルの間の界面での半導体チャネルのキャリア濃度を下げる可能性があり、これにより移動度が低下する。したがって、ＴＦＴで高い移動度と正のしきい値電圧の両方を達成することは、困難な場合がある。最後に、当技術分野のＴＦＴは、チャネル半導体中のキャリア濃度が高いために、望ましくないほど大きいオフリーク電流および負のしきい値電圧を有する可能性があり、これは、ディスプレイパネルの消費電力を増加させ、ディスプレイパネルの誤動作を引き起こす可能性がある。
【0005】
［０００５］したがって、当技術分野で必要とされるのは、低いオフリーク電流および正のしきい値電圧（例えば、ターンオン電圧）を備えたＴＦＴの改善されたチャネル移動度である。
【発明の概要】
【0006】
［０００６］本明細書の実施形態は、異なる移動度を有する層を備えたチャネル層スタックを含む薄膜トランジスタを含む。本明細書に開示される薄膜トランジスタ（ＴＦＴ）は、高移動度チャネル層におけるより高いキャリア密度のために、低移動度および高移動度チャネル層の両方、ならびに／または高移動度チャネル層を通って、より大きい総電流を輸送し、これにより、ＴＦＴのオン電流がより大きいためにＴＦＴの応答速度が増加する。
【0007】
［０００７］一実施形態で、デバイスが提供される。デバイスは、基板、基板の上に配置された第１の薄膜トランジスタ（ＴＦＴ）の多層半導体チャネル、多層半導体チャネルの上に配置された第１のゲート絶縁体層、第１のゲート絶縁体層の上に配置された第１のゲート電極、第１のゲート電極の上に配置された層間誘電体（ＩＬＤ）層、多層半導体チャネルに接触する第１のソース電極、および多層半導体チャネルに接触する第１のドレイン電極を含む。多層半導体チャネルは、交互の電子移動度を有する２つの層の１つ以上のスタックを含む。２つの層は、約２０ｃｍ２／Ｖｓ未満の第１の電子移動度を有する第１の層と、第１の層に接触する第２の層とを含む。第２の層は、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有する。第１のＴＦＴは、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖｓの電子移動度を有する。第１の層は、第１のＴＦＴの第１のゲート絶縁体層と接触している。第１のソース電極は、ＩＬＤ層の第１のソース電極ビア内に配置されている。第１のドレイン電極は、ＩＬＤ層の第１のドレイン電極ビア内に配置されている。第１のＴＦＴは、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する。
【0008】
［０００８］別の実施形態で、デバイスが提供される。デバイスは、基板、基板の上に配置された第１の薄膜トランジスタ（ＴＦＴ）の多層半導体チャネル、多層半導体チャネルの上に配置された第１のゲート絶縁体層、第１のゲート絶縁体層の上に配置された第１のゲート電極、基板の上に配置された第１のボトムゲート電極、第１のゲート電極の上に配置された層間誘電体（ＩＬＤ）層、多層半導体チャネルに接触する第１のソース電極、および多層半導体チャネルに接触する第１のドレイン電極を含む。多層半導体チャネルは、交互の電子移動度を有する２つの層の１つ以上のスタックを含む。２つの層は、約２０ｃｍ２／Ｖｓ未満の第１の電子移動度を有する第１の層と、第１の層に接触する第２の層とを含む。第２の層は、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有する。第１のＴＦＴは、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖｓの電子移動度を有する。１つ以上のスタックのうちの最も上のスタックの第１の層は、第１のＴＦＴの第１のゲート絶縁体層と接触している。第１のソース電極は、ＩＬＤ層の第１のソース電極ビア内に配置されている。第１のドレイン電極は、ＩＬＤ層の第１のドレイン電極ビア内に配置されている。第１のＴＦＴは、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する。
【0009】
［０００９］さらに別の実施形態で、デバイスが提供される。デバイスは、基板、基板の上に配置された層間誘電体（ＩＬＤ）層、第１の薄膜トランジスタ（ＴＦＴ）、および第２のＴＦＴを含む。第１のＴＦＴは、基板の上に配置された多層半導体チャネルであって、交互の電子移動度を有する２つの層の１つ以上のスタックを含み、２つの層は、約２０ｃｍ２／Ｖｓ未満の第１の電子移動度を有する第１の層、および第１の層に接触する第２の層であって、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有する第２の層を含む、多層半導体チャネル、基板の上に配置された第１のボトムゲート電極、第１のボトムゲート電極の上に配置された第１のボトム絶縁体層、多層半導体チャネルに電気的に接触する第１のソース電極、ならびに多層半導体チャネルに電気的に接触する第１のドレイン電極を含む。第１のＴＦＴは、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する。第２のＴＦＴは、基板の上に配置された単層半導体チャネルであって、約２０ｃｍ２／Ｖｓ未満の電子移動度を有する単層半導体チャネル、基板の上に配置された第２のボトムゲート電極、第２のボトムゲート電極の上に配置された第２のボトム絶縁体層、単層半導体チャネルに電気的に接触する第２のソース電極、および第２の半導体チャネルに電気的に接触する第２のドレイン電極を含む。第１のＴＦＴは、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖｓの電子移動度を有する。第１のＴＦＴは、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する。第２のＴＦＴは、約－０．５Ｖから約２．５Ｖのしきい値電圧を有する。
【0010】
［００１０］本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明が、添付の図面にいくつかが示されている実施形態を参照することによって行われ得る。しかしながら、添付の図面は、例示的な実施形態のみを示し、したがって、その範囲を限定すると見なされるべきではなく、他の同等に効果的な実施形態を認めることができることに留意されたい。
【図面の簡単な説明】
【0011】
【図1A】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図1B】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図1C】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図1D】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図2A】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図2B】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図2C】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図2D】いくつかの実施形態による、薄膜トランジスタの概略側面図を示す。
【図3A】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3B】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3C】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3D】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3E】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3F】いくつかの実施形態による、デバイスの概略側面図を示す。
【図3G】いくつかの実施形態による、デバイスの概略側面図を示す。
【発明を実施するための形態】
【0012】
［００１４］理解を容易にするため、可能な場合には、図に共通する同一の要素を示すために同一の参照番号が使用されている。一実施形態の要素および特徴は、さらに列挙することなく、他の実施形態に有益に組み込まれ得ることが企図されている。
【0013】
［００１５］本明細書の実施形態は、異なる移動度を有する層を備えたチャネル層スタックを含む薄膜トランジスタ（ＴＦＴ）を含む。本明細書に開示されるＴＦＴは、高移動度チャネル層におけるより高いキャリア密度のために、低移動度および高移動度チャネル層の両方、ならびに／または高移動度チャネル層を通って、より大きい総電流を輸送し、これにより、ＴＦＴのオン電流がより大きいためにＴＦＴの応答速度が増加する。ＴＦＴは、チャネル層スタックの上に配置されたゲート構造をさらに含む。ゲート構造は、１つ以上のゲート電極を含むので、ＴＦＴは、トップゲート（ＴＧ）、ダブルゲート（ＤＧ）、またはボトムゲート（ＢＧ）のＴＦＴである。チャネル層スタックは、異なる移動度を有する複数の層を含む。異なる移動度を有する層は、ＴＦＴに様々な利点をもたらす。高移動度層は、ＴＦＴの応答速度を増加させる。低移動度層は、同じＴＦＴの高移動度層よりも正のしきい値電圧（ターンオン電圧）と低いリーク電流を可能にする。低移動度層と高移動度層の組み合わせは、本明細書で説明するように、改善された移動度、より低いオフリーク電流、および正のしきい値電圧（ターンオン電圧）などの改善された品質を備えたＴＦＴをもたらす。さらに、チャネル層スタックは、その中の層の組み合わせにより、実効移動度を有する。本明細書に開示される実施形態は、異なる移動度を有する層を備えたチャネル層スタックを含むＴＦＴに有用であり得るが、これに限定されない。
【0014】
［００１６］本明細書で使用される場合、「約」という用語は、表示値からの＋／－１０％の変動を指す。そのような変動が、本明細書で提供される任意の値に含まれ得ることが理解されるべきである。
【0015】
［００１７］図１Ａ～図１Ｄおよび図２Ａ～図２Ｄは、いくつかの実施形態による、ＴＦＴの概略断面図を示している。本明細書に記載されているＴＦＴのいずれも、従来の回路において従来のトランジスタとして動作するように構成されている。本明細書に記載のＴＦＴのいずれも、デバイス内に含まれ得る。
【0016】
［００１８］図１Ａは、一実施形態による、ＴＦＴ１００Ａの概略断面図を示している。ＴＦＴ１００Ａは、トップゲート（ＴＧ）ＴＦＴと見なすことができる。示されるように、ＴＦＴ１００Ａは、基板１０１、ゲート構造１２１Ａ、チャネル層スタック（あるいは、半導体チャネルと呼ばれる）１０４Ａ、および層間誘電体（ＩＬＤ）層１１０、ソース電極１１２、およびドレイン電極１１４を含む。
【0017】
［００１９］基板１０１は、シリコンベースの基板、半導体ベースの基板、絶縁ベースの基板、ゲルマニウムベースの基板などの任意の適切な材料、および一般に、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス構造に存在する１つ以上の一般的な層を含むことができる。基板１０１は、剛性ガラスまたは可撓性ポリイミド（ＰＩ）などの透明材料を含むことができ、これは、ＴＦＴが、テレビ、タブレット、ラップトップ、携帯電話または他のディスプレイなどのＬＣＤまたはＯＬＥＤディスプレイ用途で使用される場合に有用であり得る。
【0018】
［００２０］いくつかの実施形態では、バッファ層１０２が、基板１０１の上に配置され、チャネル層スタック１０４Ａは、バッファ層１０２の上に配置される。ＩＬＤ層１１０は、少なくともチャネル層スタック１０４Ａ、バッファ層１０２、およびゲート構造１２１Ａの上に配置されている。ソース電極１１２は、ＩＬＤ層１１０のソース電極ビア１１６内に配置されている。ドレイン電極１１４は、ＩＬＤ層１１０のドレイン電極ビア１１８内に配置されている。
【0019】
［００２１］ゲート構造１２１Ａは、チャネル層スタック１０４Ａの上に配置されている。ゲート構造１２１Ａは、チャネル層スタック１０４Ａ内の電圧を調節するように構成されている。示されるように、ゲート構造１２１Ａは、絶縁体層（あるいは、ゲート絶縁体層と呼ばれる）１０６およびゲート電極１０８を含む。絶縁体層１０６は、二酸化ケイ素を含むことができる。ゲート電極１０８は、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）としてゲートライン信号に接続されるように構成されている。ゲート電極１０８は、絶縁体層１０６の上に配置されている。ゲート電極１０８は、導電性材料を含む。
【0020】
［００２２］バッファ層１０２は、単一の二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層の窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、またはそれらの組み合わせなどの絶縁材料を含むことができる。ＩＬＤ層１１０は、ＳｉＯｘ、ＳｉＮｘ、他の絶縁材料、またはこれらの組み合わせ（ＳｉＯｙ／ＳｉＮｘを含む）などの絶縁材料を含むことができる。絶縁体層１０６は、シリコン、ＳｉＮｘ、他の絶縁材料、またはそれらの組み合わせなどの絶縁材料を含むことができる。ゲート電極１０８、ソース電極１１２、およびドレイン電極１１４はそれぞれ、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＭｏＷを含む合金金属、ＭｏＷ、ＴｉＣｕ、ＭｏＣｕ、ＭｏＣｕＭｏ、ＴｉＣｕＴｉ、ＭｏＷＣｕ、ＭｏＷＣｕＭｏＷを含む導電性材料の組み合わせ、インジウムスズ酸化物（ＩｎＳｎＯ）［ＩＴＯ］やインジウム亜鉛酸化物（ＩｎＺｎＯ）［ＩＺＯ］などの導電性金属酸化物を含む任意の導電性材料、またはそれらの任意の組み合わせなどの導電性材料を含む。
【0021】
［００２３］チャネル層スタック１０４Ａは、基板１０１の上に配置されている。チャネル層スタック１０４Ａは、１つ以上の層１０５を含む。チャネル層スタック１０４Ａが複数の層１０５を含む実施形態では、チャネル層スタック１０４Ａは、多層チャネル層スタック（あるいは、多層半導体チャネル）と呼ばれることがある。チャネル層スタック１０４Ａが１つの層１０５を含む実施形態では、チャネル層スタック１０４Ａは、単層チャネル層スタック（あるいは、単層半導体チャネル）と呼ばれることがある。
【0022】
［００２４］層１０５は、以下により詳細に示されるように、電子および／または正孔を伝導することを可能にする任意の材料を含む。１つ以上の層１０５は、バッファ層１０２の上に配置された第１の層１０５Ａ、および第１の層の下に配置された第２の層１０５Ｂなどの、交互の移動度を有する２つの層を含むことができる。一実施形態によれば、第１の層１０５Ａは、第２の層１０５Ｂの移動度よりも大きい移動度を有する。一実施形態によれば、第１の層１０５Ａは、第２の層１０５Ｂの移動度よりも小さい移動度を有する。複数の層１０５の組み合わせは、約１ｃｍ２／Ｖｓから約７０ｃｍ２／Ｖｓ、例えば、約２５ｃｍ２／Ｖｓから約４５ｃｍ２／Ｖｓ、例えば、約２５ｃｍ２／Ｖｓから約３５ｃｍ２／Ｖｓ、または約３５ｃｍ２／Ｖｓから約４５ｃｍ２／Ｖｓの実効移動度を有するチャネル層スタック１０４Ａをもたらす。
【0023】
［００２５］第１の層１０５Ａが第２の層１０５Ｂの移動度よりも大きい移動度を有する実施形態では、第１の層１０５Ａは、チャネル層スタック１０４Ａを通る電流の大部分を伝導し、これにより、チャネル層スタックは、第１の層１０５Ａの高い移動度のために電流を効果的に伝導することができる。これらの実施形態では、ＴＦＴは、絶縁体層１０６と高移動度チャネル（例えば、第２の層１０５Ｂ）との間の界面でのより高いキャリア密度のために、より大きいオフリーク電流および負のしきい値電圧を有し得る。絶縁体層１０６の近くのキャリア密度を抑制することにより、低いオフリーク電流および正のしきい値電圧を得ることができ、これは、チャネル層スタック１０４Ａの移動度を低下させる可能性がある。したがって、移動度としきい値電圧／オフリーク電流の間にはトレードオフがある。複数の層１０５の組み合わせは、約２０ｃｍ２／Ｖ・ｓより大きい実効移動度を有するチャネル層スタック１０４Ａをもたらす。一例では、幅と長さの比（Ｗ／Ｌ＝４０ｕｍ／１０ｕｍ）が約４であるＴＦＴ１００Ａのしきい値電圧は、約－１．０Ｖから約１．０Ｖであり、ドレイン－ソース間電流は、ゲート－ソース間電圧（ＶＧＳ）が約－２０Ｖから約２０Ｖ、ドレイン－ソース間電圧（ＶＤＳ）が約１Ｖで、約１Ｅ－１２Ａから約８Ｅ－５Ａであり、チャネル層スタック１０４Ａの移動度は、約２５ｃｍ２／Ｖｓから約３５ｃｍ２／Ｖｓである。
【0024】
［００２６］第１の層１０５Ａが第２の層１０５Ｂの移動度よりも小さい移動度を有する実施形態では、第２の層１０５Ｂが、チャネル層スタック１０４Ａを通る電流の大部分を伝導し、これにより、チャネル層スタックは、第２の層１０５Ｂの高い移動度のために電流を効果的に伝導することができる。さらに、第１の層１０５Ａのより低い移動度は、高移動度層のみを備えたＴＦＴに比べて、低減されたリーク電流およびより正のしきい値電圧（ターンオン電圧）を可能にする。したがって、低いオフリーク電流と正のしきい値電圧とともに、より高い実効移動度を簡単に得ることができる。複数の層１０５の組み合わせは、２０ｃｍ２／Ｖ・ｓより大きい実効移動度を有するチャネル層スタック１０４Ａをもたらす。一実施形態によれば、第１の層１０５Ａは、約２０ｃｍ２／Ｖ・ｓ未満の移動度を有し、第２の層１０５Ｂは、約２０ｃｍ２／Ｖ・ｓより大きい移動度を有する。一例では、幅（Ｗ）と長さ（Ｌ）の比（Ｗ／Ｌ＝４０ｕｍ／１０ｕｍ）が約４であるＴＦＴ１００Ａのしきい値電圧は、約－０．５Ｖから約２．５Ｖであり、ドレイン－ソース間電流は、ゲート－ソース間電圧（ＶＧＳ）が約－２０Ｖから約２０Ｖ、ドレイン－ソース間電圧（ＶＤＳ）が約１Ｖで、約１Ｅ－１３Ａから約１Ｅ－４Ａであり、移動度は、約３５ｃｍ２／Ｖｓから約７０ｃｍ２／Ｖｓである。
【0025】
［００２７］一般に、本明細書に開示されるＴＦＴのいずれも、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖｓの電子移動度、約－０．５Ｖから約２．５Ｖのしきい値電圧、および約－２０Ｖから約２０Ｖのゲート－ソース間電圧（ＶＧＳ）で約１Ｅ－１３Ａから約１Ｅ－４Ａのドレイン－ソース間電流を有する。
【0026】
［００２８］図１Ｂは、一実施形態による、ＴＦＴ１００Ｂの概略断面図を示している。ＴＦＴ１００Ｂは、ＴＦＴ１００Ｂがチャネル層スタック１０４Ａではなくチャネル層スタック１０４Ｂを含むことを除いて、ＴＦＴ１００Ａ（図１Ａ）と同様である。ＴＦＴ１００Ｂは、ＴＧ ＴＦＴと見なすことができる。
【0027】
［００２９］示されるように、チャネル層スタック１０４Ｂは、第１の層１０５Ａ、第２の層１０５Ｂ、および第３の層１０５Ｃを含む複数の層１０５を含む。第３の層１０５Ｃは、バッファ層１０２の上かつ第２の層１０５Ｂの下に配置されている。図１Ｂに示すように、第１の層１０５Ａは、第２の層１０５Ｂと直接接触している。他の実施形態では、第１の層１０５Ａと第２の層１０５Ｂとの間に配置された１つ以上の追加の層が存在する。
【0028】
［００３０］複数の層１０５は、いくつかの実施形態によれば、図１Ｂに示される３つの層１０５Ａ、１０５Ｂ、１０５Ｃなどの奇数の層を含む。一実施形態によれば、第１の層１０５Ａは、第２の層１０５Ｂよりも移動度が低く、第３の層１０５Ｃは、第２の層１０５Ｂよりも移動度が低く、第２の層１０５Ｂは、第１の層１０５Ａよりもバッファ層１０２の近くに配置され、第３の層１０５Ｃは、第２の層１０５Ｂよりもバッファ層１０２の近くに配置されている。第１の層１０５Ａは、第３の層１０５Ｃと同じ、より大きい、またはより小さい移動度を有することができる。一実施形態によれば、層１０５Ａ、１０５Ｂ、１０５Ｃのそれぞれは、インジウム（Ｉｎ）を含む。一実施形態によれば、第１の層１０５Ａおよび第３の層１０５Ｃは、約２０ｃｍ２／Ｖ・ｓ未満の移動度を有し、第２の層１０５Ｂは、約２０ｃｍ２／Ｖ・ｓより大きい移動度を有する。
【0029】
［００３１］第２の層１０５Ｂと第１の層１０５Ａとの間のバンドベンディング、および第２の層１０５Ｂと第３の層１０５Ｃとの間のバンドベンディングのために、電子は、第２の層１０５Ｂに制限される。バンドベンディングは、第１の層１０５Ａと第２の層１０５Ｂとの間、および／または第２の層１０５Ｂと第３の層１０５Ｃとの間のバンドギャップおよび／または価電子帯上端（ＶＢＭ）の差によって引き起こされる。第２の層１０５Ｂに含まれる電子の数の増加は、第２の層の自由電荷密度を増加させ、ソース電極１１２からドレイン電極１１４への電流を増加させる。
【0030】
［００３２］本明細書で説明するＴＦＴ１００Ａ、１００Ｂは、それぞれ２つの層１０５Ａ、１０５Ｂおよび３つの層１０５Ａ、１０５Ｂ、１０５Ｃを含むが、チャネル層スタック１０４Ａ、１０４Ｂには任意の数の層を含めることができることを理解されたい。例えば、チャネル層スタック１０４Ａ、１０４Ｂは、特定の実施形態では、４つ、５つ、６つ、またはさらに多くの層１０５を含む。層１０５は、各層が隣接する層とは異なる移動度を有するように交互になっている。例えば、層１０５は、以下でさらに詳細に説明されるように、相対的に高い移動度と相対的に低い移動度を交互に繰り返す。
【0031】
［００３３］一実施形態によれば、複数の層１０５は、２つの高移動度層および３つの低移動度層を含み、高移動度層は、隣接する低移動度層の間に配置されている。低移動度層と高移動度層の間のバンドベンディングにより、電子は、高移動度層に制限される。高移動度層に含まれる電子の数の増加は、高移動度層の自由電荷密度を増加させ、ソース電極１１２からドレイン電極１１４への電流を増加させる。さらに、複数の高移動度層を使用すると、ソース電極１１２からドレイン電極１１４への電流がさらに増加する。
【0032】
［００３４］図１Ｃは、一実施形態による、ＴＦＴ１００Ｃの概略側面図を示している。ＴＦＴ１００Ｃは、ＴＦＴ１００Ｃがゲート構造１２１Ａではなくゲート構造１２１Ｂを含むことを除いて、ＴＦＴ１００Ａ（図１Ａ）と同様である。ＴＦＴ１００Ｃは、ダブルゲート（ＤＧ）ＴＦＴと見なすことができる。
【0033】
［００３５］ゲート構造１２１Ｂは、以下で詳細に説明するように、チャネル層スタック１０４Ａの上および下に配置されている。ゲート構造１２１Ｂは、チャネル層スタック１０４Ａ内の電圧を調節するように構成されている。示されるように、ゲート構造は、絶縁体層１０６、ゲート電極１０８、ボトム絶縁体層１３０、およびボトムゲート電極１３１を含む。ゲート電極１０８およびボトムゲート電極１３１の両方が、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）として１つ以上のゲート信号ラインに接続されるように構成されている。同じゲート信号ラインまたは２つの異なるゲート信号ラインを、ボトムゲート電極１３１およびゲート電極１０８に接続することができる。ゲート電極１０８は、絶縁体層１０６の上に配置されている。ボトム絶縁体層１３０およびボトムゲート電極１３１は、バッファ層１０２の上に配置されている。ボトム絶縁体層１３０は、二酸化ケイ素を含むことができる。ボトムゲート電極１３１は、導電性材料を含む。ゲート電極１０８およびボトムゲート電極１３１の両方を含むゲート構造１２１Ｂは、チャネル層スタック１０４Ａにおけるより高いキャリア密度を可能にし、移動度およびそこに流れる電流を増加させる。
【0034】
［００３６］図１Ｃに示されるように、ボトムゲート電極の長さＬ１３１は、ゲート電極の長さＬ１０６とほぼ同じである。この実施形態では、ボトムゲート電極の長さＬ１３１は、ＴＦＴ１００Ｃの動作速度を増加させ、寄生容量を減少させる。
【0035】
［００３７］図１Ｄは、一実施形態による、ＴＦＴ１００Ｄの概略側面図を示している。ＴＦＴ１００Ｄは、ボトムゲート電極の長さＬ１３１がチャネル層スタックの長さＬ１０４とほぼ同じであることを除いて、ＴＦＴ１００Ｃ（図１Ｃ）と同様である。したがって、ボトムゲート電極の長さＬ１３１は、ゲート電極の長さＬ１０６よりも長い。ボトムゲート電極が増大すると、図１Ｃに示すＴＦＴ１００Ｃと比較して寄生容量が増加するため、ＴＦＴ１００Ｄの動作速度が低下する可能性がある。しかしながら、増加したボトムゲート電極の長さＬ１３１は、チャネル層スタック１０４Ａ上の望ましくない光の照射を遮断することができる。
【0036】
［００３８］図２Ａは、一実施形態による、ＴＦＴ２００Ａの概略側面図を示している。ＴＦＴ２００Ａは、ＴＦＴ２００Ａには異なるゲート構造２２１Ａが含まれていることを除いて、図１ＣのＴＦＴ１００Ｃと同様である。ゲート構造２２１Ａは、ボトムゲート電極１３１を含む。ボトムゲート電極１３１は、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）としてゲート信号に接続されるように構成されている。図２Ａに示されるように、ソース電極２１２およびドレイン電極２１４は、ソース電極ビアまたはドレイン電極ビアを使用せずに、チャネル層スタック１０４Ａの上に直接配置されている。ＴＦＴ２００Ａは、ボトムゲート（ＢＧ）ＴＦＴと見なすことができる。
【0037】
［００３９］図２Ｂは、一実施形態による、ＴＦＴ２００Ｂの概略側面図を示している。ＴＦＴ２００Ｂは、ＴＦＴ２００Ｂには異なるゲート構造２２１Ｂが含まれていることを除いて、図２ＡのＴＦＴ２００Ａと同様である。ゲート構造２２１Ｂは、トップゲート電極２４０をさらに含む。ボトムゲート電極１３１およびトップゲート電極２４０は、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）として１つ以上のゲート信号ラインに接続されるように構成されている。同じゲート信号ラインまたは２つの異なるゲート信号ラインを、ボトムゲート電極１３１およびトップゲート電極２４０に接続することができる。トップゲート電極２４０は、導電性材料を含む。ＴＦＴ２００Ｂは、ＤＧ ＴＦＴと見なすことができる。
【0038】
［００４０］図２Ｃは、一実施形態による、ＴＦＴ２００Ｃの概略側面図を示している。ＴＦＴ２００Ｃは、ＴＦＴ２００Ａには異なるゲート構造２２１Ｃが含まれていることを除いて、図２ＡのＴＦＴ２００Ａと同様である。ゲート構造２２１Ｃは、ボトムゲート電極１３１を含む。図２Ｃに示されるように、ソース電極１１２およびドレイン電極１１４は、ソース電極ビア１１６およびドレイン電極ビア１１８によって、チャネル層スタック１０４Ａに接続されている。ＴＦＴ２００Ｃは、ＢＧ ＴＦＴと見なすことができる。ボトムゲート電極１３１は、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）としてゲート信号ラインに接続されるように構成されている。
【0039】
［００４１］図２Ｄは、一実施形態による、ＴＦＴ２００Ｄの概略側面図を示している。ＴＦＴ２００Ｄは、ＴＦＴ２００Ｄには異なるゲート構造２２１Ｄが含まれていることを除いて、図２ＡのＴＦＴ２００Ｃと同様である。ゲート構造２２１Ｄは、ボトムゲート電極１３１およびトップゲート電極２４０をさらに含む。図２Ｄに示されるように、ソース電極１１２およびドレイン電極１１４は、ソース電極ビア１１６およびドレイン電極ビア１１８によって、チャネル層スタック１０４Ａに接続されている。ＴＦＴ２００Ｄは、ＤＧ ＴＦＴと見なすことができる。ボトムゲート電極１３１およびトップゲート電極２４０は、チャネル層スタック１０４Ａに電圧を供給するための電源（図示せず）として１つ以上のゲート信号ラインに接続されるように構成されている。同じゲート信号ラインまたは２つの異なるゲート信号ラインを、ボトムゲート電極１３１およびトップゲート電極２４０に接続することができる。
【0040】
［００４２］図３Ａは、一実施形態による、デバイス３００Ａの概略側面図を示している。示されるように、デバイス３００Ａは、第１のＴＦＴ３０１Ａおよび第２のＴＦＴ３０１Ｂを含む。示されるように、第１のＴＦＴ３０１Ａは、ゲート構造３２１Ａを含む。第１のＴＦＴ３０１Ａは、図１ＡのＴＦＴ１００Ａと同様である。チャネル層スタック３０４Ｂは、チャネル層スタック１０４Ａと同様である。示されるように、第２のＴＦＴ３０１Ｂは、ゲート構造３２１Ｂを含む。第２のＴＦＴ３０１Ｂは、図１ＡのＴＦＴ１００Ａと同様であるが、第２のＴＦＴ３０１Ｂは、チャネル層スタック３０４Ｂを含む。図示のように、チャネル層スタック３０４Ｂは、第１の層１０５Ａを含む。第２のＴＦＴ３０１Ｂにおけるチャネル層スタック３０４Ｂからの層１０５Ａは、第１のＴＦＴ３０１Ａにおけるチャネル層スタック１０４Ａからの第１の層１０５Ａと比較して、同じ層であってもよいし、または異なる層であってもよい。
【0041】
［００４３］図３Ｂは、一実施形態による、デバイス３００Ｂの概略側面図を示している。示されるように、デバイス３００Ｂは、第１のＴＦＴ３０１Ｃおよび第２のＴＦＴ３０１Ｄを含む。示されるように、第１のＴＦＴ３０１Ｃは、ゲート構造３２１Ｃを含む。第１のＴＦＴ３０１Ｃは、図３ＡのＴＦＴ３０１Ａと同様である。しかしながら、示されるように、第２のＴＦＴ３０１Ｄは、ゲート構造３２１Ｄを含む。ゲート構造３２１Ｃ、３２１Ｄは、それぞれ、ボトムゲート電極１３１Ａ、１３１Ｂをさらに含む。
【0042】
［００４４］図３Ｃは、一実施形態による、デバイス３００Ｃの概略側面図を示している。示されるように、デバイス３００Ｃは、第１のＴＦＴ３０１Ｅおよび第２のＴＦＴ３０１Ｆを含む。示されるように、第１のＴＦＴ３０１Ｅは、ゲート構造３２１Ｅを含む。第１のＴＦＴ３０１Ｅは、図３ＡのＴＦＴ３０１Ａと同様である。示されるように、第２のＴＦＴ３０１Ｆは、ゲート構造３２１Ｆを含む。ゲート構造３２１Ｅ、３２１Ｆは、絶縁体層１０６とゲート電極１０８との間に配置された第２の絶縁体層３０６をさらに含む。第２の絶縁体層３０６は、絶縁体層１０６において上記で開示された任意の材料を含むことができる。
【0043】
［００４５］図３Ｄは、一実施形態による、デバイス３００Ｄの概略側面図を示している。示されるように、デバイス３００Ｄは、第１のＴＦＴ３０１Ｇおよび第２のＴＦＴ３０１Ｈを含む。示されるように、第１のＴＦＴ３０１Ｇは、ゲート構造３２１Ｇを含む。第１のＴＦＴ３０１Ｇは、第１のＴＦＴ３０１Ｇがチャネル層スタック１０４Ｃを含むことを除いて、図３ＡのＴＦＴ３０１Ａと同様である。示されるように、チャネル層スタック１０４Ｃは、第２の層１０５Ｂの下に配置された絶縁体層１０６をさらに含む。示されるように、第２のＴＦＴ３０１Ｈは、ゲート構造３２１Ｈを含む。ゲート構造３２１Ｈは、絶縁体層１０６とゲート電極１０８との間に配置された第２の絶縁体層３０６をさらに含む。
【0044】
［００４６］図３Ｅは、一実施形態による、デバイス３００Ｅの概略側面図を示している。示されるように、デバイス３００Ｅは、第１のＴＦＴ３０１Ｉおよび第２のＴＦＴ３０１Ｊを含む。示されるように、第１のＴＦＴ３０１Ｉは、ゲート構造２２１Ａを含む。第１のＴＦＴ３０１Ｉは、図２ＡのＴＦＴ２００Ａと同様である。示されるように、第２のＴＦＴ３０１Ｊは、ゲート構造２２１Ａを含む。第２のＴＦＴ３０１Ｊは、ＴＦＴ３０１Ｊがチャネル層スタック３０４Ｂを含む（すなわち、チャネル層スタック３０４Ｂが第１の層１０５Ａを含む）ことを除いて、図２ＡのＴＦＴ２００Ａと同様である。チャネル層スタック３０４Ｂの第１の層１０５Ａは、低移動度層（以下に説明される）である。ソース電極２１２Ａ、２１２Ｂおよびドレイン電極２１４Ａ、２１４Ｂは、それぞれ、チャネル層スタック３０４Ａ、３０４Ｂと電気的に接触している。
【0045】
［００４７］いくつかの実施形態では、ＴＦＴ３０１Ｉ、３０１Ｊの一方または両方が、ＩＬＤ層１１０の上に配置されたトップゲート電極（例えば、トップゲート電極２４０Ａおよび／またはトップゲート電極２４０Ｂ）をさらに含む。
【0046】
［００４８］図３Ｆは、一実施形態による、デバイス３００Ｆの概略側面図を示している。示されるように、デバイス３００Ｆは、第１のＴＦＴ３０１Ｋおよび第２のＴＦＴ３０１Ｌを含む。示されるように、第１のＴＦＴ３０１Ｋは、ゲート構造３２１Ｃを含む。第１のＴＦＴ３０１Ｋは、図３ＢのＴＦＴ３０１Ｃと同様である。示されるように、第２のＴＦＴ３０１Ｌは、ゲート構造３２１Ａを含む。第２のＴＦＴ３０１Ｌは、図３Ａの第２のＴＦＴ３０１Ｂと同様である。いくつかの実施形態では、第１のＴＦＴ３１０Ｋは、ゲート構造３２１Ｃの代わりにゲート構造３２１Ａを含み、第２のＴＦＴは、ゲート構造３２１Ａの代わりにゲート構造３２１Ｃを含む。
【0047】
［００４９］いくつかの実施形態では、第１のＴＦＴ３０１Ｋにおけるチャネル層スタック３０４Ａからの第１の層１０５Ａは、第２のＴＦＴ３０１Ｌにおけるチャネル層スタック３０４Ｂからの第１の層１０５Ａとは異なる。いくつかの実施形態では、第１のＴＦＴ３０１Ｋの第１の層１０５Ａは、高移動度層（以下で説明）であり、第２のＴＦＴ３０１Ｌの第１の層１０５Ａは、低移動度層（以下で説明）である。いくつかの実施形態では、第１のＴＦＴ３０１Ｋの第１の層１０５Ａは、低移動度層であり、第２のＴＦＴ３０１Ｌの第１の層１０５Ａは、高移動度層である。
【0048】
［００５０］図３Ｇは、一実施形態による、デバイス３００Ｇの概略側面図を示している。示されるように、デバイス３００Ｇは、第１のＴＦＴ３０１Ｍおよび第２のＴＦＴ３０１Ｎを含む。示されるように、第１のＴＦＴ３０１Ｍは、ゲート構造２２１Ａを含む。第１のＴＦＴ３０１Ｍは、図２ＡのＴＦＴ２００Ａと同様である。示されるように、第２のＴＦＴ３０１Ｎは、ゲート構造２２１Ａを含む。
【0049】
［００５１］いくつかの実施形態では、第１のＴＦＴ３０１Ｍにおけるチャネル層スタック３０４Ａからの第１の層１０５Ａは、第２のＴＦＴ３０１Ｎにおけるチャネル層スタック３０４Ｂからの第１の層１０５Ａとは異なる。いくつかの実施形態では、第１のＴＦＴ３０１Ｍの第１の層１０５Ａは、高移動度層（以下で説明）であり、第２のＴＦＴ３０１Ｎの第１の層１０５Ａは、低移動度層（以下で説明）である。いくつかの実施形態では、第１のＴＦＴ３０１Ｍの第１の層１０５Ａは、低移動度層であり、第２のＴＦＴ３０１Ｎの第１の層１０５Ａは、高移動度層である。いくつかの実施形態では、ＴＦＴ３０１Ｍ、３０１Ｎの一方または両方が、ＩＬＤ層１１０の上に配置されたトップゲート電極（図示せず）を含む。
【0050】
［００５２］本明細書に開示されるＴＦＴは、特定のチャネル層スタック（例えば、チャネル層スタック１０４Ａ）および／または（例えば、ゲート構造１２１Ａ）を含むものとして示されているが、ＴＦＴは、代わりに、本明細書に開示されている任意のチャネル層スタック、および／または本明細書に開示されている任意のゲート構造を含むことができることを理解されたい。別の言い方をすれば、ＴＦＴのチャネル層スタックは、１つ、２つ、３つ、４つ、５つ、６つ、またはさらに多くの個々の層１０５を含むことができる。層１０５は、各層が隣接する層とは異なる移動度を有するように交互になっている。例えば、層１０５は、以下でさらに詳細に説明されるように、相対的に高い移動度と相対的に低い移動度を交互に繰り返す。さらに、任意のチャネル層スタックは、第１の絶縁体層１０６および／または第２の絶縁体層３０６をさらに含むことができる。さらに、本明細書に記載の任意のゲート構造を、開示された任意のＴＦＴに含めることができ、したがって、各ＴＦＴは、ＴＧ、ＢＧ、またはＤＧ ＴＦＴであり得る。
【0051】
［００５３］上記の実施形態のいずれにおいても、ＴＦＴは、基板１０１を共有する。いくつかの実施形態では、２ゲート構造は、バッファ層１０２をさらに含み、２つのＴＦＴは、バッファ層を共有する。本明細書に開示される２ゲート構造のいずれも、バッファ層１０２を含むことができることを理解されたい。各２ゲート構造の２つのＴＦＴは、ＬＣＤもしくはＯＬＥＤディスプレイのピクセル回路として、またはパネル内ゲートドライバ（ＧＩＰ）回路で使用される。例えば、２ゲート構造の各ＴＦＴは、ＯＬＥＤピクセル回路でスイッチングまたは駆動ＴＦＴとして使用できる。
【0052】
［００５４］本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、層１０５（例えば、層１０５Ａ、１０５Ｂ、および／または１０５Ｃ）のそれぞれは、約０．５ｎｍから約５０ｎｍの厚さを有する。本明細書に記載の他の実施形態と組み合わせることができる別の実施形態では、各層１０５の移動度は、約２０ｃｍ２／Ｖ・ｓよりも大きいか、または約２０ｃｍ２／Ｖ・ｓよりも小さいかのいずれかである。例えば、チャネル層スタック１０４Ｂは、交互の層１０５を含み、各層は、約２０ｃｍ２／Ｖ・ｓよりも大きい移動度（本明細書では高移動度層と呼ばれる）および約２０ｃｍ２／Ｖ・ｓよりも小さい移動度（本明細書では低移動度層と呼ばれる）を交互に有する。２０ｃｍ２／Ｖ・ｓの移動度は一例であり、対応する低移動度層よりも相対的に高い移動度を有する任意の高移動度層が本明細書の開示によってカバーされることが理解される。
【0053】
［００５５］本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、高移動度層および低移動度層は、実質的に同じ材料組成を有する。本明細書に記載の他の実施形態と組み合わせることができる別の実施形態では、高移動度層および低移動度層は、異なる材料組成を有する。
【0054】
［００５６］本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、高移動度層および／または低移動度層は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、酸素（Ｏ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、および／またはハフニウム（Ｈｆ）を含む。高移動度層の例には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｏ、Ａｌ－Ｓｎ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ、Ｈｆ－Ｚｎ－Ｏ、Ｓｎ－Ｏ、およびＡｌ－Ｓｎ－Ｚｎ－Ｉｎ－Ｏが含まれるが、これらに限定されない。低移動度層の例には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ，Ｇａ－Ｏ，Ｉｎ－Ｇａ－Ｏ，Ｚｎ－Ｓｎ－Ｏ，Ｉｎ－Ｓｎ－Ｏ，Ｈｆ－Ｉｎ－Ｚｎ－Ｏ，Ａｌ－Ｓｎ－Ｚｎ－Ｏ，Ｚｎ－Ｏ，Ａｌ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ，およびＡｌ－Ｓｎ－Ｚｎ－Ｏが含まれるが、これらに限定されない。
【0055】
［００５７］いくつかの実施形態では、高移動度層および低移動度層の材料は、同じ元素を含むが、材料の化学量論は異なる。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏは、多成分アモルファス酸化物半導体（ＡＯＳ）系であり、ＬＣＤおよびＯＬＥＤディスプレイ製品の大量生産に商業的に使用されている。Ｉｎ－Ｇａ－Ｚｎ－Ｏは、Ｉｎ－Ｏ、Ｇａ－Ｏ、およびＺｎ－Ｏの比が１：１：１で、通常、約１０ｃｍ２／Ｖ・ｓの移動度値を示すが、Ｉｎ－Ｇａ－Ｚｎ－Ｏ ＡＯＳ系からＩｎ組成を増加させること、および／またはＧａ組成を減少させることにより、１０ｃｍ２／Ｖ・ｓより大きな移動度を実現することもできる。したがって、ＡＯＳ系の成分の組成を変えることにより、移動度を調整できる。ＡＯＳ系でのＧａなしのＺｎ－ＯまたはＩｎ－Ｏは、より高い移動度（より高いキャリア濃度）を可能にするが、アモルファス相を得るのが難しくなり得る。しかしながら、Ｚｎ－Ｉｎ－ＯまたはＺｎ－Ｇａ－Ｏなどの二成分組成は、Ｚｎ－ＯとＩｎ－Ｏの組成が変化するため、アモルファス相を形成することができる。高移動度（＞２０ｃｍ２／Ｖ・ｓ）ＡＯＳのために、多成分ＡＯＳ系からＩｎの組成を増やすこと、および／またはＧａの組成を減らすことで、キャリア濃度を上げることができる。したがって、一実施形態では、低移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、低移動度層よりも高いＩｎの組成を有する。別の実施形態では、低移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、低移動度層よりも低いＧａの組成を有する。さらに別の実施形態では、低移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み、高移動度層は、低移動度層よりも高いＩｎの組成を有し、高移動度層は、低移動度層よりも低いＧａの組成を有する。
【0056】
［００５８］Ｉｎ、Ｇａ、Ｚｎ、およびＯの組成は、電子輸送特性（例えば、移動度）を容易に変化させることができることを理解されたい。例えば、Ｉｎ２Ｏ３－Ｇａ２Ｏ３－ＺｎＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）薄膜の電子輸送特性（移動度など）は、Ｘ、Ｙ、およびＺを変えることにより、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、およびＺｎＯの組成によって決定され、Ｘは［（ＺｎＯ）Ｘ－（Ｇａ２Ｏ３）１－Ｘ］ｍｏｌ％で定義され、Ｙは［（Ｇａ２Ｏ３）Ｙ－（Ｉｎ２Ｏ３）１－Ｙ］ｍｏｌ％で定義され、Ｚは（Ｉｎ２Ｏ３）Ｚ－（ＺｎＯ）１－Ｚ］ｍｏｌ％で定義される。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系では、そこに含まれるＩｎ原子は、電子経路を形成するＩｎ３＋イオンとして作用し、高い電子移動度をもたらすことが、一般的に理解されている。さらに、そこに含まれるＺｎ原子は、四面体配位を好むＺｎ２＋イオンとして作用し、Ｉｎ－Ｇａ－Ｚｎ－Ｏのアモルファス相の安定性を高めることが理解されている。最後に、そこに含まれるＧａ原子は、Ｇａ３＋イオンの高いイオン場強度によりキャリア生成を抑制するＧａ３＋イオンとして作用することが理解されている。Ｇａ３＋イオンは、Ｏ空孔の形成により、ＺｎおよびＩｎ原子よりも、Ｏ原子と強い化学結合を形成する。したがって、Ｇａのパーセンテージを増加させると、移動度および／またはキャリア濃度が低くなり、したがって、Ｇａのパーセンテージが高い層は、オフ電流が低くなり、オン／オフ電流比が大きくなる。
【0057】
［００５９］Ｘ＝Ｙ＝Ｚ＝０．５の場合、Ｉｎ－Ｇａ－Ｚｎ－Ｏは、約９ｃｍ２／Ｖ・ｓの移動度を可能にする。Ｇａを減らし、Ｉｎを増やすことで、より高い移動度を制御できる。例えば、Ｘ＝１、Ｙ＝０、Ｚ＝１の場合、組成は、Ｉｎ－Ｏである。Ｘ＝１、Ｙ＝０、Ｚ＝０の場合、組成は、Ｚｎ－Ｏである。ただし、Ｉｎ－ＯとＺｎ－Ｏは、結晶相を形成する。Ｘ＝１、Ｙ＝０、０＜Ｚ＜１の場合、組成は、Ｉｎ－Ｚｎ－Ｏである。したがって、Ｉｎ－Ｚｎ－Ｏは、アモルファス相を有し、約２０ｃｍ２／Ｖ・ｓより大きい移動度であり、高移動度チャネル層の材料になり得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏは、アモルファス相を有し、約２０ｃｍ２／Ｖ・ｓより小さい低い移動度であり、低移動度チャネル層の材料になり得る。
【0058】
［００６０］ＡＯＳ系は、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含むことができ、またはＩｎ－Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｏ、Ａｌ－Ｓｎ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ、Ｈｆ－Ｚｎ－Ｏ、Ｓｎ－Ｏ、Ａｌ－Ｓｎ－Ｚｎ－Ｉｎ－Ｏなどを含む他のＡＯＳを含むことができる。
【0059】
［００６１］上記のように、ＴＦＴが提供される。ＴＦＴは、ゲート構造とチャネル層スタックを含む。ゲートスタックは、１つ以上のゲート構造を含み、したがって、ＴＦＴは、ＴＧ、ＤＧ、またはＢＧ ＴＦＴである。チャネル層スタックは、異なる移動度を有する複数の層を含む。
【0060】
［００６２］異なる移動度を有する層は、ＴＦＴに様々な利点をもたらす。高移動度層は、ＴＦＴの応答速度を増加させる。低移動度層は、リーク電流を減少させ、ＴＦＴにおける正のしきい値電圧（ターンオン電圧）を可能にする。低移動度層と高移動度層の組み合わせは、本明細書で説明するように、改善された移動度、より低いオフリーク電流、および正のしきい値電圧（ターンオン電圧）などの改善された品質を備えたＴＦＴをもたらす。
【0061】
［００６３］上記は本開示の例に向けられているが、本開示の他のさらなる例が、その基本的な範囲から逸脱することなく考案され、その範囲は、以下の特許請求の範囲によって決定される。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【手続補正書】
【提出日】2022-02-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
デバイスであって、
基板、
第１の薄膜トランジスタ（ＴＦＴ）の第１の半導体チャネルであって、前記第１の半導体チャネルが、前記基板の上に配置され、前記第１の半導体チャネルが、
第１の電子移動度を有する第１の層、および
前記第１の層に接触している第２の層であって、前記第２の層が、前記第１の層より大きい電子移動度を有し、前記第１のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有する、第２の層、
を含む、第１の半導体チャネル、
前記第１のＴＦＴの第１のゲート絶縁体層の上に配置された第１のゲート電極、
前記第１のゲート電極の上に配置された層間誘電体（ＩＬＤ）層、
前記第１の半導体チャネルに接触している第１のソース電極であって、前記ＩＬＤ層のソース電極ビア内に配置された第１のソース電極、ならびに
前記第１の半導体チャネルに接触している第１のドレイン電極であって、前記ＩＬＤ層の第１のドレイン電極ビア内に配置された第１のドレイン電極、
を含むデバイス。
【請求項2】
前記基板の上に配置された、第２のＴＦＴの第２の半導体チャネルであって、前記第２の半導体チャネルが、前記第１のＴＦＴの前記第２の層の前記電子移動度より小さい電子移動度を有し、前記第２の半導体チャネルが、前記第２のＴＦＴの第２のゲート絶縁体層と接触しており、前記第２のゲート絶縁体層が、前記第２の半導体チャネルの上に配置されている、第２の半導体チャネル、前記第２のゲート絶縁体層の上に配置された第２のゲート電極、
前記第２の半導体チャネルに接触している第２のソース電極であって、前記ＩＬＤ層の第２のソース電極ビア内に配置された第２のソース電極、および
前記第２の半導体チャネルに接触している第２のドレイン電極であって、前記ＩＬＤ層の第２のドレイン電極ビア内に配置された第２のドレイン電極、
をさらに含み、前記第２のＴＦＴが、約－１．５Ｖから約２．５Ｖのしきい値電圧を有する、請求項１に記載のデバイス。
【請求項3】
前記第２のＴＦＴが、前記基板の上に配置された第２のボトムゲート電極、および
前記第２のボトムゲート電極の上に配置されたボトム絶縁体層、
をさらに含む、請求項２に記載のデバイス。
【請求項4】
前記第１のＴＦＴが、前記基板の上に配置された第１のボトムゲート電極をさらに含み、
前記ボトム絶縁体層が、前記第１のボトムゲート電極の上に配置されている、
請求項３に記載のデバイス。
【請求項5】
前記第１のＴＦＴが、前記基板の上に配置された第１のボトムゲート電極をさらに含み、
ボトム絶縁体層が、前記第１のボトムゲート電極の上に配置されている、
請求項１に記載のデバイス。
【請求項6】
前記第１の半導体チャネルが、１つ以上の追加の層をさらに含む、請求項１に記載のデバイス。
【請求項7】
前記半導体チャネルの各層が、約０．５ｎｍから約５０ｎｍの厚さを有する、請求項１に記載のデバイス。
【請求項8】
デバイスであって、
基板、
前記基板の上に配置された、第１の薄膜トランジスタ（ＴＦＴ）の第１の半導体チャネルであって、前記第１の半導体チャネルが、
第１の電子移動度を有する第１の層、および
前記第１の層に接触している第２の層であって、第２の電子移動度が、前記第１の電子移動度より大きく、前記第１のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有する、第２の層、
を含む、第１の半導体チャネル、
前記基板の上に配置された第１のボトムゲート電極、
前記第１のボトムゲート電極の上に配置されたボトム絶縁体層、
前記第１の半導体チャネルの上に配置された層間誘電体（ＩＬＤ）層、
前記第１の半導体チャネルに接触している第１のソース電極、ならびに
前記第１の半導体チャネルに接触している第１のドレイン電極、
を含むデバイス。
【請求項9】
前記基板の上に配置された、第２のＴＦＴの第２の半導体チャネルであって、前記第２の半導体チャネルが、前記第１のＴＦＴの前記第２の層の前記第２の電子移動度より小さい電子移動度を有し、前記第２の半導体チャネルが、前記第２のＴＦＴの第２のゲート絶縁体層と接触しており、前記第２のゲート絶縁体層が、前記第２の半導体チャネルの上に配置されている、第２の半導体チャネル、前記第２のゲート絶縁体層の上に配置された第２のゲート電極、
前記第２の半導体チャネルに接触している第２のソース電極であって、前記ＩＬＤ層の第２のソース電極ビア内に配置された第２のソース電極、および
前記第２の半導体チャネルに接触している第２のドレイン電極であって、前記ＩＬＤ層の第２のドレイン電極ビア内に配置された第２のドレイン電極、
をさらに含む、請求項８に記載のデバイス。
【請求項10】
前記基板の上に配置された第２のボトムゲート電極をさらに含み、前記ボトム絶縁体層が、前記第２のボトムゲート電極の上に配置されている、
請求項９に記載のデバイス。
【請求項11】
前記第１の半導体チャネルが、前記第１の半導体チャネル内の層の総数が奇数であるように、１つ以上の追加の層をさらに含む、請求項８に記載のデバイス。
【請求項12】
前記層の各々が、金属酸化物含有層である、請求項８に記載のデバイス。
【請求項13】
前記層の各々が、Ｉｎ?Ｚｎ?Ｏ、Ｉｎ?Ｓｎ?Ｏ、Ｉｎ?Ｚｎ?Ｓｎ?Ｏ、Ｉｎ－Ｇａ－Ｏ、Ｉｎ?Ｇａ?Ｚｎ?Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ、またはそれらの任意の組み合わせを含む、請求項１２に記載のデバイス。
【請求項14】
前記第２の層が、前記第１の層より低い原子パーセントのガリウム（Ｇａ）を有する、請求項１３に記載のデバイス。
【請求項15】
デバイスであって、
基板、
前記基板の上に配置された層間誘電体（ＩＬＤ）層、
第１の薄膜トランジスタ（ＴＦＴ）であって、
前記基板の上に配置された多層半導体チャネルであって、前記多層半導体チャネルが、
第１の電子移動度を有する第１の層、および
前記第１の層に接触している第２の層であって、前記第２の層が、約２０ｃｍ２／Ｖ・ｓより大きい第２の電子移動度を有する、第２の層、
を含む、多層半導体チャネル、
前記基板の上に配置された１つ以上のゲート電極の第１のセットであって、前記第１のセットのゲート電極の各々が、前記多層半導体チャネルの上または下に配置されている、ゲート電極の第１のセット、
前記第１のセットのゲート電極のうちの少なくとも１つの上または下に配置された第１の絶縁体層、
前記多層半導体チャネルに電気的に接触している第１のソース電極、ならびに
前記多層半導体チャネルに電気的に接触している第１のドレイン電極、
を含む第１のＴＦＴ、ならびに
第２のＴＦＴであって、
前記基板の上に配置された第２の半導体チャネル、
前記基板の上に配置された１つ以上のゲート電極の第２のセットであって、前記第２のセットのゲート電極の各々が、前記第２の半導体チャネルの上または下に配置されている、ゲート電極の第２のセット、
前記第２のセットのゲート電極のうちの少なくとも１つの上または下に配置された第２の絶縁体層、
前記第２の半導体チャネルに電気的に接触している第２のソース電極、ならびに
前記第２の半導体チャネルに電気的に接触している第２のドレイン電極、
を含む第２のＴＦＴ、
を含むデバイス。
【請求項16】
前記第１のＴＦＴが、前記多層半導体チャネルの上に配置された第１のゲート絶縁体層、および
前記第１のゲート絶縁体層の上に配置された、前記第１のセットのゲート電極のうちの第１のゲート電極、
をさらに含み、１つ以上のスタックのうちの最も上のスタックの前記第１の層が、前記第１のＴＦＴの前記第１のゲート絶縁体層と接触している、請求項１５に記載のデバイス。
【請求項17】
前記第２のＴＦＴが、前記第２の半導体チャネルの上に配置された第２のゲート絶縁体層、および
前記第２のゲート絶縁体層の上に配置された、前記第２のセットのゲート電極のうちの第２のゲート電極、
をさらに含む、請求項１６に記載のデバイス。
【請求項18】
前記多層半導体チャネルの下に配置された、前記第１のセットのゲート電極のうちの第１のボトムゲート電極を、さらに含み、前記第１の絶縁体層が、前記第１のボトムゲート電極の上に配置されており、前記第１のボトムゲート電極のボトムゲート長が、前記第１のゲート電極のゲート長より長い、請求項１６に記載のデバイス。
【請求項19】
前記第１のＴＦＴが、前記ＩＬＤ層の上に配置された、前記第１のセットのゲート電極のうちの第１のトップゲート電極をさらに含む、請求項１５に記載のデバイス。
【請求項20】
前記第２のＴＦＴが、前記ＩＬＤ層の上に配置された、前記第２のセットのゲート電極のうちの第２のトップゲート電極をさらに含む、請求項１９に記載のデバイス。
【請求項21】
前記第１の電子移動度が、約２０ｃｍ２／Ｖ・ｓより小さく、第２の電子移動度が、約２０ｃｍ２／Ｖ・ｓより大きく、前記第１の層が、前記第１のＴＦＴの第１のゲート絶縁体層と接触しており、前記第１のゲート絶縁体層が、前記第１の半導体チャネルの上に配置されている、請求項１に記載のデバイス。
【請求項22】
前記第１の半導体チャネルが、第３の層をさらに含み、前記第３の層が、前記第１の層および前記第２の層の下に配置されており、前記第３の層が、前記第２の層の前記第２の電子移動度の前記電子移動度より小さい第３の電子移動度を有する、請求項２１に記載のデバイス。
【請求項23】
前記第２のＴＦＴが、約３５ｃｍ２／Ｖ・ｓから約７０ｃｍ２／Ｖ・ｓの電子移動度を有し、前記第１のＴＦＴが、約－１．５Ｖから約２．５Ｖのしきい値電圧を有する、請求項２に記載のデバイス。
【請求項24】
前記第２の層が、Ｓｎを含まない、請求項１に記載のデバイス。
【請求項25】
前記半導体チャネルの少なくとも１つの層が、Ｚｎを含まない、請求項１に記載のデバイス。
【請求項26】
前記第１のＴＦＴの第１のゲート絶縁体層の上に配置された第１のゲート電極を、さらに含む、請求項８に記載のデバイス。
【請求項27】
前記第２の半導体チャネルが、単一の層からなる、請求項９に記載のデバイス。
【国際調査報告】