(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-08
(54)【発明の名称】メモリデバイス及び方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220901BHJP
H01L 27/11556 20170101ALI20220901BHJP
H01L 21/336 20060101ALI20220901BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021578037
(86)(22)【出願日】2020-04-30
(85)【翻訳文提出日】2021-12-28
(86)【国際出願番号】 CN2020088401
(87)【国際公開番号】W WO2021142980
(87)【国際公開日】2021-07-22
(31)【優先権主張番号】202010054215.7
(32)【優先日】2020-01-17
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】ウ・リンチュン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR25
5F083PR40
5F083ZA28
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH11
5F101BH14
5F101BH15
(57)【要約】
三次元（３Ｄ）ＮＡＮＤメモリデバイス及び方法が提供される。一態様では、３Ｄ ＮＡＮＤメモリデバイスは、基板と、基板上の層スタックと、第１のエピタキシャル層と、第２のエピタキシャル層と、第１のアレイ共通ソース（ＡＣＳ’）と、第２のＡＣＳ’とを含む。層スタックは、交互に積層された第１のスタック層及び第２のスタック層を含む。第１のエピタキシャル層は、層スタックを通って延びるチャネル層の側部に堆積される。第２のエピタキシャル層は、基板上に堆積される。第１のＡＣＳ’と層スタックの一部とは、第２のＡＣＳ’の間にある。
【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリデバイスであって、基板と、
前記基板の上の層スタックであって、交互に積層された複数の第１のスタック層及び複数の第２のスタック層と、複数のメモリブロックとを含む層スタックと、
前記層スタックを通って延びるチャネル層の側部の第１のエピタキシャル層と、
前記基板上の第２のエピタキシャル層と、
各メモリブロックに対して構成され、前記層スタックを通って延びる、複数の第１のアレイ共通ソース（ＡＣＳ’）及び複数の第２のＡＣＳ’と、を含み、
前記第１のエピタキシャル層は前記第２のエピタキシャル層に近隣し、前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’は前記第２のエピタキシャル層と電気的に接続され、前記複数の第１のＡＣＳ’及び前記層スタックの一部は前記複数の第２のＡＣＳ’の間にある、メモリデバイス。
【請求項2】
前記複数の第１のＡＣＳ’が、前記複数の第２のＡＣＳ’の間で互いに離間している、請求項１に記載のデバイス。
【請求項3】
前記複数の第１のＡＣＳ’が、前記複数の第２のＡＣＳ’と平行な方向に沿って離間している、請求項１に記載のデバイス。
【請求項4】
前記複数の第１のＡＣＳ’が、上部選択ゲート（ＴＳＧ）カットの領域に部分的に重なる、請求項１に記載のデバイス。
【請求項5】
前記層スタックを通って延びるチャネルホールの側壁及び底面に堆積された機能層と、前記チャネルホールに充填された誘電材料と、をさらに含み
前記チャネル層は、前記機能層と近隣に堆積され、前記機能層は、ブロッキング層、電荷トラップ層、及び／又はトンネル絶縁層を含む、請求項１に記載のデバイス。
【請求項6】
前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’がそれぞれ、ゲート線スリット（ＧＬＳ）の側壁上に堆積された電気絶縁層と、
前記ＧＬＳ内の前記電気絶縁層上に堆積された導電性材料とを含む、請求項１に記載のデバイス。
【請求項7】
前記複数の第１のスタック層は、導電性材料を含む、請求項１に記載のデバイス。
【請求項8】
前記複数の第１のＡＣＳ’は各々、円柱の形状又はピラーの形状を形成する、請求項１に記載のデバイス。
【請求項9】
前記複数の第１のＡＣＳ’が異なる形状を含む、請求項１に記載のデバイス。
【請求項10】
前記複数の第１のＡＣＳ’が、所定の距離で離間している、請求項１に記載のデバイス。
【請求項11】
前記複数の第１のＡＣＳ’が、異なる値の距離で離間している、請求項１に記載のデバイス。
【請求項12】
前記複数の第１のＡＣＳ’が二次元のパターンを形成する、請求項１に記載のデバイス。
【請求項13】
前記複数の第１のＡＣＳ’は、前記複数の第２のＡＣＳ’と平行な方向に沿ってそれぞれ延在する複数の列を形成する、請求項１に記載のデバイス。
【請求項14】
三次元（３Ｄ）メモリデバイスを製造するための方法であって、基板の上に層スタックを形成することであって、前記層スタックは、交互に積層された複数の第１のスタック層と複数の第２のスタック層とを含む、形成することと、
前記層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積させ、前記基板上に第２のエピタキシャル層を堆積させるようにエピタキシャルな成長を実行することと、
複数のメモリブロック毎に、前記層スタックを通って延びる複数の第１のゲート線スリット（ＧＬＳ’）及び複数の第２のＧＬＳ’を形成することと、を含み、
前記第１のエピタキシャル層は、前記第２のエピタキシャル層及び前記複数の第１のＧＬＳ’に近隣し、前記層スタックの一部は、前記複数の第２のＧＬＳ’の間にある、方法。
【請求項15】
前記複数の第１のＧＬＳ’が、前記複数の第２のＧＬＳ’の間で互いに離間している、請求項１４に記載の方法。
【請求項16】
前記複数の第１のＧＬＳ’は、前記複数の第２のＧＬＳ’と平行な方向に沿って離間している、請求項１４に記載の方法。
【請求項17】
前記層スタックを通って延びるチャネルホールを形成することと、前記チャネルホールの側壁及び底面に機能層を形成することであって、前記機能層が、ブロッキング層、電荷トラップ層及び／又はトンネル絶縁層を含む、形成することと、
前記チャネルホールに誘電材料を充填することと、をさらに含み、
前記チャネル層は、前記機能層と近隣に堆積される、請求項１４に記載の方法。
【請求項18】
前記側部の前記第１のエピタキシャル層及び前記基板上の前記第２のエピタキシャル層を成長させる前記エピタキシャルな成長を実行する前に、前記機能層の一部を除去して前記チャネル層の前記側部を露出させること、をさらに含む、請求項１７に記載の方法。
【請求項19】
前記基板の上に犠牲層を堆積させることと、前記複数の第１のＧＬＳ’のうちの１つの側壁及び底面にスペーサ層を堆積させることと、
前記犠牲層の一部を露出させるためにエッチングによって前記底面上の前記スペーサ層の一部を除去することと、
前記エピタキシャルな成長を実行する前に、前記犠牲層を除去してエッチングによりキャビティを形成することと、をさらに含む、請求項１４に記載の方法。
【請求項20】
前記エピタキシャルな成長を実行する前に、前記基板上のカバー層を除去して前記基板の表面をエッチングにより露出させること、をさらに含む、請求項１４に記載の方法。
【請求項21】
前記複数の第１のＧＬＳ’を少なくとも１つの導電性材料で充填して、複数の第１のアレイ共通ソース（ＡＣＳ’）を形成することと、前記複数の第２のＧＬＳ’を少なくとも１つの導電性材料で充填して、複数の第２のＡＣＳ’を形成することと、をさらに含み、
前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’が前記第２のエピタキシャル層と電気的に接続する、請求項１４に記載の方法。
【請求項22】
前記複数の第１のスタック層の一部をエッチングプロセスによって除去することをさらに含む、請求項１４に記載の方法。
【請求項23】
複数の導体層を形成することであって、前記複数の導体層と前記複数の第２のスタック層とが交互に積層された、形成すること、をさらに含む、請求項２２に記載の方法。
【請求項24】
三次元（３Ｄ）メモリデバイスを製作するための方法であって、基板の上に層スタックを形成することであって、前記層スタックは、交互に積層された複数の第１のスタック層と複数の第２のスタック層とを含む、形成することと、
前記層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積させ、前記基板上に第２のエピタキシャル層を堆積させるようにエピタキシャルな成長を実行することと、
複数のメモリブロック毎に、前記層スタックを通って延びる、複数の第１のアレイ共通ソース（ＡＣＳ’）及び複数の第２のＡＣＳ’を形成することと、を含み、
前記第１のエピタキシャル層は前記第２のエピタキシャル層に近隣し、前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’は前記第２のエピタキシャル層と電気的に接続され、前記複数の第１のＡＣＳ’及び前記層スタックの一部は前記複数の第２のＡＣＳ’の間にある、方法。
【請求項25】
前記複数の第１のＡＣＳ’が、前記複数の第２のＡＣＳ’の間で互いに離間している、請求項２４に記載の方法。
【請求項26】
前記複数の第１のＡＣＳ’が、前記複数の第２のＡＣＳ’と平行な方向に沿って離間している、請求項２４に記載の方法。
【請求項27】
前記層スタックを通って延びる複数の第１のゲート線スリット（ＧＬＳ’）及び複数の第２のＧＬＳ’を形成することと、前記複数の第１のＧＬＳ’を少なくとも１つの導電性材料で充填して、前記複数の第１のＡＣＳ’を形成することと、
前記複数の第２のＧＬＳ’を少なくとも１つの導電性材料で充填して、前記複数の第２のＡＣＳ’を形成することと、をさらに含む、請求項２４に記載の方法。
【請求項28】
前記層スタックを通って延びるチャネルホールを形成することと、前記チャネルホールの側壁に機能層を形成することであって、前記機能層が、ブロッキング層、電荷トラップ層、及び／又はトンネル絶縁層を含む、形成することと、をさらに含み、
前記チャネル層は、前記機能層と近隣に堆積される、請求項２４に記載の方法。
【請求項29】
前記側部の前記第１のエピタキシャル層及び前記基板上の前記第２のエピタキシャル層を成長させる前記エピタキシャルな成長を実行する前に、前記機能層の一部を除去して前記チャネル層の前記側部を露出させること、をさらに含む、請求項２８に記載の方法。
【請求項30】
前記基板の上に犠牲層を堆積させることと、前記エピタキシャルな成長を実行する前に、エッチングにより、前記犠牲層を除去して前記キャビティを形成することと、をさらに含む、請求項２４に記載の方法。
【請求項31】
前記エピタキシャルな成長を実行する前に、前記基板上のカバー層を除去して前記基板の表面をエッチングにより露出させること、をさらに含む、請求項２４に記載の方法。
【請求項32】
前記複数の第１のスタック層の一部をエッチングプロセスによって除去することをさらに含む、請求項２４に記載の方法。
【請求項33】
複数の導体層を形成することであって、前記複数の導体層と前記複数の第２のスタック層とが交互に積層された、形成すること、をさらに含む、請求項３２に記載の方法。
【請求項34】
前記複数の第１のＡＣＳ’が、上部選択ゲート（ＴＳＧ）カットの領域に部分的に重なる、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［関連出願の相互参照］
本願は、２０２０年１月１７日に出願された中国出願第２０２０１００５４２１５．７号の優先権を主張し、その内容全体が参照により本明細書に組み込まれる。
本願は、２０２０年１月１７日に出願された中国出願第２０２０１００５４２１５．７号の優先権を主張し、その内容全体が参照により本明細書に組み込まれる。
【0002】
本願は、半導体技術の分野に関し、具体的には、三次元（３Ｄ）半導体メモリデバイス及びその製造方法に関する。
【背景技術】
【0003】
非ＡＮＤ（ＮＡＮＤ）メモリは、記憶されたデータを保持するために電力を必要としない不揮発性タイプのメモリである。家電、クラウドコンピューティング、及びビッグデータの需要の高まりから、より大きな容量でより優れた性能のＮＡＮＤメモリが絶えず必要とされるようになっている。従来式の二次元（２Ｄ）ＮＡＮＤメモリがその物理的限界に近づいているので、三次元（３Ｄ）ＮＡＮＤメモリが現在重要な役割を果たしている。３Ｄ ＮＡＮＤメモリは、単一チップ内の複数のスタック層を使用して、高密度、大容量、高速性能、低消費電力、及び良好なコスト効率を達成する。
【0004】
３Ｄ ＮＡＮＤメモリデバイスの製造中に、ゲート線スリット（ＧＬＳ’）が形成されて基板の上方に犠牲層が露出する。その後、キャビティをエッチングし、キャビティ内で単結晶シリコンとポリシリコンの選択的なエピタキシャルな成長を実行する。キャビティの開口部付近のエピタキシャルな成長が速いと、開口部が充填されたときにキャビティの中央に空隙が残る。空隙は、電流の漏れ及び信頼性の問題を引き起こす可能性がある。
【0005】
ＧＬＳ’はまた、層スタック内にゲート電極を形成するために使用される。ゲート電極を作製する前に、層スタックの犠牲スタック層をエッチング除去する。しかし、ＧＬＳ’からより遠くにある犠牲層のいくつかの部分は、エッチングが不完全にされることが多い。したがって、ゲート電極の特定の部分を部分的にしか作ることができず、ＮＡＮＤメモリセルの故障につながる。
【発明の概要】
【発明が解決しようとする課題】
【0006】
開示された方法及びシステムは、上述の１つ又は複数の問題及び他の問題を解決することを対象とする。
【課題を解決するための手段】
【0007】
本開示の一態様では、３Ｄ ＮＡＮＤメモリデバイスは、基板と、基板上の層スタックと、第１のエピタキシャル層と、第２のエピタキシャル層と、第１のアレイ共通ソース（ＡＣＳ’）と、第２のＡＣＳ’とを含む。層スタックは、メモリブロックと、交互に積層された第１のスタック層及び第２のスタック層とを含む。第１のエピタキシャル層は、層スタックを通って延びるチャネル層の側部に堆積される。第２のエピタキシャル層は、基板上に堆積される。第１のＡＣＳ’及び第２のＡＣＳ’は、各メモリブロックに対して構成され、層スタックを通って延びる。第１のエピタキシャル層は、第２のエピタキシャル層の近隣にある。第１のＡＣＳ’及び第２のＡＣＳ’は、第２のエピタキシャル層と電気的に接続されている。第１のＡＣＳ’と層スタックの一部とは、第２のＡＣＳ’の間にある。
【0008】
本開示の別の態様において、３Ｄ ＮＡＮＤメモリデバイスの製造方法は、基板の上に層スタックを形成することと、層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積させるようにエピタキシャルな成長を実行することと、基板上に第２のエピタキシャル層を堆積させるステップと、メモリブロックごとに、層スタックを通って延びる第１のゲート線スリット（ＧＬＳ’）及び第２のＧＬＳ’を形成することとを含む。層スタックは、交互に積層された第１のスタック層及び第２のスタック層を含む。第１のエピタキシャル層は、第２のエピタキシャル層の近隣にある。第１のＧＬＳ’と層スタックの一部とは、第２のＧＬＳ’の間にある。
【0009】
本開示の別の態様において、３Ｄ ＮＡＮＤメモリデバイスの別の製造方法は、基板の上に層スタックを形成することと、層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積させるようにエピタキシャルな成長を実行することと、基板上に第２のエピタキシャル層を堆積させるステップと、メモリブロックごとに、層スタックを通って延びる第１のアレイ共通ソース（ＡＣＳ’）及び第２のＡＣＳ’を形成することとを含む。層スタックは、交互に積層された第１のスタック層及び第２のスタック層を含む。第１のエピタキシャル層は、第２のエピタキシャル層の近隣にある。第１のＡＣＳ’及び第２のＡＣＳ’は、第２のエピタキシャル層と電気的に接続されている。第１のＡＣＳ’と層スタックの一部とは、第２のＡＣＳ’の間にある。
【0010】
本開示の他の態様は、本開示の説明、特許請求の範囲、及び図面に照らして当業者によって理解され得る。
【図面の簡単な説明】
【0011】
【図1】本開示の実施形態による典型的な製造プロセスにおける三次元（３Ｄ）メモリデバイスの断面図を概略的に示す。
【図13】本開示の実施形態による、３Ｄメモリデバイスの製造の概略的なフローチャートを示す。
【図14】本開示の実施形態による、ＧＬＳ’が形成された後の別の３Ｄメモリデバイスの上面図を概略的に示す。
【図15】本開示の実施形態による、ＧＬＳ’が形成された後の別の３Ｄメモリデバイスの断面図を概略的に示す。
【図16】本開示の実施形態による、別の３Ｄメモリデバイスの上面図を概略的に示す。
【図17】本開示の実施形態による、ＧＬＳ’が形成された後の別の３Ｄメモリデバイスの上面図を概略的に示す。
【図18】本開示の実施形態による、ＧＬＳ’が形成された後の別の３Ｄメモリデバイスの断面図を概略的に示す。
【発明を実施するための形態】
【0012】
以下、添付の図面を参照して、本開示の実施形態における技術的解決策を説明する。可能な限り、同じ又は同様の部分を指すために図面全体を通して同じ参照符号を使用している。明らかに、説明される実施形態は、本開示の実施形態の一部にすぎず、すべてではない。様々な実施形態における特徴は、交換及び／又は組み合わせることができる。創造的な努力を伴わずに本開示の実施形態に基づいて当業者によって得られる他の実施形態は、本開示の範囲内に入るものとする。
【0013】
図１～図１２は、本開示の実施形態による典型的な３Ｄメモリデバイス１００の製造プロセスを概略的に示す。図１～図１２のうち、断面図はＹ－Ｚ平面にあり、上面図はＸ－Ｙ平面にある。図１に示すように、３Ｄメモリデバイス１００は基板１１０を含む。いくつかの実施形態では、基板１１０は、単結晶シリコン層を含むことができる。いくつかの他の実施形態では、基板１１０は、別の半導体材料、例えばゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、多結晶シリコン（ポリシリコン）、ヒ化ガリウム（ＧａＡｓ）又はリン化インジウム（ＩｎＰ）などのＩＩＩ－Ｖ族化合物を含み得る。いくつかの他の実施形態では、基板１１０は、ガラス、プラスチック材料、又はセラミック材料などの非導電性材料を含むことができる。以下の説明では、例として、基板１１０は、アンドープ又は光ドープされた単結晶シリコン層を含む。いくつかの他の実施形態では、基板１１０は、ｐ型又はｎ型ドーパントで異なるようにドープされてもよい。基板１１０がガラス、プラスチック、又はセラミック材料を含む場合、基板１１０は、基板１１０がポリシリコン基板のように処理され得るよう、ガラス、プラスチック、又はセラミック材料上に堆積されたポリシリコンの薄層を、さらに含み得る。
【0014】
図１に示すように、カバー層１２０を基板１１０の上に堆積させることができる。カバー層１２０は、犠牲層であり、単層又は複数の層を含む複合層を含むことができる。例えば、層１２０は、酸化シリコン層及び窒化シリコン層のうちの１つ又は複数を含むことができる。層１２０は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、又はこれらの方法のうちの複数の組み合わせによって堆積されてもよい。いくつかの他の実施形態では、層１２０は、酸化アルミニウムなどの別の材料を含み得る。
【0015】
カバー層１２０の上に、犠牲層１３０を堆積させることができる。犠牲層１３０は、誘電材料、半導体材料、又は導電性材料を含むことができる。例えば、層１３０は、ＣＶＤ及び／又はＰＶＤのプロセスによって堆積され得る単結晶シリコン又はポリシリコンであってもよい。以下の説明では、層１３０の典型的な材料はポリシリコンである。ポリシリコン層１３０が形成された後、層スタック１４０が堆積され得る。層スタック１４０は、スタック層１４１及び１４２の複数の対を含み、すなわち、層１４１及び１４２は交互に積み上げられる。例えば、層スタックは、６４対、１２８対、又は１２８対を超える層１４１及び１４２の対を含むことができる。
【0016】
いくつかの実施形態では、層１４１及び１４２は、第１誘電材料、及び第１誘電材料とは異なる第２誘電材料を、それぞれ含み得る。交互の層１４１及び１４２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの２つ以上の組み合わせを介して堆積されてもよい。ベロウの説明では、層１４１及び１４２の典型的な材料は、それぞれ酸化シリコン及び窒化シリコンである。酸化シリコン層１４１は分離層として構成されてもよく、窒化シリコン層１４２は犠牲層として構成されてもよい。犠牲スタック層１４２はエッチングされ、製造プロセスの間に、導体層に置き換えられる。いくつかの他の実施形態では、異なる材料を使用して交互のスタック層１４１及び１４２を形成することができる。例えば、層１４１及び１４２は、酸化シリコン及び／又は窒化シリコン以外の誘電材料を含むことができる。さらに、いくつかの他の実施形態では、層１４１及び１４２は、誘電層及び導電層を含むことができる。導電層は、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープシリコン、又はシリサイドを含むことができる。以下の説明では、上述したように、層１４１及び１４２は、それぞれ酸化シリコン及び窒化シリコンを含む。さらに、窒化シリコン層１４２は、製造プロセスにおいてエッチング除去される犠牲層として構成される。
【0017】
図２及び図３は、本開示の実施形態による、チャネルホール１５０が形成され、次いで充填された後の３Ｄメモリデバイス１００の上面図及び断面図を概略的に示す。図に示すチャネルホール１５０の量、寸法、及び配置は、単なる例示であり、デバイス１００の構造及び製造方法を説明するためのものである。チャネルホール１５０は、Ｚ方向に延び、Ｘ－Ｙ平面に所定のパターンの配列を形成するように構成されている。図３に示す断面図は、図２の線ＡＡ’に沿って得られたものである。したがって、図３は、Ｙ－Ｚ平面の断面にある図２のチャネルホール１５０の一部を示しているのみである。
【0018】
チャネルホール１５０は、例えば、ドライエッチングのプロセス、又はドライエッチングとウェットエッチングとのプロセスの組み合わせによって、形成することができる。他の製造プロセス、例えばリソグラフィ、洗浄、及び／又は化学機械研磨（ＣＭＰ）を含むパターニングのプロセスも実行することができるが、これらのプロセスの詳細な説明は、簡略化するために省略する。チャネルホール１５０は、層スタック１４０ならびに層１３０及び１２０を通って延び、基板１１０を部分的に貫通する円柱の形状又はピラーの形状を有することができる。チャネルホール１５０が形成された後、機能層１５１がチャネルホールの側壁及び底部に堆積され得る。機能層１５１は、電荷の流出をブロックするためのチャネルホールの側壁及び底部の上のブロッキング層１５２と、３Ｄメモリデバイス１００の動作中に電荷を貯蔵するためのブロッキング層１５２の表面上の電荷トラップ層１５３と、電荷トラップ層１５３の表面の上のトンネル絶縁層１５４とを含むことができる。ブロッキング層１５２は、１つ又は複数の材料を含むことができる１つ又は複数の層を含むことができる。ブロッキング層１５２の材料としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムや酸化ハフニウムなどのｈｉｇｈ－ｋ誘電材料、その他のワイドバンドギャップ材料などを含み得る。電荷トラップ層１５３は、１つ又は複数の材料を含むことができる１つ又は複数の層を含むことができる。電荷トラップ層１５３の材料は、ポリシリコン、窒化シリコン、酸窒化シリコン、ナノ結晶シリコン、別のワイドバンドギャップ材料などを含むことができる。トンネル絶縁層１５４は、１つ又は複数の材料を含み得る１つ又は複数の層を含み得る。トンネル絶縁層１５４の材料としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムや酸化ハフニウムなどのｈｉｇｈ－ｋ誘電材料、その他のワイドバンドギャップ材料などを含み得る。
【0019】
いくつかの実施形態では、機能層１５１は、酸化物－窒化物－酸化物（ＯＮＯ）構造を含み得る。しかし、いくつかの他の実施形態では、機能層１５１は、ＯＮＯ構成とは異なる構造を有し得る。以下の説明では、ＯＮＯ構造を用いている。例えば、機能層１５１は、酸化シリコン層、窒化シリコン層、及び別の酸化シリコン層を含むことができる。
【0020】
図３に示すように、酸化シリコン層を、ブロッキング層１５２としてチャネルホール１５０の側壁に堆積させることができる。窒化シリコン層は、電荷トラップ層１５３としてブロッキング層１５２の上に堆積され得る。電荷トラップ層１５３の上には、トンネル絶縁層１５４として他の酸化シリコン層が堆積され得る。トンネル絶縁層１５４の上に、「半導体チャネル」とも呼ばれるチャネル層１５５として、ポリシリコン層を堆積することができる。いくつかの他の実施形態では、チャネル層１５５（半導体チャネル）はアモルファスシリコンを含むことができる。チャネルホールと同様に、チャネル層１５５（半導体チャネル）もまた、層スタック１４０を通って基板１１０の中に延びる。図３に示すように、各機能層１５１の一部は、スタック層１４１及び１４２の１つの一部と、チャネル層１５５の１つの一部との間に構成される。ブロッキング層１５２、電荷トラップ層１５３、トンネル絶縁層１５４、及びチャネル層１５５は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの複数の組み合わせによって堆積され得る。チャネル層１５５が形成された後、チャネルホール１５０は、酸化物材料１５６によって充填されてもよい。
【0021】
図４及び図５は、本開示の実施形態による、ゲート線スリット（ＧＬＳ’）が形成された後の３Ｄメモリデバイス１００の上面図及び断面図を概略的に示す。図５に示す断面図は、図４の線ＢＢ’に沿って得られたものである。３Ｄメモリデバイス１００は、層スタック１４０において構成された多数のＮＡＮＤメモリセルを有することができる。層スタック１４０は、複数のメモリブロックに分割され得る。いくつかの実施形態では、メモリブロックに属するＮＡＮＤメモリセルは、ブロック消去動作において一緒にリセットされ得る。図４に示すように、メモリブロックに対応するメモリブロック領域１０１は、第１のゲート線スリット（ＧＬＳ）領域１６０を含むことができるチャネルホール領域１０２を含むことができる。メモリブロック領域１０１は、第２のＧＬＳ領域を表す一対のＧＬＳ’１７０によって、他のメモリブロック領域（図示せず）と分離されている。図４に示すように、メモリブロック領域１０１は、Ｙ方向において一対のＧＬＳ’１７０の間に構成される。
【0022】
第１のＧＬＳ領域１６０は、ＧＬＳ’１７０間にあるチャネルホール領域１０２の中間部に、複数のＧＬＳ’１６１を含み得る。いくつかの実施形態では、ＧＬＳ’１６１は、チャネルホール１５０と同じ形状、及び類似の寸法を有することができる。いくつかの実施形態では、ＧＬＳ’１６１は、チャネルホール１５０とは異なる形状及び／又は異なる寸法を有することができる。ＧＬＳ’１６１は、例えば、円形、正方形、菱形、楕円形などを有することができる。第１のＧＬＳ領域１６０は、特定の数のＧＬＳ’１６１を含み得、いくつかの実施形態では、Ｘ方向に沿って延びてもよい。いくつかの他の実施形態では、第１のＧＬＳ領域１６０は、Ｘ方向及びＹ方向の両方に沿って延びてもよい。第１のＧＬＳ領域１６０のＧＬＳ’１６１は、非連続的に構成され、Ｘ方向に沿って互いに離間している。すなわち、近隣のＧＬＳ’１６１は互いに分離されており、２つの近隣のＧＬＳ’１６１間の間隔は、少なくとも所定の値より大きくてもよい。ＧＬＳ１７０がＸ方向に沿って連続的に延在するので、ＧＬＳ’１６１の配置は、ＧＬＳ’１７０に平行な方向に沿って延在し、離間しているのを見ることができる。いくつかの実施形態では、２つの近隣のＧＬＳ’１６１間の間隔が固定の値であり得る。いくつかの他の実施形態では、２つの近隣のＧＬＳ’１６１間の間隔が異なる値を有し得る。近隣のＧＬＳ’１６１の間隔は、メモリブロック領域１０１内の各ＮＡＮＤメモリセルのゲート電極が電気的に接続されるように構成されている。したがって、第１のＧＬＳ領域１６０又はＧＬＳ’１６１はチャネルホール領域１０２を電気的に接続された２つの部分に分割し、メモリブロック領域１０１の機能はＧＬＳ’１６１の影響を受けない。
【0023】
ＧＬＳ１７０は、不連続なＧＬＳ１６１と比較して、Ｘ方向に連続している。図４に示すように、対のＧＬＳ’１７０は、互いに平行であり、それぞれがチャネルホール領域１０２の左側から右側に向かってＸ方向に連続的に延びている。第２のＧＬＳ領域を表す対のＧＬＳ’１７０は、メモリブロック領域１０１の２つの境界領域として見ることができる。したがって、複数の対のＧＬＳ’１７０は、デバイス１００のＮＡＮＤメモリセルを複数のメモリブロック領域（図示せず）に分割することができる。
【0024】
ＧＬＳ’１６１及び１７０は、例えば、ドライエッチングのプロセス、又はドライエッチングとウェットエッチングとのプロセスの組み合わせによって、形成することができる。図５に示すように、ＧＬＳ’１６１及び１７０はそれぞれ、層スタック１４０を通って延び、ポリシリコン層１３０に到達するか、又はＺ方向に部分的に貫通する。したがって、ＧＬＳ’１６１及び１７０の底部では、ポリシリコン層１３０の諸部分が露出している。ＧＬＳ’１６１により、ＧＬＳ’１６１が存在しないシナリオと比較して、層１３０のより多くの部分又はより大きな総合領域が露出される。したがって、層１３０をエッチングしてキャビティを形成するのがより速くて容易になり、キャビティ内でエピタキシャル層を成長させるのもより速くて容易になる。さらに、ＧＬＳ’１６１により、スタック層１４２のより多くの部分又はより大きな総合領域が露出される。同様に、層１４２をエッチングしてキャビティを形成するのがより速くて容易になり、キャビティを導電性材料で充填するのがより速くて容易になる。
【0025】
図６及び図７は、本開示の実施形態による、ＧＬＳスペーサが堆積され、次いで選択的にエッチングされた後の３Ｄメモリデバイス１００の断面図を概略的に示す。図６及び図７に示すように、ＧＬＳスペーサは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの２つ以上の組み合わせによって順次堆積され得る層１７１、１７２、１７３及び１７４を含む。層１７１及び１７３は、例えば、窒化シリコンを含むことができ、層１７２及び１７４は、例えば、酸化シリコンを含むことができる。ＧＬＳスペーサが堆積された後、ＧＬＳ’１６１及び１７０の底部のスペーサの一部が、ドライエッチング、又はドライエッチングとウェットエッチングとの組み合わせによって除去されるように、選択的なエッチングが実行される。したがって、ポリシリコン層１３０は、図７に示すように、ＧＬＳ’１６１及び１７０の底部で部分的に露出している。
【0026】
図８～図１２はそれぞれ、本開示の実施形態による、１つ又は複数のエッチングステップが実行された後の３Ｄメモリデバイス１００の断面図を概略的に示す。ポリシリコン層１３０のポリシリコン材料を除去するために、第１の選択的エッチングプロセス、例えば選択的ウェットエッチングプロセスが実行される。図８に示すように、ポリシリコン材料の除去はキャビティ１８０を生成し、チャネルホール１５０に形成された上述の機能層１５１のカバー層１２０及び酸化シリコン層（すなわち、ブロッキング層１５２）の底部を露出させる。
【0027】
ポリシリコン層１３０がエッチングされた後、第２の選択的エッチングプロセス、例えば選択的ウェットエッチングプロセスが実行されて、キャビティ１８０内に露出している機能層１５１の酸化シリコン層の諸部分が除去される。これにより、機能層１５１の窒化シリコン層（すなわち、電荷トラップ層１５３）の一部が露出する。ＧＬＳスペーサの層１７４は酸化シリコンであるため、層１７４も第２の選択的エッチングプロセスで除去される。次いで、窒化シリコン層１７３が露出する。
【0028】
窒化シリコン層１５３及び層１７３の一部が露出された後、窒化シリコン電荷トラップ層１５３及び層１７３の露出部分を含む露出した窒化シリコン材料を除去するために、第３の選択的エッチングプロセス、例えば選択的ウェットエッチングプロセスが実行される。窒化シリコン材料を除去すると、キャビティ１８０内の機能層１５１の酸化シリコン層（すなわち、トンネル絶縁層１５４）の一部、及びＧＬＳスペーサの酸化シリコン層１７２が露出する。
【0029】
次に、酸化シリコントンネル絶縁層１５４の露出した部分を除去するために、第４の選択的エッチングプロセス、例えば選択的ウェットエッチングプロセスが実行される。いくつかの実施形態では、酸化シリコン層１７２は、層１５４よりも十分に厚く構成されてもよい。したがって、層１５４が第４の選択エッチングでエッチング除去された後に、層１７２の一部のみが除去され得る。層１７２の残りの部分は、層１７２１を形成することができる。トンネル絶縁層１５４を除去すると、キャビティ１８０内のポリシリコン層の諸部分（すなわち、チャネル層１５５）が露出する。
【0030】
いくつかの実施形態では、カバー層１２０は酸化シリコンであり得る。その後、機能層１５１の底部をエッチング除去する際に、層１２０を除去してもよい。いくつかの他の実施形態では、カバー層１２０は、酸化シリコン以外の材料を含んでもよく、又は複合層であってもよい。次に、層１２０は、第５の選択的エッチングプロセスによって除去され得る。
【0031】
カバー層１２０を除去すると、図９に示すように、キャビティ１８１が形成され、キャビティ１８１の底部で基板１１０の上面が露出する。キャビティ１８１は、キャビティ１８０よりも大きく、開口部１８２、１８３を有する。開口部１８２及び１８３は、それぞれＧＬＳ’１６１及び１７０に対応する。開口部１８２が存在しない場合、キャビティ１８１は、左側と右側の２つの開口部、すなわち開口部１８３のみを有する。次いで、基板のいくらかの部分及び中央にあるチャネル層１５５のいくつかの露出した部分（すなわち、キャビティ１８１の側壁）は、開口部１８３間の距離の半分程度の距離、開口部１８３から離れていてもよい。開口部１８３から離れるほど、シリコンの選択的なエピタキシャルな成長が遅くなる。次いで、シリコン層は、開口部１８３に対向する基板１１０のいくつかの部分の上で、基板のいくつかの他の部分及び開口部１８３からいっそう遠く離れたいくつかの側壁上よりも速く、成長することができる。次いで、基板１１０上に堆積されたシリコンは、開口部１８３の間の中央領域の周囲に空隙が充填される前に、開口部１８３に接近してシールすることができる。すなわち、チャネルホール１５０の一部の周囲、特に開口部１８３間の中央に、空隙が形成され得る。ＧＬＳ１６１に起因して、開口部１８２が、開口部１８３間の中央領域の周囲に形成される。このように、シリコン層は中間領域の周りでより速く成長することができ、次いでシリコン層はキャビティ１８１内でより均一に成長することができ、空隙を防止することができる。
【0032】
図９に示すように、上述のエッチングのプロセスの後、基板１１０及びポリシリコンチャネル層１５５のチャネルホール１５０の底部に近い部分が露出する。層１７２１も露出した状態にある。層１７２１及び１７１は、スタック層１４２がエッチングされて置換される前に、層スタック１４０を保護するために使用され得る。
【0033】
図１０は、本開示の実施形態による、選択的なエピタキシャルな成長後の３Ｄメモリデバイス１００の断面図を概略的に示す。選択的なエピタキシャルな成長は、キャビティ１８１内にシリコン層１８４を堆積するように実行される。基板１１０は単結晶シリコンであり、チャネル層１５５の露出した部分（側壁）はポリシリコンであるため、基板の上に単結晶シリコン層を成長させ、キャビティ１８１の側壁にポリシリコン層を成長させる。単結晶シリコン層及びポリシリコン層は、同時に成長し、互いに近隣にある又は融合して、図１０に示すように層１８４を形成する。いくつかの実施形態では、層１８４はｐ型ドーパントでドープされ得る。
【0034】
ＧＬＳ１６１はＧＬＳ’１７０間の中央に開口部１８２を備えているので、基板１１０の上面、及びキャビティ１８１の側壁は、中央にあるものを含めて、開口部１８２又は１８３の少なくとも一方から一定の距離以内にある。したがって、キャビティ１８１は、空隙のない層１８４で充填され得る。上述したように、ＧＬＳ１６１が存在しない場合、開口部１８３の間にある中央のシリコン層は、成長がより遅くなる可能性があり、その後、基板１１０のいくつかの部分の上方に空隙が形成される可能性がある。空隙は、電流の漏れや、機能及び信頼性の問題を引き起こす可能性がある。
【0035】
図１１は、本開示の実施形態による、追加の製造ステップが実行された後の３Ｄメモリデバイス１００の断面図を概略的に示す。選択的なエピタキシャルな成長に続いて、選択的ウェットエッチングプロセスなどのエッチングプロセスを実行して、酸化シリコン層１７２１及び窒化シリコン層１７１を除去することができる。層スタック１４０の層１４２も窒化シリコン層であるため、窒化シリコン層１４２は、エッチングのプロセスの間に除去され、酸化シリコン層１４１の間にキャビティが残る。次に、Ｗなどの導電性材料を成長させて、層１４２の除去により残ったキャビティを充填し、酸化シリコン層１４１の間に導体層１４３を形成する。すなわち、図１１に示すように、導体層１４３は誘電層１４２に置き換わり、層スタック１４０は、今や交互の誘電層１４１及び導体層１４３を含んでいる。導体層１４３は基板１１０に平行であり得、チャネルホール１５０内の各機能層１５１の一部が、導体層１４３の１つの一部と、チャネルホール１５０内のチャネル層１５５の一部との間にある。導電性材料は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスの２つ以上の組み合わせによって堆積され得る。いくつかの実施形態では、導体層１４３を形成するための導電性材料として、Ｃｏ、Ｃｕ、又はＡｌなどの別の金属を使用することができる。
【0036】
各導体層１４３は、Ｙ方向に沿って又はＸ－Ｙ平面で、ＮＡＮＤメモリセルの１つ又は複数の列を、電気的に接続するように構成され、３Ｄメモリデバイス１００のワード線として構成される。チャネルホール１５０内に形成されたチャネル層１５５は、Ｚ方向に沿って、ＮＡＮＤメモリセルの縦列又はストリングを、電気的に接続するように構成され、３Ｄメモリデバイス１００用のビット線として構成される。したがって、ＮＡＮＤメモリセルの一部としての、Ｘ－Ｙ平面のチャネルホール１５０内の機能層１５１の一部は、導体層１４３とチャネル層１５５との間、すなわちワード線とビット線との間に配置される。チャネルホール１５０の周囲にある導体層１４３の一部は、ＮＡＮＤメモリセルのコントロールゲート又はゲート電極として機能する。図１１に示すような３Ｄメモリデバイス１００は、ＮＡＮＤセルのストリング（このようなストリングは、「ＮＡＮＤストリング」とも呼ばれる）の２Ｄの配列を含むと考えることができる。各ＮＡＮＤストリングは、複数のＮＡＮＤセルを含み、基板１１０に向かって垂直に延びる。ＮＡＮＤストリングは、ＮＡＮＤメモリセルの３Ｄ配置を形成する。
【0037】
犠牲層１４２をエッチングして導体層１４３を堆積する際に、ＧＬＳ１６１が重要な役割を果たす。近隣の層１４１間の間隔は相対的に狭く、ＧＬＳ’１７０間の距離は相対的に長い。ＧＬＳ１６１が存在しない場合、層１４２をエッチングすることは、層１４１間の狭い間隔及び長い間隔を経なければならない。そのとき、水平方向にある中間領域の層１４２のいくつかの部分が、完全にはエッチングされていない場合がある。層１４２のいくつかの部分がエッチングされない場合、導体層１４３のいくつかの部分が堆積されない、又は適切に堆積可能性がある。導体層１４３がＮＡＮＤメモリセルのゲート電極として機能すると、不完全なゲート電極は、ＮＡＮＤメモリセルの故障につながる可能性がある。ＧＬＳ１６１が、ＧＬＳ’１７０間の中央領域の周りに構成されているため、層１４１間の狭い及び長い間隔の長さが、半分に削減される。したがって、層１４２を完全にエッチング除去することができ、導体層１４３又はゲート電極を適切に堆積することができる。
【0038】
導体層１４３が形成された後、第１のアレイ共通ソース（ＡＣＳ’）１９０及び第２のＡＣＳ’１９１を製造することができる。まず、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの複数の組み合わせによって、ＧＬＳ’１６１及び１７０の側壁及び底面に、電気絶縁層として、酸化シリコン層１９２を、堆積させることができる。次に、ドライエッチングのプロセス、又はドライエッチングとウェットエッチングのプロセスとの組み合わせを実行することができ、そのプロセスは、ＧＬＳ’１６１及び１７０の底部で層１９２の諸部分を除去して、層１８４の諸部分を露出させる。
【0039】
次いで、その他の処理を行い、ＧＬＳ’１６１及び１７０に、第１のＡＣＳ’１９０及び第２のＡＣＳ’１９１を形成する。例えば、窒化チタン、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、又はシリサイドなどの導電性材料を含む導電層１９３を、酸化シリコン層１９２上に堆積させ、ＧＬＳ’１６１及び１７０の底部で、層１８４と電気的に接触させることができる。次いで、ＧＬＳ’１６１及び１７０は、ドープされたポリシリコンなどの導電性材料１９４で充填され得る。すなわち、いくつかの実施形態では、第１のＡＣＳ’１９０及び第２のＡＣＳ’１９１はそれぞれ、ＧＬＳの側壁に堆積された分離層と、分離層上に堆積された導電性材料と、ＧＬＳを充填する導電性材料とを含むことができる。分離層は、第１のＡＣＳ’１９０及び第２のＡＣＳ’１９１を、導体層１４３から絶縁する。いくつかの実施形態では、第１のＡＣＳ’１９０及び第２のＡＣＳ’１９１はそれぞれ、ＧＬＳの側壁に堆積された分離層と、分離層上に堆積され、ＧＬＳを充填する１つ又は複数の導電性材料とを含むことができる。図１２に示すように、第１のＡＣＳ’１９０及び第２のＡＣＳ’１９１が形成された後、それらは導電性チャネルになり、層スタック１４０を通って延び、層１８４に電気的に接触する。
【0040】
第１のＡＣＳ’１９０は、第１のＧＬＳ領域１６０にＧＬＳ’１６１を充填することによって形成され、第１のＡＣＳ’１９０は、円柱又はピラーの形状を有してもよい。同様に、第２のＡＣＳ’１９１は、ＧＬＳ１７０と同一の形状又は同様の形状を有してもよい。したがって、第１のＡＣＳ１９０の配置は、ＧＬＳ１６１の配置と同じであり、第２のＡＣＳ１９１の配置は、ＧＬＳ１７０の配置と同じである。すなわち、第１のＡＣＳ’１９０は、Ｘ方向に沿って間隔を空けて非連続的に延びており、第２のＡＣＳ’１９１は、Ｘ方向に沿ってメモリブロック領域１０１の左側から右側に連続的に延びている。第１のＡＣＳ’１９０は、第２のＡＣＳ’１９１の間の領域１０１の中央部にあり、第２のＡＣＳ’１９１に平行な方向に沿って離間している。さらに、第２のＡＣＳ’１９１は、ＮＡＮＤメモリセルを複数のメモリブロック領域（図示せず）に分割する。各メモリブロック領域は、Ｙ方向で対の第２のＡＣＳ’１９１の間に配置され、不連続な第１のＡＣＳ’１９０を含むチャネルホール領域を含むことができる。いくつかの他の実施形態では、第１のＡＣＳ’１９０は、Ｘ方向及びＹ方向に沿って、不連続に延在してもよい。第１のＡＣＳ’がＸ方向とＹ方向の両方に沿って延在する場合、対応する製造プロセスは、第１のＡＣＳ’がＸ方向に沿ってのみ延在する場合と同じままであり得る。
【0041】
第１及び第２のＡＣＳ’が形成された後、デバイス１００の製造を完了するために、他の製造ステップ又はプロセスが実行される。他の製造ステップ又はプロセスの詳細は、簡略化のために省略されている。
【0042】
図１３は、本開示の実施形態による、３Ｄメモリデバイスを製造するための概略的なフローチャート２００を示す。２１１において、基板の上面にわたり犠牲層を堆積させることができる。基板は、単結晶シリコン基板などの半導体基板を含むことができる。いくつかの実施形態では、犠牲層を堆積する前に、ベース層又はカバー層を基板上に堆積することができる。ベース層又はカバー層は、基板上に順次堆積された複数の層を含む単一の層又は複合的な層を含むことができる。いくつかの実施形態では、ベース層又はカバー層は、酸化シリコン、窒化シリコン、及び／又は酸化アルミニウムを含むことができる。いくつかの他の実施形態では、犠牲層は、最初に基板にわたってベース層又はカバー層を堆積することなく、堆積され得る。犠牲層は、単結晶シリコン、ポリシリコン、酸化シリコン、又は窒化シリコンを含むことができる。
【0043】
２１２において、層スタックを犠牲層の上方に堆積させることができる。層スタックは、交互に積層された第１のスタック層と第２のスタック層とを含む。いくつかの実施形態では、第１のスタック層は第１の誘電層を含むことができ、第２のスタック層は、第１の誘電層とは異なる第２の誘電層を含むことができる。いくつかの実施形態では、第１及び第２の誘電層の一方は犠牲スタック層として構成される。いくつかの他の実施形態では、第１及び第２のスタック層は、それぞれ誘電層及び導電層を含むことができる。
【0044】
２１３において、基板の諸部分を露出させるために、層スタック及び犠牲層を貫通してチャネルホールを形成することができる。機能層及びチャネル層は、各チャネルホールの側壁に堆積され得る。機能層を形成することは、チャネルホールの側壁上にブロッキング層を堆積することと、ブロッキング層上に電荷トラップ層を堆積することと、電荷トラップ層上にトンネル絶縁層を堆積することとを含むことができる。トンネル絶縁層上に堆積されたチャネル層は、半導体チャネルとして機能し、ポリシリコン層を含むことができる。
【0045】
２１４において、層スタックを通って犠牲層の中に垂直に延在し、犠牲層の部分を露出させる第１のＧＬＳ’及び第２のＧＬＳ’を形成することができる。第２のＧＬＳ’はまた、水平方向に沿って連続的に延在し、ＮＡＮＤメモリセルを複数のメモリブロック領域に分割する。メモリブロック領域は、第１のＧＬＳ’を含むチャネルホール領域を含む。第１のＧＬＳ’は、水平方向に沿って不連続であり、１つ又は複数の所定の距離の値で離間し得る。第１のＧＬＳ’は不連続であるため、第１のＧＬＳ’はメモリブロック領域の機能に影響を及ぼさない。
【0046】
２１５において、犠牲層をエッチング除去することができ、基板の上方にキャビティを形成することができる。キャビティは、キャビティ内の機能層のブロッキング層の一部を露出させる。ベース層又はカバー層はまた、基板上に堆積される場合、キャビティ内に露出される。次いで、ブロッキング層、電荷トラップ層、及びトンネル絶縁層を含む、キャビティ内に順次露出される機能層の層は、例えば、１つ又は複数の選択的エッチングプロセスによって、それぞれエッチング除去される。その結果、基板に近い機能層の部分がキャビティにおいて除去され得る。ベース層又はカバー層は、堆積される場合、機能層の一部をエッチングするプロセスの間、又は別の選択的エッチングプロセスの間に、エッチング除去されてもよい。これにより、基板の一部及びチャネル層の側部がキャビティ内に露出する。
【0047】
２１６において、選択的なエピタキシャルな成長を実行して、基板上の単結晶シリコン層、及びキャビティ内のチャネル層（すなわち、側壁）の露出部分上のポリシリコンエピタキシャル層を、成長させることができる。単結晶シリコン層及びポリシリコン層は、エピタキシャルな成長の間にキャビティを充填するように、互いに近隣にある又は融合する。第１のＧＬＳ’がチャネルホール領域に配置されているため、単結晶シリコン及びポリシリコンのエピタキシャルな成長の速度は、第１のＧＬＳ’が存在しない場合と比較して、キャビティ内でより均一である。したがって、キャビティが充填されるときに空隙の形成が防止される。
【0048】
いくつかの実施形態では、層スタックは２つの誘電スタック層を含み、スタック層のうちの１つは犠牲層である。犠牲スタック層は、２１７においてエッチング除去されてキャビティを残すことができ、その後、２１８において導電性材料で充填させて導体層を形成することができる。導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌなどの金属を含んでいてもよい。第１のＧＬＳ’はチャネルホール領域の中央に配置されるため、犠牲スタック層を完全にエッチングすることができる。したがって、不完全なゲート電極の形成を回避することができる。
【0049】
２１９において、キャビティを充填したエピタキシャル層を露出させるために、酸化物層を第１及び第２のＧＬＳ’において選択的に堆積及びエッチングすることができる。エピタキシャル層にそれぞれ電気的に接触する第１及び第２のＡＣＳ’を形成するために、窒化チタン、Ｗ、Ｃｕ、Ａｌ、及び／又はドープポリシリコンなどの導電性材料をＧＬＳ’に堆積させることができる。
【0050】
図１４及び図１５は、本開示の実施形態による別の３Ｄメモリデバイス３００の上面図及び断面図を概略的に示す。図１５に示す断面図は、図１４の線ＣＣ’に沿って得られたものである。３Ｄメモリデバイス３００の構造は、デバイス１００の構造と同様とすることができるが、デバイス３００の第１のＧＬＳ領域１６２は、デバイス１００の第１のＧＬＳ領域１６０とは異なる。
【0051】
図１４及び図１５に示すように、デバイス３００のチャネルホール１５０は、Ｚ方向に延び、Ｘ－Ｙ平面に特定のパターンの配列を形成するように構成されている。３Ｄメモリデバイス３００のＮＡＮＤメモリセルは、ＧＬＳ’１７１によって複数のメモリブロック領域（図示せず）に分割することができる。ＧＬＳ’１７１は、デバイス１００のＧＬＳ１７０と同一の構造又は同様の構造を有し得る。他のメモリブロック領域（図示せず）から分離されたメモリブロック領域１０３は、チャネルホール領域１０４を含むことができる。メモリブロック領域１０３は、対のＧＬＳ’１７１の間に構成されてもよい。チャネルホール領域１０４は、複数のＧＬＳ’１６３を含む第１のＧＬＳ領域１６２を含み得る。ＧＬＳ’１６３は、非連続的に延在し、Ｘ方向に沿って互いに離間しているが、ＧＬＳ’１７１は、Ｘ方向に連続的に延在している。Ｘ－Ｙ平面に円形の断面を有するデバイス１００のＧＳＬ１６１とは対照的に、ＧＬＳ１６３は、Ｘ－Ｙ平面に菱形の断面を有する。いくつかの実施形態では、図１４におけるように、ＧＬＳ’１６３は、チャネルホール領域１０４と同じ形状及び寸法を有することができる。いくつかの他の実施形態では、ＧＬＳ’１６３は、チャネルホール領域１０４とは異なる形状及び／又は異なる寸法を有することができる。
【0052】
３Ｄ ＮＡＮＤメモリデバイス３００の製造方法は、デバイス１００に使用されるプロセスと同じ又は類似の１つ又は複数のプロセスを使用することができる。例えば、デバイス３００の製造には、デバイス１００に使用される１つ又は複数の堆積プロセス、１つ又は複数のエッチングのプロセス、及び／又は１つ又は複数の充填プロセスを使用することができる。
【0053】
例えば、図１４及び図１５に示すように、３Ｄメモリデバイス３００が製造されるとき、層１２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの２つ以上の組み合わせによって、基板１１０の上面の上に堆積され得る。次に、デバイス１００と同様に、ポリシリコン層１３０などの犠牲層、及び交互のスタック層１４１及び１４２を含む層スタック１４０を、層１２０の上に順次堆積させることができる。デバイス１００と同様に、デバイス３００のスタック層１４１及び１４２もまた、典型的には、それぞれ酸化シリコン及び窒化シリコンを含むことができる。図１５に示すように、デバイス１００と同様に、デバイス３００はまた、チャネルホール１５０、機能層１５１、及びポリシリコンチャネル層１５５（半導体チャネル）を含むことができる。機能層１５１は、デバイス１００と同一の方法で、チャネルホール１５０の側壁及び底面に形成される。機能層１５１は、典型的に、チャネルホール１５０の側壁及び底部に堆積されたブロッキング層１５２としての酸化シリコン層と、ブロッキング層１５２の表面に堆積された電荷トラップ層１５３としての窒化シリコン層と、電荷トラップ層１５３の表面に堆積されたトンネル絶縁層１５４としての酸化シリコン層とを含むことができる。ポリシリコンチャネル層１５５は、トンネル絶縁層１５４の表面上に堆積され得る。チャネルホール１５０は、誘電材料１５６で充填されてもよい。
【0054】
次に、ＧＬＳ’１６３及び１７１を形成することができる。図１４に示すように、ＧＬＳ１６３の断面は、Ｘ－Ｙ平面において菱形の形状を有する。デバイス１００と同様に、ＧＬＳスペーサを堆積し、選択的にエッチングして犠牲層１３０を露出させることができる。次に、犠牲層１３０、層１２０、及び基板に近い機能レイター１５１の一部をエッチングでき、これによりキャビティ内で基板及びチャネル層１５５の側部を露出させる。基板及びチャネル層１５５の側部が露出した後、選択的なエピタキシャルな成長を実行してエピタキシャル層を成長させ、キャビティを充填することができる。エピタキシャル層は、チャネル層１５５の露出した側部と電気的に接触する。ＧＬＳ’１６３がＧＬＳ’１７１の間の中央に構成されるため、エピタキシャル層を成長させてキャビティを充填するときに空隙の形成を防止することができる。
【0055】
その後、デバイス１００と同様に、スタック層１４２をエッチング除去し、Ｗ層などの導体層で置き換えることができる。導体層は、３Ｄメモリデバイス３００のワード線として構成され、チャネル層１５５は、ビット線として構成される。次に、酸化物層の堆積及びエッチングのプロセスを使用して、ＧＬＳ’１６３及び１７１の底部にエピタキシャル層を露出させることができる。導電性材料をＧＬＳ’１６３及び１７１に堆積させて、第１のＡＣＳ’及び第２のＡＣＳ’を形成することができる。第１及び第２のＡＣＳ’は各々、層スタック１４０を通って延び、エピタキシャル層に電気的に接触する。その後、他の製造ステップ又はプロセスが実行されて、デバイス３００の製造が完了する。
【0056】
ＧＬＳ’１６３は、Ｘ－Ｙ平面において菱形の断面を有するため、ＧＬＳ’１６３に形成される第１のＡＣＳ’も、Ｘ－Ｙ平面において菱形の断面を有する。さらに、デバイス１００と同様に、第１のＡＣＳ’は、Ｘ方向に沿って互いから間隔を空けて非連続的に延びており、第２のＡＣＳ’は、Ｘ方向に沿って連続的に延びている。さらに、第２のＡＣＳ’は、ＮＡＮＤメモリセルを複数のメモリブロック領域に分割する。各メモリブロック領域は、Ｙ方向において対の第２のＡＣＳ’の間に配置されてもよい。メモリブロックは、不連続な第１のＡＣＳ’を含むチャネルホール領域を含むことができる。いくつかの他の実施形態では、ＧＬＳ’１６３、したがって第１のＡＣＳ’は、それぞれＸ方向及びＹ方向に沿って、不連続に延在してもよい。
【0057】
図１６は、本開示の実施形態による別の３Ｄメモリデバイス４００の上面図を概略的に示す。デバイス４００の断面図は、簡略化のために省略されている。３Ｄメモリデバイス４００の構造は、デバイス１００及び３００の構造と同様とすることができるが、デバイス４００の第１のＧＬＳ領域１６４は、デバイス１００の第１のＧＬＳ領域１６０、及びデバイス３００の第１のＧＬＳ領域１６２とは異なる。
【0058】
デバイス１００及び３００と類似して、デバイス４００のチャネルホール１５０は、Ｚ方向に延び、Ｘ－Ｙ平面にパターンを形成するように構成されている。図１６に示すように、３Ｄメモリデバイス４００のＮＡＮＤメモリセルは、ＧＬＳ’１７２によって複数のメモリブロック領域（図示せず）に分割することができる。ＧＬＳ’１７２は、デバイス１００のＧＬＳ１７０、又はデバイス３００ＧＬＳ１７１と同一の構造又は同様の構造を有し得る。他のメモリブロック領域（図示せず）から分離されたメモリブロック領域１０５は、ＧＬＳ’１７２の対の間に構成でき、チャネルホール領域１０６を含むことができる。チャネルホール領域１０６は、ＧＬＳ’１７２の間にある中央領域の周囲に複数のＧＬＳ’１６５を含み得る第１のＧＬＳ領域１６４を含み得る。いくつかの実施形態では、ＧＬＳ１６５は、デバイス１００のＧＬＳ１６１と同じ形状及び寸法を有することができる。いくつかの他の実施形態では、ＧＬＳ１６５は、正方形、楕円形、又は別の形状など、ＧＬＳ１６１の形状とは異なる形状、又は異なる寸法を有することができる。
【0059】
さらに、ＧＬＳ’１６１又は１６３がＸ方向に沿って延びる単一の列を形成するデバイス１００及び３００とは対照的に、ＧＬＳ’１６５は、それぞれＸ方向に沿って延びる２つの列を形成することができる。一列になって、ＧＬＳ’１６５は非連続的に延在し、互いに離間している。いくつかの実施形態では、近隣のＧＬＳ’１６５は、一定の距離で離間していてもよい。いくつかの他の実施形態では、近隣のＧＬＳ’１６５は、異なる値の距離で離間していてもよい。いくつかの実施形態では、ＧＬＳ’１６５の２つの列は、ＧＬＳ１７２間の中央領域の周りに配置され、所定の距離で離間されてもよい。
【0060】
いくつかの他の実施形態では、ＧＬＳ’１７２の間にある中央領域の周りに３つ以上の列のＧＬＳ’１６５を配置することができる。したがって、ＧＬＳ’１６５は、Ｘ方向及びＹ方向の両方に沿って延びるように構成され得る。すなわち、ＧＬＳ’１６５は、メモリブロック領域１０５内又はＧＬＳ’１７２間で、Ｘ－Ｙ平面に、適切なパターンを形成するように構成され得る。いくつかの実施形態では、図１６のように、ＧＬＳ’１６５は、Ｙ方向に沿うよりもＸ方向に沿って、より長い範囲にわたって延在し得る。
【0061】
近隣のＧＬＳ’１６５は、少なくとも一定の距離で離れているため、メモリブロック領域１０５内の各ＮＡＮＤメモリセルのゲート電極が電気的に接続されている。このように、第１のＧＬＳ領域１６４又はＧＬＳ’１６５は、チャネルホール領域１０６を３つの電気的に接続された部分に分割するものとして見ることができる。したがって、メモリブロック領域１０５の機能は影響を受けない。
【0062】
対のＧＬＳ’１７２の間に複数の列のＧＬＳ’１６５が形成される場合、犠牲層、例えばデバイス１００の層１３０及び１４２をエッチングするプロセスは、より速くてより完全に近いものにすることができる。同様に、キャビティ内のエピタキシャル層の成長速度、例えば、デバイス１００のキャビティ１８１内の層１８４の成長速度は、空隙の形成を防止するために、より均一にすることができる。加えて、いくつかの他の実施形態では、より多くのチャネルホールがメモリブロック領域に配置されると、ＧＬＳ’１７２間の距離はＹ方向に沿って増加し得る。ＧＬＳ’１７２間の距離は、非常に大きくなり得、ＧＬＳ’１６５の１つの列がキャビティ内の選択的なエピタキシャルな成長（例えば、デバイス１００のキャビティ１８１内の層１８４の成長）における空隙の形成、又は犠牲スタック層（例えば、デバイス１００の層１４２）の不完全なエッチングを防止するのに十分ではなくなり得る。したがって、いくつかの実施形態では、空隙及び不完全なエッチングを防止するために、ＧＬＳ’１６５の複数の列が望ましい場合がある。
【0063】
デバイス４００は、デバイス１００及び３００と同様で、ただし図には示されていないが、基板１１０と、基板の上方に堆積される層スタック１４０とを含むことができる。デバイス４００はまた、機能層１５１、チャネル層１５５、第１のＡＣＳ’、及び第２のＡＣＳ’を含むことができ、これらは層スタック１４０を通ってＺ方向に沿って垂直に延びる。このような構造の説明は省略する、つまり詳細に繰り返すことはしない。
【0064】
３Ｄ ＮＡＮＤメモリデバイス４００の製造方法は、デバイス１００及び３００に使用されるプロセスと同じ又は類似の１つ又は複数のプロセスを使用することができる。例えば、デバイス４００の製造には、デバイス１００及び３００に使用される１つ又は複数の堆積プロセス、１つ又は複数のエッチングのプロセス、及び／又は１つ又は複数の充填プロセスを使用することができる。このような製造プロセスの説明は省略する、つまり詳細に繰り返すことはしない。
【0065】
図１７、図１８、図１９、及び図２０は、本開示の実施形態による別の３Ｄメモリデバイス５００の上面図及び断面図を概略的に示す。図１８に示す断面図は、図１７の線ＤＤ’に沿って得られたものである。図１９に示す断面図は、図２０の線ＥＥ’に沿って得られたものである。３Ｄメモリデバイス５００の構造は、デバイス１００、３００、及び／又は４００の構造と同様とすることができるが、デバイス５００の第１のＧＬＳ領域１６６は、デバイス１００の第１のＧＬＳ領域１６０、デバイス３００の第１のＧＬＳ領域１６２、及びデバイス４００の第１のＧＬＳ領域１６４とは異なる。
【0066】
デバイス１００、３００、及び４００と類似して、デバイス５００のチャネルホール１５０は、Ｚ方向に延び、Ｘ－Ｙ平面にパターンを形成するように構成されている。図１７に示すように、３Ｄメモリデバイス５００のＮＡＮＤメモリセルは、ＧＬＳ’１７３によって複数のメモリブロック領域（図示せず）に分割することができる。ＧＬＳ’１７３は、デバイス１００のＧＬＳ１７０、又はデバイス３００のＧＬＳ１７１と同一の構造又は同様の構造を有し得る。メモリブロック領域１０７はチャネルホール領域１０８を含み得る。メモリブロック領域１０７は、ＧＬＳ’１７３の対の間に構成することができ、ＧＬＳ’１７３によって、他のメモリブロック領域（図示せず）と分離され得る。チャネルホール領域１０８は、ＧＬＳ’１７３の間にある中央領域の周囲に複数のＧＬＳ’１６７を含み得る第１のＧＬＳ領域１６６を含み得る。ＧＬＳ１６７は、デバイス１００、３００、４００と同様に、Ｚ方向に連続して延び、Ｘ方向に不連続に延びている。ＧＬＳ１６７の断面は、図１７に示す長方形など、Ｘ－Ｙ平面において様々な形状を有することができる。
【0067】
デバイス４００と同様であるが、デバイス１００及び３００とは異なり、ＧＬＳ’１６７は、ＧＬＳ１７３と平行であり、Ｘ方向に沿って延びる２つの列を形成することができる。いくつかの実施形態では、ＧＬＳ’１６７の２つの列は、ＧＬＳ１７３間の中央領域の周りに配置され、所定の距離で離間されてもよい。各列に、ＧＬＳ’１６７は非連続的に延在し、互いに離間している。いくつかの実施形態では、近隣のＧＬＳ’１６７は、Ｘ方向に一定の距離で離間していてもよい。いくつかの実施形態では、近隣のＧＬＳ’１６７は、Ｘ方向に異なる値の距離で離間していてもよい。いくつかの他の実施形態では、ＧＬＳ’１７３の間にある中央領域の周りに３つ以上の列のＧＬＳ’１６７を配置することができる。したがって、ＧＬＳ’１６７は、Ｘ方向及びＹ方向双方に沿って延在し、メモリブロック領域１０７内又はＧＬＳ’１７３間で、Ｘ－Ｙ平面に２Ｄのパターンを形成するように構成され得る。いくつかの実施形態では、ＧＬＳ’１６７は、Ｙ方向に沿うよりもＸ方向に沿って、より長い範囲にわたって延在し得る。
【0068】
近隣のＧＬＳ’１６５は、Ｘ方向、Ｙ方向、又はＸ方向とＹ方向との間の別の方向に沿って少なくとも一定の距離で離間しているが、メモリブロック領域１０７内の各ＮＡＮＤメモリセルのゲート電極が電気的に接続されている。このように、第１のＧＬＳ領域１６６又はＧＬＳ’１６７は、チャネルホール領域１０８を３つの電気的に接続された部分に分割するものとして見ることができる。したがって、メモリブロック領域１０７の機能は、ＧＬＳ’１６７による影響を受けない。
【0069】
デバイス４００と同様に、ＧＬＳ’１７３の対の間にＧＬＳ’１６７の複数の列が配置される場合、犠牲層、例えばデバイス１００の層１３０又は１４２をエッチングするプロセスは、ＧＬＳ’１６７が出ないシナリオと比較してより速く、より完全に近いものになり得る。さらに、キャビティ内のエピタキシャル層の成長速度、例えば、デバイス１００のキャビティ１８１内の層１８４の成長速度は、空隙の形成を防止するために、より均一にすることができる。加えて、いくつかの他の実施形態では、より多くのチャネルホールが、ＧＬＳ’１７３間に配置されているとき、ＧＬＳ’１７３間の距離はそれに応じて増加し得る。ＧＬＳ’１７３間の距離は、非常に大きくなり得、ＧＬＳ’１６７の１つの列がキャビティ内の選択的なエピタキシャルな成長（例えば、デバイス１００のキャビティ１８１内の層１８４）における空隙の形成、又は犠牲スタック層（例えば、デバイス１００の層１４２）の不完全なエッチングを防止するのに十分ではなくなり得る。したがって、いくつかの実施形態では、空隙の形成及び不完全なエッチングを防止するために、ＧＬＳ’１６７の複数の列があることが必要とされ得る。
【0070】
デバイス１００、３００、及び４００と同様、図１９に示すように、デバイス５００は、基板１１０、エピタキシャル層１８５、層スタック１４０、第１のＡＣＳ’１９５、及び第２のＡＣＳ’１９６を含むことができる。
【0071】
３Ｄ ＮＡＮＤメモリデバイス５００の製造方法は、デバイス１００、３００、及び４００に使用されるプロセスと同じ又は類似の１つ又は複数のプロセスを使用することができる。例えば、デバイス５００の製造には、デバイス１００、３００、及び４００に使用される１つ又は複数の堆積プロセス、１つ又は複数のエッチングのプロセス、及び／又は１つ又は複数の充填プロセスを使用することができる。
【0072】
図１８及び図１９に示すように、３Ｄメモリデバイス５００が製造されるとき、カバー層１２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はこれらのプロセスのうちの２つ以上の組み合わせによって基板１１０の上面の上に堆積されてもよい。次に、デバイス１００、３００、４００と同様に、ポリシリコン層１３０などの犠牲層、及び交互のスタック層１４１及び１４２を含む層スタック１４０を、カバー層１２０の上に順次堆積させることができる。デバイス１００、３００、及び４００と同様に、デバイス５００のスタック層１４１及び１４２もまた、典型的には、それぞれ酸化シリコン及び窒化シリコンを含むことができる。図１７及び図１８に示すように、デバイス１００、３００、及び４００と同様、デバイス５００はまた、チャネルホール１５０、機能層１５１、及びポリシリコンチャネル層１５５（半導体チャネル）を含むことができる。機能層１５１は、デバイス１００と同一の方法で、チャネルホール１５０の側壁及び底面に形成される。機能層１５１は、典型的に、チャネルホール１５０の側壁及び底部に堆積されたブロッキング層１５２としての酸化シリコン層と、ブロッキング層１５２の表面に堆積された電荷トラップ層１５３としての窒化シリコン層と、電荷トラップ層１５３の表面に堆積されたトンネル絶縁層１５４としての酸化シリコン層とを含むことができる。ポリシリコンチャネル層１５５は、トンネル絶縁層１５４の表面上に堆積され得る。チャネルホール１５０は、誘電材料１５６で充填されてもよい。
【0073】
次に、ＧＬＳ’１６７及び１７３を形成することができる。図１７に示すように、ＧＬＳ１６７の断面は、Ｘ－Ｙ平面において長方形を有する。そのとき、図１８に示すように、デバイス１００と同様に、ＧＬＳスペーサ１６８を堆積し、選択的にエッチングして犠牲層１３０を露出させることができる。次に、犠牲層１３０、カバー層１２０、ＧＬＳスペーサ１６８の一部、及び基板に近い機能レイター１５１の一部をエッチングでき、このことがキャビティ内で基板及びチャネル層１５５の側部を露出させる。基板及びチャネル層１５５の側部が露出した後、選択的なエピタキシャルな成長を実行して、基板及びチャネル層１５５の側部で、エピタキシャルな単結晶シリコン層とポリシリコン層を成長させることができる。エピタキシャルな成長がキャビティを充填し、エピタキシャル層１８５が形成される。エピタキシャル層１８５は、チャネル層１５５の側部と電気的に接触する。ＧＬＳ’１６７の２つの列はＧＬＳ’１７３の間の中央に構成されるため、エピタキシャル層１８５を成長させてキャビティを充填するときに空隙の形成を防止することができる。
【0074】
その後、デバイス１００、３００、及び４００と同様に、ＧＬＳスペーサ１６８及び犠牲スタック層１４２の残りの部分をエッチング除去でき、層１４２をＷ層などの導体層１４３で置き換えることができる。ＧＬＳ’１７３の間の中央にＧＬＳ’１６７の２列が構成されているため、犠牲スタック層１４２を完全にエッチングすることができる。したがって、導体層１４３は、層１４２の不完全なエッチングに起因する問題を伴わずに、適切に堆積され得る。導体層１４３は、３Ｄメモリデバイス５００のワード線として構成され、チャネル層１５５は、ビット線として構成される。次に、第１のＡＣＳ’１９５及び第２のＡＣＳ’１９６が作製される。堆積プロセスを実行して、酸化シリコン層１９７などの電気絶縁層をＧＬＳ’１６７及び１７３の側壁及び底面に形成することができる。層１９７を選択的にエッチングして、ＧＬＳ’１６７及び１７３の底部にエピタキシャル層１８５を露出させることができる。
【0075】
次に、他のプロセスを実行して、ＧＬＳ’１６７及び１７３に第１のＡＣＳ’１９５及び第２のＡＣＳ’１９６を形成することができる。図１９に示すように、窒化チタン、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、又はシリサイドなどの導電性材料を含む導電層１９８を堆積させて、酸化シリコン層１９７を覆い、ＧＬＳ’１６７及び１７３の底部で層１８５と電気的に接触させることができる。次いで、ＧＬＳ’は、ドープされたポリシリコンなどの導電性材料１９９で充填され得る。図２０は、第１のＡＣＳ’１９５及び第２のＡＣＳ’１９６を形成するためにＧＬＳ’が充填された後の上面図を概略的に示す。図１９に示すように、第１のＡＣＳ’１９５及び第２のＡＣＳ’１９６が形成された後、それらは導電性チャネルになり、層スタック１４０を通って延び、エピタキシャル層１８５に電気的に接触する。その後、他の製造ステップ又はプロセスが実行されて、デバイス５００の製造が完了する。
【0076】
ＧＬＳ１６７は、Ｘ－Ｙ平面において長方形の断面を有するため、ＧＬＳ’１６７に形成される第１のＡＣＳ’１９５も、Ｘ－Ｙ平面において長方形の断面を有する。また、デバイス１００、３００、４００と同様に、第１のＡＣＳ’１９５は、Ｘ方向に沿って間隔を空けて非連続的に延びており、第２のＡＣＳ’１９６は、Ｘ方向に沿ってメモリホール領域１０７の左側から右側に連続的に延びている。さらに、第２のＡＣＳ’１９６は、デバイス５００のＮＡＮＤメモリセルを複数のメモリブロック領域（図示せず）に分割する。各メモリブロック領域、例えばメモリブロック領域１０７は、Ｙ方向において対の第２のＡＣＳ’１９６の間に配置されてもよい。さらに、各メモリブロック領域は、不連続な第１のＡＣＳ’１９５を含むチャネルホール領域を含むことができる。図１７及び図１９に示すように、第１のＡＣＳ’１９６は、それぞれ、Ｘ方向及びＹ方向に沿って不連続に延在してもよい。すなわち、メモリブロック領域１０７内又は第２のＡＣＳ’１９６の対の間で、第１のＡＣＳ’１９５は、Ｘ－Ｙ平面に２Ｄのパターンなどのパターンを形成するように構成されてもよい。第２のＡＣＳ’１９６がＸ方向の左側から右側に連続的に延在しているとき、第１のＡＣＳ’１９５は、Ｙ方向に沿うよりもＸ方向に沿って、より長い範囲にわたって延在することができる。
【0077】
いくつかの実施形態では、近隣の第１のＡＣＳ’１９５間の間隔は、Ｘ方向において固定した値であってもよい。いくつかの他の実施形態では、近隣の第１のＡＣＳ’１９５間の間隔は、Ｘ方向に異なる値を含むことができる。さらに、いくつかの実施形態では、ＧＬＳ’１６７は、チャネルホール領域１０８と同じ形状又は寸法を有することができる。いくつかの他の実施形態では、ＧＬＳ’１６７は、チャネルホール領域１０８内で異なる形状又は寸法を有してもよい。したがって、いくつかの実施形態では、第１のＡＣＳ’１９５は、チャネルホール領域１０８と同じ形状又は寸法を有することができる。いくつかの他の実施形態では、第１のＡＣＳ’１９５は、チャネルホール領域１０８内で異なる形状又は寸法を有してもよい。
【0078】
第１のＡＣＳ’１９５は、非連続的に配置され、互いに接触せず、少なくとも所定の距離で離間している。したがって、近隣の第１のＡＣＳ’１９５間の空間は、ＮＡＮＤメモリセル間の電気的接続を備える。第１のＡＣＳ’１９５は、チャネルホール領域１０８を３つの電気的に接続された部分に分割するものとして見ることができる。したがって、領域１０７などのメモリブロック領域内のメモリブロックの機能は、第１のＡＣＳ’１９５の配置の影響を受けない。
【0079】
図２１及び図２２は、本開示の実施形態による追加の特徴を有する３Ｄメモリデバイス５００の上面図及び断面図を概略的に示す。図２２に示す断面図は、図２１の線ＦＦ’に沿って得られたものである。追加の特徴は、上部選択ゲート（ＴＳＧ）カットである。領域１９５１はＴＳＧカットを表し、図２１及び図２２に点線で示されている。図２１及び図２２に示すように、ＴＳＧカットは、第１のＡＣＳ１９５よりもＹ方向の幅が狭く、チャネルホール領域１０８の左側から右側に向かってＸ方向に連続して延びている。垂直方向（すなわち、Ｚ方向）において、ＴＳＧカットは、限られた範囲内で、部分的にのみ層スタック１４０を通って延びる。したがって、領域１９５１及び第１のＡＣＳ’１９５は、チャネルホール領域１０８又はメモリブロック領域１０７において部分的に重なる。
【0080】
いくつかの実施形態では、不連続な第１のＡＣＳ’１９５の１つの列は、第２のＡＣＳ’１９６の間のＴＳＧカットと共に構成され得る。例えば、Ｙ方向に沿って第２のＡＣＳ’１９６の間にチャネルホール１５０が１３列ある場合、いくつかの実施形態では、第２のＡＣＳ１９６からのチャネルホール１５０の第７列目を使用して、第１のＡＣＳ’１９５の列を形成することができる。そのとき、第１のＡＣＳ’１９５の列の両側には、チャネルホール１５０の６列が配置されている。さらに、第１のＡＣＳ’１９５の複数の列は、Ｙ方向に沿って第２のＡＣＳ’１９６間の複数のＴＳＧカットと共に構成されてもよい。例えば、いくつかの実施形態では、チャネルホール１５０が７Ｎ－１列あり、Ｎは２より大きい整数である場合、ＡＣＳ１９６からのｎ第７列目を使用して第１のＡＣＳ’１９５の第１の列を形成し、第１４のトウを使用して第１のＡＣＳ’１９５の第２の列を形成することができ、以下同様である。そのようなシナリオでは、第１のＡＣＳ’１９５の近隣の２つの列の間、又はＡＣＳ１９６とＡＣＳ１９５の近隣の列との間に、チャネルホール１５０の６つの列がある。
【0081】
図２１及び図２２に示すように、Ｘ方向に沿って近隣にあるＡＣＳ’１９５間の間隔が小さいことは、Ｘ－Ｚ平面のＡＣＳ’１９５の面積が大きく、したがって上述のエッチング及び充填プロセスにとって望ましいことを意味する。しかし、近隣のＡＣＳ’１９５間の間隔が小さくなりすぎると、近隣のＡＣＳ’１９５が互いに接触する可能性があるため、信頼性の問題が発生する可能性がある。したがって、Ｘ方向に沿ったＡＣＳ１９５の長さは最適化すべきである。
【0082】
開示されたメモリ構造及び方法を使用することにより、メモリブロックの機能に影響を与えることなく、メモリブロック領域内の連続したＧＬＳ’の間に不連続なＧＬＳ’が形成される。不連続なＧＬＳ’は、キャビティ内の選択的なエピタキシャルな成長を改善する。したがって、空隙の形成を防止することができ、電流の漏れの問題を回避することができる。不連続なＧＬＳ’はまた、犠牲スタック層のエッチングを促進し、不完全なゲート電極の発生を防止することができる。したがって、３Ｄメモリデバイスの品質及び信頼性を向上させることができる。
【0083】
本開示の原理及び実装形態は、本明細書の特定の実施形態を使用して説明されているが、実施形態の前述の説明は、本開示の理解を促すことのみを意図している。さらに、前述の異なる実施形態の特徴を組み合わせて、追加の実施形態を形成することができる。当業者は、本開示の着想に従って、特定の実装形態及び適用の範囲に、修正を加えることができる。したがって、本明細書の内容は、本開示に対し限定するものとして解釈されるべきではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【手続補正書】
【提出日】2021-12-28
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリデバイスであって、基板と、
前記基板の上の層スタックであって、交互に積層された複数の第１のスタック層及び複数の第２のスタック層と、複数のメモリブロックとを含む層スタックと、
前記層スタックを通って延びるチャネル層の側部の第１のエピタキシャル層と、
前記基板上で前記層スタック下方の第２のエピタキシャル層と、
前記層スタックを通って延び、前記第２のエピタキシャル層に電気的に接続するように構成される、複数の第１のアレイ共通ソース（ＡＣＳ’）及び複数の第２のＡＣＳ’であって、複数の第２のＡＣＳ’は、第１の方向に沿って連続的に延在して、前記層スタックを前記複数のメモリブロックに分割し、前記複数の第１のＡＣＳ’は、１つのメモリブロック内にあり、前記第１の方向に沿って非連続的に延在する、複数の第１のアレイ共通ソース（ＡＣＳ’）及び複数の第２のＡＣＳ’と、を含む、メモリデバイス。
【請求項2】
前記第１のエピタキシャル層は前記第２のエピタキシャル層の近隣にあり、前記複数の第１のＡＣＳ’及び前記層スタックの一部は前記複数の第２のＡＣＳ’の間にある、請求項１に記載のメモリデバイス。
【請求項3】
前記複数の第１のＡＣＳ’が、上部選択ゲート（ＴＳＧ）カットの領域に部分的に重なる、請求項１に記載のメモリデバイス。
【請求項4】
前記層スタックを通って延びるチャネルホールの側壁及び底面に堆積された機能層と、前記チャネルホールに充填された誘電材料と、をさらに含み
前記チャネル層は、前記機能層と近隣に堆積され、前記機能層は、ブロッキング層、電荷トラップ層、及び／又はトンネル絶縁層を含む、請求項１に記載のメモリデバイス。
【請求項5】
前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’がそれぞれ、ゲート線スリット（ＧＬＳ）の側壁上に堆積された電気絶縁層と、
前記ＧＬＳ内の前記電気絶縁層上に堆積された導電性材料とを含む、請求項１に記載のメモリデバイス。
【請求項6】
前記複数の第１のスタック層は、導電性材料を含む、請求項１に記載のメモリデバイス。
【請求項7】
前記複数の第１のＡＣＳ’は各々、円柱の形状又はピラーの形状を形成する、請求項１に記載のメモリデバイス。
【請求項8】
前記複数の第１のＡＣＳ’が異なる形状を含む、請求項１に記載のメモリデバイス。
【請求項9】
前記複数の第１のＡＣＳ’が、所定の距離で離間している、請求項１に記載のメモリデバイス。
【請求項10】
前記複数の第１のＡＣＳ’が、異なる値の距離で離間している、請求項１に記載のメモリデバイス。
【請求項11】
前記複数の第１のＡＣＳ’が二次元のパターンを形成する、請求項１に記載のメモリデバイス。
【請求項12】
前記複数の第１のＡＣＳ’は、前記複数の第２のＡＣＳ’と平行な方向に沿ってそれぞれ延在する複数の列を形成する、請求項１に記載のメモリデバイス。
【請求項13】
三次元（３Ｄ）メモリデバイスを製造するための方法であって、基板の上に層スタックを形成することであって、前記層スタックは、交互に積層された複数の第１のスタック層と複数の第２のスタック層とを含む、形成することと、
前記層スタックを通って延びる複数の第１のゲート線スリット（ＧＬＳ’）及び複数の第２のＧＬＳ’を形成することであって、前記複数の第２のＧＬＳ’は、第１の方向に沿って連続的に延在して、前記層スタックを複数のメモリブロックに分割し、前記複数の第１のＧＬＳ’は、１つのメモリブロック内にあり、前記第１の方向に沿って非連続的に延在する、形成することと、
前記第１のＧＬＳ’及び前記第２のＧＬＳ’を介してエピタキシャルな成長を実行して、前記層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積し、前記基板上及び前記層スタックの下方に第２のエピタキシャル層を堆積することと、を含む、方法。
【請求項14】
前記第１のエピタキシャル層は前記第２のエピタキシャル層の近隣にあり、前記複数の第１のＧＬＳ’及び前記層スタックの一部は前記複数の第２のＧＬＳ’の間にある、請求項１３に記載の方法。
【請求項15】
前記層スタックを通って延びるチャネルホールを形成することと、前記チャネルホールの側壁及び底面に機能層を形成することであって、前記機能層が、ブロッキング層、電荷トラップ層及び／又はトンネル絶縁層を含む、形成することと、
前記チャネルホールに誘電材料を充填することと、をさらに含み、
前記チャネル層は、前記機能層と近隣に堆積される、請求項１３に記載の方法。
【請求項16】
前記側部の前記第１のエピタキシャル層及び前記基板上の前記第２のエピタキシャル層を成長させる前記エピタキシャルな成長を実行する前に、前記機能層の一部を除去して前記チャネル層の前記側部を露出させること、をさらに含む、請求項１５に記載の方法。
【請求項17】
前記基板の上に犠牲層を堆積させることと、前記複数の第１のＧＬＳ’のうちの１つの側壁及び底面にスペーサ層を堆積させることと、
前記犠牲層の一部を露出させるためにエッチングによって前記底面上の前記スペーサ層の一部を除去することと、
前記エピタキシャルな成長を実行する前に、前記犠牲層を除去してエッチングによりキャビティを形成することと、をさらに含む、請求項１３に記載の方法。
【請求項18】
前記エピタキシャルな成長を実行する前に、前記基板上のカバー層を除去して前記基板の表面をエッチングにより露出させること、をさらに含む、請求項１３に記載の方法。
【請求項19】
前記複数の第１のＧＬＳ’を少なくとも１つの導電性材料で充填して、複数の第１のアレイ共通ソース（ＡＣＳ’）を形成することと、前記複数の第２のＧＬＳ’を少なくとも１つの導電性材料で充填して、複数の第２のＡＣＳ’を形成することと、をさらに含み、
前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’が前記第２のエピタキシャル層と電気的に接続する、請求項１３に記載の方法。
【請求項20】
前記複数の第１のスタック層の一部をエッチングプロセスによって除去することをさらに含む、請求項１３に記載の方法。
【請求項21】
複数の導体層を形成することであって、前記複数の導体層と前記複数の第２のスタック層とが交互に積層された、形成すること、をさらに含む、請求項２０に記載の方法。
【請求項22】
三次元（３Ｄ）メモリデバイスを製造するための方法であって、基板の上に層スタックを形成することであって、前記層スタックは、交互に積層された複数の第１のスタック層と複数の第２のスタック層とを含む、形成することと、
前記層スタックを通って延びる複数の第１のゲート線スリット（ＧＬＳ’）及び複数の第２のＧＬＳ’を形成することと、
前記第１のＧＬＳ’及び前記第２のＧＬＳ’を介してエピタキシャルな成長を実行して、前記層スタックを通って延びるチャネル層の側部に第１のエピタキシャル層を堆積し、前記基板上及び前記層スタックの下方に第２のエピタキシャル層を堆積することと、
前記複数の第１のＧＬＳ’及び前記複数の第２のＧＬＳ’をそれぞれ導電性材料で満たすことにより、前記層スタックを通って延び、前記複数の第１のＡＣＳ’及び前記複数の第２のＡＣＳ’が前記第２のエピタキシャル層と電気的に接続されるようにする、複数の第１のアレイ共通ソース（ＡＣＳ’）及び複数の第２のＡＣＳ’を形成することであって、前記複数の第２のＡＣＳ’は、第１の方向に沿って連続的に延在して、前記層スタックを複数のメモリブロックに分割し、前記複数の第１のＡＣＳ’は、１つのメモリブロック内にあり、前記第１の方向に沿って非連続的に延在する、形成すること、を含む、方法。
【請求項23】
前記第１のエピタキシャル層は前記第２のエピタキシャル層の近隣にあり、前記複数の第１のＡＣＳ’及び前記層スタックの一部は前記複数の第２のＡＣＳ’の間にある、請求項２２に記載の方法。
【請求項24】
前記層スタックを通って延びるチャネルホールを形成することと、前記チャネルホールの側壁に機能層を形成することであって、前記機能層が、ブロッキング層、電荷トラップ層、及び／又はトンネル絶縁層を含む、形成することと、をさらに含み、
前記チャネル層は、前記機能層と近隣に堆積される、請求項２２に記載の方法。
【請求項25】
前記側部の前記第１のエピタキシャル層及び前記基板上の前記第２のエピタキシャル層を成長させる前記エピタキシャルな成長を実行する前に、前記機能層の一部を除去して前記チャネル層の前記側部を露出させること、をさらに含む、請求項２４に記載の方法。
【請求項26】
前記基板の上に犠牲層を堆積させることと、前記エピタキシャルな成長を実行する前に、エッチングにより、前記犠牲層を除去してキャビティを形成することと、をさらに含む、請求項２２に記載の方法。
【請求項27】
前記エピタキシャルな成長を実行する前に、前記基板上のカバー層を除去して前記基板の表面をエッチングにより露出させること、をさらに含む、請求項２２に記載の方法。
【請求項28】
前記複数の第１のスタック層の一部をエッチングプロセスによって除去することをさらに含む、請求項２２に記載の方法。
【請求項29】
複数の導体層を形成することであって、前記複数の導体層と前記複数の第２のスタック層とが交互に積層された、形成すること、をさらに含む、請求項２８に記載の方法。
【請求項30】
前記複数の第１のＡＣＳ’が、上部選択ゲート（ＴＳＧ）カットの領域に部分的に重なる、請求項２４に記載の方法。
【国際調査報告】