特表 2022-539717 不揮発性メモリデバイスおよび制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-09-13

(54)【発明の名称】不揮発性メモリデバイスおよび制御方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20220906BHJP

   G11C 16/04 20060101ALI20220906BHJP

   G11C 16/34 20060101ALI20220906BHJP

【ＦＩ】

G11C16/10 140

G11C16/04 170

G11C16/34 110

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021576682

(86)(22)【出願日】2019-10-22

(85)【翻訳文提出日】2021-12-23

(86)【国際出願番号】 CN2019112409

(87)【国際公開番号】W WO2021077276

(87)【国際公開日】2021-04-29

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ジアンクアン・ジア

(72)【発明者】

【氏名】イン・クイ

(72)【発明者】

【氏名】カイカイ・ユ

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA01

5B225CA19

5B225DB22

5B225EA05

5B225EB10

5B225ED09

(57)【要約】

不揮発性メモリデバイスおよび制御方法が、提供および開示される。不揮発性メモリデバイスは、メモリアレイと、ビット線と、複数のワード線と、第１の制御回路と、第２の制御回路とを含む。ビット線は、メモリアレイの第１のメモリストリングに接続される。複数のワード線は、第１のメモリストリングのメモリセルに接続され、各ワード線は、それぞれのメモリセルに接続される。第１の制御回路は、プリチャージ期間の間において、ビット線プレパルス信号をビット線に付与するように構成される。第２の制御回路は、ワード線信号を、選択されたワード線に付与し、複数のワード線プレパルス信号を、選択ゲート線と選択されたワード線との間に配置されるワード線に付与するように構成される。複数のワード線プレパルス信号の電圧レベルは漸増的である。

【特許請求の範囲】

【請求項1】

複数のメモリストリングを含むメモリアレイであって、各メモリストリングは、選択ゲートトランジスタと、前記選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む、メモリアレイと、
前記複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、
前記複数のメモリストリングのうちの前記第１のメモリストリングの前記選択ゲートトランジスタに接続される選択ゲート線と、
前記複数のメモリストリングのうちの前記第１のメモリストリングの前記複数のメモリセルに接続される複数のワード線であって、各ワード線は、前記第１のメモリストリングのそれぞれのメモリセルに接続される、複数のワード線と、
プリチャージ期間の間において、ビット線プレパルス信号を前記ビット線に付与するように構成される第１の制御回路と、
前記プリチャージ期間の間において、ワード線信号を、前記複数のワード線のうちの選択されたワード線に付与し、複数のワード線プレパルス信号を、前記選択ゲート線と前記選択されたワード線との間に配置されるワード線に付与するように構成される第２の制御回路であって、前記複数のワード線プレパルス信号の電圧レベルは、漸増的である、第２の制御回路と
を備える、不揮発性メモリデバイス。

【請求項2】

前記第２の制御回路は、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号を、前記選択されたワード線に近接して配置され、前記選択されたワード線と前記選択ゲート線との間に配置される、前記複数のワード線の第１の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号を、前記複数のワード線の前記第１の群に近接して配置され、前記複数のワード線の前記第１の群と前記選択ゲート線との間に配置される、前記複数のワード線の第２の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号を、前記複数のワード線の前記第２の群に近接して、および、前記複数のワード線の前記第２の群と前記選択ゲート線との間に配置される、前記複数のワード線の第３の群に付与するように構成される、請求項１に記載の不揮発性メモリデバイス。

【請求項3】

前記第２のワード線プレパルス信号の電圧レベルは、前記第１のワード線プレパルス信号の電圧レベルよりも大きく、前記第３のワード線プレパルス信号の電圧レベルは、前記第２のワード線プレパルス信号の前記電圧レベルよりも大きい、請求項２に記載の不揮発性メモリデバイス。

【請求項4】

前記第２のワード線プレパルス信号の終了は、前記第１のワード線プレパルス信号の終了の後であり、前記第３のワード線プレパルス信号の終了は、前記第２のワード線プレパルス信号の前記終了の後である、請求項２に記載の不揮発性メモリデバイス。

【請求項5】

前記第２のワード線プレパルス信号のパルス持続時間は、前記第１のワード線プレパルス信号のパルス持続時間よりも長く、前記第３のワード線プレパルス信号のパルス持続時間は、前記第２のワード線プレパルス信号の前記パルス持続時間よりも長い、請求項２に記載の不揮発性メモリデバイス。

【請求項6】

前記メモリアレイは、少なくとも１つのダミーメモリセルをさらに含み、前記少なくとも１つのダミーメモリセルは、前記選択ゲートトランジスタと前記複数のメモリセルとの間に配置され、前記選択ゲートトランジスタおよび前記複数のメモリセルと直列に接続され、前記不揮発性メモリデバイスは、少なくとも１つのダミーワード線をさらに含み、各ダミーワード線は、それぞれのダミーメモリセルに接続され、前記第２の制御回路は、ダミーワード線プレパルス信号を、前記少なくとも１つのダミーワード線に付与するように構成される、請求項１に記載の不揮発性メモリデバイス。

【請求項7】

前記ダミーワード線プレパルス信号の電圧レベルは、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の電圧レベルよりも大きい、請求項６に記載の不揮発性メモリデバイス。

【請求項8】

前記ダミーワード線プレパルス信号の終了は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の終了の後である、請求項６に記載の不揮発性メモリデバイス。

【請求項9】

前記ダミーワード線プレパルス信号のパルス持続時間は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号のパルス持続時間よりも長い、請求項６に記載の不揮発性メモリデバイス。

【請求項10】

前記プリチャージ期間の間において、前記複数のメモリストリングのうちの前記第１のストリングは、非選択のストリングであり、前記ビット線は、非選択のビット線である、請求項１に記載の不揮発性メモリデバイス。

【請求項11】

不揮発性メモリデバイスの制御方法であって、前記不揮発性メモリデバイスは、複数のメモリストリングを含むメモリアレイを備え、各メモリストリングは、選択ゲートトランジスタと、前記選択ゲートトランジスタと直列に接続される複数のメモリセルとを含み、前記制御方法は、
プリチャージ期間の間において、ビット線プレパルス信号を、前記複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線に付与するステップと、
前記プリチャージ期間の間において、ワード線信号を、前記第１のメモリストリングの前記複数のメモリセルのうちの選択されたメモリセルに接続される選択されたワード線に付与するステップと、
前記プリチャージ期間の間において、複数のワード線プレパルス信号を、前記第１のメモリストリングの前記複数のメモリセルに接続され、選択ゲート線と前記選択されたワード線との間に配置される、複数のワード線に付与するステップであって、前記複数のワード線プレパルス信号の電圧レベルは、漸増的である、付与するステップと
を含む、制御方法。

【請求項12】

前記プリチャージ期間の間において、前記複数のワード線プレパルス信号を、前記第１のメモリストリングの前記複数のメモリセルに接続され、前記選択ゲート線と前記選択されたワード線との間に配置される、前記ワード線に付与する前記ステップは、
前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号を、前記選択されたワード線に近接して配置され、前記選択されたワード線と前記選択ゲート線との間に配置される、前記複数のワード線の第１の群に付与するステップと、
前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号を、前記複数のワード線の前記第１の群に近接して配置され、前記複数のワード線の前記第１の群と前記選択ゲート線との間に配置される、前記複数のワード線の第２の群に付与するステップと、
前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号を、前記複数のワード線の前記第２の群に近接して、および、前記複数のワード線の前記第２の群と前記選択ゲート線との間に配置される、前記複数のワード線の第３の群に付与するステップと
を含む、請求項１１に記載の制御方法。

【請求項13】

前記第２のワード線プレパルス信号の電圧レベルは、前記第１のワード線プレパルス信号の電圧レベルよりも大きく、前記第３のワード線プレパルス信号の電圧レベルは、前記第２のワード線プレパルス信号の前記電圧レベルよりも大きい、請求項１２に記載の制御方法。

【請求項14】

前記第２のワード線プレパルス信号の終了は、前記第１のワード線プレパルス信号の終了の後であり、前記第３のワード線プレパルス信号の終了は、前記第２のワード線プレパルス信号の前記終了の後である、請求項１２に記載の制御方法。

【請求項15】

前記第２のワード線プレパルス信号のパルス持続時間は、前記第１のワード線プレパルス信号のパルス持続時間よりも長く、前記第３のワード線プレパルス信号のパルス持続時間は、前記第２のワード線プレパルス信号の前記パルス持続時間よりも長い、請求項１２に記載の制御方法。

【請求項16】

前記メモリアレイは、少なくとも１つのダミーメモリセルをさらに含み、前記少なくとも１つのダミーメモリセルは、前記選択ゲートトランジスタと前記複数のメモリセルとの間に配置され、前記選択ゲートトランジスタおよび前記複数のメモリセルと直列に接続され、前記不揮発性メモリデバイスは、少なくとも１つのダミーワード線をさらに含み、各ダミーワード線は、それぞれのダミーメモリセルに接続され、第２の制御回路は、ダミーワード線プレパルス信号を、前記少なくとも１つのダミーワード線に付与するように構成される、請求項１１に記載の制御方法。

【請求項17】

前記ダミーワード線プレパルス信号の電圧レベルは、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の電圧レベルよりも大きい、請求項１６に記載の制御方法。

【請求項18】

前記ダミーワード線プレパルス信号の終了は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の終了の後である、請求項１６に記載の制御方法。

【請求項19】

前記ダミーワード線プレパルス信号のパルス持続時間は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号のパルス持続時間よりも長い、請求項１６に記載の制御方法。

【請求項20】

前記プリチャージ期間の間において、前記複数のメモリストリングのうちの前記第１のストリングは、非選択のストリングであり、前記ビット線は、非選択のビット線である、請求項１１に記載の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリデバイスおよび制御方法に関し、より詳細には、異なる電圧レベルを伴うワード線プレパルス信号を付与し、プログラミング障害を低減することが可能な、不揮発性メモリデバイスおよび制御方法に関する。

【背景技術】

【0002】

フラッシュメモリなどの不揮発性メモリデバイスは、パーソナルコンピュータ、フラッシュドライブ、デジタルカメラ、および携帯電話などの様々な電気製品において、一般的に好まれる記憶装置となった。フラッシュメモリデバイスは、急速な発展を経てきた。フラッシュメモリは、給電なしに相当に長い時間の間データを記憶し、高集積レベル、高速アクセス、容易な消去、および書き換えなどの利点を有することができる。さらに、フラッシュメモリデバイスのビット密度を改善し、コストを低減するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリが開発されてきた。３Ｄ ＮＡＮＤメモリアーキテクチャは、複数個の層をなして垂直にメモリセルを積み重ねて、従前のＮＡＮＤメモリより高い密度を達成する。より多くの層が加えられるにつれて、ビット密度は増大し、したがって、より多くの記憶容量を増大する。層の増加によって、プログラム障害は、より悪化する。プレパルス信号が、非選択のメモリストリングの昇圧電荷（電子）を除去するように、非選択のメモリストリングへの非選択のビット線接続に付与され得る。しかしながら、層が増加するにつれて、それに応じて、チャネル長さが増加する。下部チャネル内に残存した電子に対するビット線プリチャージの効果は、増加したチャネル長さが理由で、低減されることになる。ビット線プリチャージ効果を改善するための従前の方法は、ビット線プレパルス時間を延ばすことであるが、このことは、データプログラミング時間を犠牲にし、その時間に影響を及ぼすことになる。ビット線プリチャージ効果を改善するための別の従前の方法は、ビット線プレパルスの電圧レベルを増加させることであるが、このことは、ビット線トランジスタの絶縁破壊現象のリスクを増大させることになる。したがって、改善に対する必要性が存する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

それゆえに、異なる電圧レベルを伴うワード線プレパルス信号を付与し、プログラミング障害を低減することが可能な、不揮発性メモリデバイスおよび制御方法を提供することが、本発明の目的である。

【課題を解決するための手段】

【0004】

一実施形態は、不揮発性メモリデバイスを提供する。不揮発性メモリデバイスは、複数のメモリストリングを含むメモリアレイであって、各メモリストリングは、選択ゲートトランジスタと、選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む、メモリアレイと、複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、複数のメモリストリングのうちの第１のメモリストリングの選択ゲートトランジスタに接続される選択ゲート線と、複数のメモリストリングのうちの第１のメモリストリングの複数のメモリセルに接続される複数のワード線であって、各ワード線は、第１のメモリストリングのそれぞれのメモリセルに接続される、複数のワード線と、プリチャージ期間の間において、ビット線プレパルス信号をビット線に付与するように構成される第１の制御回路と、プリチャージ期間の間において、ワード線信号を、複数のワード線のうちの選択されたワード線に付与し、複数のワード線プレパルス信号を、選択ゲート線と選択されたワード線との間に配置されるワード線に付与するように構成される第２の制御回路であって、複数のワード線プレパルス信号の電圧レベルは漸増的である、第２の制御回路とを含む。

【0005】

別の実施形態が、不揮発性メモリデバイスの制御方法を提供する。不揮発性メモリデバイスは、複数のメモリストリングを含むメモリアレイを含み、各メモリストリングは、選択ゲートトランジスタと、選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む。制御方法は、プリチャージ期間の間において、ビット線プレパルス信号を、複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線に付与するステップと、プリチャージ期間の間において、ワード線信号を、第１のメモリストリングの複数のメモリセルのうちの選択されたメモリセルに接続される選択されたワード線に付与するステップと、プリチャージ期間の間において、複数のワード線プレパルス信号を、第１のメモリストリングの複数のメモリセルに接続され、選択ゲート線と選択されたワード線との間に配置される、複数のワード線に付与するステップであって、複数のワード線プレパルス信号の電圧レベルは異なる、付与するステップとを含む。

【0006】

本発明のこれらおよび他の目的は、様々な図および図面において例示される好ましい実施形態の後続の詳細な説明を読めば、疑いなく当業者に明白になることになる。

【図面の簡単な説明】

【0007】

【図1】本発明の一実施形態による、不揮発性メモリデバイスの概略線図である。

【図2】本発明の一実施形態による、図１において示される不揮発性メモリデバイスの、メモリストリング、および、関係付けられる接続線を例示する概略線図である。

【図3】本発明の一実施形態による、図１において示される不揮発性メモリデバイスの、非選択のメモリストリング、および、関係付けられる接続線を例示する概略線図である。

【図4】本発明の一実施形態による、図３において示されるメモリストリングの信号タイミング図である。

【図5】本発明の一実施形態による、図３において示されるメモリストリングの信号タイミング図である。

【発明を実施するための形態】

【0008】

本発明の一実施形態による、不揮発性メモリデバイス１の概略線図である図１をも参照されたい。不揮発性メモリデバイス１は、ＮＡＮＤフラッシュメモリであり得る。例えば、不揮発性メモリデバイス１は、３次元（３Ｄ）ＮＡＮＤフラッシュメモリであり得る。不揮発性メモリデバイス１は、メモリアレイ１０と、制御回路２０および３０とを含む。メモリアレイ１０は、複数のメモリストリングを含む。各メモリストリングは、複数のメモリセルを含む。各ストリングのメモリセルは、直列に一体に接続される。ワード線および半導体チャネルの交差部が、メモリセルを形成する。上部選択ゲート（ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）線ＴＳＧ、ワード線ＷＬ、上部ダミーワード線ＴＤＭＹ、下部ダミーワード線ＢＤＭＹ、および下部ゲート線ＢＳＧが、メモリアレイ１０と制御回路２０との間に接続される。ビット線ＢＬが、メモリアレイ１０と制御回路３０との間に接続される。

【0009】

図２は、本発明の一実施形態による、図１において示される不揮発性メモリデバイス１の、メモリストリング、および、関係付けられる接続線を例示する概略線図である。メモリアレイ１０のメモリストリングは、上部選択ゲートトランジスタ、少なくとも１つの上部ダミーメモリセル、複数のメモリセル、少なくとも１つの下部ダミーメモリセル、および下部選択ゲートトランジスタを含むが、それらに制限されない。ビット線ＢＬが、メモリストリングに結合される。上部選択ゲート線ＴＳＧが、メモリストリングの上部選択ゲートトランジスタに接続される。少なくとも１つの上部ダミーメモリセルは、上部選択ゲートトランジスタと直列に接続される。少なくとも１つの上部ダミーワード線ＴＤＭＹが、メモリストリングの少なくとも１つの上部ダミーメモリセルに接続される。各上部ダミーワード線は、上部ダミーメモリセルに別個に接続される。複数のメモリセルは、データを記憶するように構成され得る。複数のメモリセルは、少なくとも１つの上部ダミーメモリセルと直列に接続され得る。ワード線ＷＬが、メモリストリングのメモリセルに接続される。各ワード線ＷＬは、メモリセルに別個に接続される。さらに、メモリアレイ１０のメモリストリングのメモリセルは、上部ダミーメモリセルと下部ダミーメモリセルとの間に、第１の方向に沿って順次配置され、それに応じて、ワード線ＷＬは、上部ダミーワード線ＴＤＭＹと下部ダミーワード線ＢＤＭＹとの間に、第１の方向に沿って順次配置される。

【0010】

その上、少なくとも１つの下部ダミーメモリセルは、複数のメモリセルと直列に接続される。少なくとも１つの下部ダミーワード線ＢＤＭＹが、メモリストリングの少なくとも１つの下部ダミーメモリセルに接続される。各下部ダミーワード線ＢＤＭＹは、下部ダミーメモリセルに別個に接続される。下部選択ゲートトランジスタは、少なくとも１つの下部ダミーメモリセルと直列に接続される。下部選択ゲート線ＢＳＧが、メモリストリングの下部選択ゲートトランジスタに接続される。データをメモリセル内に書き込むこと、および、メモリセル内のデータを消去することは、制御回路から、および、不揮発性メモリデバイス１の接続線を通して外部回路から制御され得る。

【0011】

（プログラミングの前の）プリチャージ期間の間において、制御回路３０は、ビット線プレパルス信号を、メモリアレイ１０の非選択のメモリストリングの非選択のビット線ＢＬに付与するように構成される。例えば、各非選択のメモリストリングに対して、制御回路３０は、プリチャージ期間の間において、ビット線プレパルス信号を、各非選択のメモリストリングの非選択のビット線ＢＬに付与するように構成される。制御回路２０は、上部選択ゲートプレパルス信号を、上部選択ゲート線ＴＳＧに付与し、下部選択ゲートプレパルス信号を、下部選択ゲート線ＢＳＧに付与するように構成される。その上、制御回路２０は、ワード線信号を、非選択のメモリストリングの選択されたワード線に付与するように構成される。制御回路２０は、複数のワード線プレパルス信号を、選択されたワード線と上部ダミーワード線ＴＤＭＹ（または上部選択ゲートＴＳＧ）との間に配置されるワード線に付与するように構成される。制御回路２０は、さらには、上部ダミーワード線プレパルス信号を、ワード線と上部選択ゲートＴＳＧとの間に配置される上部ダミーワード線ＴＤＭＹに付与し、下部ダミーワード線プレパルス信号を、ワード線と下部選択ゲートＢＳＧとの間に配置される下部ダミーワード線ＢＤＭＹに付与するように構成される。

【0012】

その上、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルは異なり得る。例えば、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルは漸増的であり得る。例えば、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルは、選択されたワード線に近接して配置されるワード線から順次漸増的である。例えば、複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号が、複数のワード線のうちの第１のワード線に付与され得るものであり、第１のワード線は、選択されたワード線に近接して、および、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置される。複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号が、複数のワード線のうちの第２のワード線に付与され得るものであり、第２のワード線は、第１のワード線に近接して、および、第１のワード線と上部ダミーワード線ＴＤＭＹとの間に配置される。一実施形態において、第２のワード線プレパルス信号の電圧レベルは、第１のワード線プレパルス信号の電圧レベルよりも大きい。

【0013】

複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号が、複数のワード線のうちの第３のワード線に付与され得るものであり、第３のワード線は、第２のワード線に近接して、および、第２のワード線と上部ダミーワード線ＴＤＭＹとの間に配置される。一実施形態において、第３のワード線プレパルス信号の電圧レベルは、第２のワード線プレパルス信号の電圧レベルよりも大きい。複数のワード線プレパルス信号のうちの第４のワード線プレパルス信号が、第４のワード線に付与され得るものであり、第４のワード線は、第３のワード線に近接して、および、第３のワード線と上部ダミーワード線ＴＤＭＹとの間に配置され、以下同様である。一実施形態において、第４のワード線プレパルス信号の電圧レベルは、第３のワード線プレパルス信号の電圧レベルよりも大きく、以下同様である。

【0014】

換言すれば、ワード線プレパルス信号は、上部選択ゲートＴＳＧと選択されたワード線との間に配置されるワード線に付与されるので、選択されたワード線から、より遠く離れるほど、より大きい電圧レベルのワード線プレパルス信号が付与され得る。選択されたワード線から最も遠くに位置するワード線に付与されるワード線プレパルス信号の電圧レベルは、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルの中で最も大きくあり得る。選択されたワード線から最も近くに位置するワード線に付与されるワード線プレパルス信号の電圧レベルは、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルの中で最も小さくあり得る。異なる電圧レベルを伴うワード線プレパルス信号が、上部選択ゲート線と選択されたワード線との間のワード線に付与されるので、チャネル電位勾配が、それゆえに高められ、そのことは、したがって、非選択のビット線のプリチャージ効果を高め、プログラミング障害を低減する。

【0015】

加えて、上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号の電圧レベルは、選択されたワード線と上部ダミーワード線ＴＤＭＹとの間に配置されるワード線に付与される複数のワード線プレパルス信号の電圧レベルよりも大きい。

【0016】

その上、選択されたワード線と上部選択ゲートＴＳＧとの間に配置されるワード線は、ワード線の複数個の群へと分割され得る。ワード線の、各分割された群は、少なくとも１つのワード線を含み得る。ワード線の、各群のワード線の総数は、制限されず、現実的なシステム要求および要件によって、変動させられ、設計され得るということに留意されたい。ワード線の、各群は、少なくとも１つのワード線を含み得る。例えば、図３を参照されたい。図３は、本発明の一実施形態による、図１において示される不揮発性メモリデバイス１の、非選択のメモリストリング、および、関係付けられる接続線を例示する概略線図である。上部選択ゲートトランジスタＴＴ、上部ダミーメモリセルＴＤＭＣ、メモリセルＭＣ０からＭＣｎ、下部ダミーメモリセルＢＤＭＣ、および下部選択ゲートトランジスタＢＴが、直列に接続される。図３は、非選択のビット線ＢＬ、上部選択ゲート線ＴＳＧ、上部ダミーワード線ＴＤＭＹ、ワード線ＷＬ０からＷＬｎ、下部ダミーワード線ＢＤＭＹ、および下部選択ゲート線ＢＳＧを示す。図３において示されるように、ワード線ＷＬ０が、選択されたワード線であり、ワード線ＷＬ１からＷＬｎが、ワード線の第１の群（下部ＷＬ）、ワード線の第２の群（中間ＷＬ）、および、ワード線の第３の群（上部ＷＬ）へと分割されるものとする。下部から上部へと、ワード線の第１の群（下部ＷＬ）は、ワード線ＷＬ１からＷＬｐを含む。ワード線の第１の群（下部ＷＬ）は、選択されたワード線（ワード線ＷＬ０）と、ワード線の第２の群（中間ＷＬ）との間にある。ワード線の第２の群（中間ＷＬ）は、ワード線ＷＬ（ｐ＋１）からＷＬｑを含む。ワード線の第２の群（中間ＷＬ）は、ワード線の第１の群（下部ＷＬ）と、ワード線の第３の群（上部ＷＬ）との間にある。ワード線の第３の群（上部ＷＬ）は、ワード線ＷＬ（ｑ＋１）からＷＬｎを含む。ワード線の第３の群（上部ＷＬ）は、ワード線の第２の群（中間ＷＬ）と、上部ダミーワード線ＴＤＭＹとの間にある。

【0017】

図３および図４をさらに参照されたい。図４は、本発明の一実施形態による、図３において示されるメモリストリングの信号タイミング図である。図４の上部から順次、プリチャージ期間内の信号波形は、ビット線プレパルス信号ＶＰ＿ＢＬ、上部選択ゲートプレパルス信号ＶＰ＿ＴＳＧ、上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹ、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬ、ならびに、ワード線信号Ｖ＿ＳＥＬＷＬである。プリチャージ期間の間において、ビット線プレパルス信号ＶＰ＿ＢＬは、メモリアレイ１０の非選択のメモリストリングの非選択のビット線ＢＬに付与される。上部選択ゲートプレパルス信号ＶＰ＿ＴＳＧは、上部選択ゲート線ＴＳＧに付与される。上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹは、上部ダミーワード線ＴＤＭＹに付与される。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬは、ワード線の第３の群（上部ＷＬ）に付与される。ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬは、ワード線の第２の群（中間ＷＬ）に付与される。ワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬは、ワード線の第１の群（下部ＷＬ）に付与される。非選択のビット線ＢＬに付与されるビット線プレパルス信号ＶＰ＿ＢＬは、第１の電源電圧Ｖｄｄであり得る。上部選択ゲート線ＴＳＧに付与される上部選択ゲートプレパルス信号ＶＰ＿ＴＳＧは、第２の電源電圧Ｖｃｃであり得る。上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹは、さらには、第１の電源電圧Ｖｄｄであり得る。選択されたワード線（ＷＬ０）に付与されるワード線信号Ｖ＿ＳＥＬＷＬは、プログラミング電圧であり得る。

【0018】

一実施形態において、図４において示されるように、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの電圧レベル（１．２ボルト）は、ワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの電圧レベル（０．６ボルト）よりも大きい。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの電圧レベル（１．８ボルト）は、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの電圧レベル（１．２ボルト）よりも大きい。上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの電圧レベル（Ｖｄｄ）は、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの電圧レベルよりも大きい。別の実施形態において、図５をさらに参照されたい。図５は、本発明の代替的実施形態による、図３において示されるメモリストリングの信号タイミング図である。図５の上部から順次、プリチャージ期間内の信号波形は、ビット線プレパルス信号ＶＰ＿ＢＬ、上部選択ゲートプレパルス信号ＶＰ＿ＴＳＧ、上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹ、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬ、ならびに、ワード線信号Ｖ＿ＳＥＬＷＬである。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬ、ならびに、ワード線信号Ｖ＿ＳＥＬＷＬは、負のパルス信号である。図５において示されるように、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの電圧レベル（－１．２ボルト）は、ワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの電圧レベル（－１．８ボルト）よりも大きい。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの電圧レベル（－０．６ボルト）は、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの電圧レベル（－１．２ボルト）よりも大きい。上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの電圧レベル（Ｖｄｄ）は、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの電圧レベルよりも大きい。

【0019】

一実施形態において、図３～図５をさらに参照されたい。プリチャージ期間の間において、ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの終了は、ワード線の第１の群（下部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの終了の後に発生する。ワード線の第３の群（上部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの終了は、ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの終了の後に発生する。上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの終了は、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの終了の後に発生する。図４および図５において示されるように、ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの終了点は、プリチャージ期間の間において、ワード線の第１の群（下部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの終了点の後である。ワード線の第３の群（上部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの終了点は、プリチャージ期間の間において、ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの終了点の後である。上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの終了点は、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの終了点の後である。異なる終了タイミングを伴うワード線プレパルス信号が、上部選択ゲート線と選択されたワード線との間のワード線に付与されるので、全体のプログラミング速度が、効果的に改善され得る。

【0020】

その上、図４において示されるように、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬは、正のパルス信号であるので、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの立ち下がりエッジは、プリチャージ期間の間において、ワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの立ち下がりエッジの後である。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの立ち下がりエッジは、プリチャージ期間の間において、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの立ち下がりエッジの後である。上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの立ち下がりエッジは、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの立ち下がりエッジの後である。図５において示されるように、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬは、負のパルス信号であるので、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの立ち上がりエッジは、プリチャージ期間の間において、ワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬの立ち上がりエッジの後である。ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬの立ち上がりエッジは、プリチャージ期間の間において、ワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬの立ち上がりエッジの後である。上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹの立ち下がりエッジは、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬの立ち上がりエッジの後である。

【0021】

一実施形態において、図４～図５をさらに参照されたい。プリチャージ期間の間において、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬのパルス持続時間（信号長さ）は漸増的である。ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬのパルス持続時間は、ワード線の第１の群（下部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＢＯＴＴＯＭＷＬのパルス持続時間よりも長い。ワード線の第３の群（上部ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＴＯＰＷＬのパルス持続時間は、ワード線の第２の群（中間ＷＬ）に付与されるワード線プレパルス信号ＶＰ＿ＭＩＤＤＬＥＷＬのパルス持続時間よりも長い。上部ダミーワード線ＴＤＭＹに付与される上部ダミーワード線プレパルス信号ＶＰ＿ＴＤＭＹのパルス持続時間は、ワード線プレパルス信号ＶＰ＿ＴＯＰＷＬ、ＶＰ＿ＭＩＤＤＬＥＷＬ、およびＶＰ＿ＢＯＴＴＯＭＷＬのパルス持続時間よりも長い。

【0022】

要約すると、本発明の実施形態は、チャネル電位勾配を高めるように、上部選択ゲート線と選択されたワード線との間のワード線を駆動するために、異なる電圧レベルを伴うワード線プレパルス信号を提供し、したがって、非選択のビット線のプリチャージ効果を高め、プログラミング障害を低減する。その上、本発明の実施形態は、異なる終了タイミングを伴うワード線プレパルス信号を、上部選択ゲート線と選択されたワード線との間のワード線に提供し、したがって、全体のプログラミング速度を、効果的に改善する。

【0023】

当業者は、デバイスおよび方法の数多くの変形および変更が、本発明の教示を保ちながらなされ得るということをたやすく察知することになる。よって、上記の本開示は、添付される特許請求の範囲の境界および範囲によってのみ限定されると解釈されるべきである。

【符号の説明】

【0024】

１ 不揮発性メモリデバイス
１０ メモリアレイ
２０ 制御回路
３０ 制御回路
ＢＤＭＣ 下部ダミーメモリセル
ＢＤＭＹ 下部ダミーワード線
ＢＬ ビット線
ＢＳＧ 下部ゲート線、下部選択ゲート線、下部選択ゲート
ＢＴ 下部選択ゲートトランジスタ
ＭＣ０ メモリセル
ＭＣｎ メモリセル
ＴＤＭＣ 上部ダミーメモリセル
ＴＤＭＹ 上部ダミーワード線
ＴＳＧ 上部選択ゲート線、上部選択ゲート
ＴＴ 上部選択ゲートトランジスタ
Ｖ＿ＳＥＬＷＬ ワード線信号
Ｖｃｃ 第２の電源電圧
Ｖｄｄ 第１の電源電圧
ＶＰ＿ＢＬ ビット線プレパルス信号
ＶＰ＿ＢＯＴＴＯＭＷＬ ワード線プレパルス信号
ＶＰ＿ＭＩＤＤＬＥＷＬ ワード線プレパルス信号
ＶＰ＿ＴＤＭＹ 上部ダミーワード線プレパルス信号
ＶＰ＿ＴＯＰＷＬ ワード線プレパルス信号
ＶＰ＿ＴＳＧ 上部選択ゲートプレパルス信号
ＷＬ ワード線
ＷＬ０ ワード線
ＷＬ１ ワード線
ＷＬｎ ワード線
ＷＬｐ ワード線
ＷＬ（ｐ＋１） ワード線
ＷＬｑ ワード線
ＷＬ（ｑ＋１） ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【手続補正書】

【提出日】2021-12-23

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数のメモリストリングと、
前記複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、
前記複数のメモリストリングのうちの前記第１のメモリストリングに接続される選択ゲート線と、
複数のワード線のうちの選択されたワード線であって、前記複数のワード線は、前記第１のメモリストリングに接続される、選択されたワード線と、
プリチャージ期間の間において、複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号を、前記複数のワード線の第１の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号を、前記複数のワード線の第２の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号を、前記複数のワード線の第３の群に付与するように構成される制御回路であって、前記第２のワード線プレパルス信号の電圧レベルは、前記第１のワード線プレパルス信号の電圧レベルよりも大きく、前記第３のワード線プレパルス信号の電圧レベルは、前記第２のワード線プレパルス信号の前記電圧レベルよりも大きい、制御回路と
を備える、メモリデバイス。

【請求項2】

前記複数のワード線の前記第１の群、前記複数のワード線の前記第２の群、および、前記複数のワード線の前記第３の群は、前記複数のワード線のうちの前記選択されたワード線からの距離の順序で配置される、請求項１に記載のメモリデバイス。

【請求項3】

前記複数のワード線の前記第１の群は、前記選択されたワード線に近接して配置され、前記複数のワード線の前記第２の群は、前記複数のワード線の前記第１の群と前記選択ゲート線との間に配置され、前記複数のワード線の前記第３の群は、前記複数のワード線の前記第２の群と前記選択ゲート線との間に配置される、請求項１に記載のメモリデバイス。

【請求項4】

前記制御回路は、前記プリチャージ期間の間において、ビット線プレパルス信号を前記ビット線に付与するように構成される、請求項１に記載のメモリデバイス。

【請求項5】

前記第１のメモリストリングは、非選択のメモリストリングであり、前記ビット線は、非選択のビット線である、請求項４に記載のメモリデバイス。

【請求項6】

前記制御回路は、ワード線信号を、前記複数のワード線のうちの前記選択されたワード線に付与するように構成される、請求項１に記載のメモリデバイス。

【請求項7】

前記制御回路は、前記プリチャージ期間の間において、上部ダミーワード線プレパルス信号を、前記複数のワード線のうちの上部ダミーワード線に付与するように構成される、請求項１に記載のメモリデバイス。

【請求項8】

前記上部ダミーワード線プレパルス信号の電圧レベルは、前記第３のワード線プレパルス信号の前記電圧レベルよりも大きい、請求項７に記載のメモリデバイス。

【請求項9】

前記第１のワード線プレパルス信号、前記第２のワード線プレパルス信号、および前記第３のワード線プレパルス信号の前記電圧レベルは、正である、請求項１に記載のメモリデバイス。

【請求項10】

前記第２のワード線プレパルス信号のパルス持続時間は、前記第１のワード線プレパルス信号のパルス持続時間よりも長く、前記第３のワード線プレパルス信号のパルス持続時間は、前記第２のワード線プレパルス信号の前記パルス持続時間よりも長い、請求項１に記載のメモリデバイス。

【請求項11】

メモリデバイスを制御する方法であって、前記メモリデバイスは、複数のメモリストリングと、前記複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、前記複数のメモリストリングのうちの前記第１のメモリストリングに接続される選択ゲート線と、複数のワード線のうちの選択されたワード線であって、前記複数のワード線は、前記第１のメモリストリングに接続される、選択されたワード線とを備え、前記方法は、
プリチャージ期間の間において、ワード線信号を、前記複数のメモリストリングのうちの前記第１のメモリストリングに接続される前記複数のワード線のうちの前記選択されたワード線に付与するステップと、
前記プリチャージ期間の間において、複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号を、前記複数のワード線の第１の群に付与するステップと、
前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号を、前記複数のワード線の第２の群に付与するステップと、
前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号を、前記複数のワード線の第３の群に付与するステップと
を含み、
前記第２のワード線プレパルス信号の電圧レベルは、前記第１のワード線プレパルス信号の電圧レベルよりも大きく、前記第３のワード線プレパルス信号の電圧レベルは、前記第２のワード線プレパルス信号の前記電圧レベルよりも大きい、方法。

【請求項12】

前記複数のワード線の前記第１の群、前記複数のワード線の前記第２の群、および、前記複数のワード線の前記第３の群は、前記複数のワード線のうちの前記選択されたワード線からの距離の順序で配置される、請求項１１に記載の方法。

【請求項13】

前記複数のワード線の前記第１の群は、前記選択されたワード線に近接して配置され、前記複数のワード線の前記第２の群は、前記複数のワード線の前記第１の群と前記選択ゲート線との間に配置され、前記複数のワード線の前記第３の群は、前記複数のワード線の前記第２の群と前記選択ゲート線との間に配置される、請求項１１に記載の方法。

【請求項14】

前記プリチャージ期間の間において、ビット線プレパルス信号を前記ビット線に付与するステップをさらに含む、請求項１１に記載の方法。

【請求項15】

前記第１のメモリストリングは、非選択のメモリストリングであり、前記ビット線は、非選択のビット線である、請求項１４に記載の方法。

【請求項16】

前記プリチャージ期間の間において、上部ダミーワード線プレパルス信号を、前記複数のワード線のうちの上部ダミーワード線に付与するステップをさらに含む、請求項１１に記載の方法。

【請求項17】

前記上部ダミーワード線プレパルス信号の電圧レベルは、前記第３のワード線プレパルス信号の前記電圧レベルよりも大きい、請求項１６に記載の方法。

【請求項18】

前記上部ダミーワード線は、前記複数のワード線の前記第３の群と前記選択ゲート線との間に配置される、請求項１６に記載の方法。

【請求項19】

前記第１のワード線プレパルス信号、前記第２のワード線プレパルス信号、および前記第３のワード線プレパルス信号の前記電圧レベルは、正である、請求項１１に記載の方法。

【請求項20】

前記第２のワード線プレパルス信号のパルス持続時間は、前記第１のワード線プレパルス信号のパルス持続時間よりも長く、前記第３のワード線プレパルス信号のパルス持続時間は、前記第２のワード線プレパルス信号の前記パルス持続時間よりも長い、請求項１１に記載の方法。

【国際調査報告】