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特表2022-539816高Ｋ金属ゲート（ＨＫＭＧ）膜スタックの選択的成膜を介した閾値電圧の調整方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-13
(54)【発明の名称】高Ｋ金属ゲート（ＨＫＭＧ）膜スタックの選択的成膜を介した閾値電圧の調整方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20220906BHJP
H01L 21/8238 20060101ALI20220906BHJP
【ＦＩ】
H01L29/78 301Z
H01L29/78 301G
H01L29/78 301P
H01L27/092 C
H01L27/092 D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022500657
(86)(22)【出願日】2020-07-10
(85)【翻訳文提出日】2022-01-06
(86)【国際出願番号】 US2020041647
(87)【国際公開番号】W WO2021007536
(87)【国際公開日】2021-01-14
(31)【優先権主張番号】62/872,943
(32)【優先日】2019-07-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】スミス，ジェフリー
(72)【発明者】
【氏名】タピリー，カンダバラ
(72)【発明者】
【氏名】リーブマン，ラース
(72)【発明者】
【氏名】チャネムゲーム，ダニエル
(72)【発明者】
【氏名】ガードナー，マーク アイ．
(72)【発明者】
【氏名】フルフォード，エイチ．ジム
(72)【発明者】
【氏名】デヴィリアーズ，アントン ジェイ．
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB03
5F048AB10
5F048AC03
5F048BA01
5F048BA14
5F048BB05
5F048BB09
5F048BB10
5F048BB11
5F048BB12
5F048BB15
5F048BD06
5F048BG13
5F140AA06
5F140AB03
5F140BA01
5F140BA03
5F140BA05
5F140BB05
5F140BC15
5F140BD01
5F140BD02
5F140BD05
5F140BD06
5F140BD11
5F140BD13
5F140BE09
5F140BF10
5F140BF14
5F140BF15
5F140BF17
5F140BF20
5F140BF24
5F140BF25
5F140BF27
5F140BF42
5F140BG27
5F140BG28
5F140CB04
(57)【要約】
ゲートオールアラウンド電界効果トランジスタ装置を有する3次元トランジスタスタックの微細加工の方法が開示される。チャネルは、ソース／ドレイン領域の間で延在する。各チャネルは、選択的に成膜され、材料の層は、チャネルの閾値電圧を調整するように設計される。層は、酸化物、高k材料、仕事関数材料、およびメタライゼーションであってもよい。3次元トランジスタスタックは、単一のパッケージ内に、高閾値電圧装置および低閾値電圧装置のアレイを形成する。
【特許請求の範囲】
【請求項1】
微細加工の方法であって、当該方法は、ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板を受容するステップであって、前記チャネルは、相互に隣接して配置されたチャネルの垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの垂直スタックの各々について、少なくとも1つのチャネルは、第2のチャネルの上部に配置され、前記チャネルは、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、少なくとも4つの指定されたチャネル種を有する、ステップと、
高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、未被覆のチャネルの全ての周囲に、第1の高k誘電体を選択的に成膜するステップと、
前記高電圧PMOSチャネルおよび前記低電圧PMOSチャネルが被覆されたまま、各高電圧NMOSチャネルおよび各低電圧NMOSチャネルに、第1の仕事関数金属を選択的に成膜するステップと、
前記高電圧NMOSチャネルおよび前記低電圧NMOSチャネルが被覆されたまま、各高電圧PMOSチャネルおよび各低電圧PMOSチャネルに、第2の仕事関数金属を選択的に成膜するステップと、
前記低電圧PMOSチャネルおよび前記低電圧NMOSチャネルが被覆されたまま、各高電圧PMOSチャネルおよび各高電圧NMOSチャネルに、第3の仕事関数金属を選択的に成膜するステップと、
前記第1、第2、および第3の仕事関数金属の成膜後に、前記高電圧PMOSチャネル、前記高電圧NMOSチャネル、前記低電圧PMOSチャネル、および前記低電圧NMOSチャネルに、導電性金属材料を成膜するステップと、
を有する、方法。
【請求項2】
さらに、前記高電圧NMOSチャネルの一部を被覆し、前記高電圧NMOSチャネルの未被覆部分に第2の高k誘電体を選択的に成膜し、前記高電圧NMOSチャネル間で異なる閾値電圧を生じさせるステップを有し、前記第2の高k誘電体は、前記第1の高k誘電体と同じまたは異なる材料である、請求項1に記載の方法。
【請求項3】
さらに、前記高電圧PMOSチャネルの一部を被覆し、高電圧PMOSチャネルの未被覆部分に第2の高k誘電体を選択的に成膜し、前記高電圧PMOSチャネルの中で異なる閾値電圧を生じさせるステップを有し、前記第2の高k誘電体は、前記第1の高k誘電体と同じまたは異なる材料である、請求項2に記載の方法。
【請求項4】
さらに、前記高電圧NMOSチャネルの一部を被覆し、前記高電圧NMOSチャネルの未被覆部分に、特定の仕事関数金属を選択的に成膜し、高電圧NMOSチャネルの中で異なる閾値電圧を生じさせるステップを有する、請求項1に記載の方法。
【請求項5】
さらに、前記第1の高k誘電体を成膜した後に、前記第1の高k誘電体上に第1のキャッピング材料を選択的に成膜するステップを有する、請求項1に記載の方法。
【請求項6】
全被覆チャネルの全ての周囲に、前記第1の高k誘電体を成膜するステップは、置換ゲートの側壁に前記第1の高k誘電体を成膜せずに、前記未被覆チャネルの断面の全ての側面に、前記第1の高k誘電体を成膜するステップを有する、請求項1に記載の方法。
【請求項7】
さらに、ゲートスタックの厚さが異なる高電圧チャネルを形成するステップを有し、これにより、高電圧チャネルの中で異なる閾値電圧が得られる、請求項1に記載の方法。
【請求項8】
さらに、ゲートスタックの厚さが異なる低電圧チャネルを形成するステップを有し、これにより、低電圧チャネルの中で異なる閾値電圧が得られる、請求項1に記載の方法。
【請求項9】
さらに、前記第1の高k誘電体を成膜した後、前記第1の高k誘電体の上に、第1の亜硝酸チタン（TiN）キャッピング材料を選択的に成膜するステップを有する、請求項1に記載の方法。
【請求項10】
さらに、前記第1のキャッピング材料を成膜した後、前記チャネルの垂直スタックを熱処理するステップを有する、請求項5に記載の方法。
【請求項11】
さらに、前記第1の亜硝酸チタンキャッピング材料を成膜した後、前記チャネルの垂直スタックを熱処理するステップを有する、請求項9に記載の方法。
【請求項12】
前記高電圧NMOSチャネルの一部を被覆するステップは、前記高電圧NMOSチャネルの部分の周囲全体で、充填材料をパターン化するステップを有し、前記充填材料は、スピンオンカーボンである、請求項3に記載の方法。
【請求項13】
さらに、前記高電圧NMOSチャネル上に前記第1の高k誘電体を選択的に成膜した後、前記充填材料を除去するステップを有する、請求項12に記載の方法。
【請求項14】
さらに、各高電圧NMOSチャネルおよび各低電圧NMOSチャネル上に、前記第1の作業関数金属を選択的に成膜する前に、充填材料で前記高電圧PMOSチャネルおよび前記低電圧PMOSチャネルを被覆し、各高電圧NMOSチャネルおよび各低電圧NMOSチャネル上に、前記第1の作業関数金属を選択的に成膜した後、湿式エッチングにより前記充填材料を除去するステップと、
各高電圧PMOSチャネルおよび各低電圧PMOSチャネル上に、前記第2の仕事関数金属を選択的に成膜する前に、前記高電NMOSチャネルおよび前記低電NMOSチャネルを前記充填材料で被覆し、各高電圧PMOSチャネルおよび各低電圧PMOSチャネル上に、前記第2の仕事関数金属を選択的に成膜させた後、湿式エッチングにより前記充填材料を除去するステップと、
各高電圧PMOSチャネルおよび各高電圧NMOSチャネル上に、前記第3の仕事関数金属を選択的に成膜する前に、湿式エッチングにより、前記低電圧PMOSチャネルおよび前記低電圧NMOSチャネルを前記充填材料で被覆し、各高電圧PMOSチャネルおよび各高電圧NMOSチャネル上に、前記第3の仕事関数金属を選択的に成膜した後、前記充填材料を除去するステップと、
を有する、請求項1に記載の方法。
【請求項15】
さらに、前記導電性金属材料を成膜する前に、前記高電圧PMOSチャネル、前記高電圧NMOSチャネル、前記低電圧PMOSチャネル、および前記低電圧NMOSチャネル上に、ライナ材料を等方的に成膜するステップを有する、請求項1に記載の方法。
【請求項16】
さらに、原子層選択成膜（ALD）または化学気相選択成膜（CVD）の１つにより、各仕事関数金属を選択的に成膜するステップを有する、請求項1に記載の方法。
【請求項17】
さらに、硝酸タンタル（TaN）および硝酸チタン（TiN）からなる群から前記ライナ材料を選択するステップと、
タングステン、コバルト、ルテニウム、アルミニウム、およびアルミニウムの合金からなる群から前記導電性金属材料を選択するステップと、
窒化チタン（TiN）、酸窒化チタン（TiON）、チタンアルミニウム（TiAl）、窒化チタンアルミニウム（TiAlN）、炭化チタン（TiC）、およびアルミニウムドープされた炭化チタン（TiAlC）からなる群から、前記仕事関数金属を選択するステップと、
を有する、請求項1に記載の方法。
【請求項18】
ナノチャネルの垂直スタックの微細加工の方法であって、各垂直スタックは、異なる電圧閾値を有し、
当該方法は、
ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板を受容するステップであって、前記チャネルは、相互に隣接して配置されたナノチャネルの垂直スタックを有し、個々のナノチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの垂直スタックの各々について、少なくとも1つのナノチャネルは、第2のナノチャネルの上部に配置され、前記ナノチャネルは、高電圧PMOSナノチャネル、高電圧NMOSナノチャネル、低電圧PMOSナノチャネル、および低電圧NMOSナノチャネルを含む、少なくとも4つの指定されたナノチャネル種を有する、ステップと、
各ナノチャネルにわたって、高k膜を成膜するステップと、
前記高k膜にわたって窒化チタン（TiN）キャップ層を選択的に成膜するステップと、
前記基板を熱処理するステップと、
高電圧PMOSナノチャネルおよび低電圧PMOSナノチャネルの前記垂直スタックにわたって、第1の充填材料をパターン化するステップと、
前記高電圧NMOSナノチャネルおよび前記低電圧NMOSナノチャネルの前記TiNキャップ層上に、NMOS仕事関数金属を選択的に成膜するステップと、
高電圧PMOSナノチャネルおよび低電圧PMOSナノチャネルの前記垂直スタックから、前記第1の充填材料を除去するステップと、
高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルの前記垂直スタックにわたって、第2の充填材料をパターン化するステップと、
前記高電圧NMOSナノチャネルおよび前記低電圧NMOSのナノチャネルの前記TiNキャップ層上に、PMOS仕事関数金属を選択的に成膜するステップと、
高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルの前記垂直スタックから、前記第2の充填材料を除去するステップと、
PMOS低電圧およびNMOS低電圧ナノチャネルの前記垂直スタックにわたって、第3の充填材料をパターン化するステップと、
PMOS高電圧およびNMOS高電圧ナノチャネルの前記垂直スタックにわたって、NMOS仕事関数金属を選択的に成膜するステップと、
PMOS低電圧およびNMOS低電圧のナノチャネルの前記垂直スタックから、前記第3の充填材料をパターン化するステップと、
各垂直スタックにライナ材料を充填するステップと、
各垂直スタックに高電導性金属材料を充填するステップと、
前記高電圧スタック上に、第1の窒化ケイ素（SiN）キャップを形成し、前記低電圧スタック上に第2の窒化ケイ素（SiN）キャップを形成するステップと、
第1の窒化ケイ素キャップに第1の入力ゲートコンタクトを形成し、前記第2の窒化ケイ素キャップに第2の入力ゲートコンタクトを形成するステップと、
を有する、方法。
【請求項19】
さらに、原子層選択成膜（ALD）または化学気相選択成膜（CVD）の1つにより、各仕事関数金属を選択的に成膜するステップを有する、請求項18に記載の方法。
【請求項20】
3次元トランジスタスタックであって、ゲートオールアラウンド電界効果トランジスタ装置のチャネルの垂直スタックを有する基板であって、前記チャネルの垂直スタックは、相互に隣接して配置され、個々のチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの垂直スタックの各々について、少なくとも1つのチャネルは、第2のチャネルの上部に配置される、基板と、
高電圧NMOSチャネルの第1の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第1の垂直スタックと、
低電圧NMOSチャネルの第2の垂直スタックであって、各チャネルは、前記第1の高k誘電体、前記第1の仕事関数金属、および導電性金属材料により取り囲まれる、第2の垂直スタックと、
高電圧PMOSチャネルの第3の垂直スタックであって、各チャネルは、前記第1の高k誘電体、第2の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第3の垂直スタックと、
低電圧PMOSチャネルの第4の垂直スタックであって、各チャネルは、前記第1の高k誘電体、前記第2の仕事関数金属、および導電性金属材料により取り囲まれる、第4の垂直スタックと、
前記導電性金属材料の上のキャッピング材料と、
前記導電性金属材料に接続された入力ゲートコンタクトと、
を有する、3次元トランジスタスタック。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、2019年7月11日に出願された、「高K金属ゲート（HKMG）膜スタックの選択的成膜を介した閾値電圧を調整する方法」という名称の米国仮出願第62／872,943号に基づく優先権を主張するものであり、その全体が参照により、本明細書に取り入れられる。
【0002】
本願は、選択的成膜プロセスを介してトランジスタの閾値電圧（Vt）を調整する微細加工方法を含む、半導体装置、トランジスタ、および集積回路を有するマイクロ電子装置に関する。
【背景技術】
【0003】
（特に微視的スケールでの）半導体装置の製造では、膜形成成膜、エッチングマスク形成、パターニング、材料のエッチングおよび除去、ならびにドーピング処理のような、各種製造プロセスを実行する必要がある。これらのプロセスが繰り返し実施され、基板上に所望の半導体装置素子が形成される。歴史的に、微細加工では、1つの面にトランジスタが形成され、配線／金属化がアクティブ装置面の上に形成される。従って、2次元（2D）回路または2D加工として特徴付けられる。スケーリングの努力により、2D回路における単位ユニット面積当たりのトランジスタの数は大幅に増加したものの、スケーリングが1桁のナノメートル半導体装置加工ノードに突入するとともに、未だスケーリングの努力は、より大きな課題に直面している。半導体装置の製造者は、トランジスタが相互に上部に重なり合う3次元（3D）半導体回路に対する要望を表明している。
【0004】
3D集積化、すなわち、複数のデバイスの垂直積層化では、面積ではなく体積でトランジスタ密度を高めることにより、平坦な装置が経験するスケーリングの限界を克服することが目標とされる。装置の積層化は、3D NANOが採用されたフラッシュメモリ産業により、うまく実証され、実施されているが、ランダム論理設計に対する適用は、実質的により困難である。
【0005】
閾値電圧（Vt）は、CMOS（相補型金属酸化物半導体）装置内のトランジスタを活性化する上で必要な最小電圧である。CMOS装置が微細化されるとともに、所与の設計内で使用される異なる閾値電圧の数が増加している。異なる閾値電圧を使用することにより、設計者は、チップの特定の部分を最適化し、より高い特性で、または必要に応じてより低い電力で、作動させることが可能となる。従来のFoundry N5テクノロジーノードで製造される従来の装置は、最大5つの異なる閾値電圧を組み込むことができるが、これには、チップ製造プロセスにおいて、かなりの複雑さが要求される。
【0006】
閾値電圧（Vt）は、いくつかの異なるアプローチにより「調整」され、または形成され得る。１つのアプローチは、チャネルドーピングを使用して、異なる閾値電圧を達成することである。装置において、先端FINFET装置のサイズおよびチャネル幅が微細化され、50Åに近づき、ナノワイヤ／ナノシート装置のチャネル高さが同様に50Åに近づくようになると、より小さな寸法で結合されたドープチャネルによる移動度の大きな低下を考慮した場合、チャネルドーピングは、もはやVt調整の妥当な選択肢ではなくなる。そのような小さなチャネル寸法では、単一のドーパント原子が、装置の特性に悪影響を及ぼす可能性がある。さらに、チャネル内のドーパントの変動は、統計的に制御することが極めて難しく、原子レベルのスケールでのこれらの変動は、装置の閾値電圧に大きな影響を及ぼし得る。従って、チャネルドーピングの適用は、複数のVt調整「フレーバ」または値を生じさせる可能性があり、これは、対応する装置において望ましくない。
【0007】
CMOS装置のVt調整のための他のアプローチは、仕事関数金属（WFM）スタックエンジニアリングを介するものである。例えば、チャネルを取り囲む複数の金属スタック膜の追加、または仕事関数金属スタックの厚さの増加による方法である。WFMスタックの仕事関数は、仕事関数金属スタックの各膜内の厚さの変化に大きく依存するという理由から、仕事関数金属スタックにある制御された変化を付加し、閾値電圧を制御するため、エッチング停止層（ESL）および仕事関数金属（WFM）の原子層成膜（ALO）を用いた複雑な集積プロセス、高価なリソグラフィ操作を用いた複数のマスキングステップ、ならびに湿式エッチングが開発されてきた。このアプローチは、最先端技術ノードの閾値電圧調整の主要なアプローチとなっているが、複数の閾値電圧の要求を達成する試みにおいて、集積化および製造の複雑さが増大している。
【発明の概要】
【発明が解決しようとする課題】
【0008】
従って、本開示の1つの目的は、選択的成膜プロセスにより、閾値電圧（Vt）を調整することが可能な方法およびシステムを提供することである。そのようなプロセスは、FINFET、ナノワイヤ／ナノシート、相補型FET、および垂直型FET装置を横断して、採用することができる。
【課題を解決するための手段】
【0009】
本開示の態様では、選択的成膜プロセスを介してトランジスタの閾値電圧（Vt）を調整する方法が記載される。
【0010】
一実施形態では、微細加工の方法が開示される。ゲートオールアラウンド電界効果トランジスタ装置用のチャネルを有する基板が使用される。cチャネルは、相互に隣接して配置されたチャネルの垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平方向に延在する。チャネルの垂直スタックにおいて、少なくとも1つのチャネルは、第2のチャネルの上方に配置される。チャネルは、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、少なくとも4つの指定チャネル種を有する。
【0011】
一実施形態では、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、未被覆チャネルの周囲の全体に、第1の高k誘電体が選択的に成膜される。高電圧PMOSチャネルおよび低電圧PMOSチャネルを被覆したまま、第1の仕事関数金属が、高電圧NMOSチャネルおよび低電圧NMOSチャネル上に選択的に成膜される。高電圧NMOSチャネルおよび低電圧NMOSチャネルが被覆されたまま、第2の仕事関数金属が、高電圧PMOSチャネルおよび低電圧PMOSチャネル上に選択的に成膜される。低電圧PMOSチャネルおよび低電圧NMOSチャネルが被覆されたまま、第3の仕事関数金属が、高電圧PMOSチャネルおよび高電圧NMOSチャネル上に選択的に成膜される。仕事関数金属の成膜後に、導電性金属材料が、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネル上に成膜される。
【0012】
別の一実施形態では、ナノチャネルの垂直スタックの微細加工の方法が開示され、各垂直スタックは、異なる電圧閾値を有する。
【0013】
別の一実施形態では、3次元トランジスタスタックが開示される。この3次元トランジスタスタックは、
ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板であって、前記チャネルは、相互に隣接して配置されたチャネルの垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの垂直スタックの各々において、少なくとも1つのチャネルは、第2のチャネルの上に配置される、基板と、
高電圧NMOSチャネルの第1の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第1の垂直スタックと、
低電圧NMOSチャネルの第2の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、および導電性金属材料により取り囲まれる、第2の垂直スタックと、
高電圧PMOSチャネルの第3の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第3の垂直スタックと、
低電圧PMOSチャネルの第4の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、および導電性金属材料により取り囲まれる、第4の垂直スタックと、
導電性金属材料の上のキャッピング材料と、
導電性金属材料に接続された入力ゲートコンタクトと、
を有する。
ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板であって、前記チャネルは、相互に隣接して配置されたチャネルの垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの垂直スタックの各々において、少なくとも1つのチャネルは、第2のチャネルの上に配置される、基板と、
高電圧NMOSチャネルの第1の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第1の垂直スタックと、
低電圧NMOSチャネルの第2の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、および導電性金属材料により取り囲まれる、第2の垂直スタックと、
高電圧PMOSチャネルの第3の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれる、第3の垂直スタックと、
低電圧PMOSチャネルの第4の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、および導電性金属材料により取り囲まれる、第4の垂直スタックと、
導電性金属材料の上のキャッピング材料と、
導電性金属材料に接続された入力ゲートコンタクトと、
を有する。
【0014】
明確化のため、本願には異なるステップが示されている。通常、これらのステップは、任意の好適な順序で実施することができる。また、本願に記載の異なる特徴、技術、構成等の各々は、本開示の異なる箇所で説明される場合があるものの、各概念は、互いに独立して、または互いに組み合わされて、実施されてもよいことが意図される。従って、本発明は、多くの異なる方法で実現され、視覚化され得る。
【0015】
一例の実施形態の前述の一般的な記載、および以降の詳細な記載は、本開示の示唆の単なる例示的な態様であり、限定的なものではない。
【0016】
添付図面に関連して考慮される以下の詳細な記載を参照することにより、本発明およびそれに付随する多くの利点のより完全な理解が容易に得られる。
【図面の簡単な説明】
【0017】
【図1】高閾値および低閾値の電圧条件における、ナノシートリリース後の共通ゲートを通る断面図である。
【図2】シリコンナノシートチャネルの周囲の界面シリコン酸化物層の成長を示した図である。
【図3】シリコンナノシートの界面層の上の高k膜の原子層成膜を示した図である。
【図4】高k膜の上部の上の等方性成膜TiNキャップを示した図である。
【図5】TiNキャップ膜の上部にわたるTaNエッチング停止層の等方性成膜を示した図である。
【図6】NMOSおよびPMOSゲートを横断するTiN仕事関数金属の等方性成膜を示した図である。
【図7】充填材のパターン化を示した図である。
【図8】Vtマスクの開放部分からのTiN仕事関数金属の湿式エッチング除去を示した図である。
【図9】高閾値電圧PMOSゲート内にのみ残留するTiN仕事関数金属を示した図である。
【図10】NMOSゲートおよびPMOSゲートの両方の上部にわたるTaNの等方性成膜を示した図である。
【図11】充填材料のパターン化を示した図である。
【図12】低閾値電圧NMOSおよびPMOSゲートについて、高k膜の上のTiNキャップに対する選択的なTaNエッチング停止層の湿式エッチングを示した図である。
【図13】高閾値電圧NMOSおよびPMOSゲートのための残留TaN層を露出させる充填材料の除去を示した図である。
【図14】NMOSおよびPMOSゲートの上部にわたるNMOS仕事関数金属の等方性成膜を示した図である。
【図15】充填材料のパターン化を示した図である。
【図16】低閾値電圧PMOSゲートからのNMOS仕事関数金属の湿式エッチングを示した図である。
【図17】他のゲート上に残留したまま、低閾値電圧PMOSゲートから除去されたNMOS仕事関数金属を示す、スピンオンカーボンパターン充填層の除去を示した図である。
【図18】HKMGスタックを完成させるための高電導性金属充填物の成膜前のライナ材料の等方性成膜を示した図である。
【図19】HKMG構造を完成させるための高電導性金属材料の充填を示した図である。
【図20】ゲート内のHKMG金属の陥凹化、SiNキャップの形成、および共通ゲートに対する入力ゲートコンタクトの形成を示した図である。
【図21】高閾値電圧条件（左）および低閾値電圧条件（右）に対するナノシートリリース後の共通ゲートを通る断面図である。
【図22】置換ゲート溝内の、露出されたナノシートまたはナノワイヤの直上での高k誘電体の選択的成膜を示した図である。
【図23】高k膜の上部にわたるTiNキャップの選択的成膜を示した図である。
【図24】充填材料のパターン化を示した図である。
【図25】高閾値電圧および低閾値電圧条件の両方にわたるNMOS仕事関数金属の選択的成膜を示した図である。
【図26】充填材を除去した後の装置を示した図である。
【図27】充填材料をパターン化し、NMOSゲートを効果的に「ブロック」した状態に維持するとともに、ゲートをオープンに維持するPMOS用のTiNキャッピング金属を示した図である。
【図28】高い閾値電圧条件および低い閾値電圧条件の両方にわたるPMOS仕事関数金属の選択的成膜を示した図である。
【図29】充填材料の除去を示した図である。
【図30】充填材料のパターン化を示した図である。
【図31】両方のNMOSの両高閾値電圧条件にわたる追加のNMOS仕事関数金属の選択的成膜を示した図である。
【図32】充填材料の除去を示した図である。
【図33】HKMGスタックを完成させるための高電導性金属充填物の成膜前のライナ材料の等方性成膜を示した図である。
【図34】HKMG構造を完成させるための高電導性金属材料の充填を示した図である。
【図35】ゲート内のHKMG金属の凹部、SiNキャップの形成、およびその後の共通ゲートに対する入力ゲートコンタクトの形成を示した図である。
【発明を実施するための形態】
【0018】
図面において、同じ参照符号は、幾つかの図面にわたって同一のまたは対応する部分を示す。さらに、本願で使用される「a」、「an」等の用語は、特に規定がない限り、一般に「1または2以上」の意味を有する。図面は、特に規定がない限り、概ねスケール通りに描かれ、または概略的な構造またはフローチャートで示されている。
【0019】
さらに、「概略的に」、「約」、「ほぼ」、および同様の用語は、概して、20%、10%、もしくは好ましくは5%のマージン内で規定された値、およびそれらの間の任意の値を含む範囲を表す。
【0020】
本開示の態様は、ナノチャネルの垂直スタックの微細加工の方法に関する。各垂直スタックは、異なる電圧閾値を有し、3次元トランジスタスタックは、異なる電圧閾値を有するチャネルを有する。
【0021】
マルチゲートMOSFETとは、2以上のゲートが単一の装置に組み込まれた、金属酸化物半導体電界効果トランジスタを意味する。複数のゲートは、単一のゲート電極により制御されてもよく、複数のゲート表面は、単一のゲートとして電気的に機能し、または独立したゲート電極により制御されてもよい。
【0022】
FinFET（fin電界効果トランジスタ）は、非平面トランジスタ、または「2D」トランジスタの一種である。FinFETは、従来のMOSFETの変形であり、基板の上部に薄いシリコン「フィン」反転チャネルが存在することにより識別され、ゲートに、フィンの左側と右側の、2つのコンタクト点を形成することができる。フィンの厚さ（ソースからドレインの方向で測定される）は、装置の有効チャネル長を定める。ラップアラウンドゲート構造では、チャネルにわたってより良好な電気的制御が提供され、リーク電流が抑制され、他の短チャネル効果を克服することができる。
【0023】
ゲートオールアラウンド（GAA）FET、略称GAAFETは、ゲート材料が側部の全体でチャネル領域を取り囲むことを除き、概念的にFinFETと同様である。設計に応じて、ゲートオールアラウンドFETは、2つまたは4つの有効ゲートを有することができる。ゲートオールアラウンドFETでは、シリコンナノワイヤのスタックを利用することができ、ゲートは、これを完全に取り囲む。
【0024】
ゲートオールアラウンドアセンブリは、MOSFETに似ており、ゲートは、ソースとドレインの間に挟まれ、FinFETと同様のフィンを有する。ただし、従来のFinFETとは異なり、フィンは垂直に配置され、FinFETは、ゲートオールアラウンドにおける側面で回転される。
【0025】
ゲートオールアラウンドFETは、3つ以上のナノワイヤを取り込んでもよい。チャネルを形成するナノワイヤは、吊られ、ソースからドレインに延在する。電流の流れを制御する高k／金属ゲート構造は、ソースとドレインの間のギャップを充填する。
【0026】
FinFET CMOS装置の典型的な高k金属ゲート（HKMG）集積プロセスは、
（a）置換ゲート内の湿式エッチングプロセスを介して、ポリシリコンまたはアモルファスシリコンを除去するステップ、
（b）置換ゲート内のFIN構造を保護する化学酸化物を除去するステップ、
（c）清浄化されたFIN上に界面酸化シリコン層を形成するステップであって、界面酸化物は、現在の最先端装置の場合、コア論理区画の厚さが8～12Åの範囲であり、入出力領域のようなチップの高電圧部分の厚さは、12Åを超える、ステップ、
（d）原子層成膜プロセスを介して、ハフニウム酸化物（HfO）のような高k（HK）誘電体材料を、界面層にわたって成膜するステップであって、高k膜の厚さは、コア論理区画では、10Aから20Aまで変化し得る、ステップと、
（e）原子層成膜または共形化学気相成膜法（CVD）を介して、HK膜上にチタン窒化物（TiN）キャッピング層を成膜するステップ、
（f）原子層成膜または共形CVD成膜を介したタンタル窒化物（TaN）のようなエッチング停止層を成膜するステップ、
（g）化学気相成膜（CVD）または物理気相成膜（PVD）プロセスを介して、置換ゲートにポリシリコンまたはアモルファスシリコンを成膜するステップ、
（h）HKフィルムの信頼性を高めるための高温アニール、
（i）置換ゲートからのポリシリコンまたはアモルファスシリコンフィルの除去、
（j）原子層成膜または共形CVDを介した、NMOSおよびPMOSゲートの両方を横断するp型仕事関数金属の成膜ステップであって、従来のp型仕事関数金属は、TiNを含むステップ、
（k）スピンオンカーボン（SOC）のような充填材料により、NMOSおよびPMOSのゲートをブロックするステップ、
（i）「ブロッキング」マスクのパターン化ステップであって、PMOS部分をブロックした状態で、置換ゲートのNMOS部分のみが開にされる、ステップ、
（m）一旦、置換ゲートのNMOS部分が開にされ、置換ゲートのNMOS部分のみの内部からSOC材料がエッチング除去されると、TiNがウェットエッチングされ、下側のTaNエッチング停止層（ESL）は、HKの上部にわたり成膜されたTiNキャップの任意の除去を防止する、ステップ。必要な場合、第2のウェットエッチングを用いて、下側のTiNをエッチングせずに、TaNが選択的に除去される、ステップ、
（n）その後、SOCを置換ゲートのPMOS部分から除去し、NMOSおよびPMOSの両部分を開放するステップ、
（o）次に、原子層成膜または共形CVDを用いて、NMOSおよびPMOSのゲートの両方にわたって、TiAl、TiAlN、またはTiAlCのようなn型仕事関数金属を成膜するステップ、
（p）次に、その後、タングステン、コバルト、ルテニウム、またはアルミニウム、またはアルミニウムの共合金のような高導電性充填金属の成膜において、良好なバリアおよび接着が提供される手段として、原子層成膜または共形CVDを介して、NMOSゲートおよびPMOSゲートの両方の内部に、TiNまたはTaNのようなライナ材料が成膜される。バリア層は、置換ゲートの溝内にあり、湿式エッチングを用いて、金属およびバリア膜が除去され、置換ゲート溝は、トポロジーパターン化マスクにより、開かれる。パターン化マスクは、仕事関数およびバリア金属プロセスの原子層成膜には使用できない。なぜなら、成膜プロセス自体は、等方性であり、チャネルに沿って、および置換ゲートの側壁内に成膜される上、トポロジーブロッキングマスクに沿っても成膜されるため、意図するチャネルの周囲でなされる成膜を除去せずに、ブロッキングマスクパターンを除去することが難しくなるからである。トポロジーブロッキングマスクパターンを湿式エッチングプロセスに組み込むことにより、減算的金属エッチングプロセスに選択性が得られ、パターンブロックマスクに干渉することなく、所望の膜を除去することができる。
（a）置換ゲート内の湿式エッチングプロセスを介して、ポリシリコンまたはアモルファスシリコンを除去するステップ、
（b）置換ゲート内のFIN構造を保護する化学酸化物を除去するステップ、
（c）清浄化されたFIN上に界面酸化シリコン層を形成するステップであって、界面酸化物は、現在の最先端装置の場合、コア論理区画の厚さが8～12Åの範囲であり、入出力領域のようなチップの高電圧部分の厚さは、12Åを超える、ステップ、
（d）原子層成膜プロセスを介して、ハフニウム酸化物（HfO）のような高k（HK）誘電体材料を、界面層にわたって成膜するステップであって、高k膜の厚さは、コア論理区画では、10Aから20Aまで変化し得る、ステップと、
（e）原子層成膜または共形化学気相成膜法（CVD）を介して、HK膜上にチタン窒化物（TiN）キャッピング層を成膜するステップ、
（f）原子層成膜または共形CVD成膜を介したタンタル窒化物（TaN）のようなエッチング停止層を成膜するステップ、
（g）化学気相成膜（CVD）または物理気相成膜（PVD）プロセスを介して、置換ゲートにポリシリコンまたはアモルファスシリコンを成膜するステップ、
（h）HKフィルムの信頼性を高めるための高温アニール、
（i）置換ゲートからのポリシリコンまたはアモルファスシリコンフィルの除去、
（j）原子層成膜または共形CVDを介した、NMOSおよびPMOSゲートの両方を横断するp型仕事関数金属の成膜ステップであって、従来のp型仕事関数金属は、TiNを含むステップ、
（k）スピンオンカーボン（SOC）のような充填材料により、NMOSおよびPMOSのゲートをブロックするステップ、
（i）「ブロッキング」マスクのパターン化ステップであって、PMOS部分をブロックした状態で、置換ゲートのNMOS部分のみが開にされる、ステップ、
（m）一旦、置換ゲートのNMOS部分が開にされ、置換ゲートのNMOS部分のみの内部からSOC材料がエッチング除去されると、TiNがウェットエッチングされ、下側のTaNエッチング停止層（ESL）は、HKの上部にわたり成膜されたTiNキャップの任意の除去を防止する、ステップ。必要な場合、第2のウェットエッチングを用いて、下側のTiNをエッチングせずに、TaNが選択的に除去される、ステップ、
（n）その後、SOCを置換ゲートのPMOS部分から除去し、NMOSおよびPMOSの両部分を開放するステップ、
（o）次に、原子層成膜または共形CVDを用いて、NMOSおよびPMOSのゲートの両方にわたって、TiAl、TiAlN、またはTiAlCのようなn型仕事関数金属を成膜するステップ、
（p）次に、その後、タングステン、コバルト、ルテニウム、またはアルミニウム、またはアルミニウムの共合金のような高導電性充填金属の成膜において、良好なバリアおよび接着が提供される手段として、原子層成膜または共形CVDを介して、NMOSゲートおよびPMOSゲートの両方の内部に、TiNまたはTaNのようなライナ材料が成膜される。バリア層は、置換ゲートの溝内にあり、湿式エッチングを用いて、金属およびバリア膜が除去され、置換ゲート溝は、トポロジーパターン化マスクにより、開かれる。パターン化マスクは、仕事関数およびバリア金属プロセスの原子層成膜には使用できない。なぜなら、成膜プロセス自体は、等方性であり、チャネルに沿って、および置換ゲートの側壁内に成膜される上、トポロジーブロッキングマスクに沿っても成膜されるため、意図するチャネルの周囲でなされる成膜を除去せずに、ブロッキングマスクパターンを除去することが難しくなるからである。トポロジーブロッキングマスクパターンを湿式エッチングプロセスに組み込むことにより、減算的金属エッチングプロセスに選択性が得られ、パターンブロックマスクに干渉することなく、所望の膜を除去することができる。
【0027】
閾値電圧調整のためのこのアプローチは、複数の閾値電圧が必要な場合、課題を提起する。前述の例では、NMOSおよびPMOSに対して単一の閾値電圧が存在した。NMOSおよびPMOS用に2つの異なる閾値電圧がある場合、プロセス統合は、調整のための仕事関数金属スタックおよび厚さを使用するとき、より広範になる。低い閾値電圧条件を有するNMOS装置は、前述の例から、NMOSと同様に見える。この場合、n型仕事関数金属がHKフィルムを覆うTiNキャップの直上に成膜される。NMOSの高閾値電圧条件では、仕事関数金属スタックは、TaN障壁層を含むことができ、これは、Vt調整ステップの間、湿式エッチングされない。PMOS低電圧条件では、仕事関数金属スタックは、前述の例と同様に見え、この場合、TaNは、HKを覆うTiNキャップ上に成膜され、その後、TiNの上に、仕事関数金属チタンアルミニウム（TiAl）、チタンアルミニウム窒化物（TiAlN）、またはアルミニウムドープチタン炭化物（TiAlC）が成膜される高閾値電圧のPMOS仕事関数金属スタックは、まだ除去されていないTaN障壁層、任意のTaN ESLを含まない、ある種の連続TiN-on-TiN成膜、または集積化からのTaN／TiN成膜の複数の組を含むことができ、これは、同様に、上部にわたって成膜された最終n型仕事関数金属を有する。NMOSおよびPMOSの両方に、単一の特別な閾値電圧条件を加えることにより、エッチング停止層成膜ステップ、リソグラフィ「ブロック」パターン化プロセス、ならびに多くの追加の湿式エッチングステップの増加が駆動され、低閾値電圧条件から望ましくない膜が除去される。集積プロセスは、最適化され、除去される関連のブロックステップおよびエッチングステップが低減される。ただし、高Vt仕事関数金属スタック、特にPMOSゲートに、多くの追加金属を付与するという犠牲が払われる。
【0028】
以降の図には、NMOSおよびPMOSの2つの閾値電圧条件の一体化を示している。各ステップのシーケンスは、2つの別個のシーケンスを示し、これらは、相互に平行であり、左側シーケンスは、高い閾値電圧集積を示し、右側シーケンス像は、低い閾値電圧集積を示す。両方のシーケンス内で、示された高k金属ゲート（HKMG）は、共通ゲートであり、各個々の画像の左側にあるPMOSゲートと、各個々の画像の右側にあるNMOSゲートを有する。
【0029】
図1には、高閾値電圧条件110および低閾値電圧条件120のナノシートリリースに続く、ゲートオールアラウンドトランジスタブロックの共通ゲートを通る平面で得られた断面を示す。共通ゲートは、高電圧PMOSスタック（114）、高電圧NMOSスタック（116）、低電圧PMOSスタック、および低電圧NMOSスタックを有するように処理される。スタックは、互いに隣接して配置されたチャネル（例えば、スタック114の112a、112b、112c）の垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平に延在する。垂直スタックにおいて、少なくとも1つのチャネル（例えば、112c）は、第2のチャネル（112b）の上部に配置される。最終処理スタックは、少なくとも4つの指定されたチャネル種を有し、これには、高電圧PMOSチャネル114、高電圧NMOSチャネル116、低電圧PMOSチャネル124、および低電圧NMOSチャネル126が含まれる。
【0030】
図2には、各シリコンナノシートチャネルの外表面に成長した界面シリコン酸化物層（1つは230として示されている）を示す。符号232は、下側シリコンブロックを表し、これは、ゲート構造の未エッチング部分である。明確化のため示されていないが、各チャネルスタックは、誘電体材料により、隣接するチャネルスタックから分離される。
【0031】
図3には、シリコンナノシートの界面層にわたる高k膜334の原子層成膜を示す。ハフニウム酸化物の高k成膜は、原子層成膜を介して行われるため、堆積物は、ナノシートの周囲における成膜と同等の厚さで、置換ゲートトレンチの側壁、および置換ゲートトレンチの底部を被覆する。in-situで、または高k膜の後の二次成膜として、アルミニウムまたはハフニウム酸化物のような、任意のダイポール形成材料の成膜が行われる。
【0032】
図4には、高k膜334にわたるTiNキャップ435の等方性成膜を示す。その後、後続のアニール処理が実施される。
【0033】
図5には、TiNキャップ膜435にわたるTaNエッチング停止層536の等方性成膜を示す。これは、閾値電圧調整用の後続の金属除去中のTiNキャップ膜の除去を防止するために使用され、仕事関数金属として、追加のTiNが使用される。
【0034】
図6には、NMOSおよびPMOSゲートを横断するTiN仕事関数金属638の等方性成膜を示す。
【0035】
図7には、スピンオンカーボン（SOC）のような充填材料740のパターン化を示す。高閾値電圧PMOSゲート714の「ブロック」が効果的に維持され、低閾値電圧PMOS724および全てのNMOSゲート（716、726）のTiN仕事関数金属は、湿式エッチングにより除去され、開放される。
【0036】
図8には、Vtマスクの開放部分からのTiN仕事関数金属638の湿式エッチング除去後の装置を示す。TaN層536は、エッチ停止層であり、高k膜334の上部にわたるTiNキャップ435の除去を防止する。あるいは、このステップの後、次に、全HKMGスタック厚さを減少させる手段としてエッチング停止層を除去するため、湿式エッチングは、TiN435に対して選択的にTaN536を除去することに注力するように変更されてもよい。しかしながら、この集積スキームでは、TaN停止層は、その後の集積化フローにおいて適用されるVt調整マスクの数を低減する手段として維持される。
【0037】
図9には、SOC充填材料740が除去された高電圧PMOSゲート914を示す。従って、TiN仕事関数金属638は、高閾値電圧PMOSゲート914の内部にのみ残り、他の場所ではストリップされたことが示されている。
【0038】
図10には、NMOSゲートおよびPMOSゲートの両方の上部にわたるTaN1044の等方性成膜を示す。高閾値電圧PMOSゲートのTiN仕事関数金属を保護するため、エッチング停止層が提供される。NMOSゲートおよび低閾値電圧PMOSゲートにおける成膜は、これらのゲート上に成膜されるTaNの量を効果的に高めることが留意される。また、これらは、原子層成膜法または共形化学気相成膜法による等方性成膜であるため、置換ゲートトレンチミラーの側壁および底部に沿った成膜は、実際のチャネル上に成膜されるものであることが留意される。
【0039】
図11には、スピンオンカーボン1146のような充填材料の選択的パターン化を示す。高閾値電圧PMOS1114およびNMOS1116ゲートの「ブロック」が効果的に維持される。低閾値電圧PMOS1124およびNMOS1126ゲートは、湿式エッチングを介してTaNエッチング停止層金属1044が除去され、開放される。
【0040】
図12には、低閾値電圧PMOS 1224およびNMOS 1226ゲートの、高k膜334にわたるTiNキャップ435に対して選択的なTaNエッチング停止層1044の湿式エッチングを示す。
【0041】
図13には、充填材料1146の除去を示す。これにより、高閾値電圧PMOSゲート1314のTiN仕事関数材料638、および高閾値電圧NMOSゲート1316のために残留するTaN1044が現れる。
【0042】
図14には、NMOSおよびPMOSゲートの上部にわたるNMOS仕事関数金属1448（一例として、TiAlNが示されている）の等方性成膜を示す。
【0043】
図15には、スピンオンカーボン（SOC）1550のような充填材料のパターン化を示す。高閾値電圧PMOS1514およびNMOS1516ゲート、ならびに低閾値電圧NMOS1526の「ブロック」が効果的に維持される。低閾値電圧PMOSゲート1524は、湿式エッチングを介して除去される、NMOS仕事関数金属1448（ここではTiAlNを想定）のために開放される。
【0044】
図16には、低閾値電圧PMOSゲート1624からの仕事関数金属1448（この場合は、TiAlNを想定）の湿式エッチングを示す。
【0045】
図17には、スピンオンカーボンパターン化充填層1650の除去を示す。NMOS仕事関数金属1448（ここではTiAlNを想定）が低閾値電圧PMOSゲート1724から除去され、低閾値NMOSゲート1726、ならびに高閾値電圧NMOS1716およびPMOS1714ゲートの両方が残されたまま、TaN層536が露出されることが示されている。
【0046】
図18には、高電導性金属充填物を成膜して、HKMGスタックを完成させる前の、ライナ材料1852の等方性成膜を示す。ライナは、溝の側壁およびナノワイヤチャネルの周囲に成膜される。ライナは、極めて薄いため（1nmのオーダー）、溝の壁および床の厚さが視認できるほど増すことはない。典型的には、タングステンまたはコバルトのような高電導性充填材料が使用される場合、TiNまたはTaNは、ライナ材料として使用される。高電導性充填材料として、ルテニウムが使用されてもよく、その場合、ライナ材料は必要ではなくなる。ただし、ルテニウムは、p型金属側に傾くので、広範な物理的シミュレーションが必要となる。
【0047】
図19には、HKMG構造を完成させるための、高電導性（HC）金属材料1954（この例ではタングステンを想定）の充填を示す。高電導性金属材料は、トランジスタ（ゲート）内の全ての開放空間を充填し、従って、溝およびナノワイヤの側面が充填される。高閾値電圧条件の横方向ナノシートの場合、仕事関数金属は、隣接するナノシートと置換ゲート溝の床との間で、一体化が始まることが留意される。設計は、積層ナノシートの間の最終的に15nmの垂直分離とともに、ライナ／停止層／仕事関数の厚さとして、控えめな予測値を用いたが、実際には、マージンは、より悪い。
【0048】
図20には、ゲート内のHKMG金属スタックの凹部、SiNキャップ2056の形成、およびその後の共通ゲートに対する入力ゲートコンタクト2058の形成を示す。左側の2つのスタックは、PMOS2014およびNMOS2016の高閾値電圧の場合を示す。右側の2つのスタックは、PMOS2024およびNMOS2026の低閾値電圧の場合を示す。高電圧PMOSスタック2014のナノワイヤ（212 a、b、c、図2）は、相互に合体し、底部壁により、高電圧スタックが損傷する可能性があることが留意される。
【0049】
以下のステップの集積化フローは、単純なNMOS／PMOS仕事関数金属スタック形成の場合、いくつかの追加ステップを有する。（a）置換ゲート内の湿式エッチングプロセスを介してポリシリコンまたはアモルファスシリコンを除去するステップ、（b）置換ゲート内のFIN構造を保護する化学酸化物を除去するステップ、（c）FINにわたる界面酸化シリコン層の形成、ここでコア論理セクションの現在の装置の場合、界面酸化物は、約8～12Åの厚さを有し、入出力部分（I／O）のようなチップの高電圧部分では、12Åを超える厚さを有する、（d）原子層成膜プロセスを介した、界面層にわたるHfOのような高k（HK）誘電性材料の成膜、ここで高k膜の厚さは、コア論理セクションにおいて、10A～20Aの間で変化し得る、（e）原子層成膜または共形CVD成膜を介した、HK膜にわたるTiNキャッピング層の成膜、（f）原子層成膜または共形CVD成膜を介した、TaNのようなエッチング停止層の成膜、（g）化学気相成膜（CVD）または物理気相成膜（PVD）プロセスを介した、置換ゲートに対するポリシリコンまたはアモルファスシリコンの成膜、（h）HK膜の信頼性を高めるための高温アニール、（i）置換ゲートからのポリシリコンまたはアモルファスシリコン充填物の除去、（j）原子層成膜または共形CVDを介した、NMOSおよびPMOSゲートの両方を横断するp型仕事関数金属の成膜。
【0050】
そのような共通のp型仕事関数金属は、TiNを有し、（k）スピンオンカーボン（SOC）のような充填材料によるNMOSおよびPMOSゲートのブロッキング、（l）「ブロッキング」マスクのパターン化であり、PMOSの低Vt部分をブロッキングしたまま、NMOSのみの部分、および置換ゲートの高Vt PMOS部分が開く（追加ステップ）、（m）いったんNMOS部分および置換ゲートの低Vt PMOS部分が開くと（追加ステップ）、TiNは、湿式エッチングされ、下側のTaNエッチングステップ層（ESL）により、HKの上部に成膜されたTiNキャップの任意の除去が抑制され、必要な場合、その後、第2の湿式エッチングを用いて、下側のTiNがエッチングされないように、TaNが選択的に除去される、（n）次に、置換ゲートのPMOS部分からSOCが除去され、NMOSおよびPMOSの両部分が開かれる。
【0051】
追加のステップは、以下を含む：（n+1）次に、原子層成膜または共形CVDにより、TaNのような第2のESLが成膜される、（n+2）スピンオンカーボン（SOC）のような材料の充填により、NMOSおよびPMOSの両方の高閾値電圧部分がブロックされ、ブロッキングマスクをトポグラフィー的にパターン化することにより、NMOSおよびPMOSの両方の低Vt部分のみが開放される、（n+3）Vt調整マスクの開放領域におけるTiNに対して選択的なTaNの湿式エッチング除去。複数のTaN膜が相互の上部に存在する場合、両方のTaN膜は、湿式エッチングにより除去される。TaN＋TiN＋TaNが存在する領域では、最上部のTaN膜のみが除去され、（n+4）SOC、ならびにNMOSおよびPMOSゲートの両方の高Vt部分をブロックするトポグラフィー的パターン化材料の除去。
【0052】
集積化フローでは、以下が継続される：（o）次に、原子層成膜または共形CVDを用いて、NMOSおよびPMOSゲートの両方を横断するTiAl、TiAlN、またはTiAlCのようなn型仕事関数金属が成膜され、（p）次に、その後の、タングステン、コバルト、ルテニウム、アルミニウム、またはアルミニウムの共合金のような高導電性充填金属のその後の成膜のための良好なバリアおよび接着を提供する手段として、原子層成膜または共形CVDを介して、NMOSゲートおよびPMOSゲートの両方の内部に、TiNまたはTaNのようなライナ材料が成膜される。
【0053】
仕事関数金属スタックと厚さのみを用いる閾値電圧調整に関し、ある問題がある。全HKMGスタックの厚さが過剰となり、NMOSおよびPMOSの僅か2つのVt条件の場合であっても、集積プロセスが比較的複雑になるという問題である。典型的には、TaNエッチング停止層は、少なくとも10～20Åのオーダーである必要があり、PMOSの高Vt条件では、TiN／TaNスタックを繰り返すことにより、HKMGスタックに顕著な厚さが追加される。より大きな仕事関数金属スタックは、最終的に、FINピッチを制限するだけでなく、p／n接合、およびFINと任意のゲートカットの間の距離を間接的に制限し得る。FINピッチは、通常、臨界金属ピッチと調和して動作するため、大きなHKMGスタックに対応するFINピッチのいかなる増加も、補償のための臨界金属ピッチの増加を介して、または臨界金属層に追加のトラックを追加することにより、大きな標準セルサイズにつながり得る。通常、使用されるエッチング停止層は、最終的なゲート充填金属と比較してはるかに低い導電性を有するため、ESLが追加されたHKMGスタックの大部分を占有は、高導電性充填金属が使用できる量を制限し、従って、ゲート抵抗が大きく上昇する。逆に、別のオプションは、設計において、駆動電流を低下させ、装置特性に悪影響を及ぼすFINの数を減少させることである。
【0054】
このアプローチの第2の問題は、利用可能な閾値電圧の数がさらに増加すると、追加のESL層の成膜が追加されることである。従って、最も高い閾値電圧条件では、隣接するFIN構造の間、またはFINとゲート内のカット構造との間において、金属のマージングを防止する上で適切な空間が存在しない可能性がある。より多くの閾値電圧条件が加わった場合、集積は、必要なリソグラフィーブロックステップの数およびエッチング停止層（ESL）の膜数の点で、よりいっそう複雑になる。オープントランジスタのバルク内に低電導性金属を設置することに関連する膜の増加数、およびゲート抵抗に及ぼす影響に対処するため、仕事関数金属の原子層直接エッチングでは、所望の結晶構造に関して、仕事関数金属の特定の結晶方位を選択的にエッチングすることを考慮する必要がある。そのような処理のリスクは、厚さの変動によって生じ、特に、FINFETからナノシート装置に移行する際に生じる。ナノシート装置では、このエッチングは、極めて等方性である必要があり、しばしば、閾値電圧を制御するため、上部および側部に比べて、極めて広いナノシートの底部をエッチングできる必要がある。
【0055】
この問題は、FINFET装置に孤立するものではなく、ナノワイヤおよびナノシート、ならびにNMOSおよびPMOSが同じ共通ゲート内に共存する共通ゲート方式で、あるいは、NMOSおよびPMOSゲートが互いに重なり合うものの、誘電体膜を通して分離される、スプリットゲートまたは積層トランジスタ方式で、上部にわたって相互にトランジスタが積層される相補的FET装置でも生じる。ナノワイヤおよびナノシートプロセスの場合、懸念点は、仕事関数金属スタック内の金属のFIN-to-FINマージングではなく、一方のナノワイヤまたはナノシートから他方のナノワイヤへの垂直方向のマージングである。FINFETまたはナノワイヤ／ナノシートに関わらず、いったん、2つの隣接するチャネルの間の特定の金属膜の任意のマージングが生じ、または隣接するチャネルの間の利用可能な間隔が著しく減少する場合、スタックにおける次の金属の後続の成膜が、チャネルの上部にわたるように成膜されることが抑制される。
【0056】
その全体が参照により本願に組み入れられている、「積層ゲートを有する半導体機器およびその製造方法」という名称の米国特許公開第2019／0172828号には、チャネル材料を露出させる、原子層選択成膜またはCVD選択成膜を介して、仕事関数金属スタックが成膜される技術が記載されている。チャネル材料は、シリコン、シリコンゲルマニウム（SiGe）、またはゲルマニウムのいずれかである。次に、チャネル材料と高k選択的成膜膜との間の界面に、界面酸化ケイ素層が形成される。その後、このプロセスが再現され、次に、他の金属含有膜または導電性材料の表面の上部にわたって、他の金属含有フィルムが選択的に成膜される。これらの追加の選択的成膜膜は、ハフニウム酸化物またはアルミニウム酸化物のような高k膜用のダイポール形成種、TiNのような高k膜用のキャッピング材料、TiN、TiON、TiAl、TiAlN、TiCおよびTiAlCのような仕事関数金属、TaNのようなエッチング停止層、ならびにTiNおよびTaNのようなライナ材料を有し、アルミニウム、タングステン、コバルトまたはルテニウムのような高電導性充填金属の充填が支援される。
【0057】
自己組織化単分子層（SAM）は、材料の1分子の厚さの層であり、成膜プロセス中の物理的または化学的な力の結果として、整然とした態様で表面に結合する。シランは、溶液または気相成膜プロセスによりSAMを形成できる。最も一般的には、クロロシランまたはアルコキシシランが使用される。いったん成膜が起こると、表面に化学的（オキサンまたはSi-O-M）結合が形成され、基板の恒久的な改質が生じる。
【0058】
本開示の一態様では、自己組織化単分子層（SAM）は、誘電体膜（例えば、低kスペーサ）に選択的に取り付けられ、これにより、ポリシリコンまたはアモルファスシリコンが置換ゲートから引き出された後に、通常の置換ゲートの外側境界が形成される。自己組織化単分子層を用いることで、開放された置換ゲート溝の側壁に沿った成膜が防止され、ハフニウム酸化物のような金属酸化物高k膜を、チャネル材料の周囲に選択的に成膜させることができる。
【0059】
選択的成膜の適用は、いくつかの利点および特徴を提供する。本プロセスでは、相補型FET（CFET）装置の「分割ゲート」を形成する機構が提供される。このアーキテクチャでは、相補型装置内のNMOSおよびPMOS装置は、従来のCMOS装置で行われているように、相互に反対に並べられ、互いの上部に横方向または垂直方向に積層される。ライナ、バリア、エッチング停止層、および置換ゲート溝の側壁に沿った仕事関数金属成膜物の除去を介して、チャネルのみに沿った、これらの材料の選択成膜により、ゲート抵抗の低減が得られ、次に、この「解放された」または除去された金属容積が、タングステン、アルミニウム、コバルト、またはルテニウムのような、高電導性金属で占有される。特徴には、接触ポリピッチ（CPP）の減少、またはゲートピッチの減少が含まれ、仕事関数金属、ライナ、バリア、またはエッチ停止層は、置換ゲート内側側壁とゲート構造内のゲートチャネルの端子との間の界面に成膜されるため、選択的成膜により、より小さなLg（ゲート長）が可能となり、これにより、物理的な置換ゲートサイズの減少が可能となる。有利な点には、FETキャパシタンスの低減が含まれ、置換ゲート溝の側壁上で、酸化ケイ素、SiOCH、SiCN、SiOCN、またはSiOCのような低k材料の誘電体オン誘電体の選択成膜が実施され、これにより、物理ゲートのサイズの変化を生じさせずに、ゲートスペーサのサイズを増加させることができ、または実際のゲート長（Lg）を変化させることなく、導体オン導体の選択成膜プロセスと結合させることができる、これらの技術のより詳細な記載は、参照文献の中に見出すことができる。
【0060】
本開示の態様には、選択的成膜プロセスによりチャネルの閾値電圧（Vt）が調整されるプロセスが含まれる。そのようなプロセスは、FINFET、ナノワイヤ／ナノシート、相補的FET、および垂直FET装置を横断して採用することができる。ナノワイヤおよびナノシートはいずれも、
「ナノチャネル」またはゲートオールアラウンドチャネル、すなわちチャネルの断面全体を囲むゲートスタックを有するチャネルと見なすことができる。チャネル断面は、円形、正方形、長方形、丸みを帯びた端部などであり得る。実施形態では、実際の方法としてナノシート装置を使用するが、これは非限定的なものであり、追加の装置のアーキテクチャ、および設計、ならびに任意のナノチャネルに適用することができる。
「ナノチャネル」またはゲートオールアラウンドチャネル、すなわちチャネルの断面全体を囲むゲートスタックを有するチャネルと見なすことができる。チャネル断面は、円形、正方形、長方形、丸みを帯びた端部などであり得る。実施形態では、実際の方法としてナノシート装置を使用するが、これは非限定的なものであり、追加の装置のアーキテクチャ、および設計、ならびに任意のナノチャネルに適用することができる。
【0061】
実施形態は、半導体装置の製造方法および集積プロセスを含む。
【0062】
一実施形態では、現在のCMOS装置の閾値電圧は、PMOSおよびNMOSトランジスタの各意図される閾値電圧条件のため、高k金属ゲート（HKMG）スタックを介して制御される。現在の装置では、チャネルドーピングの依存は、チャネルのサイズが減少するため望ましくない。HKMGスタックは、いくつかの部材または層を含むことができる。これらの層は、（a）界面酸化物層、（b）in-situダイポール形成材料を有する高k誘電体膜、（c）キャッピング層、（d）高k誘電体上の別個のダイポール形成層、（d）エッチング停止層、（e）NMOSおよびPMOS仕事関数金属、（f）ライナ材料、および（g）高電導性金属充填物を含むことができる。
【0063】
別の実施形態では、厚さの変化は、仕事関数金属の厚さを調整すること、および上部に第2の金属を導入することにより、特定の厚さの仕事関数金属を含む、金属スタックを組み込むことの両方により達成される（後者のアプローチは、PMOSトランジスタのより高い閾値電圧を設定するために一般的に使用される）。
【0064】
厚さの変動自体は、大きな閾値電圧シフトを引き起こす可能性があり、そのため、閾値電圧調整のため特殊な仕事関数の厚さを設定する従来の方法は、「付加的および減算的」プロセスを介して行われる。このプロセスでは、仕事関数は、原子層成膜または極めて制御された化学気相成膜プロセスを介して成膜され、その後、あるタイプのエッチング停止層が成膜され、該エッチング停止層の上に別の金属層が成膜され、第2の金属膜が意図された値よりも低い閾値電圧条件で除去される。
【0065】
しかしながら、本開示の態様は、「付加的」方法において、選択的成膜原子層成膜または選択的成膜化学気相成膜プロセスを統合し、設定された仕事関数金属厚さは、全ての閾値電圧条件にわたって適用することができ、共通のリソグラフィブロックプロセスを介して、より高い閾値電圧条件で、追加の仕事関数金属を成膜することができる。従って、エッチング停止層は、必要ではない。
【0066】
さらに、閾値電圧調整のための選択的成膜法では、現在の寸法であっても、有意な数の異なる閾値電圧をCMOS設計に組み込むことができる。これは、本願に記載の選択的成膜プロセスを介して達成することができ、あるいは、ブロックマスクを形成して、閾値電圧条件に対して、一度に1つずつ各NMOSおよびPMOSを開き、各閾値電圧条件に対して、単一の処理ツール上で一度でHKMGスタックの一部または全体を成長させることにより、達成することができる。いったん一つの閾値電圧「HKMGスタック」が完了すると、リソグラフィブロッキング材料が除去され、次に、プロセスが繰り返され、新しいブロックマスクがパターン化され、次の閾値電圧条件が開かれる。
【0067】
閾値電圧調整のための本願に記載の付加的および減算的方法におけるエッチング停止層の除去は、いくつかの利点および特徴を有する。HKMGスタックからの低電導性膜は、タングステン、アルミニウム、コバルト、またはルテニウムのような高電導性金属充填材で置換することができる。従って、ゲートチャネルの周囲を覆うために必要な膜の総数が減少する。装置の特性上、ナノワイヤ／ナノシートは、できるだけ近接させ、稠密化させることが望ましい。しかしながら、この比較的緻密な充填は、しばしば、チャネルの周囲を覆う金属膜の数により制限され、その結果、ある時点で、緻密に充填された成膜物からの金属は、2つの隣接する重なり合うナノワイヤ／ナノシートと合体し始め、トランジスタの特性に影響が生じる。従って、複数の閾値電圧の追加は、そのような「付加的かつ減算的」アプローチでは、大きく制限される。より高い閾値電圧条では、スタック内に複数のエッチング停止層が含まれるためである。従来のプロセスにおける選択的湿式エッチングのような、後続のエッチング停止層の除去ステップを採用することは可能であるが、追加の除去ステップは、プロセスの複雑さをさらに高めるとともに、この選択性が、プロセスにおけるキャッピングまたは仕事関数金属のどちらもエッチングしないことを十分に確認することが必要となる。
【0068】
別の利点は、利用可能な閾値電圧の数を増加させたまま、HKMGスタックの全体厚さを減少させる方法である。これにより、ナノワイヤおよびナノシートの横方向のピッチを小さくすることができ、トランジスタの特性に大きな利点を提供できる。別の利点は、高い閾値電圧条件で最終的な高電導性金属が充填される前に、金属が合体する可能性を低減できる方法である。これにより、個々のチャネルのより良い静電制御が提供される。
【0069】
本開示の別の態様では、使用されるリソグラフィマスキングステップの総数が抑制される集積プロセスが提供される。低閾値電圧および高閾値電圧用の共通の仕事関数厚さを一度に成膜することができ、その後、異なる閾値電圧条件を開いて、追加の選択的成膜を行うことができる。従って、選択的成膜法を「付加的」のみにすることができる。NMOS仕事関数金属の上部にわたるNMOS仕事関数材料の追加を介して、PMOS閾値電圧の達成が可能となることにより、追加のリソグラフィマスキングステップを最小限に抑制することができる。以下の図には、減算的エッチングステップの除去が、有意なステップシーケンスの節約につながることを示す。
【0070】
ステップシーケンスの節約は、仕事関数金属、エッチング停止層成膜、および第2の仕事関数金属成膜のため、原子層成膜または化学気相成膜ツールで行われる成膜を採用し、その後対応するツールから取り出し、湿式エッチングツールに移動し、低閾値電圧条件から第2の仕事関数金属を除去する、既存の「付加的かつ減算的」方法論をバイパスすることで生じる。ここで、このシーケンスは、閾値電圧条件の数の増加ごとに繰り返される。本開示の選択的成膜プロセスでは、共通の閾値電圧内での全ての成膜は、同じ成膜ツール内で順番に行うことができる。
【0071】
仕事関数の厚さは、選択的成膜プロセスにおいて極めて正確に制御することができ、原子層成膜（ALD）のような精度で制御することができるため、閾値電圧を設定するこの方法では、チャネルの周囲のHKMGスタックの厚さを一定に、またはより小さく維持したまま使用することができる、利用可能な閾値電圧の数が有意に増加するだけではなく、設計内で現在可能な閾値電圧のより微細な増加が提供される。
【0072】
記載された特徴および利点は、2つのNMOSおよび2つのPMOSの閾値電圧条件に基づく。従って、本技術の利点は、NMOSおよびPMOSに対する閾値電圧条件が2を超える場合、増幅される。従って、NMOSおよびPMOSの各々に対して、複数の閾値電圧を実現できる。閾値電圧条件の適用は、チャネルの単一のスタック、チャネルの2つのスタック、チャネルの3つのスタック、または図1の高電圧PMOSおよびNMOSチャネル、ならびに低電圧PMOSおよびNMOSチャネルのような、チャネルの4つのスタックに適用され得る。本開示の選択的閾値電圧技術は、チャネルの1、2、3または4つのスタックに限定されるものではなく、必要に応じて複数のチャネルに適用されてもよい。
【0073】
以下、例示的な実施形態を示す。説明の便宜上、実施形態は、全体のマスク数を現行のプロセスと同じ数に維持した単一の例であるが、複雑性の抑制のため、全HKMGスタックの厚さは、選択的成膜法を用いて減らしている。対象マスキングおよび成膜に関し、多くの変形が可能であることは明らかである。
【0074】
合体厚さの問題を克服するため、選択的成膜を用いて、エッチング停止層のいくつかがバイパスされる。説明の便宜上、実施形態は、前述のように、全体的なマスク数を、現行のプロセスと同じ数に維持した単一の例であるが、本開示の選択的成膜法を用いて、複雑性の抑制、および全体的なHKMGスタックの厚さの低減が示される。対象のマスキングおよび成膜物に、多くの変形が可能であることは明らかである。
【0075】
図21は、高閾値電圧条件2110および低閾値電圧条件2120のためのナノシートリリース後の共通ゲートを通る断面図である。各共通ゲートは、左側のPMOSゲート（2114、2124）、および右側のNMOSスタック（2116、2126）で構成される。
【0076】
図22には、置換ゲート溝内の露出したナノシートまたはナノワイヤの直上における、高k誘電体2232（この場合、ハフニウム酸化物と想定）の選択的成膜を示す。界面酸化ケイ素層は、ハフニウム酸化物とナノワイヤ／ナノシート構造との間の界面で成長し、高k膜は、in-situで、ダイポール形成種によりドープされ得る。
【0077】
図23には、高k膜の上にわたってTiNキャップ2334を選択的に成膜し、その後、アニール処理を行う方法を示す。全ての閾値電圧の調整は、ハイエンド装置に一般的に使用されるような「付加的、およびその後の減算的」プロセスとは対照的に、選択的成膜を介して行われるため、HKMGスタック全体のかなりの体積を占める低電導性TaNのような、エッチング停止層は、もはや必要ではない。これらの低電導性膜を除去することにより、全体のゲート抵抗の大きな改善が達成され、特に、ゲートが互いに上部にわたって積層され、M1に対する共通のゲートコンタクト接続を共有する必要があるCFET装置の場合、大きな改善が達成される。
【0078】
図24には、スピンオンカーボン2440（SOC）のような、充填材料のパターン化を示す。PMOSゲート（高閾値条件と低閾値条件の両方）の「ブロック」が効果的に維持され、NMOSゲート（高閾値条件と低閾値条件の両方）用のTiNキャッピング金属2334が開放される。
【0079】
図25には、高および低閾値電圧条件の両方にわたるNMOS仕事関数金属2538の選択的成膜を示す。SOC2440は、PMOSゲート（2514、2524)の表面を「ブロック」し、これらのナノワイヤ／ナノシートに沿った成膜が防止される。この場合、集積プロセスの後に、高閾値電圧条件に追加の仕事関数の厚さを加えることを意図して、NMOS仕事関数金属2538の共通の厚さは、両方の閾値電圧条件にわたって成膜される。このアプローチでは、閾値電圧リトモジュールの総数が最小化される。これは、全体的な複雑さおよびコストを低減する手段として、本プロセスで実施する必要がある。あるいは、必要なHKMGスタックの成膜を行うため、極めて多くの数の閾値電圧条件に対して、各個々の閾値電圧条件を一度に1つずつ開き、次に、各個々のVt調整条件を閉じ、これが繰り返される。Vt調整の選択的成膜能の取り込みは、設計者により必要なVt「フレーバ」の数、全体コスト、および集積フローにより要求される効率に対して最適化されてもよい。
【0080】
図26には、SOC充填材料2440が除去された後のHKMGスタックを示す。
【0081】
図27には、スピンオンカーボン（SOC）のような、充填材料2740のパターン化を示す。NMOSゲート（高閾値2716およびNMOS低閾値2726条件の両方）は「ブロックされた」状態で効果的に維持され、PMOSゲート（高閾値2714およびPMOS低閾値2724条件の両方）用のTiNキャッピング金属2334は、開放される。
【0082】
図28には、高2814閾値電圧条件と低2824閾値電圧条件の両方にわたる、PMOS仕事関数金属2858の選択的成膜を示す。SOC2740は、NMOSゲート（2816、2826）の表面を「ブロック」し、これらのナノワイヤ／ナノシートに沿った任意の成膜が防止される。集積プロセスの後の高閾値電圧条件に追加の仕事関数厚さを加えることを意図して、両方の閾値電圧条件（2814、2824）にわたって、PMOS仕事関数金属、好ましくはTiNの共通厚さが成膜される。このアプローチでは、閾値電圧リトモジュールの総数が最小化される。これは、全体的な複雑さおよびコストを低減する手段として、本プロセスで実施される必要がある。あるいは、必要なHKMGスタック成膜を行うため、極めて多くの数の閾値電圧条件に対して、各個々の閾値電圧条件を一度に1つずつ開き、次に、各個々のVt調整条件に対して閉じられ、これが繰り返される。Vt調整の選択的成膜能の取り込みは、設計者により必要なVt「フレーバ」の数、全体コスト、および集積フローにより要求される効率に対して最適化されてもよい。
【0083】
図29には、SOC充填材料2740が除去された後のHKMGスタックを示す。
【0084】
図30には、スピンオンカーボン3040（SOC）のような充填材料のパターン化を示す。「ブロック」されたNMOS3026およびPMOS3024の両方の低閾値電圧条件は、効果的に維持される一方、NMOS3016およびPMOS3014の両方の高閾値電圧条件は、置換ゲート溝内で開放される。
【0085】
図31には、PMOS3114およびNMOS3116のスタックの両方の高閾値電圧条件にわたる、追加のNMOS仕事関数金属3138の選択的成膜を示す。このように、NMOS閾値電圧調整は、単に、仕事関数金属の厚さの差により簡単に実施される一方、PMOSトランジスタ用のNMOS仕事関数金属3138の成膜を伴うPMOS仕事関数金属の組み合わせスタックは、PMOSゲートの閾値電圧の調整に使用される。
【0086】
図32には、SOC充填材料3040が除去された後のHKMGスタックを示す。
【0087】
図33には、高電導性金属充填物を成膜して、HKMGスタックを完成させる前の、ライナ材料3352の等方性成膜を示す。通常、タングステンまたはコバルトのような高電導性充填材料が使用される場合、TiNまたはTaNは、ライナ材料として使用される。この場合、TiNライナの選択的成膜は、後続の金属充填の「接着剤」層として使用されるため、使用されず、そのため、ライナは、溝内に等方的に成膜される必要がある。ルテニウムは、高電導性充填材料として使用することができ、その場合、ライナ材料は要求されない。ただし、ルテニウムは、p型金属の方向に傾くので、広範な物理的シミュレーションが必要となる。
【0088】
図34には、HKMG構造を完成させるための高電導性金属材料3454（この実施例では、タングステンを想定）の充填を示す。高電導性金属材料は、溝内の全ての非占有領域を満たし、ナノワイヤチャネルを取り囲む。高閾値電圧条件の横方向のナノシートの場合、HKMGスタックの等方性成膜の場合のように、仕事関数金属は、隣接するナノシートと置換ゲート溝の床の間で、もはや合体し始めないことが留意される。従って、複数のエッチング停止層を組み込む必要がない、仕事関数金属の厚さ調整を介した閾値電圧を調整する機能は、チャネルを取り囲むHKMGスタックの全体の厚さが低減できる。従って、ナノワイヤ／ナノシートの横方向ピッチを抑制させる手段を提供することができ、これにより、トランジスタの特性上の利点、ならびに高閾値電圧条件において、個々のチャネルの改善された静電特性を提供することができる。
【0089】
図35には、ゲート内のHKMG金属により充填された凹部、SiNキャップ3556の形成、およびその後の共通ゲートに対する入力ゲートコンタクト3558の形成を示す。左側には、PMOS3514（左側）およびNMOS3516（右側）の高閾値電圧の場合を示す。右側には、PMOS3524（左側）およびNMOS 3526（右側）の低閾値電圧の場合を示す。
【0090】
【0091】
図21～35の実施形態では、PMOSおよびNMOSの高電圧スタック、ならびにPMOSおよびNMOSの低電圧スタックを有する、ゲートオールアラウンドナノワイヤ／ナノシートのトランジスタスタックが提供される。各スタックは、異なる閾値電圧Vtを有する。
【0092】
図21図～35には、第1の実施形態を示す。第1の実施形態は、微細加工の方法に関し、この方法は、ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板を受容するステップを有し、前記チャネルは、相互に隣接して配置されたチャネルの垂直スタックを有し、個々のチャネルは、ソース／ドレイン領域の間で水平に延在し、チャネルの各垂直スタックにおいて、少なくとも1つのチャネルは、第2のチャネルの上部に配置され、前記チャネルは、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、少なくとも4つの指定されたチャネル種を含む。また、本方法は、全ての未被覆チャネルの周囲に、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルを含む、第1の高k誘電体を選択的に成膜するステップと、高電圧PMOSチャネルおよび低電圧PMOSチャネルが被覆されたまま、各高電圧NMOSチャネルおよび各低電圧PMOSチャネルの上に、第1の作業関数金属を選択的に成膜するステップと、高電圧NMOSチャネルおよび低電圧NMOSチャネルが被覆されたまま、各高電圧PMOSチャネルおよび各低電圧PMOSチャネルの上に、第2の作業関数金属を選択的に成膜するステップと、低電圧PMOSチャネルおよび低電圧NMOSチャネルが被覆されたまま、各高電圧PMOSチャネルおよび各高電圧NMOSチャネルの上に、第3の仕事関数金属を選択的に成膜するステップと、第1、第2および第3の仕事関数金属の成膜後に、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルの上に、導電性金属材料を成膜するステップと、を有する。
【0093】
この方法は、さらに、高電圧NMOSチャネルの一部を被覆するステップと、高電圧NMOSチャネルの未被覆部分に第2の高k誘電体を選択的に成膜して、高電圧NMOSチャネル間で異なる閾値電圧を生じさせるステップと、を有し、前記第2の高k誘電体は、前記第1の高k誘電体と同じであり、または異なる材料である。
【0094】
本方法は、さらに、高電圧PMOSチャネルの一部を被覆するステップと、高電圧PMOSチャネルの未被覆部分に第2の高k誘電体を選択的に成膜して、高電圧PMOSチャネル間で異なる閾値電圧を生じさせるステップと、を有し、前記第2の高k誘電体は、前記第1の高k誘電体と同じであり、または異なる材料である。
【0095】
この方法は、さらに、高電圧NMOSチャネルの一部を被覆するステップと、高電圧NMOSチャネルの未被覆部分に特定の仕事関数金属を選択的に成膜して、高電圧NMOSチャネル間で異なる閾値電圧を生じさせるステップと、を有する。
【0096】
本方法は、さらに、第1の高k誘電体を成膜した後、第1の高k誘電体の上に第1のキャッピング材料を選択的に成膜するステップを有する。
【0097】
本方法では、さらに、未被覆チャネルの全ての周囲に第1の高k誘電体を成膜するステップは、置換ゲートの側壁に第1の高k誘電体を成膜せずに、未被覆のチャネルの断面の全ての側面に、第1の高k誘電体を成膜するステップを有する。
【0098】
本方法は、さらに、ゲートスタックの厚さが異なる高電圧チャネルを形成するステップを有し、これにより、高電圧チャネルの中で異なる閾値電圧が生じる。
【0099】
本方法は、さらに、異なるゲートスタック厚さを有する低電圧チャネルを形成するステップを有し、これにより、低電圧チャネルの中で異なる閾値電圧が生じる。
【0100】
本方法は、さらに、第1の高k誘電体を成膜した後、該第1の高k誘電体上に第1の亜硝酸チタン（TiN）キャッピング材料を選択的に成膜するステップを有する。
【0101】
本方法は、さらに、第1のキャッピング材料を成膜した後に、チャネルの垂直スタックを熱処理するステップと、第1の亜硝酸チタンキャッピング材料を成膜した後に、チャネルの垂直スタックを熱処理するステップと、を有する。
【0102】
本方法において、さらに、高電圧NMOSチャネルの一部を被覆するステップは、高電圧NMOSチャネルの部分の全ての周囲に充填材料をパターン化するステップであって、前記充填材料は、スピンオンカーボンである、ステップと、高電圧NMOSチャネルの未被覆部分に第1の高誘電体を選択的に成膜した後、充填材料を除去するステップと、を有する。
【0103】
本方法は、さらに、各高電圧NMOSチャネルおよび各低電圧NMOSチャネルの上に第1の仕事関数金属を選択的に成膜する前に、高電圧PMOSチャネルおよび低電圧PMOSチャネルを充填材料で被覆するステップと、各高電圧NMOSチャネルおよび各低電圧NMOSチャネルに第1の仕事関数金属を選択的に成膜した後、湿式エッチングにより充填材料を除去するステップと、各高電圧PMOSチャネルおよび各低電圧PMOSチャネルに第2の仕事関数金属を選択的に成膜する前に、高電圧NMOSチャネルおよび低電圧NMOSチャネルを充填材料で被覆するステップと、各高電圧PMOSチャネルおよび各低電圧PMOSチャネルに第2の仕事関数金属を選択的に成膜した後、湿式エッチングにより充填材料を除去するステップと、各高電圧PMOSチャネルおよび各高電圧NMOSチャネルに第3の仕事関数金属を選択的に成膜する前に、湿式エッチングにより充填材料で低電圧PMOSチャネルおよび低電圧NMOSチャネルを被覆するステップと、各高電圧PMOSチャネルおよび各高電圧NMOSチャネルに第3の仕事関数金属を選択的に成膜した後、充填材料を除去するステップと、を有する。
【0104】
本方法は、さらに、導電性金属材料を成膜する前に、高電圧PMOSチャネル、高電圧NMOSチャネル、低電圧PMOSチャネル、および低電圧NMOSチャネルの上にライナ材料を等方的に成膜するステップと、原子層選択成膜（ALD）または化学気相選択成膜（CVD）の1つにより、各仕事関数金属を選択的に成膜するステップと、硝酸タンタル（TaN）および硝酸チタン（TiN）からなる群からライナ材料を選択するステップと、タングステン、コバルト、ルテニウム、アルミニウム、およびアルミニウムの合金からなる群から導電性金属材料を選択するステップと、窒化チタン（TiN）、酸窒化チタン（TiON）、チタンアルミニウム（TiAl）、窒化チタンアルミニウム（TiAlN）、炭化チタン（TiC）、およびアルミニウムドープされたチタン炭化物（TiAlC）からなる群から、仕事関数金属を選択するステップと、を有する。
【0105】
図21～図35には、第2の実施形態が示される。第2の実施形態は、ナノチャネルの垂直スタックの微細加工方法に関し、各垂直スタックは、異なる電圧閾値を有する。当該方法は、ゲートオールアラウンド電界効果トランジスタ装置のチャネルを有する基板を受容するステップであって、チャネルは、相互に隣接して配置された、ナノチャネルの垂直スタックを有し、個々のナノチャネルは、ソース／ドレイン領域の間で水平方向に延在し、チャネルの各垂直スタックにおいて、少なくとも1つのナノチャネルは、第2のナノチャネルの上部に配置され、前記ナノチャネルは、高電圧PMOSナノチャネル、高電圧NMOSナノチャネル、低電圧PMOSナノチャネル、および低電圧NMOSナノチャネルを含む少なくとも4つの指定されたナノチャネル種を含む、ステップと、各ナノチャネルの上に高k膜を成膜するステップと、高k膜の上に窒化チタン（TiN）キャップ層を選択的に成膜するステップと、前記基板を熱処理するステップと、高電圧PMOSナノチャネルおよび低電圧PMOSナノの垂直スタックの上で、第1の充填材料をパターン化するステップと、高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルのTiNキャップ層にわたって、NMOS仕事関数金属を選択的に成膜させるステップと、高電圧PMOSナノチャネルおよび低電圧PMOSナノチャネルの垂直スタックから、第1の充填材料を除去するステップと、高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルの垂直スタックにわたって、第2の充填材料をパターン化するステップと、高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルのTiNキャップ層の上に、PMOS仕事関数金属を選択的に成膜するステップと、高電圧NMOSナノチャネルおよび低電圧NMOSナノチャネルの垂直スタックから、第2の充填材料を除去するステップと、PMOS低電圧およびNMOS低電圧ナノチャネルの垂直スタックにわたって、第3の充填材料をパターン化するステップと、PMOS高電圧およびNMOS高電圧ナノチャネルの垂直スタックにわたって、NMOS仕事関数金属を選択的に成膜するステップと、PMOS低電圧およびNMOS低電圧ナノチャネルの垂直スタックから第3の充填材料をパターン化するステップと、各垂直スタックにライナ材料を充填するステップと、各垂直スタックに高導電性金属材料を充填するステップと、高電圧スタックにわたって第1の窒化ケイ素（SiN）キャップを形成し、低電圧スタックにわたって第2の窒化ケイ素（SiN）キャップを形成するステップと、第1の窒化ケイ素キャップに第1の入力ゲートコンタクトを形成し、第2の窒化ケイ素キャップに第2の入力ゲートコンタクトを形成するステップと、を有する。
【0106】
本方法の第2の実施形態は、原子層選択成膜（ALD）または化学気相選択成膜（CVD）の1つにより、各仕事関数金属を選択的に成膜するステップを有する。
【0107】
図21～図35には、第3の実施形態が示される。第3の実施形態は、3次元トランジスタスタックに関し、これは、ゲートオールアラウンド電界効果トランジスタ装置のチャネルの垂直スタックを有する基板を有し、チャネルの垂直スタックは、相互に隣接して配置され、個々のチャネルは、ソース／ドレイン領域の間で水平に延在し、各チャネルの垂直スタックにおいて、少なくとも1つのチャネルは、第2のチャネルの上部に配置される。また、3次元トランジスタスタックは、高電圧NMOSチャネルの第1の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれた、第1の垂直スタックと、低電圧NMOSチャネルの第2の垂直スタックであって、各チャネルは、第1の高k誘電体、第1の仕事関数金属、および導電性金属材料により取り囲まれた、第2の垂直スタックと、高電圧PMOSチャネルの第3の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、第3の仕事関数金属、および導電性金属材料により取り囲まれた、第3の垂直スタックと、低電圧PMOSチャネルの第4の垂直スタックであって、各チャネルは、第1の高k誘電体、第2の仕事関数金属、および導電性金属材料により取り囲まれた、第4の垂直スタックと、導電性金属材料の上部のキャッピング層と、導電性金属材料に接続された入力ゲートコンタクトと、を有する。
【0108】
前述の示唆に基づいて、本開示の多くの修正および変更が可能であることは明らかである。従って、本発明は、添付の特許請求の範囲内で、特に本願で記述されたものとは別の方法で実施されてもよいことが理解される。
【0109】
前述の記載では、処理システムの特定の形状、およびそこで使用される各種部材および使用プロセスのような、特定の詳細について説明した。しかしながら、本願の技術は、これらの特定の詳細から逸脱した別の実施形態で実施されてもよく、そのような細部は、説明目的のためであり、限定するものではないことが理解される必要がある。記載された実施形態は、添付の図面を参照して記載される。同様に、説明目的の完全な理解を提供するため、特定の符号、材料、および構成が記載されている。ただし、実施形態は、そのような特定の詳細部を含まずに、実施されてもよい。実質的に等しい機能的構成を有する部材は、同様の参照符号で表され、従って、任意の冗長な説明が省略されてもよい。
【0110】
各種実施形態の理解を深めるため、複数の別個の動作として、各種技術について記載した。記述の順序から、これらの動作が必ずしも順序に依存することを意味するものと解してはならない。実際、これらの動作は、記載の順序で実施される必要はない。記載される動作は、記載の実施形態とは異なる順序で実行されてもよい。各種追加の動作が実行され、および／または記載の動作は、追加の実施形態において省略されてもよい。
【0111】
本願に使用される「基板」または「対象基板」は、本発明により処理される物を包括的に表す。基板は、特に半導体または他の電子装置のような装置の、任意の材料部分または構造を含んでもよく、例えば、半導体ウェハ、レチクル、または薄膜のようなベース基板構造の上に設置された層のような、ベース基板構造であってもよい。従って、基板は、任意の特定のベース構造、下地層または上部層、パターン化または非パターン化に限定されるのもではなく、むしろ、任意のそのような層もしくはベース構造、ならびに層および／またはベース構造の任意の組み合わせを含むことが考慮される。記載では、特定の種類の基板を参照するが、これは、一例を示すためのものに過ぎない。
【0112】
前述の技術の動作には、本発明の同じ目的を達成できる、多くの変形があり得る。そのような変形は、本開示の範囲により網羅されることが意図される。従って、前述の本発明の実施形態の説明は、限定的なものではない。むしろ、本発明の実施形態に対する任意の限定は、以下の特許請求の範囲で表される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【国際調査報告】