(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-22
(54)【発明の名称】熱履歴が低減された三次元ＮＡＮＤメモリ
(51)【国際特許分類】
H01L 27/11568 20170101AFI20220914BHJP
H01L 27/11582 20170101ALI20220914BHJP
H01L 21/336 20060101ALI20220914BHJP
H01L 27/11573 20170101ALI20220914BHJP
H01L 21/8234 20060101ALI20220914BHJP
【ＦＩ】
H01L27/11568
H01L27/11582
H01L29/78 371
H01L27/11573
H01L27/088 C
H01L27/088 H
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022502426
(86)(22)【出願日】2020-07-13
(85)【翻訳文提出日】2022-03-10
(86)【国際出願番号】 US2020041820
(87)【国際公開番号】W WO2021015978
(87)【国際公開日】2021-01-28
(31)【優先権主張番号】62/876,120
(32)【優先日】2019-07-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】505307471
【氏名又は名称】インテグリス・インコーポレーテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】リー， ソンヘ
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BB12
5F048BB13
5F048BD07
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083GA09
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083KA01
5F083MA06
5F083MA16
5F083PR21
5F083PR33
5F083PR34
5F083ZA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
5F101BH02
5F101BH16
5F101BH21
(57)【要約】
製造方法およびその方法により製造されたメモリセルを説明する。ＭｇＯを含むブロック層を含むことで、製造は、低い熱履歴を有し、少ない加熱を経験する。製造方法は、ＭｇＯの堆積後にアニールすることを含むことができ、アニールは、９００℃未満または８００℃未満の温度で行われる。ブロック層は、ＳｉＯ２からなる第１のブロック層およびＭｇＯからなる第２のブロック層でよい。メモリセルは、ＣＭＯＳアンダーアレイ（ＣｕＡ）構造を有してもよい。メモリセルは、三次元ＮＡＮＤメモリデバイスの一部でもよい。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
ＮＡＮＤメモリデバイスを製造する方法は、チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
前記第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
前記第２のブロック層をアニールすることと、
前記第２のブロック層上にバリアメタルを堆積することと、
前記バリアメタル上にワード線材料を堆積することと
を含む。
【請求項2】
前記チャネル層が集積回路の上方に堆積される、請求項１に記載の方法。
【請求項3】
前記集積回路が、前記ＮＡＮＤメモリデバイスの周辺回路である、請求項２に記載の方法。
【請求項4】
前記ＮＡＮＤメモリデバイスが三次元ＮＡＮＤメモリデバイスである、請求項１から３のいずれか一項に記載の方法。
【請求項5】
前記ＮＡＮＤメモリデバイスの温度が、前記方法中に９００℃を超えない、請求項１から４のいずれか一項に記載の方法。
【請求項6】
前記ＮＡＮＤメモリデバイスの温度が、前記第２のブロック層のアニール中に８００℃を超えない、請求項１から５のいずれか一項に記載の方法。
【請求項7】
前記第２のブロック層をアニールすることが急速熱アニールまたは炉アニールのうちの１つを含む、請求項１から６のいずれか一項に記載の方法。
【請求項8】
前記第２のブロック層を堆積することが、固相Ｍｇ前駆体または液相Ｍｇ前駆体を提供することを含む、請求項１から７のいずれか一項に記載の方法。
【請求項9】
前記第１のブロック層がＳｉＯ２からなり、前記第２のブロック層がＭｇＯからなる、請求項１から８のいずれか一項に記載の方法。
【請求項10】
前記第１のブロック層を堆積することがＳｉＯ２の原子層堆積を含み、前記第２のブロック層を堆積することがＭｇＯの原子層堆積を含む、請求項１から９のいずれか一項に記載の方法。
【請求項11】
前記第２のブロック層をアニールした後、前記ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、請求項１から１０のいずれか一項に記載の方法。
【請求項12】
下地集積回路と前記下地集積回路の上方に配置された複数のメモリセルであって、前記メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
前記第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
前記第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
【請求項13】
前記第２のブロック層がシリカを含まない、請求項１２に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項14】
前記第２のブロック層がＭｇＯからなる、請求項１２または１３に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項15】
前記ＭｇＯが、結晶化ＭｇＯである、請求項１２から１４のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項16】
ＭｇＯの結晶性が、９００℃以下の温度でのアニールによって改善される、請求項１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項17】
ＭｇＯの結晶性が、８００℃以下の温度でのアニールによって改善される、請求項１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項18】
前記ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、請求項１２から１７のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項19】
前記メモリセルの各々が、チャネル層およびトンネル誘電体層をさらに含む、請求項１２から１８のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０１９年７月１９日に出願された米国仮特許出願第６２／８７６，１２０号の３５ ＵＳＣ １１９に基づく利益を主張し、その開示は、その全体が参照により本明細書に組み込まれる。
本出願は、２０１９年７月１９日に出願された米国仮特許出願第６２／８７６，１２０号の３５ ＵＳＣ １１９に基づく利益を主張し、その開示は、その全体が参照により本明細書に組み込まれる。
【0002】
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ設計を有する三次元ＮＡＮＤフラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
【背景技術】
【0003】
多くのＮＡＮＤフラッシュメモリは、電荷トラップメモリセルを使用して不揮発性記憶装置を提供する。三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）フラッシュメモリデバイスは、通常、メモリセルの複数の積層を使用して、密度を向上させ、コストのスケーリングを制御する電荷トラップフラッシュメモリデバイスである。３Ｄ ＮＡＮＤメモリは、ワード線階段部などの回路の対応に割く大きなスペースが必要である。
【0004】
ＣＭＯＳアンダーアレイ（ＣｕＡ）は、３Ｄ ＮＡＮＤフラッシュメモリデバイスのメモリセルなどの他の層の下に、ＮＡＮＤメモリユニットの周辺回路などの集積回路を含む半導体デバイス用の構造である。ＣｕＡ構造は、ビットコストを低減し、チップ効率を高め、性能を向上させることができる。
【発明の概要】
【0005】
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ設計を有する三次元ＮＡＮＤフラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
【0006】
３Ｄ ＮＡＮＤデバイスの１つの有望な構造は、ＣＭＯＳアンダーアレイ（ＣｕＡ）であり、このデバイスの少なくともいくつかの集積回路は、ＮＡＮＤセル層の真下の層に含まれる。これらの集積回路はＮＡＮＤセル層に近接して配置されるため、ブロック層内の高誘電率（ｈｉｇｈ－ｋ）酸化物の堆積後のアニールなどのＮＡＮＤセル層の処理が、３Ｄ ＮＡＮＤデバイスの周辺回路などのＮＡＮＤ層の下の集積回路層の劣化をもたらす可能性がある。
【0007】
３Ｄ ＮＡＮＤデバイスのブロック層内のアルミナを酸化マグネシウム（ＭｇＯ）で置き換えることにより、電荷トラップメモリ内のブロック層として効果的に機能するのに必要なバンドギャップおよび誘電特性を引き続き保持しながら、必要とされる堆積後のアニール温度を、ＣｕＡ回路を損なう可能が低いレベルまで低下させることができる。これにより、製造中の温度をより低くすることができるため、製造プロセス中の周辺回路の劣化も低減される。
【0008】
ＮＡＮＤメモリデバイスを製造するための方法の一実施形態は、チャネル層を堆積することと、トンネル誘電体層を堆積することと、トラップ層を堆積することと、ＳｉＯ２を備える第１のブロック層を堆積することと、第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、第２のブロック層をアニールすることと、第２のブロック層上にバリアメタルを堆積することと、バリアメタル上にワード線材料を堆積することとを含む。
【0009】
一実施形態では、チャネル層は集積回路上方に堆積される。一実施形態では、集積回路はＮＡＮＤメモリデバイスの周辺回路である。
【0010】
一実施形態では、ＮＡＮＤメモリデバイスは三次元ＮＡＮＤメモリデバイスである。
【0011】
一実施形態では、ＮＡＮＤメモリデバイスの温度は、本方法中に９００℃を超えない。一実施形態では、ＮＡＮＤメモリデバイスの温度は、第２のブロック層のアニール中に８００℃を超えない。
【0012】
一実施形態では、第２のブロック層をアニールすることは、急速熱アニールまたは炉アニールを含む。
【0013】
一実施形態では、第２のブロック層を堆積することは、ビス（シクロペンタジエニル）マグネシウムのような固相Ｍｇ前駆体またはビス（エチルシクロペンタジエニル）マグネシウムもしくはジエチルマグネシウムのような液相Ｍｇ前駆体を提供することを含む。
【0014】
一実施形態では、第１のブロック層はＳｉＯ２からなり、第２のブロック層はＭｇＯからなる。
【0015】
一実施形態では、第１のブロック層を堆積することはＳｉＯ２の原子層堆積を含み、第２のブロック層を堆積することはＭｇＯの原子層堆積を含む。
【0016】
一実施形態では、第２のブロック層をアニールした後、ＭｇＯは、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する。
【0017】
一実施形態では、第２のブロックをアニールした後、ＭｇＯは、任意の適切なウェットケミカルにより目標の厚さにトリミングされる。
【0018】
一実施形態では、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイスは、下地集積回路、および下地集積回路の上方に配置された複数のメモリセルを含む。メモリセルは各々、トラップ層と、トラップ層上に配置されたＳｉＯ２を備える第１のブロック層と、第１のブロック層上に配置されたＭｇＯを備える第２のブロック層と、第２のブロック層上に配置されたバリアメタルとを含む。
【0019】
一実施形態では、第２のブロック層はシリカを含まない。一実施形態では、第２のブロック層はＭｇＯからなる。
【0020】
一実施形態では、ＭｇＯは結晶化ＭｇＯである。一実施形態では、ＭｇＯの結晶性が、９００℃以下の温度での急速熱アニールにより、非晶相または低結晶相から改善される。一実施形態では、ＭｇＯの結晶性が、８００℃以下の温度での急速熱アニールまたは炉アニールにより、非晶相または低結晶相から改善される。
【0021】
一実施形態では、ＭｇＯは、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する。
【0022】
一実施形態では、メモリセルの各々は、チャネル層およびトンネル誘電体層をさらに含む。
【図面の簡単な説明】
【0023】
【図1】一実施形態によるＮＡＮＤデバイスを製造する方法のフローチャートを示す。
【図2】一実施形態によるＮＡＮＤデバイスのメモリセルの断面図を示す。
【図3】一実施形態による３Ｄ ＮＡＮＤデバイスの概略図を示す。
【図4】様々な温度でアニールされた２ｎｍおよび４ｎｍの厚さで堆積されたＭｇＯの間接的に結晶性を反映するウェットエッチング速度を示す。
【発明を実施するための形態】
【0024】
本開示は、製造プロセスおよびＮＡＮＤフラッシュメモリユニットに含まれるブロック層を対象とし、詳細には、ＣＭＯＳアンダーアレイ（ＣｕＡ）設計を有する三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）フラッシュメモリユニットにおけるＭｇＯブロック層の使用を対象とする。
【0025】
図１は、一実施形態によるＮＡＮＤデバイスを製造する方法１００のフローチャートを示す。方法１００は、１０２で下地回路を形成することを含むことができる。方法１００は、１０４でセルアレイの積層を形成することと、１０６でワード線階段部を形成することと、１０８でチャネルホールをパターン化することとをさらに任意に含むことができる。方法１００は、１１０で第１のブロック層を堆積することを含む。方法１１０は、１１０で堆積された第１のブロック層上に、１１２でトラップ層を堆積することをさらに含む。方法１１０は、１１４でトンネル誘電体を堆積することと、１１６でチャネル層を堆積することとをさらに含む。任意に、より高く積層するために、シーケンス１０４～１１６または１０４～１１８を、２回以上実施してもよい。任意に、方法１００は、１１８でワード線スロットをパターン化することを含む。方法１００はまた、１１０で堆積された第１のブロック層上に、１２２でＭｇＯを含有する第２のブロック層を堆積することを含む。方法１００は、１２４で第２のブロック層をアニールすることをさらに含む。方法１００はまた、１２６で第２のブロック層上にバリアメタルを堆積することを含むことができ、任意に、１２６で堆積されたバリアメタル上に、１２８でワード線材料を堆積することをさらに含むことができる。
【0026】
任意に、方法１００は、１０２で下地回路を形成することを含む。１０２で形成された下地回路は、集積回路でもよい。一実施形態では、下地回路は、相補型金属酸化膜半導体（ＣＭＯＳ）を含む。次いで、ＮＡＮＤデバイスのメモリセルを、下地回路の上方に堆積して、結果として例えば、図３に示され、以下に説明する構造にすることができる。下地回路は、温度に敏感な１つまたは複数の要素を含むことがある。一実施形態では、先の１つまたは複数の温度に敏感な要素は、方法１００によって形成されたＮＡＮＤデバイスの周辺回路を含む。温度に敏感な要素は、例えば、９００℃を超える温度で分解または凝集しやすい場合がある。
【0027】
方法１００は、１０４でセルアレイの積層を形成することと、１０６でワード線階段部を形成することと、１０８でチャネルホールをパターン化することとを任意にさらに含むことができる。１０４においてセルアレイの積層を形成することは、交互の誘電体層、例えばＳｉＯ２層とＳｉＮ層の誘電体対を堆積して、それらの交互の誘電体層の積層を形成することを含んでもよい。ワード線階段部は、任意に１０６において形成されてもよい。１０６で形成されたワード線階段部は、３Ｄ ＮＡＮＤメモリデバイス内の複数の垂直に積層されたメモリセルのワード線への接続を提供することができる。任意に、１０８において、１つまたは複数のチャネルホールをパターン化することができる。１０８でのチャネルホールのパターン化により、１０４で形成されたセルアレイの積層内で１つまたは複数の円筒孔が生成されてもよい。１０８での１つまたは複数のチャネルホールのパターン化は、任意の適切なパターン化方法により、例えばドライエッチングによるものでもよい。一実施形態では、１０８でパターン化された１つまたは複数のチャネルホールは、１０４で形成されたセルアレイの積層の層の平面に垂直でよい。１０４で堆積されたセルアレイの積層、ならびに、第１のブロック層、トラップ層、トンネル誘電体、およびチャネル層を含む、セルアレイの積層中に１０８でパターン化されたチャネル中に形成された各メモリセルの層を、１０２において形成された下地回路の上方の位置に配置することができる。下地回路の上方の位置は、下地回路の垂直上方の任意の位置、例えば、追加の材料の層によって下地回路から分離された位置を含むことができる。
【0028】
第１のブロック層が１１０で堆積される。第１のブロック層は、１０８でパターン化することによって形成された１つまたは複数のチャネルホール内に堆積されてもよい。第１のブロック層は、酸化物でもよい。一実施形態では、１１０で堆積された第１のブロック層はＳｉＯ２である。一実施形態では、第１のブロック層は、１１０でＡＬＤにより堆積される。
【0029】
１１２でトラップ層が堆積される。１１２で堆積されるトラップ層は、非導電性材料でもよい。１１２で堆積されたトラップ層は、窒化シリコンなどの電荷トラップ材料を含むことができる。トラップ層は、任意の適切な堆積方法、例えば原子層堆積（ＡＬＤ）によって１１２で堆積されてもよい。トラップ層は、１１０で堆積された第１のブロック層上に堆積されてもよい。
【0030】
トンネル誘電体層が１１４で堆積される。１１４で堆積されたトンネル誘電体層は非導電性であり、ＳｉＯ２またはＳｉＯｘＮｙなどの少なくとも１つの誘電体材料を含む。一実施形態では、トンネル誘電体層はＳｉＯｘＮｙである。トンネル誘電体層は、トラップ層からの直接トンネルを防止するような厚さを有することができる。例えば、１１４で堆積されたトンネル誘電体層は、５０オングストロームまたは約５０オングストローム～７０オングストロームまたは約７０オングストロームの厚さを有することができる。トンネル誘電体層は、例えばＡＬＤによって１０６で堆積されてもよい。
【0031】
チャネル層が、１１６で堆積される。チャネル層は、１０２で形成された下地回路の上方に形成されたチャネルホール内に堆積されてもよい。１１６において堆積されたチャネル層は、ＮＡＮＤメモリセル用の任意の適切な導電性材料でよい。一実施形態では、チャネル層は導電性ポリシリコン材料である。１１６で堆積されたチャネル層は、任意の適切な堆積技術、例えば低圧化学気相成長（ＬＰＣＶＤ）によって堆積されてもよい。
【0032】
任意に、方法１００は、１１８でワード線スロットをパターン化することを含む。ワード線スロットを１１８でパターン化することは、１０４で形成されたセルアレイの積層内にトレンチをパターン化することを含む。一実施形態では、１１８でパターン化されるワード線スロットは、１０６で形成されたワード線階段部の上方に形成されるトレンチである。１１８でパターン化されたワード線スロットは、任意の適切なパターン化方法を使用して、例えばドライエッチングによってパターン化することができる。一実施形態では、ワード線スロットは、１０８でパターン化された１つまたは複数のチャネルホールに平行である。
【0033】
任意に、１１８でワード線スロットをパターン化した後、１０４で形成されたセルアレイの積層の犠牲層を１２０で除去することができる。犠牲層は、任意の適切なパターン化方法、例えばウェットエッチングによって除去することができる。
【0034】
第２のブロック層が１２２で堆積される。１２２で堆積された第２のブロック層は、１１０で堆積された第１のブロック層上に堆積されてもよい。１１０で堆積された第２のブロック層は、ＭｇＯを含むことができる。一実施形態では、１２２で堆積された第２のブロック層は完全にＭｇＯで構成される。一実施形態では、１１２で堆積された第２のブロック層はＡｌ２Ｏ３を含まない。一実施形態では、１２２で堆積された第２のブロック層はＳｉＯ２を含まない。第２のブロック層は、１２２でＡＬＤによって堆積されてもよい。第２のブロック層は、１２２で固体のＭｇ前駆体または液体のＭｇ前駆体を使用するプロセスによって堆積されてもよい。いくつかの実施形態では、固相Ｍｇ前駆体は、ビス（シクロペンタジエニル）マグネシウムでよい。いくつかの実施形態では、液相Ｍｇ前駆体は、ビス（エチルシクロペンタジエニル）マグネシウムまたはジエチルマグネシウムでよい。
【0035】
第２のブロック層が１２４でアニールされる。１２４でのアニールは、任意の適切なアニール方法、例えば、急速熱アニール（ＲＴＡ）または炉アニールでもよい。アニールは、所定の時間、目標温度まで第２のブロック層を加熱することにより実施されてもよい。目標温度は、９００℃未満でもよい。一実施形態では、目標温度は、８００℃未満でもよい。別の実施形態では、目標温度は６００℃未満でもよい。１２４でのアニールにより、第２のブロック層中のＭｇＯの結晶化が可能となり、アモルファスＭｇＯのｋ値よりも高い目標ｋ値を実現することができる。１２４でのアニールおよび結果として生じる結晶化により、アモルファスＭｇＯのバンドギャップよりも広い目標バンドギャップも実現することができる。一実施形態では、目標ｋ値（すなわち、目標誘電率）および目標バンドギャップは、Ａｌ２Ｏ３のｋ値およびバンドギャップと同様である。一実施形態では、目標ｋ値は１０または約１０である。一実施形態では、目標バンドギャップは、７ｅＶまたは約７ｅＶである。任意に、第２のブロックのアニール後、膜が目標値よりも厚く堆積された後で、任意の適切なウェットケミカルによりＭｇＯは、目標の厚さにトリミングされてもよい。
【0036】
方法１００は、１２２で堆積された第２のブロック層上に１２６でバリアメタルを堆積することをさらに含むことができる。一実施形態では、バリアメタルは、１２４で第２のブロック層をアニールした後１２６で堆積される。１２６で堆積されたバリアメタルは、任意の適切な材料、またはＴａＮ、ＴｉＮなどの回路内のゲート用の材料を含むことができる。一実施形態では、バリアメタルはＴｉＮである。一実施形態では、バリアメタルはＡＬＤにより１２６で堆積される。
【0037】
任意に、方法１００は、１２８でワード線材料を堆積することをさらに含むことができる。ワード線材料は、１２６で堆積されたバリアメタルと接触するように、１１８で堆積されてもよい。ワード線材料は、タングステン、モリブデン、コバルト、およびルテニウムのうちの１つまたは複数を含むことができる。一実施形態では、１２８において堆積されるワード線材料はタングステンである。一実施形態では、ワード線材料はＡＬＤにより１２８で堆積される。
【0038】
図２は、一実施形態によるＮＡＮＤデバイスのメモリセル２００の断面図を示す。図２に示す実施形態では、メモリセル２００は円筒形であり、層は互いに同心である。図２に示す実施形態では、中心は酸化物充填２０２である。チャネル層２０４は、酸化物充填２０２を取り囲む。トンネル誘電体２０６はチャネル層２０４を取り囲む。トラップ層２０８は、トンネル誘電体２０６を取り囲む。第１の酸化物バリア層２１０はトラップ層２０８を取り囲む。第２の酸化物バリア層２１２は第１の酸化物バリア層２１０を取り囲む。バリアメタル２１４は第２の酸化物バリア層２１２を取り囲む。ワード線材料２１６はバリアメタル２１４と接触する。メモリセル２００は、ＮＡＮＤデバイス内に形成されたチャネルホールの内部またはそれを通して配置されてもよい。チャネルは、交互の導電層と誘電体層の積層に対して垂直に形成されてもよい。一実施形態では、メモリセル２００は、チャネルの外側から内側に形成されてもよく、その結果、各層はその外側の層上に堆積される。一実施形態では、連続する層は、その外側の層の内側に堆積され、その結果、層はそのすぐ周囲の層の内側に堆積される。
【0039】
酸化物充填２０２は、メモリセル２００の中心を形成することができる。酸化物充填２０２は、メモリセル２００の形成中にチャネル層２０４上に堆積されてもよい。酸化物充填２０２は、１つまたは複数の非導電性材料、例えばＳｉＯ２を含むことができる。
【0040】
チャネル層２０４は、酸化物充填２０２を取り囲む。チャネル層２０４は、導電性材料でよい。一実施形態では、チャネル層２０４は導電性ポリシリコン材料である。チャネル層２０４は、トンネル誘電体２０６に近接して電流の伝導を可能にするように構成することができる。チャネル層２０４は、メモリセル２００の形成中にトンネル誘電体２０６上に堆積されてもよい。
【0041】
トンネル誘電体２０６はチャネル層２０４を取り囲む。トンネル誘電体は誘電体材料である。トンネル誘電体２０６は、例えば、酸化物などの非導電性材料でもよい。一実施形態では、トンネル誘電体２０６は、１つまたは複数の酸化物材料を含むことができる。一実施形態では、トンネル誘電体２０６はＳｉＯ２を含むことができる。トンネル誘電体２０６は、トンネル誘電体２０６を通る直接トンネルを防止するのに十分な厚さを有することができる。一実施形態では、トンネル誘電体の厚さは、５０オングストロームまたは約５０オングストローム～７０オングストロームまたは約７０オングストロームである。トンネル誘電体２０６は、メモリセル２００の形成中にトラップ層２０８上に形成されてもよい。
【0042】
トラップ層２０８はトンネル誘電体２０６を取り囲む。トラップ層２０８は、例えば窒化シリコンなどの電荷トラップ材料を含むことができる。一実施形態では、電荷トラップ材料は非導電性材料を含む。一実施形態では、トラップ層２０８は窒化シリコンからなる。一実施形態では、トラップ層２０８は、書き込み動作がメモリセル２００に対して実行されている間にトンネル誘電体２０６を通ってトンネルする電子を蓄積する。トラップ層２０８は、メモリセル２００の形成中に第１のブロック層２１０上に堆積されてもよい。
【0043】
第１のブロック層２１０は、トラップ層２０８を取り囲む。第１のブロック層２１０は、１つまたは複数の酸化物を含んでいてもよい。一実施形態では、第１のブロック層２１０はＳｉＯ２を含む。一実施形態では、第１のブロック層２１０はすべてＳｉＯ２である。第１のブロック層２１０は、第２のブロック層２１２と共に、トラップ層２０８とバリアメタル２１４およびワード線材料２１６によって形成されたゲート電極との間に非導電性バリアを形成する。第１のブロック層２１０は、メモリセル２００の形成中に形成されるチャネルの内部に形成されてもよい。
【0044】
第２のブロック層２１２は、第１のブロック層２１０を取り囲む。第２のブロック層２１２は、ＭｇＯを含む。一実施形態では、第２のブロック層２１２はすべてＭｇＯである。一実施形態では、第２のブロック層２１２はＡｌ２Ｏ３を含まない。一実施形態では、第２のブロック層２１２はＳｉＯ２を含まない。一実施形態では、第２のブロック層２１２は、高誘電率（ｈｉｇｈ－ｋ）誘電体層であり、第１のブロック層２１０と組み合わされて、トラップ層２０８とバリアメタル２１４およびワード線材料２１６によって形成されたゲート電極との間にメモリセル２００のブロック構造を形成する。第２のブロック層２１２は、第１のブロック層２１０上に形成されてもよい。
【0045】
第２のブロック層２１２は、第２のブロック層のアニールによって実現される結晶構造を有してもよい。結晶構造は、第２のブロック層内のＭｇＯの急速熱アニール（ＲＴＡ）から生じ得る。結晶構造は、第２のブロック層２１２がメモリセル２００のブロック構造においてｈｉｇｈ－ｋ層としての機能に適し得る特性を実現することができる。一実施形態では、ＭｇＯの結晶構造は、９００℃未満の温度でのＲＴＡまたは炉アニールから生じ得る。一実施形態では、ＭｇＯの結晶構造は、８００℃未満の温度でのＲＴＡから生じ得る。別の実施形態では、ＭｇＯの結晶構造は、６００℃未満の温度でのＲＴＡから生じ得る。ＭｇＯの結晶構造は、１０または約１０のｋ値の誘電率を実現することができる。ＭｇＯの結晶構造は、７ｅＶもしくは約７ｅＶ、または８ｅＶもしくは約８ｅＶのバンドギャップを実現することができる。
【0046】
バリアメタル２１４は、第２のブロック層２１２を取り囲む。バリアメタル２１４は、任意の適切な材料、またはＴａＮ、ＴｉＮなどの回路内のゲート用の材料を含むことができる。一実施形態では、バリアメタル２１４はＴｉＮを含む。一実施形態では、バリアメタル２１４は、すべてＴｉＮからなる。
【0047】
ワード線材料２１６はバリアメタル２１４と接触する。ワード線材料２１６は、例えばタングステンを含んでもよい。一実施形態では、ワード線材料２１６はタングステンである。ワード線材料２１６は、メモリセル２００がＮＡＮＤデバイスの記憶機能の一部としてアクセスおよび読み出すことができる情報の保存を実現するようＮＡＮＤデバイスの配線に接続する。
【0048】
図３は、一実施形態による３Ｄ ＮＡＮＤデバイス３００の概略図を示す。３Ｄ ＮＡＮＤデバイス３００は、ＣｕＡ構造を有する。ＮＡＮＤデバイス３００は、下地回路３０２と、複数のメモリセル２００とを含む。メモリセル２００は、交互の誘電体層３０６と導電層３０８からなる層構造３０４内に配置されてもよい。
【0049】
下地回路３０２は、１つまたは複数の集積回路を含むことができる。一実施形態では、１つまたは複数の集積回路はＣＭＯＳ回路を含む。下地回路３０２は、３Ｄ ＮＡＮＤデバイス３００のメモリセル２００の内容を制御または解釈するための１つまたは複数の回路を含むことができる。一実施形態では、下地回路３０２は、３Ｄ ＮＡＮＤデバイスの１つまたは複数の周辺回路を含む。一実施形態では、下地回路３０２は、感熱性の１つまたは複数の要素、例えば９００℃を超える温度で凝集しやすい１つまたは複数の要素を含むことがある。一実施形態では、１つまたは複数の感熱性の要素は、ＮＡＮＤデバイス３００の周辺回路を含む。
【0050】
複数のメモリセル２００は、図２の断面図に示し、上述したメモリセルである。複数のメモリセル２００の各々は、形状が円筒であり、下地回路３０２から離れて延びる。図３に示す実施形態では、メモリセル２００は、下地回路３０２の平面に対して垂直に延びる。複数のメモリセル２００が、下地回路３０２により制御されるかまたはその内容が解釈され得るように、複数のメモリセル２００を下地回路３０２に機能的に接続することができる。
【0051】
複数のメモリセル２００は、層構造３０４を通るチャネル内に配置されてもよい。層構造３０４は、交互の誘電体層３０６と導電層３０８からなる。一実施形態では、誘電体層３０６はＳｉＯ２である。一実施形態では、導電層３０８はタングステンである。一実施形態では、導電層３０８は、３Ｄ ＮＡＮＤデバイス３００内のメモリセル２００の制御ゲートとして機能する。
【0052】
例
２ｎｍまたは４ｎｍの厚さのＭｇＯの膜を、いくつかのシリコン基板上に２５０℃で堆積させた。次いで、図４のグラフに示すように、膜を約４００℃～約８００℃の範囲の温度で加熱することによってアニールした。アニール後、エッチング前後のＭｇＯ膜の厚さを測定することにより、ＭｇＯ膜のエッチング速度を測定した。エッチング速度を測定したのは、エッチング速度が、低いエッチング速度のＭｇＯ膜が一般に高い結晶性を有するという結晶性の間接的な測定値であるためである。高い結晶性が、大きい誘電率ｋ値および大きいバンドギャップをもたらすと考えられる。図４に示す相対的なエッチング速度の結果は、４ｎｍのＭｇＯ膜が約６００℃のアニール温度で開始すると高く結晶化され、２ｎｍのＭｇＯ膜が約８００℃のアニール温度で開始すると高く結晶化されることを示している。
２ｎｍまたは４ｎｍの厚さのＭｇＯの膜を、いくつかのシリコン基板上に２５０℃で堆積させた。次いで、図４のグラフに示すように、膜を約４００℃～約８００℃の範囲の温度で加熱することによってアニールした。アニール後、エッチング前後のＭｇＯ膜の厚さを測定することにより、ＭｇＯ膜のエッチング速度を測定した。エッチング速度を測定したのは、エッチング速度が、低いエッチング速度のＭｇＯ膜が一般に高い結晶性を有するという結晶性の間接的な測定値であるためである。高い結晶性が、大きい誘電率ｋ値および大きいバンドギャップをもたらすと考えられる。図４に示す相対的なエッチング速度の結果は、４ｎｍのＭｇＯ膜が約６００℃のアニール温度で開始すると高く結晶化され、２ｎｍのＭｇＯ膜が約８００℃のアニール温度で開始すると高く結晶化されることを示している。
【0053】
態様：
態様１～１１のいずれかを態様１２～１９のいずれかと組み合わせることができることが理解される。
態様１～１１のいずれかを態様１２～１９のいずれかと組み合わせることができることが理解される。
【0054】
態様１．ＮＡＮＤメモリデバイスを製造する方法は、
チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
第２のブロック層をアニールすることと、
第２のブロック層上にバリアメタルを堆積することと、
バリアメタル上にワード線材料を堆積することと
を含む。
チャネル層を堆積することと、
トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を備える第１のブロック層を堆積することと、
第１のブロック層上にＭｇＯを備える第２のブロック層を堆積することと、
第２のブロック層をアニールすることと、
第２のブロック層上にバリアメタルを堆積することと、
バリアメタル上にワード線材料を堆積することと
を含む。
【0055】
態様２．チャネル層が集積回路の上方に堆積される、態様１に記載の方法。
【0056】
態様３．集積回路が、ＮＡＮＤメモリデバイスの周辺回路である、態様２に記載の方法。
【0057】
態様４．ＮＡＮＤメモリデバイスが三次元ＮＡＮＤメモリデバイスである、態様１～３のいずれかに記載の方法。
【0058】
態様５．ＮＡＮＤメモリデバイスの温度が方法中に９００℃を超えない、態様１～４のいずれかに記載の方法。
【0059】
態様６．ＮＡＮＤメモリデバイスの温度が、第２のブロック層のアニール中に８００℃を超えない、態様１～５のいずれかに記載の方法。
【0060】
態様７．第２のブロック層をアニールすることが急速熱アニールまたは炉アニールのうちの１つを含む、態様１～６のいずれかに記載の方法。
【0061】
態様８．第２のブロック層を堆積することが、固相Ｍｇ前駆体または液相Ｍｇ前駆体を提供することを含む、態様１～７のいずれかに記載の方法。
【0062】
態様９．第１のブロック層がＳｉＯ２からなり、第２のブロック層がＭｇＯからなる、態様１～８のいずれかに記載の方法。
【0063】
態様１０．第１のブロック層を堆積することがＳｉＯ２の原子層堆積を含み、第２のブロック層を堆積することがＭｇＯの原子層堆積を含む、態様１～９のいずれかに記載の方法。
【0064】
態様１１．第２のブロック層をアニールした後、ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、態様１～１０のいずれかに記載の方法。
【0065】
態様１２． 下地集積回路と
下地集積回路の上方に配置された複数のメモリセルであって、メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
下地集積回路の上方に配置された複数のメモリセルであって、メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を備える第１のブロック層と、
第１のブロック層上に配置された、ＭｇＯを備える第２のブロック層と、
第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
【0066】
態様１３．第２のブロック層がシリカを含まない、態様１２に記載の３Ｄ ＮＡＮＤメモリデバイス。
【0067】
態様１４．第２のブロック層がＭｇＯからなる、態様１２～１３のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
【0068】
態様１５．ＭｇＯが、結晶化ＭｇＯである、態様１２～１４のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
【0069】
態様１６．ＭｇＯの結晶性が、９００℃以下の温度でのアニールによって改善される、態様１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
【0070】
態様１７．ＭｇＯの結晶性が、８００℃以下の温度でのアニールによって改善される、態様１５に記載の３Ｄ ＮＡＮＤメモリデバイス。
【0071】
態様１８．ＭｇＯが、１０または約１０のｋ値および７ｅＶまたは約７ｅＶのバンドギャップを有する、態様１２～１７のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
【0072】
態様１９．メモリセルの各々が、チャネル層およびトンネル誘電体層をさらに含む、態様１２～１８のいずれかに記載の３Ｄ ＮＡＮＤメモリデバイス。
【0073】
本出願で開示される実施例は、すべての点で例示的であり、限定的ではないと見なされるべきである。本発明の範囲は、前述の説明ではなく添付の特許請求の範囲によって示され、特許請求の範囲と同等の意味および範囲内にあるすべての変更は、特許請求の範囲に包含されるものとする。
【図1】
【図2】
【図3】
【図4】
【手続補正書】
【提出日】2022-03-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
チャネル層を堆積することと、トンネル誘電体層を堆積することと、
トラップ層を堆積することと、
ＳｉＯ２を含む第１のブロック層を堆積することと、
第１のブロック層上にＭｇＯを含む第２のブロック層を堆積することと、
第２のブロック層をアニールすることと、
第２のブロック層上にバリアメタルを堆積することと、
バリアメタル上にワード線材料を堆積することと
を含む、ＮＡＮＤメモリデバイスを製造する方法。
【請求項2】
チャネル層が集積回路の上方に堆積される、請求項１に記載の方法。
【請求項3】
ＮＡＮＤメモリデバイスの温度が、前記方法中に９００℃を超えない、請求項１又は２に記載の方法。
【請求項4】
ＮＡＮＤメモリデバイスの温度が、第２のブロック層のアニール中に８００℃を超えない、請求項１から３のいずれか一項に記載の方法。
【請求項5】
第１のブロック層がＳｉＯ２からなり、第２のブロック層がＭｇＯからなる、請求項１から４のいずれか一項に記載の方法。
【請求項6】
第２のブロック層をアニールした後、ＭｇＯが、１０又は約１０のｋ値及び７ｅＶ又は約７ｅＶのバンドギャップを有する、請求項１から５のいずれか一項に記載の方法。
【請求項7】
下地となる集積回路と下地となる集積回路の上方に配置された複数のメモリセルであって、メモリセルのそれぞれが、
トラップ層と、
ＳｉＯ２を含む第１のブロック層と、
第１のブロック層上に配置された、ＭｇＯを含む第２のブロック層と、
第２のブロック層上に配置されたバリアメタルと
を含む複数のメモリセルと
を含む、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）メモリデバイス。
【請求項8】
第２のブロック層がシリカを含まない、請求項７に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項9】
ＭｇＯが、１０又は約１０のｋ値及び７ｅＶ又は約７ｅＶのバンドギャップを有する、請求項７又は８に記載の３Ｄ ＮＡＮＤメモリデバイス。
【請求項10】
メモリセルの各々が、チャネル層及びトンネル誘電体層をさらに含む、請求項７から９のいずれか一項に記載の３Ｄ ＮＡＮＤメモリデバイス。
【国際調査報告】