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特表2022-541833水素ブロッキング層を有する3次元メモリデバイスおよびその製作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-27
(54)【発明の名称】水素ブロッキング層を有する3次元メモリデバイスおよびその製作方法
(51)【国際特許分類】
   H01L 27/11582 20170101AFI20220916BHJP
   H01L 27/11556 20170101ALI20220916BHJP
   H01L 21/336 20060101ALI20220916BHJP
   H01L 21/8234 20060101ALI20220916BHJP
   H01L 21/316 20060101ALI20220916BHJP
   H01L 27/11573 20170101ALI20220916BHJP
   H01L 27/11526 20170101ALI20220916BHJP
【FI】
H01L27/11582
H01L27/11556
H01L29/78 371
H01L27/088 E
H01L27/088 H
H01L21/316 X
H01L27/11573
H01L27/11526
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022504247
(86)(22)【出願日】2019-10-12
(85)【翻訳文提出日】2022-01-21
(86)【国際出願番号】 CN2019110752
(87)【国際公開番号】W WO2021068229
(87)【国際公開日】2021-04-15
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Yangtze Memory Technologies Co.,Ltd.
【住所又は居所原語表記】No.88 Weilai 3rd Road,East Lake High-tech Development Zone,Wuhan,Hubei,China
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジュン・リウ
【テーマコード(参考)】
5F048
5F058
5F083
5F101
【Fターム(参考)】
5F048AA01
5F048AB01
5F048AB03
5F048AC01
5F048BA01
5F048BA14
5F048BA15
5F048BB05
5F048BB08
5F048BB09
5F048BC15
5F048BD07
5F048BF02
5F048BF06
5F048BF07
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F058BC03
5F058BF04
5F058BF37
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083GA09
5F083GA10
5F083GA25
5F083GA27
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA06
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA53
5F083JA56
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA16
5F083PR21
5F083PR25
5F083PR33
5F083PR34
5F083PR40
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH02
5F101BH11
5F101BH16
5F101BH21
(57)【要約】
3次元(3D)メモリデバイスの実施形態は、水素ブロッキング層を有しており、その製作方法が開示されている。例では、3Dメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するNANDメモリストリングのアレイと、NANDメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層であって、水素ブロッキング層は、水素のガス放出を阻止するように構成されている、水素ブロッキング層とを含む。
【特許請求の範囲】
【請求項1】
3次元(3D)メモリデバイスであって、
基板と、
前記基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、
前記メモリスタックを通って垂直方向にそれぞれ延在するNANDメモリストリングのアレイと、
前記NANDメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、
前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触している半導体層と、
前記半導体層の上方のパッドアウト相互接続層と、
垂直方向に前記半導体層と前記パッドアウト相互接続層との間の水素ブロッキング層であって、水素のガス放出を阻止するように構成されている、水素ブロッキング層と
を含む、3次元(3D)メモリデバイス。
【請求項2】
前記水素ブロッキング層は、高誘電率(高k)誘電材料を含む、請求項1に記載の3Dメモリデバイス。
【請求項3】
前記高k誘電材料は、酸化アルミニウムを含む、請求項2に記載の3Dメモリデバイス。
【請求項4】
前記水素ブロッキング層の厚さは、約1nmから約100nmの間にある、請求項1から3のいずれか一項に記載の3Dメモリデバイス。
【請求項5】
前記水素ブロッキング層は、横方向に延在し、前記半導体層を被覆している、請求項1から4のいずれか一項に記載の3Dメモリデバイス。
【請求項6】
前記水素ブロッキング層は、前記3Dメモリデバイスの製作の間に、前記ロジックプロセス互換型デバイスから前記パッドアウト相互接続層の中へのまたは前記パッドアウト相互接続層を越える前記水素のガス放出を阻止するように構成されている、請求項1から5のいずれか一項に記載の3Dメモリデバイス。
【請求項7】
前記NANDメモリストリングのアレイの上方の第1のボンディング層であって、複数の第1のボンディングコンタクトを含む、第1のボンディング層と、
前記ロジックプロセス互換型デバイスの下方および前記第1のボンディング層の上方の第2のボンディング層であって、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、
垂直方向に前記第1のボンディング層と前記第2のボンディング層との間のボンディング界面であって、前記第1のボンディングコンタクトは、前記ボンディング界面において、前記第2のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項1から6のいずれか一項に記載の3Dメモリデバイス。
【請求項8】
前記3Dメモリデバイスは、
垂直方向に前記NANDメモリストリングのアレイと前記第1のボンディング層との間の第1の相互接続層と、
垂直方向に前記第2のボンディング層と前記ロジックプロセス互換型デバイスとの間の第2の相互接続層と
をさらに含み、
前記ロジックプロセス互換型デバイスは、前記第1および第2の相互接続層および前記第1および第2のボンディングコンタクトを通して、前記NANDメモリストリングのアレイに電気的に接続されている、請求項7に記載の3Dメモリデバイス。
【請求項9】
前記3Dメモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記水素ブロッキング層および前記半導体層を通って垂直方向に延在し、前記パッドアウト相互接続層および前記第2の相互接続層を電気的に接続する、請求項8に記載の3Dメモリデバイス。
【請求項10】
前記コンタクトと前記水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む、請求項9に記載の3Dメモリデバイス。
【請求項11】
前記半導体層は、単結晶シリコンを含む、請求項1から10のいずれか一項に記載の3Dメモリデバイス。
【請求項12】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項1から11のいずれか一項に記載の3Dメモリデバイス。
【請求項13】
前記不動態化層は、窒化ケイ素を含む、請求項12に記載の3Dメモリデバイス。
【請求項14】
3次元(3D)メモリデバイスであって、
基板と、
前記基板の上方の第1の水素ブロッキング層と、
前記第1の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、
前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触している半導体層と、
前記半導体層の上方の第2の水素ブロッキング層と、
前記第2の水素ブロッキング層の上方のパッドアウト相互接続層と
を含み、
前記第1の水素ブロッキング層および前記第2の水素ブロッキング層は、前記3Dメモリデバイスの製作の間に、前記ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている、3次元(3D)メモリデバイス。
【請求項15】
前記第1および第2の水素ブロッキング層のそれぞれは、高誘電率(高k)誘電材料を含む、請求項14に記載の3Dメモリデバイス。
【請求項16】
前記高k誘電材料は、酸化アルミニウムを含む、請求項15に記載の3Dメモリデバイス。
【請求項17】
前記第1および第2の水素ブロッキング層のそれぞれの厚さは、約1nmから約100nmの間にある、請求項14から16のいずれか一項に記載の3Dメモリデバイス。
【請求項18】
前記第1および第2の水素ブロッキング層は、横方向に延在し、垂直方向に前記ロジックプロセス互換型デバイスをカプセル化している、請求項14から17のいずれか一項に記載の3Dメモリデバイス。
【請求項19】
前記3Dメモリデバイスは、
前記基板の上方の第1のボンディング層であって、複数の第1のボンディングコンタクトを含む、第1のボンディング層と、
前記ロジックプロセス互換型デバイスの下方のおよび前記第1のボンディング層の上方の第2のボンディング層であって、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、
垂直方向に前記第1のボンディング層と前記第2のボンディング層との間のボンディング界面であって、前記第1のボンディングコンタクトは、前記ボンディング界面において、前記第2のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項14から18のいずれか一項に記載の3Dメモリデバイス。
【請求項20】
前記第1の水素ブロッキング層は、垂直方向に前記第2のボンディング層と前記ロジックプロセス互換型デバイスとの間にある、請求項19に記載の3Dメモリデバイス。
【請求項21】
前記3Dメモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記第2の水素ブロッキング層および前記半導体層を通って垂直方向に延在している、請求項19または20に記載の3Dメモリデバイス。
【請求項22】
前記コンタクトと前記第2の水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む、請求項21に記載の3Dメモリデバイス。
【請求項23】
前記半導体層は、単結晶シリコンを含む、請求項14から22のいずれか一項に記載の3Dメモリデバイス。
【請求項24】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項14から23のいずれか一項に記載の3Dメモリデバイス。
【請求項25】
前記不動態化層は、窒化ケイ素を含む、請求項24に記載の3Dメモリデバイス。
【請求項26】
3次元(3D)メモリデバイスを形成するための方法であって、
第1の基板の上方に、垂直方向にそれぞれ延在するNANDメモリストリングのアレイを形成するステップと、
第2の基板の上に複数のロジックプロセス互換型デバイスを形成するステップと、
前記第1の基板および前記第2の基板を向かい合った様式で結合するステップであって、前記ロジックプロセス互換型デバイスは、前記結合するステップの後に前記NANDメモリストリングのアレイの上方にある、ステップと、
前記第2の基板を薄くし、前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触した半導体層を形成するステップと、
前記半導体層の上方に第1の水素ブロッキング層を形成するステップであって、前記第1の水素ブロッキング層は、高誘電率(高k)誘電材料を含む、ステップと
を含む、方法。
【請求項27】
前記方法は、
前記第1の水素ブロッキング層の上方にパッドアウト相互接続層を形成するステップと、
前記ロジックプロセス互換型デバイスの中へ水素を拡散するために前記パッドアウト相互接続層をアニーリングするステップと
をさらに含み、
前記第1の水素ブロッキング層は、前記アニーリングするステップの後に、前記ロジックプロセス互換型デバイスから前記パッドアウト相互接続層の中への、または前記パッドアウト相互接続層を越える前記水素のガス放出を阻止する、請求項26に記載の方法。
【請求項28】
前記方法は、前記アニーリングするステップの前に、前記パッドアウト相互接続層の上方に不動態化層を形成するステップをさらに含み、前記不動態化層は、水素に富む窒化ケイ素を含む、請求項27に記載の方法。
【請求項29】
前記方法は、前記アニーリングするステップの前に、前記パッドアウト相互接続層の中へ水素を注入するステップをさらに含む、請求項27または28に記載の方法。
【請求項30】
前記パッドアウト相互接続層を形成するステップの前に、前記パッドアウト相互接続層に電気的に接続されるように、前記第1の水素ブロッキング層および前記半導体層を通って垂直方向に延在するコンタクトを形成するステップをさらに含む、請求項27から29のいずれか一項に記載の方法。
【請求項31】
前記コンタクトと前記第1の水素ブロッキング層との間に水素ブロッキングスペーサを形成するステップをさらに含む、請求項30に記載の方法。
【請求項32】
前記方法は、前記第2の基板の上の前記ロジックプロセス互換型デバイスの上方に第2の水素ブロッキング層を形成するステップをさらに含み、前記第2の水素ブロッキング層は、高k誘電材料を含み、前記アニーリングするステップの後に、前記ロジックプロセス互換型デバイスからの前記水素のガス放出を阻止する、請求項27から31のいずれか一項に記載の方法。
【請求項33】
前記第1の基板の上方の前記NANDメモリストリングのアレイの上方に第1の相互接続層を形成するステップと、
前記第1の相互接続層の上方に第1のボンディング層を形成するステップであって、前記第1のボンディング層は、複数の第1のボンディングコンタクトを含む、ステップと、
前記第2の基板の上の前記ロジックプロセス互換型デバイスの上方に第2の相互接続層を形成するステップと、
前記第2の相互接続層の上方に第2のボンディング層を形成するステップであって、前記第2のボンディング層は、複数の第2のボンディングコンタクトを含む、ステップと
をさらに含む、請求項26から32のいずれか一項に記載の方法。
【請求項34】
前記結合するステップは、前記第1のボンディング層および前記第2のボンディング層のハイブリッドボンディングを含み、前記第1のボンディングコンタクトが、ボンディング界面において前記第2のボンディングコンタクトと接触しているようになっている、請求項33に記載の方法。
【請求項35】
前記第1の水素ブロッキング層の前記高k誘電材料は、酸化アルミニウムを含む、請求項26から34のいずれか一項に記載の方法。
【請求項36】
前記第1の水素ブロッキング層の厚さは、約1nmから約100nmの間にある、請求項26から35のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、3次元(3D)メモリデバイスおよびその製作方法に関する。
【背景技術】
【0002】
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難でコストがかかるようになる。結果として、平面的なメモリセルに関するメモリ密度は、上限に接近する。
【0003】
3Dメモリアーキテクチャーは、平面的なメモリセルの密度限界に対処することが可能である。3Dメモリアーキテクチャーは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【0004】
水素ブロッキング層を有する3Dメモリデバイスの実施形態およびその製作方法が、本明細書で開示されている
【0005】
1つの例において、3Dメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するNANDメモリストリングのアレイと、NANDメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層であって、水素ブロッキング層は、水素のガス放出を阻止するように構成されている、水素ブロッキング層とを含む。
【0006】
別の例において、3Dメモリデバイスは、基板と、基板の上方の第1の水素ブロッキング層と、第1の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方の第2の水素ブロッキング層と、第2の水素ブロッキング層の上方のパッドアウト相互接続層とを含む。第1の水素ブロッキング層および第2の水素ブロッキング層は、3Dメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている。
【0007】
さらに別の例において、3Dメモリデバイスを形成するための方法が開示されている。第1の基板の上方に、垂直方向にそれぞれ延在するNANDメモリストリングのアレイが形成される。複数のロジックプロセス互換型デバイスが、第2の基板の上に形成される。第1の基板および第2の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスは、結合するステップの後にNANDメモリストリングのアレイの上方にある。第2の基板が薄くされ、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触した半導体層を形成する。
【0008】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【0009】
図1A】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスの断面の概略図である。
図1B】いくつかの実施形態による、2つの水素ブロッキング層を有する例示的な3Dメモリデバイスの断面の概略図である。
図2A】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスの概略平面図である。
図2B】いくつかの実施形態による、2つの水素ブロッキング層を有する例示的な3Dメモリデバイスの概略平面図である。
図3A】いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
図3B】いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
図4A】いくつかの実施形態による、3D NANDメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
図4B】いくつかの実施形態による、3D NANDメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
図5A】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスを形成するための製作プロセスを図示する図である。
図5B】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスを形成するための製作プロセスを図示する図である。
図5C】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスを形成するための製作プロセスを図示する図である。
図5D】いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスを形成するための製作プロセスを図示する図である。
図6】いくつかの実施形態による、水素ブロッキング層を有する3Dメモリデバイスを形成するための例示的な方法のフローチャートである。
図7】いくつかの実施形態による、3Dメモリデバイスの製作の間に水素ブロッキング層によって水素のガス放出を阻止するための例示的な方法のフローチャートである。
【発明を実施するための形態】
【0010】
本開示の実施形態が、添付の図面を参照して説明されることとなる。
【0011】
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
【0012】
本明細書における「1つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
【0013】
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「1つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「a」、「an」、または「the」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
【0014】
本開示における「の上に」、「の上方に(above)」、および「の上方に(over)」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に(above)」または「の上方に(over)」は、何か「の上方に(above)」または「の上方に(over)」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に(above)」または「の上方に(over)」(すなわち、何かの上に直接的に)あることを意味することも含むことが可能であるということが容易に理解されるべきである。
【0015】
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する1つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得(90度回転させられるか、または、他の配向で)、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
【0016】
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
【0017】
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において(または、上部表面および底部表面において)、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および/または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に1つまたは複数の層を含むことが可能であり、ならびに/または、その上に、その上方に、および/もしくはその下方に、1つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、1つまたは複数の導体および接触層(相互接続ラインおよび/またはビアコンタクトが、その中に形成されている)ならびに1つまたは複数の誘電体層を含むことが可能である。
【0018】
本明細書で使用されているように、「公称の/公称的に」という用語は、所望の値の上方および/または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の(または、ターゲット)値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の10~30%(たとえば、値の±10%、±20%、または±30%)以内で変化する所与の量の値を示すことが可能である。
【0019】
本明細書で使用されているように、「3D NANDメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリセルトランジスタの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の/垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
【0020】
いくつかの既存の3Dメモリデバイスにおいて、3D NANDメモリストリングアレイおよび周辺回路が、2つの別個のウエハの上に形成され、一緒に結合される。パッドアウトが、3D NANDセルアレイウエハを通して達成される。しかし、セルアレイウエハパッドアウトは、セルアレイの外側にコンタクトを置かなければならないので、アレイ効率が大きく影響を受ける可能性がある。メモリセルアレイ効率を改善するために、パッドアウトに利用可能なより大きいチップ面積に起因して、パッドアウトが、周辺回路ウエハを通して実装される。しかし、パッドアウトアニーリングに起因する水素ガス放出は、ダングリングボンドの存在に起因して、トランジスタの電気的性能を劣化させる可能性があり、ダングリングボンドは、パッドアウトアニーリングの後に、水素によって破壊されるはずである。水素は、水素ガス放出の形態で、3Dメモリデバイスから放出され得る。
【0021】
本開示によるさまざまな実施形態は、1つまたは複数の水素ブロッキング層を有する3Dメモリデバイスを提供し、1つまたは複数の水素ブロッキング層は、パッドアウトアニーリングに起因するロジックプロセス互換型デバイス(たとえば、トランジスタ)からの水素ガス放出を阻止し、それによって、ダングリングボンドの存在を抑制し、3Dメモリデバイスの電気的性能を改善する。いくつかの実施形態において、ロジックプロセス互換型デバイスは、水素ブロッキング層(および、いくつかのケースでは、水素ブロッキング層を通るコンタクトを取り囲む水素ブロッキングスペース)によって完全にカプセル化され、パッドアウト相互接続層を通る水素ガス放出を防止する。結果として、周辺回路ウエハを通したパッドアウトが可能にされ、メモリセルアレイ効率を改善することが可能である。
【0022】
図1Aは、いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイス100の断面の概略図を図示している。3Dメモリデバイス100は、結合されたチップの例を表している。3Dメモリデバイス100のコンポーネント(たとえば、ロジックプロセス互換型デバイスおよびNANDメモリ)は、異なる基板の上に別個に形成され、次いで、結合されたチップを形成するために接合され得る。3Dメモリデバイス100は、NANDメモリ、たとえば、NANDメモリセルのアレイを有する第1の半導体構造体102を含むことが可能である。すなわち、第1の半導体構造体102は、NANDフラッシュメモリであることが可能であり、メモリセルは、NANDフラッシュメモリの中に、3D NANDメモリストリングのアレイおよび/または2次元(2D)NANDメモリセルのアレイの形態で提供されている。NANDメモリセルは、ページへとまとめられ得、次いで、ページは、ブロックへとまとめられ、ブロックの中のそれぞれのNANDメモリセルは、ビットライン(BL)と呼ばれる別個のラインに電気的に接続されている。NANDメモリセルの中において同じ位置を有するすべてのセルは、ワードライン(WL)によって制御ゲートを通して電気的に接続され得る。いくつかの実施形態において、メモリ平面は、同じビットラインを通して電気的に接続されている特定の数のメモリブロックを含有している。
【0023】
いくつかの実施形態において、NANDメモリセルのアレイは、3D NANDメモリストリングのアレイであり、そのそれぞれは、メモリスタックを通して基板の上方に垂直方向に(3Dに)延在している。3D NAND技術(たとえば、メモリスタックの中の層/階層の数)に応じて、3D NANDメモリストリングは、典型的に、32個から256個のNANDメモリセルを含み、そのそれぞれは、フローティングゲートトランジスタまたは電荷トラップトランジスタを含む。いくつかの実施形態において、NANDメモリセルのアレイは、2D NANDメモリセルのアレイであり、そのそれぞれは、フローティングゲートトランジスタを含む。2D NANDメモリセルのアレイは、複数の2D NANDメモリストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリセル(たとえば、32個から128個のメモリセル)(NANDゲートに似ている)および2つの選択トランジスタを含む。それぞれの2D NANDメモリストリングは、いくつかの実施形態によれば、基板の上の同じ平面の中に(2Dに)配置されている。
【0024】
また、3Dメモリデバイス100は、NANDメモリを含む第1の半導体構造体102の上方に、ロジックプロセス互換型デバイスを含む第2の半導体構造体104を含むことが可能である。いくつかの実施形態において、第2の半導体構造体104の中のロジックプロセス互換型デバイスは、ロジックデバイスのための製作プロセスに匹敵する方式で製作され得る任意の半導体デバイスを含む。たとえば、ロジックプロセス互換型デバイスは、プロセッサー、コントローラー、ランダム-アクセスメモリ(RAM)(たとえば、ダイナミックRAM(DRAM)またはスタティック(SRAM))、および、メモリデバイスの周辺回路を含むことが可能であり、そのそれぞれは、複数のトランジスタを含む。いくつかの実施形態において、ロジックプロセス互換型デバイスは、プロセッサー、RAMセルのアレイ、および/または、NANDメモリセルのアレイのための周辺回路(たとえば、第1の半導体構造体102の中に含まれている)を含む。いくつかの実施形態において、ロジックプロセス互換型デバイスは、相補型金属酸化膜半導体(CMOS)技術を使用して形成される。ロジックプロセス互換型デバイスは、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)によって実装され、高い速度を実現することが可能である。
【0025】
いくつかの実施形態において、第2の半導体構造体104の中のロジックプロセス互換型デバイスは、フラッシュメモリコントローラーを含み、フラッシュメモリコントローラーは、フラッシュメモリ(NANDフラッシュメモリまたはNORフラッシュメモリのいずれか)の中に記憶されたデータを管理し、ホスト(たとえば、コンピューティングデバイスまたは任意の他の電子デバイスのプロセッサー)と通信することが可能である。いくつかの実施形態において、フラッシュメモリコントローラーは、セキュアデジタル(SD)カード、コンパクトフラッシュ(登録商標)(CF)カード、USBフラッシュドライブ、または、電子デバイス(たとえば、パーソナルコンピューター、デジタルカメラ、モバイルフォンなど)において使用するための他のメディアなどのような低デューティーサイクル環境において動作するように設計されている。いくつかの実施形態において、フラッシュメモリコントローラーは、モバイルデバイス(たとえば、スマートフォン、タブレット、ラップトップコンピューターなど)のためのデータストレージとして使用されるソリッドステートドライブ(SSD)または埋め込み用マルチメディアカード(eMMC)などおよびエンタープライズストレージアレイのような高デューティーサイクル環境において動作するように設計されている。フラッシュメモリコントローラーは、フラッシュメモリ(たとえば、図1Aの中の第1の半導体構造体102のNANDメモリ)の動作(たとえば、読み取り動作、書き込み動作、消去動作、およびプログラム動作など)を制御するように構成され得る。また、フラッシュメモリコントローラーは、それに限定されないが、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、ウェアレベリングなどを含む、フラッシュメモリの中に記憶されたまたは記憶されることとなるデータに関して、さまざまな機能を管理するように構成され得る。いくつかの実施形態において、フラッシュメモリコントローラーは、フラッシュメモリから読み取られたデータまたはフラッシュメモリに書き込まれたデータに関して、エラー訂正コード(ECC)を処理するようにさらに構成されている。たとえば、フラッシュメモリをフォーマットすることなど、任意の他の適切な機能が、同様にフラッシュメモリコントローラーによって実施され得る。
【0026】
いくつかの実施形態において、第2の半導体構造体104の中のロジックプロセス互換型デバイスは、図1Aの中の第1の半導体構造体102のNANDメモリの周辺回路(制御およびセンシング回路としても知られる)を含む。周辺回路は、NANDメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、センスアンプ、ドライバー(たとえば、ワードラインドライバー)、チャージポンプ、電流もしくは電圧リファレンス、または、回路(たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ)の任意のアクティブもしくはパッシブコンポーネントのうちの1つまたは複数を含むことが可能である。
【0027】
ロジックデバイス/回路の他に、第2の半導体構造体104の中のロジックプロセス互換型デバイスは、また、ロジックプロセスと互換可能なRAM(たとえば、SRAMおよびDRAMなど)を含むことが可能である。いくつかの実施形態において、SRAMは、論理回路(たとえば、プロセッサー、コントローラー、および周辺回路)の同じ基板の上に一体化されており、より幅広いバスおよびより速い動作速度を可能にし、それは、「オン-ダイのSRAM」としても知られている。SRAMのメモリコントローラーは、周辺回路の一部として埋め込まれ得る。いくつかの実施形態において、それぞれのSRAMセルは、プラスまたはマイナスの電荷としてデータのビットを記憶するための複数のトランジスタ、および、それへのアクセスを制御する1つまたは複数のトランジスタを含む。1つの例において、それぞれのSRAMセルは、6つのトランジスタ(たとえば、金属酸化膜半導体電界効果トランジスタ(MOSFET))、たとえば、データのビットを記憶するための4つのトランジスタ、および、データへのアクセスを制御するための2つのトランジスタを有している。SRAMセルは、論理回路(たとえば、プロセッサーおよび周辺回路)によって占有されていない(したがって、余剰のスペースが形成されることを必要としない)エリアの中に位置付けすることが可能である。1つの例において、それぞれのDRAMセルは、プラスまたはマイナスの電荷としてデータのビットを記憶するためのキャパシタ、および、それへのアクセスを制御する1つまたは複数のトランジスタを含む。たとえば、それぞれのDRAMセルは、1トランジスタ1キャパシタ(1T1C)セルであることが可能である。オン-ダイのRAM(たとえば、オン-ダイのDRAMおよび/またはオン-ダイのSRAM)は、1つまたは複数のキャッシュ(たとえば、インストラクションキャッシュまたはデータキャッシュ)および/またはデータバッファーとして使用される、3Dメモリデバイス100の高速動作を可能にすることができる。また、SRAMおよび/またはDRAMセルは、論理回路によって占有されていない(したがって、余剰のスペースが形成されることを必要としない)エリアの中に位置付けすることが可能である。
【0028】
図1Aに示されているように、3Dメモリデバイス100は、垂直方向に第1の半導体構造体102と第2の半導体構造体104との間に、ボンディング界面106をさらに含む。下記に詳細に説明されているように、第1のおよび第2の半導体構造体102および104は、別個に(および、いくつかの実施形態では、並列に)製作され得、第1のおよび第2の半導体構造体102および104のうちの1つを製作するサーマルバジェットが、第1のおよび第2の半導体構造体102および104のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部(たとえば、ボンディングコンタクト)が、ボンディング界面106を通して形成され、回路基板(たとえば、プリント回路基板(PCB))の上の長距離のチップ-ツー-チップデータバスとは対照的に、第1の半導体構造体102と第2の半導体構造体104との間で、直接的な短い電気的接続を作製することが可能であり、それによって、チップ界面遅延を回避し、低減されたパワー消費によって高速In/Out(I/O)スループットを実現する。第1の半導体構造体102の中のNANDメモリと第2の半導体構造体104の中のロジックプロセス互換型デバイスとの間のデータ転送は、ボンディング界面106を横切る相互接続部(たとえば、ボンディングコンタクト)を通して実施され得る。第1および第2の半導体構造体102および104を垂直方向に一体化することによって、チップサイズが低減され得、メモリセル密度が増加させられ得る。そのうえ、複数の個別のチップを単一の結合されたチップ(たとえば、3Dメモリデバイス100)へと一体化させることによって、より速いシステム速度およびより小さいPCBサイズが、同様に実現され得る。
【0029】
図1Aに示されているように、ロジックプロセス互換型デバイスを有する第2の半導体構造体104が、NANDメモリを有する第1の半導体構造体102の上方にあるので、3Dメモリデバイス100のパッドアウトが、第2の半導体構造体104の上方で実現され得る。パッドアウトアニーリングプロセスに起因する水素ガス放出を軽減または防止するために、第2の半導体構造体104は、ロジックプロセス互換型デバイスの上方に水素ブロッキング層108を含む。下記に詳細に説明されているように、水素ブロッキング層108は、いくつかの実施形態によれば、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層108は、3Dメモリデバイス100の製作の間に、とりわけ、パッドアウト相互接続層をアニーリングするときに、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層108は、酸化アルミニウム(Al)などのような高誘電率(高k)誘電材料を含む。すなわち、水素ブロッキング層108は、高k誘電体層、たとえば、酸化アルミニウム層であることが可能である。高k誘電体層(たとえば、酸化アルミニウム層など)は、その材料特質に起因して水素のガス放出を阻止することが可能であり、また、下にある金属相互接続部をシールドし、カップリング効果を回避することが可能である。水素ブロッキング層108は、副層を含む複合層であることが可能であるということが理解される。副層は、すべて高k誘電体副層であることが可能であり、または、いくつかの実施形態によれば、副層のサブセットのみが高k誘電体副層であり、一方では、他の副層は高k誘電体副層ではない。
【0030】
2つ以上の水素ブロッキング層が第2の半導体構造体104の中に含まれ得るということが理解される。図1Bは、いくつかの実施形態による、水素ブロッキング層を有する別の例示的な3Dメモリデバイス101の断面の概略図を図示している。ロジックプロセス互換型デバイスの上方の水素ブロッキング層108の他に、3Dメモリデバイス101の中の第2の半導体構造体104は、ロジックプロセス互換型デバイスの下方に別の水素ブロッキング層110をさらに含み、水素ガス放出のためにロジックプロセス互換型デバイスを完全にカプセル化する。水素ブロッキング層108および110は、第2の半導体構造体104のフロントサイドおよびバックサイドの両方において形成され、水素ガス放出の阻止を強化することが可能である。いくつかの実施形態において、水素ブロッキング層110は、垂直方向にロジックプロセス互換型デバイスとボンディング界面106との間に配設されており、それは、また、3Dメモリデバイス101の製作の間に、ボンディング界面106を通して下向きの水素のガス放出を阻止する。いくつかの実施形態において、水素ブロッキング層110は、酸化アルミニウムなどのような高k誘電材料を含む。すなわち、水素ブロッキング層110は、高k誘電体層、たとえば、酸化アルミニウム層であることが可能である。
【0031】
図2Aは、いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイス200の概略平面図を図示している。図1Aに関して上記に説明されている3Dメモリデバイス100の1つの例として、3Dメモリデバイス200は、第1の半導体構造体202と、第1の半導体構造体202の上方にスタックされた第2の半導体構造体204とを含む、結合されたチップである。いくつかの実施形態によれば、第1および第2の半導体構造体202および204は、それらの間のボンディング界面206において接合されている。第2の半導体構造体204は、いくつかの実施形態によれば、下記に詳細に説明されているような水素のガス放出を阻止するように構成された水素ブロッキング層246を含む。図2Aに示されているように、第1の半導体構造体202は、基板208を含むことが可能であり、基板208は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレーター(SOI)、または任意の他の適切な材料を含むことが可能である。3Dメモリデバイス200の中のコンポーネントの空間的関係をさらに図示するために、x軸およびy軸が図2Aに追加されているということが留意される。基板208は、x方向(横方向または幅方向)に横方向に延在している2つの横方向表面(たとえば、上部表面および底部表面)を含む。本明細書で使用されているように、1つのコンポーネント(たとえば、層またはデバイス)が半導体デバイス(たとえば、3Dメモリデバイス200)の別のコンポーネント(たとえば、層またはデバイス)の「上に」、「上方に」、または「下方に」あるかどうかは、基板がy方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板(たとえば、基板208)に対してy方向(垂直方向または厚さ方向)に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
【0032】
図2Aに示されているように、3Dメモリデバイス200の第1の半導体構造体202は、NANDフラッシュメモリを含み、NANDフラッシュメモリの中には、メモリセルが、基板208の上方に3D NANDメモリストリング216のアレイの形態で提供されている。それぞれの3D NANDメモリストリング216は、いくつかの実施形態によれば、導電性層212および誘電体層214をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよび交互配置された導電性層212および誘電体層214は、本明細書で「メモリスタック」210とも称される。いくつかの実施形態によれば、メモリスタック210の中の交互配置された導電性層212および誘電体層214は、垂直方向に交互になっている。換言すれば、メモリスタック210の上部または底部にあるものを除いて、それぞれの導電性層212は、両側において2つの誘電体層214によって隣接され得、それぞれの誘電体層214は、両側において2つの導電性層212によって隣接され得る。導電性層212は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層214は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導電性層212は、それに限定されないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。誘電体層214は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0033】
いくつかの実施形態において、それぞれの3D NANDメモリストリング216は、半導体チャネル220およびメモリフィルム218を含む「電荷トラップ」タイプのNANDメモリストリングである。いくつかの実施形態において、半導体チャネル220は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム218は、トンネリング層、ストレージ層(「電荷トラップ/ストレージ層」としても知られる)、およびメモリブロッキング層を含む、複合誘電体層である。それぞれの3D NANDメモリストリング216は、シリンダー形状(たとえば、ピラー形状)を有することが可能である。いくつかの実施形態によれば、半導体チャネル220、メモリフィルム218のトンネリング層、ストレージ層、およびメモリブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。メモリブロッキング層は、酸化ケイ素、酸窒化ケイ素、高k誘電体、または、それらの任意の組合せを含むことが可能である。1つの例において、メモリブロッキング層は、酸化ケイ素/酸窒化ケイ素/酸化ケイ素(ONO)の複合層を含むことが可能である。別の例において、メモリブロッキング層は、酸化アルミニウム(Al)、酸化ハフニウム(HfO)、酸化ジルコニウム(ZrO)、または酸化タンタル(Ta)層などのような、高k誘電体層を含むことが可能である。
【0034】
いくつかの実施形態において、3D NANDメモリストリング216は、複数の制御ゲート(それぞれがワードラインの一部である)をさらに含む。メモリスタック210の中のそれぞれの導電性層212は、3D NANDメモリストリング216のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの3D NANDメモリストリング216は、垂直方向におけるそれぞれの端部において、2つのプラグ222および224を含む。プラグ222は、半導体材料(たとえば、単結晶シリコンなど)を含むことが可能であり、それは、基板208からエピタキシャル成長させられる。プラグ222は、3D NANDメモリストリング216のソース選択ゲートによって制御されるチャネルとして機能することが可能である。プラグ222は、3D NANDメモリストリング216の下側端部にあり、半導体チャネル220と接触していることが可能である。本明細書で使用されているように、基板208が3Dメモリデバイス200の最も低い平面に位置決めされているときに、コンポーネント(たとえば、3D NANDメモリストリング216)の「上側端部」は、y方向に基板208から遠くに離れている方の端部であり、コンポーネント(たとえば、3D NANDメモリストリング216)の「下側端部」は、y方向に基板208に近い方の端部である。別のプラグ224は、半導体材料(たとえば、ポリシリコン)を含むことが可能である。第1の半導体構造体202の製作の間に3D NANDメモリストリング216の上側端部を被覆することによって、プラグ224は、エッチング停止層として機能し、3D NANDメモリストリング216の中に充填されている誘電体(たとえば、酸化ケイ素および窒化ケイ素など)のエッチングを防止することが可能である。いくつかの実施形態において、プラグ224は、3D NANDメモリストリング216のドレインとして機能する。
【0035】
3D NANDメモリストリング216は、「電荷トラップ」タイプの3D NANDメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの3D NANDメモリストリングであることが可能であるということが理解される。いくつかの実施形態において、「フローティングゲート」タイプの3D NANDメモリストリングのソースプレートとしてのポリシリコン層が、基板208とメモリスタック210との間に形成され得る。
【0036】
いくつかの実施形態において、3Dメモリデバイス200の第1の半導体構造体202は、メモリスタック210および3D NANDメモリストリング216の上方に相互接続層226をさらに含み、メモリスタック210および3D NANDメモリストリング216へおよびそれから、電気信号を転送する。相互接続層226は、複数の相互接続部(本明細書では「コンタクト」とも称される)を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス(ビア)コンタクトを含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン(MEOL)相互接続部およびバックエンドオブライン(BEOL)相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層226は、1つまたは複数の層間誘電体(ILD)層(BEOL用の「金属間誘電体(IMD)層」としても知られる)をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、その中に形成することが可能である。すなわち、相互接続層226は、複数の層間誘電体(ILD)層の中に相互接続ラインおよびビアコンタクトを含むことが可能である。相互接続層226の中の相互接続ラインおよびビアコンタクトは、導電性材料を含むことが可能であり、それは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む。相互接続層226の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率(低k)誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0037】
図2Aに示されているように、3Dメモリデバイス200の第1の半導体構造体202は、ボンディング界面206において、ならびに、相互接続層226およびメモリスタック210(および、それを通る3D NANDメモリストリング216)の上方に、ボンディング層228をさらに含むことが可能である。すなわち、いくつかの実施形態によれば、相互接続層226は、垂直方向に3D NANDメモリストリング216のアレイとボンディング層228との間にある。ボンディング層228は、複数のボンディングコンタクト230と、ボンディングコンタクト230を互いに電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト230は、導電性材料を含むことが可能であり、それは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む。ボンディング層228の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
【0038】
同様に、図2Aに示されているように、3Dメモリデバイス200の第2の半導体構造体204は、また、ボンディング界面206において、および、第1の半導体構造体202のボンディング層228の上方に、ボンディング層232を含むことが可能である。ボンディング層232は、複数のボンディングコンタクト234と、ボンディングコンタクト234を互いに電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト234は、導電性材料を含むことが可能であり、それは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む。ボンディング層232の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
【0039】
上記に説明されているように、第2の半導体構造体204は、ボンディング界面206において、第1の半導体構造体202の上に向かい合った様式で結合され得る。いくつかの実施形態によれば、第1の半導体構造体202のボンディングコンタクト230は、ボンディング界面206において、第2の半導体構造体204のボンディングコンタクト234と接触している。いくつかの実施形態において、ボンディング界面206は、ハイブリッドボンディング(「金属/誘電体ハイブリッドボンディング」としても知られる)の結果として、ボンディング層232とボンディング層228との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術(たとえば、中間層(たとえば、はんだまたは接着剤など)を使用することなく表面同士の間にボンディングを形成する)であり、金属-金属ボンディングおよび誘電体-誘電体ボンディングを同時に取得する。いくつかの実施形態において、ボンディング界面206は、ボンディング層232および228が出会って結合される場所にある。実際には、ボンディング界面206は、第1の半導体構造体202のボンディング層228の上部表面および第2の半導体構造体204のボンディング層232の底部表面を含む、特定の厚さを有する層であることが可能である。
【0040】
いくつかの実施形態において、3Dメモリデバイス200の第2の半導体構造体204は、ボンディング層232の上方に相互接続層236をさらに含み、電気信号を転送する。相互接続層236は、複数の相互接続部(たとえば、MEOL相互接続部およびBEOL相互接続部など)を含むことが可能である。相互接続層236は、1つまたは複数のILD層をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、1つまたは複数のILD層の中に形成することが可能である。相互接続層236の中の相互接続ラインおよびビアコンタクトは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層236の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0041】
いくつかの実施形態において、3Dメモリデバイス200の第2の半導体構造体204は、相互接続層236およびボンディング層232の上方にデバイス層238をさらに含む。デバイス層238は、複数のトランジスタ240をそれぞれ含む複数のロジックプロセス互換型デバイスを含むことが可能である。すなわち、いくつかの実施形態によれば、相互接続層236は、垂直方向にデバイス層238の中のロジックプロセス互換型デバイスとボンディング層232との間にある。いくつかの実施形態において、ロジックプロセス互換型デバイスは、フラッシュメモリコントローラーおよび/または3D NANDメモリストリング216のアレイの周辺回路を含む。周辺回路、すなわち、3D NANDメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号制御およびセンシング回路は、それに限定されないが、ページバッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、センスアンプ、ドライバー(たとえば、ワードラインドライバー)、チャージポンプ、電流または電圧リファレンスを含むことが可能である。トランジスタ240は、半導体層242の「上に」形成され得、トランジスタ240の全体または一部は、半導体層242の中に(たとえば、半導体層242の上部表面の上方に)および/または半導体層242の直ぐ上に形成されている。アイソレーション領域(たとえば、シャロートレンチアイソレーション(STI))およびドープ領域(たとえば、トランジスタ240のソース領域およびドレイン領域)が、同様に半導体層242の上に形成され得る。いくつかの実施形態によれば、トランジスタ240は、先進的なロジックプロセス(たとえば、90nm、65nm、55nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどのテクノロジーノード)を備えた高速ロジックトランジスタである。
【0042】
いくつかの実施形態において、第2の半導体構造体204は、デバイス層238の上方に配設されている半導体層242をさらに含む。半導体層242は、薄くされた基板であることが可能であり、ロジックプロセス互換型デバイスのトランジスタ240が、その上に形成されている。いくつかの実施形態において、半導体層242は、単結晶シリコンを含む。いくつかの実施形態において、半導体層242は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことが可能である。また、半導体層242は、アイソレーション領域およびドープ領域(たとえば、トランジスタ240のソース/ドレインとして機能する)を含むことが可能である。アイソレーション領域(図示せず)は、半導体層242の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。
【0043】
図2Aに示されているように、3Dメモリデバイス200の第2の半導体構造体204は、半導体層242の上方にパッドアウト相互接続層248をさらに含むことが可能である。パッドアウト相互接続層248は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド254を含むことが可能である。パッドアウト相互接続層248および相互接続層236は、半導体層242の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層248の中の相互接続部は、たとえば、パッドアウト目的のために、3Dメモリデバイス200と外側回路との間で電気信号を転送することが可能である。パッドアウト相互接続層248の中の相互接続部(たとえば、接触パッド254)は、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。パッドアウト相互接続層248の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0044】
いくつかの実施形態において、第2の半導体構造体204は、パッドアウト相互接続層248の上方に不動態化層256をさらに含む。不動態化層256は、窒化ケイ素を含むことが可能である。いくつかの実施形態において、不動態化層256は、水素に富む窒化ケイ素を含み、それは、水素供給源として作用することが可能であり、水素は、必要に応じて水素供給源からデバイス層238の中へ拡散することが可能である。水素に富む窒化ケイ素は、水素化窒化ケイ素(SiN:H)を含むことが可能である。いくつかの実施形態において、水素に富む窒化ケイ素の中の水素濃度は、1021atom/cmよりも大きい(たとえば、1021atom/cmから1023atom/cmの間など)。いくつかの実施形態において、水素に富む窒化ケイ素の中の水素濃度は、1022atom/cmよりも大きい(たとえば、1022atom/cmから1023atom/cmの間など)。いくつかの実施形態において、不動態化層256は、窒化ケイ素の層および酸化ケイ素の層を有する複合層である。図2Aに示されているように、開口部が、不動態化層256を通して形成され、パッドアウト相互接続層248の中の接触パッド254を露出させることが可能である。
【0045】
上記に説明されているように、水素は、ダングリングボンドを破壊するために、(たとえば、イオンインプランテーションおよび/または拡散によって)デバイス層238の中のロジックプロセス互換型デバイスのトランジスタ240に補充されることを必要とする。他方では、パッドアウト相互接続層248の形成は、アニールプロセスを必要とし、アニールプロセスは、水素のガス放出を加速させ、それによって、デバイス層238の中の水素を低減させることが可能である。水素ガス放出の問題を解決するために、いくつかの既存の3Dメモリデバイスとは異なり、3Dメモリデバイス200の第2の半導体構造体204は、水素ブロッキング層246をさらに含み、水素ブロッキング層246は、図2Aに図示されているように、垂直方向に半導体層242とパッドアウト相互接続層248との間に配設されている。いくつかの実施形態によれば、水素ブロッキング層246は、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層246は、3Dメモリデバイス200の製作の間に、ロジックプロセス互換型デバイス(たとえば、デバイス層238の中のトランジスタ240)からパッドアウト相互接続層248の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層246は、横方向に延在し、半導体層242を被覆し、デバイス層238からパッドアウト相互接続層248に向けて上向きの水素のガス放出を防止する。すなわち、水素ブロッキング層246は、デバイス層238の上方で、デバイス層238の中のロジックプロセス互換型デバイスをカプセル化することが可能である。
【0046】
水素ブロッキング層246は、たとえば、酸化アルミニウム(Al)、酸化ハフニウム(HfO)、酸化ジルコニウム(ZrO)、または酸化タンタル(Ta)層を含む、高k誘電材料を含むことが可能である。いくつかの実施形態において、水素ブロッキング層246は、酸化アルミニウムを含む。たとえば、水素ブロッキング層246は、酸化アルミニウム層であることが可能である。いくつかの実施形態において、水素ブロッキング層246は、他の材料の1つまたは複数の副層とともに、複数の高k誘電体副層または1つの高k誘電体副層を有する複合層であることが可能であるということが理解される。水素ブロッキング層246の厚さは、水素のガス放出を阻止するのに十分に厚くなっていることが可能である。いくつかの実施形態において、水素ブロッキング層246の厚さは、約1nmから約100nmの間にあり、たとえば、1nmから100nmの間にある(たとえば、1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、これらの値のいずれかによって下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の2つによって画定される任意の範囲にある)。
【0047】
いくつかの実施形態において、第2の半導体構造体204は、1つまたは複数のコンタクト250をさらに含み、1つまたは複数のコンタクト250は、水素ブロッキング層246および半導体層242を通って垂直方向に延在し、パッドアウト相互接続層248ならびに相互接続層236および226を電気的に接続する。デバイス層238(および、その中のロジックプロセス互換型デバイス、たとえば、周辺回路など)は、相互接続層236および226ならびにボンディングコンタクト234および230を通して、3D NANDメモリストリング216のアレイに電気的に接続され得る。そのうえ、デバイス層238および3D NANDメモリストリング216のアレイは、コンタクト250およびパッドアウト相互接続層248を通して外側回路に電気的に接続され得る。いくつかの実施形態において、水素ブロッキングスペーサ251が、それぞれのコンタクト250と水素ブロッキング層246との間に形成され、コンタクト250を取り囲むエリアを通る水素ガス放出を防止する。たとえば、水素ブロッキングスペーサ251は、コンタクト250を取り囲むことが可能である。いくつかの実施形態によれば、水素ブロッキングスペーサ251は、水素ブロッキング層246と同じ材料(たとえば、酸化アルミニウムなど)を含む。結果として、デバイス層238上部からのカプセル化は、水素ブロッキングスペーサ251によってさらに強化され得る。
【0048】
図2Bは、いくつかの実施形態による、2つの水素ブロッキング層を有する例示的な3Dメモリデバイス201の概略平面図を図示している。3Dメモリデバイス201は、ボンディング界面206と第2の半導体構造体204の相互接続層236との間に別の水素ブロッキング層258を含むことを除いて、3Dメモリデバイス200と実質的に同様である。第2の半導体構造体204の中のデバイス層238の上方および下方に2つの水素ブロッキング層246および258を含むことによって、水素のガス放出は、両方の垂直方向(すなわち、上向きおよび下向き)に阻止され得る。3Dメモリデバイス200および201の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、繰り返されていない。
【0049】
図2Bに図示されているように、3Dメモリデバイス201は、基板208と、基板208の上方のメモリスタック210と、メモリスタック210を通って垂直方向に延在する3D NANDメモリストリング216のアレイと、3D NANDメモリストリング216のアレイの上方の相互接続層226と、相互接続層226の上方のボンディング層228とを含むことが可能である。また、3Dメモリデバイス201は、ボンディング層232を含むことが可能であり、ボンディング層232は、ボンディング層228のボンディング界面206の反対側において、ボンディングコンタクト260を含む。3Dメモリデバイス201は、ボンディング層232およびボンディング界面206の上方に水素ブロッキング層258をさらに含み、水素ブロッキング層258の上方に相互接続層236をさらに含むことが可能である。3Dメモリデバイス201は、相互接続層236の上方にデバイス層238の中のロジックプロセス互換型デバイスをさらに含み、また、デバイス層238の上方に、デバイス層238の中のロジックプロセス互換型デバイスと接触して、半導体層242をさらに含むことが可能である。3Dメモリデバイス200と同様に、3Dメモリデバイス201は、また、半導体層242の上方に水素ブロッキング層246を含み、水素ブロッキング層246は、3Dメモリデバイス201の製作の間に、デバイス層238から水素ブロッキング層246の上方のパッドアウト相互接続層248の中へのまたはそれを越える水素ガス放出を阻止するためのものである。
【0050】
図1Aに示されているような単一の水素ブロッキング層246を有する3Dメモリデバイス200とは異なり、いくつかの実施形態によれば、3Dメモリデバイス201は、垂直方向にボンディング層232とデバイス層238の中のロジックプロセス互換型デバイスとの間に追加的な水素ブロッキング層258をさらに含む。いくつかの実施形態によれば、水素ブロッキング層258は、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層258は、3Dメモリデバイス201の製作の間に、ロジックプロセス互換型デバイス(たとえば、デバイス層238の中のトランジスタ240)からボンディング層232の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層258は、横方向に延在し、相互接続層236を被覆し、デバイス層238からボンディング層232に向けて下向きの水素のガス放出を防止する。すなわち、水素ブロッキング層258は、デバイス層238の下方で、デバイス層238の中のロジックプロセス互換型デバイスをカプセル化することが可能である。結果として、水素ブロッキング層246および258は、横方向に延在し、垂直方向に、すなわち、それぞれ、デバイス層238の上方および下方で、デバイス層238の中のロジックプロセス互換型デバイスをカプセル化する。
【0051】
水素ブロッキング層258は、たとえば、酸化アルミニウム(Al)、酸化ハフニウム(HfO)、酸化ジルコニウム(ZrO)、または酸化タンタル(Ta)層を含む、高k誘電材料を含むことが可能である。いくつかの実施形態において、水素ブロッキング層258は、酸化アルミニウムを含む。たとえば、水素ブロッキング層258は、酸化アルミニウム層であることが可能である。いくつかの実施形態において、水素ブロッキング層258は、他の材料の1つまたは複数の副層とともに、複数の高k誘電体副層または1つの高k誘電体副層を有する複合層であることが可能であるということが理解される。水素ブロッキング層258の厚さは、水素のガス放出を阻止するのに十分に厚くなっていることが可能である。いくつかの実施形態において、水素ブロッキング層258の厚さは、約1nmから約100nmの間にあり、たとえば、1nmから100nmの間にある(たとえば、1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、これらの値のいずれかによって下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の2つによって画定される任意の範囲にある)。いくつかの実施形態において、水素ブロッキング層246および258は、同じ厚さおよび/または同じ材料を有している。いくつかの実施形態において、水素ブロッキング層246および258は、異なる厚さおよび/または異なる材料を有することが可能であるということが理解される。
【0052】
いくつかの実施形態において、ボンディング層232の中のボンディングコンタクト260は、水素ブロッキング層258を通って垂直方向に延在し、ボンディング界面206を横切って、相互接続層236の中の相互接続部およびボンディング層228の中のボンディングコンタクト230を電気的に接続している。図2Bには示されていないが、いくつかの実施形態において、水素ブロッキングスペーサが、それぞれのボンディングコンタクト260と水素ブロッキング層258との間に形成され、ボンディングコンタクト260を取り囲むエリアを通る水素ガス放出を防止するということが理解される。たとえば、水素ブロッキングスペーサは、ボンディングコンタクト260を取り囲むことが可能である。いくつかの実施形態によれば、水素ブロッキングスペーサは、水素ブロッキング層258と同じ材料(たとえば、酸化アルミニウムなど)を含む。
【0053】
図3Aおよび図3Bは、いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図4Aおよび図4Bは、いくつかの実施形態による、メモリデバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図5A図5Dは、いくつかの実施形態による、水素ブロッキング層を有する例示的な3Dメモリデバイスを形成するための製作プロセスを図示している。図6は、いくつかの実施形態による、水素ブロッキング層を有する3Dメモリデバイスを形成するための例示的な方法600のフローチャートである。図3A図3B図4A図4B図5A図5D、および図6に示されているメモリデバイスの例は、図2Aに示されている3Dメモリデバイス200を含む。図3A図3B図4A図4B図5A図5D、および図6は、一緒に説明されることとなる。方法600に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図6に示されているものとは異なる順序で実施され得る。
【0054】
図6を参照すると、方法600は、動作602において開始し、動作602では、垂直方向にそれぞれ延在するNANDメモリストリングのアレイが、第1の基板の上方に形成される。第1の基板は、シリコン基板であることが可能である。いくつかの実施形態において、NANDメモリストリングのアレイがそれを通って垂直方向に延在するメモリスタックが、第1の基板の上方に形成される。
【0055】
図4Aに図示されているように、交互配置された犠牲層(図示せず)および誘電体層408が、シリコン基板402の上方に形成されている。交互配置された犠牲層および誘電体層408は、誘電体スタック(図示せず)を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層408は、酸化ケイ素の層を含む。交互配置された犠牲層および誘電体層408は、1つまたは複数の薄膜堆積プロセスによって形成され得、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリスタック404は、ゲート交換プロセスによって形成され得、たとえば、誘電体層408に対して選択的な犠牲層のウェット/ドライエッチングを使用して、犠牲層を導電性層406と交換し、結果として生じる凹部を導電性層406で充填する。結果として、メモリスタック404は、交互配置された導電性層406および誘電体層408を含むことが可能である。いくつかの実施形態において、それぞれの導電性層406は、金属層(たとえば、タングステンの層など)を含む。他の実施形態では、メモリスタック404は、ゲート交換プロセスなしで、導体層(たとえば、ドープされたポリシリコン層)および誘電体層(たとえば、酸化ケイ素層)を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック404とシリコン基板402との間に形成されている。
【0056】
図4Bに図示されているように、3D NANDメモリストリング410は、シリコン基板402の上方に形成されており、そのそれぞれは、メモリスタック404の交互配置された導電性層406および誘電体層408を通って、垂直方向に延在している。いくつかの実施形態において、3D NANDメモリストリング410を形成するための製作プロセスは、ドライエッチングおよび/またはウェットエッチング(たとえば、ディープ反応性イオンエッチング(DRIE)など)を使用して、メモリスタック404を通してシリコン基板402の中へチャネル孔部を形成することを含み、シリコン基板402からチャネル孔部の下側部分の中にプラグ412をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、3D NANDメモリストリング410を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス(たとえば、ALD、CVD、PVD、または、それらの任意の組合せなど)を使用して、メモリフィルム414(たとえば、トンネリング層、ストレージ層、およびブロッキング層)および半導体層416などのような、複数の層によってチャネル孔部を充填することを含む。いくつかの実施形態において、3D NANDメモリストリング410を形成するための製作プロセスは、3D NANDメモリストリング410の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス(たとえば、ALD、CVD、PVD、または、それらの任意の組合せなど)を使用して、半導体材料によって凹部を充填することによって、チャネル孔部の上側部分の中に別のプラグ418を形成することをさらに含む。
【0057】
方法600は、図6に図示されているように、動作604に進み、動作604では、第1の相互接続層が、第1の基板の上方のNANDメモリストリングのアレイの上方に形成される。第1の相互接続層は、1つまたは複数のILD層の中に第1の複数の相互接続部を含むことが可能である。図4Bに図示されているように、相互接続層420は、3D NANDメモリストリング410の上方に形成され得る。相互接続層420は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、3D NANDメモリストリング410と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層420は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層420の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、1つまたは複数の薄膜堆積プロセスは、それに限定されないがCVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図4Bに図示されているILD層および相互接続部は、集合的に相互接続層420と称され得る。
【0058】
方法600は、図6に図示されているように、動作606に進み、動作606では、第1のボンディング層が、第1の相互接続層の上方に形成される。第1のボンディング層は、複数の第1のボンディングコンタクトを含むことが可能である。図4Bに図示されているように、ボンディング層422は、相互接続層420の上方に形成されている。ボンディング層422は、誘電体によって取り囲まれている複数のボンディングコンタクト424を含むことが可能である。いくつかの実施形態において、誘電体層は、1つまたは複数の薄膜堆積プロセスによって、相互接続層420の上部表面の上に堆積されており、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、ボンディングコンタクト424が、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、誘電体層を通して、相互接続層420の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および/またはシード層を堆積させることを含む。
【0059】
方法600は、図6に図示されているように、動作608に進み、動作608では、複数のロジックプロセス互換型デバイスが、第2の基板の上に形成される。第2の基板は、シリコン基板であることが可能である。ロジックプロセス互換型デバイスは、フラッシュメモリコントローラーおよび/またはNANDメモリストリングのアレイの周辺回路を含むことが可能である。
【0060】
図3Aに図示されているように、複数のトランジスタ304が、シリコン基板302の上に形成される。トランジスタ304は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、CMP、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび/または熱拡散によってシリコン基板302の中に形成され、それは、たとえば、トランジスタ304のソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域(たとえば、STI)は、また、ウェット/ドライエッチングおよび薄膜堆積によって、シリコン基板302の中に形成されている。複数のロジックプロセス互換型デバイス(それぞれがトランジスタ304を含む)を含むデバイス層306が、それによって形成される。たとえば、トランジスタ304は、デバイス層306の異なる領域の中にパターニングおよび作製され、フラッシュメモリコントローラーおよび/または周辺回路を形成することが可能である。
【0061】
方法600は、図6に図示されているように、動作610に進み、動作610では、第2の相互接続層が、ロジックプロセス互換型デバイスの上方に形成される。第2の相互接続層は、1つまたは複数のILD層の中に第2の複数の相互接続部を含むことが可能である。図3Bに図示されているように、相互接続層308は、ロジックプロセス互換型デバイスを有するデバイス層306の上方に形成されている。相互接続層308は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、デバイス層306の中のロジックプロセス互換型デバイスと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層308は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層308の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図3Bに図示されているILD層および相互接続部は、集合的に相互接続層308と称され得る。
【0062】
方法600は、図6に図示されているように、動作612に進み、動作612では、第2のボンディング層が、第2の相互接続層の上方に形成される。第2のボンディング層は、複数の第2のボンディングコンタクトを含むことが可能である。図3Bに図示されているように、ボンディング層310は、相互接続層308の上方に形成されている。ボンディング層310は、誘電体によって取り囲まれている複数のボンディングコンタクト312を含むことが可能である。いくつかの実施形態において、誘電体層は、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む、1つまたは複数の薄膜堆積プロセスによって、相互接続層308の上部表面の上に堆積される。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディングコンタクト312が、誘電体層を通して、相互接続層308の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および/またはシード層を堆積させることを含む。
【0063】
いくつかの実施形態において、第2のボンディング層を形成する前に、水素ブロッキング層が、第2の相互接続層の上方に、および、第2の基板の上のロジックプロセス互換型デバイスの上方に形成され得るということが理解される。図3Bには示されていないが、水素ブロッキング層は、1つまたは複数の薄膜堆積プロセスを使用して、相互接続層308の上に高k誘電材料(たとえば、酸化アルミニウムなど)のうちの1つまたは複数の層を堆積させることによって形成され得、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。たとえば、水素ブロッキング層は、ALDを使用して堆積され得る。次いで、ボンディング層310が、水素ブロッキング層の上に形成され得る。ボンディングコンタクト312が、フォトリソグラフィー、エッチング、および金属堆積を使用して、水素ブロッキング層を通して形成され得る。高k誘電材料の層を含む水素ブロッキングスペーサが、ボンディングコンタクト312の堆積の前に、薄膜堆積プロセスを使用して、それぞれのボンディングコンタクト312を取り囲んで、すなわち、それぞれのボンディングコンタクト312と水素ブロッキング層との間に形成され得る。
【0064】
方法600は、図6に図示されているように、動作614に進み、動作614では、第1の基板および第2の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスが、ボンディングの後に、NANDメモリストリングのアレイの上方にある。いくつかの実施形態において、第1のボンディング層および第2のボンディング層は、ハイブリッド結合されており、第1のボンディングコンタクトが、ボンディング界面において、第2のボンディングコンタクトと接触しているようになっている。
【0065】
図5Aに図示されているように、シリコン基板302およびその上に形成されたコンポーネント(たとえば、デバイス層306の中のロジックプロセス互換型デバイス)は、逆さまにひっくり返されている。下に向いているボンディング層310は、上に向いているボンディング層422と(すなわち、向かい合った様式で)結合されており、それによって、(図5Bに示されているように)ボンディング界面502を形成している。いくつかの実施形態において、処理プロセス(たとえば、プラズマ処理、ウェット処理、および/または熱処理)が、ボンディングの前にボンディング表面に適用される。ボンディングの後に、ボンディング層310の中のボンディングコンタクト312、および、ボンディング層422の中のボンディングコンタクト424が整合させられ、互いに接触しており、デバイス層306(たとえば、その中のロジックプロセス互換型デバイス)が、3D NANDメモリストリング410に電気的に接続され得るようになっている。ボンディング界面502は、図5Bに図示されているように、ボンディングの後に、3D NANDメモリストリング410とデバイス層306(たとえば、その中のロジックプロセス互換型デバイス)との間に形成され得る。
【0066】
方法600は、図6に図示されているように、動作616に進み、動作616では、第2の基板が、ロジックプロセス互換型デバイスの上方にロジックプロセス互換型デバイスと接触して半導体層を形成するために薄くされる。図5Bに図示されているように、結合されたチップ(たとえば、図5Aに示されているようなシリコン基板302)の上部における基板は薄くされており、薄くされた上部基板が、半導体層504(たとえば、単結晶シリコン層)としての役割を果たすことができるようになっている。薄くされた基板の厚さは、約200nmから約5μmの間(たとえば、200nmから5μmの間など)、または、約150nmから約50μmの間(たとえば、150nmから50μmの間など)にあることが可能である。シリコン基板302は、それに限定されないが、ウエハ研削、ドライエッチング、ウェットエッチング、CMP、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。
【0067】
方法600は、図6に図示されているように、動作618に進み、動作618では、水素ブロッキング層が、半導体層の上方に形成される。水素ブロッキング層は、酸化アルミニウムなどのような高k誘電材料を含むことが可能である。いくつかの実施形態において、第1の水素ブロッキング層の厚さは、約1nmから約100nmの間にあり、たとえば、1nmから100nmなどの間にある。
【0068】
図5Bに図示されているように、水素ブロッキング層506が、半導体層504の上方に形成される。水素ブロッキング層506は、1つまたは複数の薄膜堆積プロセスを使用して半導体層504の上に高k誘電材料(たとえば、酸化アルミニウムなど)の1つまたは複数の層を堆積させることによって形成され得、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。たとえば、水素ブロッキング層506は、1nmから100nmの間で水素ブロッキング層506の厚さを制御するために、ALDを使用して堆積され得る。いくつかの実施形態において、水素ブロッキング層506は、半導体層504を被覆するために堆積される。
【0069】
方法600は、図6に図示されているように、動作620に進み、動作620では、第1の水素ブロッキング層および半導体層を通って垂直方向に延在するコンタクトが形成される。いくつかの実施形態において、水素ブロッキングスペーサが、コンタクトと第1の水素ブロッキング層との間に形成される。
【0070】
図5Cに図示されているように、誘電体層508(たとえば、酸化ケイ素の層など)が、1つまたは複数の薄膜堆積プロセスを使用して、水素ブロッキング層506の上に堆積され得、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。いくつかの実施形態によれば、コンタクト510は、誘電体層508、水素ブロッキング層506、および半導体層504を通って垂直方向に延在するように形成され、相互接続層308の中の相互接続部に電気的に接続されている。水素ブロッキングスペーサ511は、それぞれのコンタクト510と水素ブロッキング層506との間に、たとえば、それぞれのコンタクト510を取り囲んで形成され得る。いくつかの実施形態において、接触孔部が、最初に、ドライエッチングプロセスおよび/またはウェットエッチングプロセス(たとえば、DRIEなど)を使用して、誘電体層508、水素ブロッキング層506、および半導体層504を通してエッチングされ、1つまたは複数の薄膜堆積プロセスを使用して接触孔部の側壁部の上に水素ブロッキングスペーサ511(たとえば、高k誘電材料の層)を堆積させることがそれに続き、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、コンタクト510は、水素ブロッキングスペーサ511の上に導電性材料(たとえば、金属など)を堆積させ、1つまたは複数の薄膜堆積プロセスを使用して接触孔部を充填することによって形成され得、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。
【0071】
方法600は、図6に図示されているように、動作622に進み、動作622では、パッドアウト相互接続層が、水素ブロッキング層の上方に形成される。図5Dに図示されているように、パッドアウト相互接続層509は、水素ブロッキング層506の上方に形成されている。パッドアウト相互接続層509は、1つまたは複数のILD層(たとえば、図5Cに示されている誘電体層508)の中に形成された相互接続部(たとえば、パッドコンタクト512など)を含むことが可能である。パッドアウト相互接続層509の中のパッドコンタクト512は、コンタクト510を通して相互接続層308の中の相互接続部に電気的に接続され得る。パッドコンタクト512は、それに限定されないが、W、Co、Cu、Al、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0072】
パッドアウト相互接続層を形成するための製作プロセスの一部として、アニールプロセスが実施される。しかし、アニーリングは、水素ガス放出を引き起こす可能性があり、水素ガス放出は、3Dメモリデバイスから水素を放出し、それによって、3Dメモリデバイスの性能に影響を与える。図7は、いくつかの実施形態による、3Dメモリデバイスの製作の間の水素ブロッキング層による水素のガス放出を阻止するための例示的な方法700のフローチャートである。方法700に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図7に示されているものとは異なる順序で実施され得る。
【0073】
図7を参照すると、方法700は、動作702において開始し、動作702では、水素が、パッドアウト相互接続層の中へ注入される。図5Dに図示されているように、パッドアウト相互接続層509の形成の後に、イオンインプランテーションプロセスが、パッドアウト相互接続層509の中へ水素イオンを注入するために実施され得る。
【0074】
方法700は、図7に図示されているように、動作704に進み、動作704では、不動態化層が、パッドアウト相互接続層の上方に形成される。不動態化層は、水素に富む窒化ケイ素を含むことが可能である。図5Dに図示されているように、水素イオンインプランテーションの後に、不動態化層514が、パッドアウト相互接続層509の上に形成され得る。いくつかの実施形態において、不動態化層514は、1つまたは複数の薄膜堆積プロセスを使用してパッドアウト相互接続層509の上に1つまたは複数の誘電体層(たとえば、酸化ケイ素層および水素に富む窒化ケイ素層など)を堆積させることによって形成され、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。いくつかの実施形態において、パッド接触開口部が、不動態化層514を通してエッチングされ、ドライエッチングプロセスおよび/またはウェットエッチングプロセスを使用して、下にあるパッドコンタクト512を露出させる。
【0075】
動作702および704が、デバイス層306の中のダングリングボンドを破壊するために、3Dメモリデバイスの中へ外因性水素を供給するように実装され得る。いくつかのケースでは、たとえば、前の製作プロセスから3Dメモリデバイスの中に存在する内因性水素が、十分である可能性があるということが理解される。結果として、動作702および704のうちの一方または両方が、スキップまたは修正され得る。1つの例において、動作702の中の水素イオンインプランテーションがスキップされ得る。別の例において、動作704において形成された不動態化層は、水素に富む窒化ケイ素の代わりに通常の窒化ケイ素を含むことが可能である。
【0076】
方法700は、図7に図示されているように、動作706に進み、動作706では、パッドアウト相互接続層がアニーリングされ、ロジックプロセス互換型デバイスの中へ水素を拡散する。図5Dに図示されているように、アニーリングプロセス(たとえば、高速熱アニール(RTA)など)が、パッドアウト相互接続層509に対して実施され、ロジックプロセス互換型デバイスを有するデバイス層306の中へ水素(動作702および704からの内因性水素および/または外因性水素)を拡散することが可能である。
【0077】
方法700は、図7に図示されているように、動作708に進み、動作708では、ロジックプロセス互換型デバイスからの水素のガス放出が、水素ブロッキング層によって阻止される。図5Dに図示されているように、たとえば、アニーリングプロセスによってトリガーまたは増強される、ロジックプロセス互換型デバイスを有するデバイス層306からの水素(動作702および704からの内因性水素および/または外因性水素)のガス放出は、水素ブロッキング層506(および、存在する場合には、水素ブロッキングスペーサ511)によって阻止され得る。いくつかの実施形態において、デバイス層306とボンディング層310との間の別の水素ブロッキング層(図示せず)が、たとえば、ボンディング界面502に向けての水素のガス放出をさらに阻止することが可能であるということが理解される。
【0078】
本開示の1つの態様によれば、3Dメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するNANDメモリストリングのアレイと、NANDメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層とを含む。水素ブロッキング層は、水素のガス放出を阻止するように構成されている。
【0079】
いくつかの実施形態において、水素ブロッキング層は、高k誘電材料を含む。いくつかの実施形態において、高k誘電材料は、酸化アルミニウムを含む。
【0080】
いくつかの実施形態において、水素ブロッキング層の厚さは、約1nmから約100nmの間にある。
【0081】
いくつかの実施形態において、水素ブロッキング層は、横方向に延在し、半導体層を被覆している。
【0082】
いくつかの実施形態において、水素ブロッキング層は、3Dメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはパッドアウト相互接続層を越える水素のガス放出を阻止するように構成されている。
【0083】
いくつかの実施形態において、3Dメモリデバイスは、NANDメモリストリングのアレイの上方の第1のボンディング層であって、第1のボンディング層は、複数の第1のボンディングコンタクトを含む、第1のボンディング層と、ロジックプロセス互換型デバイスの下方のおよび第1のボンディング層の上方の第2のボンディング層であって、第2のボンディング層は、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、垂直方向に第1のボンディング層と第2のボンディング層との間のボンディング界面とをさらに含む。第1のボンディングコンタクトは、ボンディング界面において、第2のボンディングコンタクトと接触していることが可能である。
【0084】
いくつかの実施形態において、3Dメモリデバイスは、垂直方向にNANDメモリストリングのアレイと第1のボンディング層との間の第1の相互接続層と、垂直方向に第2のボンディング層とロジックプロセス互換型デバイスとの間の第2の相互接続層とをさらに含む。ロジックプロセス互換型デバイスは、第1および第2の相互接続層および第1および第2のボンディングコンタクトを通して、NANDメモリストリングのアレイに電気的に接続され得る。
【0085】
いくつかの実施形態において、3Dメモリデバイスは、コンタクトをさらに含み、コンタクトは、水素ブロッキング層および半導体層を通って垂直方向に延在し、パッドアウト相互接続層および第2の相互接続層を電気的に接続する。いくつかの実施形態において、3Dメモリデバイスは、コンタクトと水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む。
【0086】
いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
【0087】
いくつかの実施形態において、3Dメモリデバイスは、パッドアウト相互接続層の上方に不動態化層をさらに含む。いくつかの実施形態において、不動態化層は、窒化ケイ素を含む。
【0088】
本開示の別の態様によれば、3Dメモリデバイスは、基板と、基板の上方の第1の水素ブロッキング層と、第1の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方の第2の水素ブロッキング層と、第2の水素ブロッキング層の上方のパッドアウト相互接続層とを含む。第1の水素ブロッキング層および第2の水素ブロッキング層は、3Dメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている。
【0089】
いくつかの実施形態において、第1および第2の水素ブロッキング層のそれぞれは、高k誘電材料を含む。いくつかの実施形態において、高k誘電材料は、酸化アルミニウムを含む。
【0090】
いくつかの実施形態において、第1および第2の水素ブロッキング層のそれぞれの厚さは、約1nmから約100nmの間にある。
【0091】
いくつかの実施形態において、第1および第2の水素ブロッキング層は、横方向に延在し、垂直方向にロジックプロセス互換型デバイスをカプセル化している。
【0092】
いくつかの実施形態において、3Dメモリデバイスは、基板の上方の第1のボンディング層であって、第1のボンディング層は、複数の第1のボンディングコンタクトを含む、第1のボンディング層と、ロジックプロセス互換型デバイスの下方のおよび第1のボンディング層の上方の第2のボンディング層であって、第2のボンディング層は、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、垂直方向に第1のボンディング層と第2のボンディング層との間のボンディング界面であって、第1のボンディングコンタクトは、ボンディング界面において、第2のボンディングコンタクトと接触している、ボンディング界面とをさらに含む。いくつかの実施形態において、第1の水素ブロッキング層は、垂直方向に第2のボンディング層とロジックプロセス互換型デバイスとの間にある。
【0093】
いくつかの実施形態において、3Dメモリデバイスは、コンタクトをさらに含み、コンタクトは、第2の水素ブロッキング層および半導体層を通って垂直方向に延在している。いくつかの実施形態において、3Dメモリデバイスは、コンタクトと第2の水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む。
【0094】
いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
【0095】
いくつかの実施形態において、3Dメモリデバイスは、パッドアウト相互接続層の上方に不動態化層をさらに含む。いくつかの実施形態において、不動態化層は、窒化ケイ素を含む。
【0096】
本開示のさらに別の態様によれば、3Dメモリデバイスを形成するための方法が開示されている。第1の基板の上方に、垂直方向にそれぞれ延在するNANDメモリストリングのアレイが形成される。複数のロジックプロセス互換型デバイスが、第2の基板の上に形成される。第1の基板および第2の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスは、結合するステップの後にNANDメモリストリングのアレイの上方にある。第2の基板が薄くされ、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触した半導体層を形成する。
【0097】
いくつかの実施形態において、パッドアウト相互接続層が、第1の水素ブロッキング層の上方に形成され、パッドアウト相互接続層がアニーリングされ、ロジックプロセス互換型デバイスの中へ水素を拡散する。第1の水素ブロッキング層は、アニーリングするステップの後に、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはパッドアウト相互接続層を越える水素のガス放出を阻止することが可能である。
【0098】
いくつかの実施形態において、アニーリングするステップの前に、不動態化層が、パッドアウト相互接続層の上方に形成される。不動態化層は、水素に富む窒化ケイ素を含むことが可能である。
【0099】
いくつかの実施形態において、アニーリングするステップの前に、水素が、パッドアウト相互接続層の中へ注入される。
【0100】
いくつかの実施形態において、パッドアウト相互接続層を形成するステップの前に、第1の水素ブロッキング層および半導体層を通って垂直方向に延在するコンタクトが、パッドアウト相互接続層に電気的に接続されるように形成される。いくつかの実施形態において、水素ブロッキングスペーサは、コンタクトと第1の水素ブロッキング層との間に形成されている。
【0101】
いくつかの実施形態において、第2の水素ブロッキング層が、第2の基板の上のロジックプロセス互換型デバイスの上方に形成される。第2の水素ブロッキング層は、高k誘電材料を含むことが可能であり、アニーリングするステップの後に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止することが可能である。
【0102】
いくつかの実施形態において、第1の相互接続層が、第1の基板の上方のNANDメモリストリングのアレイの上方に形成され、第1のボンディング層が、複数の第1のボンディングコンタクトを含む第1の相互接続層の上方に形成され、第2の相互接続層が、第2の基板の上のロジックプロセス互換型デバイスの上方に形成され、第2のボンディング層が、第2の相互接続層の上方に形成され、複数の第2のボンディングコンタクトを含む。
【0103】
いくつかの実施形態において、結合するステップは、第1のボンディング層および第2のボンディング層のハイブリッドボンディングを含み、第1のボンディングコンタクトが、ボンディング界面において第2のボンディングコンタクトと接触しているようになっている。
【0104】
いくつかの実施形態において、第1の水素ブロッキング層の高k誘電材料は、酸化アルミニウムを含む。
【0105】
いくつかの実施形態において、第1の水素ブロッキング層の厚さは、約1nmから約100nmの間にある。
【0106】
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および/または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
【0107】
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
【0108】
概要および要約のセクションは、本発明者によって企図される本開示の1つまたは複数の(しかし、すべてではない)例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
【0109】
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
【符号の説明】
【0110】
100 3Dメモリデバイス
102 第1の半導体構造体
104 第2の半導体構造体
106 ボンディング界面
108 水素ブロッキング層
110 水素ブロッキング層
200 3Dメモリデバイス
201 3Dメモリデバイス
202 第1の半導体構造体
204 第2の半導体構造体
205 第2の半導体構造体
206 ボンディング界面
208 基板
210 メモリスタック
212 導電性層
214 誘電体層
216 3D NANDメモリストリング
218 メモリフィルム
220 半導体チャネル
222 プラグ
224 プラグ
226 相互接続層
228 ボンディング層
230 ボンディングコンタクト
232 ボンディング層
234 ボンディングコンタクト
236 相互接続層
238 デバイス層
240 トランジスタ
242 半導体層
246 水素ブロッキング層
248 パッドアウト相互接続層
250 コンタクト
251 水素ブロッキングスペーサ
254 接触パッド
256 不動態化層
258 水素ブロッキング層
260 ボンディングコンタクト
302 シリコン基板
304 トランジスタ
306 デバイス層
308 相互接続層
310 ボンディング層
312 ボンディングコンタクト
402 シリコン基板
404 メモリスタック
406 導電性層
408 誘電体層
410 3D NANDメモリストリング
412 プラグ
414 メモリフィルム
416 半導体層
418 プラグ
420 相互接続層
422 ボンディング層
424 ボンディングコンタクト
502 ボンディング界面
504 半導体層
506 水素ブロッキング層
508 誘電体層
509 パッドアウト相互接続層
510 コンタクト
511 水素ブロッキングスペーサ
512 パッドコンタクト
514 不動態化層
図1A
図1B
図2A
図2B
図3A
図3B
図4A
図4B
図5A
図5B
図5C
図5D
図6
図7
【手続補正書】
【提出日】2022-01-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、
メモリアレイと、
前記メモリアレイの上方の複数のロジックデバイスと、
前記ロジックデバイスの上方にあり、前記ロジックデバイスと接触している半導体層と、
前記半導体層の上方のパッドアウト相互接続層と、
垂直方向に前記半導体層と前記パッドアウト相互接続層との間のブロッキング層
を含み、
前記半導体層は、垂直方向に前記複数のロジックデバイスと前記ブロッキング層との間にある、メモリデバイス。
【請求項2】
記ブロッキング層は、高誘電率(高k)誘電材料を含む、請求項1に記載のメモリデバイス。
【請求項3】
記ブロッキング層の厚さは、約1nmから約100nmの間にある、請求項1に記載のメモリデバイス。
【請求項4】
記ブロッキング層は、横方向に延在し、前記半導体層を被覆している、請求項1に記載のメモリデバイス。
【請求項5】
記ブロッキング層は、前記メモリデバイスの製作の間に、前記ロジックデバイスから前記パッドアウト相互接続層の中への、または前記パッドアウト相互接続層を越える前記水素のガス放出を阻止するように構成されている、請求項1に記載のメモリデバイス。
【請求項6】
前記メモリアレイの上方の第1のボンディング層であって、複数の第1のボンディングコンタクトを含む、第1のボンディング層と、
前記ロジックデバイスの下方の、および前記第1のボンディング層の上方の第2のボンディング層であって、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、
垂直方向に前記第1のボンディング層と前記第2のボンディング層との間のボンディング界面であって、前記第1のボンディングコンタクトは、前記ボンディング界面において、前記第2のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項1に記載のメモリデバイス。
【請求項7】
記メモリデバイスは、
垂直方向に前記メモリアレイと前記第1のボンディング層との間の第1の相互接続層と、
垂直方向に前記第2のボンディング層と前記ロジックデバイスとの間の第2の相互接続層と
をさらに含み、
前記ロジックデバイスは、前記第1および第2の相互接続層および前記第1および第2のボンディングコンタクトを通して、前記メモリアレイに電気的に接続されている、請求項に記載のメモリデバイス。
【請求項8】
記メモリデバイスは、コンタクトであって、コンタクト前記ブロッキング層および前記半導体層を通って垂直方向に延在し、前記パッドアウト相互接続層および前記第2の相互接続層を電気的に接続するコンタクトと、
前記コンタクトと前記ブロッキング層との間にブロッキングスペーサと、をさらに含む、請求項に記載のメモリデバイス。
【請求項9】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項1に記載のメモリデバイス。
【請求項10】
前記半導体層は、単結晶シリコンを含む、請求項1に記載のメモリデバイス。
【請求項11】
メモリデバイスであって、
第1のブロッキング層と、
前記第1のブロッキング層の上方の複数のロジックデバイスと、
前記ロジックデバイスの上方にあり、前記ロジックデバイスに接触している半導体層と、
前記半導体層の上方の第2のブロッキング層であって、前記半導体層は、垂直方向に前記複数のロジックデバイスと前記第2のブロッキング層との間にある、第2のブロッキング層と、
前記第2のブロッキング層の上方のパッドアウト相互接続層と
を含む、メモリデバイス。
【請求項12】
前記第1および第2のブロッキング層のそれぞれは、高誘電率(高k)誘電材料を含む、請求項11に記載のメモリデバイス。
【請求項13】
前記第1および第2のブロッキング層は、横方向に延在し、垂直方向に前記ロジックデバイスをカプセル化している、請求項11に記載のメモリデバイス。
【請求項14】
前記第1および第2のブロッキング層のそれぞれの厚さは、約1nmから約100nmの間にある、請求項11に記載のメモリデバイス。
【請求項15】
記メモリデバイスは、
数の第1のボンディングコンタクトを含む、第1のボンディング層と、
前記ロジックデバイスの下方の、および前記第1のボンディング層の上方の第2のボンディング層であって、複数の第2のボンディングコンタクトを含む、第2のボンディング層と、
垂直方向に前記第1のボンディング層と前記第2のボンディング層との間のボンディング界面であって、前記第1のボンディングコンタクトは、前記ボンディング界面において、前記第2のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項11に記載のメモリデバイス。
【請求項16】
前記第1のブロッキング層は、垂直方向に前記第2のボンディング層と前記ロジックデバイスとの間にある、請求項15に記載のメモリデバイス。
【請求項17】
記メモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記第2のブロッキング層および前記半導体層を通って垂直方向に延在している、請求項15に記載のメモリデバイス。
【請求項18】
前記コンタクトと前記第2のブロッキング層との間にブロッキングスペーサをさらに含む、請求項17に記載のメモリデバイス。
【請求項19】
前記半導体層は、単結晶シリコンを含む、請求項11に記載のメモリデバイス。
【請求項20】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項11に記載のメモリデバイス。
【国際調査報告】