特表2022-541833水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-27
(54)【発明の名称】水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220916BHJP
H01L 27/11556 20170101ALI20220916BHJP
H01L 21/336 20060101ALI20220916BHJP
H01L 21/8234 20060101ALI20220916BHJP
H01L 21/316 20060101ALI20220916BHJP
H01L 27/11573 20170101ALI20220916BHJP
H01L 27/11526 20170101ALI20220916BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
H01L27/088 E
H01L27/088 H
H01L21/316 X
H01L27/11573
H01L27/11526
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022504247
(86)(22)【出願日】2019-10-12
(85)【翻訳文提出日】2022-01-21
(86)【国際出願番号】 CN2019110752
(87)【国際公開番号】W WO2021068229
(87)【国際公開日】2021-04-15
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジュン・リウ
【テーマコード（参考）】
5F048
5F058
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AB03
5F048AC01
5F048BA01
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5F048BF07
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5F083EP02
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5F083JA35
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5F101BH02
5F101BH11
5F101BH16
5F101BH21
(57)【要約】
３次元（３Ｄ）メモリデバイスの実施形態は、水素ブロッキング層を有しており、その製作方法が開示されている。例では、３Ｄメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層であって、水素ブロッキング層は、水素のガス放出を阻止するように構成されている、水素ブロッキング層とを含む。
【特許請求の範囲】
【請求項1】
３次元（３Ｄ）メモリデバイスであって、基板と、
前記基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、
前記メモリスタックを通って垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、
前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触している半導体層と、
前記半導体層の上方のパッドアウト相互接続層と、
垂直方向に前記半導体層と前記パッドアウト相互接続層との間の水素ブロッキング層であって、水素のガス放出を阻止するように構成されている、水素ブロッキング層と
を含む、３次元（３Ｄ）メモリデバイス。
【請求項2】
前記水素ブロッキング層は、高誘電率（高ｋ）誘電材料を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
前記高ｋ誘電材料は、酸化アルミニウムを含む、請求項２に記載の３Ｄメモリデバイス。
【請求項4】
前記水素ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にある、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項5】
前記水素ブロッキング層は、横方向に延在し、前記半導体層を被覆している、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項6】
前記水素ブロッキング層は、前記３Ｄメモリデバイスの製作の間に、前記ロジックプロセス互換型デバイスから前記パッドアウト相互接続層の中へのまたは前記パッドアウト相互接続層を越える前記水素のガス放出を阻止するように構成されている、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項7】
前記ＮＡＮＤメモリストリングのアレイの上方の第１のボンディング層であって、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、前記ロジックプロセス互換型デバイスの下方および前記第１のボンディング層の上方の第２のボンディング層であって、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、
垂直方向に前記第１のボンディング層と前記第２のボンディング層との間のボンディング界面であって、前記第１のボンディングコンタクトは、前記ボンディング界面において、前記第２のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
【請求項8】
前記３Ｄメモリデバイスは、垂直方向に前記ＮＡＮＤメモリストリングのアレイと前記第１のボンディング層との間の第１の相互接続層と、
垂直方向に前記第２のボンディング層と前記ロジックプロセス互換型デバイスとの間の第２の相互接続層と
をさらに含み、
前記ロジックプロセス互換型デバイスは、前記第１および第２の相互接続層および前記第１および第２のボンディングコンタクトを通して、前記ＮＡＮＤメモリストリングのアレイに電気的に接続されている、請求項７に記載の３Ｄメモリデバイス。
【請求項9】
前記３Ｄメモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記水素ブロッキング層および前記半導体層を通って垂直方向に延在し、前記パッドアウト相互接続層および前記第２の相互接続層を電気的に接続する、請求項８に記載の３Ｄメモリデバイス。
【請求項10】
前記コンタクトと前記水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む、請求項９に記載の３Ｄメモリデバイス。
【請求項11】
前記半導体層は、単結晶シリコンを含む、請求項１から１０のいずれか一項に記載の３Ｄメモリデバイス。
【請求項12】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項13】
前記不動態化層は、窒化ケイ素を含む、請求項１２に記載の３Ｄメモリデバイス。
【請求項14】
３次元（３Ｄ）メモリデバイスであって、基板と、
前記基板の上方の第１の水素ブロッキング層と、
前記第１の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、
前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触している半導体層と、
前記半導体層の上方の第２の水素ブロッキング層と、
前記第２の水素ブロッキング層の上方のパッドアウト相互接続層と
を含み、
前記第１の水素ブロッキング層および前記第２の水素ブロッキング層は、前記３Ｄメモリデバイスの製作の間に、前記ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている、３次元（３Ｄ）メモリデバイス。
【請求項15】
前記第１および第２の水素ブロッキング層のそれぞれは、高誘電率（高ｋ）誘電材料を含む、請求項１４に記載の３Ｄメモリデバイス。
【請求項16】
前記高ｋ誘電材料は、酸化アルミニウムを含む、請求項１５に記載の３Ｄメモリデバイス。
【請求項17】
前記第１および第２の水素ブロッキング層のそれぞれの厚さは、約１ｎｍから約１００ｎｍの間にある、請求項１４から１６のいずれか一項に記載の３Ｄメモリデバイス。
【請求項18】
前記第１および第２の水素ブロッキング層は、横方向に延在し、垂直方向に前記ロジックプロセス互換型デバイスをカプセル化している、請求項１４から１７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項19】
前記３Ｄメモリデバイスは、前記基板の上方の第１のボンディング層であって、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、
前記ロジックプロセス互換型デバイスの下方のおよび前記第１のボンディング層の上方の第２のボンディング層であって、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、
垂直方向に前記第１のボンディング層と前記第２のボンディング層との間のボンディング界面であって、前記第１のボンディングコンタクトは、前記ボンディング界面において、前記第２のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項１４から１８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項20】
前記第１の水素ブロッキング層は、垂直方向に前記第２のボンディング層と前記ロジックプロセス互換型デバイスとの間にある、請求項１９に記載の３Ｄメモリデバイス。
【請求項21】
前記３Ｄメモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記第２の水素ブロッキング層および前記半導体層を通って垂直方向に延在している、請求項１９または２０に記載の３Ｄメモリデバイス。
【請求項22】
前記コンタクトと前記第２の水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む、請求項２１に記載の３Ｄメモリデバイス。
【請求項23】
前記半導体層は、単結晶シリコンを含む、請求項１４から２２のいずれか一項に記載の３Ｄメモリデバイス。
【請求項24】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項１４から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項25】
前記不動態化層は、窒化ケイ素を含む、請求項２４に記載の３Ｄメモリデバイス。
【請求項26】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、第１の基板の上方に、垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイを形成するステップと、
第２の基板の上に複数のロジックプロセス互換型デバイスを形成するステップと、
前記第１の基板および前記第２の基板を向かい合った様式で結合するステップであって、前記ロジックプロセス互換型デバイスは、前記結合するステップの後に前記ＮＡＮＤメモリストリングのアレイの上方にある、ステップと、
前記第２の基板を薄くし、前記ロジックプロセス互換型デバイスの上方にあり、前記ロジックプロセス互換型デバイスと接触した半導体層を形成するステップと、
前記半導体層の上方に第１の水素ブロッキング層を形成するステップであって、前記第１の水素ブロッキング層は、高誘電率（高ｋ）誘電材料を含む、ステップと
を含む、方法。
【請求項27】
前記方法は、前記第１の水素ブロッキング層の上方にパッドアウト相互接続層を形成するステップと、
前記ロジックプロセス互換型デバイスの中へ水素を拡散するために前記パッドアウト相互接続層をアニーリングするステップと
をさらに含み、
前記第１の水素ブロッキング層は、前記アニーリングするステップの後に、前記ロジックプロセス互換型デバイスから前記パッドアウト相互接続層の中への、または前記パッドアウト相互接続層を越える前記水素のガス放出を阻止する、請求項２６に記載の方法。
【請求項28】
前記方法は、前記アニーリングするステップの前に、前記パッドアウト相互接続層の上方に不動態化層を形成するステップをさらに含み、前記不動態化層は、水素に富む窒化ケイ素を含む、請求項２７に記載の方法。
【請求項29】
前記方法は、前記アニーリングするステップの前に、前記パッドアウト相互接続層の中へ水素を注入するステップをさらに含む、請求項２７または２８に記載の方法。
【請求項30】
前記パッドアウト相互接続層を形成するステップの前に、前記パッドアウト相互接続層に電気的に接続されるように、前記第１の水素ブロッキング層および前記半導体層を通って垂直方向に延在するコンタクトを形成するステップをさらに含む、請求項２７から２９のいずれか一項に記載の方法。
【請求項31】
前記コンタクトと前記第１の水素ブロッキング層との間に水素ブロッキングスペーサを形成するステップをさらに含む、請求項３０に記載の方法。
【請求項32】
前記方法は、前記第２の基板の上の前記ロジックプロセス互換型デバイスの上方に第２の水素ブロッキング層を形成するステップをさらに含み、前記第２の水素ブロッキング層は、高ｋ誘電材料を含み、前記アニーリングするステップの後に、前記ロジックプロセス互換型デバイスからの前記水素のガス放出を阻止する、請求項２７から３１のいずれか一項に記載の方法。
【請求項33】
前記第１の基板の上方の前記ＮＡＮＤメモリストリングのアレイの上方に第１の相互接続層を形成するステップと、前記第１の相互接続層の上方に第１のボンディング層を形成するステップであって、前記第１のボンディング層は、複数の第１のボンディングコンタクトを含む、ステップと、
前記第２の基板の上の前記ロジックプロセス互換型デバイスの上方に第２の相互接続層を形成するステップと、
前記第２の相互接続層の上方に第２のボンディング層を形成するステップであって、前記第２のボンディング層は、複数の第２のボンディングコンタクトを含む、ステップと
をさらに含む、請求項２６から３２のいずれか一項に記載の方法。
【請求項34】
前記結合するステップは、前記第１のボンディング層および前記第２のボンディング層のハイブリッドボンディングを含み、前記第１のボンディングコンタクトが、ボンディング界面において前記第２のボンディングコンタクトと接触しているようになっている、請求項３３に記載の方法。
【請求項35】
前記第１の水素ブロッキング層の前記高ｋ誘電材料は、酸化アルミニウムを含む、請求項２６から３４のいずれか一項に記載の方法。
【請求項36】
前記第１の水素ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にある、請求項２６から３５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
【背景技術】
【0002】
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難でコストがかかるようになる。結果として、平面的なメモリセルに関するメモリ密度は、上限に接近する。
【0003】
３Ｄメモリアーキテクチャーは、平面的なメモリセルの密度限界に対処することが可能である。３Ｄメモリアーキテクチャーは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【0004】
水素ブロッキング層を有する３Ｄメモリデバイスの実施形態およびその製作方法が、本明細書で開示されている
【0005】
１つの例において、３Ｄメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層であって、水素ブロッキング層は、水素のガス放出を阻止するように構成されている、水素ブロッキング層とを含む。
【0006】
別の例において、３Ｄメモリデバイスは、基板と、基板の上方の第１の水素ブロッキング層と、第１の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方の第２の水素ブロッキング層と、第２の水素ブロッキング層の上方のパッドアウト相互接続層とを含む。第１の水素ブロッキング層および第２の水素ブロッキング層は、３Ｄメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている。
【0007】
さらに別の例において、３Ｄメモリデバイスを形成するための方法が開示されている。第１の基板の上方に、垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイが形成される。複数のロジックプロセス互換型デバイスが、第２の基板の上に形成される。第１の基板および第２の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスは、結合するステップの後にＮＡＮＤメモリストリングのアレイの上方にある。第２の基板が薄くされ、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触した半導体層を形成する。
【0008】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【0009】
【図1A】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスの断面の概略図である。
【図1B】いくつかの実施形態による、２つの水素ブロッキング層を有する例示的な３Ｄメモリデバイスの断面の概略図である。
【図2A】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスの概略平面図である。
【図2B】いくつかの実施形態による、２つの水素ブロッキング層を有する例示的な３Ｄメモリデバイスの概略平面図である。
【図3A】いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
【図3B】いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
【図4A】いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
【図4B】いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。
【図5A】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
【図5B】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
【図5C】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
【図5D】いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
【図6】いくつかの実施形態による、水素ブロッキング層を有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
【図7】いくつかの実施形態による、３Ｄメモリデバイスの製作の間に水素ブロッキング層によって水素のガス放出を阻止するための例示的な方法のフローチャートである。
【発明を実施するための形態】
【0010】
本開示の実施形態が、添付の図面を参照して説明されることとなる。
【0011】
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
【0012】
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
【0013】
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
【0014】
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
【0015】
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
【0016】
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
【0017】
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／またはビアコンタクトが、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
【0018】
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
【0019】
本明細書で使用されているように、「３Ｄ ＮＡＮＤメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリセルトランジスタの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
【0020】
いくつかの既存の３Ｄメモリデバイスにおいて、３Ｄ ＮＡＮＤメモリストリングアレイおよび周辺回路が、２つの別個のウエハの上に形成され、一緒に結合される。パッドアウトが、３Ｄ ＮＡＮＤセルアレイウエハを通して達成される。しかし、セルアレイウエハパッドアウトは、セルアレイの外側にコンタクトを置かなければならないので、アレイ効率が大きく影響を受ける可能性がある。メモリセルアレイ効率を改善するために、パッドアウトに利用可能なより大きいチップ面積に起因して、パッドアウトが、周辺回路ウエハを通して実装される。しかし、パッドアウトアニーリングに起因する水素ガス放出は、ダングリングボンドの存在に起因して、トランジスタの電気的性能を劣化させる可能性があり、ダングリングボンドは、パッドアウトアニーリングの後に、水素によって破壊されるはずである。水素は、水素ガス放出の形態で、３Ｄメモリデバイスから放出され得る。
【0021】
本開示によるさまざまな実施形態は、１つまたは複数の水素ブロッキング層を有する３Ｄメモリデバイスを提供し、１つまたは複数の水素ブロッキング層は、パッドアウトアニーリングに起因するロジックプロセス互換型デバイス（たとえば、トランジスタ）からの水素ガス放出を阻止し、それによって、ダングリングボンドの存在を抑制し、３Ｄメモリデバイスの電気的性能を改善する。いくつかの実施形態において、ロジックプロセス互換型デバイスは、水素ブロッキング層（および、いくつかのケースでは、水素ブロッキング層を通るコンタクトを取り囲む水素ブロッキングスペース）によって完全にカプセル化され、パッドアウト相互接続層を通る水素ガス放出を防止する。結果として、周辺回路ウエハを通したパッドアウトが可能にされ、メモリセルアレイ効率を改善することが可能である。
【0022】
図１Ａは、いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイス１００の断面の概略図を図示している。３Ｄメモリデバイス１００は、結合されたチップの例を表している。３Ｄメモリデバイス１００のコンポーネント（たとえば、ロジックプロセス互換型デバイスおよびＮＡＮＤメモリ）は、異なる基板の上に別個に形成され、次いで、結合されたチップを形成するために接合され得る。３Ｄメモリデバイス１００は、ＮＡＮＤメモリ、たとえば、ＮＡＮＤメモリセルのアレイを有する第１の半導体構造体１０２を含むことが可能である。すなわち、第１の半導体構造体１０２は、ＮＡＮＤフラッシュメモリであることが可能であり、メモリセルは、ＮＡＮＤフラッシュメモリの中に、３Ｄ ＮＡＮＤメモリストリングのアレイおよび／または２次元（２Ｄ）ＮＡＮＤメモリセルのアレイの形態で提供されている。ＮＡＮＤメモリセルは、ページへとまとめられ得、次いで、ページは、ブロックへとまとめられ、ブロックの中のそれぞれのＮＡＮＤメモリセルは、ビットライン（ＢＬ）と呼ばれる別個のラインに電気的に接続されている。ＮＡＮＤメモリセルの中において同じ位置を有するすべてのセルは、ワードライン（ＷＬ）によって制御ゲートを通して電気的に接続され得る。いくつかの実施形態において、メモリ平面は、同じビットラインを通して電気的に接続されている特定の数のメモリブロックを含有している。
【0023】
いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであり、そのそれぞれは、メモリスタックを通して基板の上方に垂直方向に（３Ｄに）延在している。３Ｄ ＮＡＮＤ技術（たとえば、メモリスタックの中の層／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、典型的に、３２個から２５６個のＮＡＮＤメモリセルを含み、そのそれぞれは、フローティングゲートトランジスタまたは電荷トラップトランジスタを含む。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、２Ｄ ＮＡＮＤメモリセルのアレイであり、そのそれぞれは、フローティングゲートトランジスタを含む。２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリセル（たとえば、３２個から１２８個のメモリセル）（ＮＡＮＤゲートに似ている）および２つの選択トランジスタを含む。それぞれの２Ｄ ＮＡＮＤメモリストリングは、いくつかの実施形態によれば、基板の上の同じ平面の中に（２Ｄに）配置されている。
【0024】
また、３Ｄメモリデバイス１００は、ＮＡＮＤメモリを含む第１の半導体構造体１０２の上方に、ロジックプロセス互換型デバイスを含む第２の半導体構造体１０４を含むことが可能である。いくつかの実施形態において、第２の半導体構造体１０４の中のロジックプロセス互換型デバイスは、ロジックデバイスのための製作プロセスに匹敵する方式で製作され得る任意の半導体デバイスを含む。たとえば、ロジックプロセス互換型デバイスは、プロセッサー、コントローラー、ランダム－アクセスメモリ（ＲＡＭ）（たとえば、ダイナミックＲＡＭ（ＤＲＡＭ）またはスタティック（ＳＲＡＭ））、および、メモリデバイスの周辺回路を含むことが可能であり、そのそれぞれは、複数のトランジスタを含む。いくつかの実施形態において、ロジックプロセス互換型デバイスは、プロセッサー、ＲＡＭセルのアレイ、および／または、ＮＡＮＤメモリセルのアレイのための周辺回路（たとえば、第１の半導体構造体１０２の中に含まれている）を含む。いくつかの実施形態において、ロジックプロセス互換型デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成される。ロジックプロセス互換型デバイスは、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって実装され、高い速度を実現することが可能である。
【0025】
いくつかの実施形態において、第２の半導体構造体１０４の中のロジックプロセス互換型デバイスは、フラッシュメモリコントローラーを含み、フラッシュメモリコントローラーは、フラッシュメモリ（ＮＡＮＤフラッシュメモリまたはＮＯＲフラッシュメモリのいずれか）の中に記憶されたデータを管理し、ホスト（たとえば、コンピューティングデバイスまたは任意の他の電子デバイスのプロセッサー）と通信することが可能である。いくつかの実施形態において、フラッシュメモリコントローラーは、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ＵＳＢフラッシュドライブ、または、電子デバイス（たとえば、パーソナルコンピューター、デジタルカメラ、モバイルフォンなど）において使用するための他のメディアなどのような低デューティーサイクル環境において動作するように設計されている。いくつかの実施形態において、フラッシュメモリコントローラーは、モバイルデバイス（たとえば、スマートフォン、タブレット、ラップトップコンピューターなど）のためのデータストレージとして使用されるソリッドステートドライブ（ＳＳＤ）または埋め込み用マルチメディアカード（ｅＭＭＣ）などおよびエンタープライズストレージアレイのような高デューティーサイクル環境において動作するように設計されている。フラッシュメモリコントローラーは、フラッシュメモリ（たとえば、図１Ａの中の第１の半導体構造体１０２のＮＡＮＤメモリ）の動作（たとえば、読み取り動作、書き込み動作、消去動作、およびプログラム動作など）を制御するように構成され得る。また、フラッシュメモリコントローラーは、それに限定されないが、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、ウェアレベリングなどを含む、フラッシュメモリの中に記憶されたまたは記憶されることとなるデータに関して、さまざまな機能を管理するように構成され得る。いくつかの実施形態において、フラッシュメモリコントローラーは、フラッシュメモリから読み取られたデータまたはフラッシュメモリに書き込まれたデータに関して、エラー訂正コード（ＥＣＣ）を処理するようにさらに構成されている。たとえば、フラッシュメモリをフォーマットすることなど、任意の他の適切な機能が、同様にフラッシュメモリコントローラーによって実施され得る。
【0026】
いくつかの実施形態において、第２の半導体構造体１０４の中のロジックプロセス互換型デバイスは、図１Ａの中の第１の半導体構造体１０２のＮＡＮＤメモリの周辺回路（制御およびセンシング回路としても知られる）を含む。周辺回路は、ＮＡＮＤメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー（たとえば、ワードラインドライバー）、チャージポンプ、電流もしくは電圧リファレンス、または、回路（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。
【0027】
ロジックデバイス／回路の他に、第２の半導体構造体１０４の中のロジックプロセス互換型デバイスは、また、ロジックプロセスと互換可能なＲＡＭ（たとえば、ＳＲＡＭおよびＤＲＡＭなど）を含むことが可能である。いくつかの実施形態において、ＳＲＡＭは、論理回路（たとえば、プロセッサー、コントローラー、および周辺回路）の同じ基板の上に一体化されており、より幅広いバスおよびより速い動作速度を可能にし、それは、「オン－ダイのＳＲＡＭ」としても知られている。ＳＲＡＭのメモリコントローラーは、周辺回路の一部として埋め込まれ得る。いくつかの実施形態において、それぞれのＳＲＡＭセルは、プラスまたはマイナスの電荷としてデータのビットを記憶するための複数のトランジスタ、および、それへのアクセスを制御する１つまたは複数のトランジスタを含む。１つの例において、それぞれのＳＲＡＭセルは、６つのトランジスタ（たとえば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））、たとえば、データのビットを記憶するための４つのトランジスタ、および、データへのアクセスを制御するための２つのトランジスタを有している。ＳＲＡＭセルは、論理回路（たとえば、プロセッサーおよび周辺回路）によって占有されていない（したがって、余剰のスペースが形成されることを必要としない）エリアの中に位置付けすることが可能である。１つの例において、それぞれのＤＲＡＭセルは、プラスまたはマイナスの電荷としてデータのビットを記憶するためのキャパシタ、および、それへのアクセスを制御する１つまたは複数のトランジスタを含む。たとえば、それぞれのＤＲＡＭセルは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルであることが可能である。オン－ダイのＲＡＭ（たとえば、オン－ダイのＤＲＡＭおよび／またはオン－ダイのＳＲＡＭ）は、１つまたは複数のキャッシュ（たとえば、インストラクションキャッシュまたはデータキャッシュ）および／またはデータバッファーとして使用される、３Ｄメモリデバイス１００の高速動作を可能にすることができる。また、ＳＲＡＭおよび／またはＤＲＡＭセルは、論理回路によって占有されていない（したがって、余剰のスペースが形成されることを必要としない）エリアの中に位置付けすることが可能である。
【0028】
図１Ａに示されているように、３Ｄメモリデバイス１００は、垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間に、ボンディング界面１０６をさらに含む。下記に詳細に説明されているように、第１のおよび第２の半導体構造体１０２および１０４は、別個に（および、いくつかの実施形態では、並列に）製作され得、第１のおよび第２の半導体構造体１０２および１０４のうちの１つを製作するサーマルバジェットが、第１のおよび第２の半導体構造体１０２および１０４のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ボンディングコンタクト）が、ボンディング界面１０６を通して形成され、回路基板（たとえば、プリント回路基板（ＰＣＢ））の上の長距離のチップ－ツー－チップデータバスとは対照的に、第１の半導体構造体１０２と第２の半導体構造体１０４との間で、直接的な短い電気的接続を作製することが可能であり、それによって、チップ界面遅延を回避し、低減されたパワー消費によって高速Ｉｎ／Ｏｕｔ（Ｉ／Ｏ）スループットを実現する。第１の半導体構造体１０２の中のＮＡＮＤメモリと第２の半導体構造体１０４の中のロジックプロセス互換型デバイスとの間のデータ転送は、ボンディング界面１０６を横切る相互接続部（たとえば、ボンディングコンタクト）を通して実施され得る。第１および第２の半導体構造体１０２および１０４を垂直方向に一体化することによって、チップサイズが低減され得、メモリセル密度が増加させられ得る。そのうえ、複数の個別のチップを単一の結合されたチップ（たとえば、３Ｄメモリデバイス１００）へと一体化させることによって、より速いシステム速度およびより小さいＰＣＢサイズが、同様に実現され得る。
【0029】
図１Ａに示されているように、ロジックプロセス互換型デバイスを有する第２の半導体構造体１０４が、ＮＡＮＤメモリを有する第１の半導体構造体１０２の上方にあるので、３Ｄメモリデバイス１００のパッドアウトが、第２の半導体構造体１０４の上方で実現され得る。パッドアウトアニーリングプロセスに起因する水素ガス放出を軽減または防止するために、第２の半導体構造体１０４は、ロジックプロセス互換型デバイスの上方に水素ブロッキング層１０８を含む。下記に詳細に説明されているように、水素ブロッキング層１０８は、いくつかの実施形態によれば、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層１０８は、３Ｄメモリデバイス１００の製作の間に、とりわけ、パッドアウト相互接続層をアニーリングするときに、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層１０８は、酸化アルミニウム（Ａｌ２Ｏ３）などのような高誘電率（高ｋ）誘電材料を含む。すなわち、水素ブロッキング層１０８は、高ｋ誘電体層、たとえば、酸化アルミニウム層であることが可能である。高ｋ誘電体層（たとえば、酸化アルミニウム層など）は、その材料特質に起因して水素のガス放出を阻止することが可能であり、また、下にある金属相互接続部をシールドし、カップリング効果を回避することが可能である。水素ブロッキング層１０８は、副層を含む複合層であることが可能であるということが理解される。副層は、すべて高ｋ誘電体副層であることが可能であり、または、いくつかの実施形態によれば、副層のサブセットのみが高ｋ誘電体副層であり、一方では、他の副層は高ｋ誘電体副層ではない。
【0030】
２つ以上の水素ブロッキング層が第２の半導体構造体１０４の中に含まれ得るということが理解される。図１Ｂは、いくつかの実施形態による、水素ブロッキング層を有する別の例示的な３Ｄメモリデバイス１０１の断面の概略図を図示している。ロジックプロセス互換型デバイスの上方の水素ブロッキング層１０８の他に、３Ｄメモリデバイス１０１の中の第２の半導体構造体１０４は、ロジックプロセス互換型デバイスの下方に別の水素ブロッキング層１１０をさらに含み、水素ガス放出のためにロジックプロセス互換型デバイスを完全にカプセル化する。水素ブロッキング層１０８および１１０は、第２の半導体構造体１０４のフロントサイドおよびバックサイドの両方において形成され、水素ガス放出の阻止を強化することが可能である。いくつかの実施形態において、水素ブロッキング層１１０は、垂直方向にロジックプロセス互換型デバイスとボンディング界面１０６との間に配設されており、それは、また、３Ｄメモリデバイス１０１の製作の間に、ボンディング界面１０６を通して下向きの水素のガス放出を阻止する。いくつかの実施形態において、水素ブロッキング層１１０は、酸化アルミニウムなどのような高ｋ誘電材料を含む。すなわち、水素ブロッキング層１１０は、高ｋ誘電体層、たとえば、酸化アルミニウム層であることが可能である。
【0031】
図２Ａは、いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイス２００の概略平面図を図示している。図１Ａに関して上記に説明されている３Ｄメモリデバイス１００の１つの例として、３Ｄメモリデバイス２００は、第１の半導体構造体２０２と、第１の半導体構造体２０２の上方にスタックされた第２の半導体構造体２０４とを含む、結合されたチップである。いくつかの実施形態によれば、第１および第２の半導体構造体２０２および２０４は、それらの間のボンディング界面２０６において接合されている。第２の半導体構造体２０４は、いくつかの実施形態によれば、下記に詳細に説明されているような水素のガス放出を阻止するように構成された水素ブロッキング層２４６を含む。図２Ａに示されているように、第１の半導体構造体２０２は、基板２０８を含むことが可能であり、基板２０８は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、または任意の他の適切な材料を含むことが可能である。３Ｄメモリデバイス２００の中のコンポーネントの空間的関係をさらに図示するために、ｘ軸およびｙ軸が図２Ａに追加されているということが留意される。基板２０８は、ｘ方向（横方向または幅方向）に横方向に延在している２つの横方向表面（たとえば、上部表面および底部表面）を含む。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体デバイス（たとえば、３Ｄメモリデバイス２００）の別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｙ方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板（たとえば、基板２０８）に対してｙ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
【0032】
図２Ａに示されているように、３Ｄメモリデバイス２００の第１の半導体構造体２０２は、ＮＡＮＤフラッシュメモリを含み、ＮＡＮＤフラッシュメモリの中には、メモリセルが、基板２０８の上方に３Ｄ ＮＡＮＤメモリストリング２１６のアレイの形態で提供されている。それぞれの３Ｄ ＮＡＮＤメモリストリング２１６は、いくつかの実施形態によれば、導電性層２１２および誘電体層２１４をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよび交互配置された導電性層２１２および誘電体層２１４は、本明細書で「メモリスタック」２１０とも称される。いくつかの実施形態によれば、メモリスタック２１０の中の交互配置された導電性層２１２および誘電体層２１４は、垂直方向に交互になっている。換言すれば、メモリスタック２１０の上部または底部にあるものを除いて、それぞれの導電性層２１２は、両側において２つの誘電体層２１４によって隣接され得、それぞれの誘電体層２１４は、両側において２つの導電性層２１２によって隣接され得る。導電性層２１２は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層２１４は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導電性層２１２は、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。誘電体層２１４は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0033】
いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング２１６は、半導体チャネル２２０およびメモリフィルム２１８を含む「電荷トラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態において、半導体チャネル２２０は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム２１８は、トンネリング層、ストレージ層（「電荷トラップ／ストレージ層」としても知られる）、およびメモリブロッキング層を含む、複合誘電体層である。それぞれの３Ｄ ＮＡＮＤメモリストリング２１６は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、半導体チャネル２２０、メモリフィルム２１８のトンネリング層、ストレージ層、およびメモリブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。メモリブロッキング層は、酸化ケイ素、酸窒化ケイ素、高ｋ誘電体、または、それらの任意の組合せを含むことが可能である。１つの例において、メモリブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。別の例において、メモリブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などのような、高ｋ誘電体層を含むことが可能である。
【0034】
いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング２１６は、複数の制御ゲート（それぞれがワードラインの一部である）をさらに含む。メモリスタック２１０の中のそれぞれの導電性層２１２は、３Ｄ ＮＡＮＤメモリストリング２１６のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング２１６は、垂直方向におけるそれぞれの端部において、２つのプラグ２２２および２２４を含む。プラグ２２２は、半導体材料（たとえば、単結晶シリコンなど）を含むことが可能であり、それは、基板２０８からエピタキシャル成長させられる。プラグ２２２は、３Ｄ ＮＡＮＤメモリストリング２１６のソース選択ゲートによって制御されるチャネルとして機能することが可能である。プラグ２２２は、３Ｄ ＮＡＮＤメモリストリング２１６の下側端部にあり、半導体チャネル２２０と接触していることが可能である。本明細書で使用されているように、基板２０８が３Ｄメモリデバイス２００の最も低い平面に位置決めされているときに、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング２１６）の「上側端部」は、ｙ方向に基板２０８から遠くに離れている方の端部であり、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング２１６）の「下側端部」は、ｙ方向に基板２０８に近い方の端部である。別のプラグ２２４は、半導体材料（たとえば、ポリシリコン）を含むことが可能である。第１の半導体構造体２０２の製作の間に３Ｄ ＮＡＮＤメモリストリング２１６の上側端部を被覆することによって、プラグ２２４は、エッチング停止層として機能し、３Ｄ ＮＡＮＤメモリストリング２１６の中に充填されている誘電体（たとえば、酸化ケイ素および窒化ケイ素など）のエッチングを防止することが可能である。いくつかの実施形態において、プラグ２２４は、３Ｄ ＮＡＮＤメモリストリング２１６のドレインとして機能する。
【0035】
３Ｄ ＮＡＮＤメモリストリング２１６は、「電荷トラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能であるということが理解される。いくつかの実施形態において、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとしてのポリシリコン層が、基板２０８とメモリスタック２１０との間に形成され得る。
【0036】
いくつかの実施形態において、３Ｄメモリデバイス２００の第１の半導体構造体２０２は、メモリスタック２１０および３Ｄ ＮＡＮＤメモリストリング２１６の上方に相互接続層２２６をさらに含み、メモリスタック２１０および３Ｄ ＮＡＮＤメモリストリング２１６へおよびそれから、電気信号を転送する。相互接続層２２６は、複数の相互接続部（本明細書では「コンタクト」とも称される）を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス（ビア）コンタクトを含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層２２６は、１つまたは複数の層間誘電体（ＩＬＤ）層（ＢＥＯＬ用の「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、その中に形成することが可能である。すなわち、相互接続層２２６は、複数の層間誘電体（ＩＬＤ）層の中に相互接続ラインおよびビアコンタクトを含むことが可能である。相互接続層２２６の中の相互接続ラインおよびビアコンタクトは、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。相互接続層２２６の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0037】
図２Ａに示されているように、３Ｄメモリデバイス２００の第１の半導体構造体２０２は、ボンディング界面２０６において、ならびに、相互接続層２２６およびメモリスタック２１０（および、それを通る３Ｄ ＮＡＮＤメモリストリング２１６）の上方に、ボンディング層２２８をさらに含むことが可能である。すなわち、いくつかの実施形態によれば、相互接続層２２６は、垂直方向に３Ｄ ＮＡＮＤメモリストリング２１６のアレイとボンディング層２２８との間にある。ボンディング層２２８は、複数のボンディングコンタクト２３０と、ボンディングコンタクト２３０を互いに電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト２３０は、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。ボンディング層２２８の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
【0038】
同様に、図２Ａに示されているように、３Ｄメモリデバイス２００の第２の半導体構造体２０４は、また、ボンディング界面２０６において、および、第１の半導体構造体２０２のボンディング層２２８の上方に、ボンディング層２３２を含むことが可能である。ボンディング層２３２は、複数のボンディングコンタクト２３４と、ボンディングコンタクト２３４を互いに電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト２３４は、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。ボンディング層２３２の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
【0039】
上記に説明されているように、第２の半導体構造体２０４は、ボンディング界面２０６において、第１の半導体構造体２０２の上に向かい合った様式で結合され得る。いくつかの実施形態によれば、第１の半導体構造体２０２のボンディングコンタクト２３０は、ボンディング界面２０６において、第２の半導体構造体２０４のボンディングコンタクト２３４と接触している。いくつかの実施形態において、ボンディング界面２０６は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）の結果として、ボンディング層２３２とボンディング層２２８との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。いくつかの実施形態において、ボンディング界面２０６は、ボンディング層２３２および２２８が出会って結合される場所にある。実際には、ボンディング界面２０６は、第１の半導体構造体２０２のボンディング層２２８の上部表面および第２の半導体構造体２０４のボンディング層２３２の底部表面を含む、特定の厚さを有する層であることが可能である。
【0040】
いくつかの実施形態において、３Ｄメモリデバイス２００の第２の半導体構造体２０４は、ボンディング層２３２の上方に相互接続層２３６をさらに含み、電気信号を転送する。相互接続層２３６は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。相互接続層２３６は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層２３６の中の相互接続ラインおよびビアコンタクトは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層２３６の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0041】
いくつかの実施形態において、３Ｄメモリデバイス２００の第２の半導体構造体２０４は、相互接続層２３６およびボンディング層２３２の上方にデバイス層２３８をさらに含む。デバイス層２３８は、複数のトランジスタ２４０をそれぞれ含む複数のロジックプロセス互換型デバイスを含むことが可能である。すなわち、いくつかの実施形態によれば、相互接続層２３６は、垂直方向にデバイス層２３８の中のロジックプロセス互換型デバイスとボンディング層２３２との間にある。いくつかの実施形態において、ロジックプロセス互換型デバイスは、フラッシュメモリコントローラーおよび／または３Ｄ ＮＡＮＤメモリストリング２１６のアレイの周辺回路を含む。周辺回路、すなわち、３Ｄ ＮＡＮＤメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号制御およびセンシング回路は、それに限定されないが、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー（たとえば、ワードラインドライバー）、チャージポンプ、電流または電圧リファレンスを含むことが可能である。トランジスタ２４０は、半導体層２４２の「上に」形成され得、トランジスタ２４０の全体または一部は、半導体層２４２の中に（たとえば、半導体層２４２の上部表面の上方に）および／または半導体層２４２の直ぐ上に形成されている。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（たとえば、トランジスタ２４０のソース領域およびドレイン領域）が、同様に半導体層２４２の上に形成され得る。いくつかの実施形態によれば、トランジスタ２４０は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）を備えた高速ロジックトランジスタである。
【0042】
いくつかの実施形態において、第２の半導体構造体２０４は、デバイス層２３８の上方に配設されている半導体層２４２をさらに含む。半導体層２４２は、薄くされた基板であることが可能であり、ロジックプロセス互換型デバイスのトランジスタ２４０が、その上に形成されている。いくつかの実施形態において、半導体層２４２は、単結晶シリコンを含む。いくつかの実施形態において、半導体層２４２は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことが可能である。また、半導体層２４２は、アイソレーション領域およびドープ領域（たとえば、トランジスタ２４０のソース／ドレインとして機能する）を含むことが可能である。アイソレーション領域（図示せず）は、半導体層２４２の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。
【0043】
図２Ａに示されているように、３Ｄメモリデバイス２００の第２の半導体構造体２０４は、半導体層２４２の上方にパッドアウト相互接続層２４８をさらに含むことが可能である。パッドアウト相互接続層２４８は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド２５４を含むことが可能である。パッドアウト相互接続層２４８および相互接続層２３６は、半導体層２４２の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層２４８の中の相互接続部は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス２００と外側回路との間で電気信号を転送することが可能である。パッドアウト相互接続層２４８の中の相互接続部（たとえば、接触パッド２５４）は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。パッドアウト相互接続層２４８の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0044】
いくつかの実施形態において、第２の半導体構造体２０４は、パッドアウト相互接続層２４８の上方に不動態化層２５６をさらに含む。不動態化層２５６は、窒化ケイ素を含むことが可能である。いくつかの実施形態において、不動態化層２５６は、水素に富む窒化ケイ素を含み、それは、水素供給源として作用することが可能であり、水素は、必要に応じて水素供給源からデバイス層２３８の中へ拡散することが可能である。水素に富む窒化ケイ素は、水素化窒化ケイ素（ＳｉＮｘ：Ｈ）を含むことが可能である。いくつかの実施形態において、水素に富む窒化ケイ素の中の水素濃度は、１０２１ａｔｏｍ／ｃｍ３よりも大きい（たとえば、１０２１ａｔｏｍ／ｃｍ３から１０２３ａｔｏｍ／ｃｍ３の間など）。いくつかの実施形態において、水素に富む窒化ケイ素の中の水素濃度は、１０２２ａｔｏｍ／ｃｍ３よりも大きい（たとえば、１０２２ａｔｏｍ／ｃｍ３から１０２３ａｔｏｍ／ｃｍ３の間など）。いくつかの実施形態において、不動態化層２５６は、窒化ケイ素の層および酸化ケイ素の層を有する複合層である。図２Ａに示されているように、開口部が、不動態化層２５６を通して形成され、パッドアウト相互接続層２４８の中の接触パッド２５４を露出させることが可能である。
【0045】
上記に説明されているように、水素は、ダングリングボンドを破壊するために、（たとえば、イオンインプランテーションおよび／または拡散によって）デバイス層２３８の中のロジックプロセス互換型デバイスのトランジスタ２４０に補充されることを必要とする。他方では、パッドアウト相互接続層２４８の形成は、アニールプロセスを必要とし、アニールプロセスは、水素のガス放出を加速させ、それによって、デバイス層２３８の中の水素を低減させることが可能である。水素ガス放出の問題を解決するために、いくつかの既存の３Ｄメモリデバイスとは異なり、３Ｄメモリデバイス２００の第２の半導体構造体２０４は、水素ブロッキング層２４６をさらに含み、水素ブロッキング層２４６は、図２Ａに図示されているように、垂直方向に半導体層２４２とパッドアウト相互接続層２４８との間に配設されている。いくつかの実施形態によれば、水素ブロッキング層２４６は、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層２４６は、３Ｄメモリデバイス２００の製作の間に、ロジックプロセス互換型デバイス（たとえば、デバイス層２３８の中のトランジスタ２４０）からパッドアウト相互接続層２４８の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層２４６は、横方向に延在し、半導体層２４２を被覆し、デバイス層２３８からパッドアウト相互接続層２４８に向けて上向きの水素のガス放出を防止する。すなわち、水素ブロッキング層２４６は、デバイス層２３８の上方で、デバイス層２３８の中のロジックプロセス互換型デバイスをカプセル化することが可能である。
【0046】
水素ブロッキング層２４６は、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層を含む、高ｋ誘電材料を含むことが可能である。いくつかの実施形態において、水素ブロッキング層２４６は、酸化アルミニウムを含む。たとえば、水素ブロッキング層２４６は、酸化アルミニウム層であることが可能である。いくつかの実施形態において、水素ブロッキング層２４６は、他の材料の１つまたは複数の副層とともに、複数の高ｋ誘電体副層または１つの高ｋ誘電体副層を有する複合層であることが可能であるということが理解される。水素ブロッキング層２４６の厚さは、水素のガス放出を阻止するのに十分に厚くなっていることが可能である。いくつかの実施形態において、水素ブロッキング層２４６の厚さは、約１ｎｍから約１００ｎｍの間にあり、たとえば、１ｎｍから１００ｎｍの間にある（たとえば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、８５ｎｍ、９０ｎｍ、９５ｎｍ、１００ｎｍ、これらの値のいずれかによって下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって画定される任意の範囲にある）。
【0047】
いくつかの実施形態において、第２の半導体構造体２０４は、１つまたは複数のコンタクト２５０をさらに含み、１つまたは複数のコンタクト２５０は、水素ブロッキング層２４６および半導体層２４２を通って垂直方向に延在し、パッドアウト相互接続層２４８ならびに相互接続層２３６および２２６を電気的に接続する。デバイス層２３８（および、その中のロジックプロセス互換型デバイス、たとえば、周辺回路など）は、相互接続層２３６および２２６ならびにボンディングコンタクト２３４および２３０を通して、３Ｄ ＮＡＮＤメモリストリング２１６のアレイに電気的に接続され得る。そのうえ、デバイス層２３８および３Ｄ ＮＡＮＤメモリストリング２１６のアレイは、コンタクト２５０およびパッドアウト相互接続層２４８を通して外側回路に電気的に接続され得る。いくつかの実施形態において、水素ブロッキングスペーサ２５１が、それぞれのコンタクト２５０と水素ブロッキング層２４６との間に形成され、コンタクト２５０を取り囲むエリアを通る水素ガス放出を防止する。たとえば、水素ブロッキングスペーサ２５１は、コンタクト２５０を取り囲むことが可能である。いくつかの実施形態によれば、水素ブロッキングスペーサ２５１は、水素ブロッキング層２４６と同じ材料（たとえば、酸化アルミニウムなど）を含む。結果として、デバイス層２３８上部からのカプセル化は、水素ブロッキングスペーサ２５１によってさらに強化され得る。
【0048】
図２Ｂは、いくつかの実施形態による、２つの水素ブロッキング層を有する例示的な３Ｄメモリデバイス２０１の概略平面図を図示している。３Ｄメモリデバイス２０１は、ボンディング界面２０６と第２の半導体構造体２０４の相互接続層２３６との間に別の水素ブロッキング層２５８を含むことを除いて、３Ｄメモリデバイス２００と実質的に同様である。第２の半導体構造体２０４の中のデバイス層２３８の上方および下方に２つの水素ブロッキング層２４６および２５８を含むことによって、水素のガス放出は、両方の垂直方向（すなわち、上向きおよび下向き）に阻止され得る。３Ｄメモリデバイス２００および２０１の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、繰り返されていない。
【0049】
図２Ｂに図示されているように、３Ｄメモリデバイス２０１は、基板２０８と、基板２０８の上方のメモリスタック２１０と、メモリスタック２１０を通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリング２１６のアレイと、３Ｄ ＮＡＮＤメモリストリング２１６のアレイの上方の相互接続層２２６と、相互接続層２２６の上方のボンディング層２２８とを含むことが可能である。また、３Ｄメモリデバイス２０１は、ボンディング層２３２を含むことが可能であり、ボンディング層２３２は、ボンディング層２２８のボンディング界面２０６の反対側において、ボンディングコンタクト２６０を含む。３Ｄメモリデバイス２０１は、ボンディング層２３２およびボンディング界面２０６の上方に水素ブロッキング層２５８をさらに含み、水素ブロッキング層２５８の上方に相互接続層２３６をさらに含むことが可能である。３Ｄメモリデバイス２０１は、相互接続層２３６の上方にデバイス層２３８の中のロジックプロセス互換型デバイスをさらに含み、また、デバイス層２３８の上方に、デバイス層２３８の中のロジックプロセス互換型デバイスと接触して、半導体層２４２をさらに含むことが可能である。３Ｄメモリデバイス２００と同様に、３Ｄメモリデバイス２０１は、また、半導体層２４２の上方に水素ブロッキング層２４６を含み、水素ブロッキング層２４６は、３Ｄメモリデバイス２０１の製作の間に、デバイス層２３８から水素ブロッキング層２４６の上方のパッドアウト相互接続層２４８の中へのまたはそれを越える水素ガス放出を阻止するためのものである。
【0050】
図１Ａに示されているような単一の水素ブロッキング層２４６を有する３Ｄメモリデバイス２００とは異なり、いくつかの実施形態によれば、３Ｄメモリデバイス２０１は、垂直方向にボンディング層２３２とデバイス層２３８の中のロジックプロセス互換型デバイスとの間に追加的な水素ブロッキング層２５８をさらに含む。いくつかの実施形態によれば、水素ブロッキング層２５８は、水素のガス放出を阻止するように構成されている。たとえば、水素ブロッキング層２５８は、３Ｄメモリデバイス２０１の製作の間に、ロジックプロセス互換型デバイス（たとえば、デバイス層２３８の中のトランジスタ２４０）からボンディング層２３２の中へのまたはそれを越える水素のガス放出を阻止するように構成され得る。いくつかの実施形態において、水素ブロッキング層２５８は、横方向に延在し、相互接続層２３６を被覆し、デバイス層２３８からボンディング層２３２に向けて下向きの水素のガス放出を防止する。すなわち、水素ブロッキング層２５８は、デバイス層２３８の下方で、デバイス層２３８の中のロジックプロセス互換型デバイスをカプセル化することが可能である。結果として、水素ブロッキング層２４６および２５８は、横方向に延在し、垂直方向に、すなわち、それぞれ、デバイス層２３８の上方および下方で、デバイス層２３８の中のロジックプロセス互換型デバイスをカプセル化する。
【0051】
水素ブロッキング層２５８は、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層を含む、高ｋ誘電材料を含むことが可能である。いくつかの実施形態において、水素ブロッキング層２５８は、酸化アルミニウムを含む。たとえば、水素ブロッキング層２５８は、酸化アルミニウム層であることが可能である。いくつかの実施形態において、水素ブロッキング層２５８は、他の材料の１つまたは複数の副層とともに、複数の高ｋ誘電体副層または１つの高ｋ誘電体副層を有する複合層であることが可能であるということが理解される。水素ブロッキング層２５８の厚さは、水素のガス放出を阻止するのに十分に厚くなっていることが可能である。いくつかの実施形態において、水素ブロッキング層２５８の厚さは、約１ｎｍから約１００ｎｍの間にあり、たとえば、１ｎｍから１００ｎｍの間にある（たとえば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、８５ｎｍ、９０ｎｍ、９５ｎｍ、１００ｎｍ、これらの値のいずれかによって下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって画定される任意の範囲にある）。いくつかの実施形態において、水素ブロッキング層２４６および２５８は、同じ厚さおよび／または同じ材料を有している。いくつかの実施形態において、水素ブロッキング層２４６および２５８は、異なる厚さおよび／または異なる材料を有することが可能であるということが理解される。
【0052】
いくつかの実施形態において、ボンディング層２３２の中のボンディングコンタクト２６０は、水素ブロッキング層２５８を通って垂直方向に延在し、ボンディング界面２０６を横切って、相互接続層２３６の中の相互接続部およびボンディング層２２８の中のボンディングコンタクト２３０を電気的に接続している。図２Ｂには示されていないが、いくつかの実施形態において、水素ブロッキングスペーサが、それぞれのボンディングコンタクト２６０と水素ブロッキング層２５８との間に形成され、ボンディングコンタクト２６０を取り囲むエリアを通る水素ガス放出を防止するということが理解される。たとえば、水素ブロッキングスペーサは、ボンディングコンタクト２６０を取り囲むことが可能である。いくつかの実施形態によれば、水素ブロッキングスペーサは、水素ブロッキング層２５８と同じ材料（たとえば、酸化アルミニウムなど）を含む。
【0053】
図３Ａおよび図３Ｂは、いくつかの実施形態による、ロジックプロセス互換型デバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図４Ａおよび図４Ｂは、いくつかの実施形態による、メモリデバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図５Ａ～図５Ｄは、いくつかの実施形態による、水素ブロッキング層を有する例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示している。図６は、いくつかの実施形態による、水素ブロッキング層を有する３Ｄメモリデバイスを形成するための例示的な方法６００のフローチャートである。図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ～図５Ｄ、および図６に示されているメモリデバイスの例は、図２Ａに示されている３Ｄメモリデバイス２００を含む。図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ～図５Ｄ、および図６は、一緒に説明されることとなる。方法６００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図６に示されているものとは異なる順序で実施され得る。
【0054】
図６を参照すると、方法６００は、動作６０２において開始し、動作６０２では、垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイが、第１の基板の上方に形成される。第１の基板は、シリコン基板であることが可能である。いくつかの実施形態において、ＮＡＮＤメモリストリングのアレイがそれを通って垂直方向に延在するメモリスタックが、第１の基板の上方に形成される。
【0055】
図４Ａに図示されているように、交互配置された犠牲層（図示せず）および誘電体層４０８が、シリコン基板４０２の上方に形成されている。交互配置された犠牲層および誘電体層４０８は、誘電体スタック（図示せず）を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層４０８は、酸化ケイ素の層を含む。交互配置された犠牲層および誘電体層４０８は、１つまたは複数の薄膜堆積プロセスによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリスタック４０４は、ゲート交換プロセスによって形成され得、たとえば、誘電体層４０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を導電性層４０６と交換し、結果として生じる凹部を導電性層４０６で充填する。結果として、メモリスタック４０４は、交互配置された導電性層４０６および誘電体層４０８を含むことが可能である。いくつかの実施形態において、それぞれの導電性層４０６は、金属層（たとえば、タングステンの層など）を含む。他の実施形態では、メモリスタック４０４は、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック４０４とシリコン基板４０２との間に形成されている。
【0056】
図４Ｂに図示されているように、３Ｄ ＮＡＮＤメモリストリング４１０は、シリコン基板４０２の上方に形成されており、そのそれぞれは、メモリスタック４０４の交互配置された導電性層４０６および誘電体層４０８を通って、垂直方向に延在している。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング４１０を形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、メモリスタック４０４を通してシリコン基板４０２の中へチャネル孔部を形成することを含み、シリコン基板４０２からチャネル孔部の下側部分の中にプラグ４１２をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング４１０を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、メモリフィルム４１４（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層４１６などのような、複数の層によってチャネル孔部を充填することを含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング４１０を形成するための製作プロセスは、３Ｄ ＮＡＮＤメモリストリング４１０の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、半導体材料によって凹部を充填することによって、チャネル孔部の上側部分の中に別のプラグ４１８を形成することをさらに含む。
【0057】
方法６００は、図６に図示されているように、動作６０４に進み、動作６０４では、第１の相互接続層が、第１の基板の上方のＮＡＮＤメモリストリングのアレイの上方に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層の中に第１の複数の相互接続部を含むことが可能である。図４Ｂに図示されているように、相互接続層４２０は、３Ｄ ＮＡＮＤメモリストリング４１０の上方に形成され得る。相互接続層４２０は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、３Ｄ ＮＡＮＤメモリストリング４１０と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層４２０は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層４２０の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図４Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層４２０と称され得る。
【0058】
方法６００は、図６に図示されているように、動作６０６に進み、動作６０６では、第１のボンディング層が、第１の相互接続層の上方に形成される。第１のボンディング層は、複数の第１のボンディングコンタクトを含むことが可能である。図４Ｂに図示されているように、ボンディング層４２２は、相互接続層４２０の上方に形成されている。ボンディング層４２２は、誘電体によって取り囲まれている複数のボンディングコンタクト４２４を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層４２０の上部表面の上に堆積されており、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、ボンディングコンタクト４２４が、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、誘電体層を通して、相互接続層４２０の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
【0059】
方法６００は、図６に図示されているように、動作６０８に進み、動作６０８では、複数のロジックプロセス互換型デバイスが、第２の基板の上に形成される。第２の基板は、シリコン基板であることが可能である。ロジックプロセス互換型デバイスは、フラッシュメモリコントローラーおよび／またはＮＡＮＤメモリストリングのアレイの周辺回路を含むことが可能である。
【0060】
図３Ａに図示されているように、複数のトランジスタ３０４が、シリコン基板３０２の上に形成される。トランジスタ３０４は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によってシリコン基板３０２の中に形成され、それは、たとえば、トランジスタ３０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板３０２の中に形成されている。複数のロジックプロセス互換型デバイス（それぞれがトランジスタ３０４を含む）を含むデバイス層３０６が、それによって形成される。たとえば、トランジスタ３０４は、デバイス層３０６の異なる領域の中にパターニングおよび作製され、フラッシュメモリコントローラーおよび／または周辺回路を形成することが可能である。
【0061】
方法６００は、図６に図示されているように、動作６１０に進み、動作６１０では、第２の相互接続層が、ロジックプロセス互換型デバイスの上方に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層の中に第２の複数の相互接続部を含むことが可能である。図３Ｂに図示されているように、相互接続層３０８は、ロジックプロセス互換型デバイスを有するデバイス層３０６の上方に形成されている。相互接続層３０８は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、デバイス層３０６の中のロジックプロセス互換型デバイスと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層３０８は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層３０８の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図３Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層３０８と称され得る。
【0062】
方法６００は、図６に図示されているように、動作６１２に進み、動作６１２では、第２のボンディング層が、第２の相互接続層の上方に形成される。第２のボンディング層は、複数の第２のボンディングコンタクトを含むことが可能である。図３Ｂに図示されているように、ボンディング層３１０は、相互接続層３０８の上方に形成されている。ボンディング層３１０は、誘電体によって取り囲まれている複数のボンディングコンタクト３１２を含むことが可能である。いくつかの実施形態において、誘電体層は、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスによって、相互接続層３０８の上部表面の上に堆積される。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディングコンタクト３１２が、誘電体層を通して、相互接続層３０８の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
【0063】
いくつかの実施形態において、第２のボンディング層を形成する前に、水素ブロッキング層が、第２の相互接続層の上方に、および、第２の基板の上のロジックプロセス互換型デバイスの上方に形成され得るということが理解される。図３Ｂには示されていないが、水素ブロッキング層は、１つまたは複数の薄膜堆積プロセスを使用して、相互接続層３０８の上に高ｋ誘電材料（たとえば、酸化アルミニウムなど）のうちの１つまたは複数の層を堆積させることによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。たとえば、水素ブロッキング層は、ＡＬＤを使用して堆積され得る。次いで、ボンディング層３１０が、水素ブロッキング層の上に形成され得る。ボンディングコンタクト３１２が、フォトリソグラフィー、エッチング、および金属堆積を使用して、水素ブロッキング層を通して形成され得る。高ｋ誘電材料の層を含む水素ブロッキングスペーサが、ボンディングコンタクト３１２の堆積の前に、薄膜堆積プロセスを使用して、それぞれのボンディングコンタクト３１２を取り囲んで、すなわち、それぞれのボンディングコンタクト３１２と水素ブロッキング層との間に形成され得る。
【0064】
方法６００は、図６に図示されているように、動作６１４に進み、動作６１４では、第１の基板および第２の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスが、ボンディングの後に、ＮＡＮＤメモリストリングのアレイの上方にある。いくつかの実施形態において、第１のボンディング層および第２のボンディング層は、ハイブリッド結合されており、第１のボンディングコンタクトが、ボンディング界面において、第２のボンディングコンタクトと接触しているようになっている。
【0065】
図５Ａに図示されているように、シリコン基板３０２およびその上に形成されたコンポーネント（たとえば、デバイス層３０６の中のロジックプロセス互換型デバイス）は、逆さまにひっくり返されている。下に向いているボンディング層３１０は、上に向いているボンディング層４２２と（すなわち、向かい合った様式で）結合されており、それによって、（図５Ｂに示されているように）ボンディング界面５０２を形成している。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。ボンディングの後に、ボンディング層３１０の中のボンディングコンタクト３１２、および、ボンディング層４２２の中のボンディングコンタクト４２４が整合させられ、互いに接触しており、デバイス層３０６（たとえば、その中のロジックプロセス互換型デバイス）が、３Ｄ ＮＡＮＤメモリストリング４１０に電気的に接続され得るようになっている。ボンディング界面５０２は、図５Ｂに図示されているように、ボンディングの後に、３Ｄ ＮＡＮＤメモリストリング４１０とデバイス層３０６（たとえば、その中のロジックプロセス互換型デバイス）との間に形成され得る。
【0066】
方法６００は、図６に図示されているように、動作６１６に進み、動作６１６では、第２の基板が、ロジックプロセス互換型デバイスの上方にロジックプロセス互換型デバイスと接触して半導体層を形成するために薄くされる。図５Ｂに図示されているように、結合されたチップ（たとえば、図５Ａに示されているようなシリコン基板３０２）の上部における基板は薄くされており、薄くされた上部基板が、半導体層５０４（たとえば、単結晶シリコン層）としての役割を果たすことができるようになっている。薄くされた基板の厚さは、約２００ｎｍから約５μｍの間（たとえば、２００ｎｍから５μｍの間など）、または、約１５０ｎｍから約５０μｍの間（たとえば、１５０ｎｍから５０μｍの間など）にあることが可能である。シリコン基板３０２は、それに限定されないが、ウエハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。
【0067】
方法６００は、図６に図示されているように、動作６１８に進み、動作６１８では、水素ブロッキング層が、半導体層の上方に形成される。水素ブロッキング層は、酸化アルミニウムなどのような高ｋ誘電材料を含むことが可能である。いくつかの実施形態において、第１の水素ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にあり、たとえば、１ｎｍから１００ｎｍなどの間にある。
【0068】
図５Ｂに図示されているように、水素ブロッキング層５０６が、半導体層５０４の上方に形成される。水素ブロッキング層５０６は、１つまたは複数の薄膜堆積プロセスを使用して半導体層５０４の上に高ｋ誘電材料（たとえば、酸化アルミニウムなど）の１つまたは複数の層を堆積させることによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。たとえば、水素ブロッキング層５０６は、１ｎｍから１００ｎｍの間で水素ブロッキング層５０６の厚さを制御するために、ＡＬＤを使用して堆積され得る。いくつかの実施形態において、水素ブロッキング層５０６は、半導体層５０４を被覆するために堆積される。
【0069】
方法６００は、図６に図示されているように、動作６２０に進み、動作６２０では、第１の水素ブロッキング層および半導体層を通って垂直方向に延在するコンタクトが形成される。いくつかの実施形態において、水素ブロッキングスペーサが、コンタクトと第１の水素ブロッキング層との間に形成される。
【0070】
図５Ｃに図示されているように、誘電体層５０８（たとえば、酸化ケイ素の層など）が、１つまたは複数の薄膜堆積プロセスを使用して、水素ブロッキング層５０６の上に堆積され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。いくつかの実施形態によれば、コンタクト５１０は、誘電体層５０８、水素ブロッキング層５０６、および半導体層５０４を通って垂直方向に延在するように形成され、相互接続層３０８の中の相互接続部に電気的に接続されている。水素ブロッキングスペーサ５１１は、それぞれのコンタクト５１０と水素ブロッキング層５０６との間に、たとえば、それぞれのコンタクト５１０を取り囲んで形成され得る。いくつかの実施形態において、接触孔部が、最初に、ドライエッチングプロセスおよび／またはウェットエッチングプロセス（たとえば、ＤＲＩＥなど）を使用して、誘電体層５０８、水素ブロッキング層５０６、および半導体層５０４を通してエッチングされ、１つまたは複数の薄膜堆積プロセスを使用して接触孔部の側壁部の上に水素ブロッキングスペーサ５１１（たとえば、高ｋ誘電材料の層）を堆積させることがそれに続き、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、コンタクト５１０は、水素ブロッキングスペーサ５１１の上に導電性材料（たとえば、金属など）を堆積させ、１つまたは複数の薄膜堆積プロセスを使用して接触孔部を充填することによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。
【0071】
方法６００は、図６に図示されているように、動作６２２に進み、動作６２２では、パッドアウト相互接続層が、水素ブロッキング層の上方に形成される。図５Ｄに図示されているように、パッドアウト相互接続層５０９は、水素ブロッキング層５０６の上方に形成されている。パッドアウト相互接続層５０９は、１つまたは複数のＩＬＤ層（たとえば、図５Ｃに示されている誘電体層５０８）の中に形成された相互接続部（たとえば、パッドコンタクト５１２など）を含むことが可能である。パッドアウト相互接続層５０９の中のパッドコンタクト５１２は、コンタクト５１０を通して相互接続層３０８の中の相互接続部に電気的に接続され得る。パッドコンタクト５１２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
【0072】
パッドアウト相互接続層を形成するための製作プロセスの一部として、アニールプロセスが実施される。しかし、アニーリングは、水素ガス放出を引き起こす可能性があり、水素ガス放出は、３Ｄメモリデバイスから水素を放出し、それによって、３Ｄメモリデバイスの性能に影響を与える。図７は、いくつかの実施形態による、３Ｄメモリデバイスの製作の間の水素ブロッキング層による水素のガス放出を阻止するための例示的な方法７００のフローチャートである。方法７００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図７に示されているものとは異なる順序で実施され得る。
【0073】
図７を参照すると、方法７００は、動作７０２において開始し、動作７０２では、水素が、パッドアウト相互接続層の中へ注入される。図５Ｄに図示されているように、パッドアウト相互接続層５０９の形成の後に、イオンインプランテーションプロセスが、パッドアウト相互接続層５０９の中へ水素イオンを注入するために実施され得る。
【0074】
方法７００は、図７に図示されているように、動作７０４に進み、動作７０４では、不動態化層が、パッドアウト相互接続層の上方に形成される。不動態化層は、水素に富む窒化ケイ素を含むことが可能である。図５Ｄに図示されているように、水素イオンインプランテーションの後に、不動態化層５１４が、パッドアウト相互接続層５０９の上に形成され得る。いくつかの実施形態において、不動態化層５１４は、１つまたは複数の薄膜堆積プロセスを使用してパッドアウト相互接続層５０９の上に１つまたは複数の誘電体層（たとえば、酸化ケイ素層および水素に富む窒化ケイ素層など）を堆積させることによって形成され、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。いくつかの実施形態において、パッド接触開口部が、不動態化層５１４を通してエッチングされ、ドライエッチングプロセスおよび／またはウェットエッチングプロセスを使用して、下にあるパッドコンタクト５１２を露出させる。
【0075】
動作７０２および７０４が、デバイス層３０６の中のダングリングボンドを破壊するために、３Ｄメモリデバイスの中へ外因性水素を供給するように実装され得る。いくつかのケースでは、たとえば、前の製作プロセスから３Ｄメモリデバイスの中に存在する内因性水素が、十分である可能性があるということが理解される。結果として、動作７０２および７０４のうちの一方または両方が、スキップまたは修正され得る。１つの例において、動作７０２の中の水素イオンインプランテーションがスキップされ得る。別の例において、動作７０４において形成された不動態化層は、水素に富む窒化ケイ素の代わりに通常の窒化ケイ素を含むことが可能である。
【0076】
方法７００は、図７に図示されているように、動作７０６に進み、動作７０６では、パッドアウト相互接続層がアニーリングされ、ロジックプロセス互換型デバイスの中へ水素を拡散する。図５Ｄに図示されているように、アニーリングプロセス（たとえば、高速熱アニール（ＲＴＡ）など）が、パッドアウト相互接続層５０９に対して実施され、ロジックプロセス互換型デバイスを有するデバイス層３０６の中へ水素（動作７０２および７０４からの内因性水素および／または外因性水素）を拡散することが可能である。
【0077】
方法７００は、図７に図示されているように、動作７０８に進み、動作７０８では、ロジックプロセス互換型デバイスからの水素のガス放出が、水素ブロッキング層によって阻止される。図５Ｄに図示されているように、たとえば、アニーリングプロセスによってトリガーまたは増強される、ロジックプロセス互換型デバイスを有するデバイス層３０６からの水素（動作７０２および７０４からの内因性水素および／または外因性水素）のガス放出は、水素ブロッキング層５０６（および、存在する場合には、水素ブロッキングスペーサ５１１）によって阻止され得る。いくつかの実施形態において、デバイス層３０６とボンディング層３１０との間の別の水素ブロッキング層（図示せず）が、たとえば、ボンディング界面５０２に向けての水素のガス放出をさらに阻止することが可能であるということが理解される。
【0078】
本開示の１つの態様によれば、３Ｄメモリデバイスは、基板と、基板の上方の交互配置された導電性層および誘電体層を含むメモリスタックと、メモリスタックを通って垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイの上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方のパッドアウト相互接続層と、垂直方向に半導体層とパッドアウト相互接続層との間の水素ブロッキング層とを含む。水素ブロッキング層は、水素のガス放出を阻止するように構成されている。
【0079】
いくつかの実施形態において、水素ブロッキング層は、高ｋ誘電材料を含む。いくつかの実施形態において、高ｋ誘電材料は、酸化アルミニウムを含む。
【0080】
いくつかの実施形態において、水素ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にある。
【0081】
いくつかの実施形態において、水素ブロッキング層は、横方向に延在し、半導体層を被覆している。
【0082】
いくつかの実施形態において、水素ブロッキング層は、３Ｄメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはパッドアウト相互接続層を越える水素のガス放出を阻止するように構成されている。
【0083】
いくつかの実施形態において、３Ｄメモリデバイスは、ＮＡＮＤメモリストリングのアレイの上方の第１のボンディング層であって、第１のボンディング層は、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、ロジックプロセス互換型デバイスの下方のおよび第１のボンディング層の上方の第２のボンディング層であって、第２のボンディング層は、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、垂直方向に第１のボンディング層と第２のボンディング層との間のボンディング界面とをさらに含む。第１のボンディングコンタクトは、ボンディング界面において、第２のボンディングコンタクトと接触していることが可能である。
【0084】
いくつかの実施形態において、３Ｄメモリデバイスは、垂直方向にＮＡＮＤメモリストリングのアレイと第１のボンディング層との間の第１の相互接続層と、垂直方向に第２のボンディング層とロジックプロセス互換型デバイスとの間の第２の相互接続層とをさらに含む。ロジックプロセス互換型デバイスは、第１および第２の相互接続層および第１および第２のボンディングコンタクトを通して、ＮＡＮＤメモリストリングのアレイに電気的に接続され得る。
【0085】
いくつかの実施形態において、３Ｄメモリデバイスは、コンタクトをさらに含み、コンタクトは、水素ブロッキング層および半導体層を通って垂直方向に延在し、パッドアウト相互接続層および第２の相互接続層を電気的に接続する。いくつかの実施形態において、３Ｄメモリデバイスは、コンタクトと水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む。
【0086】
いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
【0087】
いくつかの実施形態において、３Ｄメモリデバイスは、パッドアウト相互接続層の上方に不動態化層をさらに含む。いくつかの実施形態において、不動態化層は、窒化ケイ素を含む。
【0088】
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、基板の上方の第１の水素ブロッキング層と、第１の水素ブロッキング層の上方の複数のロジックプロセス互換型デバイスと、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触している半導体層と、半導体層の上方の第２の水素ブロッキング層と、第２の水素ブロッキング層の上方のパッドアウト相互接続層とを含む。第１の水素ブロッキング層および第２の水素ブロッキング層は、３Ｄメモリデバイスの製作の間に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止するように構成されている。
【0089】
いくつかの実施形態において、第１および第２の水素ブロッキング層のそれぞれは、高ｋ誘電材料を含む。いくつかの実施形態において、高ｋ誘電材料は、酸化アルミニウムを含む。
【0090】
いくつかの実施形態において、第１および第２の水素ブロッキング層のそれぞれの厚さは、約１ｎｍから約１００ｎｍの間にある。
【0091】
いくつかの実施形態において、第１および第２の水素ブロッキング層は、横方向に延在し、垂直方向にロジックプロセス互換型デバイスをカプセル化している。
【0092】
いくつかの実施形態において、３Ｄメモリデバイスは、基板の上方の第１のボンディング層であって、第１のボンディング層は、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、ロジックプロセス互換型デバイスの下方のおよび第１のボンディング層の上方の第２のボンディング層であって、第２のボンディング層は、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、垂直方向に第１のボンディング層と第２のボンディング層との間のボンディング界面であって、第１のボンディングコンタクトは、ボンディング界面において、第２のボンディングコンタクトと接触している、ボンディング界面とをさらに含む。いくつかの実施形態において、第１の水素ブロッキング層は、垂直方向に第２のボンディング層とロジックプロセス互換型デバイスとの間にある。
【0093】
いくつかの実施形態において、３Ｄメモリデバイスは、コンタクトをさらに含み、コンタクトは、第２の水素ブロッキング層および半導体層を通って垂直方向に延在している。いくつかの実施形態において、３Ｄメモリデバイスは、コンタクトと第２の水素ブロッキング層との間に水素ブロッキングスペーサをさらに含む。
【0094】
いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
【0095】
いくつかの実施形態において、３Ｄメモリデバイスは、パッドアウト相互接続層の上方に不動態化層をさらに含む。いくつかの実施形態において、不動態化層は、窒化ケイ素を含む。
【0096】
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。第１の基板の上方に、垂直方向にそれぞれ延在するＮＡＮＤメモリストリングのアレイが形成される。複数のロジックプロセス互換型デバイスが、第２の基板の上に形成される。第１の基板および第２の基板が、向かい合った様式で結合される。ロジックプロセス互換型デバイスは、結合するステップの後にＮＡＮＤメモリストリングのアレイの上方にある。第２の基板が薄くされ、ロジックプロセス互換型デバイスの上方にあり、ロジックプロセス互換型デバイスと接触した半導体層を形成する。
【0097】
いくつかの実施形態において、パッドアウト相互接続層が、第１の水素ブロッキング層の上方に形成され、パッドアウト相互接続層がアニーリングされ、ロジックプロセス互換型デバイスの中へ水素を拡散する。第１の水素ブロッキング層は、アニーリングするステップの後に、ロジックプロセス互換型デバイスからパッドアウト相互接続層の中へのまたはパッドアウト相互接続層を越える水素のガス放出を阻止することが可能である。
【0098】
いくつかの実施形態において、アニーリングするステップの前に、不動態化層が、パッドアウト相互接続層の上方に形成される。不動態化層は、水素に富む窒化ケイ素を含むことが可能である。
【0099】
いくつかの実施形態において、アニーリングするステップの前に、水素が、パッドアウト相互接続層の中へ注入される。
【0100】
いくつかの実施形態において、パッドアウト相互接続層を形成するステップの前に、第１の水素ブロッキング層および半導体層を通って垂直方向に延在するコンタクトが、パッドアウト相互接続層に電気的に接続されるように形成される。いくつかの実施形態において、水素ブロッキングスペーサは、コンタクトと第１の水素ブロッキング層との間に形成されている。
【0101】
いくつかの実施形態において、第２の水素ブロッキング層が、第２の基板の上のロジックプロセス互換型デバイスの上方に形成される。第２の水素ブロッキング層は、高ｋ誘電材料を含むことが可能であり、アニーリングするステップの後に、ロジックプロセス互換型デバイスからの水素のガス放出を阻止することが可能である。
【0102】
いくつかの実施形態において、第１の相互接続層が、第１の基板の上方のＮＡＮＤメモリストリングのアレイの上方に形成され、第１のボンディング層が、複数の第１のボンディングコンタクトを含む第１の相互接続層の上方に形成され、第２の相互接続層が、第２の基板の上のロジックプロセス互換型デバイスの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成され、複数の第２のボンディングコンタクトを含む。
【0103】
いくつかの実施形態において、結合するステップは、第１のボンディング層および第２のボンディング層のハイブリッドボンディングを含み、第１のボンディングコンタクトが、ボンディング界面において第２のボンディングコンタクトと接触しているようになっている。
【0104】
いくつかの実施形態において、第１の水素ブロッキング層の高ｋ誘電材料は、酸化アルミニウムを含む。
【0105】
いくつかの実施形態において、第１の水素ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にある。
【0106】
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
【0107】
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
【0108】
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
【0109】
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
【符号の説明】
【0110】
１００ ３Ｄメモリデバイス
１０２ 第１の半導体構造体
１０４ 第２の半導体構造体
１０６ ボンディング界面
１０８ 水素ブロッキング層
１１０ 水素ブロッキング層
２００ ３Ｄメモリデバイス
２０１ ３Ｄメモリデバイス
２０２ 第１の半導体構造体
２０４ 第２の半導体構造体
２０５ 第２の半導体構造体
２０６ ボンディング界面
２０８ 基板
２１０ メモリスタック
２１２ 導電性層
２１４ 誘電体層
２１６ ３Ｄ ＮＡＮＤメモリストリング
２１８ メモリフィルム
２２０ 半導体チャネル
２２２ プラグ
２２４ プラグ
２２６ 相互接続層
２２８ ボンディング層
２３０ ボンディングコンタクト
２３２ ボンディング層
２３４ ボンディングコンタクト
２３６ 相互接続層
２３８ デバイス層
２４０ トランジスタ
２４２ 半導体層
２４６ 水素ブロッキング層
２４８ パッドアウト相互接続層
２５０ コンタクト
２５１ 水素ブロッキングスペーサ
２５４ 接触パッド
２５６ 不動態化層
２５８ 水素ブロッキング層
２６０ ボンディングコンタクト
３０２ シリコン基板
３０４ トランジスタ
３０６ デバイス層
３０８ 相互接続層
３１０ ボンディング層
３１２ ボンディングコンタクト
４０２ シリコン基板
４０４ メモリスタック
４０６ 導電性層
４０８ 誘電体層
４１０ ３Ｄ ＮＡＮＤメモリストリング
４１２ プラグ
４１４ メモリフィルム
４１６ 半導体層
４１８ プラグ
４２０ 相互接続層
４２２ ボンディング層
４２４ ボンディングコンタクト
５０２ ボンディング界面
５０４ 半導体層
５０６ 水素ブロッキング層
５０８ 誘電体層
５０９ パッドアウト相互接続層
５１０ コンタクト
５１１ 水素ブロッキングスペーサ
５１２ パッドコンタクト
５１４ 不動態化層
１０２ 第１の半導体構造体
１０４ 第２の半導体構造体
１０６ ボンディング界面
１０８ 水素ブロッキング層
１１０ 水素ブロッキング層
２００ ３Ｄメモリデバイス
２０１ ３Ｄメモリデバイス
２０２ 第１の半導体構造体
２０４ 第２の半導体構造体
２０５ 第２の半導体構造体
２０６ ボンディング界面
２０８ 基板
２１０ メモリスタック
２１２ 導電性層
２１４ 誘電体層
２１６ ３Ｄ ＮＡＮＤメモリストリング
２１８ メモリフィルム
２２０ 半導体チャネル
２２２ プラグ
２２４ プラグ
２２６ 相互接続層
２２８ ボンディング層
２３０ ボンディングコンタクト
２３２ ボンディング層
２３４ ボンディングコンタクト
２３６ 相互接続層
２３８ デバイス層
２４０ トランジスタ
２４２ 半導体層
２４６ 水素ブロッキング層
２４８ パッドアウト相互接続層
２５０ コンタクト
２５１ 水素ブロッキングスペーサ
２５４ 接触パッド
２５６ 不動態化層
２５８ 水素ブロッキング層
２６０ ボンディングコンタクト
３０２ シリコン基板
３０４ トランジスタ
３０６ デバイス層
３０８ 相互接続層
３１０ ボンディング層
３１２ ボンディングコンタクト
４０２ シリコン基板
４０４ メモリスタック
４０６ 導電性層
４０８ 誘電体層
４１０ ３Ｄ ＮＡＮＤメモリストリング
４１２ プラグ
４１４ メモリフィルム
４１６ 半導体層
４１８ プラグ
４２０ 相互接続層
４２２ ボンディング層
４２４ ボンディングコンタクト
５０２ ボンディング界面
５０４ 半導体層
５０６ 水素ブロッキング層
５０８ 誘電体層
５０９ パッドアウト相互接続層
５１０ コンタクト
５１１ 水素ブロッキングスペーサ
５１２ パッドコンタクト
５１４ 不動態化層
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【手続補正書】
【提出日】2022-01-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、メモリアレイと、
前記メモリアレイの上方の複数のロジックデバイスと、
前記ロジックデバイスの上方にあり、前記ロジックデバイスと接触している半導体層と、
前記半導体層の上方のパッドアウト相互接続層と、
垂直方向に前記半導体層と前記パッドアウト相互接続層との間のブロッキング層と
を含み、
前記半導体層は、垂直方向に前記複数のロジックデバイスと前記ブロッキング層との間にある、メモリデバイス。
【請求項2】
前記ブロッキング層は、高誘電率（高ｋ）誘電材料を含む、請求項１に記載のメモリデバイス。
【請求項3】
前記ブロッキング層の厚さは、約１ｎｍから約１００ｎｍの間にある、請求項１に記載のメモリデバイス。
【請求項4】
前記ブロッキング層は、横方向に延在し、前記半導体層を被覆している、請求項１に記載のメモリデバイス。
【請求項5】
前記ブロッキング層は、前記メモリデバイスの製作の間に、前記ロジックデバイスから前記パッドアウト相互接続層の中への、または前記パッドアウト相互接続層を越える前記水素のガス放出を阻止するように構成されている、請求項１に記載のメモリデバイス。
【請求項6】
前記メモリアレイの上方の第１のボンディング層であって、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、前記ロジックデバイスの下方の、および前記第１のボンディング層の上方の第２のボンディング層であって、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、
垂直方向に前記第１のボンディング層と前記第２のボンディング層との間のボンディング界面であって、前記第１のボンディングコンタクトは、前記ボンディング界面において、前記第２のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項１に記載のメモリデバイス。
【請求項7】
前記メモリデバイスは、垂直方向に前記メモリアレイと前記第１のボンディング層との間の第１の相互接続層と、
垂直方向に前記第２のボンディング層と前記ロジックデバイスとの間の第２の相互接続層と
をさらに含み、
前記ロジックデバイスは、前記第１および第２の相互接続層および前記第１および第２のボンディングコンタクトを通して、前記メモリアレイに電気的に接続されている、請求項６に記載のメモリデバイス。
【請求項8】
前記メモリデバイスは、コンタクトであって、コンタクト前記ブロッキング層および前記半導体層を通って垂直方向に延在し、前記パッドアウト相互接続層および前記第２の相互接続層を電気的に接続するコンタクトと、前記コンタクトと前記ブロッキング層との間にブロッキングスペーサと、をさらに含む、請求項７に記載のメモリデバイス。
【請求項9】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項１に記載のメモリデバイス。
【請求項10】
前記半導体層は、単結晶シリコンを含む、請求項１に記載のメモリデバイス。
【請求項11】
メモリデバイスであって、
第１のブロッキング層と、
前記第１のブロッキング層の上方の複数のロジックデバイスと、
前記ロジックデバイスの上方にあり、前記ロジックデバイスに接触している半導体層と、
前記半導体層の上方の第２のブロッキング層であって、前記半導体層は、垂直方向に前記複数のロジックデバイスと前記第２のブロッキング層との間にある、第２のブロッキング層と、
前記第２のブロッキング層の上方のパッドアウト相互接続層と
を含む、メモリデバイス。
【請求項12】
前記第１および第２のブロッキング層のそれぞれは、高誘電率（高ｋ）誘電材料を含む、請求項１１に記載のメモリデバイス。
【請求項13】
前記第１および第２のブロッキング層は、横方向に延在し、垂直方向に前記ロジックデバイスをカプセル化している、請求項１１に記載のメモリデバイス。
【請求項14】
前記第１および第２のブロッキング層のそれぞれの厚さは、約１ｎｍから約１００ｎｍの間にある、請求項１１に記載のメモリデバイス。
【請求項15】
前記メモリデバイスは、複数の第１のボンディングコンタクトを含む、第１のボンディング層と、
前記ロジックデバイスの下方の、および前記第１のボンディング層の上方の第２のボンディング層であって、複数の第２のボンディングコンタクトを含む、第２のボンディング層と、
垂直方向に前記第１のボンディング層と前記第２のボンディング層との間のボンディング界面であって、前記第１のボンディングコンタクトは、前記ボンディング界面において、前記第２のボンディングコンタクトと接触している、ボンディング界面と
をさらに含む、請求項１１に記載のメモリデバイス。
【請求項16】
前記第１のブロッキング層は、垂直方向に前記第２のボンディング層と前記ロジックデバイスとの間にある、請求項１５に記載のメモリデバイス。
【請求項17】
前記メモリデバイスは、コンタクトをさらに含み、前記コンタクトは、前記第２のブロッキング層および前記半導体層を通って垂直方向に延在している、請求項１５に記載のメモリデバイス。
【請求項18】
前記コンタクトと前記第２のブロッキング層との間にブロッキングスペーサをさらに含む、請求項１７に記載のメモリデバイス。
【請求項19】
前記半導体層は、単結晶シリコンを含む、請求項１１に記載のメモリデバイス。
【請求項20】
前記パッドアウト相互接続層の上方に不動態化層をさらに含む、請求項１１に記載のメモリデバイス。
【国際調査報告】