特表 2022-542155 限られた数の試験ピンを使用するメモリデバイスを試験する方法およびその方法を使用するメモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-09-29

(54)【発明の名称】限られた数の試験ピンを使用するメモリデバイスを試験する方法およびその方法を使用するメモリデバイス

(51)【国際特許分類】

   G11C 29/48 20060101AFI20220921BHJP

   G06F 11/22 20060101ALI20220921BHJP

   G01R 31/28 20060101ALI20220921BHJP

   G01R 31/3177 20060101ALI20220921BHJP

【ＦＩ】

G11C29/48

G06F11/22 607Z

G01R31/28 B

G01R31/3177

G01R31/28 W

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022505310

(86)(22)【出願日】2019-10-17

(85)【翻訳文提出日】2022-01-25

(86)【国際出願番号】 CN2019111614

(87)【国際公開番号】W WO2021072695

(87)【国際公開日】2021-04-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】シャオドン・シュ

(72)【発明者】

【氏名】シャンミン・ジャオ

(72)【発明者】

【氏名】シュンリン・リウ

(72)【発明者】

【氏名】イー・チェン

【テーマコード（参考）】

2G132

5B048

5L206

【Ｆターム（参考）】

2G132AA08

2G132AA18

2G132AB02

2G132AK15

2G132AK22

2G132AL29

5B048AA19

5L206AA10

5L206AA19

5L206DD08

5L206DD11

5L206HH02

(57)【要約】

方法が、パッケージ基板、コントローラダイ、およびメモリダイを含むメモリデバイスを試験するために使用される。パッケージ基板は、分離ピン、試験モード選択ピン、試験クロックピン、および試験データピンを含む。方法は、メモリダイをコントローラダイから分離するために分離ピンを分離状態に設定するステップと、分離ピンが分離状態に設定されるときに、試験モード選択ピン、試験クロックピン、および試験データピンを介した制御を受けるようにメモリダイを設定するステップとを含む。

【特許請求の範囲】

【請求項1】

パッケージ基板であって、
分離ピン、
メモリダイの動作モードを切り替えるように構成された試験モード選択ピン、
試験クロックを受信するように構成された試験クロックピン、および
データ送信を実行するように構成された試験データピン
を含む、パッケージ基板と、
前記パッケージ基板上に配置され、前記分離ピンに結合されたコントローラダイと、
前記パッケージ基板上に配置され、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンに結合された前記メモリダイと
を含み、
前記分離ピンが前記メモリダイを前記コントローラダイから分離するために分離状態に設定されるとき、前記メモリダイが、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンを介した制御を受けるように設定される、
メモリデバイス。

【請求項2】

前記コントローラダイが、書き込み有効化ピンおよびデータピンを含み、
前記メモリダイが、前記書き込み有効化ピンおよび前記データピンに結合された試験レジスタを含み、
前記コントローラダイが、前記書き込み有効化ピンおよび前記データピンを介して前記試験レジスタを試験有効化状態に設定するように構成され、
前記試験レジスタが前記試験有効化状態に設定された後、前記分離ピンが、前記メモリダイを前記コントローラダイから分離するために前記分離状態に設定される、
請求項1に記載のメモリデバイス。

【請求項3】

前記パッケージ基板が、前記メモリダイに結合され、前記メモリダイを有効化するために前記メモリダイにチップ有効化信号を送信するように構成されたチップ有効化ピンをさらに含む、請求項1に記載のメモリデバイス。

【請求項4】

前記データ送信が、前記メモリダイへの読み取りアクセスに関連付けられる、請求項1に記載のメモリデバイス。

【請求項5】

前記データ送信が、前記メモリダイへの書き込みアクセスに関連付けられる、請求項1に記載のメモリデバイス。

【請求項6】

パッケージ基板であって、
分離ピン、
試験有効化ピン、
メモリダイの動作モードを切り替えるように構成された試験モード選択ピン、
試験クロックを受信するように構成された試験クロックピン、および
データ送信を実行するように構成された試験データピン
を含む、パッケージ基板と、
前記パッケージ基板上に配置され、前記分離ピンに結合されたコントローラダイと、
前記パッケージ基板上に配置され、前記試験有効化ピン、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンに結合された前記メモリダイと
を含み、
前記分離ピンが前記メモリダイを前記コントローラダイから分離するために分離状態に設定され、前記試験有効化ピンが試験有効化状態に設定されるとき、前記メモリダイが、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンを介した制御を受けるように設定される、
メモリデバイス。

【請求項7】

前記パッケージ基板が、前記メモリダイに結合され、前記メモリダイを有効化するために前記メモリダイにチップ有効化信号を送信するように構成されたチップ有効化ピンをさらに含む、請求項6に記載のメモリデバイス。

【請求項8】

前記データ送信が、前記メモリダイへの読み取りアクセスに関連付けられる、請求項6に記載のメモリデバイス。

【請求項9】

前記データ送信が、前記メモリダイへの書き込みアクセスに関連付けられる、請求項6に記載のメモリデバイス。

【請求項10】

メモリデバイスを試験する方法において、前記メモリデバイスが、パッケージ基板、コントローラダイ、およびメモリダイを含み、前記パッケージ基板が、分離ピン、試験モード選択ピン、試験クロックピン、および試験データピンを含む、方法であって、
前記メモリダイを前記コントローラダイから分離するために前記分離ピンを分離状態に設定するステップと、
前記分離ピンが前記分離状態に設定されるときに、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンを介した制御を受けるように前記メモリダイを設定するステップと
を含む、方法。

【請求項11】

前記コントローラダイが、書き込み有効化ピンおよびデータピンを含み、
前記メモリダイが、前記書き込み有効化ピンおよび前記データピンに結合された試験レジスタを含み、
前記方法が、前記コントローラダイが前記書き込み有効化ピンおよび前記データピンを介して前記試験レジスタを試験有効化状態に設定するステップをさらに含み、
前記メモリダイを前記コントローラダイから分離するために前記分離ピンを前記分離状態に設定するステップが、前記試験レジスタが前記試験有効化状態に設定された後に実行される、
請求項10に記載の方法。

【請求項12】

前記パッケージ基板が、前記メモリダイに結合されたチップ有効化ピンをさらに含み、
前記方法が、前記チップ有効化ピンが前記メモリダイを有効化するために前記メモリダイにチップ有効化信号を送信するステップをさらに含む、
請求項10に記載の方法。

【請求項13】

前記パッケージ基板が、試験有効化ピンをさらに含み、
前記方法が、前記試験有効化ピンを試験有効化状態に設定するステップをさらに含み、
前記分離ピンが前記分離状態に設定され、前記試験有効化ピンが前記試験有効化状態に設定されるとき、前記メモリダイが、前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンを介した制御を受けるように設定される、
請求項10に記載の方法。

【請求項14】

前記試験モード選択ピン、前記試験クロックピン、および前記試験データピンを介した制御を受けるように前記メモリダイを設定するステップが、
前記メモリダイの動作モードを切り替えるように前記試験モード選択ピンを設定すること、
試験クロックを受信するように前記試験クロックピンを設定すること、および
データ送信を実行するように前記試験データピンを設定すること
を含む、請求項10に記載の方法。

【請求項15】

前記データ送信が、前記メモリダイへの読み取りアクセスに関連付けられる、請求項14に記載の方法。

【請求項16】

前記データ送信が、前記メモリダイへの書き込みアクセスに関連付けられる、請求項14に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の試験に関し、特に、限られた数の試験ピンを使用するメモリデバイスを試験する方法およびその方法を利用するメモリデバイスに関する。

【背景技術】

【0002】

フラッシュメモリなどの不揮発性メモリが、そのコンパクトな物理的サイズおよび反復的プログラミング能力により通信および家庭用電化製品のシステムに広く採用されてきた。データが高い信頼性で不揮発性メモリから読み取られるかまたは不揮発性メモリに書き込まれることが可能であることを保証するために、不揮発性メモリの信頼性が工場試験において調べられなければならない。実用上、組み込みマルチメディアカード(eMMC)またはユニバーサルフラッシュストレージ(UFS)などの不揮発性メモリデバイスは、メモリコントローラなどの中間回路を介して間接的にアクセスされることのみ可能な2つ以上のメモリユニットを含む場合がある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

したがって、メモリユニットが外部から直接アクセス可能であるメモリデバイスおよびその試験方法が、必要とされている。

【課題を解決するための手段】

【0004】

一実施形態においては、メモリデバイスが、パッケージ基板、コントローラダイ、およびメモリダイを含む。パッケージ基板は、分離ピン、メモリダイの動作モードを切り替えるために使用される試験モード選択ピン、試験クロックを受信するために使用される試験クロックピン、およびデータ送信を実行するために使用される試験データピンを含む。コントローラダイは、パッケージ基板上に配置され、分離ピンに結合される。メモリダイは、パッケージ基板上に配置され、試験モード選択ピン、試験クロックピン、および試験データピンに結合される。分離ピンがメモリダイをコントローラダイから分離するために分離状態に設定されるとき、メモリダイは、試験モード選択ピン、試験クロックピン、および試験データピンを介した制御を受けるように設定される。

【0005】

別の実施形態においては、メモリデバイスが、パッケージ基板、コントローラダイ、およびメモリダイを含む。パッケージ基板は、分離ピン、試験有効化ピン、メモリダイの動作モードを切り替えるために使用される試験モード選択ピン、試験クロックを受信するために使用される試験クロックピン、およびデータ送信を実行するために使用される試験データピンを含む。コントローラダイは、パッケージ基板上に配置され、分離ピンに結合される。メモリダイは、パッケージ基板上に配置され、試験有効化ピン、試験モード選択ピン、試験クロックピン、および試験データピンに結合される。分離ピンがメモリダイをコントローラダイから分離するために分離状態に設定され、試験有効化ピンが試験有効化状態に設定されるとき、メモリダイは、試験モード選択ピン、試験クロックピン、および試験データピンを介した制御を受けるように設定される。

【0006】

さらに別の実施形態においては、方法が、パッケージ基板、コントローラダイ、およびメモリダイを含むメモリデバイスを試験するために使用される。パッケージ基板は、分離ピン、試験モード選択ピン、試験クロックピン、および試験データピンを含む。方法は、メモリダイをコントローラダイから分離するために分離ピンを分離状態に設定するステップと、分離ピンが分離状態に設定されるときに、試験モード選択ピン、試験クロックピン、および試験データピンを介した制御を受けるようにメモリダイを設定するステップとを含む。

【0007】

本発明のこれらのおよびその他の目的は、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後、間違いなく当業者に明らかになるであろう。

【0008】

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒に、さらに、本開示の原理を説明し、当業者が本開示を行い、使用することを可能にするように働く。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態によるメモリデバイスのブロック図である。

【図2】図1のメモリデバイスの選択された信号のタイミング図である。

【図3】図1のメモリデバイスに適用可能な試験方法の流れ図である。

【図4】本発明の実施形態による別のメモリデバイスのブロック図である。

【図5】図4のメモリデバイスに適用可能な試験方法の流れ図である。

【発明を実施するための形態】

【0010】

図1は、本発明の実施形態によるメモリデバイス1のブロック図である。メモリデバイスは、パッケージ基板11、コントローラダイ10、およびメモリダイ121～12Nを含み、Nは、正の整数であり、たとえば、4つのメモリダイ121～124に関してはN=4である。メモリデバイス1は、組み込みマルチメディアカード(eMMC)デバイスまたはユニバーサルフラッシュストレージ(UFS)デバイスであってよい。メモリダイ121～12Nは、NANDフラッシュメモリダイであってよい。コントローラダイ10およびメモリダイ121～12Nは、パッケージ内に保持され、パッケージ基板上に配置されてよい。パッケージ基板11は、外部試験機器がコントローラダイ10を通さずにメモリダイ121～12Nに直接アクセスするための分離ピンISO、試験有効化ピンTE、試験チップ有効化ピンCEt[1:N]、試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtを含んでよい。コントローラダイ10は、チップ有効化ピンCE[1:N]、書き込み有効化ピンWE(1)～WE(N)、読み取り有効化ピンRE(1)～RE(N)、データピンDQ(1)[7:0]～DQ(N)[7:0]、およびメモリダイ121～12Nにアクセスするためのその他のピンを含んでよい。コントローラダイ10は、分離ピンISOに結合されてよい。メモリダイ121～12Nは、パッケージ基板11上で試験有効化ピンTE、試験チップ有効化ピンCEt[1:N]、試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtに結合されてよい。さらに、各メモリダイ12nは、チップ有効化ピンCE[n]、書き込み有効化ピンWE(n)、読み取り有効化ピンRE(n)、データピンDQ(n)[7:0]、およびコントローラ10のその他のピンに結合されてよく、nは、正の整数であり、n≦Nである。

【0011】

メモリデバイス1は、通常モードまたは試験モードで動作することができる。通常モードにおいて、コントローラダイ10は、各メモリダイ12nへのアクセスを制御するために、チップ有効化ピンCE[n]、書き込み有効化ピンWE(n)、読み取り有効化ピンRE(n)、データピンDQ(n)[7:0]、およびメモリダイ12nに対応するその他のピンを介して各メモリダイ12nに結合される。試験モードにおいて、試験機器は、各メモリダイ12nをチップ有効化ピンCE[n]、書き込み有効化ピンWE(n)、読み取り有効化ピンRE(n)、データピンDQ(n)[7:0]、およびコントローラダイ10のその他のピンから切断することによって各メモリダイ12nをコントローラダイ10から分離するために分離ピンISOを分離状態に設定し、各メモリダイ12nが試験モード選択ピンMSt、試験クロックピンCLKt、試験データピンDt、および試験チップ有効化ピンCEt[n]を介して試験機器から直接制御を受けるために試験有効化ピンTEを試験有効化状態に設定してもよい。一部の実施形態において、分離状態は、論理高レベルであってよく、試験有効化状態は、論理高レベルであってよい。一部の実施形態において、試験有効化ピンTEは、マルチダイ選択ピンMDS[3:0]によって実現される場合がある。マルチダイ選択ピンMDS[3:0]は、一意アドレスを使用して個々のメモリダイ121～12Nをアドレス指定するために使用されてよい。一部の実施形態において、マルチダイ選択ピンMDS[3:0]は、試験のためにメモリダイ121～12Nを有効化するために、すべて論理高レベルに設定されてよい。そして今度は、メモリダイ121～12Nは、それぞれの試験チップ有効化ピンCEt[1:N]を順に論理低レベルに設定することによって試験されてよい。

【0012】

特に、試験モードにおいて、試験機器は、それぞれのメモリダイ121～12Nを有効化するように試験チップ有効化ピンCEt[1:N]を構成し、それぞれのメモリダイ121～12Nの動作モードを切り替えるように試験モード選択ピンMStを構成し、それぞれのメモリダイ121～12Nに試験クロックを送信するように試験クロックピンCLKtを構成し、それぞれのメモリダイ121～12N上でデータ送信を実行するように試験データピンDtを構成してよい。試験チップ有効化ピンCEt[1:N]は、それぞれのメモリダイ121～12Nを有効化するために論理低レベルに保たれてよい。データ送信は、それぞれのメモリダイ121～12Nへの読み取りアクセスまたは書き込みアクセスに関連付けられる場合がある。

【0013】

図2は、パッケージ基板11上の分離ピンISO、試験有効化ピンTE、試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtに関する選択された信号のタイミング図を示す。時間t1において、分離ピンISOおよび試験有効化ピンTEが、メモリダイ12nを試験モードに設定するために試験機器によって論理高レベルに設定される。時間t2において、試験モード選択ピンMStは、試験データピンDt上のデータ送信のモード切替がその後始まることを知らせる、試験機器からのモード切替波形を受信する。試験モード選択ピンMStによって受信されるモード切替波形は、「高-低-高」パターンであってよい。時間t3において、試験データピンDtは、試験機器からモードコード(M1,M2,M3)を受信し、一方、試験クロックピンCLKtは、モードコードを受信し、その後のデータ送信を実行するためのクロック信号を受信する。モードコード(M1,M2,M3)は、その後のデータ送信のモードを示す3ビットデータであり、たとえば、モードコード(0,0,1)が、コマンドモードを示す場合があり、モードコード(0,1,0)が、アドレスモードを示す場合があり、モードコード(0,1,1)が、データモードを示す場合がある。書き込みアクセスの場合、時間t3において、試験データピンDt上のモードコード(M1,M2,M3)は、その後のデータ送信が書き込みアドレスを運ぶことを示す(0,1,0)である場合があり、時間t4において、試験データピンDtは、試験機器から8ビットアドレスB0～B7を受信し、その8ビットアドレスB0～B7をメモリダイ12nに送信する。時間t6において、試験モード選択ピンMStは、別のモード切替を知らせるモード切替波形を受信し、時間t7において、試験データピンDtは、次のデータアクセスを示すモードコード(M1,M2,M3)、たとえば、その後のデータ送信が書き込まれるデータを含むことを示すモードコード(0,1,1)を受信する。一部の実施形態では、時間t6において、モード切替波形が試験モード選択ピンMSt上で検出されない場合、試験モード選択ピンMStは、モード切替波形が検出されるまで次の8ビットアドレスを受信し続けてよい。読み取りアクセスの場合、時間t3において、モードコード(M1,M2,M3)は、その後のデータ送信が読み取られたデータを含むことを示す(0,1,0)である場合があり、時間t5において、試験データピンDtは、メモリダイ12nから8ビットデータB0～B7を受信し、その8ビットデータB0～B7を試験機器に送信する。

【0014】

図3は、メモリデバイス1に適用可能な試験方法300の流れ図である。試験方法300は、メモリデバイス1内のメモリダイ121～12Nを試験するためのステップS302およびS304を含み、ステップS302は、メモリダイ121～12Nをコントローラダイ10から分離するために使用され、ステップS304は、試験モードのメモリダイ121～12Nを設定するために使用される。すべての妥当なステップの変更または調整は、本開示の範囲内にある。ステップS302およびS304を、以下に示す。

【0015】

S302:電源を入れられると、メモリダイ121～12Nをコントローラダイ10から分離するために分離ピンISOを分離状態に設定する。
S304:試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtを介した制御を受けるようにメモリダイ121～12Nを設定するために試験有効化ピンTEを試験有効化状態に設定する。

【0016】

ステップS302およびS304の詳細は、以前の段落において説明されており、簡潔のために本明細書において繰り返されない。試験モードにおいて、試験機器は、順にメモリダイ121～12Nに試験パターンを適用し、メモリダイ121～12Nから試験結果を受信しながら、チップ有効化ピンCE[1:N]を順に論理低レベルに設定してよく、それによって、大量のメモリダイのための工場試験を完全に効率的に完了する。

【0017】

メモリデバイス1および試験方法300は、試験モードを実施するために(5+N)個のピン(分離ピンISO、試験有効化ピンTE、試験チップ有効化ピンCEt[1:N]、試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDt)を使用し、メモリデバイス1のパッケージ上の限られた数の試験ピンを使用し、大量のメモリデバイス1のための同時試験を可能にし、工場試験において必要とされる時間を削減する。

【0018】

図4は、本発明の実施形態による別のメモリデバイス4のブロック図である。メモリデバイス4の回路の構成および動作は、試験有効化ピンTEがパッケージ基板41から省略され、追加的な試験レジスタ441～44Nが試験モードを設定するためにそれぞれのメモリダイ421～42Nに採用されることを除いて、メモリデバイス1の回路の構成および動作と同様である。分離ピンISO、試験チップ有効化ピンCEt[1:N]、試験モード選択ピンMSt、試験クロックピンCLKt、試験データピンDt、チップ有効化ピンCE[1:N]、書き込み有効化ピンWE(1)～WE(N)、読み取り有効化ピンRE(1)～RE(N)、およびデータピンDQ(1)[7:0]～DQ(N)[7:0]に関する説明は、図1の説明と同一であり、簡潔のために省略される。以下の説明は、試験レジスタ441～44Nの回路の構成および動作に焦点を当てる。

【0019】

コントローラダイ10は、試験ファームウェアを記憶する内部または外部メモリを有していてよい。書き込み有効化ピンWE(1)～WE(N)は、負論理(active low)ピンであってよい。電源を入れられると、コントローラ10は、内部または外部メモリから試験ファームウェアをロードし、書き込み有効化ピンWE(1)～WE(N)を論理低レベルに設定し、試験ファームウェアに従って、データピンDQ(1)[7:0]～DQ(N)[7:0]を介して試験レジスタ441～44Nに試験有効化状態を書き込んでよい。試験有効化状態は、論理高(「1」)または論理低(「0」)である場合があり、たとえば、コントローラ10は、それぞれのメモリアドレスの試験レジスタ441～44Nに「1」を書き込む場合がある。試験レジスタ441～44Nの試験有効化状態への設定が完了すると、分離ピンISOが、メモリダイ421～42Nをコントローラダイ10から分離するために分離状態に設定されてよい。一部の実施形態、分離ピンISOは、試験ファームウェアに従ってコントローラ10によって設定されてよい。その他の実施形態において、分離ピンISOは、メモリデバイス1の外部の試験機器によって設定されてよい。後で、メモリダイ421～42Nは、試験レジスタ441～44Nから試験有効化状態を読み取り、試験モードに入ることができ、試験モードにおいて、メモリダイ421～42Nは、試験モード選択ピンMSt、試験クロックピンCLKt、試験データピンDt、および試験チップ有効化ピンCEt[1:N]を介して試験機器から直接制御を受けることができる。試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtの動作は、図2における動作と同様であり、本明細書において繰り返されない。

【0020】

メモリデバイス1と比較して、メモリデバイス4は、試験モードを実施するためにパッケージ基板41上で使用するピンを１つ減らし、パッケージ上の試験ピンの数をさらに削減し、大量のメモリデバイス4のための同時試験を可能にし、工場試験において必要とされる時間を削減する。

【0021】

図5は、メモリデバイス4に適用可能な試験方法500の流れ図である。試験方法500は、メモリデバイス4内のメモリダイ421～42Nを試験するためのステップS502～S506を含み、ステップS502は、試験レジスタ441～44Nを試験有効化状態に設定するために使用され、ステップS504は、メモリダイ421～42Nをコントローラダイ10から分離するために使用され、ステップS506は、試験モードを開始するようにメモリダイ421～42Nを設定するために使用される。すべての妥当なステップの変更または調整は、本開示の範囲内にある。ステップS502～S506を、以下に示す。

【0022】

S502:電源を入れられると、コントローラダイ10が、それぞれの書き込み有効化ピンWE(1)～WE(N)およびデータピンDQ(1)[7:0]～DQ(N)[7:0]を介して試験レジスタ441～44Nを試験有効化状態に設定する。
S504:メモリダイ421～42Nをコントローラダイ10から分離するために分離ピンISOを分離状態に設定する。
S506:メモリダイ421～42Nが、それぞれの試験レジスタ441～44Nが試験有効化状態にあると判定し、それぞれの試験モード選択ピンMSt、試験クロックピンCLKt、および試験データピンDtを介した制御を受ける。

【0023】

ステップS502およびS506の詳細は、以前の段落において説明されており、簡潔のために本明細書において繰り返されない。方法300において開示されたように試験有効化ピンを試験有効化状態に設定するのではなく、方法500は、試験レジスタ441～44Nを試験有効化状態に設定し、試験機能を実現しながら使用するパッケージ上の試験ピンの数をさらに削減する。

【0024】

メモリデバイス1、4および試験方法300、500は、試験モードを実施するためにパッケージ上の限られた数の試験ピンを使用し、大量のメモリデバイス1、4のための同時試験を可能にし、工場試験において必要とされる時間を削減する。

【0025】

当業者は、本発明の教示を維持しながらデバイスおよび方法の多数の修正および変更がなされてよいことに容易に気付くであろう。したがって、上の開示は、添付の請求項の境界および範囲によってのみ限定されると解釈されるべきである。

【符号の説明】

【0026】

1 メモリデバイス
4 メモリデバイス
10 コントローラダイ
11 パッケージ基板
121～12N メモリダイ
300 試験方法
41 パッケージ基板
421～42N メモリダイ
441～44N 試験レジスタ
500 試験方法

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】