(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-03
(54)【発明の名称】垂直メモリデバイス
(51)【国際特許分類】
H01L 27/11575 20170101AFI20220926BHJP
H01L 27/11582 20170101ALI20220926BHJP
H01L 21/336 20060101ALI20220926BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022503962
(86)(22)【出願日】2019-08-23
(85)【翻訳文提出日】2022-01-20
(86)【国際出願番号】 CN2019102306
(87)【国際公開番号】W WO2021035413
(87)【国際公開日】2021-03-04
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジョン・ジャン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA02
5F083JA05
5F083JA14
5F083JA15
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083PR03
5F083PR05
5F101BA41
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH14
5F101BH15
(57)【要約】
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、基板上のアレイ領域内に半導体デバイスの基板に直角の方向に沿って交互に積み重ねられるゲート層と絶縁層とを含む。さらに、半導体デバイスは、アレイ領域内に形成されたチャネル構造のアレイを含む。ゲート層および絶縁層は、基板上の接続領域内に不均一な踏み段深さを有する踏み段を有する階段形状に積み重ねられる。さらに、半導体デバイスは、ゲート層に対するコンタクト構造を含む。コンタクト構造は、不均一な踏み段深さを有する踏み段上に形成される。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、基板上のアレイ領域内に前記半導体デバイスの前記基板に直角の方向に沿って交互に積み重ねられたゲート層および絶縁層と、
前記アレイ領域内に形成されたチャネル構造のアレイとを含み、
前記ゲート層および前記絶縁層は、前記基板上の接続領域内に不均一な踏み段深さを有する踏み段を有する階段形状に積み重ねられ、
前記ゲート層へのコンタクト構造が、前記不均一な踏み段深さを有する前記踏み段上に形成される、半導体デバイス。
【請求項2】
前記踏み段は、第２の踏み段の第２の深さの約半分である第１の深さを有する第１の踏み段を含む、請求項１に記載の半導体デバイス。
【請求項3】
連続するゲート層のグループに対する前記コンタクト構造が、それぞれ、不均一な踏み段深さを有する前記踏み段上に形成される、請求項１に記載の半導体デバイス。
【請求項4】
前記踏み段は、チャネル構造の前記アレイを指部に分割するスリット構造に平行な蹴上を含む、請求項１に記載の半導体デバイス。
【請求項5】
前記踏み段は、隣接するスリット構造の間に配設された少なくとも１つの蹴上を含む、請求項４に記載の半導体デバイス。
【請求項6】
前記踏み段は、前記スリット構造と実質的に整列された第１の蹴上と、隣接するスリット構造の間に配設された前記踏み段の少なくとも１つの第２の蹴上とを含む、請求項４に記載の半導体デバイス。
【請求項7】
前記アレイ領域内の第１のスリット構造が、前記接続領域内の第２のスリット構造と実質的に同じピッチを有する、請求項４に記載の半導体デバイス。
【請求項8】
前記第１のスリット構造は、前記アレイ領域内の前記チャネル構造を３つの指部に分割し、前記踏み段は、前記ピッチに等しい第１の深さと前記ピッチの半分の第２の深さとを有するように構成される、請求項７に記載の半導体デバイス。
【請求項9】
前記踏み段は、前記第１の深さを有する２つの踏み段を含み、前記第２の深さを有する２つの踏み段を含む、請求項８に記載の半導体デバイス。
【請求項10】
前記踏み段は、前記第１の深さを有する１つの踏み段を含み、前記第２の深さを有する４つの踏み段を含む、請求項８に記載の半導体デバイス。
【請求項11】
半導体デバイスを形成するための方法であって、基板上のアレイ領域および接続領域内に前記半導体デバイスの前記基板に直角の方向に沿って犠牲ゲート層および絶縁層を交互に積み重ねるステップと、
前記接続領域内の前記犠牲ゲート層および前記絶縁層を不均一な踏み段深さを有する踏み段を有する階段形状に形成するステップと、
前記アレイ領域内にチャネル構造を形成するステップと、
前記犠牲ゲート層をゲート層と置換するステップと、
コンタクト構造を前記踏み段上に形成するステップとを含む、方法。
【請求項12】
前記接続領域内の前記犠牲ゲート層および前記絶縁層を前記不均一な踏み段深さを有する前記踏み段を有する前記階段形状に形成するステップが、第２の踏み段の第２の深さの約半分である第１の深さを有する第１の踏み段を含む前記踏み段を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項13】
前記踏み段上に前記コンタクト構造を形成するステップが、不均一な踏み段深さを有する前記踏み段上に前記コンタクト構造をそれぞれ形成するステップをさらに含み、前記コンタクト構造は、前記ゲート層の連続するゲート層のグループに接続される、請求項１１に記載の方法。
【請求項14】
前記アレイ領域を指部に分割するスリット構造を形成するステップをさらに含み、前記踏み段の蹴上が、前記スリット構造に平行である、請求項１１に記載の方法。
【請求項15】
前記踏み段は、２つの隣接するスリット構造の間に配設された少なくとも１つの蹴上を含む、請求項１４に記載の方法。
【請求項16】
前記踏み段は、前記スリット構造と実質的に整列された第１の蹴上と、２つの隣接するスリット構造の間に配設された前記踏み段の少なくとも１つの第２の蹴上とを含む、請求項１４に記載の方法。
【請求項17】
前記アレイ領域内の第１のスリット構造が、前記接続領域内の第２のスリット構造と実質的に同じピッチを有する、請求項１４に記載の方法。
【請求項18】
前記第１のスリット構造は、前記アレイ領域内の前記チャネル構造を３つの指部に分割し、前記踏み段は、前記ピッチに等しい第１の深さを有し、前記ピッチの半分の第２の深さを有する、請求項１７に記載の方法。
【請求項19】
前記踏み段は、前記第１の深さを有する２つの踏み段を含み、前記第２の深さを有する２つの踏み段を含む、請求項１８に記載の方法。
【請求項20】
前記踏み段は、前記第１の深さを有する１つの踏み段を含み、前記第２の深さを有する４つの踏み段を含む、請求項１８に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
半導体製造は、より小さいメモリセルを必要とすることなくより高いデータ記憶密度を達成するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの垂直デバイス技術を開発した。いくつかの例では、３Ｄ ＮＡＮＤメモリデバイスは、コア領域と階段領域とを含む。コア領域は、ゲート層と絶縁層が交互に入れ替わるスタックを含む。ゲート層と絶縁層が交互に入れ替わるスタックは、垂直に積み重ねられたメモリセルを形成するために使用される。階段領域は、それぞれのゲート層への接点を形成するのを容易にするために、踏み段形状の中にそれぞれのゲート層を含む。接点は、積み重ねられたメモリセルを制御するために、駆動回路をそれぞれのゲート層に接続するために使用される。
【発明の概要】
【課題を解決するための手段】
【0002】
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、基板上のアレイ領域内に半導体デバイスの基板に直角の方向に沿って交互に積み重ねられるゲート層と絶縁層とを含む。さらに、半導体デバイスは、アレイ領域内に形成されたチャネル構造のアレイを含む。ゲート層および絶縁層は、基板上の接続領域内に不均一な踏み段深さを有する踏み段を有する階段形状に積み重ねられる。さらに、半導体デバイスは、ゲート層に対するコンタクト構造を含む。コンタクト構造は、不均一な踏み段深さを有する踏み段上に形成される。
【0003】
いくつかの実施形態では、踏み段は、第２の踏み段の第２の深さの約半分である第１の深さを有する第１の踏み段を含む。
【0004】
いくつかの実施形態では、連続するゲート層のグループに対するコンタクト構造が、それぞれ、不均一な踏み段深さを有する踏み段上に形成される。
【0005】
本開示の一態様によれば、踏み段は、チャネル構造のアレイを指部に分割するスリット構造に平行な蹴上を含む。いくつかの実施形態では、踏み段は、隣接するスリット構造の間に配設された少なくとも１つの蹴上を含む。いくつかの例では、踏み段は、スリット構造と実質的に整列された第１の蹴上と、隣接するスリット構造の間に配設された踏み段の少なくとも１つの第２の蹴上とを含む。
【0006】
いくつかの実施形態では、アレイ領域内の第１のスリット構造は、接続領域内の第２のスリット構造と実質的に同じピッチを有する。いくつかの例では、第１のスリット構造は、アレイ領域内のチャネル構造を３つの指部に分割し、踏み段は、そのピッチに等しい第１の深さと、そのピッチの半分の第２の深さとを有するように構成される。一例では、踏み段は、第１の深さを有する２つの踏み段を含み、第２の深さを有する２つの踏み段を含む。別の例では、踏み段は、第１の深さを有する１つの踏み段を含み、第２の深さを有する４つの踏み段を含む。
【0007】
本開示の態様は、半導体デバイスを形成するための方法を提供する。方法は、基板上のアレイ領域および接続領域内に半導体デバイスの基板に直角の方向に沿って犠牲ゲート層および絶縁層を交互に積み重ねるステップを含む。次いで、方法は、接続領域内の犠牲ゲート層および絶縁層を不均一な踏み段深さを有する踏み段を有する階段形状に形成するステップを含む。さらに、方法は、アレイ領域内にチャネル構造を形成するステップと、犠牲ゲート層をゲート層と置換するステップと、踏み段上にコンタクト構造を形成するステップとを含む。
【0008】
本開示の態様は、以下の発明を実施するための形態を添付の図面とともに読めばよく理解される。産業界の標準慣行に従って、様々なフィーチャは縮尺通りに描かれていないことに留意されたい。実際には、様々なフィーチャの寸法は、説明をわかりやすくするために任意に増加または減少される場合がある。
【図面の簡単な説明】
【0009】
【図1】本開示のいくつかの実施形態による半導体デバイスの上面図である。
【図2】本開示のいくつかの実施形態による踏み段分割パターン例の上面図である。
【図3】本開示のいくつかの実施形態による踏み段分割パターン例の断面図である。
【図4】本開示のいくつかの実施形態による別の踏み段分割パターン例の上面図である。
【図5】本開示のいくつかの実施形態による別の踏み段分割パターン部の例の断面図である。
【図6】本開示のいくつかの実施形態による、半導体デバイスを製作するためのプロセスの例を要約するフローチャートである。
【図7】本開示のいくつかの実施形態による、マスク層によってカバーされた半導体デバイスの一例の上面図である。
【図8】本開示のいくつかの実施形態による、マスク層が除去されたときの半導体デバイスの一例の上面図である。
【図9】本開示のいくつかの実施形態による、別のマスク層によってカバーされた半導体デバイスの一例の上面図である。
【図10】本開示のいくつかの実施形態による、他のマスク層が除去されたときの半導体デバイスの一例の上面図である。
【図11】本開示のいくつかの実施形態による半導体デバイスの一例の斜視図である。
【発明を実施するための形態】
【0010】
以下の開示は、提供する主題の種々の特徴を実装するための、多くの種々の実施形態または例を提供する。構成要素および配列の特定の例は、本開示を簡単にするために以下で説明する。当然ながら、これらは例にすぎず、限定することを意図していない。たとえば、以下の説明において、第２のフィーチャの上にまたはそれに接して第１のフィーチャを形成することは、第１および第２のフィーチャが直接接触して形成される実施形態を含んでよく、また同じく、第１および第２のフィーチャが直接接触しないように追加のフィーチャが第１のフィーチャと第２のフィーチャとの間に形成される実施形態を含んでもよい。加えて、本開示は、様々な例の中で参照番号および／または参照文字を繰り返す場合がある。この繰り返しは、単純明快にするためであり、本質的に、説明する様々な実施形態間および／または構成間の関係を記述するものではない。
【0011】
さらに、「下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「より下の（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「より上の（ｕｐｐｅｒ）」などの空間に関連する用語は、本明細書では、図示のように１つの要素またはフィーチャの、別の要素またはフィーチャに対する関係を説明するための記述を容易にするために使用され得る。空間に関連する用語は、図に示す幾何学的配置（ｏｒｉｅｎｔａｔｉｏｎ）に加えて、使用中または動作中のデバイスの異なる幾何学的配置を包含することを意図されている。装置は、（９０度回転されるかまたは他の方向に）別様に方向づけられてもよく、本明細書で使用される空間に関連する記述子は、同様に、状況に応じて解釈されてもよい。
【0012】
３次元（３Ｄ）半導体メモリデバイスは、メモリセルのアレイを形成するためのアレイ領域（いくつかの例ではコア領域とも呼ばれる）とメモリセルへの接続を形成するための接続領域とを含む基板上に形成され得る。たとえば、メモリセルは、垂直メモリセルストリングのアレイとしてアレイ領域内に形成される。垂直メモリセルストリングは、交互に積み重ねられたゲート層および絶縁層から形成される。接続領域において、ゲート層および絶縁層のスタックは、ゲート層をワード線に接続するための接触パッドを提供するために踏み段の中にパターニングされる。
【0013】
ゲートファースト製作技術、ゲートラスト製作技術など、様々な製作技術が、垂直メモリデバイスを製作するために開発されている。ゲートファースト製作技術は、メモリセルのチャネルより前にメモリセルのゲートを形成する。ゲートラスト製作技術は、メモリセルに対するチャネルの形成を容易にするために犠牲ゲート層を使用し、チャネルが形成された後に犠牲ゲート層をメモリセルに対する実際のゲートと置換する。犠牲ゲートを実際のゲートと置換することは、犠牲ゲート層を除去することと、次いで実際のゲートを形成することとを含む。いくつかの例では、犠牲ゲート層を除去するために、スリット構造が、犠牲ゲート層および絶縁層のスタック内に形成される。スリット構造は平行であり、アレイ領域と接続領域の両方の中に配設される。スリット構造は、垂直メモリセルストリングのアレイを指形状の部分に分割し、それらの部分は、本開示では指、指構造、または指部と呼ばれる。
【0014】
一般に、踏み段は、踏み板および蹴上から形成される。一例では、踏み板は、より下の蹴上の上縁とより上の蹴上の底縁との間に水平に配設される部分であり、蹴上は、より下の踏み板の内縁とより上の踏み板の外縁との間に垂直に配設される部分である。踏み板は、１つまたは複数のコンタクト構造が接地するための接触パッドに構成され得る部分である。蹴上は、交互に配設された（犠牲）ゲート層および絶縁層など、層のスタックの側壁である。いくつかの例では、踏み段は、踏み板と踏み板のより下の蹴上とから成る。踏み段は、踏み板の深さおよび幅とより下の蹴上の高さとによって測定される。踏み板の深さは、踏み板の外縁から内縁までの距離である。踏み板の幅は、踏み板の一方の辺から他方の辺までの距離である。蹴上の高さは、より下の踏み板と現在の踏み板との間の側壁の垂直距離である。本開示では、蹴上の高さは、層ペアに関して測定され得る。たとえば、層ペアは、（犠牲）ゲート層および絶縁層の厚さの合計である。いくつかの例では、踏み段が、４つの層ペア、５つの層ペア、６つの層ペアなど、複数の層ペアの高さを有するとき、踏み段はグループ踏み段と呼ばれ、踏み段が１つの層ペアの高さを有するとき、踏み段は分割踏み段と呼ばれる。
【0015】
本開示のいくつかの態様によれば、分割踏み段は、異なる深さを有することができる。いくつかの例では、分割踏み段は、スリット構造に平行な蹴上とともに配設される。たとえば、分割踏み段のいくつかの蹴上は、スリット構造の間に配設され、分割踏み段のいくつかの蹴上は、スリット構造と重複して配設される。したがって、いくつかの実施形態では、いくつかの分割踏み段の深さは、スリット構造のピッチに等しく、いくつかの他の分割踏み段の深さは、スリット構造のピッチの半分に等しい。スリット構造のピッチは、一例では、隣接するスリット構造の中心線の間の距離として測定される。
【0016】
図１は、本開示のいくつかの実施形態による半導体デバイス１００の上面図を示す。半導体デバイス１００は、３次元（３Ｄ）メモリセルから成るメモリ部１１０を含む。メモリ部１１０は、１つまたは複数のメモリ平面１２０を含むことができ、メモリ平面１２０の各々は、複数のメモリブロック１３０を含むことができる。いくつかの例では、同時動作が、メモリ平面１２０において発生することができる。いくつかの実施形態では、メモリブロック１３０の各々は、消去動作を遂行するための最小ユニットである。図１の例では、メモリ部１１０は４つのメモリ平面１２０を含み、メモリ平面１２０の各々は６つのメモリブロック１３０を含む。メモリブロック１３０の各々は、複数のメモリセルを含むことができ、各メモリセルは、ビット線およびワード線などの相互接続を介してアドレス指定され得る。いくつかの例では、ビット線およびワード線は、垂直に配列されて、金属線のアレイを形成することができる。たとえば、ワード線はＸ方向に延在し、ビット線はＹ方向に延在する。
【0017】
さらに、各メモリブロック１３０は、踏み段分割パターンに従ってブロック部１４０に分割され得る。ブロック部１４０は、同一または同等の踏み段分割パターンを有する。ブロック部１４０の踏み段分割パターンに対するレイアウトパターンは、同一パターンであり得るかまたはミラーパターンであり得ることに留意されたい。ブロック部１４０は、以下の説明では踏み段分割パターン（ＳＤＰ）部１４０と呼ばれる。ＳＤＰ部の詳細について、図２～図５の例を参照しながら説明する。
【0018】
半導体デバイス１００は、任意の好適なデバイス、たとえば、メモリ回路、半導体チップ上に形成されたメモリ回路を有する半導体チップ（またはダイ）、半導体ウェハ上に形成された複数の半導体ダイを有する半導体ウェハ、半導体チップのスタック、パッケージ基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージなどであり得ることに留意されたい。
【0019】
半導体デバイス１００は、同じ基板または他の好適な基板上に形成された論理回路、電力回路などの、他の好適な回路（図示せず）を含み得、メモリ部１１０と好適に結合されることにも留意されたい。一般に、メモリ部１１０は、メモリセルと、周辺回路（たとえば、アドレスデコーダ、駆動回路、センス増幅器など）とを含む。
【0020】
図２は、本開示のいくつかの実施形態によるＳＤＰ部２４０の上面図を示し、図３は、線Ａ－Ａ’におけるＳＤＰ部２４０の断面図を示す。一例では、ＳＤＰ部２４０は、図１のＳＤＰ部１４０に対する一例である。ＳＤＰ部２４０は、アレイ領域２５０と接続領域２６０とを含む。アレイ領域２５０は、メモリストリング２５１のアレイを含み、各メモリストリング２５１は、１つまたは複数のトップセレクトトランジスタおよび１つまたは複数のボトムセレクトトランジスタと直列に接続された複数の積み重ねられたメモリセルを含む。接続領域２６０は、トップセレクトゲート（ＴＳＧ）接続領域２６１とメモリセルゲート（ＭＣＧ）接続領域２７０とを含む。ＴＳＧ接続領域２６１は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含む。ＭＣＧ接続領域２７０は、ワード線をメモリセルのゲートに接続するための階段構造およびコンタクト構造を含む。
【0021】
接続領域２６０は、ボトムセレクトトランジスタを制御するために金属線をボトムセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含むボトムセレクトゲート（ＢＳＧ）接続領域（図示せず）も含み得ることに留意されたい。
【0022】
いくつかの実施形態では、ゲートラスト製作技術が使用され、したがって、犠牲ゲート層の除去と実際のゲートの形成を支援するために、スリット構造が形成される。図２および図３の例では、スリット構造２１１、２１２（Ａ）、２１２（Ｂ）、２１３（Ａ）、２１３（Ｂ）および２１４が形成される。スリット構造２１１、２１２（Ａ）、２１２（Ｂ）、２１３（Ａ）、２１３（Ｂ）および２１４は、Ｘ方向に、互いに平行に延在する。スリット構造２１１および２１４は、ＳＤＰ部２４０を、隣接するＳＤＰ部から分離する。スリット構造２１２（Ａ）および２１３（Ａ）は、アレイ領域２５０内に配設され、ＳＤＰ部２４０内のメモリセルストリングのアレイを３つの指２４１、２４２および２４３に分割することができる。スリット構造２１２（Ｂ）および２１３（Ｂ）は、接続領域２６０に配設され、接続領域２６０を複数の部分に分割することができる。
【0023】
一例では、スリット構造２１１および２１４は、ＳＤＰ部２４０のゲート層を隣接するＳＤＰ部から電気的に絶縁するために絶縁層で充填された連続的スリット構造である。
【0024】
いくつかの例では、接続領域２６０内のスリット構造の数は、アレイ領域２５０内のスリット構造の数と同じである。図２および図３の例では、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）と整列される。しかしながら、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）から分割され、スリット構造２１２（Ａ）および２１３（Ａ）の連続する部分ではなく、したがって、３つの指２４１～２４３内のゲート層が接続される。
【0025】
別の例では、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）と整列されないことに留意されたい。別の例では、接続領域２６０内のスリット構造の数は、アレイ領域２５０内のスリット構造の数と同じではない。
【0026】
いくつかの実施形態では、少なくともいくつかのスリット構造が、アレイ領域２５０内のメモリストリング２５１のアレイに対するコモンソース接点として機能することができる。
【0027】
図２および図３の例では、トップセレクトゲートカット２１５が、メモリ指のトップセレクトゲート（ＴＳＧ）層を２つの部分に分割するために各指の真ん中に配設されてよく、それにより、メモリ指を２つの別々にプログラム可能な（読み出し／書き込み）ページに分割することができる。３Ｄ ＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて遂行され得るが、読み出しおよび書き込み動作は、メモリページレベルにおいて遂行され得る。いくつかの実施形態では、ダミーチャネル構造２２２が、製作中のプロセス変動制御のためおよび／または追加の機械的サポートのために、好適な場所に配設され得る。
【0028】
いくつかの例では、トップセレクトゲートカット２１５は、メモリセルゲート層およびボトムセレクトゲート層をカットしないことに留意されたい。
【0029】
ＴＳＧ接続領域２６１では、踏み段構造が形成される。踏み段構造は、トップセレクトトランジスタのゲート層の一部を露出させるために複数の踏み段を有し、露出された部分は、接触パッドとして構成され得る。次いで、コンタクト構造は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するための接触パッド上に形成され得る。図２および図３の例では、踏み段構造は、２つの踏み段２６２および２６３を有する。一例では、２つの踏み段２６２および２６３の各々は、１つの層ペアの高さを有する。図２および図３の例では、破線は踏み板の縁部を示す。一例では、メモリストリングは、第１のゲートセレクトトランジスタと第２のゲートセレクトトランジスタとを含む。第１のゲートセレクトトランジスタのゲートは、第１の踏み段２６２上のコンタクト構造２６４に接続され、第２のゲートセレクトトランジスタのゲートは、第２の踏み段２６３上のコンタクト構造２６５に接続される。
【0030】
ＭＣＧ接続領域２７０では、マルチレベル踏み段構造が形成される。いくつかの実施形態では、マルチレベル踏み段構造は、セクションレベル、グループレベル、および分割レベルを含む。本開示は、グループレベルおよび分割レベルの特徴を示すために１つのセクションを使用する。本開示における特徴は、それぞれ、セクションレベルにおけるセクションにおいて使用され得ることに留意されたい。いくつかの実施形態では、一セクションにおいて、２レベル踏み段構造が使用される。図２および図３の例では、２レベル踏み段構造は、合計３２個の層ペアを有する。３２個の層ペアは、８つのグループにグループ化される。したがって、各グループは、４つの層ペアを含む。２レベル踏み段構造は、Ｘ方向など、第１の方向に上昇するグループ踏み段Ｇ１～Ｇ８を有する。さらに、各グループ踏み段領域は、Ｙ方向など、第２の方向に上昇する分割踏み段Ｄ１～Ｄ４を有する踏み段構造を含む。
【0031】
図２および図３の例では、グループ踏み段Ｇ８の領域は、ＸとＹの両方向に上昇する分割踏み段を有する踏み段構造を含み、グループ踏み段Ｇ１～Ｇ７の領域は、それぞれ、Ｙ方向に上昇する分割踏み段を有する踏み段構造を含むことに留意されたい。
【0032】
図２および図３の例では、２レベル踏み段構造は、メモリセルのゲート層の一部を接触パッドとして露出させ、コンタクト構造が、メモリセルのゲート層をワード線に接続するために接触パッド上に形成され得る。一例では、ストリング内でトップセレクトトランジスタに隣接する第１の３２個のメモリセルは、順番にＭ１～Ｍ３２と呼ばれ、Ｍ１は、トップセレクトトランジスタに隣接する第１のメモリセルである。次いで、グループ踏み段Ｇ８の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ２の踏み板は、Ｍ３に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ１の踏み板は、Ｍ４に対する接触パッドを提供する。
【0033】
さらに、グループ踏み段Ｇ７の領域内の分割踏み段Ｄ４の踏み板は、Ｍ５に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ３の踏み板は、Ｍ６に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ２の踏み板は、Ｍ７に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ１の踏み板は、Ｍ８に対する接触パッドを提供する。
【0034】
同様に、グループ踏み段Ｇ６の領域内の分割踏み段Ｄ４の踏み板は、Ｍ９に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１０に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１１に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１２に対する接触パッドを提供する。
【0035】
同様に、グループ踏み段Ｇ５の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１３に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１４に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１５に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１６に対する接触パッドを提供する。
【0036】
同様に、グループ踏み段Ｇ４の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１７に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１８に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１９に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２０に対する接触パッドを提供する。
【0037】
同様に、グループ踏み段Ｇ３の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２１に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２２に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２３に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２４に対する接触パッドを提供する。
【0038】
同様に、グループ踏み段Ｇ２の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２５に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２６に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２７に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２８に対する接触パッドを提供する。
【0039】
同様に、グループ踏み段Ｇ１の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２９に対する接触パッドを提供し、コンタクト構造Ｃ１およびＣ２（図３に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ３の踏み板は、Ｍ３０に対する接触パッドを提供し、コンタクト構造Ｃ３（図３に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ２の踏み板は、Ｍ３１に対する接触パッドを提供し、コンタクト構造Ｃ４（図３に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ１の踏み板は、Ｍ３２に対する接触パッドを提供し、コンタクト構造Ｃ５およびＣ６（図３に示す）は、接触パッド上に形成される。
【0040】
図２および図３の例では、分割踏み段Ｄ１およびＤ４の深さ（図３の深さ１で示す）は、スリット構造のピッチに等しく、分割踏み段Ｄ２およびＤ３の深さ（図３の深さ２で示す）は、スリット構造のピッチの半分に等しい。
【0041】
いくつかの例では、図３のスリット構造２１１、２１２（Ｂ）、２１３（Ｂ）および２１４によって示されるようなスリット構造は、絶縁層３３０および導電材料３４０で充填されることに留意されたい。絶縁層３３０は、導電材料３４０をゲート層から絶縁する。導電材料３４０は、コモンソース接点を形成するために使用され得る。
【0042】
本開示の一態様によれば、接続領域内の分割の数（たとえば、グループ踏み段内の分割踏み段の数）は、アレイ領域内の指の数より大きく、分割踏み段の不均一な深さが使用され得、したがって、接続領域内でスリット構造を増加させる必要はなく、レイアウトは、容易にかつコンタクト構造設置のために十分な空間を有して設計され得る。
【0043】
図４は、本開示のいくつかの実施形態によるＳＤＰ部４４０の上面図を示し、図５は、線Ａ－Ａ’におけるＳＤＰ部４４０の断面図を示す。一例では、ＳＤＰ部４４０は、図１のＳＤＰ部１４０に対する一例である。ＳＤＰ部４４０は、アレイ領域４５０と接続領域４６０とを含む。アレイ領域４５０は、メモリストリング４５１のアレイを含み、各メモリストリング４５１は、１つまたは複数のトップセレクトトランジスタおよび１つまたは複数のボトムセレクトトランジスタと直列に接続された複数の積み重ねられたメモリセルを含む。接続領域４６０は、トップセレクトゲート（ＴＳＧ）接続領域４６１とメモリセルゲート（ＭＣＧ）接続領域４７０とを含む。ＴＳＧ接続領域４６１は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含む。ＭＣＧ接続領域４７０は、ワード線をメモリセルのゲートに接続するための階段構造およびコンタクト構造を含む。
【0044】
接続領域４６０は、ボトムセレクトトランジスタを制御するために金属線をボトムセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含むボトムセレクトゲート（ＢＳＧ）接続領域（図示せず）も含み得ることに留意されたい。
【0045】
いくつかの実施形態では、ゲートラスト製作技術が使用され、したがって、犠牲ゲート層の除去と実際のゲートの形成を支援するために、スリット構造が形成される。図４および図５の例では、スリット構造４１１、４１２（Ａ）、４１２（Ｂ）、４１３（Ａ）、４１３（Ｂ）および４１４が形成される。スリット構造４１１、４１２（Ａ）、４１２（Ｂ）、４１３（Ａ）、４１３（Ｂ）および４１４は、Ｘ方向に、互いに平行に延在する。スリット構造４１１および４１４は、ＳＤＰ部４４０を隣接するＳＤＰ部から分離する。スリット構造４１２（Ａ）および４１３（Ａ）は、アレイ領域４５０内に配設され、ＳＤＰ部４４０内のメモリセルストリングのアレイを３つの指４４１、４４２および４４３に分割することができる。スリット構造４１２（Ｂ）および４１３（Ｂ）は、接続領域４６０に配設され、接続領域４６０を複数の部分に分割することができる。
【0046】
一例では、スリット構造４１１および４１４は、ＳＤＰ部４４０のゲート層を隣接するＳＤＰ部から電気的に絶縁するために、絶縁層を有する連続的スリット構造である。
【0047】
いくつかの例では、接続領域４６０内のスリット構造の数は、アレイ領域４５０内のスリット構造の数と同じである。図４および図５の例では、スリット構造４１２（Ｂ）および４１３（Ｂ）は、スリット構造４１２（Ａ）および４１３（Ａ）と整列される。しかしながら、スリット構造４１２（Ｂ）および４１３（Ｂ）は、スリット構造４１２（Ａ）および４１３（Ａ）から分割され、スリット構造４１２（Ａ）および４１３（Ａ）の連続する部分ではなく、したがって、３つの指４４１～４４３内のゲート層が接続される。
【0048】
別の例では、スリット構造４１２（Ｂ）および４１３（Ｂ）は、スリット構造４１２（Ａ）および４１３（Ａ）と整列されないことに留意されたい。別の例では、接続領域４６０内のスリット構造の数は、アレイ領域４５０内のスリット構造の数と同じではない。
【0049】
いくつかの実施形態では、少なくともいくつかのスリット構造が、アレイ領域４５０内のメモリストリング４５１のアレイに対するコモンソース接点として機能することができる。
【0050】
図４および図５の例では、トップセレクトゲートカット４１５が、メモリ指のＴＳＧ層を２つの部分に分割するために各指の真ん中に配設されてよく、それにより、メモリ指を２つの別々にプログラム可能な（読み出し／書き込み）ページに分割することができる。３Ｄ ＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて遂行され得るが、読み出しおよび書き込み動作は、メモリページレベルにおいて遂行され得る。いくつかの実施形態では、ダミーチャネル構造４２２が、製作中のプロセス変動制御のためおよび／または追加の機械的サポートのために、好適な場所に配設され得る。
【0051】
いくつかの例では、トップセレクトゲートカット４１５は、メモリセルゲート層およびボトムセレクトゲート層をカットしないことに留意されたい。
【0052】
ＴＳＧ接続領域４６１では、踏み段構造が形成される。踏み段構造は、トップセレクトトランジスタのゲート層の一部を接触パッドとして露出させるために複数の踏み段を有する。次いで、コンタクト構造は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するための接触パッド上に形成され得る。図４および図５の例では、踏み段構造は、２つの踏み段４６２および４６３を有する。一例では、２つの踏み段４６２および４６３の各々は、１つの層ペアの高さを有する。図４および図５の例では、破線は踏み板の縁部を示す。一例では、メモリストリングは、第１のゲートセレクトトランジスタと第２のゲートセレクトトランジスタとを含む。第１のゲートセレクトトランジスタのゲートは、第１の踏み段４６２上のコンタクト構造４６４に接続され、第２のゲートセレクトトランジスタのゲートは、第２の踏み段４６３上のコンタクト構造４６５に接続される。
【0053】
ＭＣＧ接続領域４７０では、マルチレベル踏み段構造が形成される。いくつかの実施形態では、マルチレベル踏み段構造は、セクションレベル、グループレベル、および分割レベルを含む。本開示は、グループレベルおよび分割レベルの特徴を示すために１つのセクションを使用する。本開示における特徴は、それぞれ、セクションレベルにおけるセクションにおいて使用され得ることに留意されたい。いくつかの実施形態では、一セクションにおいて、２レベル踏み段構造が使用される。図４および図５の例では、２レベル踏み段構造は、合計４０個の層ペアを有する。４０個の層ペアは、８つのグループにグループ化される。このようにして、各グループは、５つの層ペアを含む。２レベル踏み段構造は、Ｘ方向など、第１の方向に上昇するグループ踏み段Ｇ１～Ｇ８を有する。さらに、各グループ踏み段領域は、Ｙ方向など、第２の方向に上昇する分割踏み段Ｄ１～Ｄ５を有する踏み段構造を含む。
【0054】
図４および図５の例では、グループ踏み段Ｇ８の領域は、ＸとＹの両方向に上昇する分割踏み段を有する踏み段構造を含み、グループ踏み段Ｇ１～Ｇ７の領域は、それぞれ、Ｙ方向に上昇する分割踏み段を有する踏み段構造を含むことに留意されたい。
【0055】
図４および図５の例では、２レベル踏み段構造は、メモリセルのゲート層の一部を接触パッドとして露出させ、コンタクト構造は、メモリセルのゲート層をワード線に接続するために接触パッド上に形成され得る。一例では、ストリング内でトップセレクトトランジスタに隣接する第１の４０個のメモリセルは、順番にＭ１～Ｍ４０と呼ばれ、Ｍ１は、トップセレクトトランジスタに隣接する第１のメモリセルである。次いで、グループ踏み段Ｇ８の領域内の分割踏み段Ｄ５の踏み板は、Ｍ１に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ３の踏み板は、Ｍ３に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ２の踏み板は、Ｍ４に対する接触パッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ１の踏み板は、Ｍ５に対する接触パッドを提供する。
【0056】
さらに、グループ踏み段Ｇ７の領域内の分割踏み段Ｄ５の踏み板は、Ｍ６に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ４の踏み板は、Ｍ７に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ３の踏み板は、Ｍ８に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ２の踏み板は、Ｍ９に対する接触パッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１０に対する接触パッドを提供する。
【0057】
同様に、グループ踏み段Ｇ６の領域内の分割踏み段Ｄ５の踏み板は、Ｍ１１に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１２に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１３に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１４に対する接触パッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１５に対する接触パッドを提供する。
【0058】
同様に、グループ踏み段Ｇ５の領域内の分割踏み段Ｄ５の踏み板は、Ｍ１６に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１７に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１８に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１９に対する接触パッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２０に対する接触パッドを提供する。
【0059】
同様に、グループ踏み段Ｇ４の領域内の分割踏み段Ｄ５の踏み板は、Ｍ２１に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２２に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２３に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２４に対する接触パッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２５に対する接触パッドを提供する。
【0060】
同様に、グループ踏み段Ｇ３の領域内の分割踏み段Ｄ５の踏み板は、Ｍ２６に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２７に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２８に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２９に対する接触パッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ１の踏み板は、Ｍ３０に対する接触パッドを提供する。
【0061】
同様に、グループ踏み段Ｇ２の領域内の分割踏み段Ｄ５の踏み板は、Ｍ３１に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ４の踏み板は、Ｍ３２に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ３の踏み板は、Ｍ３３に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ２の踏み板は、Ｍ３４に対する接触パッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ１の踏み板は、Ｍ３５に対する接触パッドを提供する。
【0062】
同様に、グループ踏み段Ｇ１の領域内の分割踏み段Ｄ５の踏み板は、Ｍ３６に対する接触パッドを提供し、コンタクト構造Ｃ１（図５に示す）は、Ｍ３６のゲートをワード線に接続するために接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ４の踏み板は、Ｍ３７に対する接触パッドを提供し、コンタクト構造Ｃ２（図５に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ３の踏み板は、Ｍ３８に対する接触パッドを提供し、コンタクト構造Ｃ３（図５に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ２の踏み板は、Ｍ３９に対する接触パッドを提供し、コンタクト構造Ｃ４（図５に示す）は、接触パッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ１の踏み板は、Ｍ４０に対する接触パッドを提供し、コンタクト構造Ｃ５およびＣ６（図５に示す）は、接触パッド上に形成される。
【0063】
図４および図５の例では、分割踏み段Ｄ１の深さ（図５の深さ１で示す）は、スリット構造のピッチに等しく、分割踏み段Ｄ２、Ｄ３、Ｄ４およびＤ５の深さ（図５の深さ２で示す）は、スリット構造のピッチの半分に等しい。
【0064】
いくつかの例では、図５のスリット構造４１１、４１２（Ｂ）、４１３（Ｂ）および４１４によって示されるようなスリット構造は、絶縁層５３０および導電材料５４０で充填されることに留意されたい。絶縁層５３０は、導電材料５４０をゲート層から絶縁する。導電材料５４０は、コモンソース接点を形成するために使用され得る。
【0065】
本開示の一態様によれば、接続領域内の分割の数（たとえば、グループ踏み段内の分割踏み段の数）は、アレイ領域内の指の数より大きく、分割踏み段の不均一な深さが使用され得、したがって、接続領域内でスリット構造を増加させる必要はなく、レイアウトは、容易に設計され得る。
【0066】
図６は、本開示のいくつかの実施形態による半導体デバイス１００などの半導体デバイスを製作するためのプロセスの例６００を要約するフローチャートを示す。プロセスはＳ６０１において開始してＳ６１０に進む。
【0067】
Ｓ６１０において、犠牲ゲート層および絶縁層が、初期のスタックを形成するために基板上に交互に積み重ねられる。基板は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板など、任意の好適な基板であり得る。基板は、半導体材料、たとえばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含み得る。ＩＶ族半導体は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含み得る。基板は、バルクウェハまたはエピタキシャル層であり得る。いくつかの実施形態では、絶縁層は、二酸化ケイ素などの絶縁材料で作られ、犠牲層は、窒化ケイ素で作られる。
【0068】
Ｓ６２０において、不均等な深さを有する分割踏み段が、接続領域内に形成される。いくつかの例では、マスク層が使用され、トリミングプロセスが、分割踏み段を形成するためのエッチマスクを形成するために、マスク層上に適用される。
【0069】
図７は、マスク層７１０によってカバーされるＳＤＰ部４４０（Ａ）～（Ｄ）を有する半導体デバイス７００の上面図の一例を示す。マスク層７１０は、ＳＤＰ部４４０（Ａ）～（Ｄ）内に分割踏み段を形成するために使用される。ＳＤＰ部４４０（Ａ）～（Ｄ）は、ＳＤＰ部４４０と同一であるかまたはＳＤＰ部４４０のミラーである。マスク層７１０は、アレイ領域４５０と、アレイ領域４５０に隣接する接続領域４６０の一部とをカバーする。いくつかの実施形態では、マスク層７１０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターニングプロセスを使用して形成され得る。いくつかの実施形態では、マスク層７１０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコンを含有する反射防止コーティング（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を使用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターニングされ得る。さらに、マスク層７１０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
【0070】
いくつかの実施形態では、分割踏み段は、マスク層を使用して反復してエッチトリムプロセスを適用することによって形成され得る。エッチトリムプロセスは、エッチングプロセスおよびトリミングプロセスを含む。エッチングプロセスの間、露出された表面を有する初期のスタックの一部が、除去され得る。一例では、エッチ深さは、犠牲ゲート層および絶縁層の厚さである層ペアに等しい。一例では、絶縁層４５０に対するエッチングプロセスは、犠牲層に対する高い選択性を有することができ、逆も成り立つ。
【0071】
いくつかの実施形態では、スタックのエッチングは、反応性イオンエッチ（ＲＩＥ）または他のドライエッチプロセスなど、異方性エッチングによって実行される。いくつかの実施形態では、絶縁層は、酸化ケイ素である。この例では、酸化ケイ素のエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３もしくはＣ３Ｆ６および／または任意の他の好適なガスなど、フッ素ベースのガスを使用するＲＩＥを含むことができる。いくつかの実施形態では、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合など、湿式化学によって除去され得る。いくつかの実施形態では、時限エッチ手法が、使用され得る。いくつかの実施形態では、犠牲層は、窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３および／またはそれらの組合せを使用するＲＩＥを含むことができる。単層のスタックを除去するための方法およびエッチャントは、本開示の実施形態によって限定されるべきではない。
【0072】
トリミングプロセスは、マスク層７１０が縁部からｘ－ｙ平面内で横に引き戻され得る（たとえば、内側に縮むことができる）ように、マスク層７１０上で好適なエッチングプロセス（たとえば、等方性ドライエッチまたはウェットエッチ）を適用することを含む。いくつかの実施形態では、トリミングプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどのドライエッチングを含むことができる。いくつかの実施形態では、マスク層７１０の引き戻し距離は、分割踏み段の深さに対応する。一実施形態では、引き戻し距離は、分割踏み段の異なる深さをもたらすように好適に制御される。たとえば、エッチトリムプロセスの第１のサイクルでは、マスク層７１０に対するトリミング時間が、ほぼスリット構造のピッチである距離を引き戻すために好適に制御され、エッチトリムプロセスの第２のサイクルでは、マスク層７１０に対するトリミング時間が、スリット構造のピッチの約半分である距離を引き戻すために好適に制御される。
【0073】
マスク層７１０をトリミングした後、分割に対応する初期のスタックの最上位レベルの一部は露出され、初期のスタックの最上位レベルの他の部分はマスク層７１０によってカバーされたままである。エッチトリムプロセスの次のサイクルは、エッチングプロセスで再開する。
【0074】
いくつかの実施形態では、初期のスタックの最上位レベルは、絶縁層によってカバーされ得る。いくつかの実施形態では、初期のスタックの最上位レベルは、他の誘電材料によってさらにカバーされ得る。絶縁層および／または他の誘電材料を除去するプロセスステップが、分割踏み段を形成するために各エッチトリムサイクルのエッチングプロセスに追加され得る。
【0075】
分割踏み段を形成した後、マスク層７１０は除去され得る。マスク層７１０は、Ｏ２またはＣＦ４プラズマを用いるドライエッチング、またはレジスト／ポリマーストリッパー、たとえば溶剤系化学物質を用いるウェットエッチングなどの技法を使用することによって除去され得る。
【0076】
【0077】
図６に戻って参照すると、Ｓ６３０において、接続領域内のグループ踏み段が形成される。いくつかの例では、マスク層が使用され、トリミングプロセスが、グループ踏み段を形成するためのエッチマスクを形成するために、マスク層上に適用される。
【0078】
図９は、ＳＤＰ部４４０（Ａ）～（Ｄ）内にグループ踏み段を形成するために使用されるマスク層９１０によってカバーされるＳＤＰ部４４０（Ａ）～（Ｄ）を有する半導体デバイス７００の上面図の一例を示す。マスク層９１０は、アレイ領域４５０および接続領域４６０の一部の上に配設される。マスク層９１０は、マスク層７１０と同様の材料で作られてよく、同様の技法を使用して形成され得る。
【0079】
いくつかの実施形態では、グループ踏み段は、分割踏み段を形成するための反復するエッチトリムプロセスと同様に、マスク層９１０を使用して反復するエッチトリムプロセスを適用することによって形成され得る。この例では、グループ踏み段は、Ｘ方向にマスク層９１０をトリミングすることによって形成され得る。
【0080】
いくつかの実施形態では、トリミングプロセスは、グループ踏み段の深さを決定する。いくつかの実施形態では、グループ踏み段は、同じ深さを有することができる。いくつかの実施形態では、グループ踏み段は、異なる深さを有することができる。
【0081】
いくつかの実施形態では、各グループ踏み段は、図９の例では５つの層ペアなど、複数の層ペアを含む。次いで、エッチングプロセスは、犠牲層および絶縁層が交互に入れ替わる５つの層ペアなどのグループ踏み段の高さに対応する好適な層をエッチングする。
【0082】
グループ踏み段を形成した後、マスク層９１０は除去され得る。マスク層９１０は、Ｏ２もしくはＣＦ４プラズマを用いるドライエッチング、またはレジスト／ポリマーストリッパー、たとえば溶剤系化学物質を用いるウェットエッチングなどの技法を使用することによって除去され得る。
【0083】
図１０は、マスク層９１０が除去された後のＳＤＰ部４４０（Ａ）～（Ｄ）を有する半導体デバイス７００の上面図の一例を示す。図１０に示すように、グループ踏み段Ｇ１～Ｇ８および分割踏み段Ｄ１～Ｄ５が形成される。
【0084】
図１１は、マスク層９１０が除去された後のＳＤＰ部４４０（Ａ）～（Ｄ）を有する半導体デバイス７００の斜視図の一例を示す。図１１に示すように、グループ踏み段Ｇ１～Ｇ８および分割踏み段Ｄ１～Ｄ５が形成される。
【0085】
Ｓ６４０に戻って参照すると、チャネル構造が形成される。一例では、好適な平坦化プロセスが、比較的平坦な表面を取得するために実行される。次いで、フォトリソグラフィ技術が、フォトレジスト層および／またはハードマスク層内にチャネルホールおよびダミーチャネルホールのパターンを画定するために使用され、エッチ技術が、パターンを犠牲層および絶縁層のスタックに転写するために使用される。このようにして、チャネルホールがアレイ領域１１０内に形成され、ダミーチャネルホールが接続領域内に形成される。
【0086】
その結果、チャネル構造がチャネルホール内に形成され、ダミーチャネル構造がダミーチャネルホール内に形成される。いくつかの実施形態では、ダミーチャネル構造が、チャネル構造とともに形成されてよく、したがって、ダミーチャネル構造は、チャネル構造と同じ材料から形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造とは異なって形成される。
【0087】
Ｓ６５０において、ゲート線スリット（いくつかの例ではスリット構造とも呼ばれる）が形成される。いくつかの実施形態では、ゲート線スリットは、スタック内の溝としてエッチングされる。いくつかの例では、接続領域内のゲート線スリットは、アレイ領域内のゲート線スリットと同じピッチを有する。
【0088】
Ｓ６６０において、実際のゲートが形成される。いくつかの実施形態では、ゲート線スリットを使用して、犠牲層が、ゲート層によって置換され得る。一例では、犠牲層に対するエッチャントが、犠牲層を除去するためにゲート線スリットを介して適用される。一例では、犠牲層は窒化ケイ素で作られ、熱濃硫酸（Ｈ２ＳＯ４）が、犠牲層を除去するためにゲート線スリットを介して適用される。さらに、ゲート線スリットを介して、アレイ領域内のトランジスタに対するゲートスタックが形成される。一例では、ゲートスタックは、高ｋ誘電体層、グルー層、および金属層から形成される。高ｋ誘電体層は、酸化ハフニウム（ＨｆＯ２）、酸化ケイ素ハフニウム（ＨｆＳｉＯ４）、酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン酸ストロンチウム（ＳｒＴｉＯ３）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ４）など、比較的大きい誘電率を提供する任意の好適な材料を含むことができる。グルー層は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびＴｉＮ、ＴａＮ、Ｗ２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮのようなそれらの窒化物などの耐熱金属を含むことができる。金属層は、タングステン（Ｗ）、銅（Ｃｕ）などの高伝導率を有する金属を含む。
【0089】
Ｓ６７０において、さらなるプロセスが、半導体デバイス上で実行され得る。たとえば、ゲートラストプロセスが、たとえば、スペーサ材料（たとえば、酸化ケイ素）およびコモンソース材料（たとえば、タングステン）でゲート線スリットを充填して、スリット構造を形成するために継続する。さらに、コンタクト構造が形成されて、金属トレースが形成され得る。
【0090】
上記は、当業者が本開示の態様をより良好に理解し得るように、いくつかの実施形態の特徴を概説した。当業者が、同じ目的を遂行するために他のプロセスおよび構造を設計または修正するため、および／または本明細書で導入した実施形態の利点と同じものを達成するための土台として本開示を容易に使用し得ることを、当業者には諒解されたい。そのような等価構造は、本開示の趣旨および範囲を逸脱しないこと、および当業者が、本開示の趣旨および範囲を逸脱することなく、本明細書において様々な変更形態、置換形態および代替形態を作成し得ることも、当業者には理解されたい。
【符号の説明】
【0091】
１００ 半導体デバイス
１１０ メモリ部
１２０ メモリ平面
１３０ メモリブロック
１４０ ブロック部、踏み段分割パターン（ＳＤＰ）部ブロック部
２１１ スリット構造
２１２（Ａ） スリット構造
２１２（Ｂ） スリット構造
２１３（Ａ） スリット構造
２１３（Ｂ） スリット構造
２１４ スリット構造
２１５ トップセレクトゲートカット
２２２ ダミーチャネル構造
２４０ ＳＤＰ部
２４１ 指
２４２ 指
２４３ 指
２５０ アレイ領域
２５１ メモリストリング
２６０ 接続領域
２６１ トップセレクトゲート（ＴＳＧ）接続領域
２６２ 第１の踏み段
２６３ 第２の踏み段
２６４ コンタクト構造
２６５ コンタクト構造
２７０ メモリセルゲート（ＭＣＧ）接続領域
３３０ 絶縁層
３４０ 導電材料
４１１ スリット構造
４１２（Ａ） スリット構造
４１２（Ｂ） スリット構造
４１３（Ａ） スリット構造
４１３（Ｂ） スリット構造
４１４ スリット構造
４１５ トップセレクトゲートカット
４２２ ダミーチャネル構造
４４０ ＳＤＰ部
４４０（Ａ） ＳＤＰ部
４４０（Ｂ） ＳＤＰ部
４４０（Ｃ） ＳＤＰ部
４４０（Ｄ） ＳＤＰ部
４４１ 指
４４２ 指
４４３ 指
４５０ アレイ領域
４５１ メモリストリング
４６０ 接続領域
４６１ ＴＳＧ接続領域
４６２ 踏み段
４６３ 踏み段
４６４ コンタクト構造
４６５ コンタクト構造
４７０ ＭＣＧ接続領域
５３０ 絶縁層
５４０ 導電材料
７００ 半導体デバイス
７１０ マスク層
９１０ マスク層
１１０ メモリ部
１２０ メモリ平面
１３０ メモリブロック
１４０ ブロック部、踏み段分割パターン（ＳＤＰ）部ブロック部
２１１ スリット構造
２１２（Ａ） スリット構造
２１２（Ｂ） スリット構造
２１３（Ａ） スリット構造
２１３（Ｂ） スリット構造
２１４ スリット構造
２１５ トップセレクトゲートカット
２２２ ダミーチャネル構造
２４０ ＳＤＰ部
２４１ 指
２４２ 指
２４３ 指
２５０ アレイ領域
２５１ メモリストリング
２６０ 接続領域
２６１ トップセレクトゲート（ＴＳＧ）接続領域
２６２ 第１の踏み段
２６３ 第２の踏み段
２６４ コンタクト構造
２６５ コンタクト構造
２７０ メモリセルゲート（ＭＣＧ）接続領域
３３０ 絶縁層
３４０ 導電材料
４１１ スリット構造
４１２（Ａ） スリット構造
４１２（Ｂ） スリット構造
４１３（Ａ） スリット構造
４１３（Ｂ） スリット構造
４１４ スリット構造
４１５ トップセレクトゲートカット
４２２ ダミーチャネル構造
４４０ ＳＤＰ部
４４０（Ａ） ＳＤＰ部
４４０（Ｂ） ＳＤＰ部
４４０（Ｃ） ＳＤＰ部
４４０（Ｄ） ＳＤＰ部
４４１ 指
４４２ 指
４４３ 指
４５０ アレイ領域
４５１ メモリストリング
４６０ 接続領域
４６１ ＴＳＧ接続領域
４６２ 踏み段
４６３ 踏み段
４６４ コンタクト構造
４６５ コンタクト構造
４７０ ＭＣＧ接続領域
５３０ 絶縁層
５４０ 導電材料
７００ 半導体デバイス
７１０ マスク層
９１０ マスク層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【国際調査報告】