(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-07
(54)【発明の名称】メモリデバイスならびにそれの消去および検証方法
(51)【国際特許分類】
G11C 16/34 20060101AFI20220930BHJP
G11C 16/04 20060101ALI20220930BHJP
【ＦＩ】
G11C16/34 130
G11C16/04 170
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022506214
(86)(22)【出願日】2020-04-28
(85)【翻訳文提出日】2022-01-28
(86)【国際出願番号】 CN2020087356
(87)【国際公開番号】W WO2021217386
(87)【国際公開日】2021-11-04
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】カイウェイ・リ
(72)【発明者】
【氏名】ジアンクアン・ジア
(72)【発明者】
【氏名】ホンタオ・リウ
(72)【発明者】
【氏名】アン・ジャン
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA21
5B225DC08
5B225EA05
5B225ED09
5B225FA01
5B225FA02
(57)【要約】
メモリデバイスは、複数のメモリブロックと、制御回路とを含む。複数のメモリブロックのうちの選択されたメモリブロックは、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。制御回路は、消去および検証方法を実行し、この消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【特許請求の範囲】
【請求項1】
メモリデバイスであって、複数のメモリブロックであって、前記複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲート、下部選択ゲート、複数のワード線、共通ソース線、およびPウェルを備える、複数のメモリブロックと、
消去および検証方法を実行するように構成された制御回路であって、前記消去および検証方法が、
消去段階の間に前記選択されたメモリブロックを消去するステップと、
前記上部選択ゲートが検証段階の間にオンにされる前に、前記下部選択ゲートを維持期間の間にオンにされるように維持するステップと
を含む、制御回路と
を備える、メモリデバイス。
【請求項2】
前記下部選択ゲートの電圧が、前記維持期間の間ターンオン電圧で維持される、請求項1に記載のメモリデバイス。
【請求項3】
前記維持期間が、前記Pウェルの電圧が下がるにつれて前記下部選択ゲートの電圧がターンオン電圧まで降下するときから、前記上部選択ゲートが前記検証段階の間にオンにされるまでである、請求項1に記載のメモリデバイス。
【請求項4】
前記維持期間が、前記検証段階内である、請求項1に記載のメモリデバイス。
【請求項5】
前記維持期間が、前記消去段階の始まりから、前記上部選択ゲートがオンにされるまでである、請求項1に記載のメモリデバイス。
【請求項6】
前記消去段階の間前記Pウェルが消去電圧を供給され、前記上部選択ゲートが浮遊状態であり、前記下部選択ゲートが、前記維持期間を除いて前記消去段階の間浮遊状態である、請求項1に記載のメモリデバイス。
【請求項7】
前記複数のワード線が、検証電圧を供給され、次いで前記上部選択ゲートおよび前記下部選択ゲートが、前記検証段階の間ターンオン電圧を供給される、請求項1に記載のメモリデバイス。
【請求項8】
前記検証段階中の検証が失敗である場合、別の消去段階および別の検証段階が行われる、請求項1に記載のメモリデバイス。
【請求項9】
検証が失敗した検証段階が、あらかじめ決められた回数行われた場合、エラーメッセージが生成される、請求項8に記載のメモリデバイス。
【請求項10】
メモリデバイスのための消去および検証方法であって、前記メモリデバイスの複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備え、前記消去および検証方法が、消去段階の間に前記選択されたメモリブロックを消去するステップと、
前記上部選択ゲートが検証段階の間にオンにされる前に、前記下部選択ゲートを維持期間の間にオンにされるように維持するステップと
を含む、消去および検証方法。
【請求項11】
前記下部選択ゲートの電圧を、前記維持期間の間ターンオン電圧で維持するステップをさらに含む、請求項10に記載の消去および検証方法。
【請求項12】
前記維持期間が、前記Pウェルの電圧が下がるにつれて前記下部選択ゲートの電圧がターンオン電圧まで降下するときから、前記上部選択ゲートが前記検証段階の間にオンにされるまでである、請求項10に記載の消去および検証方法。
【請求項13】
前記維持期間が、前記検証段階内である、請求項10に記載の消去および検証方法。
【請求項14】
前記維持期間が、前記消去段階の始まりから、前記上部選択ゲートがオンにされるまでである、請求項10に記載の消去および検証方法。
【請求項15】
前記消去段階の間前記Pウェルに消去電圧を供給し、前記上部選択ゲートを浮遊させるステップと、前記維持期間を除いて前記消去段階の間前記下部選択ゲートを浮遊させるステップと
をさらに含む、請求項10に記載の消去および検証方法。
【請求項16】
前記複数のワード線に検証電圧を供給し、次いで前記上部選択ゲートおよび前記下部選択ゲートに、前記検証段階の間ターンオン電圧を供給するステップをさらに含む、請求項10に記載の消去および検証方法。
【請求項17】
前記検証段階の間の検証が失敗である場合、別の消去段階および別の検証段階を行うステップをさらに含む、請求項10に記載の消去および検証方法。
【請求項18】
検証が失敗した検証段階が、あらかじめ決められた回数行われた場合、エラーメッセージを生成するステップをさらに含む、請求項17に記載の消去および検証方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイスならびにそれの消去および検証方法に関し、より詳細には、偽エラー検証を回避するためにチャネル放電時間を増やすことができるメモリデバイスならびにそれの消去および検証方法に関する。
【背景技術】
【0002】
半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医療用電子デバイス、モバイルコンピューティングデバイス、および非モバイルコンピューティングデバイスなどの様々な電子デバイスにおいて広く使用されている。不揮発性メモリは、情報が記憶され、保持されることを可能にする。不揮発性メモリの例には、フラッシュメモリ(たとえば、NAND型およびNOR型フラッシュメモリ)、ならびに電気的消去可能プログラマブル読取り専用メモリ(Electrically Erasable Programmable Read-Only Memory、EEPROM)が含まれる。
【0003】
最近では、ビットコストスケーラブル(Bit Cost Scalable:BiCS)アーキテクチャと呼ばれることがある、3次元(3D)積層メモリ構造を使用する、超高密度ストレージデバイスが提案されている。たとえば、3D NAND積層フラッシュメモリデバイスは、交互になった導電層と誘電体層のアレイから形成され得る。多数のメモリ層を同時に定めるために、層にメモリホールがあけられる。次いで、メモリホールに適切な材料を充填することによって、NANDストリングが形成される。メモリセルの制御ゲートが、導電層によって設けられる。
【0004】
各平面NANDメモリは、複数のワード線およびビット線によって接続されたメモリセルのアレイからなる。データは、ページごとに、平面NANDメモリにプログラムされ、またはこれから読み取られ、ブロックごとに、平面NANDメモリから消去され、すなわち、ブロックが、従来の消去動作の単位であり、ページが、従来のプログラミング動作の単位である。
【0005】
既存の3次元(3D)NANDフラッシュ構造の場合、消去段階の後に、消去が成功であるか否かを検証するために、検証段階が必要とされる。しかしながら、3D NANDフラッシュでは、検証段階において偽エラーが生じる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
したがって、偽エラー検証を回避するためにチャネル放電時間を増やすことができるメモリデバイスならびにそれの消去および検証方法を提供することが、本発明の目的である。
【課題を解決するための手段】
【0007】
本発明は、メモリデバイスを開示する。このメモリデバイスは、複数のメモリブロックと、制御回路とを含む。複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。制御回路は、消去および検証方法を実行し、この消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【0008】
本発明は、メモリデバイスのための消去および検証方法を開示し、メモリデバイスの複数のメモリブロックのうちの選択されたメモリブロックが、上部選択ゲートと、下部選択ゲートと、複数のワード線と、共通ソース線と、Pウェルとを備える。消去および検証方法は、消去段階の間に選択されたメモリブロックを消去するステップと、上部選択ゲートが検証段階の間にオンにされる前に、下部選択ゲートを維持期間の間にオンにされるように維持するステップとを含む。
【0009】
本発明のこれらの目的および他の目的は、様々な図および図面に示す好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかとなるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による1つのNANDストリングを示す上面図である。
【図2】本発明の一実施形態による1つのNANDストリングの等価回路を示す図である。
【図3】本発明の一実施形態によるメモリデバイスの例示的な構造を示す図である。
【図4】従来の消去および検証プロセスのタイミングチャートである。
【図5A】本発明の一実施形態による消去および検証プロセスのタイミングチャートである。
【図5B】従来の消去および検証プロセスならびに本発明の一実施形態による消去および検証プロセスのチャネル電位の概略図である。
【図6A】本発明の他の実施形態による消去および検証プロセスのタイミングチャートである。
【図6B】本発明の他の実施形態による消去および検証プロセスのタイミングチャートである。
【図7】本発明の一実施形態による消去および検証プロセスの概略図である。
【発明を実施するための形態】
【0011】
以下の詳細な説明では、本発明が実施され得る特定の実施形態を例として示す、添付の図面を参照する。これらの実施形態について、当業者が本発明を実施できるよう十分に詳細に説明する。本発明の様々な実施形態は、異なるものの、必ずしも相互排他的であるとは限らないことを理解されたい。たとえば、1つの実施形態に関連して本明細書で説明する特定の特徴、構造、または特性は、本発明の趣旨および範囲から逸脱することなく他の実施形態内で実装され得る。加えて、開示した各実施形態内の個々の要素の位置または配置は、本発明の趣旨および範囲から逸脱することなく変更され得ることを理解されたい。以下の詳細な説明は、したがって、限定的な意味でとらえられるべきではなく、本発明の範囲は、特許請求の範囲に付与する均等物の全範囲とともに、適切に解釈される、添付の特許請求の範囲によってのみ、定義される。図面では、同じ番号が、いくつかの図にわたって同じまたは同様の機能を指す。
【0012】
以下の説明において、および特許請求の範囲において、「含む」および「備える」という用語は、制限のないように使用され、したがって「限定はしないが、含む」を意味すると解釈されるべきである。また、「結合する」という用語は、間接的または直接的な電気接続を意味するよう意図されている。したがって、1つのデバイスが別のデバイスに電気的に接続される場合、その接続は、直接的な電気接続による、または他のデバイスおよび接続を介した間接的な電気接続によるものである場合がある。「おおよそ」は、許容エラー量内で、当業者があるエラー量内の技術的問題を解決し、基本的に技術的効果をあげることができることを意味する。
【0013】
図1は、本発明の一実施形態によるNANDストリングを示す上面図である。図2は、それの等価回路を示す図である。NAND構造を使用するフラッシュメモリシステムでは、複数のトランジスタが直列に配置され、2つの選択ゲート間にはさまれ、これらはNANDストリングと呼ばれる。図1および図2に示すNANDストリングは、直列に結合され、上部選択ゲートSG_T、下部選択ゲートSG_B(ソース側)の間にはさまれた4個のトランジスタ101～104と、基板Subとを含み、基板SubはPウェルを備える。上部選択ゲートSG_Tは、ビット線コンタクトを介してビット線にNANDストリングを接続するために配置され、適切な電圧を選択ゲート線SGTLに印加することによって制御され得る。下部選択ゲートSG_Bは、共通ソース線CSLにNANDストリングを接続するために配置され、適切な電圧を選択ゲート線SGBLに印加することによって制御され得る。共通ソース線CSLは、積層構造を貫通する。トランジスタ101～104の各々が、制御ゲートと、浮遊ゲートとを含む。たとえば、トランジスタ101は、制御ゲートCG1と浮遊ゲートFG1とを含み、トランジスタ102は、制御ゲートCG2と浮遊ゲートFG2とを含み、トランジスタ103は、制御ゲートCG3と浮遊ゲートFG3とを含み、トランジスタ104は、制御ゲートCG4と浮遊ゲートFG4とを含む。制御ゲートCG1は、ワード線WL1に接続され、制御ゲートCG2は、ワード線WL2に接続され、制御ゲートCG3は、ワード線WL3に接続され、制御ゲートCG4は、ワード線WL4に接続される。
【0014】
説明のために、図1および図2は、NANDストリングに4個のメモリセルを示している。他の実施形態では、NANDストリングが、8個のメモリセル、16個のメモリセル、32個のメモリセル、64個のメモリセル、128個のメモリセルなどを含む場合がある。しかしながら、NANDストリングのメモリセルの数は、本発明の範囲を限定しない。
【0015】
NAND構造を使用するフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのNANDストリングを含む。各NANDストリングは、選択線SGBLによって制御されるそれの下部選択ゲートSG_Bによって共通ソース線CSLに接続され、選択線SGTLによって制御されるそれの上部選択ゲートSG_Tによってそれの関連するビット線に接続される。各ビット線およびそのビット線にビット線コンタクトを介して接続されるそれぞれの(1つまたは複数の)NANDストリングは、メモリセルのアレイの列を含む。ビット線は、複数のNANDストリングと共有される。一般に、ビット線は、NANDストリングの上部に、ワード線に直交する方向に通っており、1つまたは複数のセンス増幅器に接続される。
【0016】
図3は、本発明の一実施形態によるメモリデバイス30の例示的な構造を示す図である。メモリデバイス30は、メモリアレイ302と、制御回路304とを含む。制御回路304は、メモリアレイ302上で読取り、書込み、消去、および検証動作を行うために利用され、ワード線ドライバ、ビット線ドライバ、列デコーダ、検知回路、データバッファ、プログラム検証論理、および消去検証回路を含んでもよい。メモリアレイ302は、BLOCK1～BLOCKIで示されるメモリセルの複数のメモリブロックに分割される。ただしIは正の整数であり、一般的に大きい数に等しい。ブロックは、ビット線BL1～BLM、およびワード線WL1～WLNの共通セットを介してアクセスされるNANDストリングのセットを含む。ただしMおよびNは1よりも大きい整数である。NANDストリングの一方の端子は、(選択ゲート線SGTLに接続された)上部選択ゲートを介して対応するビット線に接続され、もう一方の端子は、(選択ゲート線SGBLに接続された)下部選択ゲートを介して共通ソース線CSLに接続される。各ブロックは、一般的に、点線で示すいくつかのページに分割される。一実施形態では、ブロックが、従来の消去動作の単位であり、ページが、従来のプログラミング動作の単位である。しかしながら、消去/プログラムの他の単位もまた使用され得る。
【0017】
制御回路304がブロックの単位で消去動作を実施するとき、3D NANDフラッシュメモリの寿命を短くする原因となる、データの残留(remanence)または準安定性を回避するために、対応するメモリセルが消去されることを保証するための、対応する検証動作が行われなければならない。
【0018】
より詳細には、検証段階において、対応するメモリセルは、対応するメモリセルのしきい値電圧を測定することによって、対応するメモリセルが「強い」論理1であるか、「弱い」論理1であるかを調べるために、対応するメモリセルは導通状態にされる(conducted)。対応するメモリセルが十分に「強く」ない、または対応するメモリセルのしきい値電圧があらかじめ決められたしきい値を満たさない場合、ビットセルは経年変化の間に論理1から論理0に変わる可能性があり、3D NANDフラッシュの信頼性が下がる。したがって、消去段階の後に、対応するメモリセルのしきい値電圧があらかじめ決められたしきい値を満たすか否かを決定するためにビットセルを調べる必要がある。しかしながら、検証段階において偽エラーが発生する可能性がある。
【0019】
詳細には、従来の消去および検証プロッスのタイミングチャートである図4を参照されたい。ただし、T1は、検証段階が始まるときであり、T2は、上部選択ゲートSG_Tの電圧がターンオン電圧Vonに達し始めたときであり、T3は、検証段階が終わるときである。図4に示すように、メモリブロックBLOCK1～BLOCKIのうちの選択されたメモリブロックが、消去されるように選択されるとき、1つのNANDストリングを例にとれば、上部選択ゲートSG_T、下部選択ゲートSG_B、および共通ソース線CSLが浮遊状態であり、ワード線が接地され、Pウェルは、消去段階において、消去電圧Veを供給される(すなわち、Pウェルの電圧が上昇し、ある時間期間の間、消去電圧Veとして維持し、その後ゼロまで下がる)。したがって、対応するメモリセルの浮遊ゲートに捕獲された電子は、Pウェルの高い消去電圧Veによって引きつけられ、浮遊ゲートを離れ、対応するメモリセルは消去されるようになる。
【0020】
次いで、検証段階において、ワード線は、検証電圧Vv(たとえば、2.2V)を供給され、次いで上部選択ゲートSG_T、下部選択ゲートSG_Bは、ターンオン電圧Vonを供給され、ワード線は、対応するメモリセルのしきい値電圧があらかじめ決められたしきい値を満たすか否かを調べるために、最後に再び検証電圧Vvを供給される。対応するメモリセルのしきい値電圧が、あらかじめ決められたしきい値を満たさない、すなわち検証段階中の検証が失敗である場合、対応するメモリセルのしきい値電圧が、あらかじめ決められたしきい値を満たすまで、別の消去段階および別の検証段階が行われる、または、検証が失敗した検証段階が、あらかじめ決められた回数行われた場合、エラーメッセージが生成される。
【0021】
しかしながら、上部選択ゲートSG_Tおよび下部選択ゲートSG_Bは、消去段階で浮遊状態であるので、Pウェルの電圧がゼロまで下がるとき、上部選択ゲートSG_Tおよび下部選択ゲートSG_Bの電圧はそれに応じて降下し、次いで、ターンオン電圧Vonになり、(図5Bの点線に示すように)下部選択ゲートSG_Bがオフにされ、したがってチャネルが放電を止め、浮遊状態となる。次いで、ワード線の電圧が検証段階(T1とT2の間)中に検証電圧Vvまで上がるとき、チャネルの電位は、ワード線の電圧と結合され、より高い電位にとどまる。その後、上部選択ゲートSG_Tおよび下部選択ゲートSG_Bが、検証段階(T2後)でオンにされるとき、チャネルは、Pウェルと接続され、したがって、接地され、チャネルの電位は急速に下がり、したがってワード線の電圧は、それに応じて結合されて下がる。結果として、第1の検証段階において偽エラーが発生し、これが別の消去段階および別の検証段階を必要とし、したがって対応するメモリセルは、必要とされるよりも低いしきい値電圧で過消去(over-erase)される。
【0022】
たとえば、対応するメモリセルが強い論理1に消去されるが、弱い論理1であると決定される場合、消去が成功であることを保証するために、別の消去段階が必要とされる。しかしながら、対応するメモリセルは論理的に十分に強いので、強い論理1を有する対応するメモリセルを消去することは冗長ステップである。結果として、消去段階および検証段階のより長い期間に、より多くの偽エラーが生じ、メモリデバイス30の信頼性およびプログラミング性能を下げる。
【0023】
比較して、本発明の消去および検証プロセスでは、メモリブロックBLOCK1～BLOCKIのうちの選択されたメモリブロックが、消去されるように選択されるとき、制御回路304は、上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持する。結果として、上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持することによって、本発明は、ワード線の電圧降下およびその後の偽エラー検証を回避するために、チャネル放電時間を増やす。
【0024】
より詳細には、図5Aおよび図5Bを参照されたい。図5Aは、本発明の一実施形態による消去および検証プロセスのタイミングチャートであり、図5Bは、従来の消去および検証プロセスならびに本発明の一実施形態による消去および検証プロセスのチャネル電位の概略図である。図5Aからわかるように、メモリブロックBLOCK1～BLOCKIのうちの選択されたメモリブロックが、消去されるように選択されるとき、1つのNANDストリングを例にとれば、下部選択ゲートSG_Bは、上部選択ゲートSG_Tが変わる前の維持期間Pmの間ターンオン電圧Von(たとえば6.5V)で維持されるように、浮遊状態から切り替えられる。ただし維持期間Pmは、Pウェルの電圧が下がるにつれて下部選択ゲートSG_Bの電圧がターンオン電圧Vonまで降下するときから、上部選択ゲートSG_Tが検証段階の間にオンにされるまでである。
【0025】
そのような状況下で、共通ソース線CSLおよびチャネルは、維持期間Pmの間、接続され得る。したがって、上記の説明の、ワード線カップリングに起因するより高いチャネル電位、およびチャネル放電カップリングに起因するワード線の電圧降下の問題がある、従来の消去および検証プロセスと比較して、チャネルは、本発明の図5Bに実線で示すように、初期検証段階(T1後)のゼロ電位までの放電状態を保ち、それによってチャネル放電時間を増やし、図5Aに示すようにワード線の電圧降下を回避する。消去および検証プロセスの他の動作は、従来の消去および検証プロセスの上記の説明を参照することによって導き出すことができ、たとえば、下部選択ゲートは、維持期間Pmを除いて消去段階の間、浮遊状態であり、簡潔にするために以下では述べない。結果として、本発明は、その後の偽エラー検証を回避するためにチャネル放電時間を増やして、消去および検証プロセスの効率を向上させる。
【0026】
特に、本発明の趣旨は、チャネル放電カップリングに起因するワード線の電圧降下を回避するためにチャネル放電時間を増やすために、検証段階の間に上部選択ゲートSG_Tがオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持することである。当業者は、変更または改変を行うことができ、これらは依然として本発明の範囲に属する。たとえば、下部選択ゲートSG_Bがオンにされる維持期間は、図5Aに示す維持期間Pmに限定されず、上部選択ゲートSG_Tが検証段階の間にオンにされる前に、維持期間がある限り、他の時間間隔とすることができる。
【0027】
たとえば、本発明の他の実施形態による消去および検証プロセスのタイミングチャートである図6Aおよび図6Bを参照されたい。図6Aに示すように、維持期間Pm'は、検証段階内にあり、すなわちT1とT2との間の中間点付近から上部選択ゲートSG_Tがオンにされるまでである。そのような状況下では、従来の消去および検証プロセスとして図5Bの点線に示すように、チャネル電位がワード線カップリングに起因してより高くなり得るが、チャネルは依然として放電されて、たとえT1とT2の間の中間点から始まっても、急速にゼロ電位に達し得る(図5Bの実線を参照すれば、チャネルは急速に放電され得る)。結果として、維持期間Pm'が維持期間Pmよりも短い場合でも、図6Aの実施形態もまた、チャネル放電カップリングに起因するワード線の電圧降下を回避するために、チャネル放電時間を増やすことができる。
【0028】
一方、図6Bに示すように、維持期間Pm''は、消去段階の始まりから、上部選択ゲートSG_Tがオンにされるまでである。そのような状況下では、チャネルは、電子をできる限り高速に放出させるために導通状態にされる。
【0029】
特に、3D NANDフラッシュのデフォルト値は、上記の実施形態では論理1である。しかしながら、他の実施形態では、3D NANDフラッシュのデフォルト値は、論理0であってもよく、消去の動きは、メモリセルを1から0にすることである。一実施形態では、高電圧(たとえば1.1ボルト)は、論理1を表し、一実施形態では、論理1は、これに限定されないが、低電圧(たとえば0ボルト)で表される場合がある。さらに、強い論理1と論理0との間であらかじめ決められたしきい値は、プロセスの技法間で異なってもよく、たとえば、しきい値は、22nm超低電力(22ULP)技術では0.7ボルトであってもよい。当業者は、適宜に変更または改変を行ってもよく、本明細書では制限されない。
【0030】
その上、本発明は偽エラー検証を回避するが、しかしながら、対応するメモリセルのしきい値電圧が、あらかじめ決められたしきい値を満たさない、すなわち検証段階中の検証が失敗である場合、対応するメモリセルのしきい値電圧が、あらかじめ決められたしきい値を満たすまで、別の消去段階および別の検証段階が行われる、または検証が失敗した検証段階が、あらかじめ決められた回数行われた場合、エラーメッセージが生成される。消去および検証プロセスの失敗を決定する基準は、限定されないが、3D NANDフラッシュに対して消去および検証プロセスを行うしきい値時間、しきい値数、またはそれらの組合せに基づいてもよい。加えて、しきい値時間またはしきい値数は、あらかじめ決定することまたはキャリブレーションによって固定されてもよく、テーブルでマッピングされた数であってもよく、実際のシナリオに合わせるために適宜に調整されてもよい。当業者は、決定ルールの変更およびそれに応じた改変を行ってもよく、本明細書では制限されない。
【0031】
加えて、消去および検証プロセスは、検証段階が複数の消去段階に順次続くように変更されてもよい。たとえば、3D NANDフラッシュ消去および検証プロセスは、第1の消去段階と、第2の消去段階と、検証段階とを含んでもよい。一実施形態では、チャネル放電時間を増やし、したがってチャネル放電カップリングに起因するワード線の電圧降下を回避するために、消去および検証プロセスの各々が、下部選択ゲートSG_Bがオンにされる維持期間を含むべきである。
【0032】
特に、上記で述べた実施形態は、本発明の概念を説明するために利用される。当業者は、適宜に変更および改変を行ってもよく、本明細書では制限されない。したがって、上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bがオンにされる限り、本出願の要件は満たされ、本出願の範囲内である。
【0033】
図7は、本発明の一実施形態による消去および検証プロセス70の概略図である。図7に示すように、3D NANDフラッシュ消去および検証プロセス70は、以下のステップを含む。
ステップ700: 開始。
ステップ702: 選択されたメモリブロックを消去段階の間に消去する。
ステップ704: 上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持する。
ステップ706: 終了。
ステップ700: 開始。
ステップ702: 選択されたメモリブロックを消去段階の間に消去する。
ステップ704: 上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持する。
ステップ706: 終了。
【0034】
消去および検証プロセス70の詳細な動作は、上記の説明を参照することによって導き出すことができ、簡潔にするために以下では述べない。
【0035】
要約すれば、上部選択ゲートSG_Tが検証段階の間にオンにされる前に、下部選択ゲートSG_Bを維持期間の間にオンにされるように維持することによって、本発明は、チャネル放電カップリングに起因するワード線の電圧降下および偽エラー検証を回避するために、チャネル放電時間を増やす。
【0036】
本発明の教示を保持しながらデバイスおよび方法の多数の変更および改変が行われ得ることに、当業者は容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界および制限によってのみ限定されると解釈されるべきである。
【符号の説明】
【0037】
30 メモリデバイス
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
302 メモリアレイ
304 制御回路
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
302 メモリアレイ
304 制御回路
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【手続補正書】
【提出日】2022-01-28
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、上部選択ゲート、ワード線、下部選択ゲート、およびPウェルを備えるメモリストリングと、
前記メモリストリングに結合され、消去動作において、
前記Pウェルに消去電圧を印加することと、
前記Pウェルに前記消去電圧を印加した後に、前記ワード線のうちの選択されたワード線に検証電圧を印加することと、
前記Pウェルに前記消去電圧を印加した後、前記選択されたワード線に前記検証電圧を印加する前に始まる、前記下部選択ゲートに第1のターンオン電圧を印加することと
を行うように構成された、制御回路と
を備える、メモリデバイス。
【請求項2】
前記制御回路が、
前記選択されたワード線に前記検証電圧を印加した後に、前記上部選択ゲートに第2のターンオン電圧を印加することと、
前記下部選択ゲートに前記第1のターンオン電圧を印加し、少なくとも前記上部選択ゲートに前記第2のターンオン電圧を印加するまで維持することと
を行うようにさらに構成される、請求項1に記載のメモリデバイス。
【請求項3】
前記制御回路が、
前記下部選択ゲートに前記第1のターンオン電圧を印加する前に、前記下部選択ゲートを浮遊させることと、
前記下部選択ゲート上の浮遊電圧が前記第1のターンオン電圧まで降下するとき始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加することと
を行うようにさらに構成される、請求項1に記載のメモリデバイス。
【請求項4】
前記下部選択ゲートが、前記第1のターンオン電圧によってオンにされる、請求項1に記載のメモリデバイス。
【請求項5】
前記制御回路が、前記Pウェル上の電圧が前記消去電圧からゼロまで降下する前に始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加することを行うようにさらに構成される、請求項1に記載のメモリデバイス。
【請求項6】
前記第1のターンオン電圧が、前記検証電圧よりも高い、請求項1に記載のメモリデバイス。
【請求項7】
前記第1のターンオン電圧が6.5Vである、請求項1に記載のメモリデバイス。
【請求項8】
前記制御回路が、前記Pウェルに前記消去電圧を印加するとき、前記選択されたワード線を接地するようにさらに構成される、請求項1に記載のメモリデバイス。
【請求項9】
前記制御回路が、前記選択されたワード線が接地されるとき始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加することを行うようにさらに構成される、請求項8に記載のメモリデバイス。
【請求項10】
メモリストリングを備えるメモリデバイスを動作させるための方法であって、前記メモリストリングが、上部選択ゲート、ワード線、下部選択ゲート、およびPウェルを備え、前記方法が、
前記Pウェルに消去電圧を印加するステップと、
前記Pウェルに前記消去電圧を印加した後に、前記ワード線のうちの選択されたワード線に検証電圧を印加するステップと、
前記Pウェルに前記消去電圧を印加した後、前記選択されたワード線に前記検証電圧を印加する前に始まる、前記下部選択ゲートに第1のターンオン電圧を印加するステップと
を含む、方法。
【請求項11】
前記選択されたワード線に前記検証電圧を印加した後に、前記上部選択ゲートに第2のターンオン電圧を印加するステップと、
前記下部選択ゲートに前記第1のターンオン電圧を印加し、少なくとも前記上部選択ゲートに前記第2のターンオン電圧を印加するまで維持するステップと
をさらに含む、請求項10に記載の方法。
【請求項12】
前記下部選択ゲートに前記第1のターンオン電圧を印加する前に、前記下部選択ゲートを浮遊させるステップと、
前記下部選択ゲート上の浮遊電圧が前記第1のターンオン電圧まで降下するとき始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加するステップと
をさらに含む、請求項10に記載の方法。
【請求項13】
前記下部選択ゲートが、前記第1のターンオン電圧によってオンにされる、請求項10に記載の方法。
【請求項14】
前記Pウェル上の電圧が前記消去電圧からゼロまで降下する前に始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加するステップをさらに含む、請求項10に記載の方法。
【請求項15】
前記第1のターンオン電圧が、前記検証電圧よりも高い、請求項10に記載の方法。
【請求項16】
前記第1のターンオン電圧が6.5Vである、請求項10に記載の方法。
【請求項17】
前記Pウェルに前記消去電圧を印加するとき、前記選択されたワード線を接地するステップをさらに含む、請求項10に記載の方法。
【請求項18】
前記選択されたワード線が接地されるとき始まる、前記下部選択ゲートに前記第1のターンオン電圧を印加するステップをさらに含む、請求項17に記載の方法。
【国際調査報告】