特表 2022-543116 積み重ねられたデバイスを有する半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-07

(54)【発明の名称】積み重ねられたデバイスを有する半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/82 20060101AFI20220930BHJP

   H01L 21/8238 20060101ALI20220930BHJP

【ＦＩ】

H01L21/82 W

H01L27/092 A

H01L27/092 F

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022506757

(86)(22)【出願日】2020-06-24

(85)【翻訳文提出日】2022-02-02

(86)【国際出願番号】 US2020039379

(87)【国際公開番号】W WO2021025797

(87)【国際公開日】2021-02-11

(31)【優先権主張番号】62/883,865

(32)【優先日】2019-08-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/848,366

(32)【優先日】2020-04-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】リーブマン，ラース

(72)【発明者】

【氏名】スミス，ジェフリー

(72)【発明者】

【氏名】デヴィリアーズ，アントン

(72)【発明者】

【氏名】チャネムゲーム，ダニエル

【テーマコード（参考）】

5F048

5F064

【Ｆターム（参考）】

5F048AB04

5F048AC03

5F048BB05

5F048BD06

5F048BF02

5F048BF03

5F048BF07

5F064AA13

5F064BB07

5F064CC09

5F064CC12

5F064DD05

5F064DD32

5F064DD34

5F064EE05

5F064EE16

5F064EE17

5F064EE32

5F064EE34

5F064EE36

(57)【要約】

本開示の態様は、トランジスタの第１のスタック及びトランジスタの第２のスタックを含む半導体装置を提供する。第１のスタックは、第１のトランジスタと、基板面に垂直なＺ方向に沿って第１のトランジスタの上に積み重ねられた第２のトランジスタと、を含む。第２のスタックは、第３のトランジスタと、Ｚ方向に沿って第３のトランジスタ上に積み重ねられた第４のトランジスタと、を含む。この半導体装置は、第１のルーティングトラックと、第１のルーティングトラックからは電気的に絶縁された第２のルーティングトラックと、を含む。第１及び第２のルーティングトラックは、基板面に平行なＸ方向に延びる。第１の導電性トレース及び第４の導電性トレースは、それぞれ第１のトランジスタの第１のゲート及び第４のトランジスタの第４のゲートを第１のルーティングトラックに導電的に結合する。第１の端子構造は、第１、第２、第３、及び第４のトランジスタの４つのソース／ドレイン端子をそれぞれ導電的に結合する。

【特許請求の範囲】

【請求項1】

半導体装置であって、
基板上に形成された第１のトランジスタ、及び前記基板の基板面に実質的に垂直なＺ方向に沿って前記第１のトランジスタ上に積み重ねられた第２のトランジスタ、を含む、トランジスタの第１のスタックと、
前記基板上に形成された第３のトランジスタ、及び前記Ｚ方向に沿って前記第３のトランジスタ上に積み重ねられた第４のトランジスタ、を含む、トランジスタの第２のスタックと、
第１のルーティングトラック及び前記第１のルーティングトラックとは電気的に絶縁された第２のルーティングトラックであって、前記第１のルーティングトラック及び前記第２のルーティングトラックは前記基板面に平行なＸ方向に延びる、第１のルーティングトラック及び第２のルーティングトラックと、
前記第１のトランジスタの第１のゲート及び前記第４のトランジスタの第４のゲートをそれぞれ前記第１のルーティングトラックに導電的に結合するように構成された、第１の導電性トレース及び第４の導電性トレースと、
前記第２のトランジスタの第２のゲート及び前記第３のトランジスタの第３のゲートをそれぞれ前記第２のルーティングトラックに導電的に結合するように構成された、第２の導電性トレース及び第３の導電性トレースと、
前記第１、前記第２、前記第３、及び前記第４のトランジスタの４つのソース／ドレイン（Ｓ／Ｄ）端子をそれぞれ導電的に結合するように構成された、第１の端子構造と、を含む、半導体装置。

【請求項2】

前記第１及び前記第２のルーティングトラックのそれぞれは、前記Ｚ方向に沿って、トランジスタの前記第１のスタック及びトランジスタの前記第２のスタックの上方の平面内に配置される、請求項１に記載の半導体装置。

【請求項3】

前記第１及び前記第２のトランジスタの残りのＳ／Ｄ端子を導電的に結合するように構成された第２の端子構造を更に含む、請求項１に記載の半導体装置。

【請求項4】

前記第３及び前記第４のトランジスタの残りのＳ／Ｄ端子を導電的に結合するように構成された第３の端子構造を更に含む、請求項１に記載の半導体装置。

【請求項5】

インバーター回路であって、前記インバーター回路の入力信号を前記インバーター回路の出力信号へと反転させるように構成され、前記出力信号は、前記入力信号の反転信号になる、インバーター回路、を更に含む、請求項１に記載の半導体装置。

【請求項6】

前記インバーター回路は、
前記基板上に形成された第５のトランジスタ、及び前記Ｚ方向に沿って前記第５のトランジスタ上に積み重ねられた第６のトランジスタ、を含む、トランジスタの第３のスタックと、
共通ゲートを、前記第１のルーティングトラック及び前記第２のルーティングトラックのうちの１つに導電的に結合するように構成された、第５の導電性トレースであって、前記共通ゲートは、前記入力信号に導電的に結合された、前記第５のトランジスタの第５のゲート及び前記第６のトランジスタの第６のゲートを含む、第５の導電性トレースと、を含む、請求項５に記載の半導体装置。

【請求項7】

前記入力信号を前記第１のルーティングトラックに導電的に結合するように構成された導電性トレースと、
前記出力信号を前記第２のルーティングトラックに導電的に結合するように構成された導電性トレースと、を更に含む、請求項５に記載の半導体装置。

【請求項8】

第１の信号を前記第１のルーティングトラックに導電的に結合するように構成された導電性トレースと、
第２の信号を前記第２のルーティングトラックに導電的に結合するように構成された導電性トレースであって、前記第２の信号は前記第１の信号の反転信号である、導電性トレースと、を更に含む、請求項１に記載の半導体装置。

【請求項9】

前記第２のトランジスタの前記第２のゲートは、前記Ｚ方向に沿って前記第１のトランジスタの前記第１のゲートの真上に積み重ねられ、前記第４のトランジスタの前記第４のゲートは、前記Ｚ方向に沿って前記第３のトランジスタの前記第３のゲートの真上に積み重ねられる、請求項１に記載の半導体装置。

【請求項10】

前記第１の導電性トレースは、前記第２のトランジスタの前記第２のゲート及び前記第２のトランジスタをバイパスし、前記第３の導電性トレースは、前記第４のトランジスタの前記第４のゲート及び前記第４のトランジスタをバイパスする、請求項１に記載の半導体装置。

【請求項11】

前記第１及び前記第２のトランジスタは、ｎ型トランジスタ及びｐ型トランジスタを含む相補型トランジスタであり、前記第３及び前記第４のトランジスタは相補型トランジスタである、請求項１に記載の半導体装置。

【請求項12】

前記第２のトランジスタの前記第２のゲートは前記第１のトランジスタの前記第１のゲートの上に積み重ねられ、前記第４のトランジスタの前記第４のゲートは前記第３のトランジスタの前記第３のゲートの上に積み重ねられ、前記第１のルーティングトラック及び前記第２のルーティングトラックは、前記Ｚ方向に沿って前記第１、前記第２、前記第３、及び前記第４のゲートの上方にある１つ又は複数の平面内に配置され、前記第１及び前記第２の導電性トレースは空間的に離れており、前記第１の導電性トレースは、前記第２のトランジスタの前記第２のゲート及び前記第２のトランジスタをバイパスし、前記第２の導電性トレースは、前記第１のトランジスタの前記第１のゲート及び前記第１のトランジスタをバイパスし、前記第３及び前記第４の導電性トレースは空間的に離れており、前記第３の導電性トレースは、前記第４のトランジスタの前記第４のゲート及び前記第４のトランジスタをバイパスし、前記第４の導電性トレースは、前記第３のトランジスタの前記第３のゲート及び前記第３のトランジスタをバイパスし、前記第５の導電性トレースは、前記第１のルーティングトラックに導電的に結合されており、
前記半導体装置は、前記出力信号を前記第２のルーティングトラックに結合するように構成された導電性トレースを更に含む、請求項６に記載の半導体装置。

【請求項13】

前記Ｚ方向に実質的に垂直な平面と交差する前記第２のゲートの最大断面積である第２のゲート面積は、前記Ｚ方向に実質的に垂直な平面と交差する前記第１のゲートの最大断面積である第１のゲート面積以上であり、前記Ｚ方向に実質的に垂直な平面と交差する前記第４のゲートの最大断面積である第４のゲート面積は、前記Ｚ方向に実質的に垂直な平面と交差する前記第３のゲートの最大断面積である第３のゲート面積以上であり、前記第２のゲートは前記第１のゲートの上にずらして配置され、前記第４のゲートは前記第３のゲートの上にずらして配置される、請求項１に記載の半導体装置。

【請求項14】

前記Ｚ方向に実質的に垂直な平面と交差する前記第２のゲートの最大断面積である第２のゲート面積は、前記Ｚ方向に実質的に垂直な平面と交差する前記第１のゲートの最大断面積である第１のゲート面積よりも小さく、前記Ｚ方向に実質的に垂直な平面と交差する前記第４のゲートの最大断面積である第４のゲート面積は、前記Ｚ方向に実質的に垂直な平面と交差する前記第３のゲートの最大断面積である第３のゲート面積よりも小さく、前記第２のゲートは前記第１のゲートの上にずらして配置され、前記第４のゲートは前記第３のゲートの上にずらして配置される、請求項１に記載の半導体装置。

【請求項15】

前記第１のトランジスタは前記Ｚ方向に沿って積み重ねられた半導体バーの第１の組を更に含み、前記Ｚ方向において、前記第１のトランジスタの前記第１のゲートは半導体バーの前記第１の組を囲み、半導体バーの前記第１の組に取り付けられ、前記第２のトランジスタは前記Ｚ方向に沿って積み重ねられた半導体バーの第２の組を更に含み、前記Ｚ方向において、前記第２のトランジスタの前記第２のゲートは半導体バーの前記第２の組を囲み、半導体バーの前記第２の組に取り付けられる、請求項１に記載の半導体装置。

【請求項16】

半導体バーの前記第２の組は、前記Ｚ方向に沿って半導体バーの前記第１の組の上に積み重ねられている、請求項１５に記載の半導体装置。

【請求項17】

前記第１のゲートと前記第２ゲートは、１つ又は複数の誘電体材料を含む誘電体層によって分離され且つ導電的に絶縁されており、前記第３のゲートと前記第４のゲートは、前記誘電体層によって分離され且つ導電的に絶縁されている、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれている、「Ｔｗｏ－ＣＰＰ Ｃｒｏｓｓ－Ｃｏｕｐｌｅ ｆｏｒ ＣＦＥＴ」と題された、２０１９年８月７日に出願された米国仮特許出願第６２／８８３，８６５号明細書、及び「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＡＰＰＡＲＡＴＵＳ ＨＡＶＩＮＧ ＳＴＡＣＫＥＤ ＤＥＶＩＣＥＳ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ ＴＨＥＲＥＯＦ」と題された、２０２０年４月１４日に出願された米国特許出願第１６／８４８，３６６号明細書の利益を主張するものである。

【背景技術】

【0002】

本明細書において提供される背景の説明は、本開示の背景を一般的に提示するためのものである。この背景のセクションで説明される範囲における本発明者らの研究、及び出願の時点で先行技術として本来なら認定されないであろう記載の態様は、本開示に対する先行技術として明示的にも暗示的にも認められない。

【0003】

半導体デバイスは、スマートフォン、コンピュータなどの様々な電子装置で広範に用いられている。一般的に、半導体デバイスは、トランジスタなどの能動素子、コンデンサ、インダクタ、及び他の部品を有する基板を含むことがある。より多くの一層複雑で高度な機能を同時にサポートすることができる、より小型でより高速な半導体デバイスに対する需要が一層増大している。この微細化プロセスは、一般的に、製造効率を高め、関連コストを抑えることにより、利点をもたらす。しかしながら、そのような微細化は、半導体デバイスの処理及び製造の複雑さも増大させた。半導体デバイスの寸法が、先端技術ノードにおいてより小さなサブミクロンサイズにまで縮小されるにつれて、半導体デバイスの密度を高めることはより困難になる。半導体デバイス製造のための改良された構造及び方法が望まれている。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の態様は、半導体装置を提供する。半導体装置は、基板上に形成された第１のトランジスタ、及び基板の基板面に実質的に垂直なＺ方向に沿って第１のトランジスタ上に積み重ねられた第２のトランジスタ、を含む、トランジスタの第１のスタックを含むことがある。半導体装置は、基板上に形成された第３のトランジスタ、及びＺ方向に沿って第３のトランジスタ上に積み重ねられた第４のトランジスタ、を含む、トランジスタの第２のスタックを含むことがある。半導体装置は、第１のルーティングトラック、及び第１のルーティングトラックとは電気的に絶縁された第２のルーティングトラックを含むことがあり、第１及び第２のルーティングトラックは、基板面に平行なＸ方向に延びる。半導体装置は、第１のトランジスタの第１のゲート及び第４のトランジスタの第４のゲートをそれぞれ第１のルーティングトラックに導電的に結合するように構成された、第１の導電性トレース及び第４の導電性トレースを含むことがある。半導体装置は、第２のトランジスタの第２のゲート及び第３のトランジスタの第３のゲートをそれぞれ第２のルーティングトラックに導電的に結合するように構成された、第２の導電性トレース及び第３の導電性トレースを含むことがある。更に、半導体装置は、第１、第２、第３、及び第４のトランジスタの４つのソース／ドレイン（Ｓ／Ｄ）端子をそれぞれ導電的に結合するように構成された、第１の端子構造を含むことがある。

【0005】

一実施形態では、第１及び第２のルーティングトラックのそれぞれは、Ｚ方向に沿ってトランジスタの第１のスタック及びトランジスタの第２のスタックの上方の平面内に配置される。

【0006】

半導体装置は、第１及び第２のトランジスタの残りのＳ／Ｄ端子を導電的に結合するように構成された第２の端子構造を更に含むことがある。半導体装置は、第３及び第４のトランジスタの残りのＳ／Ｄ端子を導電的に結合するように構成された第３の端子構造を更に含むことがある。

【0007】

半導体装置は、インバーター回路の入力信号をインバーター回路の出力信号へと反転させるように構成されたインバーター回路を更に含むことがあり、出力信号は、入力信号の反転信号になる。インバーター回路は、基板上に形成された第５のトランジスタ、及びＺ方向に沿って第５のトランジスタ上に積み重ねられた第６のトランジスタ、を有する、トランジスタの第３のスタックを更に含むことがある。インバーター回路は、第１及び第２のルーティングトラックのうちの１つに共通ゲートを導電的に結合するように構成された第５の導電性トレースを含むことがあり、共通ゲートは、入力信号に導電的に結合された、第５のトランジスタの第５のゲート及び第６のトランジスタの第６のゲートを含む。半導体装置は、入力信号を第１のルーティングトラックに導電的に結合するように構成された導電性トレース、及び出力信号を第２のルーティングトラックに導電的に結合するように構成された導電性トレース、を含むことがある。

【0008】

半導体装置は、第１の信号を第１のルーティングトラックに導電的に結合するように構成された導電性トレース、及び第２の信号を第２のルーティングトラックに導電的に結合するように構成された導電性トレース、を含むことがある。第２の信号は、第１の信号の反転信号であり得る。

【0009】

一例では、第２のトランジスタの第２のゲートは、Ｚ方向に沿って第１のトランジスタの第１のゲートの真上に積み重ねられ、第４のトランジスタの第４のゲートは、Ｚ方向に沿って第３のトランジスタの第３のゲートの真上に積み重ねられる。

【0010】

一例では、第１の導電性トレースは、第２のトランジスタの第２のゲート及び第２のトランジスタをバイパスし、第３の導電性トレースは、第４のトランジスタの第４のゲート及び第４のトランジスタをバイパスする。

【0011】

一例では、第１及び第２のトランジスタは、ｎ型トランジスタ及びｐ型トランジスタを含む相補型トランジスタであり、第３及び第４のトランジスタは、相補型トランジスタである。

【0012】

一例では、第２のトランジスタの第２のゲートは第１のトランジスタの第１のゲートの上に積み重ねられ、第４のトランジスタの第４のゲートは第３のトランジスタの第３のゲートの上に積み重ねられ、第１及び第２のルーティングトラックは、Ｚ方向に沿って第１、第２、第３、及び第４のゲートの上方にある１つ又は複数の平面内に配置され、第１及び第２の導電性トレースは空間的に離れており、第１の導電性トレースは、第２のトランジスタの第２のゲート及び第２のトランジスタをバイパスし、第２の導電性トレースは、第１のトランジスタの第１のゲート及び第１のトランジスタをバイパスし、第３及び第４の導電性トレースは空間的に離れており、第３の導電性トレースは、第４のトランジスタの第４のゲート及び第４のトランジスタをバイパスし、第４の導電性トレースは、第３のトランジスタの第３のゲート及び第３のトランジスタをバイパスし、第５の導電性トレースは、第１のルーティングトラックに導電的に結合されている。半導体装置は、出力信号を第２のルーティングトラックに結合するように構成された導電性トレースを更に含む。

【0013】

一例では、Ｚ方向に実質的に垂直な平面と交差する第２のゲートの最大断面積である第２のゲート面積は、Ｚ方向に実質的に垂直な平面と交差する第１のゲートの最大断面積である第１のゲート面積以上であり、Ｚ方向に実質的に垂直な平面と交差する第４のゲートの最大断面積である第４のゲート面積は、Ｚ方向に実質的に垂直な平面と交差する第３のゲートの最大断面積である第３のゲート面積以上であり、第２のゲートは第１のゲートの上にずらして配置され、第４のゲートは第３のゲートの上にずらして配置される。

【0014】

一例では、第２のゲート面積は第１のゲート面積よりも小さく、第４のゲート面積は第３のゲート面積よりも小さく、第２のゲートは第１のゲートの上にずらして配置され、第４のゲートは第３のゲートの上にずらして配置される。

【0015】

一例では、第１のトランジスタはＺ方向に沿って積み重ねられた半導体バーの第１の組を更に含み、Ｚ方向において、第１のゲートは半導体バーの第１の組を囲み、半導体バーの第１の組に取り付けられ、第２のトランジスタはＺ方向に沿って積み重ねられた半導体バーの第２の組を更に含み、Ｚ方向において、第２のゲートは半導体バーの第２の組を囲み、半導体バーの第２の組に取り付けられる。一例では、半導体バーの第２の組は、Ｚ方向に沿って半導体バーの第１の組の上に積み重ねられている。

【0016】

一例では、第１のゲートと第２ゲートは、１つ又は複数の誘電体材料を含む誘電体層によって分離され且つ導電的に絶縁されており、第３のゲートと第４のゲートは、誘電体層によって分離され且つ導電的に絶縁されている。

【0017】

例として提案する本開示の様々な実施形態について、以下の図を参照しながら詳細に説明する。図では、同様の番号は同様の要素を参照する。

【図面の簡単な説明】

【0018】

【図1A】本開示の一実施形態による、例示的なマルチプレクサ（ＭＵＸ）１００の回路図を示す。

【図1B】本開示の一実施形態による、トランスミッションゲートペア１１０の一例を示す。

【図2A】本開示の一実施形態による、２Ｄ半導体装置２９９の上面図を示す。

【図2B】本開示の実施形態による、２Ｄ半導体装置２９９内のそれぞれの部分の上面図を示す。

【図2C】本開示の実施形態による、２Ｄ半導体装置２９９内のそれぞれの部分の上面図を示す。

【図2D】本開示の実施形態による、２Ｄ半導体装置２９９内のそれぞれの部分の上面図を示す。

【図3A】本開示の実施形態による、３Ｄ半導体装置３９９の斜視図を示す。

【図3B】本開示の実施形態による、３Ｄ半導体装置３９９の斜視図を示す。

【図3C】本開示の一実施形態による、３Ｄ半導体装置３９９の上面図を示す。

【図3D】本開示の一実施形態による、図３ＣのＤＤ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。

【図3E】本開示の一実施形態による、図３ＣのＥＥ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。

【図3F】本開示の一実施形態による、図３ＣのＦＦ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。

【図3G】本開示の一実施形態による、３Ｄ半導体装置３９９の第１の部分の上面図を示す。

【図3H】本開示の一実施形態による、３Ｄ半導体装置３９９の第２の部分の上面図を示す。

【図3I】本開示の一実施形態による、３Ｄ半導体装置３９９の第１の部分及び第２の部分の組み合わされた上面図を示す。

【図3L】本開示の一実施形態による、インバーター３２０を含む３Ｄ半導体装置３９９の斜視図を示す。

【図4】本開示の一実施形態による、例示的な３Ｄ半導体装置４９９の上面図を示す。

【発明を実施するための形態】

【0019】

トランジスタなどの半導体デバイスを、半導体装置の基板面に実質的に垂直なＺ方向に沿って積み重ねて、半導体装置のデバイス密度（即ち、基板面の単位面積当たりの半導体デバイスの数）を増加させることができる。基板面は、半導体装置の基板の平面状の加工表面であり得る。半導体装置は、三次元（３Ｄ）半導体装置と呼ばれることがあり、３Ｄ集積は、３Ｄ半導体装置を形成することができる製造プロセスを指すことがある。

【0020】

図１Ａは、本開示の一実施形態による、例示的なマルチプレクサ（ＭＵＸ）１００の回路図を示す。ＭＵＸ１００は、インバーター（又はインバーター回路）１２０及び一対のトランスミッションゲート（又はトランスミッションゲートペア）１１０を含むことがある。ＭＵＸ１００は、入力信号「ａ」及び「ｂ」、出力信号「ｑ」、並びに制御信号「ｓｅｌ」を有することがある。インバーター１２０は、入力端子１８５の制御信号「ｓｅｌ」（又は、「ｓｅｌ」と短縮される）を反転して、「ｓｅｌ」の反転信号である信号「！ｓｅｌ」（又は「！ｓｅｌ」と短縮される）を生成することができる。「！ｓｅｌ」は、インバーター１２０の出力端子１８６の出力信号である。「ｓｅｌ」に応じて、ＭＵＸ１００の出力信号「ｑ」は、入力信号「ａ」及び「ｂ」のうちの一方になることがある。図１Ｂは、本開示の一実施形態による、トランスミッションゲートペア１１０の一例を示す。トランスミッションゲートペア１１０は、並列に接続された２つのトランジスタＰ１及びＮ１を有する第１のトランスミッションゲート１８１と、並列に接続された２つのトランジスタＰ２及びＮ２を有する第２のトランスミッションゲート１８２と、を更に含むことがある。入力信号「ａ」及び「ｂ」は、トランスミッションゲートペア１１０の入力信号でもある。出力信号「ｑ」は、トランスミッションゲートペア１１０の出力信号でもある。

【0021】

デバイス密度を高め且つ性能を改善するために、３Ｄ集積を使用してＭＵＸ１００を形成することができる。図３Ａは、本開示の一実施形態による、トランスミッションゲートペア３１０を有するＭＵＸ３００を含む３Ｄ半導体装置３９９を示す。ＭＵＸ３００及びトランスミッションゲートペア３１０は、それぞれＭＵＸ１００及びトランスミッションゲートペア１１０の３Ｄ実装である。図１Ｂ及び図３Ａを参照すると、トランスミッションゲートペア３１０は、３Ｄ半導体装置３９９の基板３０１上に形成されたＰ１と、基板３０１の基板面３０５に実質的に垂直なＺ方向に沿ってＰ１上に積み重ねられたＮ１と、を有するトランジスタの第１のスタック３８１を含む。一例では、Ｐ１は基板面３０５上に形成され、Ｎ１は基板面３０５に平行な平面３０７上に形成される。Ｐ１はゲートＧ１を含み、Ｎ１はゲートＧ２を含む。トランスミッションゲートペア３１０は、基板３０１上に形成されたＰ２とＺ方向に沿ってＰ２上に積み重ねられたＮ２とを有するトランジスタの第２のスタック３８２を含む。一例では、Ｐ２は基板面３０５上に形成され、Ｎ２は平面３０７上に形成される。Ｐ２はゲートＧ３を含み、Ｎ２はゲートＧ４を含む。

【0022】

図１Ａ、図１Ｂ、及び図３Ａを参照すると、第１のスタック３８１は第１のトランスミッションゲート１８１を実装し、第２のスタック３８２は第２のトランスミッションゲート１８２を実装する。第１のスタック３８１のゲートＧ１～Ｇ２は異なる信号（例えば、「ｓｅｌ」及び「！ｓｅｌ」）によって制御されるので、ゲートＧ１～Ｇ２はスプリットゲートであり得る。同様に、ゲートＧ３～Ｇ４はスプリットゲートであり得る。スプリットゲートは、物理的且つ電気的に分離されたゲートのスタックを指すことがあり、別個の導電性トレースを介して別個のルーティングトラックに導電的に接続されることがある。スプリットゲートは、例えば、異なる電気信号に接続されるように、独立した接続を有することがある。

【0023】

第１の導電性トレース３５３及び第４の導電性トレース３２３は、それぞれゲートＧ１及びＧ４を第１のルーティングトラック３２４に導電的に結合するように構成されることがある。第２の導電性トレース３６３及び第３の導電性トレース３１３は、それぞれゲートＧ２及びＧ３を第２のルーティングトラック３１４に導電的に結合するように構成されることがある。従って、第１のルーティングトラック３２４、及び第１のルーティングトラック３２４からは電気的に絶縁されている第２のルーティングトラック３１４は、それぞれ、異なる信号「ｓｅｌ」及び「！ｓｅｌ」を提供するように形成されることがある。一例では、スプリットゲートＧ１～Ｇ２は、それぞれ第１の導電性トレース３５３及び第２の導電性トレース３６３を介して、「ｓｅｌ」及び「！ｓｅｌ」に結合され、Ｇ３～Ｇ４は、それぞれ第３の導電性トレース３１３及び第４の導電性トレース３２３を介して、「！ｓｅｌ」及び「ｓｅｌ」に結合される。

【0024】

一例では、Ｐ１及びＰ２は、ｐ型電界効果トランジスタ（ｐＦＥＴ）などのｐ型トランジスタであり、Ｎ１及びＮ２は、ｎ型ＦＥＴ（ｎＦＥＴ）などのｎ型トランジスタである。ｐＦＥＴ（例えば、Ｐ１）及びｎＦＥＴ（例えば、Ｎ２）のゲート（例えば、Ｇ１及びＧ４）は、異なる平面内に形成されることがあり（例えば、Ｇ１は基板面３０５上で、Ｇ４は平面３０７上）、同じルーティングトラック（例えば、第１のルーティングトラック３２４）を共有するか又はこれにアクセスすることができ、従って、幾つかの平面状の相補型ＦＥＴ（ＣＦＥＴ）で必要とされるｎＦＥＴとｐＦＥＴとの交差などの追加のメタライズの必要性が軽減され、ルーティングの輻輳が低減される。更に、図３Ａを参照すると、第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、Ｚ方向に垂直なＸ方向に沿って実質的に平行であり（又はＸ方向に延び）、従って、第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、単一方向の形状（例えば、Ｘ方向などの単一の方向に沿って形成される形状）を有する。Ｘ方向は、基板面３０５に平行である。図３Ａに示されるｎＦＥＴとｐＦＥＴとの交差は、単一レベルの単一方向メタライズで、効率的に生成することができる。

【0025】

第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、それぞれ「ｓｅｌ」及び「！ｓｅｌ」に導電的に結合されることがある。「ｓｅｌ」及び「！ｓｅｌ」は、互いに反対の論理レベルにあることがある。第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、任意の適切なルーティング面上に配置することができる。一例では、第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、Ｚ方向に沿って第１のスタック３８１及び第２のスタック３８２の上方に積み重ねられた平面３０９内に配置されることがある。

【0026】

図１Ｂ及び図３Ａを参照すると、一例では、第１の端子構造３９１は、それぞれトランジスタＰ１、Ｎ１、Ｐ２、及びＮ２の４つのソース／ドレイン（Ｓ／Ｄ）端子Ｔ２、Ｔ４、Ｔ６、及びＴ８を導電的に結合して、出力信号「ｑ」を提供することができる。第２の端子構造３９２は、それぞれＰ１及びＮ１の残りのＳ／Ｄ端子Ｔ１及びＴ３を導電的に結合することができる。第３の端子構造３９３は、それぞれＰ２及びＮ２の残りのＳ／Ｄ端子Ｔ５及びＴ７を導電的に結合することができる。第１、第２、及び第３の端子構造３９１～３９３は、任意の適切な導電性材料を含むことがある。３Ｄ半導体装置３９９は、第１、第２、及び第３の端子構造３９１～３９３をそれぞれ信号「ｑ」、「ａ」、及び「ｂ」に結合する導電性トレースなどの、追加の構成要素を更に含むことがある。

【0027】

本開示は、半導体デバイス及び装置の設計及び微細加工に関する。

【0028】

半導体装置の製造では（例えば、微視的スケールでの）、様々な製造プロセスを実施することができる。製造プロセスには、フィルム形成堆積、エッチングマスク生成、パターニング、材料のエッチング及び除去、ドーピング処理などが含まれることがある。これらの製造プロセスを繰り返し実行して、所望の半導体デバイス要素又は部品を半導体装置の基板上に形成することができる。実施形態によっては、微細加工を用いると、半導体デバイス（例えば、トランジスタ）は、能動素子面の上に形成される配線／メタライズと共に１平面（例えば、能動素子面）内に生成されることがあり、従って、２Ｄ製造（又は２Ｄ集積）を用いて製造された２次元（２Ｄ）回路又は２Ｄ半導体装置として特徴付けられることがある。スケーリングの取り組みにより、デバイス密度（例えば、２Ｄ回路内の単位面積当たりのトランジスタの数）を増加させることができるものの、スケーリングが１桁のナノメートルの半導体デバイス製造ノードに突入するにつれて、スケーリングの取り組みは、課題に直面している。一例では、トランジスタを互いの上に積み重ねた３Ｄ半導体回路を使用して、デバイス密度が高められる。

【0029】

上述したように、３Ｄ集積、例えば、複数の半導体デバイスを垂直に積み重ねること、は、半導体装置の面積ではなく体積内のデバイス密度（例えば、複数のトランジスタが垂直に積み重ねられた場合のトランジスタ密度）を増加させることにより、平面デバイスで経験した一定のスケーリング限界を克服することができる。複数の半導体デバイスを垂直に積み重ねることは、３Ｄ ＮＡＮＤを採用したフラッシュメモリ業界によって成功裏に実証され実施されている。様々な場合において、ランダムロジック設計で３Ｄ集積を実装することは困難であり得る。

【0030】

本開示の実施形態は、高密度ＣＦＥＴロジックレイアウトのためのコンパクトなトランスミッションゲートペア（例えば、トランスミッションゲートペア３１０）のための３Ｄ半導体装置（例えば、３Ｄ半導体装置３９９）を提供することができる。コンパクトなトランスミッションゲートペアは、スプリットゲート（例えば、Ｇ１～Ｇ２）を含むことがあり、スプリットゲートプロセスフローによって製造することができる。

【0031】

本開示における異なる実施形態又はステップの説明の順序は、明確にするために提示されるものである。一般に、それらの実施形態又はステップは任意の適切な順序で実施可能である。更に、様々な特徴、技術、構成などの、実施形態のそれぞれは、本開示の異なる箇所で説明されることがあるが、それらの実施形態のそれぞれは、互いに独立して又は互いと組み合わせて実行され得ることが意図されている。従って、本開示は多様な具現化及び解釈が可能である。

【0032】

実施形態によっては、相補型金属酸化物半導体（ＣＭＯＳ）設計における様々な組み合わせ論理機能が、ｎ型及びｐ型のトランジスタペアの相補的な組によって形成され、ここで、単一のゲート接続又は共通ゲートが、論理セル内のｎ型及びｐ型チャネルの両方を制御（例えば、スイッチ）することができる。幾つかの例では、例えば、一対のクロスカップル接続されたインバーターによって形成されるトランスミッションゲートペアは、ＭＵＸ、排他的論理和（ＸＯＲ）、ラッチなどの論理セルを効率的に提供するために使用される、有益な設計構造である。幾つかの設計例では、トランスミッションゲートペアにおいて共通ゲートの代わりにスプリットゲートが使用される。

【0033】

戻って図１Ａを参照すると、一例では、ＭＵＸ１００は、ＣＭＯＳ設計に基づいていることがあり、トランスミッションゲートペア１１０を含むことがある。インバーター１２０は、トランジスタＰ３（例えば、ｐＦＥＴ）及びＮ３（例えば、ｎＦＥＴ）を含むことがある。Ｐ３は、ゲートＧ５、ソース端子Ｔ９、及びドレイン端子Ｔ１０を含む。Ｎ３は、ゲートＧ６、ソース端子Ｔ１１、及びドレイン端子Ｔ１２を含む。ゲートＧ５及びＧ６は、「ｓｅｌ」に接続されていることがある。端子Ｔ１０及びＴ１１は、一緒に結合され、「！ｓｅｌ」を出力することができる。

【0034】

トランスミッションゲートペア１１０は、一対のクロスカップル接続されたインバーターによって形成されることがあり、従って、トランスミッションゲートペア１１０は、クロスカップル（ＸＣ）と呼ばれることがある。図１Ｂは、トランスミッションゲートペア１１０（又はＸＣ１１０）の拡大図を示す。上述のように、ＸＣ１１０は第１のトランスミッションゲート１８１（第１のパスゲートとも呼ばれる）及び第２のトランスミッションゲート１８２（第２のパスゲートとも呼ばれる）を含む。一例では、第１のパスゲート１８１内のＰ１及びＮ１は一対のＣＦＥＴであることがあり、第２のパスゲート１８２内のＰ２及びＮ２は一対のＣＦＥＴであることがある。一例では、一対のＣＦＥＴ（例えば、Ｐ１及びＮ２）が「ｓｅｌ」に結合され、別の対のＣＦＥＴ（例えば、Ｐ２及びＮ１）が「！ｓｅｌ」に結合される。

【0035】

一例では、Ｐ１は、Ｇ１及びＳ／Ｄ端子Ｔ１～Ｔ２を含むｐＦＥＴであり、Ｎ１は、Ｇ２及びＳ／Ｄ端子Ｔ３～Ｔ４を含むｎＦＥＴであり、Ｐ２は、Ｇ３及びＳ／Ｄ端子Ｔ５～Ｔ６を含むｐＦＥＴであり、Ｎ２は、Ｇ４及びＳ／Ｄ端子Ｔ７～Ｔ８を含むｎＦＥＴである。Ｓ／Ｄ端子Ｔ１～Ｔ８のそれぞれは、ソース端子又はドレイン端子であり得る。一例では、Ｔ１の電圧がＴ２の電圧よりも高い場合、Ｔ１はＰ１のソース端子になり、Ｔ２はＰ１のドレイン端子になる。或いは、Ｔ１の電圧がＴ２の電圧よりも低い場合、Ｔ１はＰ１のドレイン端子になり、Ｔ２はＰ１のソース端子になる。同様の説明が、Ｔ３～Ｔ８にも当てはまる。

【0036】

一例では、「ｓｅｌ」が論理１である場合、「！ｓｅｌ」は論理０である。Ｐ１及びＮ１は、「開スイッチ」として機能することがあり、従って、第１のパスゲート１８１は「開スイッチ」として機能する。従って、第１のパスゲート１８１は入力信号「ａ」を出力信号「ｑ」に渡さない。一方、Ｐ２及びＮ２は、「閉スイッチ」として機能することがあり、従って、第２のパスゲート１８２は「閉スイッチ」として機能する。従って、第２のパスゲート１８２は入力信号「ｂ」を出力信号「ｑ」に渡すことができる。出力信号「ｑ」は、入力信号「ｂ」と同じ論理レベルを有することができる。

【0037】

上記の説明は、「ｓｅｌ」が論理０である場合に適切に適合させることができ、この場合、第１のパスゲート１８１は入力信号「ａ」を出力信号「ｑ」に渡すことができ、第２のパスゲート１８２は入力信号「ｂ」を出力信号「ｑ」に渡さない。出力信号「ｑ」は、入力信号「ａ」と同じ論理レベルを有することができる。

【0038】

ＸＣ１１０は、２つの信号経路、即ち、それぞれ第１及び第２のパスゲート１８１～１８２に対応する第１の信号経路及び第２の信号経路、を有することがある。「ｓｅｌ」（ゲート入力とも呼ばれる）は、第１の信号経路におけるゲートＧ１を制御（例えば、スイッチ）することができ、同時に、第２の信号経路におけるゲートＧ４を制御（例えば、スイッチ）することができる。同様に、「！ｓｅｌ」は、第１の信号経路におけるゲートＧ２を制御（例えば、スイッチ）することができ、同時に、第２の信号経路におけるゲートＧ３を制御（例えば、スイッチ）することができる。一例では、ゲートＧ１はｐＦＥＴ（例えば、Ｐ１）を制御し、ゲートＧ４はＰ１と相補的であるｎＦＥＴ（例えば、Ｎ２）を制御する。同様に、ゲートＧ２はｎＦＥＴ（例えば、Ｎ１）を制御し、ゲートＧ３はＮ１と相補的であるｐＦＥＴ（例えば、Ｐ２）を制御する。

【0039】

ＸＣ１１０は、２Ｄ製造プロセス若しくは２Ｄ製作を使用した図２Ａ～図２Ｄの２Ｄ半導体装置２９９、又は３Ｄ製造プロセス若しくは３Ｄ集積を使用した図３Ａ～図３Ｉの３Ｄ半導体装置３９９などに見られるような、任意の適切な製造プロセス及び／又は設計を使用して形成されることがある。

【0040】

図２Ａは、特定の技術ノードで使用することができる２Ｄ半導体装置２９９の上面図を示す。２Ｄ半導体装置２９９は、ＸＣ２１０を有するＭＵＸ２００を含み、ＭＵＸ２００及びＸＣ２１０は、それぞれＭＵＸ１００及びＸＣ１１０の２Ｄ実装である。ＭＵＸ２００は、インバーター（例えば、インバーター１２０の２Ｄ実装）を更に含むことがある。図２Ａを参照すると、上述のように、Ｐ１はＧ１及び端子Ｔ１～Ｔ２を含み、Ｎ１はＧ２及び端子Ｔ３～Ｔ４を含み、Ｐ２はＧ３及び端子Ｔ５～Ｔ６を含み、Ｎ２はＧ４及び端子Ｔ７～Ｔ８を含む。Ｐ１及びＰ２は、２Ｄ半導体装置２９９の基板面２０１の行２５１内に配置され、Ｐ１及びＰ２のＳ／Ｄ端子Ｔ１、Ｔ２、Ｔ５及びＴ６は、領域２３１内に形成されることがある。領域２３１は、拡散プロセス、注入プロセスなどによってドープされることがある。更に、端子Ｔ２及びＴ６は、互いに隣接しており、導電的に結合されている。Ｎ１及びＮ２は、基板面２０１の行２５２内に配置され、Ｎ１及びＮ２のＳ／Ｄ端子Ｔ３、Ｔ４、Ｔ７及びＴ８は、領域２３２への拡散によって形成されることがある。領域２３２は、拡散プロセス、注入プロセスなどによってドープされることがある。更に、端子Ｔ４及びＴ８は、互いに隣接しており、導電的に結合されている。

【0041】

ゲートＧ１～Ｇ４のそれぞれは、誘電体構造及び導電性構造などの１つ又は複数の構造を含むことがある。導電性構造は、ポリシリコン、銅（Ｃｕ）、ルテニウム（Ｒｕ）などの１つ又は複数の導電性材料を含むことがある。図２Ｂ～図２Ｄは、ゲートＧ１～Ｇ４、並びに本開示の実施形態に従って、ゲートＧ１～Ｇ４を「ｓｅｌ」及び「！ｓｅｌ」などの信号に結合する追加のメタライズ（例えば、導電性構造２１４～２１５）の、例示的なレイアウトを示す。図２Ｂは、本開示の一実施形態による、ゲートＧ１～Ｇ４の上面図を示す。図２Ｃは、本開示の一実施形態による、導電性構造２１４～２１５の上面図を示す。図２Ｄは、本開示の一実施形態による、ゲートＧ１～Ｇ４及び導電性構造２１４～２１５の上面図を示す。ゲートＧ１は、導電性構造２１１を含み、ゲートＧ２は、導電性構造２１３の一部２１３（１）を含み、ゲートＧ３は、導電性構造２１３の一部２１３（２）を含み、ゲートＧ４は導電性構造２１２を含む。導電性構造２１１～２１３は、ポリシリコンを使用して形成されることがある。

【0042】

幾つかの例では、単一方向構造とは、基板面（例えば、基板面２０１）に平行な平面内で、単一の方向（例えば、Ｘ方向、Ｙ方向など）に実質的に沿って形成された構造を指す。二方向構造とは、構造の一部及び別の一部が、基板面（例えば、基板面２０１）に平行な平面内で２つの異なる方向（例えば、Ｘ及びＹ方向）に沿って形成された構造を指すことがある。単一方向構造は単一方向の形状を有することがあり、二方向構造は二方向の形状を有することがある。

【0043】

図２Ｂ～図２Ｄを参照すると、Ｇ１（例えば、第１のパスゲート１８１内のｐＦＥＴ Ｐ１のゲート）とＧ４（例えば、第２のパスゲート１８２内のｎＦＥＴ Ｎ２のゲート）を一緒に導電的に結合するために、二方向構造（例えば、Ｘ方向に沿って部分２１４（１）～（２）を、Ｙ方向に沿って部分２１４（３）を含む導電性構造２１４）を使用して、ｎＦＥＴとｐＦＥＴとの交差が実装されている。従って、導電性構造２１４は、二方向構造２１４と呼ばれることもある。Ｇ１及びＧ４が、それぞれ、基板面２０１の異なる行（例えば、行２５１～２５２）及び異なる列２５５～２５６に配置されるので、二方向構造２１４が使用される。図３Ａを参照すると、ｎＦＥＴとｐＦＥＴとの交差は、単一方向形状を有する第１のルーティングトラック３２４を用いて効率的に生成されることがあり、従って、二方向構造２１４の必要性が軽減される。部分２１４（１）は、導電性トレース２２１を介して、（例えば、導電性構造２１１を使用して）Ｇ１を導電的に結合することができる。部分２１４（２）は、導電性トレース２２２を介して、（例えば、導電性構造２１２を使用して）Ｇ４を導電的に結合することができる。Ｘ方向に沿った部分２１４（３）は、Ｙ方向に沿った部分２１４（１）～（２）を接続する。更に、導電性構造２１４は、「ｓｅｌ」に導電的に結合されることがある。

【0044】

同様に、Ｇ２（例えば、第１のパスゲート１８１内のｎＦＥＴ Ｎ１のゲート）とＧ３（例えば、第２のパスゲート１８２内のｐＦＥＴ Ｐ２のゲート）を一緒に導電的に結合するために、二方向構造（例えば、導電性構造２１３）を使用して、ｎＦＥＴとｐＦＥＴとの交差が実装される。従って、導電性構造２１３は、二方向構造２１３と呼ばれることもある。導電性構造２１３は、導電性トレース２２３を介して導電性構造２１５に結合されることがある。更に、導電性構造２１５は、「！ｓｅｌ」に導電的に結合されることがある。導電性構造２１４～２１５は、Ｃｕ、Ｒｕなどの１つ又は複数の導電性材料を使用して形成されることがある。導電性構造２１４～２１５は、導電性構造２１１～２１３が形成される平面（例えば、基板面２０１）とは異なる１つ又は複数の平面上に形成されることがある。

【0045】

図２Ａ～図２Ｄに示すように、ＸＣ２１０は、同じ平面（例えば、基板面２０１）上に配置された４つのトランジスタを含む。ＸＣ２１０で使用されるレイアウトは幾分複雑であることがあり、例えば、ＸＣ２１０は二方向構造２１３～２１４を含む。図２Ａを参照すると、幾つかの例では、Ｙ方向に沿った寸法「ｄｈ」は、隣接する構造間に十分な間隔を持たせるために、且つ、ＸＣ２１０を形成するために必要とされる、先端から先端まで（例えば、Ｙ方向に沿った隣接セル間の距離ｄｈ０）、先端から側面まで（例えば、先端から側面までの距離ｔｓ１）、コンタクトエンクロージャ、などの設計ルールに対応するために、大きくする必要がある。一例では、ｄｈは、ＸＣ２１０を配置できるセルの最小のセル高さを決定する。例えば、セルは、第１のセル境界２０２と第２のセル境界２０３との間に配置される。列２５５～２５６を参照すると、ｄｈは、３つのセクション（例えば、ｄｈＡ、ｄｈＢ、及びｄｈＣ）を含み、列２５５に沿ったｄｈＡ及び列２５６に沿ったｄｈＣは、対称的な構造を横断することができ、等しいことがある。従って、以下の説明では、ｄｈＡ及びｄｈＢについて記載する。列２５５を参照すると、ｄｈＡは０．５ｄｈ０（即ち、先端から先端までの距離ｄｈ０の半分）、ゲートパストアクティブチャネル延長部（ｇａｔｅ－ｐａｓｔ－ａｃｔｉｖｅ ｃｈａｎｎｅｌ ｅｘｔｅｎｓｉｏｎ）（「エンドキャップ」とも呼ばれる）ｄｈ１、ゲートＧ１のゲート幅、接点とアクティブチャネルとの間隔ｄｈ２、導電性構造２１１の接点幅、ポリ・パスト接点延長部（ｐｏｌｙ ｐａｓｔ ｃｏｎｔａｃｔ ｅｘｔｅｎｓｉｏｎ）（エンクロージャとも呼ばれる）ｄｈ３、先端から側面までの距離ｔｓ１（例えば、導電性構造２１１と二方向構造２１４との間の距離）、を含む。ｄｈＢは、二方向構造２１４の幅に対応する。例えば、隣接構造は導電性構造２１４～２１５を含む。隣接構造は、領域２３１及び導電性構造２１５も含むことがある。例えば、ＸＣ２１０を形成するために、二方向構造２１３（例えば、ポリシリコンで形成された水平突出構造）が、２つのトランジスタ（例えば、Ｎ１及びＰ２）をＸＣ２１０の共通入力（例えば、「！ｓｅｌ」）につなぐために使用されることがあり、一方、二方向構造２１４（例えば、補完的な突出した金属線）が、トランジスタの第２の組（例えば、Ｐ１及びＮ２）に接触していることがある。幾つかの例では、特定の設計は、単一方向の形状を使用するためにレイアウトに対して制約があることがあり、且つ／又は、Ｙ方向に沿ってスペースが制限され、この場合、Ｙ方向に沿った論理セルの寸法が小さくなるように制限され、従って、図２Ａ～図２Ｄに示すＸＣ２１０は、形成するのが困難になることがあるか、又は、ＸＣ２１０は２Ｄ半導体装置２９９の密度及び性能の損失をもたらすことがある。

【0046】

本開示における、設計及び方法などの実施形態は、先進技術ノードにおける高密度レイアウトに利点を提供することができる。一例では、論理セル、ＭＵＸ、ＸＣ、などのセル又はデバイスの領域は、Ｙ方向に沿ったセル高さと呼ばれる、セル又はデバイス内の幾つかのトラック（又は金属トラック）によって表すことができる。

【0047】

本開示における実施形態は、５トラック（５Ｔ）程に小さいセル（例えば、論理セル）にすることができるＣＦＥＴ技術を用いて形成される、ＸＣ３１０などのＸＣのための構造を提供することができる。一実施形態では、ＸＣ３１０は、２ピッチの幅を有し、また、例えば２つのルーティングトラック（例えば、第１のルーティングトラック３２４及び第２のルーティングトラック３１４）のみを使用して、セル内の他の接続のためのスペースを残しながらＸＣを設計するために、「スプリットゲート」技術を最適に利用することができる。図３Ｃを参照すると、１ピッチとは、導電性構造（例えば、Ｇ１）の第１の中心（例えば、ＤＤ’によって記される）から隣接する導電性構造（例えば、Ｇ３）の第２の中心（例えば、ＥＥ’によって記される）までの距離を指すことがある。幾つかの例では、導電性構造及び隣接する導電性構造は、ポリシリコンを使用して形成され、従って、この距離又はピッチは、「ポリ・ピッチ」と呼ばれることがある。追加の接点（例えば、第１の端子構造３９１用のソース／ドレイン接点）が、例えばポリ・ピッチの間など、ＸＣ３１０内に含まれることがある。一例では、ポリ・ピッチ（例えば、ＤＤ’とＥＥ’との間）は、ゲート（例えば、Ｇ１及びＧ４）及び第１の端子構造３９１用のソース／ドレイン接点を収容するように十分に広い。従って、ポリ・ピッチは、「接触したポリ・ピッチ（又はｃｐｐ）」と呼ばれることもある。従って、ＸＣは２ｃｐｐの幅を有することがある。

【0048】

実施形態は、ＣＦＥＴベースの論理設計のための、ＸＣ３１０などのコンパクトで資源効率の良いＸＣを含む。図３Ａ～図３Ｃは、本開示の実施形態による、３Ｄ半導体装置３９９の２つの斜視図及び１つの上面図をそれぞれ示す。図３Ｄは、図３ＣのＤＤ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。図３Ｅは、図３ＣのＥＥ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。図３Ｆは、図３ＣのＦＦ’に沿って切断された３Ｄ半導体装置３９９の断面図を示す。本明細書で使用する場合、３Ｄ半導体装置３９９などの半導体装置は、トランジスタ（例えば、電界効果トランジスタ及びフローティングゲートトランジスタ）、集積回路、半導体チップ（例えば、３Ｄ ＮＡＮＤメモリデバイスを含むメモリチップ、半導体ダイ上の論理チップ）、半導体チップのスタック、半導体パッケージ、半導体ウェーハ、などを含むことがある。

【0049】

図３Ａを参照すると、本明細書の設計は、スプリットゲートＣＦＥＴデバイス内のｎ型又はｐ型のトランジスタのいずれかを、Ｙ方向に沿って「北」（例えば、３Ｄ半導体装置３９９に正の電圧を供給することができるＶＤＤパワーレールに向けて）、又は「南」（例えば、ＶＳＳパワーレールに向けて）に延ばせるという利点を利用している。一例では、パワーレールはＸ方向に沿って形成されることがある。パワーレールは、任意の適切な平面上に形成されることがある。パワーレールは、第１及び第２のスタック３８１～３８２の上方又は下方にある場合がある。

【0050】

図３Ａに示されるような幾つかの例では、ＸＣ３１０は、トランジスタの第１のスタック３８１（例えば、Ｐ１及びＮ１）を含む。非限定的な例では、Ｐ１はｐＦＥＴでありＮ１はｎＦＥＴであり、Ｐ１のＧ１及びＮ１のＧ２はスプリットゲートである。Ｐ１は下側トランジスタでありＮ１は上側トランジスタであり、Ｇ１の第１の端部にある部分３９７は露出しており（例えば、Ｎ１及びＧ２によって覆われておらず）、その結果、第１のルーティングトラック３２４は、部分３９７において第１の導電性トレース３５３を介してＧ１に接続することができる。隣接するトランジスタのペア（例えば、Ｐ２及びＮ２）の場合、下側トランジスタ（Ｐ２）のＧ３の第２の端部における部分３９８は露出され（例えば、Ｎ２及びＧ４によって覆われておらず）、その結果、第２のルーティングトラック３１４は、部分３９８において第３の導電性トレース３１３を介してＧ３に接続することができる。下側ゲート（例えば、Ｇ１及びＧ３）の露出は、様々なラインエンドカット方式又は異なる直接パターニングソリューションなどの任意の適切な製造プロセスによって実現することができる。ＸＣ３１０は、第１のルーティングトラック３２４及び第２のルーティングトラック３１４（例えば、一対の単一方向の導電性ワイヤ）を含むことがあり、一方は制御信号（非限定的な例では、「ｓｅｌ」）を、他方は反転した信号（例えば、「！ｓｅｌ」）を隣接するトランジスタペアのそれぞれの組に配信する。

【0051】

スプリットゲートＧ１～Ｇ２は、１つ又は複数の誘電体材料を含む誘電体層３７１によって分離され且つ導電的に絶縁されることがあり、スプリットゲートＧ３～Ｇ４は、誘電体層３７１によって分離され且つ導電的に絶縁されることがある。或いは、スプリットゲートＧ３～Ｇ４は、誘電体層３７１とは異なる誘電体層によって分離され且つ導電的に絶縁されることがある。

【0052】

上述のように、スプリットゲート方式は、底部トランジスタ（例えば、Ｐ１若しくはＰ２）又は底部ゲート（例えば、Ｇ１若しくはＧ３）を選択的に露出及び接触させることができ、従って、１本の単一方向金属線（例えば、第１のルーティングトラック３２４）が第１の導電性トレース３５３を介してｐ型トランジスタ（即ち、Ｐ１）のゲートＧ１に導電的に結合することを可能にしながら、第４の導電性トレース３２３を介して隣接する第２のスタック３８２のｎ型トランジスタ（即ち、Ｎ２）のゲートＧ４と導電的に結合することを可能にすることができる。

【0053】

一例では、図３Ａは、ＸＣ３１０が、ＣＦＥＴを使用し、Ｘ方向に沿って２ｃｐｐの幅を占め、Ｙ方向に沿って５Ｔセル高さの中に収まるほど十分にコンパクトである様子を示している。上述のように、第１の導電性トレース３５３及び第４の導電性トレース３２３は、それぞれゲートＧ１及びＧ４を第１のルーティングトラック３２４に導電的に結合するように構成されることがある。第２の導電性トレース３６３及び第３の導電性トレース３１３は、それぞれゲートＧ２及びＧ３を第２のルーティングトラック３１４に導電的に結合するように構成されることがある。図３Ａを参照すると、スプリットゲートＧ１及びＧ２は、例えば、Ｙ方向に沿ってずらして又はシフトして配置されることがある。従って、下側ゲートＧ１の部分３９７（例えば、Ｇ１の第１の端部にある）は、第１の導電性トレース３５３がＧ１にアクセスし、上側ゲートＧ２及び上側トランジスタＮ１をバイパスできるように、露出していることがある。部分３９７の位置は、Ｇ１の任意の適切な位置とすることができ、この適切な位置は、第１の導電性トレース３５３がＮ１及びＧ２をバイパスすることを可能にする。同様に、部分３９８の位置は、Ｇ３の任意の適切な位置とすることができ、この適切な位置は、第３の導電性トレース３１３がＮ２及びＧ４をバイパスすることを可能にする。

【0054】

Ｇ１などのゲートの断面積は、ゲートが基板面３０５に平行な平面でスライスされた場合に、最大の断面積（又は最高の断面積）となることがある。従って、ゲートの断面積とは、Ｚ方向に実質的に垂直な平面と交差するゲートの最高断面積を指す。一般的に、スプリットゲートＧ１～Ｇ２のペアの断面積は、任意の適切な関係を有することがある。図３Ａ、図３Ｃ、及び図３Ｄに示すような一例では、Ｇ１の断面積はＧ２の断面積よりも大きい。Ｇ１の断面積はＧ２の断面積以下にすることもでき、スプリットゲートＧ１～Ｇ２はずらして配置されることがある。スプリットゲートＧ３～Ｇ４の断面積は、任意の適切な関係を有することがある。図３Ａ、図３Ｃ、及び図３Ｅに示すような一例では、Ｇ３の断面積はＧ４の断面積よりも大きい。Ｇ３の断面積は、Ｇ４の断面積以下にすることもできる。同様に、スプリットゲートＧ３～Ｇ４はずらして配置されることがある。

【0055】

図３Ａに示すような一例では、第１の導電性トレース３５３及び第２の導電性トレース３６３は、空間的に分離されており、第１の導電性トレース３５３はＧ２及びＮ１をバイパスし、第２の導電性トレース３６３はＧ１及びＰ１をバイパスし、第３の導電性トレース３１３及び第４の導電性トレース３２３は空間的に分離されており、第３の導電性トレース３１３はＧ４及びＮ２をバイパスし、第４の導電性トレース３２３はＧ３及びＰ２をバイパスする。

【0056】

図３Ａ、図３Ｂ、及び図３Ｄ～３Ｆを参照すると、スプリットゲートＧ１～Ｇ２の間に誘電体層３７１が挟まれていることがあり、スプリットゲートＧ３～Ｇ４の間にも誘電体層３７１が挟まれていることがある。

【0057】

スプリットゲートＧ１～Ｇ２は、基板面３０５に平行な平面内で任意の適切な空間的関係を有することがある。例えば、Ｇ２は、Ｘ方向、Ｙ方向、及び／又は基板面３０５に平行な任意の方向に沿って、Ｇ１からシフトしていることがある。上記の説明は、スプリットゲートＧ３～Ｇ４にも当てはまる。図３Ａ～図３Ｅを参照すると、一例では、Ｇ２を、例えば、Ｚ方向に沿ってＧ１の真上に積み重ねて、スプリットゲートＧ１～Ｇ２の間の重複面積を最大化することがある。同様に、Ｇ４をＺ方向に沿ってＧ３の真上に積み重ねることがある。

【0058】

図３Ｂ及び図３Ｄ～３Ｆを参照すると、ＸＣ３１０は、第１のチャネル構造３７３及び第２のチャネル構造３７５を更に含むことがある。第１のチャネル構造３７３及び第２のチャネル構造３７５は、第１、第２、及び第３の端子構造３９１～３９３によって囲まれていることがある。第１のチャネル構造３７３及び第２のチャネル構造３７５をよりはっきりと見せるために、第１、第２、及び第３の端子構造３９１～３９３は、図３Ｂ及び図３Ｄ～３Ｆでは示されていない。第１のチャネル構造３７３は、例えば、それぞれゲートＧ１及びＧ３によって囲まれている部分３７３（１）及び部分３７３（２）を含むことがある。第２のチャネル構造３７５は、例えば、それぞれゲートＧ２及びＧ４によって囲まれている部分３７５（１）及び部分３７５（２）を含むことがある。第１のチャネル構造３７３及び第２のチャネル構造３７５は、部分３７３（１）が、Ｐ１が動作しているときにｐチャネルなどの半導体チャネルを提供することができ、部分３７３（２）が、Ｐ２が動作しているときにｐチャネルなどの半導体チャネルを提供することができ、部分３７５（１）が、Ｎ１が動作しているときにｎチャネルなどの半導体チャネルを提供することができ、部分３７５（２）が、Ｎ２が動作しているときにｎチャネルなどの半導体チャネルを提供することができるように、任意の適切な構造（形状及び寸法を含め）及び材料系を有することがある。

【0059】

図３Ｄ～３Ｆを参照すると、第１のチャネル構造３７３は、Ｚ方向に沿って積み重ねられた半導体バー（例えば、２つの半導体バー）の第１の組を含み、第２のチャネル構造３７５は、Ｚ方向に沿って積み重ねられた半導体バー（例えば、２つの半導体バー）の第２の組を含む。言い換えると、Ｐ１は、Ｇ１によって囲まれＧ１に取り付けられる部分３７３（１）（半導体バーの第１の組の一部でもある）を含むことがあり、Ｎ１は、Ｇ２によって囲まれＧ２に取り付けられる部分３７５（１）（半導体バーの第２の組の一部でもある）を含むことがある。Ｐ２は、Ｇ３によって囲まれＧ３に取り付けられる部分３７３（２）（半導体バーの第１の組の一部でもある）を含むことがあり、Ｎ２は、Ｇ４によって囲まれＧ４に取り付けられる部分３７５（２）（半導体バーの第２の組の一部でもある）を含むことがある。一例では、第２のチャネル構造３７５は、Ｚ方向に沿って第１のチャネル構造３７３の上方に積み重ねられ、半導体バーの第２の組は、Ｚ方向に沿って半導体バーの第１の組の上に積み重ねられる。図３Ｄ～３Ｆを参照すると、部分３７５（１）はＺ方向に沿って部分３７３（１）の上に積み重ねられ、部分３７５（２）はＺ方向に沿って部分３７５（２）の上に積み重ねられる。

【0060】

ゲート（例えば、Ｇ１、Ｇ２、Ｇ３、又はＧ４）は、Ｆｉｎ ＦＥＴ（ＦｉｎＦＥＴ）、ゲート・オール・アラウンド（ＧＡＡ）、トライゲート（ｔｒｉ－ｇａｔｅ）、パイゲート（Ｐｉ－ｇａｔｅ）などで使用されるような、任意の適切な構成で、それぞれのチャネル構造（例えば、３７３の一部又は３７５の一部）を覆うか又は囲むことがある。ゲート材料は、ＧＡＡ構成の全ての側面上で、それぞれのチャネル構造を囲むことがある。

【0061】

図３Ａ～３Ｃ及び図３Ｆを参照すると、第１のチャネル構造３７３は、それぞれ第１、第２、及び第３の端子構造３９１～３９３によって覆われるか又は囲まれることがある部分３７３（３）～（５）を含むことがある。第２のチャネル構造３７５は、それぞれ第１、第２、及び第３の端子構造３９１～３９３によって覆われるか又は囲まれることがある部分３７５（３）～（５）を含むことがある。幾つかの例では、部分３７３（３）～（５）及び３７５（３）～（５）のうちの１つ又は複数は、３Ｄ半導体装置３９９から取り除かれる。

【0062】

図３Ｇは、本開示の実施形態による、３Ｄ半導体装置３９９の第１の部分の上面図を示す。Ｇ２はＧ１の上に積み重ねられ、スプリットゲートＧ１～Ｇ２はずらして配置される。第１の導電性トレース３５３は、露出している（例えば、上側ゲートＧ２によって覆われていない）部分３９７においてＧ１に接続される。一例では、第１の導電性トレース３５３は、Ｇ２及びＮ１をバイパスする。第２の導電性トレース３６３は、Ｇ２に接続されている。Ｇ４はＧ３の上に積み重ねられ、スプリットゲートＧ３～Ｇ４はずらして配置される。第３の導電性トレース３１３は、露出している（例えば、上側ゲートＧ４によって覆われていない）部分３９８においてＧ３に接続される。一例では、第３の導電性トレース３１３は、Ｎ２及びＧ４をバイパスする。第４の導電性トレース３２３は、Ｇ４に接続されている。

【0063】

図３Ｈは３Ｄ半導体装置３９９の第２の部分の上面図を示しており、第１のルーティングトラック３２４は第１の導電性トレース３５３及び第４の導電性トレース３２３に導電的に接続され、第２のルーティングトラック３１４は、第２の導電性トレース３６３及び第３の導電性トレース３１３に導電的に接続されている。図３Ｉは、第１の部分と第２の部分を組み合わせた上面図を示しており、従って、簡潔にするために詳細な説明は省略する。第１のルーティングトラック３２４及び第２のルーティングトラック３１４は、ゲートＧ１～Ｇ４の上方に形成されることがある。

【0064】

本開示の図２Ａ及び図３Ａを戻って参照すると、２Ｄ半導体装置２９９では、ゲートＧ１及びＧ４を導電的に結合するために二方向構造（例えば、導電性構造２１４）が使用される。しかしながら、３Ｄ半導体装置３９９では、第１の導電性トレース３５３及び第４の導電性トレース３２３は、それぞれゲートＧ１及びＧ４を第１のルーティングトラック３２４に導電的に結合するように構成されることがあり、第１のルーティングトラック３２４は単一方向構造（例えば、Ｘ方向に平行な）である。従って、ｐＦＥＴ（例えば、Ｐ１）及びｎＦＥＴ（例えば、Ｎ２）のゲートＧ１及びＧ４がそれぞれ異なる平面（例えば、基板面３０５及び平面３０７）内に形成される場合、ゲートＧ１及びＧ４は、単一方向形状を有する同じルーティングトラック（例えば、第１のルーティングトラック３４１）を共有するか又はこれにアクセスすることができ、従って、導電性構造２１４によって実装されるｎＦＥＴとｐＦＥＴとの交差などの、追加のメタライズの必要性が軽減される。従って、二方向構造の使用は、３Ｄ半導体装置３９９では解消されるか又は低減されることがあり、ルーティングの輻輳を低減することができる、というのも、単一方向構造を形成することは、二方向構造を形成することよりも容易である場合があるからである。

【0065】

二方向構造の使用は半導体装置の面積を増加させることがあり、従って、二方向構造を解消又は低減すると、半導体装置の面積を低減することができる。更に、Ｚ方向に沿って複数のトランジスタを垂直に積み重ねると（例えば、図３Ａ、図３Ｂ、図３Ｄ、及び図３Ｅに示すように、Ｐ１及びＮ１を垂直に積み重ね、Ｐ２及びＮ２を垂直に積み重ねると）、半導体装置の面積を低減することができる。図２Ａ及び図３Ｃを比較すると、図２ＡのＸＣ２１０の２Ｄ領域は、Ｘ方向に沿って２ポリ・ピッチ（例えば、２ｃｐｐ）の幅をカバーし、Ｙ方向に沿って少なくとも８Ｔの高さをカバーする。高さは、上述のようにｄｈであり得る。対照的に、図３ＣのＸＣ３１０の３Ｄ領域は、Ｘ方向に沿って２ポリ・ピッチ（例えば、２ｃｐｐ）の幅をカバーし、Ｙ方向に沿って５Ｔの高さをカバーする。従って、３Ｄ半導体装置３９９内のトランジスタ密度は、２Ｄ半導体装置２９９内のトランジスタ密度よりも高いことがある。

【0066】

図２Ｂ、図２Ｃ、及び図３Ｃを参照すると、Ｘ方向及びＹ方向に沿った導電性構造２１３の長さ寸法（例えば、ｄ１～ｄ３の合計）及び導電性構造２１４の長さ寸法（例えば、ｄ４～ｄ６の合計）は、Ｘ方向に沿った第１のルーティングトラック３２４及び第２のルーティングトラック３１４の長さ寸法ｄ７よりも長いことがあり、従って、導電性構造２１３～２１４のそれぞれの寄生容量及び／又は抵抗は、第１のルーティングトラック３２４及び第２のルーティングトラック３１４のそれぞれよりも大きくなることがある。従って、ＸＣ３１０の性能はＸＣ２１０の性能よりも優れていることがある。

【0067】

図３Ｌは、３Ｄ半導体装置３９９を示しており、ＭＵＸ３００は、インバーター１２０を実装するインバーター３２０を更に含む。明確にするために、図３Ａ～図３Ｉを参照して説明されたＸＣ３１０内の様々な構成要素は省略され、一方、基板３０１、第１のチャネル構造３７３及び第２のチャネル構造３７５、第１のルーティングトラック３２４及び第２のルーティングトラック３１４を含む構成要素が、図３Ｌに示されている。インバーター３２０は、基板面３０５上などの基板３０１上に形成されたトランジスタＰ３と、Ｚ方向に沿ってＰ３上に積み重ねられたトランジスタＮ３とを有するトランジスタの第３のスタック３８３を含むことがある。Ｎ３は、平面３０８上に形成されることがある。図１Ａ及び図３Ｌを参照すると、Ｐ３はゲートＧ５、端子Ｔ９、及び端子Ｔ１０を含み、Ｎ３はゲートＧ６、端子Ｔ１１、及び端子Ｔ１２を含み、ゲートＧ５～Ｇ６を導電的に結合して共通ゲート３９５を形成することがある。図３Ｌに示す例では、ゲートＧ５～Ｇ６は物理的に接続されている。第５の導電性トレース３４３は、共通ゲート３９５を、第１のルーティングトラック３２４及び第２のルーティングトラック３１４のうちの１つに導電的に結合するように構成されることがある。一例では、第５の導電性トレース３４３は、共通ゲート３９５を、第１のルーティングトラック３２４に結合するように構成され、従って、共通ゲート３９５は「ｓｅｌ」に結合されることがある。Ｐ３は、第１のチャネル構造３７３の一部を更に含むことがある。Ｐ３が動作しているとき、第１のチャネル構造３７３のこの部分は、Ｐ３のための、ｐチャネルなどの半導体チャネルを提供することができる。Ｎ３は、第２のチャネル構造３７５の一部を更に含むことがある。Ｎ３が動作しているとき、第２のチャネル構造３７５のこの部分は、Ｎ３のための、ｎチャネルなどの半導体チャネルを提供することができる。

【0068】

第３のスタック３８３は、ＸＣ３１０に対して、３Ｄ半導体装置３９９内の任意の適切な位置に配置することができる。例えば、第３のスタック３８３は、ＸＣ３１０の外側に配置されることがあり、第１のスタック３８１及び第２のスタック３８２と平行である。或いは、第３のスタック３８３はＸＣ３１０の内部に配置されることがある。

【0069】

端子Ｔ１０～Ｔ１１は、端子構造３０３として一緒に結合されることがあり、導電性トレース３３３は、端子Ｔ１０～Ｔ１１又は端子構造３０３を第２のルーティングトラック３１４に導電的に結合するように構成されることがあり、端子Ｔ１０～Ｔ１１は、インバーター３２０の出力信号（例えば、「！ｓｅｌ」）を出力することがある。

【0070】

３Ｄ半導体装置３９９は、１つ又は複数の論理機能を実装することができる論理セル、メモリセルなどの、１つ又は複数のセルを含むことがある。一例では、３Ｄ半導体装置３９９はセルを含み、そのセルの中にＸＣ３１０がある。更に、そのセルが、インバーター３２０を含むことがあり、従って、ＭＵＸ３００はそのセルの中にある。

【0071】

図４は、本開示の一実施形態によるＣＦＥＴベースの論理設計のための、開示されたＸＣ３１０を使用した例示的な３Ｄ半導体装置４９９の上面図を示す。３Ｄ半導体装置４９９は、ＭＵＸ４００を含むことがあり、このＭＵＸ４００は、ＸＣ４１０及びインバーター４２０を更に有する。一例では、ＭＵＸ４００はＭＵＸ３００と同一の又は同様の構成要素を含むことがあり、ＸＣ４１０はＸＣ３１０と同一の又は同様の構成要素を含むことがあり、インバーター４２０は、インバーター３２０と同一の又は同様の構成要素を含むことがあり、従って、簡潔にするために、ＭＵＸ４００、ＸＣ４１０、及びインバーター４２０の詳細な説明は省略する。

【0072】

一例では、ＭＵＸ４００は、インバーター４３０を更に含み、このインバーター４３０は、インバーター４３０の入力ピン上の信号「ｉ」を反転して信号「ａ」を生成する（即ち、「ａ」＝「！ｉ」）ように構成される。信号「ａ」は、ＸＣ４１０への第１の入力になる。更に、ＭＵＸ４００は、インバーター４４０を含み、このインバーター４４０は、信号「ａ」をＸＣ４１０への第２の入力になる信号「ｂ」へと反転させるように構成され、ここで、信号「ａ」及び「ｂ」は互いに反転されており、信号「ｂ」は実質的に元の入力信号「ｉ」の二重反転になる。ＭＵＸ４００は、ダミーゲート４５１～４５２も含むことがあり、これらは、例えば、隣接するセル又はマルチプレクサからＭＵＸ４００を電気的に絶縁することができる。

【0073】

本開示の実施形態は、特定のジオメトリ、回路図などの特定の詳細と共に説明されている。しかしながら、当然のこととして、本明細書に記載の技術は、これらの特定の詳細から逸脱する他の実施形態において実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではない。一般的に、実施形態は、第１のトランスミッションゲート及び第２のトランスミッションゲートを含むトランスミッションゲートペアを形成することに適用可能であり得る。第１のトランスミッションゲートは、互いに反転された信号のペア（例えば、反転信号のペア）によって制御することができる。第２のトランスミッションゲートも、反転信号のペアによって制御されることがある。更に、反転信号のペアのそれぞれは、２つのトランジスタを制御することがあり、それら２つのトランジスタの一方は第１のトランスミッションゲート（第１の信号経路に対応する）内にあり、それら２つのトランジスタの他方は、第２のトランスミッションゲート（第２の信号経路に対応する）内にある。

【0074】

上述のように、スプリットゲート構造及び製造プロセスを使用して、第１のトランスミッションゲート内にスプリットゲートの第１のペアを形成することができる。同様に、スプリットゲートの第２のペアを第２のトランスミッションゲート内に形成することができる。従って、トランジスタ密度及びトランスミッションゲートペアの性能を向上させることができる。更に、スプリットゲート構造を使用することにより、二方向構造を形成する複雑さを低減又は解消することができ、トランスミッションゲートペアのレイアウト又は設計を簡素化することができる。

【0075】

第１のトランスミッションゲート及び第２のトランスミッションゲートのそれぞれは、相補型トランジスタを含むことがある。相補型トランジスタは、任意の適切な構成を有することがある。例えば、ｎ型トランジスタをｐ型トランジスタの上に積み重ねることができる。或いは、ｐ型トランジスタをｎ型トランジスタの上に積み重ねることができる。相補型トランジスタがＣＦＥＴである場合。ＣＦＥＴは、任意の適切な構成を有することがある。例えば、ｎＦＥＴをｐＦＥＴの上に積み重ねることができる。或いは、ｐＦＥＴをｎＦＥＴの上に積み重ねることができる。上述した実施形態は、上記の状況に適切に適合させることができる。

【0076】

相補型トランジスタを積み重ねるのに加えて、複数のｐ型トランジスタを積み重ねることができる。同様に、複数のｎ型トランジスタを積み重ねることができる。同様に、複数のｐＦＥＴを積み重ねることができ、複数のｎＦＥＴを積み重ねることができる。上述した実施形態は、上記の状況に適切に適合させることができる。

【0077】

本開示における３Ｄ半導体装置３９９及び４９９、ＭＵＸ３００及び４００、並びにＸＣ３１０及び４１０は、例えば、２０１８年１１月３０日に出願された、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｐｐａｒａｔｕｓ ｈａｖｉｎｇ ｓｔａｃｋｅｄ ｇａｔｅｓ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｍａｎｕｆａｃｔｕｒｅ ｔｈｅｒｅｏｆ」と題された米国特許出願第１６／２０６，５１３号明細書に開示されているような、任意の適切な構造、構成要素、材料系、寸法、及び製造プロセスを使用して製造することができ、該出願は、参照によりその全体が本明細書に組み込まれる。例えば、第１のスタック３８１（スプリットゲートＧ１～Ｇ２及び誘電体層３７１を含む）及び第２のスタック３８２（スプリットゲートＧ３～Ｇ４及び誘電体層３７１を含む）は、米国特許出願第１６／２０６，５１３号明細書に記載されたものと同様の又は同一の構造及び材料系を有することがある。

【0078】

実施形態は、積み重ねられたＳＲＡＭ及び他のトランジスタタイプなどの追加の３Ｄデバイスを含むことがある３Ｄ半導体装置に、適切に適合させることができる。

【0079】

前述の説明では、処理システムの特定のジオメトリ並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について記載してきた。しかしながら、当然のこととして、本明細書に記載の技術は、これらの特定の詳細から逸脱する他の実施形態において実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではない。本明細書に開示の実施形態を、添付図面を参照して説明してきた。同様に、説明の目的のため、完全な理解をもたらすために特定の数、材料、及び構成を明らかにしてきた。それにもかかわらず、そのような特定の詳細なしで実施形態を実施することができる。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示しており、従って、冗長な説明は省略している場合がある。

【0080】

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。記述の順序は、これらの動作が必然的に順序依存であることを示唆するものと解釈されるべきではない。実際、これらの動作は提示した順序で実行される必要はない。記載の動作は、記載の実施形態とは異なる順序で実行されてよい。様々な追加動作が実施されてよく、且つ／又は記載の動作が別の実施形態では省略されてよい。

【0081】

本明細書で用いる「基板」又は「ターゲット基板」は一般に本発明に従い処理される対象を指す。基板は、デバイス（特に半導体デバイス又は他の電子デバイス）の任意の材料部分又は構造を含んでよく、例えば、ベース基板構造（半導体ウェーハ等）、レチクル、又はベース基板構造上の又はベース基板構造を覆う層（薄膜等）であってよい。従って、基板は、パターニングされているか否かに依らず、いかなる特定のベース構造、下敷きとなる層又は上を覆う層にも限定されず、むしろ、任意のそのような層又はベース構造、並びに層及び／又はベース構造の任意の組み合わせを包含するものとする。記述が特定の種類の基板を指す場合があるが、これは説明を目的としたものに過ぎない。

【0082】

当業者にはまた、上記で説明した技術の動作に対し多くの変更がなされても依然として本発明の同じ目的を達成できることが理解されよう。このような変更は本開示の範囲に包含されるものとする。従って、本発明の実施形態の上述の説明は限定を意図していない。むしろ、本発明の実施形態に対する全ての限定が以下の請求項に示されている。

【0083】

本開示の態様を、例として提案される特定の実施形態と共に説明してきたが、それらの例に対して代替、修正、及び変形を加えることができる。従って、本明細書に記載される実施形態は、例示的であることが意図されており、限定するものではない。以下に記載する特許請求の範囲から逸脱することなく行うことができる変更が存在する。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D-3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3L】

【図4】

【国際調査報告】