特表 2022-543413 ３Ｄトランジスタデバイスのためのディフュージョンブレーク、ゲートカット、並びに独立したＮゲート及びＰゲートの同時形成のための装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-12

(54)【発明の名称】３Ｄトランジスタデバイスのためのディフュージョンブレーク、ゲートカット、並びに独立したＮゲート及びＰゲートの同時形成のための装置及び方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20221004BHJP

   H01L 29/786 20060101ALI20221004BHJP

   H01L 21/768 20060101ALI20221004BHJP

   H01L 21/82 20060101ALI20221004BHJP

   H01L 21/3205 20060101ALI20221004BHJP

【ＦＩ】

H01L27/092 G

H01L27/092 C

H01L27/092 D

H01L29/78 618C

H01L27/092 F

H01L29/78 617K

H01L21/90 B

H01L21/82 D

H01L21/88 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022506882

(86)(22)【出願日】2020-06-24

(85)【翻訳文提出日】2022-02-03

(86)【国際出願番号】 US2020039376

(87)【国際公開番号】W WO2021025796

(87)【国際公開日】2021-02-11

(31)【優先権主張番号】62/883,871

(32)【優先日】2019-08-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/848,638

(32)【優先日】2020-04-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】チャネムゲーム，ダニエル

(72)【発明者】

【氏名】リーブマン，ラース

(72)【発明者】

【氏名】スミス，ジェフリー

(72)【発明者】

【氏名】デヴィリアーズ，アントン

【テーマコード（参考）】

5F033

5F048

5F064

5F110

【Ｆターム（参考）】

5F033KK04

5F033QQ09

5F033QQ11

5F033QQ37

5F033RR01

5F033RR06

5F033UU04

5F033VV06

5F033XX03

5F048AA01

5F048AA04

5F048AB01

5F048AB03

5F048AC03

5F048BA19

5F048BB01

5F048BB05

5F048BB20

5F048BD06

5F048BF15

5F048BG03

5F048BG11

5F048CB01

5F048CB03

5F048CB10

5F064AA04

5F064AA13

5F064BB02

5F064BB13

5F064CC12

5F064DD05

5F064DD14

5F064EE27

5F064EE36

5F110AA04

5F110BB04

5F110BB07

5F110BB11

5F110CC01

5F110CC10

5F110EE09

5F110EE22

5F110EE24

5F110EE25

5F110EE36

5F110EE38

5F110GG22

5F110NN22

5F110NN24

5F110NN62

5F110NN65

5F110NN77

5F110QQ01

(57)【要約】

３Ｄ半導体デバイスの製造方法であって、方法は、第１のターゲット構造を形成することであって、第１のターゲット構造が、少なくとも１つの上側ゲート、少なくとも１つの底部ゲート、及び少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとの間に配置され、且つ少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとを分離する誘電体分離層を含む、形成することと、第１のターゲット構造において複数の材料除去領域内の材料を除去することであって、複数の材料除去領域が、少なくとも１つの上側ゲートを通って誘電体分離層の上面まで延びる少なくとも１つの材料除去領域を含む、除去することと、第１のコンタクト及び第２のコンタクトが互いに独立であるように、上側ゲートへの第１の電気接続を確立する第１のコンタクト及び少なくとも１つの底部ゲートへの第２の電気接続を確立する第２のコンタクトを形成することと、を含む。

【特許請求の範囲】

【請求項1】

３Ｄ半導体デバイスの製造方法であって、
第１のターゲット構造を形成することであって、前記第１のターゲット構造が、少なくとも１つの上側ゲート、少なくとも１つの底部ゲート、及び前記少なくとも１つの上側ゲートと前記少なくとも１つの底部ゲートとの間に配置され、且つ前記少なくとも１つの上側ゲートと前記少なくとも１つの底部ゲートとを分離する誘電体分離層を含む、前記形成することと、
前記第１のターゲット構造において複数の材料除去領域内の材料を除去することであって、前記複数の材料除去領域が、前記少なくとも１つの上側ゲートを通って前記誘電体分離層の上面まで延びる少なくとも１つの材料除去領域を含む、前記除去することと、
第１のコンタクト及び第２のコンタクトが互いに独立であるように、前記上側ゲートへの第１の電気接続を確立する前記第１のコンタクト及び前記少なくとも１つの底部ゲートへの第２の電気接続を確立する前記第２のコンタクトを形成することと、
を含む、方法。

【請求項2】

前記材料を除去することが、エッチングプロセスによって前記複数の材料除去領域内の材料を除去することを含む、請求項１に記載の製造方法。

【請求項3】

前記複数の材料除去領域内の前記材料を除去することが、単一のエッチングプロセスによって各材料除去領域において同時に発生する、請求項２に記載の製造方法。

【請求項4】

前記複数の材料除去領域内の前記材料を除去することが、少なくとも１つのディフュージョンブレーク、少なくとも１つの縦方向カット、又は少なくとも１つの横方向カットを生成する、請求項１に記載の製造方法。

【請求項5】

前記少なくとも１つのディフュージョンブレークが、前記第１のターゲット構造の少なくとも１つのダミーゲートを完全に切り開くシングルディフュージョンブレークである、請求項４に記載の製造方法。

【請求項6】

前記少なくとも１つのディフュージョンブレークが、前記少なくとも１つの横方向カットに垂直に延びる、請求項４に記載の製造方法。

【請求項7】

前記第１のターゲット構造が、前記少なくとも１つの上側ゲート及び前記少なくとも１つの底部ゲートの両方から離隔され、且つ前記少なくとも１つの上側ゲート及び前記少なくとも１つの底部ゲートの両方に平行な、少なくとも１つの共通ゲートをさらに含み、
前記少なくとも１つの横方向カットが、前記共通ゲート、前記少なくとも１つの上側ゲート、及び前記少なくとも１つの底部ゲートを通って下方向に延びて、それぞれの前記ゲートの終端を形成する、請求項４に記載の製造方法。

【請求項8】

前記第１のターゲット構造を形成することが、
前記少なくとも１つの底部ゲートをメタライゼーションによって形成することと、
前記少なくとも１つの底部ゲートの上面に誘電材料を堆積して前記誘電体層を形成することと、
前記少なくとも１つの上側ゲートをメタライゼーションによって形成することと、
をさらに含む、請求項１に記載の製造方法。

【請求項9】

前記少なくとも１つの上側ゲートが、第１の上側ゲート及び第２の上側ゲートを含み、
少なくとも１つの縦方向カットが、第１の縦方向カット及び第２の縦方向カットを含み、
前記第１の縦方向カットが、前記第１の上側ゲートにおいて形成され、前記第２の縦方向カットが、前記第２の上側ゲートにおいて形成される、
請求項１に記載の製造方法。

【請求項10】

前記第１の縦方向カット及び前記第２の縦方向カットが、前記第１のターゲット構造の対向する側に形成される、請求項９に記載の製造方法。

【請求項11】

前記第１のコンタクト及び前記第２のコンタクトが、前記第１のターゲット構造の上面から前記少なくとも１つの上側ゲート及び前記少なくとも１つの底部ゲートまでそれぞれ延びる、請求項１に記載の製造方法。

【請求項12】

前記少なくとも１つの上側ゲートが、Ｎ型電界効果トランジスタ（ＦＥＴ）の一部であり、且つ前記少なくとも１つの底部ゲートが、Ｐ型ＦＥＴの一部であるか、又は
前記少なくとも１つの上側ゲートが、Ｐ型ＦＥＴの一部であり、且つ前記少なくとも１つの底部ゲートが、Ｎ型ＦＥＴの一部である、
請求項１に記載の製造方法。

【請求項13】

前記第１のターゲット構造が、少なくとも１つの共通ゲートをさらに含み、
前記方法が、前記少なくとも１つの共通ゲートへの第３の電気接続を確立する第３のコンタクトを形成することをさらに含む、請求項１に記載の製造方法。

【請求項14】

前記第３のコンタクトを前記形成すること、前記第１のコンタクトを前記形成すること、及び前記第２のコンタクトを前記形成することが、同時に発生する、請求項１３に記載の製造方法。

【請求項15】

３Ｄ半導体デバイスであって、
少なくとも１つの上側ゲートと、
少なくとも１つの底部ゲートと、
前記少なくとも１つの上側ゲートと前記少なくとも１つの底部ゲートとの間に配置され、且つ前記少なくとも１つの上側ゲートと前記少なくとも１つの底部ゲートとを分離する誘電体層と、
前記少なくとも１つの上側ゲートへの電気接続を確立する第１のコンタクトと、
前記少なくとも１つの底部ゲートへの電気接続を確立する第２のコンタクトと、
を備え、
前記第１のコンタクト及び前記第２のコンタクトが、互いに独立している、
３Ｄ半導体デバイス。

【請求項16】

前記少なくとも１つの上側ゲートへの前記電気接続が、前記少なくとも１つの底部ゲートへの前記電気接続から独立している、請求項１５に記載の３Ｄ半導体デバイス。

【請求項17】

前記少なくとも１つの上側ゲートが、前記誘電体層が間に配置されて、前記少なくとも１つの底部ゲートの上に積層される、請求項１５に記載の３Ｄ半導体デバイス。

【請求項18】

少なくとも１つの共通ゲートと、
前記少なくとも１つの共通ゲートへの電気接続を確立する少なくとも１つの第３のコンタクトと、をさらに備え、
前記第１のコンタクト、前記第２のコンタクト、及び前記第３のコンタクトが、それぞれの前記ゲートの上面に対して下向きにそれぞれ延びる、
請求項１５に記載の３Ｄ半導体デバイス。

【請求項19】

前記少なくとも１つの上側ゲートが、Ｎ型ＦＥＴの一部であり、且つ前記少なくとも１つの底部ゲートが、Ｐ型ＦＥＴの一部であるか、又は
前記少なくとも１つの上側ゲートが、Ｐ型ＦＥＴの一部であり、且つ前記少なくとも１つの底部ゲートが、Ｎ型ＦＥＴの一部である、
請求項１８に記載の３Ｄ半導体デバイス。

【請求項20】

前記少なくとも１つの共通ゲートが、Ｎ型ＦＥＴ及びＰ型ＦＥＴを含む相補型電界効果トランジスタ（ＣＦＥＴ）の一部である、請求項１９に記載の３Ｄ半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０１９年８月７日に出願された米国仮特許出願第６２／８８３，８７１号明細書、及び２０２０年４月１４日に出願された米国特許出願第１６／８４８，６３８号明細書の優先権の利益を主張するものであり、参照によりそれら全体が本明細書に組み込まれている。

【0002】

本開示は、３Ｄ半導体デバイス、及び微細加工を用いた半導体デバイスの製造方法に関する。

【背景技術】

【0003】

半導体デバイスの（特に微視的スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターニング、材料エッチング及び除去、並びにドーピング処理などの様々な製作プロセスが行われる。これらのプロセスを繰り返し実行して所望の半導体デバイス要素を基板上に形成する。歴史的に、微細加工では、トランジスタは、能動デバイス平面の上に形成される配線／メタライゼーションと共に１平面内に生成されており、したがって、２次元（２Ｄ）回路又は２Ｄ製作と見なされている。従来のスケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したものの、スケーリングがナノメートル１桁の半導体デバイス製作ノードに入るにつれて、従来のスケーリングの取り組みは、より大きな課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層されている３次元（３Ｄ）半導体回路に対する要望を表明している。

【0004】

３Ｄ集積化、即ち複数のデバイスの垂直積層化は、面積よりむしろ体積でトランジスタ密度を増加させることにより、平面デバイスにおいて経験したスケーリング限界を克服することを目的としている。デバイス積層は、フラッシュメモリ業界によって３Ｄ ＮＡＮＤを採用することにより成功裏に実証及び実装されているが、ランダムロジック設計への応用は、事実上はるかに困難である。

【0005】

従来の２Ｄスケーリングでは投資利益率が急速に低下しているため、半導体産業は、電力性能面積コスト（ＰＰＡＣ）におけるノード間の改善を維持するために、３次元に関心を向けている。トランジスタ密度の改善に垂直軸を用いることに対する非常に有望なアプローチは、相補型電界効果トランジスタ（ＣＦＥＴ）として知られる新しいデバイスアーキテクチャである。ＣＦＥＴアプローチでは、図１Ａ、図１Ｂ、及び図１Ｃに示されるように、共通ゲートを共有しながらｎデバイスがｐデバイスの上面上に（又はｐデバイスがｎデバイスの上に）かかるように、ロジックセルは本質的に折り畳まれている。ロジックセルを折り畳むこと（Ｐ上にＮ）によって、約１７％の領域節減がもたらされ得る。

【0006】

しかしながら、現在の技術水準には、後述する装置及び方法のさらなるコスト節約及び設計効率が欠けている。

【発明の概要】

【課題を解決するための手段】

【0007】

３Ｄ半導体デバイス、及び微細加工を用いた３Ｄ半導体デバイスの製造方法。

【0008】

１つの例示的態様において、３Ｄ半導体デバイスの製造方法は、第１のターゲット構造を形成することであって、第１のターゲット構造が、少なくとも１つの上側ゲート、少なくとも１つの底部ゲート、及び少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとの間に配置され、且つ少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとを分離する誘電体分離層を含む、形成することと、第１のターゲット構造において複数の材料除去領域内の材料を除去することであって、複数の材料除去領域が、少なくとも１つの上側ゲートを通って誘電体分離層の上面まで延びる少なくとも１つの材料除去領域を含む、除去することと、第１のコンタクト及び第２のコンタクトが互いに独立であるように、上側ゲートへの第１の電気接続を確立する第１のコンタクト及び少なくとも１つの底部ゲートへの第２の電気接続を確立する第２のコンタクトを形成することと、を含む。

【0009】

１つの例示的態様において、材料を除去することは、エッチングプロセスによって複数の材料除去領域内の材料を除去することを含む。

【0010】

１つの例示的態様において、複数の材料除去領域内の材料を除去することは、単一のエッチングプロセスによって各材料除去領域において同時に発生する。

【0011】

１つの例示的態様において、複数の材料除去領域内の材料を除去することは、少なくとも１つのディフュージョンブレーク、少なくとも１つの縦方向カット、又は少なくとも１つの横方向カットを生成する。

【0012】

１つの例示的態様において、少なくとも１つのディフュージョンブレークは、第１のターゲット構造の少なくとも１つのダミーゲートを完全に切り開くシングルディフュージョンブレークである。

【0013】

１つの例示的態様において、少なくとも１つのディフュージョンブレークは、少なくとも１つの横方向カットに垂直に延びる。

【0014】

１つの例示的態様において、第１のターゲット構造は、少なくとも１つの上側ゲート及び少なくとも１つの底部ゲートの両方から離隔され、且つ少なくとも１つの上側ゲート及び少なくとも１つの底部ゲートの両方に平行な、少なくとも１つの共通ゲートをさらに含み、少なくとも１つの横方向カットは、共通ゲート、少なくとも１つの上側ゲート、及び少なくとも１つの底部ゲートを通って下方向に延びて、それぞれのゲートの終端を形成する。

【0015】

１つの例示的態様において、方法は、第１のターゲット構造を形成することが、少なくとも１つの底部ゲートをメタライゼーションによって形成することと、少なくとも１つの底部ゲートの上面に誘電材料を堆積して誘電体層を形成することと、少なくとも１つの上側ゲートをメタライゼーションによって形成することと、をさらに含むことをさらに含む。

【0016】

１つの例示的態様において、少なくとも１つの上側ゲートは、第１の上側ゲート及び第２の上側ゲートを含み、少なくとも１つの縦方向カットは、第１の縦方向カット及び第２の縦方向カットを含み、第１の縦方向カットは、第１の上側ゲートにおいて形成され、第２の縦方向カットは、第２の上側ゲートにおいて形成される。

【0017】

１つの例示的態様において、第１の縦方向カット及び第２の縦方向カットは、第１のターゲット構造の対向する側に形成される。

【0018】

１つの例示的態様において、第１のコンタクト及び第２のコンタクトは、第１のターゲット構造の上面から少なくとも１つの上側ゲート及び少なくとも１つの底部ゲートまでそれぞれ延びる。

【0019】

１つの例示的態様において、少なくとも１つの上側ゲートは、Ｎ型電界効果トランジスタ（ＦＥＴ）の一部であり、且つ少なくとも１つの底部ゲートは、Ｐ型ＦＥＴの一部であるか、又は少なくとも１つの上側ゲートは、Ｐ型ＦＥＴの一部であり、且つ少なくとも１つの底部ゲートは、Ｎ型ＦＥＴの一部である。

【0020】

１つの例示的態様において、第１のターゲット構造は、少なくとも１つの共通ゲートをさらに含み、方法は、少なくとも１つの共通ゲートへの第３の電気接続を確立する第３のコンタクトを形成することをさらに含む。

【0021】

１つの例示的態様において、第３のコンタクトを形成すること、第１のコンタクトを形成すること、及び第２のコンタクトを形成することは、同時に発生する。

【0022】

１つの例示的態様において、３Ｄ半導体デバイスは、少なくとも１つの上側ゲートと、少なくとも１つの底部ゲートと、少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとの間に配置され、且つ少なくとも１つの上側ゲートと少なくとも１つの底部ゲートとを分離する誘電体層と、少なくとも１つの上側ゲートへの電気接続を確立する第１のコンタクトと、少なくとも１つの底部ゲートへの電気接続を確立する第２のコンタクトと、を含み、第１のコンタクト及び第２のコンタクトは、互いに独立している。

【0023】

１つの例示的態様において、少なくとも１つの上側ゲートへの電気接続は、少なくとも１つの底部ゲートへの電気接続から独立している。

【0024】

１つの例示的態様において、少なくとも１つの上側ゲートは、誘電体層が間に配置されて、少なくとも１つの底部ゲート上に積層される。

【0025】

１つの例示的な態様において、３Ｄ半導体デバイスは、少なくとも１つの共通ゲートと、少なくとも１つの共通ゲートへの電気接続を確立する少なくとも１つの第３のコンタクトと、をさらに含み、第１のコンタクト、第２のコンタクト、及び第３のコンタクトが、それぞれのゲートの上面に対して下向きにそれぞれ延びる。

【0026】

１つの例示的態様において、少なくとも１つの上側ゲートは、Ｎ型ＦＥＴの一部であり、且つ少なくとも１つの底部ゲートは、Ｐ型ＦＥＴの一部であるか、又は少なくとも１つの上側ゲートは、Ｐ型ＦＥＴの一部であり、且つ少なくとも１つの底部ゲートは、Ｎ型ＦＥＴの一部である。

【0027】

１つの例示的態様において、少なくとも１つの共通ゲートは、Ｎ型ＦＥＴ及びＰ型ＦＥＴを含む相補型電界効果トランジスタ（ＣＦＥＴ）の一部である。

【0028】

この概要のセクションは、本開示又は特許請求の範囲に記載される本発明の全ての実施形態及び／又は一層新規な態様を指定するわけではないことに留意されたい。代わりに、この概要は、異なる実施形態及び従来技術に対する新規性の対応点についての予備的な考察のみを提供する。本発明及び実施形態のさらなる詳細及び／又は可能な観点について、読者は、以下でさらに議論される本開示の詳細な説明のセクション及び対応する図を参照されたい。

【0029】

添付の図面と併せて考慮されると、以下の詳細な説明を参照することによって本発明がよりよく理解されるようになるため、本発明及びその付随する利点の多くについてのより完全な理解が容易に得られることになる。

【図面の簡単な説明】

【0030】

【図1A】従来の横並びのデバイスレイアウトを折り畳むことによってＣＦＥＴデバイスを得る方法の基本概念を示す。

【図1B】従来の折り畳みＣＦＥＴデバイスの断面図を示す。

【図1C】従来の横並びの６Ｔレイアウト（左）が折り畳まれて５Ｔ ＣＦＥＴレイアウト（右）が得られ得る方法を上平面レイアウト図で示す。

【図2A】共有の共通Ｎゲート及びＰゲート並びに独立Ｎゲート及びＰゲートを有し、且つ本開示の例示的態様による、従来の横並びのＣＭＯＳロジックセルレイアウトを示す。

【図2B】本開示の例示的態様による、図２ＡのＣＭＯＳロジックセルの断面を示す。

【図3A】共有の共通Ｎゲート及びＰゲート並びに独立Ｎゲート及びＰゲートを有し、且つ本開示の例示的態様による、ＣＦＥＴ ＣＭＯＳロジックセルを示す。

【図3B】本開示の例示的態様による、図３ＡのＣＦＥＴ ＣＭＯＳロジックセルの断面を示す。

【図4A】共通及び独立両方のＮ＆Ｐゲートが必要とされ、且つ本開示の例示的態様による、ＣＦＥＴ ＣＭＯＳロジックセルのための「鳥瞰図」レイアウトを示す。

【図4B】本開示の例示的態様による、図４ＡのＣＦＥＴ ＣＭＯＳロジックセルの直線Ａ－Ａに沿った断面図を示す。

【図4C】本開示の例示的態様による、図４ＡのＣＦＥＴ ＣＭＯＳロジックセルの直線Ｂ－Ｂに沿った断面図を示す。

【図5A】本開示の例示的態様による、図４Ａ～図４Ｃのセルの構造を生成するために使用されるパターニングステップの「鳥瞰図」レイアウトを示す。

【図5B】本開示の例示的態様による、図４Ａ～図４Ｃのセルの構造を生成するために使用される代替パターニングステップの「鳥瞰図」レイアウトを示す。

【図6A】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第１の段階の等角図を示す。

【図6B】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第２の段階の等角図を示す。

【図6C】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第３の段階の等角図を示す。

【図7A】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第４の段階の等角図を示す。

【図7B】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第５の段階の等角図を示す。

【図7C】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第６の段階の等角図を示す。

【図8A】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の代替の第４の段階の等角図を示す。

【図8B】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の代替の第５の段階の等角図を示す。

【図9A】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第７の段階の等角図を示す。

【図9B】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第８の段階の等角図を示す。

【図9C】本開示の例示的態様による、ターゲット集積構造を生産する方法の間の生産の第９の段階の等角図を示す。

【発明を実施するための形態】

【0031】

以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。本開示を簡略化するために、構成要素及び配置の特定の例を以下に記載する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。例えば、以下に続く説明における第２の特徴の上方又は上での第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触し得ないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは、簡潔さ及び分かり易さを目的としており、議論する各種の実施形態及び／又は構成間の関係についてそれ自体言及するものではない。さらに、「下方」、「下の」、「下側」、「上方」、「上側」など、空間的関係を指す用語は、ある要素又は特徴と、別の要素又は特徴との関係を図示のように記述するために、記述を容易にするように本明細書で用いられ得る。空間的関係を指す用語は、図面に示されている向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、向きを変える（９０度回転するか又は他の向きにする）ことができ、本明細書で用いられる空間的関係を指す記述子も同様に適宜解釈され得る。

【0032】

本明細書で用いられる「基板」若しくは「ターゲット基板」又は「構造」若しくは「ターゲット構造」は、本発明に従って処理される物体を総称して指している。基板又は構造は、デバイス、特に半導体デバイス又は他の電子デバイスの任意の材料部分又は構造を含んでよく、例えば、半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であってもよい。したがって、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ任意のそのような層若しくはベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示を目的としたものに過ぎない。

【0033】

１つの例示的態様において、本明細書で説明される半導体デバイス及び半導体デバイスの製造方法は、同一ロジックセル設計において共通及び独立両方のＮゲート及びＰゲートを有する。これは、ＳＲＡＭ及びロジックスタンダードセルのための効率的な設計を提供する。本明細書で説明される技術及び実施例は、また、ＣＦＥＴプラットフォームにおいてこの有益な機能性を可能にすると同時に、プロセスの複雑性及びコストを最適化する、製作方法に関する。本明細書で説明される例示的態様は、ゲートを形成するために、独立底部ゲート及び上側ゲートの形成を、セル境界におけるシングルディフュージョンブレーク及びポリライン終端の形成と組み合わせる。１つの例示的態様によれば、複雑性を低下させるようにこれら３つの別個の特徴の同時形成を可能にすると同時に、共有コンタクトを有する共通ゲート及び独立コンタクトを有する独立ゲートを有効にする、プロセスステップのセットについて説明される。

【0034】

当然のことながら、本明細書で説明されるような異なるステップの議論の順序は、明確にするために提示されている。一般に、これらのステップは、任意の好適な順序で実行され得る。加えて、本明細書における様々な特徴、技術、構成などのそれぞれが本開示の様々な箇所で説明されている場合があるが、それらの概念のそれぞれは、互いに独立して又は互いに組み合わされて実行され得ることが意図されている。したがって、本発明は、多くの異なる方法で具現化及び検討することができる。

【0035】

設計及び性能の観点から、２つの相補型デバイスを互いの上面上で折り畳むことによって、大幅なスケーリングの利益がもたらされる。しかしながら、理解されるように、必要なＣＦＥＴ接続性を伴って別のデバイスの上面に１つのデバイスを積層するために、対応する製作プロセス及び集積化にさらなる複雑性及び負荷がかかる。この追加の複雑性は、このような技術のコスト増加に換算され、コストは、スケーリング及び性能と同様に重要である。

【0036】

加えて、従来の２Ｄ設計用の従来の集積スキームを用いてＣＭＯＳロジックを得るために、Ｎトランジスタ及びＰトランジスタは横並びに置かれ、ＣＭＯＳを大いに成功させた相補型機能を実現するために共通ゲートを共有する。従来の２Ｄ設計の大半は、共通ゲートを共有するＮトランジスタ及びＰトランジスタを含むが、図２Ａ及び図２Ｂに示されるように、Ｎゲート及びＰゲートが互いに独立していることを必要とする、いくつかの重要なロジックセルが存在する。

【0037】

独立及び共有の両方のＮゲート及びＰゲートの両方を含むことは、著しい設計スケーリングケイパビリティを可能にし、したがって、高度な技術ロジック設計に有益である。図２Ａに示されるように、２Ｄ設計では、Ｎゲート及びＰゲートを分離することは簡単である。図２Ａは、ゲート１０２、ダミーゲート１０１、横方向カット１１２、中央カット１１３、及び活性層１１０を示す。例えば、所望の場所、典型的にはセルの真ん中でＮゲート及びＰゲートを切断するために、形状は、中央カット１１３によってゲート１０２から切り抜かれる。図２Ｂは、結果となる共通Ｎゲート及びＰゲート（図の上部）及び分離したＮゲート及びＰゲート（図の下部）の断面を示す。

【0038】

しかしながら、ＣＦＥＴにおいて、３Ｄ設計ではＮデバイス及びＰデバイス、並びにそれらのゲートが互いの上面上にある、即ちＮゲート及びＰゲートはもはや横並びでないため、この機能性を提供するのはより複雑である。ここでＮからＰまでの分離空間は、水平面ではなく垂直面に作られなければならず、底部ゲート及び上側ゲートは、局所相互接続によって独立してコンタクトされる必要がある。本開示に従って説明される技術は、Ｐ上にＮ、Ｎ上にＰ、Ｎ上にＮ、Ｐ上にＰの構成及びＳＲＡＭ設計にも適用し得ることを理解されたい。説明を容易にするために、本開示は、ＣＦＥＴ設計に非限定的な参照を行う。しかしながら、本明細書で説明される技術は、垂直積層されたトランジスタを有する任意の半導体デバイスに適用し得る。

【0039】

図３Ａ～図３Ｂは、垂直積層されたＣＦＥＴ設計において共通Ｎゲート及びＰゲート並びに独立Ｎゲート及びＰゲートを実現することの固有の困難性を示す。図３Ａは、共有の共通Ｎゲート及びＰゲート１０２を有し、且つ独立Ｎゲート及びＰゲート１０３を有するＣＦＥＴ ＣＭＯＳロジックセルを示す。図３Ｂは、ＣＦＥＴにおいて独立底部ゲート及び上側ゲートを形成及びコンタクトすることの固有の困難性を示して、直線Ａ－Ａに沿った断面を示す。図３Ｂは、活性層１１０、ゲート１０２、及びコンタクト１０８を示す。２つの主な問題が示されている。１つの課題は、上側及び底部独立ゲートを形成するために互いからゲートを電気的に分離する方法である。第２の課題は、各ゲートをそれ以外から独立して、且つロバストに接続する方法である。本開示は、この機能性を可能にすると同時に、合理的且つ競争力の高いプロセスコストに達するために、最小限の複雑性でこれら２つの問題を有利に解決する。

【0040】

本開示は、共通及び独立の両方のＮゲート及びＰゲートを同一のセル設計上で組み合わせる。この組み合わせは、ＳＲＡＭ及びロジックスタンダードセルのための効率的な設計を有利に提供する。本明細書で説明される技術は、また、ＣＦＥＴプラットフォームにおいてこの有益な機能性を可能にすると同時に、プロセスの複雑性及びコストを最適化する、製作方法に関する。本明細書で説明される例示的態様は、独立底部ゲート及び上側ゲートの形成を、セル境界におけるディフュージョンブレーク及びポリライン終端の形成と組み合わせる。別の例示的態様によれば、プロセスステップのセットは、複雑性を低下させるようにこれら３つの別個の特徴の同時形成を可能にすると同時に、共有コンタクトを有する共通ゲート及び独立コンタクトを有する独立ゲートを有効にするために共通化される。

【0041】

ここで図４Ａ～図４Ｃを参照すると、図４Ａは、共通及び独立の両方のＮゲート及びＰゲートが存在するＣＦＥＴ ＣＭＯＳロジックセル１０のためのレイアウトを示す。ＣＦＥＴ ＣＭＯＳロジックセル１０は、ダミーゲート１０１（ページ内への方向で、第１の材料除去領域１０４の下に位置する）、多結晶シリコン（「ポリ」）ゲート１０２、独立Ｎゲート及びＰゲート１０３、第１の材料除去領域１０４、第２の材料除去領域１０６、コンタクト１０８、シリコンでできた活性層１１０、第３の材料除去領域１１２、及びＮ／Ｐゲート分離領域１１４を含む。図４Ａに示されるように、ゲート１０２は、セル１０をわたって延び、セルの３Ｄ構造に起因する多層構成である。即ち、図４Ｂに示されるように、Ｎ型及びＰ型ＦＥＴＳは、互いの上面上に積層される。１つの例示的態様において、第１の材料除去領域１０４は、隣接セルからセル１０を分離するためにセル１０の（図４Ａにおける方向として）左端及び右端においてセルを通って作られたカットである。第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２は、それぞれ、図４Ａに示される形状によって表現されるが、それぞれのカット領域を画定するために、他の形状が用いられてもよい。１つの例示的態様において、第１の材料除去領域１０４は、セル１０の右端及び左端においてディフュージョンブレークを形成する。１つの例示的態様において、第２の材料除去領域１０６は、（図４Ａにおける方向として）セル１０の上部及び底部においてポリゲート１０２を横切って延びる。１つの例示的態様において、第３の材料除去領域１１２は、隣接する独立Ｎゲート及びＰゲート１０３の上部及び底部に位置する。コンタクト１０８は、ゲート１０２への電気接続を確立する。図４Ａにおいて太い境界で区切られている電気分離領域１１４は、必要な場合に上部（Ｎ又はＰ）ゲート及び底部（Ｎ又はＰ）ゲートを分離するために用いられる。

【0042】

独立Ｎゲート及びＰゲート１０３の最終構造は、セル境界におけるゲート１０２、１０３の終端と同様に、図４Ｂに示され得る。図４Ｂは、それらのそれぞれのコンタクトを有する独立の絶縁された上側ゲート及び底部ゲートの最終構造を示す、直線Ａ－Ａに沿った断面図である。第２の材料除去領域１０６によって生成されるゲート１０２の終端１１６が示され得る。図４Ｂは、また、上側ゲート１０３ａ及び底部ゲート１０３ｂの間に形成され、上側ゲート１０３ａ及び底部ゲート１０３ｂを分離する誘電体分離層１１８を示す。示され得るように、誘電体分離層１１８及び第３の材料除去領域１１２の存在によって、底部ゲート１０３ｂへのアクセスを可能にするために、上側ゲート１０３ａの一部の制御された除去が可能となる。

【0043】

図４Ｂに示されるように、コンタクト１０８は、上側ゲート１０３ａ及び底部ゲート１０３ｂに接続する。よって、上側ゲート１０３ａ及び底部ゲート１０３ｂに対して独立した接続が確立され得る。１つの例示的態様によれば、上側ゲート１０３ａはＰゲートであり、底部ゲート１０３ｂは、Ｎゲートである。したがって、Ｎゲート及びＰゲートが、セル１０において独立して接続される。別の例示的態様において、上側ゲート１０３ａはＮゲートであり、底部ゲート１０３ｂはＰゲートである。他の例示的態様では、上側ゲート１０３ａ及び底部ゲート１０３ｂは、両方がＰゲート、両方がＮゲート、又はゲートタイプの任意の他の組み合わせであってもよい。

【0044】

図４Ｃは、活性層１１０に沿う直線Ｂ－Ｂに沿った断面を示す。図４Ｃにおいて、独立上側ゲート１０３ａ、１０３ｃ及び独立底部ゲート１０３ｂ、１０３ｄ、並びに誘電体分離層１１８並びに左及び右のセル境界における第１の材料除去領域１０４が示され得る。

【0045】

図５Ａ及び５Ｂは、図４Ａ～４Ｃに示される最終構造を形成するために用いられるセル１０内の第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２を示す。言い換えると、図４Ａ～図４Ｃに示される構造は、異なるパターンが次々に記憶層に転写され、最終構造に全て転写される（図５Ａ参照）か又は単一パターンに全てマージされる（図５Ｂ参照）、複数のパターニングステップのシーケンス（例えば、第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２）を通して実現され得る。よって、第１の材料除去領域１０４、第２の材料除去領域１０６、第３の材料除去領域１１２のためのパターニングステップは、マルチパターニングシーケンスにおいて行われてもよく、又は単一パターニングステップにおいてマージされてもよい（図５Ｂにおいてマージされた材料除去領域１２０として示される）。

【0046】

図６Ａ～図８Ａは、本開示の例示的態様による、半導体デバイスの製造方法の間の集積構造の様々な段階を示す。

【0047】

図６Ａ～図６Ｃは、本発明の例示的態様による、第１のターゲット構造１００を生産する方法の様々な段階の等角断面図を示す。最初に、図６Ａに示されるように、従来のリプレースメントメタルゲート（ＲＭＧ）及びゲートオールアラウンド（ＧＡＡ）ステップに続いて、底部ゲート１０２ｂがメタライズされる。次いで、図６Ｂに示されるように、Ｎゲート及びＰゲート間の分離が必要である領域、誘電体層１１８は、その際底部ゲート１０３ｂをキャップするように堆積される。最後に、図６Ｃに示されるように、上側ゲート１０３ａは、誘電体層１１８の上にそのメタライゼーションを受ける。当業者は、従来のパターニング技術でＮ／Ｐ分離マスク又は他の類似のプロセスを用いて、これがどのようにして完成され得るかを理解し得る。分離領域１１４の外側の領域において、ゲート１０２は、ゲート１０２のメタライゼーションによって接続されて、共通の共有Ｎ／Ｐゲート１０２を実現する。

【0048】

図７Ａ～７Ｃは、最終パターンが第２のターゲット構造２００ａに転写され、且つ本開示の例示的態様による、第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２のパターニングを示す等角断面図を示す。例示的態様において、第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２のパターニングの１つの目的は、ゲート１０２が部分的に除去されるようにゲート１０２をエッチングすることである。図７Ａから図７Ｃに順次進むと、結合されたパターンが、ターゲット構造に転写される。１つの例示的態様において、転写は、３つの材料除去領域全てにおいてゲート及びチャネル材料を同時に除去するためのドライエッチングを含む。第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２は共に、独立Ｎゲート及びＰゲート、ゲート終端、並びにディフュージョンブレークを形成する。図７Ａ～図７Ｃに示されるように、エッチングは、全てのゲート及びチャネル材料をそれらが露出されている（覆われていない）場合に除去する。さらに、独立ゲート領域（例えば、分離領域１１４）において、上側ゲート１０３ａと底部ゲート１０３ｂと間の誘電体分離層１１８は、選択的ハードマスクとしても用いられる。したがって、上側ゲート１０３ａのその部分は、ロバストに且つ確実に除去されてもよく、底部ゲート１０３ｂは、完全に保存され、また同時に、全てのゲート材料が、図４Ｂ及び図４Ｃに示されるように、２つの他の領域（例えば、第１の材料除去領域１０４及び第２の材料除去領域１０６）において上部から底部に移動される。したがって、図６Ａ～６Ｃに示されるステップのために、第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２が、マージされた材料除去領域１２０（図５Ｂに記載される）によって表される１つのエッチングにおいて転写され得る。エッチングプロセスが完了すると、生成されたキャビティは、誘電体１２６（窒化ケイ素（ＳｉＮ）、オキシ炭化ケイ素（ＳｉＯＣ）、又は類似のもの）で充填される。

【0049】

図４Ａ～図４Ｃ及び図７Ａ～図７Ｃに示されるように、１つの例示的態様において、第３の材料除去領域１１２は、ゲートを暴露するだけでなく、トランジスタのソース及びドレイン（ＳＤ）領域１２４の一部を暴露する。これは、ＳＤ領域１２４におけるエッチングが、ＳＤを覆っている誘電体層のいくらか、又は全てを除去して、図７Ｂに示されるように局所相互接続を潜在的に暴露し得ることを意味する。同様に、ＳＤ局所相互接続は、また、選択的ハードマスクとして機能し、且つ相互接続を保護する誘電体層でキャップされ得る。

【0050】

図８Ａ及び図８Ｂは、最終パターンが代替の第２のターゲット構造２００ｂに転写され、且つ本開示の別の例示的態様による、第１の材料除去領域１０４、第２の材料除去領域１０６、及び第３の材料除去領域１１２の自己整列パターニングを示す断面基板セグメントを示す。図８Ａ及び図８Ｂは、使用されるエッチングが酸化物に対して選択的である、７Ｂ及び７Ｃの可能な変形を表す。自己整列特徴は、（図８Ａに示されるように）ｘ軸におけるアライメント性能についての要件を緩和することによって、さらなる集積ロバスト性をもたらす。他の例示的態様において、エッチングのために異なる材料が選択されてもよく、エッチングの化学的性質は、所望のエッチング選択比に対して選択されてもよい。図８Ｂにおいて、図８Ａで形成されたカットが、誘電体材料１２６（窒化ケイ素（ＳｉＮ）、オキシ炭化ケイ素（ＳｉＯＣ）、又は類似のもの）で充填される。

【0051】

図７Ｃ及び図８Ｂに（それぞれ）示されるターゲット構造２００ａ／２００ｂを形成した後、図９Ａ～図９Ｃに示されるように、ミドルオブライン（ＭＯＬ）が形成され得る。

【0052】

図９Ａ～図９Ｃは、第３のターゲット構造３００を形成するプロセスの間に様々な段階で断面基板セグメントを示す。図９Ａは、ゲートがリプレースメントメタルゲートモジュール（ＲＭＧ、犠牲キャップ層、「ｓａｃ ｃａｐ」、又は「窒化物ｓａｃ ｃａｐ」）において誘電体層１２６でキャップされた後の構造を示す。誘電体層１２６は、例えば、酸化シリコン、又は他の誘電体材料でできていてもよい。図９Ａにおいて、金属層がターゲット構造上にパターニングされ、転写された後の構造３００が示されている。

【0053】

図９Ｂ及び図９Ｃから、各ゲート間の上面の高さの相対差にかかわらず、全てのゲート（即ち、共通Ｎ＆Ｐゲート１０２ｃ、底部ゲート１０２ｂ、及び上側ゲート１０２ａ）についてコンタクト１０８が同時に形成されることが分かる。即ち、図９Ｂに示されるように、上側ゲート１０２ａ及び共通ゲート１０２ｃの上面が、実質的に同じ高さに位置し、一方、底部ゲート１０２ｂの上面は、より低い高さに位置する。ゲート１０２ａ、１０２ｂ、１０２ｃと、これらの異なる領域内のコンタクトとの間に適切なコンタクトを形成することは、ホール形成中の誘電体ドライエッチング制御及び選択比に依存する。共通ゲート１０２ｃ及び上側ゲート１０２ａの上面が露出されると、実質的なオーバエッチング（約４ｘ）が、エッチングを継続して底部ゲート１０２ｂのためのコンタクトホール形成を形成するために用いられ、高い又は非常に高いエッチング選択比に起因して共通ゲート１０２ｃ及び上側ゲート１０２ａの既に露出された材料には影響がないか、又は限定された影響がある。１つの例示的態様によれば、底部ゲートがコンタクトされる必要がある領域において、Ｎ及びＰ分離誘電体層が底部ゲートポリコンタクトホール形成中に露出されるように、第１のエッチングが選択される。即ち、分離誘電体層１１８は、エッチングストップ層として機能し、エッチングの化学的性質は、その際分離誘電体を開くために切り替えられてもよく、底部ゲート１０２ｂへのアクセスを提供してもよい。この例示的態様では、ポリコンタクトに対してマスクが１つだけ使用されて、著しいコスト低下を可能にする一方、他の方法は、より多くのマスク、及びしたがってコスト増加を必要とすることに留意されたい。

【0054】

したがって、本明細書で説明される技術は、有益な特徴を有する、ＣＦＥＴ技術を含む３Ｄトランジスタを提供する。本明細書で説明される特徴は、独立してコンタクトされる底部ゲート及び／若しくは上側（又はＮ＆Ｐ、Ｐ＆Ｎ、Ｎ＆Ｎ、若しくはＰ＆Ｐ）ゲートを提供して、共通底部及び上部（又はＮ＆Ｐ、Ｐ＆Ｎなど）ゲートも有効にする。設計機能性は、重要であるが、同様に技術コスト及び複雑性も重要である。本明細書で説明される例示的態様の技術は、コスト及び複雑性を低下させるように重要なプロセス集積モジュールを最適化する。

【0055】

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。記載の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。追加の実施形態では、様々な追加の動作が実行されてもよく、且つ／又は説明された動作が省略されてもよい。

【0056】

当業者であれば、本発明の同じ目的を達成しながら、上で説明した技術の動作に対してなされる多くの変形形態が存在し得ることも理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の上述の説明は、限定することを意図したものではない。

【0057】

明らかに、上述の教示に照らして本発明の多くの修正形態及び変形形態が可能である。したがって、添付の特許請求の範囲内において、本発明は、本明細書で具体的に記載されたもの以外の方法で実施され得ることを理解されたい。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【国際調査報告】