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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-14
(54)【発明の名称】トランジスタのヒ素拡散プロファイルエンジニアリング
(51)【国際特許分類】
H01L 21/336 20060101AFI20221006BHJP
H01L 21/205 20060101ALI20221006BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301F
H01L29/78 301S
H01L21/205
H01L29/78 301Y
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022505425
(86)(22)【出願日】2020-07-01
(85)【翻訳文提出日】2022-03-25
(86)【国際出願番号】 US2020040535
(87)【国際公開番号】W WO2021021381
(87)【国際公開日】2021-02-04
(31)【優先権主張番号】62/881,710
(32)【優先日】2019-08-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】リウ， パトリシア エム．
(72)【発明者】
【氏名】チャン， フローラ フォン－ソン
(72)【発明者】
【氏名】イェー， ジーユエン
【テーマコード（参考）】
5F045
5F140
【Ｆターム（参考）】
5F045AA06
5F045AB02
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5F045AC05
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5F045AD10
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5F140BH27
5F140BK02
5F140BK18
5F140CB04
(57)【要約】
本開示の実施形態は、ソース／ドレインエクステンションの形成方法に関するものである。一実施形態では、ｎＭＯＳデバイスの形成方法は、半導体フィンの第１の部分上にゲート電極及びゲートスペーサを形成することと、側壁及び底部を露出させるために、半導体フィンの第２の部分を除去することと、側壁及び底部にヒ化シリコン（Ｓｉ：Ａｓ）層を形成することと、Ｓｉ：Ａｓ層にソース／ドレイン領域を形成することとを含む。Ｓｉ：Ａｓ層の堆積及びソース／ドレイン領域の形成中に、ヒ素ドーパントはＳｉ：Ａｓ層からゲートスペーサの下方に位置する半導体フィンの第３の部分に拡散し、第３の部分はドープされたソース／ドレインエクステンション領域となる。Ｓｉ：Ａｓ層を利用することで、ソース／ドレインエクステンション領域のドーピングが制御され、チャネル領域へのドーパントの拡散が抑えられる一方で、接触抵抗が低減する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
トランジスタであって、チャネル領域上に配置されたゲート電極構造と、
前記チャネル領域に隣接して配置されたヒ素がドープされたソース／ドレインエクステンション領域と、
前記ソース／ドレインエクステンション領域に配置されたヒ素がドープされたシリコン層と、
前記ヒ素がドープされたシリコン層に配置されたソース／ドレイン領域と
を備える、トランジスタ。
【請求項2】
前記ゲート電極構造は、ゲート電極層、ゲート誘電体層、及びゲートスペーサを含む、請求項１に記載のトランジスタ。
【請求項3】
前記ゲートスペーサは、前記ソース／ドレインエクステンション領域上に配置される、請求項２に記載のトランジスタ。
【請求項4】
前記ソース／ドレインエクステンション領域は、第１のドーパント濃度を有する第１のドープされた半導体材料を含む、請求項３に記載のトランジスタ。
【請求項5】
前記ソース／ドレイン領域は、前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する第２のドープされた半導体材料を含む、請求項４に記載のトランジスタ。
【請求項6】
前記第１のドープされた半導体材料のドーパントは、前記第２のドープされた半導体材料のドーパントと同じである、請求項５に記載のトランジスタ。
【請求項7】
前記第１のドープされた半導体材料のドーパントは、前記第２のドープされた半導体材料のドーパントとは異なる、請求項５に記載のトランジスタ。
【請求項8】
トランジスタの形成方法であって、側壁及び底部を露出させるために、半導体フィンの第１の部分を除去することであって、前記半導体フィンの第２の部分はゲート電極構造の下方に配置されている、半導体フィンの第１の部分を除去することと、
エピタキシャル堆積プロセスにより、前記側壁及び前記底部にヒ素がドープされたシリコン層を形成することと、
前記半導体フィンの第２の部分にヒ素をドープしながら、前記ヒ素がドープされたシリコン層にソース／ドレイン領域を形成することと
を含む方法。
【請求項9】
前記半導体フィンの第１の部分の除去は、異方性エッチングプロセスによって行われる、請求項８に記載の方法。
【請求項10】
前記エピタキシャル堆積プロセス中のチャンバ圧力が、約１Ｔｏｒｒから約６００Ｔｏｒｒの範囲である、請求項８に記載の方法。
【請求項11】
前記エピタキシャル堆積プロセス中の堆積温度が、約５００℃から約７００℃の範囲である、請求項１０に記載の方法。
【請求項12】
前記エピタキシャル堆積プロセス中に、シリコン含有前駆体及びヒ素含有前駆体をプロセスチャンバに流すことを更に含む、請求項１１に記載の方法。
【請求項13】
選択的エピタキシャル堆積プロセスを達成するために、前記エピタキシャル堆積プロセス中に前記プロセスチャンバにエッチング液を流すことを更に含む、請求項１２に記載の方法。
【請求項14】
前記ヒ素がドープされたシリコン層の形成中及び／又は前記ソース／ドレイン領域の形成中に、前記半導体フィンの第２の部分をドープすることを更に含む、請求項８に記載の方法。
【請求項15】
前記第２の部分が、約１Ｅ１７原子／ｃｍ３から約２Ｅ２０原子／ｃｍ３の範囲のドーパント濃度を有する、請求項１４に記載の方法。
【請求項16】
複数の命令を記憶している非一過性コンピュータ可読記憶媒体であって、前記複数の命令は、側壁及び底部を露出させるために、半導体フィンの第１の部分を除去するプロセスであって、前記半導体フィンの第２の部分はゲート電極構造の下方に配置されている、半導体フィンの第１の部分を除去するプロセスと、
エピタキシャル堆積プロセスにより、前記側壁及び前記底部にヒ素がドープされたシリコン層を形成するプロセスと、
前記半導体フィンの第２の部分にヒ素をドープしながら、前記ヒ素がドープされたシリコン層にソース／ドレイン領域を形成するプロセスと
を実行するように、処理システムの構成要素を制御する命令を含む、非一過性コンピュータ可読記憶媒体。
【請求項17】
前記半導体フィンの第１の部分の除去は、異方性エッチングプロセスによって行われる、請求項１６に記載の非一過性コンピュータ可読記憶媒体。
【請求項18】
前記エピタキシャル堆積プロセス中のチャンバ圧力が、約１Ｔｏｒｒから約６００Ｔｏｒｒの範囲である、請求項１６に記載の非一過性コンピュータ可読記憶媒体。
【請求項19】
前記エピタキシャル堆積プロセス中の堆積温度が、約５００℃から約７００℃の範囲である、請求項１８に記載の非一過性コンピュータ可読記憶媒体。
【請求項20】
前記ヒ素がドープされたシリコン層の形成中及び／又は前記ソース／ドレイン領域の形成中に前記半導体フィンの第２の部分をドープすることを更に含む、請求項１９に記載の非一過性コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、概して、トランジスタの形成方法に関し、より具体的には、ソース／ドレインエクステンションの形成方法に関するものである。
【背景技術】
【0002】
［０００２］トランジスタは、ほとんどの集積回路の主要な構成要素である。トランジスタの駆動電流、つまり速度はトランジスタのゲート幅に比例するため、一般に高速なトランジスタには大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度はトレードオフの関係にあり、最大限の駆動電流と最小限のサイズを有するトランジスタという相反する目標に取り組むために、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）が開発された。ＦｉｎＦＥＴは、トランジスタの設置面積を大幅に増加させることなくトランジスタのサイズを大きくできるフィン型のチャネル領域で特徴づけられ、現在、多くの集積回路に適用されている。しかしながら、ＦｉｎＦＥＴにはまだ幾つかの欠点がある。
【0003】
［０００３］例えば、ｎチャネル型金属酸化膜半導体（ｎＭＯＳ）デバイスでは、リンが高濃度にドープされた（doped）シリコン（Ｓｉ：Ｐ）領域からチャネルへのリン原子の強い拡散が、小型のＦｉｎＦＥＴでは懸念される。したがって、リン原子の濃度が高いほど接触抵抗が非常に低くなり、ＦｉｎＦＥＴのソース及びドレイン領域の抵抗率が有益に低減し得るが、ソース／ドレインエクステンションからチャネルにリン原子が拡散するリスクが、特に寸法の小さいＦｉｎＦＥＴでは大幅に増加することになる。
【0004】
［０００４］そのため、改良されたトランジスタの形成方法が必要とされている。
【発明の概要】
【0005】
［０００５］本開示の実施形態は、概して、トランジスタの形成方法に関し、より具体的には、ソース／ドレインエクステンションの形成方法に関するものである。一実施形態では、トランジスタは、チャネル領域上に配置されたゲート電極構造と、チャネル領域に隣接して配置されたヒ素がドープされたソース／ドレインエクステンション領域と、ソース／ドレインエクステンション領域に配置されたヒ素がドープされたシリコン層と、ヒ素がドープされたシリコン層に配置されたソース／ドレイン領域とを含む。
【0006】
［０００６］別の実施形態では、トランジスタの形成方法は、側壁及び底部を露出させるために、半導体フィンの第１の部分を除去することであって、半導体フィンの第２の部分はゲート電極構造の下方に配置されている、半導体フィンの第１の部分を除去することを含む。本方法は更に、選択的エピタキシャル堆積プロセスにより、側壁及び底部にヒ素がドープされたシリコン層を形成することと、半導体フィンの第２の部分にヒ素をドープしながら、ヒ素がドープされたシリコン層にソース／ドレイン領域を形成することとを含む。
【0007】
［０００７］別の実施形態では、複数の命令を記憶している非一過性コンピュータ可読記憶媒体であって、複数の命令は、側壁及び底部を露出させるために、半導体フィンの第１の部分を除去するプロセスであって、半導体フィンの第２の部分はゲート電極構造の下方に配置されている、半導体フィンの第１の部分を除去するプロセスを実行するために処理システムの構成要素を制御する命令を含む。本プロセスは更に、選択的エピタキシャル堆積プロセスにより、側壁及び底部にヒ素がドープされたシリコン層を形成することと、半導体フィンの第２の部分にヒ素をドープしながら、ヒ素がドープされたシリコン層にソース／ドレイン領域を形成することとを含む。
【0008】
［０００８］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は例示的な実施形態を単に示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、他の等しく有効な実施形態も許容しうることに留意されたい。
【図面の簡単な説明】
【0009】
【図1】本開示の実施形態に係るＦｉｎＦＥＴの概略斜視図である。
【発明を実施するための形態】
【0010】
［００１４］理解を容易にするために、可能な限り、図面に共通の同一要素を示すのに同一の参照番号を使用している。一実施形態の要素及び特徴は、更に詳述することなく、他の実施形態に有益に組み込まれ得ると考えられる。
【0011】
［００１５］本開示の実施形態は、ソース／ドレインエクステンションの形成方法に関するものである。一実施形態では、ｎＭＯＳデバイスの形成方法は、半導体フィンの第１の部分上にゲート電極及びゲートスペーサを形成することと、側壁及び底部を露出させるために、半導体フィンの第２の部分を除去することと、側壁及び底部にヒ素がドープされたシリコン（Ｓｉ：Ａｓ）層を形成することと、Ｓｉ：Ａｓ層にソース／ドレイン領域を形成することとを含む。Ｓｉ：Ａｓ層の堆積及びソース／ドレイン領域の形成中に、ヒ素ドーパントはＳｉ：Ａｓ層からゲートスペーサの下方に位置する半導体フィンの第３の部分に拡散し、第３の部分はドープされたソース／ドレインエクステンション領域となる。Ｓｉ：Ａｓ層を利用することで、ソース／ドレインエクステンション領域のドーピングが制御され、チャネル領域へのドーパントの拡散が抑えられる一方で、接触抵抗が低減する。
【0012】
［００１６］図１は、本開示の実施形態に係るＦｉｎＦＥＴ１００の概略斜視図である。ＦｉｎＦＥＴ１００は、半導体基板１０１と、半導体基板１０１に配置された絶縁領域１０２と、半導体基板１０１から延びる半導体フィン１２１と、絶縁領域１０２及び半導体フィン１２１に配置されたゲート電極構造１３０とを含む。半導体フィン１２１の上部は、ＦｉｎＦＥＴ１００のソースコンタクト（図示せず）に露出して電気的に結合し、半導体フィン１２１の他の上部は、ＦｉｎＦＥＴ１００のドレインコンタクト（図示せず）に露出して電気的に結合し、半導体フィン１２１の中央部はＦｉｎＦＥＴ１００のチャネル領域を含む。ゲート電極構造１３０は、ＦｉｎＦＥＴ１００のゲートとして機能する。
【0013】
［００１７］半導体基板１０１は、バルクシリコン（Ｓｉ）基板、バルクゲルマニウム（Ｇｅ）基板、バルクシリコンゲルマニウム（ＳｉＧｅ）基板等であってよい。シャロートレンチアイソレーション（ＳＴＩ）と代替的に呼ばれる絶縁領域１０２は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、又はそれらの複数の層等の１又は複数の誘電体材料を含み得る。絶縁領域１０２は、高密度プラズマ（ＨＤＰ）、流動性化学気相堆積（ＦＣＶＤ）等によって形成され得る。
【0014】
［００１８］半導体フィン１２１の側壁には、フィンスペーサ（明瞭化のため図示せず）が配置され得る。半導体フィン１２１は、半導体基板１０１から形成され得る、又は半導体基板１０１に堆積される様々な半導体材料から形成され得る。後者の場合、様々な半導体材料は、シリコンゲルマニウム、ＩＩＩ－Ｖ族化合物半導体材料等を含み得る。
【0015】
［００１９］ゲート電極構造１３０は、ゲート電極層１３１と、ゲート誘電体層１３２と、ゲートスペーサ１３３と、マスク層１３６とを含む。幾つかの実施形態では、ゲート電極層１３１は、ポリシリコン層又はポリシリコン層で覆われた金属層を含む。他の実施形態では、ゲート電極層１３１は、金属窒化物（窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）及び窒化モリブデン（ＭｏＮｘ）等）、金属炭化物（炭化タンタル（ＴａＣ）及び炭化ハフニウム（ＨｆＣ）等）、金属窒化炭化物（ＴａＣＮ等）、金属酸化物（酸化モリブデン（ＭｏＯｘ）等）、金属酸窒化物（酸窒化モリブデン（ＭｏＯｘＮｙ）等）、金属ケイ化物（ニッケルケイ化物等）、及びそれらの組み合わせから選択される材料を含む。また、ゲート電極層１３１は、ポリシリコン層で覆われた金属層であってもよい。
【0016】
［００２０］ゲート誘電体層１３２は、酸化ケイ素（ＳｉＯｘ）を含んでいてよく、この酸化ケイ素は、半導体フィン１２１の熱酸化によって形成され得る。他の実施形態では、ゲート誘電体層１３２は、堆積プロセスによって形成される。ゲート誘電体層１３２を形成するのに適した材料は、酸化ケイ素、窒化ケイ素、酸窒化物、ＨｆＯ２、ＨｆＺｒＯｘ、ＨｆＳｉＯｘ、ＨｆＴｉＯｘ、ＨｆＡｌＯｘ等の金属酸化物、及びそれらの組み合わせと多層を含む。ゲートスペーサ１３３は、ゲート電極層１３１の側壁に形成され、各ゲートスペーサ１３３は、図示したように、窒化物部分１３４及び／又は酸化物部分１３５を含む。幾つかの実施形態では、マスク層１３６は、図示したようにゲート電極層１３１に形成され、窒化ケイ素を含み得る。
【0017】
［００２１］図２は、本開示の実施形態に係るＦｉｎＦＥＴ１００の概略断面図である。図２に示す断面図は、図１におけるＡ－Ａ断面で切り取ったものである。図２に示すように、ＦｉｎＦＥＴ１００は、ソース及びドレイン領域２０１、Ｓｉ：Ａｓ層２０４、ソース及びドレインエクステンション領域２０２、及びチャネル領域２０５を有する半導体フィン１２１を含む。
【0018】
［００２２］ソース及びドレイン領域２０１は、ｎ型ドーパント、例えばリン（Ｐ）又はヒ素（Ａｓ）等のドーパントを比較的高い濃度で含む。例えば、幾つかの実施形態では、ソース及びドレイン領域２０１におけるｎ型ドーパントの濃度は、５Ｅ２１原子／ｃｍ３ほどの高さであってよい。ソース及びドレイン領域２０１は、任意の適切な方法によって製造され得る。一実施形態では、ソース及びドレイン領域２０１は、エピタキシャル堆積プロセスを使用した半導体層のインシトゥドーピングによって形成される。別の実施形態では、ソース及びドレイン領域は、最初に半導体層を堆積させ、次に堆積した半導体層にドープすることによって形成される。
【0019】
［００２３］各ソース／ドレイン領域２０１は、Ｓｉ：Ａｓ層２０４に配置される。Ｓｉ：Ａｓ層２０４は、約１ｎｍから約１０ｎｍの範囲の厚さを有する。Ｓｉ：Ａｓ層２０４は、エピタキシャル堆積プロセス等の任意の適切な方法によって堆積され得る。ソース及びドレインエクステンション領域２０２は、Ａｓでドープされる。幾つかの実施形態では、ソース及びドレインエクステンション領域２０２は、ゲートスペーサ１３３の幅１３３Ａと実質的に同じ厚さ２０２Ａで形成される。
【0020】
［００２４］現代のＦｉｎＦＥＴデバイスに関連する小さい形状寸法では、ほぼチャネル領域２０５とソース／ドレイン領域２０１との間の距離であるゲートスペーサ１３３の幅１３３Ａは、わずか数ナノメートルであり得る。従来は、まず、ドープされていないソース及びドレインエクステンション領域が除去され、ドープされたソース及びドレインエクステンション領域がチャネル領域の両側で形成される。ドープされたソース及びドレインエクステンション領域の形成中に、ドーパントがチャネル領域に拡散し得る。あるいは、任意のドーピング方法によってドープされていないソース及びドレインエクステンション領域にドープすることも、チャネル領域へのドーパントの拡散につながり得る。
【0021】
［００２５］チャネル領域２０５へのドーパント拡散のリスクなしにドープされたソース及びドレインエクステンション領域２０２を形成するために、Ｓｉ：Ａｓ層２０４が利用される。Ｓｉ：Ａｓ層２０４の堆積及びソース及びドレイン領域２０１の堆積中、Ａｓ原子はＳｉ：Ａｓ層２０４からソース及びドレインエクステンション領域２０２に拡散する。Ｓｉ：Ａｓ層２０４からのＡｓ原子の拡散は、Ｓｉ：Ａｓ層２０４の過剰な点欠陥(point defect)の量を制御することにより、制御することができる。Ｓｉ：Ａｓ層２０４を約５００℃から約７００℃等の低い温度と、約５０オングストローム／分から約５００オングストローム／分等の高い堆積速度で堆積させることで、堆積されたＳｉ：Ａｓ層２０４は点欠陥リッチとなる。ソース及びドレイン領域２０１の堆積中、約５００℃から約７００℃等の堆積温度は、Ｓｉ：Ａｓ層２０４内の点欠陥フラックスにより、ソース及びドレインエクステンション領域２０２へのＡｓ原子の拡散を増加させる。ソース及びドレイン領域２０１の堆積の終了間際には、Ｓｉ：Ａｓ層２０４の過剰な点欠陥がＳｉ：Ａｓ層２０４とソース／ドレインエクステンション領域２０２との接合面に移動し、Ｓｉ：Ａｓ層２０４からソース／ドレインエクステンション領域２０２へのＡｓ原子の拡散が停止する。したがって、Ｓｉ：Ａｓ層２０４の過剰な点欠陥の量が、Ａｓ原子の拡散深さを制御することになる。すなわち、ソース及びドレイン領域２０１の堆積中に、Ｓｉ：Ａｓ層２０４、ソース及びドレイン領域２０１並びにチャンバ環境に露出した表面において、過剰な点欠陥が激減し、これにより、Ａｓ原子がＳｉ：Ａｓ層２０４からソース／ドレインエクステンション層２０２に更に拡散することが阻止される。幾つかの実施形態では、ソース及びドレイン領域２０１を堆積させる前に、Ｓｉ：Ａｓ層２０４に熱処理プロセスを実行することによって、Ｓｉ：Ａｓ層２０４からソース及びドレインエクステンション層２０２へのＡｓ原子の拡散を制御することが可能である。熱処理プロセスは、スパイクアニールプロセスであってよい。
【0022】
［００２６］図３は、本開示の実施形態に係る、ｎＭＯＳ ＦｉｎＦＥＴを形成するためのプロセス３００のフロー図である。図４Ａ～図４Ｄは、本開示の実施形態に係るプロセス３００の様々な段階に対応する半導体デバイスの概略断面図である。プロセス３００は、ｎ型ドープされたソース／ドレインエクステンション領域を形成するように例示したが、プロセス３００は、基板に他の構造を形成するためにも採用され得る。プロセス３００は、図４Ａに示すように、ゲート電極構造１３０及びゲートスペーサ１３３が半導体フィン１２１に形成される工程３０２で開始する。ゲート電極構造１３０及びゲートスペーサ１３３は、半導体フィン１２１の第１の部分４０２に配置され、半導体フィンの第２の部分４０４が露出する。半導体フィン１２１の第１の部分４０２は、ゲート電極構造１３０の下方に配置されたチャネル領域２０５と、ゲートスペーサ１３３の下方に配置された第３の部分４０６とを含む。
【0023】
［００２７］工程３０４において、図４Ｂに示すように、半導体フィン１２１の第２の部分４０４を除去するためのエッチングプロセスが実行される。エッチングプロセスは、異方性エッチングプロセスであってよい。異方性エッチングプロセスは、例えば、ゲート電極構造１３０及びゲートスペーサ１３３がマスクされる間の深掘り反応性イオンエッチング（ＤＲＩＥ）プロセスであってよい。エッチングプロセスは、半導体フィンの第３の部分４０６の側壁４０１及び底部４０３を露出させる。底部４０３は、半導体基板１０１の表面であってよい。
【0024】
［００２８］工程３０６において、図４Ｃに示すように、Ｓｉ：Ａｓ層２０４が側壁４０１及び底部４０３に堆積される。Ｓｉ：Ａｓ層２０４は、約１ｎｍから約１０ｎｍの範囲の厚さを有し得る。Ｓｉ：Ａｓ層２０４は、選択的エピタキシャル堆積プロセス等のエピタキシャル堆積プロセスによって堆積され得る。例えば、Ｓｉ：Ａｓ層２０４は、Ｓｉ等の半導体材料から作製される側壁４０１及び底部４０３に堆積され、Ｓｉ：Ａｓ層２０４は、誘電体材料から作製されるゲートスペーサ１３３及びマスク層１３６には堆積されない。堆積プロセスは、約１Ｔｏｒｒから約６００Ｔｏｒｒ、例えば約１０Ｔｏｒｒから約２０Ｔｏｒｒの範囲のチャンバ圧力、及び約５００℃から約７００℃、例えば約６００℃から約６２５℃の範囲の堆積温度（基板の温度）で実行され得る。シリコン含有前駆体及びヒ素含有前駆体がプロセスチャンバに流される。シリコン含有前駆体は、シラン、ジシラン、ジクロロシラン（ＤＣＳ）、トリクロロシラン（ＴＣＳ）、又は任意の適切なシリコン含有前駆体であってよい。シリコン含有前駆体は、２つ以上のシリコン含有ガスを含み得る。シリコン含有前駆体は、約１ｓｃｃｍから約１０００ｓｃｃｍ、例えば、１ｓｃｃｍから約５００ｓｃｃｍ、又は１０ｓｃｃｍから約１０００ｓｃｃｍの範囲の流量を有し得る。ヒ素含有前駆体は、アルシン、ターシャリーブチルアルシン（ＴＢＡ）、又は任意の適切なヒ素含有前駆体であってよい。ヒ素含有前駆体は、２つ以上のヒ素含有ガスを含み得る。ヒ素含有前駆体は、約０．１ｓｃｃｍから約１００ｓｃｃｍの範囲の流量を有し得る。幾つかの実施形態では、窒素ガス又は水素ガス等のキャリアガスが、シリコン含有前駆体及びヒ素含有前駆体と共に流され得る。幾つかの実施形態では、Ｓｉ：Ａｓ堆積の選択性が向上するように選択的エッチバックを実行するために、シリコン含有前駆体及びヒ素含有前駆体と共にエッチング液が流され得る。エッチング液の例としては、塩酸が挙げられる。
【0025】
［００２９］Ｓｉ：Ａｓ層２０４における過剰な点欠陥の量は、前駆体の分圧、前駆体の比率、処理温度、及び／又は層厚等の処理条件を変えることによって制御することができる。Ｓｉ：Ａｓ層２０４における過剰な点欠陥の量により、半導体フィン１２１の第３の部分４０６へのＡｓ原子の拡散が制御され得る。Ｓｉ：Ａｓ層２０４の堆積中、Ａｓ原子は、半導体フィン１２１の第３の部分４０６に拡散される。
【0026】
［００３０］工程３０８において、図４Ｄに示すように、Ｓｉ：Ａｓ層２０４にソース及びドレイン領域２０１が形成される。ソース及びドレイン領域２０１は、リンがドープされたシリコン等のドープされた半導体材料であってよい。ソース及びドレイン領域２０１は、エピタキシャル堆積プロセス等の任意の適切な方法によって形成され得る。ソース及びドレイン領域２０１の堆積中、Ｓｉ：Ａｓ層２０４内のＡｓ原子は、半導体フィン１２１の第３の部分４０６に拡散し続け、図４Ｄに示すように、半導体フィン１２１のドープされた第３の部分４０６は、ソース及びドレインエクステンション領域２０２となる。ソース及びドレインエクステンション領域２０２は、ソース及びドレイン領域２０１と比較して、低いドーパント濃度を有する。例えば、各ソース／ドレインエクステンション領域２０２は、約１Ｅ１７原子／ｃｍ３から約２Ｅ２０原子／ｃｍ３の範囲のドーパント濃度を有する。ソース及びドレイン領域２０１のドーパントは、ソース及びドレインエクステンション領域２０２のドーパントと同じであってよい、又は異なっていてよい。一実施形態では、ソース及びドレイン領域２０１内のドーパントはリンであり、ソース及びドレインエクステンション領域２０２内のドーパントはヒ素である。
【0027】
［００３１］本明細書に提供される教示に従って好適に改変され得る処理システムの例としては、カリフォルニア州サンタクララに位置するアプライドマテリアルズ社から市販されるＥＮＤＵＲＡ（登録商標）、ＰＲＯＤＵＣＥＲ（登録商標）又はＣＥＮＴＵＲＡ（登録商標）統合処理システム又は他の好適な処理システムが挙げられる。他の処理システム（他の製造業者からのものを含む）が、本明細書に記載の態様から利益を得るように適合され得ると考えられる。図５は、本開示の実施形態に係る、図３に示す方法３００を完了させるために使用され得るマルチチャンバ処理システム５００の一例を示す概略上面図である。図５に示すように、複数のプロセスチャンバ５０２は、第１の移送チャンバ５０４に結合される。第１の移送チャンバ５０４はまた、第１の対のパススルーチャンバ５０６に結合される。第１の移送チャンバ５０４は、パススルーチャンバ５０６とプロセスチャンバ５０２との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。パススルーチャンバ５０６は、プロセスチャンバ５１４及びプロセスチャンバ５１６に結合された第２の移送チャンバ５１０に結合される。第２の移送チャンバ５１０は、一組のロードロックチャンバ５１２とプロセスチャンバ５１４又はプロセスチャンバ５１６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。第２の移送チャンバ５１０には、ロードロックチャンバ５１２によってファクトリインターフェース５２０が接続される。ファクトリインターフェース５２０は、ロードロックチャンバ５１２の反対側の１又は複数のポッド５３０に結合される。ポッド５３０は、典型的には、クリーンルームからアクセス可能な前方開口型統一ポッド（ＦＯＵＰ）である。
【0028】
［００３２］工程中、基板はまずプロセスチャンバ５１４に移送され、その中で工程３０２が実行されうる。次に、基板は、プロセスチャンバ５１６に移送され、その中で工程３０４が実行される。次に、基板は１又は複数のプロセスチャンバ５０２に移送され、その中で工程３０６及び３０８が実行され得る。工程３０２、３０４、３０６、及び３０８は全て、同じ処理システム５００内で実行されるため、基板が様々なチャンバに移送される際に真空が破られず、汚染の可能性が減少し、堆積したエピタキシャル膜の品質が改善される。
【0029】
［００３３］幾つかの実施形態では、工程３０４は、処理システム５００の一部ではないエッチングチャンバで実行される。
【0030】
［００３４］処理システム５００又はその構成要素を制御するために、処理システム５００にシステムコントローラ５８０が結合される。例えば、システムコントローラ５８０は、処理システム５００のチャンバ５０２、５０４、５０６、５１０、５１２、５１４、５１６の直接制御を用いて、又はチャンバ５０２、５０４、５０６、５１０、５１２、５１４、５１６に関連するコントローラを制御することによって、処理システム５００の工程を制御し得る。工程において、システムコントローラ５８０は、処理システム５００の性能を調整するために、それぞれのチャンバからのデータ収集及びフィードバックを可能にする。
【0031】
［００３５］システムコントローラ５８０は、概して、中央処理装置（ＣＰＵ）５８２、メモリ５８４、及び支援回路５８６を含む。ＣＰＵ５８２は、産業環境で使用可能な任意の形態の汎用プロセッサの１つであってよい。メモリ５８４、非一過性コンピュータ可読媒体、又は機械可読記憶装置は、ＣＰＵ５８２によってアクセス可能であり、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又はローカルもしくはリモートの他の任意の形態のデジタルストレージ等のメモリのうちの１又は複数であってよい。支援回路５８６は、ＣＰＵ５８２に結合され、キャッシュ、クロック回路、入出力サブシステム、電源等を含み得る。システムコントローラ５８０は、メモリ５８４に記憶された方法３００を実行するように構成される。本開示で開示される様々な実施形態は、概して、メモリ５８４（又は特定のプロセスチャンバのメモリ）に記憶されたコンピュータ命令コードを、例えばコンピュータプログラム製品又はソフトウェアルーチンとして実行することにより、ＣＰＵ５８２の制御下で実装され得る。すなわち、コンピュータプログラム製品は、メモリ５８４（又は非一過性コンピュータ可読媒体又は機械可読記憶装置）に有形に具現化される。コンピュータ命令コードがＣＰＵ５８２によって実行されると、ＣＰＵ５８２は、様々な実施形態に係る工程を実行するようにチャンバを制御する。
【0032】
［００３６］ソース及びドレイン領域とソース及びドレインエクステンション領域の間にＳｉ：Ａｓ層を利用することで、ソース及びドレインエクステンション領域のドーピングが制御される。その結果、Ａｓ原子がチャネル領域へ拡散することがない。更に、ソース及びドレインエクステンションリセス、ソース及びドレインエクステンション再成長等のプロセスを省略することができる。
【0033】
［００３７］前述の内容は本開示の実施形態を対象としているが、以下の特許請求の範囲によって決定されるその基本的な範囲から逸脱することなく、本開示の他のさらなる実施形態を考案することが可能である。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【国際調査報告】