特表 2022-544266 エッチング限界寸法制御のための非共形性の高選択性膜

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-17

(54)【発明の名称】エッチング限界寸法制御のための非共形性の高選択性膜

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20221007BHJP

   H01L 21/318 20060101ALI20221007BHJP

   H01L 27/11556 20170101ALI20221007BHJP

   H01L 21/336 20060101ALI20221007BHJP

【ＦＩ】

H01L21/302 105A

H01L21/318 B

H01L27/11556

H01L29/78 371

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022508770

(86)(22)【出願日】2020-08-11

(85)【翻訳文提出日】2022-04-07

(86)【国際出願番号】 US2020045699

(87)【国際公開番号】W WO2021030310

(87)【国際公開日】2021-02-18

(31)【優先権主張番号】62/887,078

(32)【優先日】2019-08-15

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/989,167

(32)【優先日】2020-08-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】チー， ポー

(72)【発明者】

【氏名】ワン， ホイユアン

(72)【発明者】

【氏名】ラオ， インリー

(72)【発明者】

【氏名】マリック， アブヒジット バス

【テーマコード（参考）】

5F004

5F058

5F083

5F101

【Ｆターム（参考）】

5F004BD04

5F004DB03

5F004DB07

5F004EA03

5F004EA28

5F004EA37

5F004EB01

5F004FA01

5F004FA08

5F058BA20

5F058BB01

5F058BB02

5F058BC07

5F058BC20

5F058BE04

5F058BF02

5F058BF22

5F058BF26

5F058BF30

5F058BH03

5F058BH12

5F058BJ06

5F083EP02

5F083EP76

5F083GA09

5F083GA10

5F083HA06

5F083JA60

5F083KA01

5F083PR03

5F083PR06

5F083PR07

5F101BA01

5F101BB05

5F101BD16

5F101BD30

5F101BD34

5F101BD39

5F101BH14

(57)【要約】

半導体デバイスをエッチングする方法のための非共形性の高度に選択的なライナが記載される。方法は、基板上に膜スタックを形成すること；膜スタックをエッチングして開口部を形成すること；開口部に非共形性のライナを堆積すること；開口部の底部から非共形性のライナをエッチングすること；及び、非共形性のライナに対して膜スタックを選択的にエッチングして、ロジックホール又はメモリホールを形成することを含む。非共形性のライナは、ホウ素、炭素、又は窒素のうちの１つ以上を含む。
【選択図】図９

【特許請求の範囲】

【請求項1】

方法において、
基板上に酸化物材料と窒化物材料との複数の交互の層を含む膜スタックを形成することであって、前記膜スタックがスタック厚を有する、膜スタックを形成すること；
前記膜スタックを前記スタック厚未満の第１の深さまでエッチングして、少なくとも１つの側壁と底部とを備えた開口部を形成すること；
前記開口部の前記少なくとも１つの側壁及び前記底部に非共形性のライナを堆積することであって、前記開口部の前記底部にある前記非共形性のライナが前記開口部の前記少なくとも１つの側壁にある前記非共形性のライナの厚さ未満の厚さを有する、堆積すること；
前記開口部の前記底部から前記非共形性のライナをエッチングすること；
前記非共形性のライナに対して前記膜スタックを第２の深さまで選択的にエッチングして、孔を形成すること；及び
前記非共形性のライナを除去すること
を含む、方法。

【請求項2】

前記スタック厚が約１μＭから約１０μＭの範囲にある、請求項１に記載の方法。

【請求項3】

エッチングする前に、前記膜スタック上にパターン化されたハードマスクを形成することをさらに含む、請求項１に記載の方法。

【請求項4】

前記パターン化されたハードマスクの開口部が、前記膜スタックのエッチングされる部分を露出する、請求項３に記載の方法。

【請求項5】

前記パターン化されたハードマスクの前記開口部が約１ｎｍから約３０００ｎｍの範囲の幅を有する、請求項４に記載の方法。

【請求項6】

前記非共形性のライナが、ホウ素、炭素、又は窒素のうちの１つ以上を含む、請求項１に記載の方法。

【請求項7】

前記非共形性のライナが化学気相堆積によって堆積される、請求項１に記載の方法。

【請求項8】

前記非共形性のライナが、前記基板をホウ素含有前駆体及び反応物質に曝露することによって形成される、請求項１に記載の方法。

【請求項9】

前記孔が、メモリホール又はワード線スリットのうちの１つ以上を含む、請求項１に記載の方法。

【請求項10】

前記第２の深さが約１μＭから約１０μＭの範囲にある、請求項１に記載の方法。

【請求項11】

前記孔が約５０ｎｍの縮小された反り限界寸法を有する、請求項１に記載の方法。

【請求項12】

前記非共形性のライナが約１ｎｍから約５０ｎｍの範囲の厚さを有する、請求項１に記載の方法。

【請求項13】

前記非共形性のライナが、酸化性雰囲気でのアニーリングを含むプロセスによって除去される、請求項１に記載の方法。

【請求項14】

前記アニーリングが約５００℃以上の温度で実施される、請求項１３に記載の方法。

【請求項15】

方法において、
基板上に酸化物材料と窒化物材料との複数の交互の層を含む膜スタックを形成することであって、前記膜スタックがスタック厚を有する、膜スタックを形成すること；
前記膜スタック上にパターン化されたハードマスクを形成すること；
前記膜スタックを、前記ハードマスクによって前記スタック厚未満の第１の深さまでエッチングして、少なくとも１つの側壁と底面とを備えた開口部を形成すること；
前記開口部の前記少なくとも１つの側壁及び前記底面に原子層堆積によって非共形性のライナを堆積することであって、前記開口部の前記底面における前記非共形性のライナが前記開口部の前記少なくとも１つの側壁における前記非共形性のライナの厚さ未満の厚さを有し、前記非共形性のライナがホウ素、窒素、又は炭素のうちの１つ以上を含む、非共形性のライナを堆積すること；
前記開口部の前記底面から前記非共形性のライナをエッチングすること；
前記非共形性のライナに対して前記膜スタックを第２の深さまで選択的にエッチングして、孔を形成すること；並びに
前記基板のアニーリングを実施して前記非共形性のライナを除去すること
を含む、方法。

【請求項16】

前記非共形性のライナが、前記基板をホウ素含有前駆体及び反応物質に曝露することによって形成される、請求項１５に記載の方法。

【請求項17】

前記非共形性のライナが約１ｎｍから約５０ｎｍの範囲の厚さを有する、請求項１６に記載の方法。

【請求項18】

前記アニーリングが酸化性雰囲気で実施される、請求項１５に記載の方法。

【請求項19】

前記アニーリングが約４００℃以上の温度で実施される、請求項１８に記載の方法。

【請求項20】

電子デバイスにおいて、
基板上の膜スタックであって、酸化物材料と窒化物材料との複数の交互の層を含み、スタック厚を有する、膜スタック；
前記膜スタック上のパターン化されたハードマスク；
前記膜スタックに形成された第１の深さの開口部であって、前記開口部が少なくとも１つの側壁と底部とを有し、前記第１の深さが前記第１の厚さ未満である、開口部；及び
前記開口部の前記少なくとも１つの側壁及び前記底面に形成された非共形性のライナであって、ホウ素、窒素、又は炭素のうちの１つ以上を含む、非共形性のライナ
を含む、電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、半導体デバイスにおけるエッチングプロセス中に保護層を形成するための堆積方法に関する。より詳細には、本開示の実施形態は、半導体デバイスにおけるエッチングプロセスのための非共形性の高度に選択的なライナに関する。

【背景技術】

【0002】

半導体技術は急速に進歩しており、デバイスの寸法は技術の進歩とともに縮小し、単位空間あたりの処理及びストレージの高速化をもたらしている。半導体技術が進歩するにつれて、市場は、より小さいチップの増加を要求し、単位面積あたりの構造物は、ますます多くなっている。小型化において多くの進歩が見られるデバイスの１種は、メモリデバイスである。

【0003】

メモリセグメントの主力の２つは、ＮＡＮＤフラッシュとＤＲＡＭである。ＤＲＡＭは動的で揮発性があり、かつ非常に高速であることから、短期システムメモリに適している。逆に、ＮＡＮＤフラッシュは不揮発性（良好な保持力を有し、長期保存用にうまく機能することができることを意味する）である。需要が増加し続けるにつれて、高速、高密度、及びビットコストの低減が、これらのメモリタイプの両方の主な目標となっている。

【0004】

ＤＲＡＭは、より小さいセル設計へのスケーリングの道を歩み続けてきた。この寸法の縮小は、複数のパターニング技術の導入を推進してきた。平面ＮＡＮＤもスケーリングの制限に直面し、最終的には垂直方向に移動するようにコース変更した。この垂直型集積により、３Ｄ ＮＡＮＤデバイスのリソグラフィ要件が緩和され、代わりに最も複雑なプロセスの課題が堆積及びエッチングへと移行した。さらなる高密度に対する需要が増加するにつれて、ＮＡＮＤデバイスの典型的なアプローチは、より多くの層をスタックすることであった。さらに層を追加すると、結果的にスタックがより厚くなり、アスペクト比の増加に起因してエッチングがますます困難になる。

【0005】

一次構造は、膜の堆積を交互に行い、次にスタック全体を通じて高アスペクト比のエッチングを完了することによって生成される。３Ｄ ＮＡＮＤの新しいノードはそれぞれ、プロセスをさらに高い垂直スタックへと推進する。高アスペクト比の構造は、チャネルの深さがミクロン単位であり、精度がオングストロームレベルであることから、独自のプロセス制御要件を有している。

【0006】

Ｖ－ＮＡＮＤ又は３Ｄ－ＮＡＮＤの構造は、フラッシュメモリ用途で用いられる。Ｖ－ＮＡＮＤデバイスは、多数のセルがブロックで構成されている、垂直に積み重ねられたＮＡＮＤ構造である。ワード線を形成する前は、基板は層状の酸化物のスタックである。層状の酸化物と窒化物とのスタック（ＯＮ）を垂直に通る間隙又はスリットに、メモリストリングが形成される。

【0007】

大容量を実現するために、ＯＮ対及び階層の数が増加すると、例えばメモリホール又はスリットなどの特徴部のアスペクト比が大幅に増加する（＞２０）。結果として、これらの高アスペクト比の構造のエッチングはますます困難になっている。反り限界寸法（ＣＤ）及びデルタ限界寸法（ＣＤ）はしばしば、設計仕様から外れる。エッチングツールのハードウェアとプロセスの進歩は、これらの問題に対処するのに十分な速さではないかもしれない。

【0008】

したがって、反り限界寸法（ＣＤ）が大幅に縮小するように半導体デバイスの側壁を保護するエッチング方法が、当技術分野において必要とされている。現在のプロセスは、共形原子層堆積／分子層堆積／加熱炉（ＡＬＤ／ＭＬＤ／加熱炉）プロセスを使用して、炭素／ホウ素／酸化アルミニウム（Ｃ／ＢＮ／Ａｌ_２Ｏ_３）、又は炭素（Ｃ）ライナを堆積するプロセスか、あるいは化学気相堆積（ＣＶＤ）を使用して、炭素／炭化タングステン（Ｃ／ＷＣ）ライナを堆積するプロセスのいずれかである。

【発明の概要】

【0009】

本開示の１つ以上の実施形態は、膜スタックをエッチングする方法を対象とする。該方法は、基板上に酸化物材料と窒化物材料との複数の交互の層を含む膜スタックを形成することであって、該膜スタックがスタック厚を有する、膜スタックを形成すること；膜スタックをスタック厚未満の第１の深さまでエッチングして、少なくとも１つの側壁と底部とを備えた開口部を形成すること；開口部の少なくとも１つの側壁及び底部に非共形性のライナを堆積することであって、開口部の底部における非共形性のライナが開口部の少なくとも１つの側壁における非共形性のライナの厚さ未満の厚さを有する、非共形性のライナを堆積すること；開口部の底部から非共形性のライナをエッチングすること；非共形性のライナに対して膜スタックを第２の深さまで選択的にエッチングして、孔を形成すること；並びに、非共形性のライナを除去することを含む。

【0010】

本開示の追加の実施形態は、膜スタックをエッチングする方法も対象とする。方法は、基板上に酸化物材料と窒化物材料との複数の交互の層を含む膜スタックを形成することであって、スタック厚を有する、膜スタックを形成すること；膜スタック上にパターン化されたハードマスクを形成すること；ハードマスクによって膜スタックを第１の厚さ未満の第１の深さまでエッチングして、少なくとも１つの側壁と底面とを備えた開口部を形成すること；開口部の少なくとも１つの側壁及び底面に化学気相堆積によって非共形性のライナを堆積することであって、開口部の底面における非共形性のライナが開口部の少なくとも１つの側壁における非共形性のライナの厚さ未満の厚さを有し、非共形性のライナがホウ素、窒素、又は炭素のうちの１つ以上を含む、堆積すること；開口部の底面から非共形性のライナをエッチングすること；非共形性のライナに対して膜スタックを第２の深さまで選択的にエッチングして、孔を形成すること；並びに、基板のアニーリングを実施して非共形性のライナを除去することを含む。

【0011】

本開示のさらなる実施形態は電子デバイスを対象とする。電子デバイスは、酸化物材料と窒化物材料との複数の交互の層を含み、スタック厚を有する、基板上の膜スタック；膜スタック上のパターン化されたハードマスク；膜スタックに形成された第１の深さの開口部であって、該開口部が少なくとも１つの側壁と底部とを有し、第１の深さが第１の厚さ未満である、開口部；並びに、開口部の少なくとも１つの側壁及び底面に形成された非共形性のライナであって、ホウ素、窒素、又は炭素のうちの１つ以上を含む、非共形性のライナを含む。

【0012】

本開示の上記特徴部を詳細に理解することができるように、その一部が添付の図面に示されている実施形態を参照することにより、上に簡単に要約されている本開示のより詳細な説明を得ることができる。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しているのであり、したがって、本開示は他の同等に有効な実施形態も許容しうることから、その範囲を限定すると見なされるべきではないことに留意されたい。本明細書に記載の実施形態は、例として示されているのであって、同様の参照が同様の要素を示す添付の図面の図に限定されない。

【図面の簡単な説明】

【0013】

【図1】先行技術による例示的な電子デバイス

【図2】本開示の１つ以上の実施形態による電子デバイスを形成する方法のフローチャート

【図3】本開示の１つ以上の実施形態による例示的な電子デバイス

【図4】本開示の１つ以上の実施形態による例示的な電子デバイス

【図5A】本開示の１つ以上の実施形態による例示的な電子デバイス

【図5B】本開示の１つ以上の実施形態による例示的な電子デバイス

【図6】本開示の１つ以上の実施形態による例示的な電子デバイス

【図7】本開示の１つ以上の実施形態による例示的な電子デバイス

【図8】本開示の１つ以上の実施形態による例示的な電子デバイス

【図9】本開示の１つ以上の実施形態による例示的な電子デバイス

【発明を実施するための形態】

【0014】

本開示の幾つかの例示的な実施形態を説明する前に、本開示が、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことが理解されるべきである。本開示は、他の実施形態も可能であり、さまざまな方法で実施又は実行することができる。

【0015】

本明細書で用いられる「約」という用語は、おおよそ又はほぼを意味し、記載された数値又は範囲の文脈では、数値の±１５％以下の変動を意味する。例えば、±１４％、±１０％、±５％、±２％、又は±１％だけ異なる値は、約の定義を満たすであろう。

【0016】

本明細書及び添付の特許請求の範囲で用いられる場合、「基板」又は「ウエハ」という用語は、処理が行われる表面又は表面の一部を指す。基板に対しての言及は、文脈上他のことが明示されない限り、基板の一部分のみを指すこともありうることもまた、当業者に理解されよう。さらには、基板上への堆積についての言及は、むき出しの基板と、１つ以上の膜又は特徴部がその上に堆積又は形成されている基板の両方を意味しうる。

【0017】

本明細書で用いられる「基板」とは、その上で製造処理中に膜処理が行われる、任意の基板表面又は基板上に形成された材料表面を指す。例えば、処理が実施されうる基板表面は、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素をドープした酸化ケイ素、アモルファスシリコン、ドープしたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及び他の導電材料などの他の任意の材料を含む。基板には半導体ウエハが含まれるが、これに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化（又は他の方法で化学官能性を付与するために目的化学部分を生成又はグラフト）、アニーリング、及び／又はベイクするために、前処理プロセスに晒されてもよい。基板自体の表面に直接処理することに加えて、本開示では、開示された膜処理工程のいずれかを、以下により詳細に開示されるように、基板上に形成された下層にも実施することができ、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合には、新たに堆積された膜／層の露出面が基板表面となる。所与の基板表面が何を含むかは、どの材料が堆積されるか、並びに用いられる特定の化学物質に応じて決まる。

【0018】

本明細書及び添付の特許請求の範囲で用いられる場合、「前駆体」、「反応物質」、「反応性ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、交換可能に用いられる。

【0019】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、データの各ビットを集積回路内の個別の小さいキャパシタに格納するランダムアクセス半導体メモリの一種である。ＮＡＮＤデバイス及びＶ－ＮＡＮＤデバイスはいずれも、電流の不存在下でもデータを保持する不揮発性メモリの一種である、フラッシュメモリの一種である。フラッシュメモリは非常に携帯に便利であり、耐久性及び速度の他の特性と組み合わされる。Ｖ－ＮＡＮＤデバイスは、多数のセルがブロックで構成されている、垂直に積み重ねられたＮＡＮＤ構造である。

【0020】

図１を参照すると、これは、先行技術による電子デバイス１０（例えば、メモリデバイス）の断面図である。ワード線の形成前は、基板は、厚さＴを有する層状の窒化物／酸化物スタック１５である。層状の酸化物４と窒化物６と（ＯＮ）のスタック１５を垂直に通る間隙又はスリット２０にメモリストリングが形成される。大容量を実現するために、ＯＮ対及び階層の数が増加すると、特徴部２０（例えば、メモリホール、又はスリット）のアスペクト比が大幅に増加する（＞２０）。結果として、これらの構造のエッチングはますます困難になっている。反り限界寸法（ＣＤ）２２及びデルタ限界寸法（ＣＤ）は、設計仕様から外れ、そのため、デバイスは設計ルールに従って機能しない。

【0021】

本開示の実施形態は、有利には、エッチングプロセス中に保護層を形成するための堆積方法を提供し、これは、側壁及び底部膜の限界プロファイル制御を可能にし、エッチングプロセス中の反り限界寸法（ＣＤ）を大幅に縮小させる。理論に縛られはしないが、１つ以上の実施形態の高度に選択的な側壁ライナは、半導体特徴部の側壁を保護するように堆積され、その結果、反りＣＤは、ライナを備えていない半導体特徴部と比較して大幅に縮小されると考えられる。加えて、特徴部の底部に膜プロファイルが実質的にないか、又は膜プロファイルが非常に薄いことにより、エッチングのブレークスルーが容易になる。

【0022】

図２～９を参照すると、本開示の幾つかの実施形態は、電子デバイス、例えばメモリデバイスを形成するための方法に関する。プロセスフロー図である図２を参照すると、電子デバイスを形成する方法５０は、膜スタックを形成することによる動作５５から開始する。動作６０では、任意選択的に、パターン化されたハードマスクが膜スタック上に形成される。動作６５では、膜スタックがエッチングされる。動作７０では、非共形性のライナが堆積される。動作７５では、非共形性のライナがエッチングされる。動作８０では、膜スタックが選択的にエッチングされる。動作８５では、非共形性のライナが除去される。

【0023】

図３は、本開示の実施形態による例示的なデバイス１００の断面図を示している。１つ以上の実施形態では、膜スタック１５０は、基板１０２上に堆積された窒化物材料１０４と酸化物材料１０６との複数の交互の層を含む。

【0024】

１つ以上の実施形態では、膜スタック１５０は、スタック厚Ｔ_１を有する。幾つかの実施形態では、スタック厚Ｔ_１は、約５００Åから約３０００Åの範囲にあり、約６００Å、約７５０Å、約９００Å、約１０００Å、約１２５０Å、約１５００Å、約１７５０Å、約２０００Å、約２２５０Å、約２５００Å、約２７５０Å、又は約２９００Åを含むがこれらに限定されない。

【0025】

半導体基板１０２は任意の適切な基板材料でありうる。１つ以上の実施形態では、半導体基板１０２は、半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、リン酸インジウム（ＩｎＰ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウム（ＩｎＡｌＡｓ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、セレン化銅インジウムガリウム（ＣＩＧＳ）、他の半導体材料、又はそれらの任意の組合せを含む。１つ以上の実施形態では、半導体基板１０２は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、リン（Ｐ）、銅（Ｃｕ）、又はセレン（Ｓｅ）のうちの１つ以上を含む。基板１０２を形成することができる材料の幾つかの例が本明細書に記載されているが、受動的及び能動的電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）を構築することができる基礎として機能することができる任意の材料が、本開示の趣旨及び範囲内にある。

【0026】

図４は、本開示の実施形態による例示的なデバイス１００の断面図を示している。図４を参照すると、１つ以上の実施形態では、パターン化されたハードマスク１０８が膜スタック１５０の上面に形成されている。１つ以上の実施形態では、パターン化されたハードマスク１０８は、任意の適切なプロセスによって形成することができる。幾つかの実施形態では、パターン化されたハードマスク１０８は、ブランケットハードマスクとして形成され、その後、エッチングされて、パターン化されたハードマスク１０８を形成する。幾つかの実施形態では、パターン化されたハードマスク１０８は、パターンを備えたハードマスク（例えば、パターン化された印刷）として堆積される。

【0027】

図５Ａを参照すると、１つ以上の実施形態では、パターン化されたハードマスク１０８は、膜スタック１５０の一部を露出させて膜スタック１５０をエッチング可能にする開口部１１６を有する。図５Ａを参照すると、１つ以上の実施形態では、開口部１１６は、最初に、パターン化されたハードマスク１０８に形成され、膜スタック１５０の表面を露出させる。幾つかの実施形態では、開口部１１６は、約１ｎｍから約１００ｎｍ、約２ｎｍから約８０ｎｍ、約３ｎｍから約７５ｎｍ、約４ｎｍから約５０ｎｍ、又は約５ｎｍから約５０ｎｍの範囲の幅を有する。

【0028】

図５Ｂを参照すると、１つ以上の実施形態では、膜スタック１５０は、第１の深さＤ_１の深さまでエッチングされて、少なくとも１つの側壁１１２及び底面１１４を備えた開口部１１０を形成し、第１の深さＤ_１はスタック厚Ｔ_１未満である。１つ以上の実施形態では、エッチングプロセスは実質的に方向性がある。

【0029】

本明細書で用いられる場合、「実質的に方向性のある」エッチングプロセスとは、ある量の材料を、別の方向に対して、ある方向で除去する（例えば、トレンチの側壁をエッチングせずに、膜スタックから垂直トレンチを除去する）プロセスを指す。実質的に方向性のあるプロセスは、第１の方向に直交する第２の方向に除去される材料よりも１０、２０、５０、又は１００倍速い速度で第１の方向に材料を優先的に除去する。

【0030】

１つ以上の実施形態では、膜スタック１５０は、第１の深さＤ１の深さまでエッチングされる。第１の深さＤ１は、スタック厚Ｔ_１未満である。別の言い方をすれば、エッチングプロセスは、膜スタック１５０全体をエッチングするわけではない。エッチングプロセスにより開口部１１０が形成される。開口部１１０は少なくとも１つの側壁１１２と底面１１４とを有する。１つ以上の実施形態では、第１の深さＤ_１は、約１μＭ、約２μＭ、約３μＭ、約４μＭ、約５μＭ、約６μＭ、約７μＭ、約８μＭ、約９μＭ、又は約１０μＭを含むがこれらに限定されない、約０．５μＭから約１０μＭ、又は約１μｍから約１０μＭの範囲である。

【0031】

図６を参照すると、非共形性のライナ１１８が、開口部１１０の少なくとも１つの側壁１１２及び底面１１４に堆積されている。幾つかの実施形態では、非共形性のライナ１１８はホウ素（Ｂ）を含む。幾つかの実施形態では、非共形性のライナ１１８は、窒素（Ｎ）又は炭素（Ｃ）をさらに含む。他の実施形態では、非共形性のライナ１１８は、ホウ素（Ｂ）、炭素（Ｃ）、又は窒素（Ｎ）のうちの１つ以上を含む。幾つかの実施形態では、非共形性のライナ１１８は、ホウ素、窒化ホウ素（ＢＮ）、炭化ホウ素（ＢＣ）、又は炭窒化ホウ素（ＢＣＮ）のうちの１つ以上を含む。

【0032】

１つ以上の実施形態では、非共形性のライナ１１８は実質的に酸素を含まない。１つ以上の実施形態では、非共形性のライナ１１８は実質的にケイ素を含まない。本明細書で用いられる場合、「実質的に含まない」という用語は、非共形性のライナ１１８に存在する酸素又はケイ素の５％未満（４％未満、３％未満、２％未満、１％未満、及び０．５％未満を含む）で存在することを意味する。理論に縛られることは意図しないが、ケイ素を実質的に含まない及び／又は酸素を実質的に含まない非共形性のライナは、ケイ素及び／又は窒素を含む非共形性のライナよりも大きい安定性を有すると考えられている。例えば、１つ以上の実施形態では、ホウ素、炭素、又は窒素のうちの１つ以上を含み、かつケイ素及び酸素を実質的に含まない非共形性のライナは、ケイ素及び酸素を含む非共形性のライナよりも大きい原子安定性を有する。

【0033】

１つ以上の実施形態では、非共形性のライナ１１８は、任意の適切なプロセスによって堆積させることができる。幾つかの実施形態では、非共形性のライナ１１８は、化学気相堆積（ＣＶＤ）によって堆積される。

【0034】

化学気相堆積（ＣＶＤ）は、基板上に層を堆積するために用いられるプロセスである。ＣＶＤは、フラックス依存性の堆積技法であり、均一な厚さの所望の層を生成するために、基板温度と処理チャンバに導入される前駆体との正確な制御を必要とする。

【0035】

１つ以上の実施形態では、非共形性のライナ１１８は、基板１０２をホウ素含有前駆体及び反応物質に曝露することによって形成される。１つ以上の実施形態では、ホウ素含有前駆体は、当業者に知られている任意のホウ素含有前駆体である。

【0036】

１つ以上の実施形態では、ホウ素含有前駆体は、一般式Ｂ_ｘＣ_ｙＮ_ｚＨ_ｖを有し、ここで、ｘは０超から１未満までであり、ｙは０から１未満までであり、ｚは０から１未満までであり、ｖは０から１未満までである。幾つかの実施形態では、ホウ素含有前駆体は、限定はしないが、例えば（ＢＲ_１Ｒ_２Ｒ_３）_ｍなどのホウ素（Ｂ）源の反応から得られ、ここで、Ｒ_１、Ｒ_２、及びＲ_３は、水素（Ｈ）、メチル（ＣＨ_３）、エチル（Ｃ_２Ｈ_５）、プロピル（Ｃ_３Ｈ_７）、Ｃ_ｎＨ_２ｎ＋２、Ｃ_ｎＨ_２ｎ ^２ _－２、又はＣ_ｎＨ_２ｎから独立して選択され、ｍは８未満であり、ｎは８未満である。１つ以上の実施形態では、ホウ素源は、ボラン（ＢＨ_３）、ジボラン（Ｂ_２Ｈ_６）、トリボラン（Ｂ_３Ｈ_５）、テトラボラン（Ｂ_４Ｈ_１０）、ペンタボラン９（Ｂ_５Ｈ_９）、ペンタボラン１１（Ｂ_５Ｈ_１１）、アルキルボラン（テトラメチルジボラン（（ＣＨ_３）_２ＢＨ）、メチルジボラン（ＣＨ_３Ｂ_２Ｈ_５）などを含むがこれらに限定されない）のうちの１つ以上から選択される。

【0037】

１つ以上の実施形態では、炭化水素ベースの炭素源ガスは、Ｃ_ａＨ_２ａ＋２、Ｃ_ｂＨ_２ｂ、Ｃ_ｂＨ_２ｂ－２のうちの１つ以上から選択され、ここで、ａは１以上の数であり、ｂは２以上の数である。１つ以上の実施形態では、炭化水素ベースの炭素源ガスは、ベンゼン（Ｃ_６Ｈ_６）、メタン（ＣＨ_４）、エタン（Ｃ_２Ｈ_６）、プロパン（Ｃ_３Ｈ_８）、ブタン（Ｃ_４Ｈ_１０）、イソブタン（Ｃ_４Ｈ_１０）、ペンタン（Ｃ_５Ｈ_１２）、イソペンタン（Ｃ_５Ｈ_１２）、ネオペンタン（Ｃ_５Ｈ_１２）、エチレン（Ｃ_２Ｈ_４）、プロピレン（Ｃ_３Ｈ_６）、イソプロピレン（Ｃ_３Ｈ_６）、ブチレン（Ｃ_４Ｈ_８）、イソブチレン（Ｃ_４Ｈ_８）、ペンテン（Ｃ_５Ｈ_１０）、イソペンテン（Ｃ_５Ｈ_１０）、ネオペンテン（Ｃ_５Ｈ_１０）、アセチレン（Ｃ_２Ｈ_２）、プロピン（Ｃ_３Ｈ_４）、イソプロピン（Ｃ_３Ｈ_４）、ブタジエン（Ｃ_４Ｈ_６）、イソブタジエン（Ｃ_４Ｈ_６）、イソプレン（Ｃ_５Ｈ_８）などのうちの１つ以上から選択される。

【0038】

１つ以上の実施形態では、窒素源ガスは、アンモニア（ＮＨ_３）、Ｒ_１ＮＨ_２、Ｒ_１Ｒ_２ＮＨ、又はＲ_１Ｒ_２Ｒ_３Ｎのうちの１つ以上から選択され、ここで、Ｒ_１、Ｒ_２、及びＲ_３は、水素（Ｈ）、メチル（ＣＨ_３）、エチル（Ｃ_２Ｈ_５）、プロピル（Ｃ_３Ｈ_７）、Ｃ_ｎＨ_２ｎ＋２、Ｃ_ｎＨ_２ｎ ^２ _－２、又はＣ_ｎＨ_２ｎから独立して選択され、ｎは８未満である。

【0039】

１つ以上の実施形態では、ホウ素含有前駆体は、一般式（Ｒ_１Ｒ_２Ｒ^３）ＮＢ（Ｒ_１Ｒ_２Ｒ_３）を有し、ここで、Ｒ_１、Ｒ_２、Ｒ_３は、メチル、エチル、ｎ－プロピル、イソプロピル、ｎ－ブチル、イソブチル、ｔ－ブチル、ｎ－ペンチル、イソペンチル、ｔ－ペンチル、ｎ－ヘキシル、イソヘプチル、ｔ－ヘルプチル（t-helptyl）、ｎ－オクチル、イソオクチル、ｔ－オクチル、イソオクチル、ｔ－オクチル、ベンジル、フェニルなどから独立して選択される。

【0040】

１つ以上の実施形態では、ホウ素含有前駆体はアルキルアミンボランから選択される。理論に縛られることは意図していないが、ホウ素含有前駆体の特定の選択は、ライナ１１８の共形性の調整を可能にすると考えられている。

【0041】

幾つかの実施形態では、非共形性のライナ１１８は連続的である。幾つかの実施形態では、非共形性のライナ１１８は、開口部１１０の底面１１４よりも開口部１１０の少なくとも１つの側壁１１２において、より厚くなっている。幾つかの実施形態では、開口部１１０の少なくとも１つの側壁１１２の厚さは、開口部１１０の底面１１４における非共形性のライナの厚さの約１００パーセント以上、約１１０パーセント以上、約１２０パーセント以上、約１２５パーセント以上、約１５０パーセント以上、又は約２００パーセント以上である。幾つかの実施形態では、非共形性のライナ１１８は、約１ｎｍから約５０ｎｍの範囲の１つの側壁の厚さを有する。幾つかの実施形態では、非共形性のライナ１１８は、開口部１１０の対向する側壁１１２上に、開口部の全幅の約５０％以下、約３０％以下、約２５％以下、約２０％以下、又は約１０％以下を構成する厚さを有する。

【0042】

１つ以上の実施形態では、開口部１１０の底面における非共形性のライナの量は、開口部１１０の少なくとも１つの側壁における非共形性のライナの厚さ未満の厚さを有する。本明細書で用いられる場合、「実質的にない」又は「非常に薄い」膜プロファイルとは、特徴部の底面に堆積された非共形性のライナの量のことを指す。したがって、１つ以上の実施形態では、特徴部の底面に堆積される非共形性のライナの量は、開口部１１０の少なくとも１つの側面に堆積される非共形性のライナの量よりも約９０％、９５％、９８％、９９％、又は９９．５％少なくなる。

【0043】

本明細書で用いられる場合、非共形性であるライナとは、全体にわたって（例えば、開口部１１０の側壁の上部、中央、及び下部、並びに底面で）厚さが異なるライナを指す。非共形性であるライナは、厚さが、約１１％以上、又は約１５％、又は約２０％、又は約３０％、又は約４０％、又は約５０％、又はそれより多く変動する。

【0044】

図７を参照すると、非共形性のライナ１１８は、開口部１１０の底面１１４からエッチングされて、膜スタック１５０を露出する。１つ以上の実施形態では、底面１１４からのこのようなエッチングは、「ボトムパンチ」と呼ばれることがある。１つ以上の実施形態では、エッチングは、当業者に知られている任意のエッチングプロセスで実施することができる。幾つかの実施形態では、エッチングは、反応性イオンエッチング（ＲＩＥ）を含む。１つ以上の実施形態では、図７を参照すると、非共形性のライナ１１８が開口部１１０の底面１１４からエッチングされると、実質的にすべての非共形性のライナ１１８が開口部１１０の底面１１４から除去され、開口部１１０の底面１１４の膜スタック１５０が露出する一方で、非共形性のライナ１１８の一部は、開口部１１０の少なくとも１つの側壁１１２上に残る。幾つかの実施形態では、非共形性のライナ１１８の約５０％未満（約４０％未満、約３０％未満、約２０％未満、又は約１０％未満を含む）が、開口部１１０の少なくとも１つの側壁１１２上に残る。１つ以上の実施形態では、非共形性のライナ１１８が開口部１１０の底面１１４からエッチングされると、非共形性のライナ１１８の幾らかは底面１１４に残りうる。他の実施形態では、図示されていないが、非共形性のライナは、開口部１１０の底面１１４から完全に除去される。

【0045】

図８を参照すると、膜スタック１５０は、非共形性のライナ１１８に対して第２の深さＤ_２の深さまで選択的にエッチングされ、孔１２０を形成する。膜スタック１５０をエッチングすることにより、開口部１１０の総深さが延びて、少なくとも１つの側壁１２２及び孔底面１２４を有する孔１２０を形成する。１つ以上の実施形態では、孔１２０は、膜スタック１５０の長さを通じて基板１０２内へと延びる。他の実施形態では、第１の深さＤ_１と第２の深さＤ_２との合計は、スタック厚Ｔ_１よりも小さい。したがって、１つ以上の実施形態では、エッチングプロセスは、図８に示されるように、膜スタック１５０全体を基板１０２までエッチングしない。

【0046】

１つ以上の実施形態では、第２の深さＤ_２は、約０．５μＭから約１０μＭの範囲を有し、約１μＭ、約２μＭ、約３μＭ、約４μＭ、約５μＭ、約６μＭ、約７μＭ、約８μＭ、約９μＭ、又は約１０μＭを含むがこれらに限定されない。

【0047】

１つ以上の実施形態では、非共形性のライナ１１８の一部は、エッチング中に開口部１１０の少なくとも１つの側壁１１２から除去されて、孔１２０が形成される。１つ以上の実施形態では、孔１２０は、メモリホール又はワード線スリットを含む。孔１２０がメモリホール又はワード線スリットを含むこのような実施形態では、電子デバイス１００は、メモリデバイス又はロジックデバイス、例えば、ＮＡＮＤ、ＶＮＡＮＤ、ＤＲＡＭなどを含む。

【0048】

本明細書で用いられる場合、「３Ｄ ＮＡＮＤ」という用語は、メモリセルが複数の層に積み重ねられている、一種の電子（ソリッドステート）不揮発性コンピュータストレージメモリを指す。３Ｄ ＮＡＮＤメモリは、概して、浮遊ゲートトランジスタを含む、複数のメモリセルを含む。従来、３Ｄ ＮＡＮＤメモリセルは、ビット線の周りに３次元で配置された複数のＮＡＮＤメモリ構造を含む。

【0049】

本明細書で用いられる場合、「ダイナミック・ランダム・アクセス・メモリ」又は「ＤＲＡＭ」という用語は、キャパシタに電荷のパケット（すなわち、バイナリ１）又は電荷なし（すなわち、バイナリ０）を格納することによってデータムビットを格納するメモリセルを指す。電荷は、アクセストランジスタを介してキャパシタにゲートされ、また、同じトランジスタをオンにしてトランジスタ出力の相互接続線に電荷パケットをダンプすることによって生成される電圧摂動を調べることによって検出される。したがって、単一のＤＲＡＭセルは、１つのトランジスタと１つのキャパシタとで構成される。

【0050】

本明細書で用いられる場合、「選択的にエッチングされる」又は同様の句は、対象材料が他の材料よりも大幅にエッチングされることを意味する。幾つかの実施形態では、「選択的に」とは、対象材料が、選択されていない表面からの除去速度の約１０倍、１５倍、２０倍、２５倍、３０倍、３５倍、４０倍、４５倍、又は５０倍以上の速度で除去されることを意味する。理論に縛られはしないが、非共形性のライナ１１８は、エッチング中に開口部１１０の側壁１１２を保護し、膜スタック１５０の選択的エッチングを可能にすると考えられている。

【0051】

１つ以上の実施形態では、図９に示されるように、非共形性のライナ１１８は、少なくとも１つの側壁１１２から除去又は剥離される。図９に示されるように、１つ以上の実施形態では、非共形性のライナ１１８が除去されるときに、パターン化されたハードマスク１０８も除去される。幾つかの実施形態では、非共形性のライナ１１８は、酸化性雰囲気でのアニーリングを含むプロセスによって除去される。幾つかの実施形態では、酸化性雰囲気は、Ｏ_２、Ｏ_３、Ｈ_２Ｏ、Ｈ_２Ｏ_２、ＣＯ、ＣＯ_２、Ｎ_２Ｏ、ＮＯ_２、又はＮＯのうちの１つ以上を含む。幾つかの実施形態では、アニーリングは、約４５０℃以上、約５００℃以上、約６００℃以上、約７５０℃以上、約１０００℃以上、約１１００℃以上、又は約１２００℃以上の温度で実施される。幾つかの実施形態では、非共形性のライナ１１８は、酸素プラズマ灰化を含むプロセスによって除去される。幾つかの実施形態では、酸素プラズマ灰化は、約３００℃から約４００℃の範囲の温度で実施される。

【0052】

理論に縛られはしないが、ホウ素を含む非共形性のライナでは、ホウ素は、蒸気アニーリングプロセスによって除去することができると考えられている。さらには、炭素を含むライナでは、炭素は、酸素プラズマ灰化プロセスによって除去することができる。

【0053】

１つ以上の実施形態では、非共形性のライナ１１８は、限界寸法のブローアウトが懸念される任意の高アスペクト比（ＡＲ）エッチングプロセス中に使用することができる。電子デバイスのメモリ又はワード線スリットのアスペクト比が増加すると（例えば、アスペクト比＞２０）、エッチングプロセスで反り及びデルタ限界寸法（ＣＤ）の縮小に問題が発生する可能性がある。１つ以上の実施形態では、高度に選択的な非共形性のライナ１１８は、特徴部の少なくとも１つの側壁１１２、１２２を保護し、その結果、ライナのない特徴部と比較して、反りＣＤが大幅に縮小する。特徴部の底部１１４に膜プロファイルが実質的にないか、又は非常に薄いと、図８に示すように、２回目のエッチングのブレークスルーが容易になる。

【0054】

本開示の１つ以上の実施形態を実装することができる堆積チャンバは、他のタイプのチャンバの中でもとりわけ、化学気相堆積（ＣＶＤ）チャンバ、高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）チャンバ、プラズマ化学気相堆積（ＰＥＣＶＤ）チャンバ、準大気圧化学気相堆積（ＳＡＣＶＤ）チャンバ、及び熱化学気相堆積チャンバを含みうる。本発明の実施形態を実装することができるＣＶＤシステムの特定の例は、米国カリフォルニア州サンタクララ所在のＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＣＥＮＴＵＲＡ ＵＬＴＩＭＡ（登録商標）ＨＤＰ－ＣＶＤチャンバ／システム、及びＰＲＯＤＵＣＥＲ（登録商標）ＰＥＣＶＤチャンバ／システムを含む。

【0055】

説明を容易にするために、「真下」、「下」、「下方」、「上」、「上方」などの空間的に相対的な用語を使用して、図面に示されているある要素又は特徴部と別の（一又は複数の）要素又は（一又は複数の）特徴部との関係を説明することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中のデバイスのさまざまな方向を包含することが意図されていることが理解されよう。例えば、図のデバイスが裏返された場合、他の要素又は特徴部の「下」又は「真下」と説明されている要素は、他の要素又は特徴部の「上」に配向されるであろう。したがって、「下」という例示的な用語は、上と下の両方の配向を包含しうる。デバイスは、別の方向に配向（９０度又は他の配向で回転）されてもよく、本明細書で用いられる空間的に相対的な記述子は、それに応じて解釈される。

【0056】

本明細書で論じられる材料及び方法を説明する文脈（とりわけ、以下の請求項の文脈）での「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示対象の使用は、本明細書に別段の記載がない限り、又は文脈に明確に矛盾しない限り、単数形及び複数形の両方に及ぶと解釈されるべきである。本明細書の値の範囲の列挙は、本明細書に別段の記載がない限り、範囲内に入る各個別の値を個別に参照する簡単な方法として機能することを単に意図しており、各個別の値は、本明細書に個別に記載されているかのように本明細書に組み込まれる。本明細書に記載されるすべての方法は、本明細書に別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実施することができる。本明細書で提供される任意及びすべての例、又は例示的な言語（例えば、「など」）の使用は、単に材料及び方法をより明らかにすることを意図しており、特に明記しない限り、特許請求の範囲に制限を課すことはない。明細書のいかなる文言も、特許請求されていない要素が開示された材料及び方法の実施に不可欠であることを示していると解釈されるべきではない。

【0057】

この明細書全体を通じての、「一実施形態」、「ある特定の実施形態」、「１つ以上の実施形態」、又は、「実施形態」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。ゆえに、この明細書全体のさまざまな箇所での「１つ以上の実施形態で」、「ある実施形態で」、「一実施形態で」、又は「実施形態において」などの表現の表出は、必ずしも、本開示の同一の実施形態に言及するものではない。１つ以上の実施形態では、特定の特徴部、構造、材料、又は特性は、任意の適切な態様で組み合わされる。

【0058】

本明細書の開示は具体的な実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の単なる例示であるものと理解されたい。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対してさまざまな修正及び変形を行うことができることは、当業者にとって明らかであろう。したがって、本開示は、添付の特許請求の範囲及びその等価物の範囲内である修正及び変形を含むことが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】