特表 2022-548171 高度回路アーキテクチャのための高密度ロジック及びメモリの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-16

(54)【発明の名称】高度回路アーキテクチャのための高密度ロジック及びメモリの製造方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20221109BHJP

【ＦＩ】

H01L21/02 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022517254

(86)(22)【出願日】2020-07-23

(85)【翻訳文提出日】2022-05-10

(86)【国際出願番号】 US2020043192

(87)【国際公開番号】W WO2021055098

(87)【国際公開日】2021-03-25

(31)【優先権主張番号】62/901,591

(32)【優先日】2019-09-17

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/854,340

(32)【優先日】2020-04-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】ガードナー，マーク アイ．

(72)【発明者】

【氏名】フルフォード，エイチ．ジム

(72)【発明者】

【氏名】スミス，ジェフリー

(72)【発明者】

【氏名】リーブマン，ラース

(72)【発明者】

【氏名】チャネムゲーム，ダニエル

(57)【要約】

本明細書の技術は、高度回路アーキテクチャ用の高密度ロジック及びメモリを製造するための方法を含む。本方法は、別個の基板上に多層スタックを形成し、多層スタック上に接合膜を形成し、次いで、接合膜を接触させ接合させて、多層スタックのそれぞれを含む組み合わせ構造を形成することを含み得る。本方法を繰り返して、追加の組み合わせを形成することができる。反復の間に、組み合わせ構造からトランジスタデバイスが形成され得る。イオン化された原子の注入は、追加の多層の成長を目的とした基板の劈開を容易にすることができ、アニールが、イオン化された原子の注入の所定の侵入深さにおいて基板を脆弱化させる。

【特許請求の範囲】

【請求項1】

半導体デバイスを製造する方法であって、
第１の基板の第１の表面上に第１の多層スタックを形成するステップであって、前記第１の基板は、前記第１の基板の前記第１の表面とは反対側の第２の表面を有し、前記第１の多層スタックは、第１の材料と第２の材料との交互の層を含む、ステップと；
第２の基板の第２の表面上に第２の多層スタックを形成するステップであって、前記第２の基板は、前記第２の基板の前記第２の表面とは反対側の第１の表面を有し、前記第２の多層スタックは、第３の材料と第４の材料との交互の層を含む、ステップと；
イオン化された原子を前記第２の基板の前記第１の表面の所定の深さまで注入するステップと；
前記第１の多層スタックの上面の上に第１の接合膜を形成し、前記第２の多層スタックの上面の上に第２の接合膜を形成するステップと；
前記第１の接合膜が前記第２の接合膜と接触するように、前記第１の基板を前記第２の基板に整列させるステップと；
前記第１の基板及び前記第２の基板にアニールを実施して、前記第１の接合膜を前記第２の接合膜に接合させ、組み合わせ構造を形成するステップであって、前記アニールは、さらに、ほぼ前記注入の前記所定の深さにおいて、前記第２の基板の一部分を脆弱化させる、ステップと、
を有する、方法。

【請求項2】

前記イオン化された原子は、１２未満の原子番号を有する、請求項１に記載の方法。

【請求項3】

前記イオン化された原子を注入するステップは、第１のタイプのイオン化された原子を注入するステップと、第２のタイプの粒子を注入するステップとを有する、請求項１に記載の方法。

【請求項4】

前記第１のタイプのイオン化された原子は、Ｈ、Ｈ_２、Ｈｅ、及びホウ素からなる群から選択される、請求項３に記載の方法。

【請求項5】

前記第１の材料及び前記第３の材料はシリコンであり、前記第２の材料及び前記第４の材料はＳｉＧｅ_２である、請求項１に記載の方法。

【請求項6】

前記第１の接合膜を形成するステップ、及び前記第２の接合膜を形成するステップは、酸化物堆積プロセスを実施するステップを有する、請求項１に記載の方法。

【請求項7】

前記第１の接合膜及び前記第２の接合膜は、それぞれ、３０オングストローム～３００オングストロームの厚さを有する、請求項６に記載の方法。

【請求項8】

前記第１の接合膜を形成し、前記第２の接合膜を形成するステップは、液体化学物質を使用して、前記第１の多層スタックの前記上面をクリーニングし、前記第２の多層スタックの前記上面をクリーニングして、化学酸化膜を形成するステップを有する、請求項１に記載の方法。

【請求項9】

前記化学酸化膜は、５オングストローム～３０オングストロームの厚さを有する、請求項８に記載の方法。

【請求項10】

前記第１の接合膜を形成し、前記第２の接合膜を形成するステップは、前記クリーニングの後に、前記化学酸化膜上に酸化物層を堆積させるための酸化物堆積プロセスを実施し、その結果、前記多層スタックのそれぞれの上に２層の酸化物を形成するステップを有する、請求項８に記載の方法。

【請求項11】

前記第１の多層スタック及び前記第２の多層スタックは、それぞれ、少なくとも４層を有する、請求項１に記載の方法。

【請求項12】

さらに、
前記第１の接合膜上に第１の炭素含有接合膜を形成するステップと；
前記第２の接合膜上に第２の炭素含有接合膜を形成するステップと、
を有し、
前記第１の基板を前記第２の基板に整列させるステップは、前記第１の炭素含有接合膜を前記第２の炭素含有接合膜に接触させるステップを有する、請求項１に記載の方法。

【請求項13】

さらに、前記第２の基板の前記脆弱化された部分を除去するステップを有する、請求項１に記載の方法。

【請求項14】

さらに、前記脆弱化された部分を除去した後に、前記第２の基板の劈開された厚さを所定の厚さに低減させるステップを有する、請求項１３に記載の方法。

【請求項15】

前記第２の基板の前記劈開された厚さは、６０ｎｍ未満に低減されている、請求項１４に記載の方法。

【請求項16】

さらに、
第３の基板の第１の表面上に第３の多層スタックを形成するステップであって、前記第３の基板は、前記第３の基板の前記第１の表面とは反対側の第２の表面を有し、前記第３の多層スタックは、前記第３の材料と前記第４の材料との交互の層を含む、ステップと；
前記組み合わせ構造の前記第２の基板上に第４の多層スタックを形成するステップであって、前記第４の多層スタックは、前記第１の材料と前記第２の材料との交互の層を備え、前記層のそれぞれは、厚さ低減後に前記第２の基板の前記脆弱化された部分を除去することにより形成された表面から始まるエピタキシャル成長により形成される、ステップと；
前記第３の多層スタックの上面の上に第３の接合膜を形成し、前記第４の多層スタックの上面の上に第４の接合膜を形成するステップと；
前記第３の接合膜が前記第４の接合膜に接触するように、前記第３の基板を前記組み合わせ構造に整列させるステップと；
前記組み合わせ構造及び前記第３の基板にアニールを実施して、前記第３の接合膜を前記第４の接合膜に接合させ、その結果、前記第３の基板を前記組み合わせ構造の一部にするステップと、
を有する、請求項１４に記載の方法。

【請求項17】

さらに、前記第３の多層スタックの前記上面に前記第３の接合膜を形成する前に、前記第３の基板の前記第１の表面にイオン化された原子を前記所定の深さまで注入するステップ、を有し、
前記組み合わせ構造及び前記第３の基板への前記アニールは、また、ほぼ前記注入の前記所定の深さにおいて、前記第３の基板の一部分を脆弱化させる、請求項１６に記載の方法。

【請求項18】

さらに、
前記第３の基板の前記脆弱化された部分を除去するステップと；
前記脆弱化された部分を除去した後、前記第３の基板の劈開された厚さを所定の厚さに低減させるステップと、
を有する、請求項１７に記載の方法。

【請求項19】

半導体デバイスを製造する方法であって、
第１の基板の第１の表面上に第１の多層スタックを形成するステップであって、前記第１の基板は、前記第１の基板の前記第１の表面とは反対側の第２の表面を有し、前記第１の多層スタックは、第１の材料と第２の材料との交互の層を含み、前記第１の多層スタックは、エピタキシャル成長された少なくとも６層を含む、ステップと；
第２の基板の第２の表面上に第２の多層スタックを形成するステップであって、前記第２の基板は、前記第２の基板の前記第２の表面と反対側の第１の表面を有し、前記第２の多層スタックは、第３の材料と第４の材料との交互の層を含み、前記第２の多層スタックは、エピタキシャル成長された少なくとも６層を含む、ステップと；
イオン化された原子を前記第２の基板の前記第１の表面の所定の深さまで注入するステップと；
前記第１の多層スタックの上面の上に第１の接合膜を形成し、前記第２の多層スタックの上面の上に第２の接合膜を形成するステップと；
前記第１の接合膜が前記第２の接合膜と接触するように、前記第１の基板を前記第２の基板に整列させるステップと；
前記第１の基板及び前記第２の基板にアニールを実施して、前記第１の接合膜を前記第２の接合膜に接合させ、組み合わせ構造を形成するステップであって、前記アニールは、また、ほぼ前記注入の前記所定の深さにおいて、前記第２の基板の一部分を脆弱化させる、ステップと；
前記第２の基板の前記脆弱化された部分を除去するステップと；
前記組み合わせ構造から少なくとも１つのトランジスタデバイスを形成するステップと、
を有する、方法。

【請求項20】

さらに、前記第２の基板の前記脆弱化された部分を除去した後に、前記第２の基板の残部を薄膜化して前記第２の基板の前記残部を完全に除去し、前記第１の多層スタックと前記第２の多層スタックとを組み合わせたものを露出させるステップを有する、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本開示は、２０１９年９月１７日に出願された米国仮特許出願第６２／９０１，５９１号明細書、及び２０２０年４月２１日に出願された米国特許出願第１６／８５４，３４０号明細書の優先権の利益を主張するものであり、それら全体が本明細書に参考として組み込まれる。

【0002】

本開示は、特に高密度ロジック及びメモリ形成のための、集積回路及びマイクロエレクトロニクスデバイスを製造する方法に関する。

【背景技術】

【0003】

本明細書で提供される背景技術の説明は、本開示の文脈を一般的に提示することを目的としている。この背景技術の項で説明される範囲における本発明者の研究、並びに出願時に先行技術として認定されていないかもしれない記載の態様は、本開示に対する先行技術として明示的にも暗示的にも認められない。

【0004】

半導体デバイスの、例えば特にマイクロスケール又はナノスケールでの製造では、膜形成堆積、エッチングマスク形成、パターニング、材料エッチング及び除去、並びにドーピング処理などの様々な製作プロセスが行われる。これらのプロセスは繰り返し実行されて、所望の半導体デバイス要素が基板上に形成される。微細加工では、トランジスタは、能動デバイス平面の上に形成される配線／メタライゼーションと共に、１つの平面内に作製され、したがって２次元（２Ｄ）回路又は２Ｄ製作として特徴付けられている。スケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は、大幅に増加したものの、スケーリングが１桁のナノメートルの半導体デバイス製作ノードに入るにつれて、スケーリングの取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層されている３次元（３Ｄ）半導体回路に対する要望を表明している。

【0005】

３Ｄ集積化は、半導体のスケーリングを継続するための実現可能な選択肢であると見なされている。製造ばらつきと静電的なデバイス限界とに起因して、コンタクテッドゲートピッチがそのスケーリング限界に達すると、２Ｄトランジスタ密度スケーリングが停止する。

【0006】

３Ｄ集積化、すなわち複数デバイスの垂直積層は、面積ではなく体積におけるトランジスタ密度を増加させることによって、これらのスケーリング限界を克服することを目的とする。例えばＣＰＵ又はＧＰＵ製品において使用される、相補型金属酸化膜半導体（ＣＭＯＳ）の超大規模集積回路（ＶＬＳＩ）スケーリングは、半導体ロードマップを前進させる主な手段として３Ｄ集積化の採用を探索しており、したがって実現技術を所望している。そのような技術の１つは、別個の基板上への別個のナノ平面層スタックの熱接着を利用して、組み合わされた層スタックを形成し、結果として生じるトランジスタの密度を増加させることができる。

【発明の概要】

【課題を解決するための手段】

【0007】

本開示は、半導体デバイスを製造するための方法に関し、この方法は、第１の基板の第１の表面上に第１の多層スタックを形成することであって、第１の基板は第１の基板の第１の表面とは反対側の第２の表面を有し、第１の多層スタックは第１の材料と第２の材料との交互の層を含む、ことと；第２の基板の第２の表面上に第２の多層スタックを形成することであって、第２の基板は第２の基板の第２の表面とは反対側の第１の表面を有し、第２の多層スタックは第３の材料と第４の材料との交互の層を含む、ことと；第２の基板の第１の表面の所定の深さに、イオン化された原子を注入することと；第１の多層スタックの上面の上に第１の接合膜を形成し、第２の多層スタックの上面の上に第２の接合膜を形成することと；第１の接合膜が第２の接合膜と接触するように、第１の基板を第２の基板に整列させることと；第１の基板及び第２の基板にアニールを実施して、第１の接合膜を第２の接合膜に接合させ、組み合わせ構造を形成することであって、アニールはまた、ほぼ注入の所定の深さにおいて、第２の基板の一部分を脆弱化させる、ことと、を含む。

【0008】

この方法は加えて、第２の基板の脆弱化された部分を除去することと；脆弱化された部分を除去した後に、第２の基板の劈開された厚さを所定の厚さに低減させることと、を含む。

【0009】

この方法は加えて、第３の基板の第１の表面上に第３の多層スタックを形成することであって、第３の基板は第３の基板の第１の表面とは反対側の第２の表面を有し、第３の多層スタックは第３の材料と第４の材料との交互の層を含む、ことと；組み合わせ構造の第２の基板上に第４の多層スタックを形成することであって、第４の多層スタックは第１の材料と第２の材料との交互の層を含み、各層は、厚さ低減の後に、第２の基板の脆弱化された部分を除去することにより形成された表面から始まるエピタキシャル成長により形成される、ことと；第３の多層スタックの上面に第３の接合膜を形成することと、第４の多層スタックの上面に第４の接合膜を形成することと；第３の接合膜が第４の接合膜に接触するように、第３の基板を組み合わせ構造に整列させることと；組み合わせ構造及び第３の基板にアニールを実施して、第３の接合膜を第４の接合膜に接合させることにより、第３の基板を組み合わせ構造の一部にすることと、を含む。

【0010】

この概要のセクションは、本開示又は特許請求の範囲に記載される本発明の全ての実施形態及び／又は段階的に新規な態様を指定するわけではないことに留意されたい。その代わりに、本発明の概要は、異なる実施形態、及び新規性に関する対応点についての、予備的な考察を提供するだけである。本発明及び実施形態の更なる詳細及び／又は予想される観点については、読者は、以下で更に議論されるような、本開示の発明を実施するための形態セクション及び対応する図面を参照されたい。

【0011】

例として提案する本開示の様々な実施形態について、以下の図を参照しながら詳細に説明する。図では、同様の番号は同様の要素を参照する。

【図面の簡単な説明】

【0012】

【図1】本開示の一実施形態による、ナノ層スタックの例示的な結果を示す基板の断面図である。

【図2】本開示の一実施形態による、第２のウェハーへのイオン化された原子の注入中のナノ層スタックを示す基板の断面図である。

【図3】本開示の一実施形態による、酸化物形成中のナノ層スタックを示す基板の断面図である。

【図4】本開示の一実施形態による、接合中のナノ層スタックを示す基板の断面図である。

【図5】本開示の一実施形態による、第２のウェハーの基板の薄膜化を示す、組み合わせ構造の断面図である。

【図6】本開示の一実施形態による、第３のウェハーの準備の断面図である。

【図7】本開示の一実施形態による、酸化物形成中のナノ層スタックを示す基板の断面図である。

【図8】本開示の一実施形態による、接合中のナノ層スタックを示す基板の断面図である。

【図9】本開示の一実施形態による、ナノ層スタックの例示的な結果を示す基板の断面図である。

【図10】本開示の一実施形態による、第２のウェハーへのイオン化された原子の注入中のナノ層スタックを示す基板の断面図である。

【図11】本開示の一実施形態による、酸化物堆積中のナノ層スタックを示す基板の断面図である。

【図12】第３のウェハーの接合後及び接合前のナノ層スタックを示す基板の断面図である。

【図13】本開示の一実施形態による、接合中のナノ層スタックを示す基板の断面図である。

【図14】本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。

【図15】本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。

【図16】本開示の一実施形態による、ナノ層スタックの例示的な結果を示す基板の断面図である。

【図17】本開示の一実施形態による、第２のウェハーへのイオン化された原子の注入中のナノ層スタックを示す基板の断面図である。

【図18】本開示の一実施形態による、炭素含有接合膜の形成中のナノ層スタックを示す基板の断面図である。

【図19】本開示の一実施形態による、第３のウェハーの接合後及び接合前のナノ層スタックを示す基板の断面図である。

【図20】本開示の一実施形態による、接合中のナノ層スタックを示す基板の断面図である。

【図21】本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。

【図22】本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。

【図23】本開示の一実施形態による、半導体デバイスを製造する方法のフロー図である。

【発明を実施するための形態】

【0013】

以下の開示は、提示する主題の様々な特徴を実現するための多数の様々な実施形態又は実施例を示す。本開示を簡略化するために、構成要素及び配置の具体例を以下に記載する。当然のことながら、これらは単なる実施例に過ぎず、限定することを意図するものではない。例えば、以下に続く説明における第２の特徴の上方又は上での第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触し得ないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な実施例において参照番号及び／又は文字を繰り返す場合がある。この繰り返しは、簡潔さ及び明瞭さを目的としており、それ自体は、議論する様々な実施形態及び／又は構成間の関係について言及するものではない。更に、本明細書では、「上部」、「下部」、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような１つの要素又は特徴の、別の要素又は特徴に対する関係を説明することがある。空間的に相対的な用語は、図に示されている向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、それ以外の方向に向けられ（９０度回転される又は他の向きにする）てもよく、本明細書で使用される空間的に相対的な記述子もそれに応じて同様に解釈されてもよい。

【0014】

本明細書に記載する様々なステップの説明の順序は、明確化のために示されている。一般に、これらのステップは、任意の適切な順序で実施することができる。加えて、本明細書における異なる特徴、技法、構成などがそれぞれ、本開示の異なる箇所に記述される場合があるが、その概念はそれぞれ、互いに独立して又は互いに組み合わせて実行され得ることが意図されている。したがって、本発明は、多くの異なる形態で具現化及び考察することができる。

【0015】

本明細書の技術は、高密度３Ｄロジック回路を作製するための方法を含む。技術には、２つ以上の基板上にナノ平面層スタックを形成し、これらの基板を比較的低温で一緒に接合させることが含まれる。次いで、ナノ平面層スタックをトランジスタ、又はロジック若しくはメモリプレーンに変えることができる。代わりに、単結晶シリコン上に形成されたロジック及び／又はメモリのスタックを積層化して一緒に接合することができる。スタックは、部分的に形成されたデバイスであり得る、又は完全に形成されたデバイスであり得る。

【0016】

本明細書における接合は、接触させた２つの基板の表面間に確立される分子結合により生じる。エピタキシャルスタック又はデバイススタックを有する基板は、その上に酸化膜又は炭素含有膜などの接合面が形成されている。これらの境界膜は、周囲条件にて互いに接触して整列されている。ファンデルワールス力に起因して初期接着が発生し、次いで熱アニール処理が使用されて、室温結合（弱い結合）が共有結合（強い結合）に変換される。この技術は、低温において、薄い厚さの境界から強力な接合をもたらし、ナノ平面の効果的な接合をもたらして３Ｄ集積ロジックのニーズを実現させる。このような技術は、垂直に積層されたシリコンベース領域を最大限に使用する。本明細書の技術は、高品質のシリコン及びチャネル材料で、より多くのトランジスタ平面を形成することを可能にする。

【0017】

本明細書の実施形態は、半導体デバイスを形成するための方法を提供する。図１は、本開示の一実施形態による、マイクロ又はナノスケールの多層スタック１０７（以下、「ナノ層スタック１０７」と呼ぶ）の例示的な結果を示す基板１０５の断面図である。一実施形態では、基板１０５は、上面及び底面を含み、ナノ層スタック１０７は、第１のウェハー１００ａの基板１０５の上面上に形成することができる。例えば、１２層の交互のナノ層材料を形成することができる。ナノ層スタック１０７は、例えば、第１の材料１１０及び第２の材料１１５の交互の層を含むことができ、第１の材料１１０はシリコンとすることができ、第２の材料１１５はＳｉＧｅとすることができる。ナノ層は、例えば、相補型電界効果トランジスタ（ＣＦＥＴ）プロセスフローにより形成することができ、これは、ナノ層の後のエピタキシャル成長まで続き得る。所望の最終デバイスに基づいて様々な数の層を形成することができ、様々な技術を使用して基板１０５上に層を形成してもよいことが理解され得る。ナノ層スタック１０７は、同様に２つ以上のウェハー上に、例えば第２のウェハー１００ｂ上に、形成することができる。第２のウェハー１００ｂの基板１０５は、上面及び底面を含むことができ、ナノ層スタック１０７は、第２のウェハー１００ｂの基板１０５の底面に形成することができる。第１のウェハー１００ａのナノ層スタック１０７、及び第２のウェハー１００ｂのナノ層スタック１０７は、対応するナノ層スタック１０７に異なる材料を含むことができることが理解され得る。したがって、第１のウェハー１００ａのナノ層スタック１０７は、第１の材料１１０及び第２の材料１１５を含むことができる一方で、第２のウェハー１００ｂのナノ層スタック１０７は、互いに交互になっている第３の材料及び第４の材料を含むことができる。

【0018】

図２は、本開示の一実施形態による、第２のウェハー１００ｂへのイオン化された原子の注入中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、イオン化された原子、例えば、劈開用粒子を、第２のウェハー１００ｂ上のナノ層スタック１０７の反対側の表面に注入して、劈開部位１０９を生じさせることができる。この実施形態における以降の図では、ナノ層スタック１０７の複数の層は、第１のウェハー１００ａ及び第２のウェハー１００ｂ上において単一の層に簡略化される。図示するように、第２のウェハー１００ｂの上面に、イオン化された原子を注入することができる。イオン化された原子は、Ｈ_２、Ｈ、Ｈｅ、又はＢなどの比較的軽い元素材料から選択できる。例えば、注入は、Ｈ_２とＨｅの組み合わせ、又はＨ_２とホウ素の組み合わせなどの元素ペアのデュアル注入を含むことができる。非限定的な例として、ホウ素及びＨ_２が選択される場合、５×１０^１４～５×１０^１５イオン／ｃｍ^２のドーズを有するホウ素、及び２～６×１０^１６イオン／ｃｍ^２のドーズを有するＨ_２に対して注入範囲を一致させるために、ホウ素は１８０ｋｅＶのエネルギーを有することができ、Ｈ_２は１２９ｋｅＶのエネルギーを有することができる。Ｈｅ及びＨ_２の注入範囲を一致させる別の例では、Ｈｅは４５ｋｅＶのエネルギーを使用できる一方で、Ｈ_２は３０ｋｅＶのエネルギーを有することができ、両方の注入種は、２～６×１０^１６イオン／ｃｍ^２のドーズ範囲を有することができる。デュアル注入の飛程範囲を調整して、注入されたイオン種のエネルギーが各ピークに対して同じ飛程範囲を有するようにすることができる。１つ以上の元素を、１つ以上のプロセスステップで注入することができる。任意のエネルギーを使用できることに留意されたい。使用するエネルギーが劈開部位１０９の深さを決定し得るので、両方のエネルギーを調整して、劈開部位１０９を生成させるためのイオン化された原子の注入深さが同じになるように各イオンの射影飛程範囲を一致させるべきである。一例では、デュアル注入は、劈開部位１０９において基板１０５を分離させるためのアニール温度を３００℃未満に大幅に低減させることができる。代わりに、注入を１つだけ使用する場合、例えばＨ_２だけの場合、アニール温度を４００℃～６００℃にすることができる。第１のウェハー１００ａにイオン化された原子を注入することもできるが、本実施形態では、第１のウェハー１００ａにイオン化された原子は注入されない。

【0019】

図３は、本開示の一実施形態による、酸化物形成中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、ナノ層スタック１０７の上部に化学接合膜１２０を形成することができる。ナノ層スタック１０７の上面は、基板１０５から最も遠い面として定義することができる。したがって、図示するように、第１のウェハー１００ａ上のナノ層スタック１０７の上面は、第１のウェハー１００ａの基板１０５の上面の方向にあるが、第２のウェハー１００ｂ上のナノ層スタック１０７の上面は、第２のウェハー１００ｂの基板１０５の底面の方向にある。例示的な接合膜１２０は、酸化物及び炭素含有膜を含むが、他の選択肢を使用することができる。

【0020】

一実施形態では、接合膜１２０は、各基板１０５上に形成された化学酸化膜又は境界であり得る。第１のウェハー１００ａ及び第２のウェハー１００ｂの両方を、２段階クリーニングシーケンスを使用してクリーニングすることができる。例えば、第１のクリーニングでは、Ｈ_２ＳＯ_４：Ｈ_２Ｏ_２の混合物を、例えば（２．５～３．５）：１、又は好ましくは３：１の比率で１０～２０分間使用することができる。第１のクリーニングに続いて、第１のウェハー１００ａ及び第２のウェハー１００ｂを、１０～２０分間の超音波処理を用いて脱イオン（ＤＩ）水でリンスすることができる。第２のクリーニングは、ＮＨ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏの混合物を、例えば（０．７～１．３）：１：５、又は好ましくは１：１：５の比率で使用することができる。第２のクリーニングは、例えば、２０℃～３０℃、又は好ましくは２５℃の温度で、１０～２０分間実施することができる。ＮＨ_３は高温で蒸発する可能性があるので、第２のクリーニングの温度をより低い温度に維持することが有益である。これにより、－ＮＨ_２基の生成が増加し、その結果、アニール後にシリコンの共有結合が増加する。これにより、第１のウェハー１００ａ及び第２のウェハー１００ｂのそれぞれの上に約５～１５オングストローム（Ａ）の化学酸化膜（すなわち、化学接合膜１２０）が残り、これは、いったん加熱されるとシリコンの強力な共有結合を形成するのに適している。化学接合膜１２０はまた、基板１０５の他の面を覆うこともできる。

【0021】

図４は、本開示の一実施形態による、接合中のナノ層スタック１０７を示す基板１０５の断面図である。形成された化学接合膜１２０を用いて、第１のウェハー１００ａ及び第２のウェハー１００ｂのナノ層スタック１０７を一緒に接合させることができる。第１のウェハー１００ａ上の化学接合膜１２０が第２のウェハー１００ｂ上の化学接合膜１２０と接触するように、第１のウェハー１００ａ及び第２のウェハー１００ｂを整列させることができる。第１のウェハー１００ａ及び第２のウェハー１００ｂの接合膜１２０が互いに接触していることにより、第１のウェハー１００ａ及び第２のウェハー１００ｂは、ファンデルワールス力に起因して所定位置に留まることができる。引き続き、アニールを実施することができる。第１のウェハー１００ａ及び第２のウェハー１００ｂは、例えば、２００℃～５００℃において３～６時間加熱することができる。アニールは、強力で永続的なシリコン共有結合の形成を促進し得る。加えて、第２のウェハー１００ｂの基板１０５の上面にイオン化された原子が注入されていると、アニールにより、劈開部位１０９において分離が誘発される可能性がある。このとき、イオン化された原子の注入範囲のピークが、ウェハーの薄膜化を可能にしていた。第２のウェハー１００ｂの基板１０５を劈開させることにより、バルク基板１０５材料の厚さ全体をエッチング又は研磨する必要なく、基板１０５（例えば、バルクシリコンの裏面）の厚さを低減させることができる。

【0022】

アニールは２段階プロセスに分離できることに留意されたい。なぜなら、劈開は、より短い時間で、例えば数分で起こる可能性があり、その後、両方の接合膜１２０を結合させるために、比較的長いアニールプロセスが続くからである。第１のウェハー１００ａ及び第２のウェハー１００ｂの化学接合膜１２０を整列させ、アニールにより一緒に接合させることができ、例えば、１０Ａ～３０Ａの範囲、又は好ましくは２０Ａの厚さを有する中間の化学接合膜１２０がもたらされる。

【0023】

図５は、本開示の一実施形態による、第２のウェハー１００ｂの基板１０５の薄膜化を示す組み合わせ構造の断面図である。第１のウェハー１００ａと第２のウェハー１００ｂとが恒久的に接合されると、それらは組み合わせ構造になる。次いで、劈開部分は、組み合わせ構造から除去され得る及び／又はクリーニングされ得る。追加の薄膜化を実施できる。追加の薄膜化は、その後の半導体デバイスの形成のためにナノ層スタック１０７のうちの１つにアクセスするために、並びに追加のナノ層スタック１０７を追加するために有益である。例えば、第２のウェハー１００ｂの基板１０５全体を除去することができ、ナノ層スタック１０７（このとき、組み合わせる前と比較して２倍の層を有し、層の半分がそれぞれ接合膜１２０によって分離されている）を半導体デバイスに形成することができる。例えば、ナノ層スタック１０７からゲートオールアラウンド（ＧＡＡ）デバイスが製造され得る。バルク基板１０５材料を薄膜化するために様々な技術を使用することができる。例えば、第２のウェハー１００ｂの基板１０５の上面は、化学的機械的研磨（ＣＭＰ）によりエッチング又は研磨され、その結果、１０～５０ｎｍなどの所望の厚さの単結晶シリコンになり得る。劈開されたバルクシリコンは、追加使用の前に研磨され得ることに留意されたい。劈開されて残った劈開部分は、追加の数十サイクルのための基板として再利用され得る。より軽い不活性元素の場合、そのようなクリーニングは任意選択であり得る。ホウ素などの他の元素を使用する場合、この元素がバルクシリコン中に残っているとドーパントとして機能する可能性があるので、クリーニング又は研磨ステップを使用してホウ素が除去され得る。

【0024】

この時点で、２つのナノ層スタック１０７が接合され、追加のスタックのためにアクセス可能である。上述したように、それぞれが１２層のナノ層スタック１０７の場合、このとき２４層の交互の層が極めて接近している。次いで、前のステップを繰り返すことにより、追加のナノ平面層を組み合わせ構造に追加できる。

【0025】

図６は、本開示の一実施形態による、第３のウェハー１００ｃの準備の断面図である。一実施形態では、ナノ層スタック１０７は、第３のウェハー１００ｃの基板１０５上に形成することができ、第３のウェハー１００ｃの基板１０５は上面及び底面を含み、ナノ層スタック１０７は底面に形成される。加えて、ナノ層スタック１０７は、組み合わせ構造上の第２のウェハー１００ｂの薄膜化された基板１０５上に形成することができる。次いで、アニール中に切断又は劈開させるために、任意選択で第３のウェハー１００ｃの基板１０５の上面にイオン化された原子を注入することができる。組み合わせ構造は、イオン化された原子のいかなる注入も受ける必要はない。以前に実行したのと同様に、２つ以上の異なるイオン化された原子を使用する場合、イオン化された原子の注入エネルギーを調整して、イオン化された原子のピーク飛程範囲又は注入深さが全ての注入で同じになるようにすることができる。

【0026】

図７は、本開示の一実施形態による、酸化物形成中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、化学接合膜１２０（例えば、１つ以上の酸化物層及び／又は炭素含有層）は、各構造（すなわち、組み合わせ構造及び第３のウェハー１００ｃ）の覆われていないナノ層スタック１０７上に形成することができる。

【0027】

上述したように処理は継続する。図８は、本開示の一実施形態による、接合中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、組み合わせ構造のナノ層スタック１０７と第３のウェハー１００ｃとを一緒に接合することができる。組み合わせ構造上の化学接合膜１２０が第３のウェハー１００ｃ上の化学接合膜１２０と接触するように、組み合わせ構造及び第３のウェハー１００ｃを整列させることができる。続いて、アニールが接合膜１２０間に強力で永続的なシリコン共有結合を形成する。アニールはまた、第３のウェハー１００ｃの基板１０５に切断又は劈開を引き起こし得る。

【0028】

第３のウェハー１００ｃの劈開された基板１０５は、研磨して薄くすることができる。この時点で、製造はトランジスタの作製に継続することができる。これまでに説明したように、４８層の半導体材料のナノ層が組み合わされた。一例では、組み合わせ構造は２４個の単結晶シリコン面を含み、これをトランジスタチャネル材料に使用することができる。例えば、組み合わせ構造をマスクしエッチングして、ＦＥＴ、メモリ構成要素などのナノチャネルを形成することができる。代わりに、ナノ層スタック１０７形成のステップを繰り返し、熱アニールにより接合させることにより、より多くのナノ層を形成することができる。

【0029】

理解され得るように、組み合わされた第１のウェハー１００ａ及び第２のウェハー１００ｂは、上述したように、ナノ層スタック１０７上の接合膜１２０の任意の組み合わせから形成することができる。

【0030】

図９は、本開示の一実施形態による、ナノ層スタック１０７の例示的な結果を示す基板１０５の断面図である。一実施形態では、ナノ層スタック１０７は、第１のウェハー１００ａの基板１０５の上面上に形成することができる。ナノ層スタック１０７は、加えて第２のウェハー１００ｂ上に形成することができ、ナノ層スタック１０７は、第２のウェハー１００ｂの基板１０５の底面上に形成することができる。

【0031】

図１０は、本開示の一実施形態による、第２のウェハー１００ｂへのイオン化された原子の注入中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、イオン化された原子を第２のウェハー１００ｂ上のナノ層スタック１０７の反対側の表面に注入して、劈開部位１０９を生成することができる。図示するように、第２のウェハー１００ｂの上面に、イオン化された原子を注入することができる。

【0032】

図１１は、本開示の一実施形態による、酸化物堆積中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、堆積された接合膜１２１は、ナノ層スタック１０７の上部に堆積により形成することができる。クリーニングステップが続く場合は、化学酸化物が残らないように、ＨＦを使用した最終クリーニングステップを使用することができる。次いで、酸化物が、ウェットクリーニングプロセスによる化学接合膜１２０よりも厚く、例えば、３０Ａ～３００Ａの範囲、又は好ましくは１００Ａの堆積厚さでナノ層スタック１０７上に堆積される。例えば、なかでも、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、プラズマ促進化学蒸着（ＰＥＣＶＤ）、及び有機金属化学蒸着（ＭＯＣＶＤ）を使用することができる。第１のウェハー１００ａ及び第２のウェハー１００ｂの堆積された接合膜１２１を整列させ、アニールにより一緒に接合させることができ、例えば、６０Ａ～６００Ａの範囲、又は好ましくは２００Ａの厚さを有する中間の堆積された接合膜１２１がもたらされる。

【0033】

図１２は、第３のウェハー１００ｃの接合後及び接合前のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、ナノ層スタック１０７は、第３のウェハー１００ｃの基板１０５の底面に形成することができる。加えて、ナノ層スタック１０７は、組み合わせ構造上の第２のウェハー１００ｂの薄膜化された基板１０５上に形成することができる。次いで、アニール中に切断又は劈開させるために、任意選択で第３のウェハー１００ｃの基板１０５の上面にイオン化された原子を注入することができる。

【0034】

図１３は、本開示の一実施形態による、接合中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、組み合わせ構造のナノ層スタック１０７と第３のウェハー１００ｃとを、堆積された接合膜１２１を一緒に接合させることにより、アニール中に一緒に接合させることができる。

【0035】

図１４及び図１５は、本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。一実施形態では、化学接合膜１２０は、最初に、第１、第２、及び第３のウェハー１００ａ、１００ｂ、１００ｃのナノ層スタック１０７上に形成され、その後に、化学接合膜１２０の上部への、堆積された接合膜１２１の堆積が続く。これは、クリーニング化学物質により残った酸化物と、それに続くＡＬＤ、ＣＶＤなどを使用する堆積プロセスとを組み合わせたものである。

【0036】

図１６は、本開示の一実施形態による、ナノ層スタック１０７の例示的な結果を示す基板１０５の断面図である。一実施形態では、ナノ層スタック１０７は、第１のウェハー１００ａの基板１０５の上面上に形成することができる。ナノ層スタック１０７は、加えて第２のウェハー１００ｂ上に形成することができ、ナノ層スタック１０７は、第２のウェハー１００ｂの基板１０５の底面上に形成することができる。

【0037】

図１７は、本開示の一実施形態による、第２のウェハー１００ｂへのイオン化された原子の注入中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、イオン化された原子を第２のウェハー１００ｂ上のナノ層スタック１０７の反対側の表面に注入して、劈開部位１０９を生成することができる。図示するように、第２のウェハー１００ｂの上面に、イオン化された原子を注入することができる。

【0038】

図１８は、本開示の一実施形態による、炭素含有接合膜１２２の形成中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、炭素含有接合膜１２２は、ナノ層スタック１０７の上部にエピタキシャル成長させることができる。代わりに、炭素含有接合膜１２２は、ナノ層スタック１０７の上面に堆積させることができる。例えば、炭素含有接合膜１２２は、ＳｉＣ又はＳｉＣＮであり得る。炭素含有接合膜１２２は、第１のウェハー１００ａ及び第２のウェハー１００ｂのそれぞれについて、例えば、１０～１００Ａの範囲の厚さを有することができる。第１のウェハー１００ａ及び第２のウェハー１００ｂの堆積された接合膜１２１は整列され、アニールにより一緒に接合され得る。

【0039】

図１９は、本開示の一実施形態による、第３のウェハー１００ｃの接合後及び接合前のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、ナノ層スタック１０７は、第３のウェハー１００ｃの基板１０５の底面に形成することができる。加えて、ナノ層スタック１０７は、組み合わせ構造上の第２のウェハー１００ｂの薄膜化された基板１０５上に形成することができる。次いで、アニール中に切断又は劈開させるために、任意選択で第３のウェハー１００ｃの基板１０５の上面にイオン化された原子を注入することができる。

【0040】

図２０は、本開示の一実施形態による、接合中のナノ層スタック１０７を示す基板１０５の断面図である。一実施形態では、組み合わせ構造のナノ層スタック１０７と第３のウェハー１００ｃとを、炭素含有接合膜１２２を一緒に接合させることにより、アニール中に一緒に接合させることができる。

【0041】

図２１及び図２２は、本開示の一実施形態による、デュアル酸化物層を有する組み合わせ構造の準備及び接合の断面図である。一実施形態では、化学接合膜１２０は、最初に、第１、第２、及び第３のウェハー１００ａ、１００ｂ、１００ｃのナノ層スタック１０７上に形成され、その後に、化学接合膜１２０の上部への、炭素含有接合膜１２２の形成が続く。これは、クリーニング化学物質により残った酸化物と、それに続くＡＬＤ、ＣＶＤなどを使用する堆積プロセスとを組み合わせたものである。例えば、ＳｉＣ又はＳｉＣ_ｘＮ_ｙ（ｘの範囲は０．７～１．１、ｙの範囲は０．１～０．４である）を、化学接合膜１２０上に堆積させることができる。炭素含有接合膜１２２は、とりわけ、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、及びスパッタ堆積により堆積させることができる。選択した堆積技術に応じて、ＳｉＣＮ後のアニールは任意選択で２００℃～４００℃であることに留意されたい。任意選択で、より厚い膜を堆積し、次いで研磨することができる。酸化物以外の他の境界も使用できる。

【0042】

図２３は、本開示の一実施形態による、半導体デバイスを製造する方法のフロー図である。説明した方法は以下のように要約される。ステップＳ２３０１において、第１のウェハー１００ａの基板１０５上に第１のナノ層スタック１０７が形成される。ステップＳ２３０３において、第２のウェハー１００ｂの基板１０５上に第２のナノ層スタック１０７が形成される。ステップＳ２３０５において、第２のウェハー１００ｂの基板１０５上の第２のナノ層スタック１０７の側とは反対側の、第２のウェハー１００ｂの基板１０５に、イオン化された原子が注入される。ステップＳ２３０７において、第１のナノ層スタック１０７上に第１の接合膜１２０が形成される。ステップＳ２３０９において、第２のナノ層スタック１０７上に第２の接合膜１２０が形成される。ステップＳ２３１１において、第１及び第２の接合膜１２０を整列させ接触させて、第１及び第２のナノ層スタック１０７を接合させて組み合わせ構造にする。ステップＳ２３１３において、組み合わせ構造がアニールされ、これにより、第２のウェハー１００ｂの注入された基板１０５の一部分が脆弱化する。ステップＳ２３１５において、第２のウェハー１００ｂの基板１０５の脆弱化された部分が除去される。ステップＳ２３１７において、第２のウェハー１００ｂの基板１０５の残りの部分の厚さ（すなわち、劈開された厚さ）が、例えばエッチング又はＣＭＰにより低減される。ステップＳ２３１９において、第３のウェハー１００ｃの基板１０５上に第３のナノ層スタック１０７が形成される。ステップＳ２３２１において、脆弱化された部分が除去された第２のウェハー１００ｂの基板１０５上に第４のナノ層スタック１０７が形成される。ステップＳ２３２３において、第３のナノ層スタック１０７上に第３の接合膜１２０が形成される。ステップＳ２３２５において、第４のナノ層スタック１０７上に第４の接合膜１２０が形成される。ステップＳ２３２７において、第３の接合膜１２０と第４の接合膜１２０とを整列させ接触させて、組み合わせ構造と第３のナノ層スタック１０７とが接合される。ステップＳ２３２９において、第３のウェハー１００ｃを含む組み合わせ構造がアニールされる。

【0043】

したがって、本明細書の技術は、多数の単結晶シリコン層又は他のシリコン層のスタックを形成して、半導体デバイスの高密度（体積あたり）を可能にするための、様々な実施形態及びプロセスフローを可能にする。したがって、エピタキシャルシリコンの一定数の層を成長させることができる。材料の高品質を維持するために、層の数が限定され得る。例えば、エピタキシャル成長が１２層を超えると、電気的性能の劣化及び故障さえも引き起こし得る。エピタキシャルスタックは、接合される前又は後に、トランジスタデバイスに形成され得る。スタックは、エピタキシャルスタックの代わりに、メモリスタック又はその他のロジック回路であり得る。したがって、これらエピタキシャルスタックは、ロジック、メモリ、又は他のデバイスのいずれかのデバイス平面であり得る。理解され得るように、様々な組み合わせが可能である。

【0044】

次いで、各エピタキシャルスタック上の１つ以上の接合層を使用して接合が実現される。接合層は、好ましくは酸化物である又は炭素を含有する。接合層は、設計仕様に応じて様々な厚さで形成できる。付随する注入ステップを使用して、追加のエピタキシャルスタックを組み合わせるための、及び／又は製造を継続するためにエピタキシャルスタックにアクセスするための、裏面バルクシリコンの薄膜化を支援することができる。

【0045】

理解され得るように、本明細書の技術は、４８ナノ平面を超える高品質の単結晶シリコンのナノ平面に対して可能である。接合プロセスは、比較的低温で実行できる。任意選択で、完全なデバイスは、ウェハーを接合させる前に、金属接続を形成することができ、これにより、いかなるタイプの積層（ロジック上のメモリ、カスタム回路設計）も可能になる。比較的薄い境界の厚さを使用して接合を生じさせることができる。任意選択で、シリコン平面間に分離層を使用できる。

【0046】

前述の説明では、プロセスシステムの特定の形状、並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について説明してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態において実施されてもよく、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して説明してきた。同様に、説明の目的で、完全な理解をもたらすために特定の数、材料、及び構成が示されてきた。それにもかかわらず、実施形態は、そのような具体的な詳細なしに実施され得る。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示され、したがっていかなる冗長な説明も省略されている場合がある。

【0047】

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。記述の順序は、これらの動作が必然的に順序依存であることを示唆するものと解釈されるべきではない。実際、これらの動作は提示した順序で実行される必要はない。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加動作が実行されてもよく、且つ／又は説明された動作が追加の実施形態では省略されてもよい。

【0048】

本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分若しくは構造を含んでもよく、例えば半導体ウェハー、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の層若しくはベース基板構造に重なる層であってもよい。したがって、基板は、パターニングされているか否かに依らず、いかなる特定のベース構造、下敷きとなる層又は上を覆う層にも限定されず、むしろ、任意のそのような層又はベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明が特定の種類の基板を参照する場合があるが、これは例示を目的としたものに過ぎない。

【0049】

当業者であれば、本発明の同じ目的を達成しながらも、上記で説明した技術の動作に対してなされる多くの変形形態が存在し得ることも理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対するいかなる限定も、以下の特許請求の範囲に提示されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【国際調査報告】