特表 2022-548474 パターニングを含むガラス誘電体層

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-21

(54)【発明の名称】パターニングを含むガラス誘電体層

(51)【国際特許分類】

   H05K 1/03 20060101AFI20221114BHJP

   H01L 23/12 20060101ALI20221114BHJP

   H01L 23/15 20060101ALI20221114BHJP

【ＦＩ】

H05K1/03 610B

H01L23/12 501P

H01L23/14 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022507448

(86)(22)【出願日】2020-06-10

(85)【翻訳文提出日】2022-03-17

(86)【国際出願番号】 US2020036980

(87)【国際公開番号】W WO2021055030

(87)【国際公開日】2021-03-25

(31)【優先権主張番号】16/574,252

(32)【優先日】2019-09-18

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】コン、ジエイン

(72)【発明者】

【氏名】デュアン、ガン

(72)【発明者】

【氏名】ピエタムバラム、スリニヴァス

(72)【発明者】

【氏名】コーク、パトリック

(72)【発明者】

【氏名】セネヴィラトネ、ディラン

(57)【要約】

本開示の実施形態は、全体として、パッケージ内の導電性トレース、ＲＤＬ、およびビアなどのパターニングフィーチャを含む、１つまたは複数のガラス層を含むパッケージの製造プロセスフローを対象とする、システム、装置、および／またはプロセスに関連してもよい。実施形態では、パッケージは、第１の面と第１の面とは反対側の第２の面とを有するガラス層を含んでもよく、ガラス層は誘電体層である。パッケージは、ガラス層の第１の面と結合された別の層と、堆積材料をパターンの少なくとも一部分に受け入れる、ガラス層の第２の面上のパターンとを含んでもよい。

【特許請求の範囲】

【請求項1】

第１の面と前記第１の面とは反対側の第２の面とを有するガラス層であって、誘電体層であるガラス層と、
前記ガラス層の前記第１の面と結合された別の層と、
堆積材料をパターンの少なくとも一部分に受け入れる、前記ガラス層の前記第２の面上のパターンと
を備えるパッケージ。

【請求項2】

前記パターンが、ガラスにエッチングされたトレースまたはガラス貫通電極を含む、請求項１に記載のパッケージ。

【請求項3】

前記ガラスにエッチングされたトレースが再配線層（ＲＤＬ）を提供するものである、請求項２に記載のパッケージ。

【請求項4】

前記ＲＤＬがファンアウトを含む、請求項３に記載のパッケージ。

【請求項5】

前記堆積材料が銅もしくは銅合金を含む、または前記堆積材料がシード層を含む、請求項１、２、３、または４に記載のパッケージ。

【請求項6】

前記別の層が、基板、接着層、または別のガラス層のうち選択されたものである、請求項１、２、３、または４に記載のパッケージ。

【請求項7】

前記ガラス層が第１のガラス層であり、前記堆積材料が第１の堆積材料であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層であって、前記第２のガラス層の前記第１の面が前記第１のガラス層の前記第２の面と結合された、第２のガラス層と、
第２の堆積材料をパターンの少なくとも一部分に受け入れる、前記ガラス層の前記第２の面上のパターンと
を更に備える、
請求項１、２、３、または４に記載のパッケージ。

【請求項8】

前記別の層が第１の別の層であり、
前記第２のガラス層の前記第１の面と前記第１のガラス層の前記第２の面との間に第２の別の層を更に備える、
請求項７に記載のパッケージ。

【請求項9】

前記第１の堆積材料および前記第２の堆積材料を更に備え、前記第１の堆積材料および前記第２の堆積材料が導電性であるか、または電気的に結合される、請求項７に記載のパッケージ。

【請求項10】

前記第１の堆積材料および前記第２の堆積材料が異なる材料である、請求項９に記載のパッケージ。

【請求項11】

第１の面とは反対側の第２の面を有するガラス層の前記第１の面を別の層に結合する段階と、
前記ガラス層の前記第２の面をパターニングして、パターニングされた構造を形成する段階と、
前記ガラス層の前記第２の面を、前記パターニングされた構造の少なくとも一部分内に含まれる材料でめっきする段階と
を備える、方法。

【請求項12】

前記ガラス層の前記第２の面をパターニングする段階が、前記ガラス層の前記第２の面にトレースをエッチングするか、または前記ガラス層を通るビアを穴加工する段階を更に含む、請求項１１に記載の方法。

【請求項13】

エッチングされた前記トレースがＲＤＬを提供するものであるか、または前記ビアが、前記ガラス層の前記第１の面と前記ガラス層の前記第２の面との間に電気接続を提供するものである、請求項１２に記載の方法。

【請求項14】

前記材料が銅または銅合金を含む、請求項１１、１２、または１３に記載の方法。

【請求項15】

前記ガラス層が第１のガラス層であり、堆積材料が第１の堆積材料であり、前記パターニングされた構造が第１のパターニングされた構造であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層の前記第１の面を、前記第１のガラス層の第２の面に結合する段階と、
前記第２のガラス層の前記第２の面をパターニングして、第２のパターニングされた構造を作成する段階と、
前記第２のガラス層の前記第２の面を、前記第２のパターニングされた構造の少なくとも一部分内に含まれる第２の堆積材料でめっきする段階と
を更に備える、
請求項１１、１２、または１３に記載の方法。

【請求項16】

前記別の層が第１の誘電体層であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層の前記第１の面を、前記第１のガラス層の前記第２の面に結合する段階が、
前記第２のガラス層の前記第１の面を第２の誘電体層に結合する段階と、
前記第１のガラス層の前記第２の面を前記第２の誘電体層に結合する段階と
を更に有する、請求項１５に記載の方法。

【請求項17】

前記ガラス層の前記第１の面を前記別の層に結合する前に、前記別の層を基板に結合する段階を更に備える、請求項１１、１２、または１３に記載の方法。

【請求項18】

回路基板と、
前記回路基板と結合されたパッケージと、を備え、前記パッケージが、
第１の面と前記第１の面とは反対側の第２の面とを有するガラス層と、
前記ガラス層の前記第１の面と結合された誘電体層と、
前記ガラス層の前記第２の面上のパターンと、
前記パターンの少なくとも一部分内の堆積材料と
を有する、システム。

【請求項19】

前記パターンが、ＲＤＬ、ファンアウト、またはガラス貫通電極を提供する、ガラスにエッチングされたトレースを含む、請求項１８に記載のシステム。

【請求項20】

前記誘電体層が基板と結合される、請求項１８または１９に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、全体として、パッケージアセンブリの分野に関し、特に、誘電体層を含むパッケージアセンブリに関する。

【背景技術】

【0002】

スマートフォンおよびウルトラブックなどの携帯電子デバイスの最終製品サイズが継続的に低減されていることは、パッケージ部品におけるサイズが低減されたシステムの開発に対する原動力である。

【図面の簡単な説明】

【0003】

【図1A】実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示す図である。

【図1B】実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示す図である。

【図1C】実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示す図である。

【図1D】実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示す図である。

【図1E】実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示す図である。

【図2】実施形態による、パターニングを含むパッケージのガラス層を示す上面図の一例である。

【図3】実施形態による、パターニングを含む２つのガラス誘電体層を有するパッケージを示す一例の三次元図である。

【図4】実施形態による、中間レベル相互接続（ＭＬＩ）面において再配線層（ＲＤＬ）を有するガラスに埋込みシリコンブリッジダイを有するパッケージの一例を示す図である。

【図5】実施形態による、第１レベル相互接続（ＦＬＩ）面にＲＤＬを有するガラスに埋込みシリコンブリッジダイを有するパッケージの一例を示す図である。

【図6】実施形態による、有機基板ハイブリッドアーキテクチャとして実装されるガラス層上にＲＤＬを有するパッケージの一例を示す図である。

【図7】実施形態による、パッケージ内にパターニングを含むガラス誘電体層を作成するプロセスの一例を示す図である。

【図8】実施形態によるコンピューティングデバイスを概略的に示す図である。

【発明を実施するための形態】

【0004】

本開示の実施形態は、全体として、パッケージ内の導電性トレース、ＲＤＬ、およびビアなどのパターニングフィーチャを含む、１つまたは複数のガラス層を含むパッケージの製造プロセスフローを対象とする、システム、装置、および／またはプロセスに関連することがある。実施形態では、パッケージは、第１の面と第１の面とは反対側の第２の面とを有するガラス層を含んでもよく、ガラス層は誘電体層である。パッケージは、ガラス層の第１の面と結合された別の層と、堆積材料をパターンの少なくとも一部分に受け入れる、ガラス層の第２の面上のパターンとを含んでもよい。

【0005】

可搬型および高性能の用途のためのより速い速度と帯域幅の要件によって、フリップチップ相互接続のバンプピッチ（ＢＰ）を３０μｍ未満のレベルまで縮小することが推進されてきた。結果として、熱圧着（ＴＣＢ）プロセスは、より厳しいはんだバンプ高さのばらつきの目標、およびダイ領域内の基板厚さのばらつきの目標を要する。ダイ領域における基板厚さのばらつきの目標は、２μｍ以下であってもよい。

【0006】

加えて、埋込みマルチダイ相互接続ブリッジ（ＥＭＩＢ（登録商標））アーキテクチャを通してダイ間の接続を可能にするなど、基板の機能性の増加によって、基板厚さのばらつきの目標を満たすことがより困難になることがある。従来のモノリシック有機基板プロセスと比較して、シリコンブリッジダイ上で誘電材料を封入することは、平坦性制御のリスクを増加させることが知られており、結果として、基板厚さのばらつきの制御の困難さが更に増している。

【0007】

ガラスは、平坦性の利益を有することが知られており、その厚さのばらつきは、ダイ領域内で２ミクロン未満であることができる。従来、ガラスは、例えば、ガラス貫通電極（ＴＧＶ）または埋込みブリッジダイを有するＴＧＶを使用して、ベース基板およびダイを接続するパッチとして使用されることがある。しかしながら、ＴＧＶまたは埋込みブリッジダイを有するＴＧＶは、複数のＲＤＬを作成することができないため、層数および設計ルールを有するレガシー実装に限定されることがある。または、ガラスは、厚さのばらつきが少ない層を上に積層しパターニングすることを可能にする、一時的なキャリアとして使用されてもよい。しかしながら、厚さのばらつきが少ないことの利益は、ガラスキャリアが剥離された後に低減されることがある。

【0008】

基板およびパッケージング用途におけるガラスの利益を最大限にするため、ＲＤＬ能力を有する１つまたは複数の恒久的なガラス層が有機非ＥＭＩＢまたはＥＭＩＢアーキテクチャに実装されてもよい。実施形態は、上述の２つのアーキテクチャに限定されない。実施形態は、厚さのばらつきの制御を必要とする任意の基板およびパッケージング用途を含むことがある。

【0009】

本明細書に記載する実施形態は、ＲＤＬ層およびガラス貫通電極としてパターンを使用してパターニングおよびファンアウト能力を提供するために、パッケージ内の指定されたガラス層にパターンを、例えばトレースおよびビアを作成する、装置、システム、およびプロセスを対象とすることがある。これらの実施形態は、パッケージの部品がガラスの平坦性の利益を維持できるようにする。加えて、その構造の一部としてＲＤＬ能力を有するガラスを含む基板およびパッケージは、アーキテクチャ設計の利点を提供する。これらの利点は、基板および組立てプロセスの収率の課題に対処する柔軟な設計ルールを可能にすることによって達成されてもよい。

【0010】

以下の詳細な説明では、その一部を形成する添付図面を参照し、その中で、全体を通して同様の数字は同様の部分を指定し、本開示の主題が実践されてもよい実施形態を例示として示す。他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、構造上または論理上の変更が行われることがあることが理解されるべきである。したがって、以下の詳細な説明は限定的な意味で解釈されるべきではなく、実施形態の範囲は添付の特許請求の範囲およびそれらの等価物によって定義される。

【0011】

本開示の目的のため、「Ａおよび／またはＢ」という語句は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示の目的のため、「Ａ、Ｂ、および／またはＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。

【0012】

説明は、例えば、上／下、内／外、上方／下方などの視点に基づく説明を使用することがある。かかる説明は、単に考察を容易にするために使用されるものであり、本明細書に記載する実施形態の適用を任意の特定の向きに制限しようとするものではない。

【0013】

説明は、「一実施形態では、」または「実施形態では、」という語句を使用することがあり、それらはそれぞれ同じまたは異なる実施形態の１つもしくは複数を指すことがある。更に、「備える」、「含む」、「有する」などの用語は、本開示の実施形態に対して使用されるとき、同義である。

【0014】

「と結合され」という用語が、その派生形とともに、本明細書で使用されることがある。「結合され」は以下のうち１つまたは複数を含むことがある。「結合され」は、２つ以上の要素が直接物理的または電気的に接触していることを意味することがある。しかしながら、「結合され」はまた、２つ以上の要素が間接的に互いに接触しているが、それでもなお互いに協働または相互作用することを意味することがあり、互いに結合されていると言われる要素の間に１つもしくは複数の他の要素が結合または接続されることを意味することがある。「直接結合され」という用語は、２つ以上の要素が直接接触していることを意味することがある。

【0015】

様々な動作が、特許請求される主題を理解するのに最も役立つ形で、複数の離散的な動作として順に記載されることがある。しかしながら、説明の順序は、これらの動作が必然的に順序に依存していることを示唆するものと解釈すべきではない。

【0016】

本明細書で使用するとき、「モジュール」という用語は、ＡＳＩＣ、電子回路、１つもしくは複数のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、もしくはグループ）および／またはメモリ（共有、専用、もしくはグループ）、組み合わせ論理回路、ならびに／あるいは記載する機能性を提供する他の好適な構成要素を指すか、その一部であるか、あるいはそれらを含むことがある。

【0017】

本明細書の様々な図は、１つまたは複数のパッケージアセンブリの１つもしくは複数の層を示すことがある。本明細書に示される層は、異なるパッケージアセンブリの層の相対位置の例として示される。層は説明目的のものであり、縮尺通りに描かれていない。したがって、層の相対的なサイズを図面から推測するべきではなく、サイズ、厚さ、または寸法は、具体的に指示または考察されている一部の実施形態のみに関して推測されてもよい。

【0018】

図１Ａ～図１Ｅは、実施形態による、製造プロセスの様々な段階におけるパターニングを含むガラス誘電体層を使用するパッケージアセンブリの一例を示している。図１Ａは、ガラス層１０４がベース基板１０２に結合される基板ステージにおけるパッケージ１００ａを示している。実施形態では、ガラス層１０４は、ガラス層１０４をベース基板１０２に接着または積層するのに使用されてもよい、誘電性接着剤１０６を用いて積層されてもよい。実施形態では、ガラス層１０４は厚さ４０μｍであってもよい。実施形態では、ガラス層１０４の厚さは３５μｍであってもよい。接着剤１０６は、味の素ビルドアップフィルム（ＡＢＦ）または類似のフィルムを含んでもよい。実施形態では、接着剤１０６は硬化後は恒久的に接着してもよい。実施形態では、接着剤１０６は誘電性接着剤であってもよい。実施形態では、接着剤の厚さは５μｍであってもよい。ベース基板１０２は、基板、半完成基板、パッケージコア、または他の何らかのパッケージ部品であってもよい。実施形態では、基板１０２は、後で剥離されるキャリア基板であってもよい。

【0019】

図１Ｂは、ガラス層１０４にスルーホール１０８がパターニングされてもよい基板ステージにおけるパッケージ１００ｂを示している。実施形態では、このパターニングは、レーザエッチング、ドライエッチング、ウェットエッチング、またはそれらの何らかの組み合わせを使用して実行されてもよい。実施形態では、スルーホール１０８は、誘電性接着剤１０６を通ってベース基板１０２まで、および／またはその内部まで延在してもよい。実施形態では、レーザエッチングまたはドライエッチング技術が使用される場合、接着剤１０６も通して穴加工またはエッチングされてもよい。実施形態では、ウェットエッチング技術が使用される場合、誘電体の耐薬品性に応じて、基板１０２まで更にスルーホール１０８を開けるために追加のレーザ穴加工が使用されてもよい。続いて、デブリを除去し、スルーホール１０８をきれいにするのに、デスミア技術が使用されてもよい。

【0020】

図１Ｃは、ガラス表面パターニング１１０がガラス層１０４に適用される基板ステージにおけるパッケージ１００ｃを示している。実施形態では、ガラス表面パターニング１１０は、表面トレンチパターン形成とも呼ばれることがある。レーザエッチング、ドライエッチング、または化学エッチングプロセスが、リソグラフィパターニングと併せて使用されてもよい。実施形態では、表面トレンチパターニングは、更に後述するような埋込み銅トレースを受け入れるため、ガラス１０４の表面内に深さ最大１５μｍまでエッチングしてもよい。実施形態では、ガラス表面パターニング１１０は、スルーホール１０８を通して結合するかまたは重なり合ってもよい。実施形態では、ガラス表面パターニング１１０は、ガラス層１０４内で様々な深さであってもよく、表面を通るトレースおよび／またはＲＤＬパターンと一致するレイアウトパターンであってもよい。注：上から見た例の実施形態の図が図２の図２００に示される。

【0021】

図１Ｄは、ガラススルーホール１０８を含むパターニングに、ビア１１３を作成する材料が少なくとも部分的に充填され、表面パターニング１１０に、ＲＤＬ １１２を作成する材料が少なくとも部分的に充填されている、基板ステージにおけるパッケージ１００ｄを示している。実施形態では、材料は、銅、銅合金、またはアルミニウム合金などの導電性材料であってもよい。実施形態では、材料は、シード層堆積を使用することにより、スパッタリングによるチタン／銅シーディングプロセスを使用して配置されてもよい。シード層が形成された後、電解めっき（elytic plating）プロセスが使用されてもよく、リソグラフィパターニングプロセスが、スルーホール１０８および表面パターニング１１０を充填するのに使用されてもよい。実施形態では、めっきプロセスが使用されてもよい。実施形態では、スルーホール１０８は、中実ビア１１３を作成するのに中実材料を含んでもよく、または実施形態では、スパッタリングプロセスを使用して、スルーホール１０８の縁部の周りに材料を堆積させて、導電性のままである中空ビア１１３を作成してもよい。実施形態では、ガラス層１０４ａの頂部は、平坦な表面を得るため、上述した材料充填に続いて平坦化されてもよい。後続のガラスシートがトポロジー形態と適合しないことがあるため、この平坦化は重要である。

【0022】

図１Ｅは、第２の層１１４がガラス層１０４上に配置される基板ステージにおけるパッケージ１００ｅを示している。実施形態では、第２の層１１４は、接着剤１１６を使用してガラス層１０４と結合される第２のガラス層１１８を含んでもよい。実施形態では、第２のガラス層１１８は、上述したような技術を使用してビア１２１およびＲＤＬ １２０を作成するのに使用される、パターニングを含んでもよい。加えて、ビア１２１およびＲＤＬ １２０は、材料が充填されたとき、それらをガラス層１０４のＲＤＬ １１２およびビア１１３と電気的に結合させる、パターンを使用してもよい。このように、複数のＲＤＬ層１１２、１２０がパッケージ内に形成されてもよい。

【0023】

図２は、実施形態による、パターニングを含むパッケージのガラス層の上面図の一例を示している。図２００は、図１Ａのガラス層１０４と同様であってもよい、ガラス層２０４の上面図を示している。図１Ｄのビア１１３と同様であってもよいガラス貫通電極２１３、および図１Ｄのトレース１１２と同様であってもよいトレース２１２が、示されるように、ガラス層２０４に作成される。実施形態では、トレース２１２は、パッケージの隣接層に接続するのに使用されてもよい、パッド２１２ａを含んでもよい。

【0024】

図３は、実施形態による、パターニングを含む２つのガラス誘電体層を有するパッケージの一例の三次元図を示している。図３００は、ガラスを誘電体として使用する２つのＲＤＬ層の三次元図を示している。図１Ａの基板１０２と同様であってもよい基板３０２は、接着剤３０６を使用して第１のガラス層３０４に結合されてもよく、それらは図１Ａの接着剤１０６およびガラス層１０４と同様であってもよい。第１のガラス層３０４内には、図１Ｄのビア１１３およびトレース１１２（ＲＤＬ）と同様であってもよい、ビア３１３およびＲＤＬ ３１２があってもよい。

【0025】

図１Ｅの第２のガラス層１１８および接着剤１１６と同様であってもよい、第２のガラス層３１８および接着剤３１６は、第１のガラス層３０４と結合されてもよい。第１のガラス層３０４のＲＤＬ ３１２は、図１Ｅのビア１２１およびＲＤＬ １２０と同様であってもよい、第２のガラス層３１８内のビア３２１およびＲＤＬ ３２０と電気的に結合されてもよい。実施形態では、パッケージ３００は、上述したような１つまたは複数の技術を使用して製造されてもよい。

【0026】

図４は、実施形態による、ＭＬＩ面においてＲＤＬを有するガラスに埋込みシリコンブリッジダイを有するパッケージの一例を示している。図４００は、ＥＭＩＢアーキテクチャが組み込まれた多層ガラスＲＤＬ実装の一例を示している。ＥＭＩＢダイ４２５は、有機誘電体層４２２に結合され、パッド４２８からビア４３０を通して、有機誘電体層４２２の頂部にあるＲＤＬ ４２４に電気的に結合される。実施形態では、ＥＭＩＢダイ４２５は、誘電体層４２６によって、または他の何らかの材料によって少なくとも部分的に取り囲まれてもよい。ＲＤＬ ４２４は更に、複数のガラス層４１８ａ、４１８ｂ、４１８ｃを通ってパッケージの下面４１９まで通して延在する、図３のビア３２１、３１３と同様であってもよい、一連のビア４２１を使用して電気的に結合される。これは、パッケージのＭＬＩ面に対応してもよい。実施形態では、パッド４２８、ビア４３０、ＲＤＬ ４２４、およびビア４２１は、銅または銅合金を含んでもよい。実施形態では、ＥＭＩＢダイ４２５の下方のガラス層４１８ｂ、４１８ｃは、絶縁および剛性支持を提供する。

【0027】

図５は、実施形態による、ＦＬＩ面においてＲＤＬを有するガラスに埋込みシリコンブリッジダイを有するパッケージの一例を示している。図５００は、ＥＭＩＢアーキテクチャが組み込まれた多層ガラスＲＤＬ実装の別の例を示している。ＥＭＩＢダイ５２５は、パッド５２８から一連のビア５３０および中間ＲＤＬ ５２３を通って、図４のＲＤＬ ４２４と同様であってもよい、ＦＬＩ ＲＤＬ ５２４まで電気的に結合されてもよい。ＦＬＩ ＲＤＬ ５２４は次に、様々なガラス層５１８ａ、５１８ｂ、５１８ｃを通るビア５２１を通して、パッケージの底部５１９に電気的に結合されてもよい。実施形態では、パッド５２８、ビア５３０、中間ＲＤＬ ５２３、ＦＬＩ ＲＤＬ ５２４、およびビア５２１は、銅または銅合金を含んでもよい。実施形態では、ガラスＲＤＬ技術はまた、図４の図４００および図５の図５００と同様であってもよい、ダイ埋込みのありなし両方のガラス貫通電極パッチにも適用されてもよい。

【0028】

図６は、実施形態による、有機基板ハイブリッドアーキテクチャとして実装されるガラス層上にＲＤＬを有するパッケージの一例を示している。図６００は、ガラスＲＤＬ技術が非ＥＭＩＢモノリシック基板にどのように選択的に適用されてもよいかを示している。例えば、有機基板を有するハイブリッドガラスＲＤＬ層が製造されてもよく、ガラス層は基板のいずれの層に挿入されてもよい。図６００は、基板厚さのばらつきが少ない特性を提供してもよい、基板のはんだレジストの下方にある２つの最上層における２つのガラスＲＤＬの一例を示している。

【0029】

パッケージ６００の有機部分６３４は、パッケージ６００の有機部分６３４と電気的に結合するビア６１３を含む、第１のガラス層６１８ｂに電気的に結合されてもよい。ビア６１３は、第１の層６１８ｂのＲＤＬ ６１２と結合し、第２のガラス層６１８ａのビア６１３と電気的に結合してもよい。ガラス層６１８ａ、６１８ｂは、誘電性接着剤とも呼ばれることがある、接着層６０６と結合される。ビア６１３は、第２のガラス層６１８ａのＲＤＬ層６１２と電気的に結合し、それが次に、別の有機層６３０に埋め込まれたはんだ６３２に電気的に結合される。実施形態では、有機層６３０ははんだレジスト材料であってもよい。

【0030】

図７は、実施形態による、パッケージ内にパターニングを含むガラス誘電体層を作成するプロセスの一例を示している。プロセス７００は、図１Ａ～図６に関して見出されてもよい、１つまたは複数の要素、技術、またはシステムによって実行されてもよい。

【0031】

ブロック７０２で、プロセスは、第１の面とは反対側の第２の面を有するガラス層の第１の面を、別の層に結合することを含んでもよい。ガラス層は、図１Ａ～図１Ｅのガラス層１０４、図２のガラス層２０４、図３のガラス層３０４、図４のガラス層４１８ａ、４１８ｂ、４１８ｃ、図５のガラス層５１８ａ、５１８ｂ、５１８ｃ、または図６のガラス層６１８ａ、６１８ｂと同様であってもよい。他の層は、図１Ａ～図１Ｅの基板１０２または接着層１０６と同様であってもよい。

【0032】

ブロック７０４で、プロセスは更に、ガラス層の第２の面をパターニングして、パターニングされた構造を形成することを含んでもよい。パターニングプロセスは、上述したような、穴加工、レーザ穴加工、ドライエッチング、またはウェットエッチングを含んでもよい。パターン構造は、図１Ｂ～図１Ｃのスルーホール１０８およびガラス表面パターニング１１０と同様であってもよい。

【0033】

ブロック７０６で、プロセスは更に、ガラス層の第２の面を材料でめっきすることを含んでもよく、材料は、パターニングされた構造の少なくとも一部分内に含まれる。材料は、上述したような、銅または銅合金などの導電性材料であってもよい。パターン構造内にめっきされる材料は、図１Ｄ～図１ＥのＲＤＬ １１２、１２０もしくはビア１１３、１２１、図２のトレース２１２、パッド２１２ａ、もしくはビア２１３、図３のＲＤＬ ３１２、３２０もしくはビア３１３、３２１、図４のビア４２１、図５のＲＤＬ ５２４、５２３もしくはビア５２１、または図６のＲＤＬ ６１２もしくはビア６１３と同様の形態を取ってもよい。

【0034】

図８は、実施形態によるコンピューティングデバイスを概略的に示している。図示されるようなコンピュータシステム８００（電子システム８００とも呼ばれる）は、本開示で説明するようないくつかの開示の実施形態のいずれかおよびそれらの等価物による、パターニングを含むガラス誘電体層を具体化することができる。コンピュータシステム８００は、ネットブックコンピュータなどの携帯デバイスであってもよい。コンピュータシステム８００は、ワイヤレススマートフォンなどの携帯デバイスであってもよい。コンピュータシステム８００はデスクトップコンピュータであってもよい。コンピュータシステム８００は手持ち式の読取機であってもよい。コンピュータシステム８００はサーバシステムであってもよい。コンピュータシステム８００は、スーパーコンピュータまたは高性能コンピューティングシステムであってもよい。

【0035】

一実施形態では、電子システム８００は、電子システム８００の様々な構成要素を電気的に結合するシステムバス８２０を含む、コンピュータシステムである。システムバス８２０は、様々な実施形態による、単一のバスまたはバスの任意の組み合わせである。電子システム８００は、集積回路８１０に電力を提供する電圧源８３０を含む。いくつかの実施形態では、電圧源８３０は、システムバス８２０を通して集積回路８１０に電流を供給する。

【0036】

集積回路８１０は、システムバス８２０に電気的に結合され、任意の回路、または一実施形態による回路の組み合わせを含む。一実施形態では、集積回路８１０は、任意のタイプのものであることができるプロセッサ８１２を含む。本明細書で使用するとき、プロセッサ８１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサ、または別のプロセッサなどであるがそれらに限定されない、任意のタイプの回路を意味してもよい。一実施形態では、プロセッサ８１２は、本明細書に開示するような、パターニングを含むガラス誘電体層を含むか、またはそれと結合される。一実施形態では、ＳＲＡＭの実施形態がプロセッサのメモリキャッシュに見出される。集積回路８１０に含むことができる他のタイプの回路は、セルラー電話、スマートフォン、ページャ、ポータブルコンピュータ、双方向無線機、および類似の電子システムなどの無線デバイスで使用する通信回路８１４、またはサーバ向けの通信回路など、カスタム回路または特定用途向け集積回路（ＡＳＩＣ）である。一実施形態では、集積回路８１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのオンダイメモリ８１６を含む。一実施形態では、集積回路８１０は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）などの埋込みオンダイメモリ８１６を含む。

【0037】

一実施形態では、集積回路８１０は後続の集積回路８１１によって補完される。有用な実施形態は、デュアルプロセッサ８１３およびデュアル通信回路８１５およびＳＲＡＭなどのデュアルオンダイメモリ８１７を含む。一実施形態では、デュアル集積回路８１０は、ｅＤＲＡＭなどの埋込みオンダイメモリ８１７を含む。

【0038】

一実施形態では、電子システム８００はまた、外部メモリ８４０を含み、それは次いで、ＲＡＭの形態のメインメモリ８４２など、特定の用途に適した１つまたは複数のメモリ素子、１つまたは複数のハードドライブ８４４、ならびに／あるいはディスケット、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）、フラッシュメモリドライブ、および当該技術分野で知られている他のリムーバブルメディアなどのリムーバブルメディア８４６を扱う１つまたは複数のドライブなどを含んでもよい。外部メモリ８４０はまた、一実施形態による、ダイスタック内の第１のダイなどの埋込みメモリ８４８であってもよい。

【0039】

一実施形態では、電子システム８００はまた、表示デバイス８５０、音声出力８６０を含む。一実施形態では、電子システム８００は、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識デバイス、または情報を電子システム８００に入力する他の任意の入力デバイスであってもよい、コントローラなどの入力デバイス８７０を含む。一実施形態では、入力デバイス８７０はカメラである。一実施形態では、入力デバイス８７０はデジタル録音装置である。一実施形態では、入力デバイス８７０は、カメラおよびデジタル録音装置である。

【0040】

本明細書に示されるように、集積回路８１０は、いくつかの開示の実施形態およびそれらの等価物のいずれかによる、パターニングを含むガラス誘電体層を有するパッケージ基板、電子システム、コンピュータシステム、集積回路を作成する１つまたは複数の方法、ならびに様々な実施形態および当該技術分野で認識されているそれらの等価物において本明細書で説明するようないくつかの開示の実施形態のいずれかによる、パターニングを含むガラス誘電体層を有するパッケージ基板を含む電子アセンブリを作成する１つまたは複数の方法を含む、多数の異なる実施形態で実装することができる。要素、材料、幾何学形状、寸法、および動作のシーケンスは全て、パターニングを含むガラス誘電体層を有するパッケージ基板のいくつかの開示の実施形態およびそれらの等価物のいずれかによる、プロセッサ実装用基板に埋め込まれたマイクロ電子ダイに関するアレイ接点数、アレイ接点構成を含む、特定のＩ／Ｏ結合要件に合うように変更することができる。図８に破線によって表されるように、下地基板が含まれてもよい。同じく図８に示されるように、受動デバイスも含まれてもよい。

【0041】

実施例
以下のパラグラフは、様々な実施形態の実施例について記載する。

【0042】

実施例１は、第１の面と第１の面とは反対側の第２の面とを有するガラス層であって、誘電体層であるガラス層と、ガラス層の第１の面と結合された別の層と、堆積材料をパターンの少なくとも一部分に受け入れる、ガラス層の第２の面上のパターンと、を備える、パッケージであってもよい。

【0043】

実施例２は、パターンが、ガラスにエッチングされたトレースまたはガラス貫通電極を含む、実施例１のパッケージを含んでもよい。

【0044】

実施例３は、ガラスにエッチングされたトレースが再配線層（ＲＤＬ）を提供するものである、実施例２のパッケージを含んでもよい。

【0045】

実施例４は、ＲＤＬがファンアウトを含む、実施例３のパッケージを含んでもよい。

【0046】

実施例５は、堆積材料が銅もしくは銅合金を含む、または堆積材料がシード層を含む、実施例１のパッケージを含んでもよい。

【0047】

実施例６は、別の層が、基板、接着層、または別のガラス層のうち選択されたものである、実施例１のパッケージを含んでもよい。

【0048】

実施例７は、ガラス層が第１のガラス層であり、堆積材料が第１の堆積材料であり、第１の面と第１の面とは反対側の第２の面とを有する第２のガラス層であって、第１の面が第１のガラス層の第２の面と結合された、第２のガラス層と、第２の堆積材料をパターンの少なくとも一部分に受け入れる、ガラス層の第２の面上のパターンと、を更に備える、実施例１～６のうちいずれか１つのパッケージを含んでもよい。

【0049】

実施例８は、別の層が第１の別の層であり、第２のガラス層の第１の面と第１のガラス層の第２の面との間に第２の別の層を更に備える、実施例７のパッケージを含んでもよい。

【0050】

実施例９は、第１の堆積材料および第２の堆積材料を更に備え、第１の堆積材料および第２の堆積材料が導電性であるか、または電気的に結合される、実施例７のパッケージを含んでもよい。

【0051】

実施例１０は、第１の堆積材料および第２の堆積材料が異なる材料である、実施例９のパッケージを含んでもよい。

【0052】

実施例１１は、第１の面とは反対側の第２の面を有するガラス層の第１の面を別の層に結合する段階と、ガラス層の第２の面をパターニングして、パターニングされた構造を形成する段階と、ガラス層の第２の面を、パターニングされた構造の少なくとも一部分内に含まれる材料でめっきする段階と、を備える方法であってもよい。

【0053】

実施例１２は、ガラス層の第２の面をパターニングする段階が、ガラス層の第２の面にトレースをエッチングするか、またはガラス層を通るビアを穴加工する段階を更に含む、実施例１１の方法を含んでもよい。

【0054】

実施例１３は、エッチングされたトレースがＲＤＬを提供するものであるか、またはビアが、ガラス層の第１の面とガラス層の第２の面との間に電気接続を提供するものである、実施例１２の方法を含んでもよい。

【0055】

実施例１４は、材料が銅または銅合金を含む、実施例１１の方法を含んでもよい。

【0056】

実施例１５は、ガラス層が第１のガラス層であり、堆積材料が第１の堆積材料であり、パターニングされた構造が第１のパターニングされた構造であり、第１の面と第１の面とは反対側の第２の面とを有する第２のガラス層の第１の面を、第１のガラス層の第２の面に結合する段階と、第２のガラス層の第２の面をパターニングして、第２のパターニングされた構造を作成する段階と、第２のガラス層の第２の面を、第２のパターニングされた構造の少なくとも一部分内に含まれる第２の堆積材料でめっきする段階と、を更に備える、実施例１１～１４のうちいずれか１つの方法を含んでもよい。

【0057】

実施例１６は、別の層が第１の誘電体層であり、第１の面と第１の面とは反対側の第２の面とを有する第２のガラス層の第１の面を、第１のガラス層の第２の面に結合する段階が、第２のガラス層の第１の面を第２の誘電体層に結合する段階と、第１のガラス層の第２の面を第２の誘電体層に結合する段階と、を更に有する、実施例１５の方法を含んでもよい。

【0058】

実施例１７は、ガラス層の第１の面を誘電体層に結合する前に、誘電体層を基板に結合する段階を更に備える、実施例１１の方法を含んでもよい。

【0059】

実施例１８は、回路基板と、回路基板と結合されたパッケージと、を備え、パッケージが、第１の面と第１の面とは反対側の第２の面とを有するガラス層と、ガラス層の第１の面と結合された誘電体層と、ガラス層の第２の面上のパターンと、パターンの少なくとも一部分内の堆積材料と、を有する、システムであってもよい。

【0060】

実施例１９は、パターンが、ＲＤＬ、ファンアウト、またはガラス貫通電極を提供する、ガラスにエッチングされたトレースを含む、実施例１８のシステムを含んでもよい。

【0061】

実施例２０は、誘電体層が基板と結合される、実施例１８～１９のうちいずれか１つのシステムを含んでもよい。

【0062】

様々な実施形態は、連結的な形態（「および」）で上記に記載した実施形態の代替（「または」）実施形態を含む、上述の実施形態の任意の好適な組み合わせを含んでもよい（例えば、「および」は「および／または」であってもよい）。更に、いくつかの実施形態は、実行されると上述の実施形態のいずれかの作用をもたらす命令が格納された、１つまたは複数の製品（例えば、非一時的コンピュータ可読媒体）を含んでもよい。更に、いくつかの実施形態は、上述の実施形態の様々な動作を実施するための任意の好適な手段を有する、装置またはシステムを含んでもよい。

【0063】

例示の実施形態の上述の記載は、要約に記載されるものも含めて、徹底的であること、または実施形態を開示する正確な形態に限定することを意図しない。特定の実施形態を例示の目的で本明細書に記載しているが、関連技術の当業者が認識するように、実施形態の範囲で様々な等価の修正が可能である。

【0064】

これらの修正は、上述の詳細な説明に照らして実施形態に対して行われてもよい。以下の特許請求の範囲で使用する用語は、実施形態を、明細書および特許請求の範囲に開示する特定の実装に限定するものと解釈されるべきではない。それよりもむしろ、本発明の範囲は、確立されたクレーム解釈の原則にしたがって解釈されるべきである、以下の特許請求の範囲によって全体的に決定されるべきである。
［他の考えられる請求項］
（請求項１）
第１の面と前記第１の面とは反対側の第２の面とを有するガラス層であって、誘電体層であるガラス層と、
前記ガラス層の前記第１の面と結合された別の層と、
堆積材料をパターンの少なくとも一部分に受け入れる、前記ガラス層の前記第２の面上のパターンと
を備えるパッケージ。
（請求項２）
前記パターンが、ガラスにエッチングされたトレースまたはガラス貫通電極を含む、請求項１に記載のパッケージ。
（請求項３）
前記ガラスにエッチングされたトレースが再配線層（ＲＤＬ）を提供するものである、請求項２に記載のパッケージ。
（請求項４）
前記ＲＤＬがファンアウトを含む、請求項３に記載のパッケージ。
（請求項５）
前記堆積材料が銅もしくは銅合金を含む、または前記堆積材料がシード層を含む、請求項１、２、３、または４に記載のパッケージ。
（請求項６）
前記別の層が、基板、接着層、または別のガラス層のうち選択されたものである、請求項１、２、３、または４に記載のパッケージ。
（請求項７）
前記ガラス層が第１のガラス層であり、前記堆積材料が第１の堆積材料であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層であって、前記第１の面が前記第１のガラス層の前記第２の面と結合された、第２のガラス層と、
第２の堆積材料をパターンの少なくとも一部分に受け入れる、前記ガラス層の前記第２の面上のパターンと
を更に備える、
請求項１、２、３、または４に記載のパッケージ。
（請求項８）
前記別の層が第１の別の層であり、
前記第２のガラス層の前記第１の面と前記第１のガラス層の前記第２の面との間に第２の別の層を更に備える、
請求項７に記載のパッケージ。
（請求項９）
前記第１の堆積材料および前記第２の堆積材料を更に備え、前記第１の堆積材料および前記第２の堆積材料が導電性であるか、または電気的に結合される、請求項７に記載のパッケージ。
（請求項１０）
前記第１の堆積材料および前記第２の堆積材料が異なる材料である、請求項９に記載のパッケージ。（請求項１１）
第１の面とは反対側の第２の面を有するガラス層の前記第１の面を別の層に結合する段階と、
前記ガラス層の前記第２の面をパターニングして、パターニングされた構造を形成する段階と、
前記ガラス層の前記第２の面を、前記パターニングされた構造の少なくとも一部分内に含まれる材料でめっきする段階と
を備える、方法。
（請求項１２）
前記ガラス層の前記第２の面をパターニングする段階が、前記ガラス層の前記第２の面にトレースをエッチングするか、または前記ガラス層を通るビアを穴加工する段階を更に含む、請求項１１に記載の方法。
（請求項１３）
エッチングされた前記トレースがＲＤＬを提供するものであるか、または前記ビアが、前記ガラス層の前記第１の面と前記ガラス層の前記第２の面との間に電気接続を提供するものである、請求項１２に記載の方法。
（請求項１４）
前記材料が銅または銅合金を含む、請求項１１、１２、または１３に記載の方法。
（請求項１５）
前記ガラス層が第１のガラス層であり、前記堆積材料が第１の堆積材料であり、前記パターニングされた構造が第１のパターニングされた構造であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層の前記第１の面を、前記第１のガラス層の第２の面に結合する段階と、
前記第２のガラス層の前記第２の面をパターニングして、第２のパターニングされた構造を作成する段階と、
前記第２のガラス層の前記第２の面を、前記第２のパターニングされた構造の少なくとも一部分内に含まれる第２の堆積材料でめっきする段階と
を更に備える、
請求項１１、１２、または１３に記載の方法。
（請求項１６）
前記別の層が第１の誘電体層であり、
第１の面と前記第１の面とは反対側の第２の面とを有する第２のガラス層の前記第１の面を、前記第１のガラス層の前記第２の面に結合する段階が、
前記第２のガラス層の前記第１の面を第２の誘電体層に結合する段階と、
前記第１のガラス層の前記第２の面を前記第２の誘電体層に結合する段階と
を更に有する、請求項１５に記載の方法。
（請求項１７）
前記ガラス層の前記第１の面を前記誘電体層に結合する前に、前記誘電体層を基板に結合する段階を更に備える、請求項１１、１２、または１３に記載の方法。
（請求項１８）
回路基板と、
前記回路基板と結合されたパッケージと、を備え、前記パッケージが、
第１の面と前記第１の面とは反対側の第２の面とを有するガラス層と、
前記ガラス層の前記第１の面と結合された誘電体層と、
前記ガラス層の前記第２の面上のパターンと、
前記パターンの少なくとも一部分内の堆積材料と
を有する、システム。
（請求項１９）
前記パターンが、ＲＤＬ、ファンアウト、またはガラス貫通電極を提供する、ガラスにエッチングされたトレースを含む、請求項１８に記載のシステム。
（請求項２０）
前記誘電体層が基板と結合される、請求項１８または１９に記載のシステム。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】