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特表2022-548864シャドウラッチ構成のレジスタファイルを用いたビット幅再構成

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-22

(54)【発明の名称】シャドウラッチ構成のレジスタファイルを用いたビット幅再構成

(51)【国際特許分類】

G06F 9/30 20180101AFI20221115BHJP

G06F 9/34 20060101ALI20221115BHJP

【ＦＩ】

G06F9/30 370

G06F9/34 330

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022516304

(86)(22)【出願日】2020-09-25

(85)【翻訳文提出日】2022-05-09

(86)【国際出願番号】 US2020052756

(87)【国際公開番号】W WO2021062178

(87)【国際公開日】2021-04-01

(31)【優先権主張番号】16/585,817

(32)【優先日】2019-09-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】アルンエー．ナイル

(72)【発明者】

【氏名】トッドバウムガルトナー

(72)【発明者】

【氏名】マイケルエストリック

(72)【発明者】

【氏名】エリックスワンソン

【テーマコード（参考）】

5B033

【Ｆターム（参考）】

5B033DD01

(57)【要約】

プロセッサは、第１のビット幅で動作する命令セットを有するフロントエンドと、第１のビット幅で動作するプロセッサ内の命令セットを受け取るように結合された浮動小数点ユニットと、を含む。浮動小数点ユニットは、第２のビット幅で動作し、浮動小数点ユニットに与えられた命令セットのビット幅評価に基づいて、シャドウラッチ構成の浮動小数点レジスタファイルを用いてビット幅再構成を行う。シャドウラッチ構成の浮動小数点レジスタファイルは、複数のレギュラーラッチと、シャドウラッチから読み出され又はシャドウラッチに書き込まれるデータを記憶するための複数のシャドウラッチと、を含む。ビット幅再構成によって、第２のビット幅で動作する浮動小数点ユニットは、第１のビット幅で受け取った命令セットに対して動作することができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

プロセッサであって、
第１のビット幅で動作する命令セットを有するフロントエンドと、
前記命令セットを受け取るように結合された浮動小数点ユニットであって、前記浮動小数点ユニットは、第２のビット幅で動作し、前記浮動小数点ユニットは、前記浮動小数点ユニットに与えられた前記命令セットのビット幅評価に基づいて、シャドウラッチ構成のレジスタファイルを用いてビット幅再構成を行う、浮動小数点ユニットと、を備える、
プロセッサ。

【請求項2】

前記ビット幅再構成によって、前記第２のビット幅で動作する前記浮動小数点ユニットを、前記第１のビット幅で受け取った前記命令セットに対して動作させることを可能にする、
請求項１のプロセッサ。

【請求項3】

前記シャドウラッチ構成のレジスタファイルは、複数のレギュラーラッチと、シャドウラッチから読み出され又は前記シャドウラッチに書き込まれるデータを記憶するための複数のシャドウラッチと、を含む、
請求項１のプロセッサ。

【請求項4】

前記複数のレギュラーラッチのうち少なくとも１つは、第１のビット幅動作の複数の下位ビットを記憶し、前記複数のシャドウラッチのうち少なくとも１つは、前記第１のビット幅動作に関連する複数の上位ビットを記憶する、
請求項３のプロセッサ。

【請求項5】

前記第１のビット幅動作は５１２ビット幅動作であり、前記第２のビット幅は２５６ビットである、
請求項４のプロセッサ。

【請求項6】

前記シャドウラッチ構成のレジスタファイルは、前記複数のシャドウラッチに結合された複数のシャドウマルチプレクサ（ＭＵＸ）を含む、
請求項３のプロセッサ。

【請求項7】

読み出し動作中に、前記複数のシャドウＭＵＸのうち少なくとも１つは、前記複数のシャドウラッチのうち少なくとも１つのシャドウラッチを選択して読み出すために使用される、
請求項６のプロセッサ。

【請求項8】

書き込み動作中に、前記複数のシャドウラッチのうち少なくとも１つのシャドウラッチは、複数のクロックサイクルのうち第２のクロックサイクルの間に書き込み制御信号を用いて起動される、
請求項３のプロセッサ。

【請求項9】

読み出し動作中に、前記複数のシャドウラッチのうち少なくとも１つのシャドウラッチの読み出し動作は、第２のクロックサイクルの間に読み出し制御信号によって起動され、前記読み出し制御信号は、複数のクロックサイクルのうち第２のクロックサイクルの間に、前記読み出し動作のために前記シャドウラッチを前記シャドウ選択マルチプレクサに選択させる、
請求項３のプロセッサ。

【請求項10】

読み出しロジックを用いて、複数のシャドウラッチの中からデータを読み出すシャドウラッチを選択する、
請求項１のプロセッサ。

【請求項11】

前記シャドウラッチは、前記シャドウラッチ構成のレジスタファイル内の単一エントリ内に配置されている、
請求項３のプロセッサ。

【請求項12】

方法であって、
第１のビット幅で動作する命令セットを受け取ることと、
第２のビット幅で浮動小数点ユニットを動作させることと、
前記命令セットのビット幅評価に基づいて、シャドウラッチ構成のレジスタファイルを用いてビット幅再構成を行うことと、を含む、
方法。

【請求項13】

前記ビット幅再構成によって、前記第２のビット幅で動作する前記浮動小数点ユニットを、前記第１のビット幅で受け取った前記命令セットに対して動作させることを可能にする、
請求項１２の方法。

【請求項14】

前記シャドウラッチ構成のレジスタファイルは、複数のレギュラーラッチと、シャドウラッチから読み出され又は前記シャドウラッチに書き込まれるデータを記憶するための複数のシャドウラッチと、を含む、
請求項１２の方法。

【請求項15】

第１のビット幅動作の複数の下位ビットを前記複数のレギュラーラッチのうち少なくとも１つに記憶し、前記第１のビット幅動作に関連する複数の上位ビットを前記複数のシャドウラッチのうち少なくとも１つに記憶することをさらに含む、
請求項１４の方法。

【請求項16】

前記第１のビット幅は５１２ビット幅であり、前記第２のビット幅は２５６ビット幅である、
請求項１４の方法。

【請求項17】

前記シャドウラッチ構成のレジスタファイルは、前記複数のシャドウラッチに結合された複数のシャドウマルチプレクサ（ＭＵＸ）を含む、
請求項１４の方法。

【請求項18】

読み出し動作中に、前記シャドウＭＵＸのうち少なくとも１つは、前記複数のシャドウラッチのうち少なくとも１つのシャドウラッチを選択して読み出すために使用され、
書き込み動作中に、前記複数のシャドウラッチのうち少なくとも１つのシャドウラッチに対する書き込み動作は、複数のクロックサイクルのうち第２のクロックサイクルの間に書き込み制御信号を用いて起動される、
請求項１７の方法。

【請求項19】

浮動小数点ユニットであって、
スケジューラユニットと、
前記スケジューラユニットに結合されたシャドウラッチ構成のレジスタファイルであって、第１のビット幅で前記浮動小数点ユニットに与えられた命令セットのビット幅評価に基づいて、前記浮動小数点ユニットは、前記シャドウラッチ構成のレジスタファイルを用いて、第２のビット幅を用いたビット幅再構成を行う、シャドウラッチ構成のレジスタファイルと、を備える、
浮動小数点ユニット。

【請求項20】

【発明の詳細な説明】

【背景技術】

【0001】

プロセッサは、種々の構造を用いて、処理作業中に用いるデータを記憶する。データ構造の１つのタイプはレジスタファイルである。典型的なレジスタファイルは、データを、並列に書き込み又は読み出しが行われ得るエントリに対応付けられる機能ラッチ内に記憶する。機能ラッチ内に記憶されたデータにアクセスするために、典型的なプロセッサは、分割リネーミング（split renaming）を用いて、レジスタを高位ビットレジスタと低位ビットレジスタとに「分割」する。分割リネーミングによって、プロセッサは、レジスタを、プロセッサのネイティブ幅よりも広く実装することができる。詳細には、マイクロプロセッサによって、レジスタの高位ビット部分とレジスタの低位ビット部分とに異なる識別子（又は名前）を割り当てて、レジスタが２つの異なるレジスタとして論理的に扱われるようにする。例えば、いくつかの現在利用なマイクロプロセッサは、２５６ビットレジスタを分割リネーミングして、高１２８ビットレジスタ及び低１２８ビットレジスタにする。レジスタを分割リネーミングして高及び低レジスタにすると、計算演算を行うために必要なレジスタ空間の量が増加する。例えば、上述した２５６ビットレジスタを分割リネーミングして高及び低１２８ビットレジスタにするには、物理レジスタファイル内に２倍のエントリ数及び領域が必要である。分割リネーミングを行うために必要な物理レジスタファイルのサイズが増加することによって製造コストが増加する。なぜならば、分割リネーミング動作を行うために必要なマイクロプロセッサ空間が増加するからである。

【0002】

添付図面を参照することによって、本開示をより良好に理解することができ、その多くの特徴及び利点が当業者に明らかになる。異なる図面において同じ符号を用いた場合、同様又は同一のアイテムを示している。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、シャドウラッチを用いたレジスタのビット幅再構成をサポートするプロセッサコアのブロック図である。

【図2】いくつかの実施形態による、図１のプロセッサコア内のシャドウラッチ構成の浮動小数点レジスタファイルのビットセルレイアウトである。

【図3】いくつかの実施形態による、図１のプロセッサコア内のシャドウラッチを用いたビット幅再構成を用いる方法のフロー図である。

【図4】いくつかの実施形態による、図１のプロセッサコア内のシャドウラッチ構成の浮動小数点レジスタファイルのブロック図である。

【図5】いくつかの実施形態による、図４のプロセッサコア内のシャドウラッチ構成の浮動小数点レジスタファイルにおいて用いるタイミング図である。

【発明を実施するための形態】

【0004】

図１～図５に、いくつかの実施形態による、プロセッサのプロセッサコア内のレジスタのビット幅再構成をサポートするシステム及び技術を例示する。プロセッサ内の浮動小数点ユニットは、シャドウラッチ構成の浮動小数点レジスタファイルを含む。シャドウラッチ構成の浮動小数点レジスタファイルは、第１のビット幅（例えば、２５６ビット幅）から第２のビット幅（例えば、５１２ビット幅）へのビット幅の再構成を、シャドウラッチ構成の浮動小数点レジスタファイル内のシャドウラッチの利用可能性（availability）に基づいて行い、第１のビット幅において動作する浮動小数点ユニットが、第２のビット幅において動作するプロセッサ内で利用可能となるようにする。シャドウラッチ構成の浮動小数点レジスタファイルは、シャドウラッチ、レギュラーラッチ及びシャドウ選択マルチプレクサ（ＭＵＸ）を含む。これらは、例えば、浮動小数点ユニットを用いる読み出し及び書き込みデータ動作の間のビット幅再構成に対して用いられる。

【0005】

ビット幅再構成を行うために、第１及び第２のクロックサイクル動作の間、５１２ビット動作のうち第１の２５６ビットを同じ単一エントリのシャドウラッチ構成の浮動小数点レジスタファイル内のレギュラーラッチ内に記憶し、第２の２５６ビットをシャドウラッチ内に記憶する。例えば、５１２ビット読み出し又は書き込み動作の間、第１の２５６ビットは、第１のクロックサイクルの間にシャドウラッチ構成の浮動小数点レジスタファイルからアクセスされ、第２の２５６ビットは、第２のクロックサイクルの間にアクセスされる。両方のアクセスは、同じエントリから起こる。第１の２５６ビット及び第２の２５６ビットの両方は、シャドウラッチ構成の浮動小数点レジスタファイル内の単一エントリ内に記憶されるため、分割リネーミングは、５１２ビット動作に対してビット幅を再構成するためには必須ではない。すなわち、シャドウラッチ構成の浮動小数点レジスタファイルを用いることによって、通常、５１２ビット命令を２つの別個のレジスタ（すなわち、高位ビットレジスタと低位ビットレジスタ）に分割する分割リネーミングは、浮動小数点ユニットを５１２ビット命令セット上で動作させるのに必須ではない。

【0006】

図１に、いくつかの実施形態による、ビット幅再構成をサポートする実行パイプライン１０５を有するプロセッサのプロセッサコア１００を例示する。いくつかの実施形態では、例示したプロセッサコア１００は、例えば、Ｘ８６命令セットアーキテクチャ（ＩＳＡ）に基づく中央演算処理装置（ＣＰＵ）コア、ＡＲＭＩＳＡ等を含む。プロセッサは、複数のこのようなプロセッサコアを実装し、プロセッサは、種々の電子デバイス（例えば、ノートブックコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、コンピューティング対応の携帯電話、携帯情報端末（ＰＤＡ）、セットトップボックス、ゲームコンソール等）のうち何れかに実装される。

【0007】

いくつかの実施形態では、プロセッサコア１００に対して用いられるプロセッサは、２種類のベクトル演算命令（ストリーミング単一命令複数データ（ＳＩＭＤ）拡張（ＳＳＥ）命令及び高度ベクトル拡張（ＡＶＸ）命令）の実行をサポートするＸ８６アーキテクチャをサポートする。ＡＶＸ命令は、２５６ビットオペランドを操作し、ＳＳＥ命令は、１２８ビットオペランドを操作する。ＡＶＸ５１２命令は、Ｘ８６命令セットアーキテクチャ（ＩＳＡ）に対する２５６ビットＡＶＸＳＩＭＤ命令に対する５１２ビット拡張である。それに応じて、５１２ビットレジスタを伴うレジスタファイルを用いるプロセッサは、ＡＶＸ及びＳＳＥ命令の両方の実行をサポートする。いくつかの実施形態では、本明細書で説明するシャドウラッチ構成の浮動小数点レジスタファイルを用いて、２５６ビットレジスタを伴うレジスタファイルを用いるプロセッサ又は処理ユニット（例えば、浮動小数点ユニット１２０）は、５１２ビット動作もサポートする。

【0008】

図示した例では、実行パイプライン１０５は、命令キャッシュ１１０（Ｉキャッシュ）と、フロントエンド１１５と、浮動小数点ユニット１２０と、固定小数点ユニット１２５（一般に「整数実行ユニット」とも呼ばれる）と、を含む。また、プロセッサコア１００は、メモリ階層（図示省略）に結合されたロードストアユニット（ＬＳＵ）１３０（１つ以上のレベルのキャッシュ（例えば、Ｌ１キャッシュ、Ｌ２、キャッシュ等）を含む）と、システムメモリ（例えば、システムＲＡＭ）と、１つ以上の大容量記憶装置（例えばソリッドステートドライブ（ＳＳＤ）又は光学ドライブ）と、を含む。

【0009】

命令キャッシュ１１０は、要求フェッチ動作（例えば、プログラムカウンタによって識別された命令ストリーム内の次の命令を要求するフェッチ）又は投機的プリフェッチ動作に応じて、フロントエンド１１５のフェッチユニット（図示省略）がフェッチした命令セットデータを記憶する。フロントエンド１１５は、フェッチユニットがフェッチした命令を、浮動小数点ユニット１２０又は固定小数点ユニット１２５の何れかによって実行される１つ以上の動作にデコードする。浮動小数点計算を伴う動作を浮動小数点ユニット１２０にディスパッチして実行させ、一方で、固定小数点計算を伴う動作を固定小数点ユニット１２５にディスパッチする。

【0010】

本明細書で用いる場合、命令の種類は、命令が操作するオペランドのサイズを指す。したがって、異なる種類の命令は、異なるサイズのオペランドを操作する。例えば、いくつかの実施形態では、浮動小数点ユニット１２０は、１２８ビットオペランドを操作する命令（１２８ビット命令と言う）からデコードされた動作を実行し、２５６ビットオペランドを操作する命令（２５６ビット命令と言う）からデコードされた動作も実行する。また、浮動小数点ユニット１２０は、本明細書で説明したビット幅再構成技術を用いて、５１２ビットオペランドを操作する命令（５１２ビット命令と言う）からデコードされた動作を実行する。

【0011】

いくつかの実施形態では、浮動小数点ユニット（ＦＰＵ）１２０は、マップユニット１３５と、スケジューラユニット１４０と、シャドウラッチ構成の浮動小数点レジスタファイル（ＳＣ－ＦＰＲＦ）１４５と、１つ以上の実行（ＥＸ）ユニット１５０と、を含む。いくつかの実施形態では、ＦＰＵ１２０は、浮動小数点数に対する演算を行い、加算、減算、乗算、除算、平方根及びビットシフティング又はブロードキャスティング、並びに、超越関数（例えば、指数関数、三角関数）等を含む演算を行う。種々の実施形態では、ＦＰＵ１２０は、種々のグラフィックス処理ユニット（ＧＰＵ）及び中央演算処理装置（ＣＰＵ）の動作をサポートする。例えば、ＣＰＵが、浮動小数点演算を行う必要がある命令に遭遇した場合、ＣＰＵは、ＦＰＵ１２０に要求を送信し、ＦＰＵ１２０は、演算を行って、結果をＣＰＵに返す。図１に示すＦＰＵ１２０は、プロセッサコア１００の内部に実装されているが、他の実施形態では、ＦＰＵ１２０は、ＧＰＵ及びＣＰＵの外部に実装されている。

【0012】

ＳＣ－ＦＰＲＦ１４５は、さらなるシャドウラッチ１４７及びシャドウ選択ＭＵＸ１４８を用いて、命令、命令が用いるオペランド、及び、命令が実行された結果を記憶する。ＳＣ－ＦＰＲＦ１４５内のエントリを物理レジスタ数によって示す。いくつかの実施形態では、物理レジスタ数を、マップユニット１３５を用いて、命令セットアーキテクチャが規定するアーキテクチャレジスタ数にマッピング（又はリネーム）する。典型的に、スケジューラユニット１４０が維持するキューエントリには、動作ペイロード又は動作識別子（例えば、動作に対するオプコード）を記憶するフィールドと、動作に対するソースオペランド（複数可）を含む物理レジスタのアドレス又は他の識別子に対するフィールドと、動作とともに用いられる任意の即値又は変位値を記憶するフィールドと、対応する動作の実行の結果を記憶すべき物理レジスタを特定する宛先フィールドと、命令依存性情報を記憶する少なくとも１つのフィールドと、が含まれる。例えば、ロード命令は、ロード命令のターゲットを示すアドレス情報と、ターゲットアドレスからデータを受け取るＳＣ－ＦＰＲＦ１４５内のＰＲＮを示すアーキテクチャ化レジスタオペランドと、を含む。

【0013】

ＦＰＵ１２０は、第１のビット幅（２５６ビット幅）で動作する命令に加えて、比較的大きい数のビットを含む第２のビット幅で動作する命令（例えば、５１２ビット命令）で動作する。すなわち、いくつかの実施形態では、ＦＰＵ１２０のデータパスが２５６ビット命令に制限されていたとしても、ＦＰＵ１２０は、ＳＣ－ＦＰＲＦ１４５を用いて、命令動作又はトランザクションを単一クロックサイクルから２クロックサイクル（例えば、第１のクロックサイクルと第２のクロックサイクル）に拡張することによって、２５６ビットデータパスを再構成して５１２ビット命令で動作することが可能である。したがって、いくつかの実施形態では、ＳＣ－ＦＰＲＦ１４５が５１２ビットレジスタファイルである場合（すなわち、下位２５６ビットをレギュラーラッチ１４６内に記憶し、上位２５６ビットをシャドウラッチ１４７内に記憶する）、５１２ビットへのアクセスが、１つの５１２ビットサイクルではなく、２つの２５６ビットサイクルで発生する。

【0014】

いくつかの実施形態では、例えば、読み出し動作中に、実行ユニット１５０がＳＣ－ＦＰＲＦ１４５からデータを読み出す場合、下位２５６ビットをトランザクションの第１のサイクルにおいてレギュラーラッチ１４６から読み出し、上位２５６ビットをトランザクションの第２のサイクルにおいてシャドウラッチ１４７から読み出す。シャドウ選択ＭＵＸ１４８に与えられた読み出しアドレスを用いて、シャドウ選択ＭＵＸ１４８は、読み出し機能を用いて、読み出し動作の第２のサイクルの間にシャドウラッチ１４７のうち何れのシャドウラッチを読み出すかを選択する。いくつかの実施形態では、読み出し動作を行うために、ＳＣ－ＦＰＲＦ１４５に、シャドウラッチに記憶されたシャドウデータを読み出すか又はレギュラーラッチに記憶された通常データを読み出すかを判定するために用いる読み出し機能を加える。こうして、読み出し機能によって、実行ユニット１５０は、読み出されるデータを、シャドウ選択ＭＵＸ１４８を用いて選択することができる。

【0015】

同様に、書き込み動作中に、スケジューラユニット１４０又は実行ユニット１５０の何れかがＳＣ－ＦＰＲＦ１４５に対する書き込み動作を行う場合に、トランザクションの第１のサイクルの間に下位２５６ビットをレギュラーラッチ１４６に書き込み、トランザクションの第２のサイクルの間に上位２５６ビットをシャドウラッチ１４７に書き込む。書き込み動作の間、従来のレジスタファイルと比較して、さらなる書き込みロジックが必要ではない。なぜならば、書き込まれているさらなる２５６ビットは、別のエントリとして書き込まれていないからである。すなわち、さらなる２５６ビットは、同じエントリ内のレギュラーラッチに対応付けられるデータのシャドウピースだからである。

【0016】

いくつかの実施形態では、ＳＣ－ＦＰＲＦ１４５に対するインターフェースへの入力において、書き込み制御信号及び読み出し制御信号が、読み出し動作又は書き込み動作の何れを第２のサイクルの間に行うかを決定するＳＣ－ＦＰＲＦコントローラ１２７から与えられる。書き込み動作の間、トランザクションが始まった場合に、ＳＣ－ＦＰＲＦコントローラ１２７から与えられた書き込み制御信号（例えば、ＩＳ５１２書き込み制御入力信号）が高ロジック値に設定された場合、シャドウ書き込みに対するクロックが第２のサイクルの間に起動される。すなわち、ＩＳ５１２書き込み制御入力信号によって、２サイクルのうち第２のサイクルにおいてシャドウ書き込みクロックが起動する。読み出し動作の場合、トランザクションが始まった場合に、ＳＣ－ＦＰＲＦコントローラ１２７から与えられた読み出し制御信号（例えば、ＩＳ５１２読み出し制御入力信号）が高ロジック値に設定された場合、シャドウ選択ＭＵＸ１４８は、第２のサイクルの間にシャドウ選択ＭＵＸ１４８に与えられた読み出しアドレスに基づいて、読み出されるシャドウラッチを選択する。すなわち、ＩＳ５１２読み出し制御入力信号によって、シャドウ選択ＭＵＸ１４８は、第２のサイクルにおいて読み出しに対して要求されたアドレスに対応するシャドウラッチ１４７を選択する。言い換えれば、トランザクションの第２のサイクルにおいて、シャドウラッチ１４７からのデータがシャドウ選択ＭＵＸ１４８によって選択される。ＳＣ－ＦＰＲＦ１４５を用いる結果、種々の実施形態において、読み出しデコーダ及び書き込みデコーダが第２のサイクルに対してクロックされず、デコードされた値を安定に保ち、プロセッサコア１００内で命令を実行する間、パワーを節約する。

【0017】

いくつかの実施形態では、シャドウ選択ＭＵＸ１４８に対する制御信号が予定（すなわち、トランザクションの第１のサイクル内）より早く到達するので、シャドウ選択ＭＵＸに与えられた信号（すなわち、シャドウ選択ＭＵＸ信号）（例えば、フリップフロップによって与えられる）は、さらなるシャドウ選択ＭＵＸ１４８を加えることに関連するタイミングを隠し、レジスタファイルに加えられたさらなるシャドウ選択ＭＵＸ１４８を切り換えなければならないという影響を本質的に無効化させる。

【0018】

いくつかの実施形態では、５１２ビット動作又は２５６ビット動作に対してＦＰＵ１２０を起動することは、ＳＣ－ＦＰＲＦコントローラ１２７の構成に依存している。実行されるマイクロオペレーションが５１２ビット命令である場合、ＳＣ－ＦＰＲＦコントローラ１２７は、５１２ビット動作のためにＦＰＵ１２０を有効にする。実行されるマイクロオペレーションが２５６ビット命令である場合、ＳＣ－ＦＰＲＦコントローラ１２７は、５１２ビット動作のためにＦＰＵ１２０を有効にする。すなわち、５１２ビット動作又は２５６ビット動作の何れを行うかをＦＰＵ１２０が決定するように、ＳＣ－ＦＰＲＦコントローラ１２７は、ＦＰＵ１２０を、５１２ビットオペレータ又は２５６ビットオペレータの何れかとして起動する。ＦＰＵ１２０が５１２ビット読み出し又は書き込み動作に対してイネーブルされていない場合、２５６ビット読み出し又は書き込み動作が有効化されて、単一サイクルで行われる。ＦＰＵ１２０が５１２ビット読み出し又は書き込み動作に対してイネーブルされている場合、５１２ビット読み出し又は書き込み動作が有効化され、５１２動作を行うのに所定のポートで２クロックサイクルを要する。

【0019】

いくつかの実施形態では、ＦＰＵ１２０は、２５６ビット幅ＦＰＵで、２５６ビットの２サイクルを用いて５１２ビット動作を実行しているので、ＦＰＵ１２０内のスケジューラユニット１４０は、第２のサイクルの間に第２のマイクロオプ（micro-op）を受け入れることをブロックして、第１及び第２のサイクルの間に第１のマイクロオプを終了させるようにしている。すなわち、ＦＰＵ１２０による５１２ビット動作の実行が２サイクルを要するので、ＦＰＵ１２０内のスケジューラユニット１４０は、５１２ビットマイクロオプが２サイクルを要するというフラグがＳＣ－ＦＰＲＦコントローラ１２７によって立てられ、第２のサイクルの間に別のマイクロオプ又は別のトランザクションが始まるのを防ぐ。

【0020】

同様に、ロードストアユニット１３０は、５１２ビット動作及び２５６ビット動作の両方で動作する。ロードストアユニット１３０は、ＳＣ－ＦＰＲＦコントローラ１２７によって、ＦＰＵ１２０が５１２ビットマイクロオプを実行するというフラグを立てられる。ロードストアユニット１３０は、５１２ビットロード及びストアを内部の２５６ビットデータパスによって処理するので、５１２ビット動作の下位２５６ビットは第１のサイクルの間に実行され、上位２５６ビットは第２のサイクルの間に実行され、ＳＣ－ＦＰＲＦ１４５及び実行パイプにマッチする。したがって、いくつかの実施形態では、ロードストアユニット１３０インターフェース及びＦＰＵ１２０インターフェースの両方は２５６ビット幅である。

【0021】

いくつかの実施形態では、ＦＰＵ１２０内で５１２ビットマイクロオプを実行することで、５１２ビット命令は、プロセッサコア１００内のリタイアキュー（図示省略）及び他の多くの構造（例えば、ＥＸ１５０内のロードキュー、及びスケジューラ等）において単一エントリを用いることができる。単一エントリを用いると、例えば、分割リネーミング（５１２ビット命令を２つの２５６ビットマイクロオプに分割する）と比べて性能が向上する。いくつかの実施形態では、本明細書で説明するシャドウラッチ構成の浮動小数点レジスタファイル方式は、複数のラッチ及びサイクル（例えば、４ラッチ及び４サイクル）に拡張されて、１２８ビットデータパスで５１２ビット動作を行う。

【0022】

ＳＣ－ＦＰＲＦ１４５を用いて、５１２ビットリネーミング及び５１２ビットマイクロオプを２５６ビットデータパスで実施するために、レジスタファイル内にデータを記憶するために通常用いられるレギュラーラッチに加えて、シャドウラッチのさらなるセットがレジスタファイル内のエントリ毎に加えられる（図２を参照して詳細に示す）。さらに、第２の書き込みクロックが浮動小数点ユニット１２０に加えられて、シャドウラッチに書き込めるようになっている。

【0023】

スケジューラユニット１４０は、ＦＰＵ１２０内で実行するための命令をスケジュールする。ＳＣ－ＦＰＲＦ１４５は、２サイクルを用いて単一サイクル動作を行うので、スケジューラユニット１４０は、２サイクル動作を行うために必要な追加のサイクルに対応するように構成されている。その結果、浮動小数点ユニット１２０内のスケジューラユニット１４０は、２サイクル動作が完了するまで、追加のサイクルに対する別のマイクロオプの受け入れをブロックする又は遅延させる。すなわち、一実施形態では、スケジューラユニット１４０は、５１２ビットマイクロオプが２サイクルを要し、その第２のサイクル内で別のマイクロオプ又は別のトランザクションを受け入れるのをブロックすることを理解している。いくつかの実施形態では、浮動小数点ユニット１２０は、レジスタファイル及び実行パイプライン内で５１２ビットマイクロオプが２サイクルを要することをスケジューラ（スケジューラユニット１４０）が認識することを要求する。

【0024】

ロードストアユニット１３０は、単一サイクルの代わりに２サイクルにわたってロード及び記憶動作を行い、シャドウラッチ動作に対して加えられたさらなるサイクルに対して調整する。したがって、例えば、５１２ビット動作の場合、ロードストアユニット１３０は、５１２ビットロード及びストアを、単一サイクルではなく２サイクルにわたって２５６ビットデータパスで行う。

【0025】

種々の実施形態では、ＦＰＵ１２０は、その動作全体を、２５６ビットデータパスを用いて行うが、デコーダ（図示省略）は、５１２ビット動作を、２５６ビットではなく５１２ビットデータパスを用いてデコードする。言い換えれば、デコーダは、ＦＰＵ１２０が２５６ビットデータパスを用いて動作することを知らず、その代わりに、デコーダが５１２ビット動作に対して通常行うように動作する。

【0026】

いくつかの実施形態では、シャドウ選択マルチプレクサ信号は、ローカルフリップフロップによって出力される。なぜならば、シャドウ選択マルチプレクサ信号は、第１のサイクルトランザクションとともに現れるからである。いくつかの実施形態では、ローカルフリップフロップからシャドウ選択マルチプレクサ信号を出力することで、プロセッサは、読み出しデコードよりも高速になり、余分な又はさらなるシャドウ選択マルチプレクサを通るタイミングを隠すことができる。

【0027】

以下の説明は、浮動小数点ユニット１２０内に実装されるシャドウラッチ構成の浮動小数点レジスタファイル１４５に関係するが、それは、例えば固定小数点ユニット１２５に対して実装される任意の種類のレジスタファイル若しくはシャドウラッチ構成のレジスタファイル、又は、全く異なる種類の処理ユニット（例えば、デジタルシグナルプロセッサ、グラフィックスプロセッサ、特定用途向け集積回路（ＡＳＩＣ）等）にも適用される。ＳＣ－ＦＰＲＦ１４５は、機能ラッチ、シャドウラッチ、並びに、機能ラッチ及びシャドウラッチからデータ読み出して書き込むことができるシャドウ選択マルチプレクサを含む（図２を参照して以下にさらに説明する）。

【0028】

図２は、いくつかの実施形態による、シャドウラッチを用いたビット幅再構成を用いる図１のＳＣ－ＦＰＲＦ１４５のビットセルレイアウトである。ＳＣ－ＦＰＲＦ１４５は、シャドウラッチ１４７と、シャドウ選択ＭＵＸ１４８と、機能又はレギュラーラッチ１４６と、読み出し論理ユニット（読み出しロジック）２６５と、書き込み論理ユニット（書き込みロジック）２７０と、を含む。図示した例において、シャドウラッチ１４７は複数のシャドウラッチを含み、シャドウ選択ＭＵＸ１４８は複数のシャドウ選択マルチプレクサを含み、レギュラーラッチ１４６は複数のレギュラーラッチを含み、読み出し論理ユニット２６５は複数の読み出し論理ユニットを含み、書き込み論理ユニット２７０は複数の書き込み論理ユニットを含む。いくつかの実施形態では、各シャドウラッチ１４７及びレギュラーラッチ１４６は、ビット幅再構成動作の間にＳＣ－ＦＰＲＦ１４５に書き込まれるデータ及び読み出されるデータを記憶するラッチ動作を行う。各シャドウ選択ＭＵＸ１４８を用いて、ビット幅再構成動作の間にＳＣ－ＦＰＲＦ１４５から読み出されるデータを選択する。いくつかの実施形態では、読み出し論理ユニット２６５及び書き込み論理ユニット２７０は、当該技術分野で一般的に知られている読み出し及び書き込み動作を行うために用いられるロジックを含む。

【0029】

図２に示すように、５１２ビット動作のビット幅再構成の場合、ＦＰＵ１２０（２５６データパスを有する）は、２クロックサイクルの間に、第１の２５６ビットをレギュラーラッチ１４６に記憶し、第２の２５６ビットをシャドウラッチ１４７に記憶する。すなわち、書き込み動作中に、第１のサイクルにおいて、レギュラーラッチ１４６は、５１２ビット動作に関連する下位２５６ビットを記憶する。第２のサイクルにおいて、シャドウラッチ１４７は、５１２ビット動作の上位２５６ビットを記憶する。読み出し動作の間、第１のサイクルにおいて、レギュラーラッチ１４６からデータが読み出される。第２のサイクルにおいて、シャドウ選択ＭＵＸ１４８によって選択されたシャドウラッチ１４７がＥＸ１５０から読み出され、ＥＸ１５０に与えられる（図１及び３に例示する）。

【0030】

図３に、いくつかの実施形態による、図１のプロセッサコアを用いたシャドウラッチングを用いる方法３００を例示する。ブロック３１０において、データ動作（例えば、読み出し動作又は書き込み動作）を有する命令セットが、プロセッサコア１００によって浮動小数点ユニット１２０に対して開始される。ブロック３３０において、浮動小数点ユニット１２０は、命令セットに対して第２のビット幅で動作する。ブロック３４０において、命令セットのビット幅動作評価に基づいて、浮動小数点ユニット１２０は、ＳＣ－ＦＰＲＦ１４５を用いてビット幅再構成を行う。例えば、いくつかの実施形態では、命令セットのビット幅動作評価は、命令セットのビット幅が５１２ビット動作又は２５６ビット動作の何れであるかを判定することと、浮動小数点ユニット１２０が行うデータ動作が読み出し動作、書き込み動作、又は、読み出し動作及び書き込み動作の両方であるかを判定することと、を含む。いくつかの実施形態では、命令セットのビット幅が５１２ビット又は２５６ビットの何れであるかを判定することによって、浮動小数点ユニット１２０が浮動小数点演算の間にビット幅再構成を行うか、又は、単に所定の２５６ビット（浮動小数点ユニット１２０のデータパスのビット幅）で浮動小数点演算を行うかが決定される。いくつかの実施形態では、浮動小数点ユニット１２０が行うデータ動作が読み出し動作又は書き込み動作の何れであるかを判定することによって、浮動小数点ユニット１２０内の読み出し及び書き込み動作に対してシャドウ選択ＭＵＸ１４８を用いてアクセスするシャドウラッチ及びシャドウラッチにアクセスするタイミングを決定する書き込み制御信号又は読み出し制御信号の何れかが起動される。

【0031】

図４は、いくつかの実施形態による、図１のプロセッサコア１００のＳＣ－ＦＰＲＦ１４５のブロック図である。ＳＣ－ＦＰＲＦ１４５は、書き込みＭＵＸ４７０と、レギュラーラッチ４４６と、シャドウラッチ４４７と、シャドウ選択ＭＵＸ４４８と、を含む。種々の実施形態では、２つのラッチ（例えば、レギュラーラッチ４４６及びシャドウラッチ４４７）は、単一の書き込みＭＵＸ４７０を共有するが、書き込みプロセスの間に異なる書き込みクロック（例えば、書き込みクロック信号４１０及びシャドウ書き込みクロック信号４２０）を用いる。

【0032】

書き込み動作の間、ＳＣ－ＦＰＲＦ１４５の書き込みポートにおいて、書き込みＭＵＸ４７０は、レギュラーラッチ４４６及びシャドウラッチ４４７に書き込まれる書き込みデータ（例えば、５１２ビットデータ）を受け取る。書き込みＭＵＸ信号４４０に基づいて、書き込みクロック信号４１０のロジック値がハイ（high）である場合、書き込みＭＵＸ４７０は、書き込まれる書き込みデータ４９１をレギュラーラッチ４４６に送る。シャドウ書き込みクロック信号４２０のロジック値がハイである場合、書き込みＭＵＸ４７０は、書き込みデータ４９２をシャドウラッチ４４７に送る。レギュラーラッチ４４６及びシャドウラッチ４４７は、受け取った書き込みデータ４９１及び書き込みデータ４９２をそれぞれ記憶する。読み出し動作の間、レギュラーラッチ４４６及びシャドウラッチ４４７は、例えば、シャドウ選択ＭＵＸ４４８を制御するシャドウ選択ＭＵＸ信号４３０のロジック値に基づいて、ラッチデータ４６１及びシャドウラッチデータ４７１を解放する。いくつかの実施形態では、例えば、シャドウ選択ＭＵＸ信号４３０のロジック値がロー（low）である場合、ラッチデータ４６１を読み出しデータ４９９としてラッチ４４６から読み出す。シャドウ選択ＭＵＸ信号４３０がハイである場合、シャドウラッチデータ４７１を読み出しデータ４９９としてシャドウラッチ４４７から読み出す。次に、読み出しデータ４９９を、ＳＣ－ＦＰＲＦ１４５の出力として読み出しポートＭＵＸを介して実行ユニット１５０に与える。

【0033】

図５は、いくつかの実施形態による、図４のＳＣ－ＦＰＲＦ１４５を用いた読み出し及び書き込み動作のタイミング図５００である。タイミング図５００は、クロック信号５１０、シャドウ選択ＭＵＸ信号４３０、読み出しデータ４９９、書き込みクロック信号４１０、ラッチデータ４６１、シャドウ書き込みクロック信号４２０、及び、シャドウラッチデータ４７１を示す。図示した実施形態では、タイミング図５００は、４クロックサイクルを例示しているが、代替的な実施形態では、様々な数のクロックサイクルが用いられる。

【0034】

書き込み動作の場合、第１のクロックサイクルの間、書き込みクロック信号４１０及びシャドウ書き込みクロック信号４２０はローであり、データは、レギュラーラッチ４４６にもシャドウラッチ４４７にも書き込まれていない。第１のクロックサイクルの終わりに、書き込みクロック信号４１０がローからハイに移行し、その結果、書き込みデータ４９１がレギュラーラッチ４４６に書き込まれる。移行の間、シャドウ書き込みクロック信号４２０はローのままであり、第２のサイクルの間、データは、シャドウラッチ４４７に書き込まれない。第２のクロックサイクルの終わりに、書き込みクロック信号４１０（第２のクロックサイクルの途中でローに移行した）はローのままであり、第３のサイクルの間、データは、レギュラーラッチ４４６に書き込まれない。シャドウ書き込みクロック信号４２０は、第２のクロックサイクルの終わりにローからハイに移行し、書き込みデータ４９２がシャドウラッチ４４７に書き込まれる。第３のクロックサイクルの終わりに、書き込みクロック信号４１０及びシャドウ書き込みクロック信号４２０はローのままであり、第４のクロックサイクルの間、データは、レギュラーラッチ４４６及びシャドウラッチ４４７にそれぞれ書き込まれない。読み出し動作の場合、第１のクロックサイクルの間、シャドウ選択ＭＵＸ信号４３０はローであり、データは、シャドウラッチ４４７から読み出されず、ラッチデータ４６１はレギュラーラッチ４４６から読み出されている。第１のサイクルの終わりに、シャドウ選択ＭＵＸ信号４３０がローからハイに移行すると、シャドウラッチデータ４７１がシャドウラッチ４４７から読み出される。ラッチデータ４６１及びシャドウラッチデータ４７１を共に組み合わせて、図１のＳＣ－ＦＰＲＦ１４５の出力において所望のビット幅構成が得られる。

【0035】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0036】

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

【0037】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0038】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】