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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-11-30
(54)【発明の名称】逐次的なビット順位の２進重み付け乗算器－累算器
(51)【国際特許分類】
G06G 7/60 20060101AFI20221122BHJP
G06G 7/16 20060101ALI20221122BHJP
G06G 7/14 20060101ALI20221122BHJP
G06F 3/05 20060101ALI20221122BHJP
G06G 7/22 20060101ALI20221122BHJP
【ＦＩ】
G06G7/60
G06G7/16 510
G06G7/14
G06F3/05 D
G06G7/22
G06F3/05 321Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022518260
(86)(22)【出願日】2020-09-23
(85)【翻訳文提出日】2022-05-18
(86)【国際出願番号】 US2020052161
(87)【国際公開番号】W WO2021061733
(87)【国際公開日】2021-04-01
(31)【優先権主張番号】62/907,419
(32)【優先日】2019-09-27
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/688,782
(32)【優先日】2019-11-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】グオ， フランク ツェン－ウェン
(72)【発明者】
【氏名】イェン， シェ－ファ
(57)【要約】
逐次的なベクトル－マトリクス乗算を実行するための様々な機構が、入力ベクトルにおける値のそれぞれのビット順位に対して第１のベクトル－マトリクス乗算を連続して実行することを含み得る。それぞれのビット順位に対する第１のベクトル－マトリクス乗算演算がアナログ出力を生成し得る。ベクトル－マトリクス乗算によって生成されたそれぞれのアナログ出力が、１つまたは複数のデジタルビット値に変換され得、１つまたは複数のデジタルビット値は第２のベクトル－マトリクス乗算演算に送られ得る。
【選択図】図５
【選択図】図５
【特許請求の範囲】
【請求項1】
逐次的な２進重み付けデジタル－アナログ変換を実行するための方法であって、入力ベクトルの値のそれぞれのビット順位に対する第１のベクトル－マトリクス乗算演算を連続して実行することであって、それぞれのビット順位に対する前記第１のベクトル－マトリクス乗算演算がアナログ出力を生成する、第１のベクトル－マトリクス乗算演算を連続して実行することと、
前記ベクトル－マトリクス乗算演算によって生成されたそれぞれのアナログ出力について、
前記アナログ出力を１つまたは複数のデジタルビット値に変換することと、
前記１つまたは複数のデジタルビット値を第２のベクトル－マトリクス乗算演算に送ることと
を含む方法。
【請求項2】
前記第１のベクトル－マトリクス乗算演算が、前記入力ベクトルにおける前記値の各々の最上位ビット（ＭＳＢ）から始めて、前記入力ベクトルにおける前記値の各々の最下位ビット（ＬＳＢ）で終結するように実行される、請求項１に記載の方法。
【請求項3】
前記アナログ出力を１つまたは複数のデジタルビット値に変換することが、前記アナログ出力を基準信号と比較することであって、前記１つまたは複数のデジタルビット値の第１のデジタルビット値は、前記アナログ出力が前記基準信号よりも大きいときには論理１を表し、前記アナログ出力が前記基準信号未満であるときには論理０を表す、比較することを含む、
請求項１に記載の方法。
【請求項4】
前記アナログ出力を１つまたは複数のデジタルビット値に変換することが、前記第１のデジタルビット値が論理１を表すときには前記基準信号を調節することをさらに含む、
請求項３に記載の方法。
【請求項5】
前記アナログ出力が、前記入力ベクトルにおける前記値の各々のＭＳＢに対応し、前記１つまたは複数のデジタルビット値が、キャリオーバビットなしの前記第１のデジタルビット値を含む、
請求項３に記載の方法。
【請求項6】
前記アナログ出力を１つまたは複数のデジタルビット値に変換することが、前記基準信号を調節した後に、前記アナログ出力を前記基準信号と比較することであって、前記１つまたは複数のデジタルビット値の第２のデジタルビット値は、前記アナログ出力が前記基準信号よりも大きいときには論理１を表し、前記アナログ出力が前記基準信号未満であるときには論理０を表す、比較することをさらに含む、
請求項４に記載の方法。
【請求項7】
前記第１のデジタルビット値が、現在のアナログ出力に対応する値を表し、前記第２のデジタルビット値が、前のアナログ出力に対応する値に加算されるキャリオーバ値を表す、
請求項６に記載の方法。
【請求項8】
前記アナログ出力を１つまたは複数のデジタルビット値に変換することが、前記第１のデジタルビット値が論理０を表すときには前記基準信号を維持することをさらに含む、
請求項３に記載の方法。
【請求項9】
前記アナログ出力を１つまたは複数のデジタルビット値に変換することが、前記基準信号を調節した後に、前記アナログ出力を前記基準信号と比較することであって、前記１つまたは複数のデジタルビット値の第２のデジタルビット値は、前記アナログ出力が前記基準信号よりも大きいときには論理１を表し、前記アナログ出力が前記基準信号未満であるときには論理０を表す、比較することをさらに含む、
請求項８に記載の方法。
【請求項10】
前記アナログ出力を前記１つまたは複数のデジタルビット値に変換することと、前記１つまたは複数のデジタルビット値を前記第２のベクトル－マトリクス乗算演算に送ることとの間に、２サイクルの遅延がある、請求項１に記載の方法。
【請求項11】
それぞれが入力ベクトルの２進符号化された入力値を受け取る複数のデジタル入力と、前記２進符号化された入力値を使用して、一度に１つのビット順位に対して２進符号化されたベクトル乗算演算を実行するベクトル－マトリクス乗算器回路と、
前記ベクトル－マトリクス乗算器回路からアナログ出力を連続して受け取って、前記アナログ出力の各々を１つまたは複数のデジタルビット値へと連続して変換する逐次的な２進重み付けアナログ－デジタルコンバータと
を備えるベクトル－マトリクス乗算器回路。
【請求項12】
前記逐次的な２進重み付けアナログ－デジタルコンバータが、前記アナログ出力の各々が電荷を貯蔵するキャパシタを備える電荷集積回路を備える、
請求項１１に記載のベクトル－マトリクス乗算器回路。
【請求項13】
前記ベクトル－マトリクス乗算器回路が現在のビット順位の指示をも渡す、請求項１１に記載のベクトル－マトリクス乗算器回路。
【請求項14】
複数のレジスタのうちの１つに前記１つまたは複数のデジタルビット値を送るマルチプレクサであって、現在のビット順位の前記指示が前記マルチプレクサを制御する、マルチプレクサをさらに備える、請求項１３に記載のベクトル－マトリクス乗算器回路。
【請求項15】
前記逐次的な２進重み付けアナログ－デジタルコンバータが、前記アナログ出力のうちの別々のものをそれぞれ貯蔵する、複数の２進重み付けスイッチおよびキャパシタを備える、
請求項１１に記載のベクトル－マトリクス乗算器回路。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０１９年９月２７日出願の米国仮出願第６２／９０７，４１９号、および２０１９年１１月１９日出願の米国特許出願第１６／６８８，７８２号の利益を主張するものであり、どちらも、すべての目的のために、参照によってその全体が本明細書に組み込まれる。
本出願は、２０１９年９月２７日出願の米国仮出願第６２／９０７，４１９号、および２０１９年１１月１９日出願の米国特許出願第１６／６８８，７８２号の利益を主張するものであり、どちらも、すべての目的のために、参照によってその全体が本明細書に組み込まれる。
【0002】
本開示は、一般に、乗算器－累算器動作用のベクトル－マトリクス乗算回路に関する。具体的には、本開示は、アナログ結果からベクトル－マトリクス乗算演算を連続して行って、デジタル出力を逐次的に生成する回路を対象とするものである。
【背景技術】
【0003】
ベクトル－マトリクス乗算演算は、ベクトルとマトリクスとの積の合計として定義され得る。具体的には、積が合計されるベクトル－マトリクス乗算演算を定義するために式１が使用され得る。
【0004】
式１において、Ｘｉは値（電子環境においてバイナリビットを使用して表すことができる）から成る入力ベクトルであり、Ｗｉｊはマトリクスの重み値を表す。Ｙは積ベクトルを合計することによって得られる出力ベクトルである。この機能は、様々な信号処理、画像処理、およびニューラルネットワークの利用などにおける人工知能アプリケーションにおいて、用途がある。
【0005】
この式をデジタル的に実行すると、かなりの量の処理リソースおよび／または処理エネルギーを消費する。従来のアナログ構成部分またはデジタルとアナログのハイブリッド構成部分は、比較的多数のクロックサイクルおよび／または実装するスペースの比較的広い面積を必要とする可能性がある。
【発明の概要】
【0006】
いくつかの実施形態では、逐次的な２進重み付けデジタル－アナログ変換を実行するための方法は、入力ベクトルにおける値の各ビット順位に対して、アナログ出力を生成し得る第１のベクトル－マトリクス乗算演算を連続して行うことを含み得る。この方法は、ベクトル－マトリクス乗算によって生成された各アナログ出力を、１つまたは複数のデジタルビット値に変換してから第２のベクトル－マトリクス乗算演算に送るステップをも含み得る。
【0007】
いくつかの実施形態では、ベクトル－マトリクス乗算器回路は複数のデジタル入力を含み得、各デジタル入力が、２進符号化された入力ベクトルの入力値を受け取り得る。この回路は、２進符号化された入力値を使用して、一度に１つのビット順位に対して２進符号化されたベクトル乗算演算を実行するベクトル－マトリクス乗算器回路をも含み得る。この回路は、ベクトル－マトリクス乗算器回路からアナログ出力を連続して受け取って、アナログ出力の各々を１つまたは複数のデジタルビット値へと連続して変換する逐次的な２進重み付けアナログ－デジタルコンバータをさらに含み得る。
【0008】
いくつかの実施形態では、ベクトル－マトリクス乗算を実行するための装置は、複数のデジタル入力を受け取るための手段を含み得、各デジタル入力が、２進符号化された入力ベクトルの入力値を受け取り得る。この装置は、複数の入力ベクトル値の各ビット順位に対して、アナログ出力を生成し得るベクトル－マトリクス乗算演算を連続して実行するための手段をも含み得る。この装置は、アナログ出力の各々を１つまたは複数のデジタルビット値に変換するための手段をさらに含み得る。
【0009】
あらゆる実施形態において、以下の特徴のうちのいずれかまたはすべてが、任意の組合せにおいて制限なく含まれ得る。第１のベクトル－マトリクス乗算演算は、入力ベクトルにおける値の各々の最上位ビット（ＭＳＢ）から始めて、入力ベクトルにおける値の各々の最下位ビット（ＬＳＢ）で終結するように実行され得る。アナログ出力を１つまたは複数のデジタルビット値に変換することは、アナログ出力を基準信号と比較することを含み得、１つまたは複数のデジタルビット値の第１のデジタルビット値は、アナログ出力が基準信号よりも大きいときには論理１を表し得、アナログ出力が基準信号未満であるときには論理０を表し得る。アナログ出力を１つまたは複数のデジタルビット値に変換することは、第１のデジタルビット値が論理１を表すときには基準信号を調節することをさらに含み得る。アナログ出力は入力ベクトルにおける値の各々のＭＳＢに対応し得、１つまたは複数のデジタルビット値は、キャリオーバビットなしの第１のデジタルビット値を含み得る。アナログ出力を１つまたは複数のデジタルビット値に変換することは、基準信号を調節した後にアナログ出力を基準信号と比較することをさらに含み得、１つまたは複数のデジタルビット値の第２のデジタルビット値は、アナログ出力が基準信号よりも大きいときには論理１を表し得、アナログ出力が基準信号未満であるときには論理０を表し得る。第１のデジタルビット値は、現在のアナログ出力に対応する値を表し得、第２のデジタルビット値は、前のアナログ出力に対応する値に加算されるキャリオーバ値を表し得る。アナログ出力を１つまたは複数のデジタルビット値に変換することは、第１のデジタルビット値が論理０を表すときには基準信号を維持することをさらに含み得る。アナログ出力を１つまたは複数のデジタルビット値に変換することは、基準信号を調節した後にアナログ出力を基準信号と比較することをさらに含み得、１つまたは複数のデジタルビット値の第２のデジタルビット値は、アナログ出力が基準信号よりも大きいときには論理１を表し得、アナログ出力が基準信号未満であるときには論理０を表し得る。アナログ出力を１つまたは複数のデジタルビット値に変換することと、１つまたは複数のデジタルビット値を第２のベクトル－マトリクス乗算演算に送ることとの間に、２サイクルの遅延があり得る。逐次的な２進重み付けアナログ－デジタルコンバータは、アナログ出力の各々が電荷を貯蔵するキャパシタを有する電荷集積回路をも含み得る。ベクトル－マトリクス乗算器回路は、現在のビット順位の指示をも渡し得る。ベクトル－マトリクス乗算器回路は、複数のレジスタのうちの１つに１つまたは複数のデジタルビット値を送るマルチプレクサをも含み得、現在のビット順位の指示がマルチプレクサを制御し得る。逐次的な２進重み付けアナログ－デジタルコンバータはまた、複数の２進重み付けスイッチと種々のアナログ出力をそれぞれ貯蔵するキャパシタとを含み得る。この回路／装置は、ベクトル－マトリクス乗算演算を連続して実行するための手段からアナログ出力を連続して受け取って、アナログ出力の各々を少なくとも１つのデジタルビット値へと連続して変換する逐次的な２進重み付けアナログ－デジタルコンバータをさらに含み得る。この装置は、複数のデジタル入力を、ベクトル－マトリクス乗算演算を連続して実行するための手段に入力される複数のアナログ信号へと変換するための手段をも含み得る。この装置は、アナログ出力と比較される電圧基準をも含み得る。この装置は、電圧基準をアナログ出力と比較するための手段をも含み得る。
【0010】
様々な実施形態の性質および利点が、以下の図を参照することによってさらに理解されよう。添付図において、類似の構成要素または特徴は同一の参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、参照ラベルに続くダッシュと、類似の構成要素の間を識別する第２のラベルとによって識別され得る。本明細書において第１の参照ラベルのみが使用されている場合には、その記述は、第２の参照ラベルに関係なく、同一の第１の参照ラベルを有する類似の構成要素のあらゆるものに当てはまる。
【図面の簡単な説明】
【0011】
【図1】アナログ構成要素を使用して、ビット順位の２進値に対してベクトル乗算が実行されるベクトル－マトリクス乗算器回路の一実施形態を示す図である。
【図2】アナログのベクトル－マトリクス乗算器の一実施形態を示す図である。
【図3】アナログ加算回路の一実施形態を示す図である。
【図4】ベクトル－マトリクス乗算演算を実行するための方法の一実施形態を示す図である。
【図5】アナログ構成要素を使用して、２進符号化された入力に対してベクトル乗算が実行される回路の一実施形態を示す図である。
【図6】連続した出力ビットストリームを生成するために、いくつかの実施形態によって個々のビットの入力ストリームが処理され得る様子を示す図である。
【図7】いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための特定の処理を示す図である。
【図8】いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための特定の処理を示す図である。
【図9】いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための代替の処理を示す図である。
【図10】いくつかの実施形態による、ビットが各層の間で個々に処理されるように逐次的に階層化されて実行され得る逐次的ＭＡＣ動作のパイプラインを示す図である。
【図11】いくつかの実施形態による、逐次的な２進重み付けデジタル－アナログ変換を実行するための方法の流れ図である。
【発明を実施するための形態】
【0012】
本明細書で詳述された実施形態により、従来のアナログ実施形態と比較して、より短時間（例えばより少ないクロックサイクル）で実行される乗算器－累算器（ＭＡＣ）動作が可能になり、デジタル入力信号を復号化する必要がない。むしろ、２進符号化された（または「ビット順位の（ｂｉｔ－ｏｒｄｅｒｅｄ）」）値の形式の入力ベクトルが受け取られ得る。そのような値は、一般的にはＬＳＢからＭＳＢまたはＭＳＢからＬＳＢへと配置され（たとえば「１１１０」は１４の値を表す）、アナログ領域において掛け算され、次いでアナログ領域またはデジタル領域において合計され得る。本明細書で詳述された機構は、２進の符号化された値のアナログ変換において直接実行され、入力ベクトルを、一連のパルス（たとえば１４の値を表す１４パルス）に変換する必要はない。したがって、計算は、従来のアナログ機構よりもかなり速く実行され得る。より具体的には、ベクトル－マトリクス乗算を実行するためのオペレーションサイクルの数は
になり得る。この式において、分子に指示された追加の２サイクルは実装形態によって変化し得る。たとえば、本明細書で詳述された実施形態は、８ビットの入力ベクトルに対するベクトル－マトリクス乗算を、従来のアナログＭＡＣ設計と比較して２５．６倍速く実行することができる。
【0013】
さらに、本明細書で詳述された機構は、従来のアナログＭＡＣ設計に対してかなりのスペースを節約し得る。１ビットＤ－Ａ変換器（ＤＡＣ）を使用することにより、並行して受け取られたバイナリ値を変換するマルチビットＤＡＣを使用する場合よりも、必要な面積がより小さくなり得る。具体的には、２進符号化された入力ベクトルを２進符号化されたアナログ電圧値へと並行して変換するために複数の１ビットＤＡＣが使用され得る。たとえば、４ビットの入力ベクトルについては、１ビットＤＡＣから２進符号化されたアナログ電圧値を出力するのに４つのクロックサイクル（ＬＳＢに１サイクル、第２のＬＳＢに１サイクル、第２のＭＳＢに１サイクル、ＭＳＢに１サイクル）が必要になり得る。１ビットＤＡＣの数は、入力ベクトルの数（式１のＸｉ）に依拠し得る。
【0014】
マトリクス乗算演算は、入力ベクトルの値の各ビット順位に対して、連続してその都度実行され得る。１ビットＤＡＣの各々の並行出力は、ベクトル－マトリクス乗算器回路の重み付け要素に入力され得る。ベクトル－マトリクス乗算器回路は、式１の、Ｘｉを掛けられているＷｉｊマトリクスに対応する様々な重み付け要素を有し得る。ベクトル－マトリクス乗算器回路は、入力ベクトルの各ビット順位に対して乗算演算を実行し得る。したがって、入力ベクトルが４ビット長の値を含有している場合には、ベクトル－マトリクス乗算器回路は、時間領域において、４つのビットの各々に対して乗算演算を連続して実行し得る。ベクトル－マトリクス乗算器回路からの出力は、加算回路に出力される連続した信号（たとえば、乗算結果を表す電流または電気的特性のうちのいくつかを有する信号）であり得る。
【0015】
加算回路は、マトリクス乗算演算が実行された後に、ビット順位で重み付けした加算を実行するように機能し得る。加算回路は、アナログ領域またはデジタル領域のいずれかにおいて機能し得る。加算回路は、ベクトルマトリクス乗算回路から信号を受け取り、各マトリクス乗算演算の指示を適切なビット順位の重み付けになるように記憶して、出力値Ｙを決定するための加算を実行し得る。
【0016】
図１は、２進符号化された入力に対して、アナログ構成要素を使用してベクトル乗算が実行される回路１００の一実施形態を示す。回路１００は１ビットＤＡＣ １１４、アナログのベクトル－マトリクス乗算器１２２、および加算構成部分１３２を含むことができる。回路１００は３つの部分に分割して理解され得る。部分１１０は、２進符号化されたデジタル信号（入力ベクトルを表す）を受け取って２進符号化されたアナログ信号に変換する。部分１２０は、２進符号化されたアナログ信号を受け取って、２進符号化されたアナログ信号と既定のマトリクス（例えば重み付けマトリクス）との間の乗算を表す２進符号化された積を出力する。部分１３０は、２進符号化された信号のビット順位の重み付けを考慮に入れて、２進符号化された積を合計するために、ビット順位の重み付け加算を実行する。したがって、適切に加算され得るように、２進符号化された入力信号の各ビットの適切なビット順位が維持される。部分１３０は、部分１２０の積出力を効率的に合計するためにアナログ構成部分を使用し得る。部分１３０はデジタル領域でも機能し得る。
【0017】
具体的には、部分１１０において、複数のデジタル入力信号１１２が並行して受け取られ得る。デジタル入力信号１１２は２進符号化された値を表し、デジタル入力信号１１２の各デジタル入力信号は、式１のベクトルＸｉの値を表すことができる。入力信号１１２の２進ビットは、電圧レベル（たとえば１についてはＨ、０についてはＬ）、パルス（たとえば１についてはパルスあり、０についてはパルスなし）または時間（たとえば１については第１の期間にパルスあり、０については第２の期間にパルスあり）によって表され得る。図示のように、４つのデジタル入力信号（１１２－１、１１２－２、１１２－３、および１１２－４）が並行して受け取られ得る。これらの入力信号の各々が、入力ベクトルの個別の値を受け取り得る。他の実施形態では、デジタル入力信号の数は、図１において具体的に示された数より少なくても多くてもよい。デジタル入力信号１１２の各々が２進符号化され得る。したがって、回路のデジタル部分の各クロックサイクルについて、特定のビット順位のビットがデジタル入力信号１１２として受け取られ得る。たとえば、各デジタル入力信号１１２によって４ビットの２進値が入力される場合には、２進値の各ビットを並行して受け取ってアナログ領域に変換するためにクロックサイクルが４つ使用され得る。デジタル入力信号１１２は、各値のビット順位が、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）のパターン、ＭＳＢからＬＳＢのパターン、または任意の既定のパターンで２進符号化されてよい。
【0018】
１ビットＤＡＣ １１４に対してデジタル入力信号１１２が入力され得る。繰返しになるが、図示のように、１ビットＤＡＣ １１４が４つある（１１４－１、１１４－２、１１４－３、および１１４－４）。他の実施形態では、１ビットＤＡＣ １１４の数は、４つより少なくても多くてもよい。各２進符号化されたデジタル入力信号１１２について１ビットＤＡＣが１つ存在し得る。１ビットＤＡＣ １１４の各々が、受け取ったデジタル量を表すアナログ信号を出力し得る。したがって、２進符号化されたアナログ信号１１６（１１６－１、１１６－２、１１６－３、１１６－４）は、デジタル入力信号１１２のアナログ変換を表し得る。
【0019】
部分１２０において、アナログのベクトル－マトリクス乗算器１２２が、２進符号化されたアナログ信号１１６を受け取り得る。アナログのベクトル－マトリクス乗算器１２２は、（たとえば第１のクロックサイクルでＬＳＢに対する乗算演算、第２のクロックサイクルで第２のＬＳＢに対する乗算演算、第３のクロックサイクルで第２のＭＳＢに対する乗算演算といった）入力値の各ビット順位に対する乗算演算を、連続して実行し得る。したがって、２進符号化されたアナログ信号１１６の、受け取られた各ビット順位に対して、個別の乗算演算が実行され得る。アナログのベクトル－マトリクス乗算器１２２の可能な実施形態に関するさらなる詳細が、図２に関連して以下で提供される。２進符号化された乗算結果信号１２４は、加算構成部分１３２に出力され得る。
【0020】
加算構成部分１３２は、ビット順位で重み付けした加算機能性を実行するものとして理解され得る。加算構成部分１３２は、アナログのベクトル－マトリクス乗算器１２２によって現在評価されているビットのビット順位を適切に考慮に入れ、ビット順位が考慮に入れられるように出力を記憶して、加算機能を実行し得る。本明細書で詳述されたように、加算構成部分１３２によってビット順位の重み付けが実行されるので、入力値は、２進符号化されたままの状態でベクトルマトリクス乗算回路によって評価され得る。
【0021】
加算回路の可能なアナログ実施形態において、受動的な、ビット順位で重み付けした加算を実行するために電荷の累積および再分配が使用され得る。アナログのベクトル－マトリクス乗算器１２２から２進符号化された信号が受け取られたとき、加算構成部分１３２は、電荷累積を使用して部分的加算を累算し得る。すべてのビット順位（たとえば４つのビット値を有する入力ベクトルについては４つのビット順位）がアナログのベクトル－マトリクス乗算器１２２によって一旦掛け算され、加算構成部分１３２が電荷累積を使用するなどして部分的な加算を記憶すると、電荷が再分配されてよく、最終的な加算値を表す電圧が出力され得る。加算構成部分１３２のアナログ実装形態の可能な実施形態に関するさらなる詳細が、以下で図３において提示される。
【0022】
図２は、アナログ変換された入力ベクトルの１つのビット順位を評価するアナログのベクトル－マトリクス乗算器の一実施形態２００を示す。アナログのベクトル－マトリクス乗算器２０１は、図１のアナログのベクトル－マトリクス乗算器１２２の一実施形態を表し得る。しかしながら、実施形態２００は単なる一例であることを理解されたい。図２において、Ｗｉｊに対して２進ベクトル入力Ｘｉが掛け算される。アナログのベクトル－マトリクス乗算器２０１は複数の重み付け要素（２０２、２０４、２０６、２０８、２１０、２１２、２１４、および２１６）を含み得る。各重み付け要素が、１ビットＤＡＣから、２進符号化されたアナログ信号１１６のうち１つの２進符号化されたアナログ信号を受け取り得る。この例では、重み付け要素は、２進符号化されたアナログ信号の受け取った電圧および特定の重み付け要素の重み値に基づいて電流を出力し得る。たとえば、各重み付け要素は様々なコンダクタンスを使用して実装され得る。重み付け要素のコンダクタンスを変化させることにより、出力される電流の量を入力電圧に応じて変化させることができる。たとえば、電圧が１Ｖで、重み付けブロックのコンダクタンスが８μＳであれば、８μＡの出力が得られる。この値は、値のビット順位に基づいてさらに重み付けされ得る。したがって、最下位ビットに対する乗数は１、第２のＬＳＢに対する乗数は２、といった具合になる。いくつかの実施形態では、各重み付け要素によって使用される加重値は、事前に決定されて、製造において固定され得る。他の実施形態では、各重み付け要素の重み付けは製造後に構成可能であり、実施形態２００の使用中に再構成可能であり得る。
【0023】
各重み付け要素（２０２、２０４、２０６、２０８、２１０、２１２、２１４、および２１６）の出力は、電流などの電気的特性であり得る。同一の電流出力に接続された重み付け要素から出力される電流は、一緒に合計され得る。したがって、電流出力２２０は、重み付け要素２０２、２０４、２０６、および２０８によって出力された電流の合計を含み得、電流出力２２２は、重み付け要素２１０、２１２、２１４、および２１６によって出力された電流の合計を含み得る。
【0024】
入力ベクトルの各値のビットは一度に１つ評価される（アナログのベクトル－マトリクス乗算器２０１はビット順位を考慮に入れない）。たとえば、４ビットの値を４つ有する入力ベクトルについては、各値のＭＳＢが最初に評価され、各値の第２のＭＳＢがそれに続き、第２のＬＳＢがそれに続いて、最後に各値のＬＳＢがそれに続き得る（したがって１ビットＤＡＣによって２進符号化されたデータ出力の４つのクロックサイクルに対応する）。他の実施形態では、評価はＬＳＢからＭＳＢへと進んでよく、または、任意の他のあらかじめ定義された任意の順序で進んでもよい。この文書において後に詳述されるように、アナログのベクトル－マトリクス乗算器２０１の出力は、ベクトル－マトリクス乗算器によって乗算演算を実行されるビットのビット順位を考慮に入れるように、加算回路によって重み付けされ得る。
【0025】
重み付け要素の列の数は任意であり、入力ベクトルに対して掛け算される重み付けマトリクスに基づき得る。したがって、実施形態２００の列の数は２つあるが、他の要素の列は、より少なくてもより多くてもよい。重み付け要素の行の数は、入力ベクトルに存在する値の数に対応し得る。たとえば、式２は、アナログのベクトル－マトリクス乗算器２０１によって出力される電流を表し得る。
【0026】
この例を継続して、電流出力（たとえば電流出力２２０、２２２）が一緒に接続されて、２進符号化された乗算結果信号１２４を生成する。加算構成部分１３２は、各ビット順位を適切に重み付けし、貯蔵し、次いで合計して、正確な最終加算を得る。
【0027】
図３は、アナログ加算回路の一実施形態３００を示す。電圧、電流、電荷またはいくつかの他の電気的特性の形式であり得る信号を累積して再分配するために、様々な異なるタイプの回路が使用され得ることを理解されたい。アナログ加算回路の重要な態様は、受け取ったアナログのベクトル－マトリクス乗算器２０１の出力に対して適切なビット重み付けを適用することである。たとえば、アナログのベクトル－マトリクス乗算器２０１によって入力ベクトルの第２のＬＳＢに対応する出力が出力されるとき、アナログ加算回路によって適用されるビット重み付けは、ＬＳＢの重み付けの２倍であり、第３のＬＳＢの半分である。実施形態３００は、図１の加算構成部分１３２を表し得る。入力３０１は、アナログのベクトル－マトリクス乗算器からの２進符号化された乗算結果信号１２４を表す。入力３０１はセンス増幅器３１０に供給される。センス増幅器３１０は、入力３０１によって受け取った電流に基づいて電圧を出力する。具体的には、実施形態３００は、受動的な電荷共有および再分配を使用することができる。そのような機構は、消費電力を減少させるとともに、出力値に対する熱雑音の影響を低下させる助けになり得る。
【0028】
実施形態３００はキャパシタ－スイッチ配列３０２を備える。キャパシタはビット順位で重み付けされ得、各キャパシタのキャパシタンスが、特定のビット順位用に重み付けされた電荷の量を受動的に貯蔵するように選択され得ることを意味する。一例として、４ビットの値を出力するために４つのキャパシタが存在する。キャパシタ３１６－１は、ＬＳＢに対応する電荷を貯蔵するように使用され得る。したがって、キャパシタ３１６－１は、Ｃ（Ｃは単位値である）のキャパシタンスを有し得る。キャパシタ３１６－２は、第２のＬＳＢに対応する電荷を貯蔵するように使用され得る。したがって、キャパシタ３１６－２は、２Ｃのキャパシタンス（２進のビット順位における第２のＬＳＢに対応し、したがってＣの２倍の重みを表す）を有し得る。キャパシタ３１６－３は、第２のＭＳＢに対応する電荷を貯蔵するように使用され得る。したがって、キャパシタ３１６－３は４Ｃのキャパシタンスを有し得る。キャパシタ３１６－４は、ＭＳＢに対応する電荷を貯蔵するように使用され得る。したがって、キャパシタ３１６－４は８Ｃのキャパシタンスを有し得る。各キャパシタのキャパシタンスは、アナログのベクトル－マトリクス乗算器の出力を表す電荷を貯蔵するように使用されるビット順位に対応する。キャパシタンスは次の式３によって計算され得、Ｃは単位値であり、Ｎは入力ベクトルの値のビット数である。
キャパシタンス＝２Ｎ－１Ｃ 式３
キャパシタンス＝２Ｎ－１Ｃ 式３
【0029】
スイッチ制御論理３３０は、デジタルであって、部分１１０と同一のクロックに接続され得、スイッチ３１２、３１４－１、３１４－２、３１４－３、３１４－４、および３１４－５の開閉を制御することができる。簡単さのために、図３において、スイッチ制御論理とスイッチ３１２、３１４との間の通信は示されていない。スイッチ制御論理３３０は専用の論理回路でよく、または処理システムの一部として組み込まれてもよい。スイッチ制御論理３３０は、最初にスイッチ３１４－１、３１４－２、３１４－３、３１４－４、および３１４－５を閉じてよく、一方、スイッチ３１２は開かれている。スイッチ３１４－５はリセットとして機能し得、キャパシタ３１６－１、３１６－２、３１６－３、および３１６－４に存在する電荷を接地３２０へ放電する。
【0030】
次いで、スイッチ制御論理３３０は、アナログのベクトル－マトリクス乗算器１２２によって評価されている現在のビット順位に関連したキャパシタンスを有するキャパシタを、２進符号化された乗算結果信号１２４に接続するようにスイッチを制御し得る。スイッチ制御論理３３０は、スイッチ３１２を閉じて、スイッチ３１４－２、３１４－３、３１４－４、および３１４－５を開き得る。したがってスイッチ３１４－１のみが閉じたままであり得、それにより、キャパシタ３１６－１をセンス増幅器３１０の出力に接続する。このクロックサイクル中に、アナログのベクトル－マトリクス乗算器１２２はＬＳＢに対応する２進符号化された乗算結果信号を出力し得る。次のクロックサイクルについて、スイッチ制御論理３３０は、スイッチ３１２を閉じたまま、スイッチ３１４－１を開き、スイッチ３１４－２を閉じる。このクロックサイクル中に、アナログのベクトル－マトリクス乗算器１２２は第２のＬＳＢに対応する２進符号化された乗算結果信号を出力し得る。キャパシタ３１６－１の２倍のキャパシタンスを有するキャパシタ３１６－２により、貯蔵された電荷の量で、適切なビット重み付けが受動的に適用される。次のクロックサイクルについて、スイッチ制御論理３３０は、スイッチ３１２を閉じたまま、スイッチ３１４－２を開き、スイッチ３１４－３を閉じる。このクロックサイクル中に、アナログのベクトル－マトリクス乗算器１２２は第２のＭＳＢに対応する２進符号化された乗算結果信号を出力し得る。キャパシタ３１６－２の２倍のキャパシタンスを有するキャパシタ３１６－３により、貯蔵された電荷の量で、適切なビット重み付けが受動的に適用される。次のクロックサイクルについて、スイッチ制御論理３３０は、スイッチ３１２を閉じたまま、スイッチ３１４－３を開き、スイッチ３１４－４を閉じる。このクロックサイクル中に、アナログのベクトル－マトリクス乗算器１２２はＭＳＢに対応する２進符号化された乗算結果信号を出力し得る。キャパシタ３１６－３の２倍のキャパシタンスを有するキャパシタ３１６－４により、貯蔵された電荷の量だけ、適切なビット重み付けが受動的に適用される。このステージでは、スイッチドキャパシタ－スイッチ配列３０２は、２進符号化された乗算結果を、ビット順位で重み付けされたキャパシタにおける電荷として別個に貯蔵する。
【0031】
この時点において、キャパシタ３１６－１、２１６－２、３１６－３、および３１６－４の各々が、キャパシタの特定のビット順位に対応する量の電荷（Ｑ）を貯蔵する。所与のビット順位Ｎに関して特定のキャパシタに貯蔵された電荷の量は、次の式４によって定義され得る。
Ｑ＝２Ｎ－１＊Ｃ＊Ｖ 式４
Ｑ＝２Ｎ－１＊Ｃ＊Ｖ 式４
【0032】
したがって、電荷の量は、キャパシタのキャパシタンスにセンス増幅器３１０による電圧出力を掛けたものと等しい。式３に関連して詳述されるように、キャパシタンスは、それぞれのより大きいビット順位について、２Ｎ－１という係数だけ増加される。
【0033】
次のクロックサイクル中に、スイッチ制御論理３３０は、スイッチ３１２を開き、スイッチ３１４－５を開いたまま、スイッチ３１４－１、３１４－２、３１４－３、および３１４－４を閉じてよい。このステップは電荷の再分配ステップと理解され得る。各キャパシタが、再分配ステージの間に、そのビット順位に対応する電荷の量を貯蔵するので、個々のキャパシタにおける電荷が、キャパシタ３１６－１、３１６－２、３１６－２、および３１６－３の間で分配されて最終的な加算を表す。一旦、再分配が起こると、加算はキャパシタ３１６のトッププレートにおける電圧値として表され、これが加算出力１３４によって出力される。式５は、各キャパシタに貯蔵された電荷を基に加算出力１３４によって出力される電圧値を表す。
【0034】
式５において、各キャパシタの電荷が、キャパシタの関連するビット順位に基づいて、加算出力１３４としてのＶＯｕｔに対して適切な重み付けされた量だけ寄与し、ＶＯｕｔは、アナログのベクトル－マトリクス乗算の最終的な加重和を表す。
【0035】
全体で、入力ベクトルが４ビットの値を含むとき、加算処理は、有効な加算出力１３４が出力されるまでに６クロックサイクルを要することになる。より一般的には、加算処理には、リセットクロックサイクル、再分配クロックサイクル、および値の各ビット用のクロックサイクルが必要になり得る。
【0036】
図３は４つのキャパシタを示しているが、この実施形態は例示のみを目的とするものであることを理解されたい。キャパシタの数は、入力ベクトルの値に関する種々のビット数に適合するように増減され得る。代替実施形態では、加算出力１３４からコモンモード干渉を相殺することができるように差動加算回路が実装され得る。さらに、他の実施形態は、加算出力１３４を決定するために電荷を貯蔵して合計するための代替の受動的アナログ構成要素を使用し得る。さらに別の実施形態では、加算回路はデジタル回路を使用して実装され得る。
【0037】
図１～図３において詳述されたシステムおよび回路を使用して様々な方法が実行され得る。図４は、ベクトル－マトリクス乗算演算を実行するための方法４００の一実施形態を示す。方法４００は、図１～図３の回路またはそのような回路の代替バージョンを使用して実行され得る。すなわち、図２や図３の、回路の特定の例は、図１の回路および図４の方法が実装され得る様子の例であることを理解されたい。いくつかの実施形態では、デジタル加算回路が使用され得る。
【0038】
ブロック４１０において、２進符号化された信号のビット順位が、２進符号化されたアナログ信号に変換され得る。この機能を実行するために、複数の１ビットＤＡＣが並行して使用され得る。したがって、各ＤＡＣは、デジタル信号を、所与のビット順位に関するアナログ信号へと並行して変換し得る。各ＤＡＣは、入力ベクトルに関する特定のビット順位を表す、２進符号化されたデジタル信号を受け取ってよい。各ベクトルがＮビットを有し得る。したがって、１ビットＤＡＣが、２進符号化されたデジタル信号をアナログ信号に変換するのにＮクロックサイクルを要することになる。たとえば、２進符号化されたデジタル信号が「１００１１」であれば、この２進符号化された値（右端の桁がＬＳＢであると想定すると１９の値を表す）が１ビットＤＡＣによって出力されるのに５クロックサイクルを要することになる。各１ビットＤＡＣによるアナログ電圧出力は、各１ビットＤＡＣに供給される電源電圧に依拠し得る。
【0039】
ブロック４２０において、受け取られた２進符号化されたアナログ信号のビット順位に対して、ベクトル－マトリクス乗算が連続して実行される。ブロック４２０は、１ビットＤＡＣから受け取られた入力ベクトルの特定のビット順位に対して実行され得る。すなわち、ブロック４２０は、入力ベクトルの値の各ＬＳＢに対して最初に実行されてよい（次いで、ブロック４２０の、次回の繰返しの間に第２のＬＳＢが評価され得る）。一般的には、評価される第１のビットは、入力ベクトルの値のＭＳＢまたはＬＳＢのいずれかになる。ベクトル－マトリクス乗算は図２の実施形態２００に類似の回路によって実行されてよい。アナログ乗算回路の他の実施形態が可能であることを理解されたい。ベクトル－マトリクス乗算の乗算器は、アナログ入力値と重み付けとの積を表す重み付けされた量の電流をそれぞれもたらす重み付け要素を含み得る。そのような電流またはいくつかの他の電気的特性は加算回路に出力され得る。
【0040】
ブロック４３０において、ベクトル－マトリクス乗算器がブロック４２０において乗算機能を実行した所与のビット順位について、ベクトル－マトリクス乗算器の出力（電流または電圧の形式であり得る）が適切なビット順位の重み付けを伴って貯蔵され得る。受け取られた信号の指示は、アナログのベクトル－マトリクス乗算器によって評価されたビットのビット順位によって重み付けされてから貯蔵される。たとえば、アナログのベクトル－マトリクス乗算器による評価がＬＳＢからＭＳＢへと実行される場合には、加算回路によって貯蔵されるとき、それぞれの後続のビットは前のビットと比較して２倍の重みを与えられ得る。ほんの一例として、センス増幅器はアナログのベクトル－マトリクス乗算器から受け取った電流を電圧に変換し得る。加算回路のいくつかの例では、この電圧は、ブロック４２０が実行されたビット順位に対応するキャパシタンスを有する特定のキャパシタを充電するために使用され得る。したがって、たとえば、ＬＳＢが評価されるときには、アナログのマトリクス乗算器の出力はＣのキャパシタンスを有するキャパシタを充電するために使用され得、第２のＬＳＢが評価されるときには、アナログのマトリクス乗算器の出力は２Ｃのキャパシタンスを有するキャパシタを充電するために使用され得る、といった具合である。
【0041】
ブロック４３５において、追加のビット順位をさらに評価する場合には、方法４００は、ブロック４１０へ戻って、入力ベクトルの次のビット順位に対して実行され得る。したがって、各ビット順位がアナログのベクトル－マトリクス乗算器によって連続して評価され、対応する出力が、加算回路によって、そのビット順位に対応する重み付けを伴って連続して貯蔵される。すべてのビット順位に対して、ブロック４２０において乗算演算が実行されてからブロック４３０において貯蔵されると、方法４００はブロック４４０に進むことができる。したがって、入力ベクトルの各値が４ビットを有する場合、ブロック４２０および４３０は、値の各ビットに対して１回ずつ、４回実行される。
【0042】
ブロック４４０において、合計は累算することなどによって決定され得る。いくつかの実施形態では、合計はアナログ領域において決定される。ブロック４３０において貯蔵された、様々なビット順位で重み付けされた値が、一緒に合計され得る。ほんの一例として、スイッチ－キャパシタ配列が使用される場合には、各キャパシタの電荷がキャパシタの間で再分配されてよく、こうすると全体の電荷を累積するのに役立ち、特定のビット順位に対応する各キャパシタのキャパシタンスによってビットの重み付けが行われる。これを行うために、スイッチ－キャパシタ配列を切り離すためのスイッチが開かれ、各キャパシタに直接接続されたすべてのスイッチ（たとえば図３の３１４－１、３１４－２、３１４－３、および３１４－４）が閉じられてよい。各キャパシタの電荷が、キャパシタのフィールドの間で再分配され得る。しかしながら、電荷の総量は一定のままであり、キャパシタの間で、キャパシタンスの差によって、ビット順位で適切に重み付けされることになる。他の実施形態では、それぞれの乗算結果の適切なビット順位を使用して最終的な合計を決定するために、キャパシタ配列を使用するのではなく、アナログ回路またはデジタル回路の別の形態が使用され得る。
【0043】
ブロック４５０において合計の指示が出力される。いくつかの実施形態では、合計の指示は、電圧振幅などのアナログの電気的特性として出力される。たとえば、図３のキャパシタ配列のトッププレートにおける電圧は、ベクトル－マトリクス乗算の合計を表すことができる。この電圧が測定され得、場合により、数値を決定するために使用され得る。たとえば、この出力電圧は、電圧を変換してデジタル領域へ戻すＡＤＣなどの個別の回路によって使用され得る。
【0044】
逐次的ＭＡＣ
いくつかの実施形態では、デジタル化されたＭＡＣ結果は、２進の重み付けされたＭＡＣ動作が完了すると直ちに使用可能になる。これらの実施形態により、８ビット幅のデータ入力に対する８つのＭＡＣサイクルおよび８つのＳＡＲ ＡＤＣサイクルの後にＭＡＣデジタル出力データが使用可能になる、図１～図４において上記で説明されたビット順位の２進重み付け乗算器－累算器が改善され得る。これらの実施形態では、第２のサイクルの最後にＭＡＣデータのＭＳＢが使用可能になり、残った７つのＭＡＣ出力ビットはそれぞれの逐次的なサイクルの最後に使用可能になる。これは、ＭＡＣ動作のレイテンシを１／８に短縮する。
いくつかの実施形態では、デジタル化されたＭＡＣ結果は、２進の重み付けされたＭＡＣ動作が完了すると直ちに使用可能になる。これらの実施形態により、８ビット幅のデータ入力に対する８つのＭＡＣサイクルおよび８つのＳＡＲ ＡＤＣサイクルの後にＭＡＣデジタル出力データが使用可能になる、図１～図４において上記で説明されたビット順位の２進重み付け乗算器－累算器が改善され得る。これらの実施形態では、第２のサイクルの最後にＭＡＣデータのＭＳＢが使用可能になり、残った７つのＭＡＣ出力ビットはそれぞれの逐次的なサイクルの最後に使用可能になる。これは、ＭＡＣ動作のレイテンシを１／８に短縮する。
【0045】
いくつかの実施形態では、ＡＤＣはＭＡＣの内部に組み込まれ得る。逐次的なＭＡＣとＡＤＣとの動作は、最上位ビットから最下位ビットへと実行され得る。各ＭＡＣサイクルの最後において、１つのデジタル化されたＭＡＣデータビットが使用可能になる。データが、乗算器－累算器の次の層に直ちに供給され得るので、このビット順位の２進重み付け乗算器－累算器のレイテンシが短縮される。次いで、これが、各層のレイテンシを短縮する。データを次の層に直接供給することにより、ＭＡＣ配列とプロセッサユニットとの間のデータのやり取りが不要になり、電力を節約することができ、遅延を短縮することができる。
【0046】
いくつかの実施形態では、ＭＡＣは、最上位ビットから最下位ビットへと実行され得る。結果的に、統合されたＡＤＣおよびＭＡＣも、最上位ビットから最下位ビットへと動作することができる。より上位のビットにデジタル化されないアナログデータが残って、最下位ビットにおけるキャリオーバビットになってしまうという問題があり得る。ＭＡＣの最上位ビットは最初に出力され、このキャリオーバビットは最上位ビットに加算するべきではないので、このキャリオーバ問題が省かれてしまう可能性がある。いくつかの実施形態は、各ＭＡＣサイクルの最後に２つのＭＡＣ出力ビットを生成することによって、この問題を解決する。１つのビットがキャリオーバビットを表してよく、１つのビットは現在のビットを表してよい。キャリオーバビットは、１つ上位のビットと同じ２進の重みを有し得る。このようにして、キャリオーバビットを上位のビットへシフトアップする必要性が解消される。次いで、各２進ビットのＭＡＣデータが、２つのＭＡＣデータ出力によって表され得る。１つが次のＭＡＣサイクルからのキャリオーバでよく、もう１つが現在のＭＡＣサイクルの現在のビットでよい。次のＭＡＣ層は、２つのデータビットを、適切な重みを割り当てた状態で受け取ることができる。２つのデータビットは、３つのレベルを有する入力データドライバに変換され得る。キャリオーバと現在のビットとの両方が１であれば、入力データレベルは２でよい。１つのＭＡＣデータが１であれば入力データレベルは１でよく、１のＭＡＣデータが１つもなければレベルは０でよい。
【0047】
図５は、２進符号化された入力に対して、アナログ構成要素を使用してベクトル乗算が実行される回路５００の一実施形態を示す。回路５００は図１の回路１００に類似であるが、アナログのベクトル－マトリクス乗算器１２２の出力が、逐次的な２進重み付けＡＤＣ ５０４に向けられている点が異なる。上記で説明されたように、回路１００は、１ビットＤＡＣ １１４と、アナログのベクトル－マトリクス乗算器１２２と、加算構成部分１３２とを含み得る。回路１００は、引き続き３つの部分に分割して理解され得る。部分１１０が受け取り得る２進符号化されたデジタル信号の各々が、入力ベクトルにおける各値を表し得る。部分１００はまた、２進符号化されたデジタル信号を２進符号化されたアナログ信号１１６に変換し得る。部分１２０は、２進符号化されたアナログ信号１１６を受け取り得て、２進符号化されたアナログ信号と既定のマトリクス（例えば重み付けマトリクス）との間の乗算を表す２進符号化された積１２４を出力する。部分５０２は、部分１２０からビット順位の出力を連続して受け取り、部分１２０から個々のビットを受け取ったとき、２進重み付けアナログ－デジタル変換を漸増的に実行してよい。いくつかの実施形態では、回路５００が使用し得る既定のビット順位付けでは、デジタル入力信号１１２の各々のＭＳＢが最初に受け取られ、続いて、ＭＳＢ－１のビットからＬＳＢまで連続して受け取られる。部分５０２が連続して供給し得る複数のデジタル出力信号５０６は、部分５０２によって処理されているので直ちに使用可能である。たとえば、複数のデジタル出力信号５０６のうちＭＳＢを表すものが出力され、続いて、デジタル出力信号５０６のうちＭＳＢ－１のビットを表すものが出力される、といった具合でよい。
【0048】
例として、部分１１０によって、複数のデジタル入力信号１１２が並行して受け取られ得る。デジタル入力信号１１２は２進符号化された値を表し得、デジタル入力信号１１２の各デジタル入力信号は、式１のベクトルＸｉの値Ｘｉ（ｉ＝０、１、２、．．．）を表し得る。入力信号１１２の２進ビットは、電圧レベル（たとえば１についてはＨ、０についてはＬ）、パルス（たとえば１についてはパルスあり、０についてはパルスなし）または時間（たとえば１については第１の期間にパルスあり、０については第２の期間にパルスあり）によって表され得る。図示のように、４つのデジタル入力信号（１１２－１、１１２－２、１１２－３、および１１２－４）が並行して受け取られる。これらの入力信号の各々が、入力ベクトルの個別の値を受け取る。他の実施形態では、受け取られるデジタル入力信号の数は、４つより少なくても多くてもよい。デジタル入力信号１１２の各々が２進符号化され得る。したがって、回路のデジタル部分の各クロックサイクルについて、特定のビット順位のビットがデジタル入力信号１１２として受け取られる。たとえば、各デジタル入力信号によって４ビットの２進値が入力される場合には、２進値を並行して受け取ってアナログ領域に変換するためにクロックサイクルが４つ使用され得る。デジタル入力信号１１２は、各値のビット順位がＭＳＢからＬＳＢへと受け取られ得るように２進符号化され得る。
【0049】
１ビットＤＡＣ １１４に対してデジタル入力信号１１２が入力され得る。存在する４つの１ビットＤＡＣ １１４（１１４－１、１１４－２、１１４－３、および１１４－４）は例としてのみ使用されるものである。他の実施形態では、１ビットＤＡＣ １１４の数は、４つより少なくても多くてもよい。たとえば、他の実施形態は、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、および／またはデータの類似の表現を使用し得る。本開示では、説明の容易さのために、４ビットのデータ値が代表的な例として使用され得る。しかしながら、以下で説明される動作は、任意の値幅のデータについて、ＭＳＢとＬＳＢとの間のビットに対して掛け算して繰り返され得る。ビット数に関係なく、各２進符号化されたデジタル入力信号１１２について１ビットＤＡＣが１つ存在し得る。１ビットＤＡＣ １１４の各々が、受け取ったデジタル量を表すアナログ信号を出力し得る。したがって、２進符号化されたアナログ信号１１６（１１６－１、１１６－２、１１６－３、１１６－４）は、デジタル入力信号１１２のアナログ変換を表し得る。
【0050】
部分１２０において、アナログのベクトル－マトリクス乗算器１２２が、２進符号化されたアナログ信号１１６を受け取り得る。アナログのベクトル－マトリクス乗算器１２２は、（たとえば第１のクロックサイクルでＭＳＢに対する乗算演算、第２のクロックサイクルでＭＳＢ－１に対する乗算演算、第３のクロックサイクルでＭＳＢ－２に対する乗算演算といった）入力値の各ビット順位に対する乗算演算を、連続して実行し得る。したがって、受け取られる２進符号化されたアナログ信号１１６の各ビット順位に対して個別の乗算演算が実行され得る。アナログのベクトル－マトリクス乗算器１２２の可能な実施形態に関するさらなる詳細は、図２に関連して上記で提供されている。
【0051】
部分５０２における逐次的な２進重み付けＡＤＣ ５０４は、アナログのベクトル－マトリクス乗算器１２２から出力された乗算結果信号１２４を受け取り得る。たとえば、２進符号化されたアナログ信号１１６の各ビットが、アナログのベクトル－マトリクス乗算器１２２によって（ＭＳＢから始めて）処理されているので、結果は、逐次的な２進重み付けＡＤＣ ５０４に対して直ちに渡され得る。次いで、逐次的な２進重み付けＡＤＣ ５０４が、アナログのベクトル－マトリクス乗算器１２２から受け取った各アナログビットに対してアナログ－デジタル変換を実行してよい。これによって、アナログビットの各々がアナログのベクトル－マトリクス乗算器１２２によって処理されているので、デジタル出力信号５０６が漸増的に供給され得る。加えて、逐次的な２進重み付けＡＤＣ ５０４は、デジタル出力信号５０６によって表されるビットの各々の間に、結果の最終的なデジタル表現を構成するために使用され得るキャリオーバビットを供給し得る。
【0052】
いくつかの実施形態では、回路５００の部分５０２は、図１の回路１００の部分１３０のすべてまたは一部をも含み得る。たとえば、いくつかの実施形態は、電荷集積回路、電荷累積および再分配の回路、および／またはこのステージにおけるマトリクス乗算処理の最終的なアナログ結果を生成するために使用される合計構成部分１３２の他の部分を含み得る。
【0053】
図６は、連続した出力ビットストリームを生成するために、いくつかの実施形態によって個々のビットの入力ストリームが処理され得る様子を示す。式１の入力ベクトルＸｉは、複数のビットストリーム６０２（Ｉｐ＿０、．．．、Ｉｐ＿Ｎ）として与えられ得る。たとえば、８ビットのデータ表現については、入力ベクトルにおける値の各々は８ビットのシーケンスを使用して表され得る。ビットストリーム６０２の各々は、ＭＳＢが最初に与えられ、それぞれの下位のビットがＬＳＢまで連続して与えられるように順序付けられる。いくつかの実施形態では、ビットストリーム６０２は、上記で説明されたように、１ビットＤＡＣによって逐次的にルーティングされ得る。
【0054】
ビットストリーム６０２における各ビットから生成されたアナログ値は、ＭＡＣセル配列６０１に対して１つずつ供給され得る。配列６０１は、上記で説明された図２のアナログのベクトル－マトリクス乗算器２０１に類似であり得る。配列６０１における重み値は、式２におけるＷｉｊのマトリクス値を表し得る。上記で説明されたように、配列６０１は、ビットストリーム６０２の中の特定の位置から各ビットを受け取り、それらのビットを一緒に処理して、２進重み付けＡＤＣ ５０４に渡され得るアナログ出力を生成することができる。いくつかの実施形態では、配列６０１は、処理されたビットのビット位置を指示する値をも供給し得る。たとえば、配列６０１によって受け取られる最初のビットは、ビットストリーム６０２の各々のＭＳＢでよい。ＭＳＢの各々は、アナログ値に変換されて、配列６０１におけるマトリクス値と掛け算され得る。これによって、配列６０１から、２進重み付けＡＤＣ ５０４に供給されるアナログ電流出力が生成され得る。この出力は、８ビットデータのインデックス７におけるビット、すなわちＭＳＢ（たとえばＯｐ＿ｂ＜７＞）を含み得る。この値は、データ経路における後続の回路要素を後に制御するために使用される出力として説明され得る。
【0055】
２進重み付けＡＤＣ ５０４は、各ビットを、配列６０１から供給されたとき受け取り得る。これらの実施形態では、図３の実施形態とは対照的に、２進重み付けＡＤＣ ５０４からのデジタル出力６０４の供給は、配列６０１によって処理されると直ちに始まり得る。たとえば、これらの実施形態は、図３のキャパシタの各々におけるアナログ値の合計が配列６０１から供給されるのを待ってから最終的なアナログ値に対してアナログ－デジタル変換を実行するのではなく、配列６０１から各アナログ値が供給されたとき、これに対してインクリメンタルアナログ－デジタル変換を個々に実行し得る。ＭＳＢおよびビットストリーム６０２のＭＳＢ－１からの繰上げ値が配列６０１によって処理されたとき、２進重み付けＡＤＣ ５０４はデジタル出力６０４のＭＳＢを生成し得る。
【0056】
２進重み付けＡＤＣ ５０４は、ビットストリーム６０２におけるビットの各々を処理した後に、式１の結果のデジタル表現を表すデジタル出力を供給し得る。しかしながら、図６に示されるように、デジタル出力６０４は、Ｎビットデータ向けにさらにＮ－１ビットを含み得る。具体的には、デジタル出力６０４は、ビット値の各々の間に、前のビットに加算される、ビットストリームにおける次のビットからの繰上げ値を表すキャリオーバビットを含む可能性がある。たとえば、デジタル出力６０８は、ビット７の結果、ビット６の結果、ビット７の結果に加算されるビット６のキャリオーバ結果などを含み得る。これは、Ｎビットデータに関する２Ｎ－１のビットを有するデジタル出力６０４をもたらし得る。
【0057】
図７は、いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための特定の処理を示す。この特定の実施形態は、乗算マトリクスからの連続した出力を貯蔵するために電荷集積回路７０４を使用する。以下の例は、一例として８ビットのデータ値を再び使用する。しかしながら、各データ値を表すために使用されるビット数を増加する／減少するために、ビット６からビット０まで処理するための原理は、重複／除去が可能である。以下の記述は、８ビット値に包含される各ビットに対する処理を説明するものである。
【0058】
アナログ乗算マトリクスによって実行されるＭＡＣ動作は、図７の左側の操作フローによって表される。ＭＡＣ動作は、動作７０１においてＭＳＢ（たとえばビット７）から始めて、乗算マトリクスにおける重みを伴う入力データ値の各々から、ＭＳＢの乗算に対応する電流を出力し得る。ＭＡＣ動作からの電流は電荷集積回路７０４に渡され得る。電荷集積回路７０４は、ＭＡＣ動作から電流を受け取り、アナログ値をキャパシタの電荷として貯蔵するキャパシタを含み得る。電荷集積回路７０４は、キャパシタに渡される電流を、現在の動作のビット重みに対応するようにスケーリングする回路をも含み得る。たとえば、ＭＡＣ動作からＭＳＢが受け取られるとき、電荷集積回路７０４は（スケーリングされていない）全電流がキャパシタに貯蔵されることを可能にしてよい。
【0059】
次に、比較器７０５が、キャパシタの電圧を入力として受け取り得る。電圧基準回路７１０からもう１つの入力が受け取られ得る。電圧基準回路７１０の出力は、当初はＭＡＣ動作の全出力の中間の電圧レベルに設定されてよい。キャパシタ電圧が電圧基準よりも高ければ、比較器７０４の出力は論理１になる。キャパシタ電圧が電圧基準よりも低ければ、比較器７０４の出力は論理０になる。
【0060】
上記で説明されたように、ＭＡＣ動作は、電荷集積回路７０４に対して、現在のビット値をも出力として供給し得る。現在のビット値は、現在のビット値に基づいて電流を適切なレベルにスケーリングするように使用され得る。現在のビット値は、比較器７０５の出力を特定のレジスタにルーティングするマルチプレクサ７０８用の選択信号としても使用され得る。たとえば、マルチプレクサ７０８は複数の出力レジスタ７１２に結合されてよい。現在のビット値は、出力レジスタ７１２のうち、処理されている現在のビットに対応するものを選択するように使用され得る。ＭＳＢ向けには、「ｍｓｂ＜７＞ｂｉｔ ｒｅｇ」レジスタが選択され得、このレジスタに比較器７０５の出力がラッチされ得る。
【0061】
現在の値が、対応するレジスタ７１２にラッチされたとき、処理パイプラインにおける後段がそれらのビット出力を後続の乗算演算の処理に使用開始し得るように、出力信号７１４が生成されてよい。このステージで、図１～図２において上記で説明された乗算演算に類似の後続の逐次的ＭＡＣ動作ために、「ｍｓｂ＜７＞ｂｉｔ ｏ／ｐ」（すなわち最上位ビット７の出力）が供給され得る。この出力は現在のビットに関する現在の２進の重みを表し得、デジタルビット値、またはＭＡＣ動作によって処理されている現在のビットに関する「第１のデジタルビット値」と称されることもある。
【0062】
各ステージにおいて、電圧基準回路によって供給された電圧基準７１０の値が調節され得る。ＭＳＢ（ビット７）の例を継続して、ＭＳＢの処理に使用された元の電圧基準がＶｒｅｆ＿ｍｓｂであって比較器７０５の出力が論理１あれば、電圧基準７１０に対して新規のインクリメントＤＶｒｅｆ７＝（１／２）Ｖｒｅｆ＿ｍｓｂが供給され得る。他方では、比較器７０５の出力が論理０であれば、電圧基準に追加のインクリメントはなく、Ｖｒｅｆ＿ｍｓｂとして存続し得る。基準電圧は少なくとも２つの要素を内蔵し得る。１つの要素はベース基準電圧を表してよく、その値はビットレベルの重みによって決定され得る。このことは、電荷集積の実施形態については次の式５で表され得る。
同一のビット重みのビットは同一のベース基準電圧を有し得、たとえばビット＜７＞とｃｏ＜６＞とは同一のベース基準を有し得る。第２の要素は、比較器出力が論理１のとき印加される任意の累積された追加の調節を含み得る。この累積された調節は、電荷集積の実施形態に関するリストＡに示されるように定式化され得る。
【0063】
乗算演算は、ＭＳＢ（ビット７）を処理した後に、次の最上位ビットすなわちＭＳＢ－１（ビット６）の結果を出力し得る。上記で説明されたものと同一のプロシージャに続いて、乗算演算から供給されたアナログ値がＭＳＢ－１（ビット６）の下位のビット順位を反映して０．５倍されてよく、対応する電荷が電荷集積回路７０４のキャパシタに貯蔵され得る。キャパシタに生じる電圧は、電圧基準７１０と共に比較器７０５に供給されてよい。電圧基準７１０によって供給された信号は、現在のビットレベルよりも１つ上位のビットに使用された電圧基準に対応するものでよい。この例では、比較器は、上記で説明されたようにＭＳＢによって使用されたＶｒｅｆ＿ｍｓｂの信号レベルを受け取り得る。
【0064】
前サイクルにおける比較器７０５の出力が、ＭＳＢのデジタル量を生成した。しかしながら、次のＭＳＢ－１の第１のサイクルにおいて、比較器７０５の出力がキャリオーバビット（たとえばｃｏ＜６＞）値を生成する可能性がある。電荷集積回路７０４のキャパシタの電圧が電圧基準７１０よりも高ければ、「ｃｏ＜６＞ｂｉｔ ｒｅｇ」レジスタに論理１が記憶され得る。キャリオーバビットが論理１であるとき、電圧基準７１０は、次の比較器動作のための（３／２）Ｖｒｅｆ＿ｍｓｂになるように、新規のインクリメントＤＶｒｅｆ６ｃ＝（１／２）Ｖｒｅｆ＿ｍｓｂを供給され得る。あるいは、電荷集積回路７０４のキャパシタの電圧が電圧基準７１０よりも低ければ、「ｃｏ＜６＞ｂｉｔ ｒｅｇ」レジスタに論理０が記憶され得る。このビットは、以下で説明される標準的な算術演算の一部としてＭＳＢ＜７＞に加算され得る繰上げビットを表す。
【0065】
ＭＳＢ－１のビットの乗算演算のアナログ出力は、２つの別々の比較動作用に使用され得、１つは、上記で説明されたＭＳＢ－１のキャリオーバビット、または「第２のデジタルビット値」を生成するためのものであり、もう１つは、ＭＳＢ－１の２進の重みビット、またはＭＳＢ－１のＭＡＣ動作の「第１のデジタルビット値」を生成するための後続の比較器動作である。比較器は、ＭＳＢ－１の２進の重みビットを生成するために、キャパシタの電圧をＭＳＢ－１レベル用の基準レベルと再び比較してよく、この基準レベルはＤｖｒｅｆ６ｓ＋（１／２）Ｖｒｅｆ＿ｍｓｂであり、ＤＶｒｅｆ６ｓはすべての累算されたＤＶｒｅｆ値の合計である。ＭＳＢ－１のビットについては、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃである。キャパシタ電圧の方が高ければビット出力は１であり、キャパシタ電圧の方が低ければビット出力は０である。最後に、ビット値が１であれば、基準レベルは、別のインクリメントＤＶｒｅｆ６＝（１／４）Ｖｒｅｆ＿ｍｓｂを受け取り得る。
【0066】
一般的な意味で、ＭＳＢの後の各ビットは、前のビットからの電圧基準を使用することによってキャリオーバビットを生成し得る。ＭＳＢの後のあらゆるビットについて、上記で説明されたように、Ｎ番目のキャリオーバビットは、ビット重みレベルにおいて１つ上位のビットからの基準信号を使用する比較器を使用して生成され得る。上位の重みの出力ビットが論理１であれば、比較器の基準レベルはＤＶｒｅｆＮｃだけ高められ、ＮはＮ番目のキャリオーバビットであり、ＤＶｒｅｆＮｃ＝１／（２）Ｍ－（Ｎ＋１）Ｖｒｅｆ＿ｍｓｂであり、ＭはＭ番目＝ＭＳＢビットであり、Ｖｒｅｆ＿ｍｓｂはＭＳＢビットの基準レベルであって、Ｎは、Ｍ番目のビット（ＭＳＢ）から０番目のビット（ＬＳＢ）まで動作するＮ番目のビットである。それぞれのＮ番目のキャリオーバビットについて、基準レベルはＶｒｅｆＮｃ＝ＶｒｅｆＮｃｂ＋ＤｖｒｅｆＮｃｓであり、ＶｒｅｆＮｃｂ＝１／（２）Ｍ－（Ｎ＋１）Ｖｒｅｆ＿ｍｓｂは、Ｎ番目のキャリオーバビットのベース基準レベル（すなわち（Ｎ＋１）番目のビットのベース基準レベル）であって、
はＮ番目のビットの前に高められたＶｒｅｆインクリメントの累算された合計である。
【0067】
同様に、現在のビット重みに関する現在の２進のＮ番目のビット比較器の動作は、基準レベルを使用する。集積された電荷レベルが基準レベルよりも高ければ現在の２進出力ビットは１になり、比較器の基準レベルはＤＶｒｅｆＮ＝１／（２）Ｍ－Ｎ＋１Ｖｒｅｆ＿ｍｓｂだけ高められる。それぞれのＮ番目のビットについて、基準レベルはＶｒｅｆＮ＝ＶｒｅｆＮｂ＋ＤｖｒｅｆＮｓであり、ＶｒｅｆＮｂ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂはＮ番目のビットベース基準レベルであって、
は前のＮ番目のキャリオーバビットで高められたＶｒｅｆインクリメントの累算された合計である。この一般的な処理は、シーケンスにおけるＬＳＢまでの各ビットに対して繰り返され得る。以下で説明されるように、各２進出力は、現在のビットレベル重みに関するキャリオーバビットおよび通常のビットを有する。これら２つのビットは、ＭＡＣ動作の後続の層に直接供給され得る。例として、リストＡは、８ビットのデータを使用する電荷集積の実施形態に関して図７に示された動作を完了するものである。
【0068】
図８は、いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための特定の処理を示す。この回路は、図７に示された上記の回路に類似である。しかしながら、この回路は、乗算機能からの種々の出力を受け取るために、電荷集積回路７０４の代わりにマルチプレクサを使用する。この回路は、乗算機能からのアナログ出力をスケーリングしてこれらの出力に関連した電荷を１つの集積キャパシタに加算する代わりに、乗算機能から種々の出力を選択して比較器に供給することができる。乗算機能は、電圧基準７１０が適宜スケーリングされ得ることを除けば、図７に関連して上記で説明されたように動作する。
【0069】
図９は、いくつかの実施形態による、逐次的な２進重み付けデジタル出力を生成するための代替の処理を示す。具体的には、この回路は、複数の２進重み付けスイッチおよび／またはキャパシタ９０５と共にトランスインピーダンス増幅器（ＴＩＡ）またはセンス増幅器９０６を含み得る。これは図３において上記に示された機構に類似であり得る。乗算機能からのアナログ出力は、複数のスイッチによって分離される専用のキャパシタにそれぞれ貯蔵され得る。２進重み付けスイッチおよび／またはキャパシタ９０５には、乗算機能のアナログ出力が適切なキャパシタに貯蔵されるようにスイッチを制御するために、２進シーケンス制御９０２が与えられ得る。
【0070】
上記で説明されたように、比較器７０５によって、ＭＳＢは１回処理され得、ＭＳＢに続くビットの各々は２回処理され得る。ＭＳＢは第１のデジタルビット値（たとえば「ｍｓｂ＜７＞ｂｉｔ ｒｅｇ」）を生成してよく、続くビットの各々が第１のデジタルビット値と第２のデジタルビット値（たとえばキャリオーバビット）との両方を生成し得る。各ステージにおいて、電圧基準７１０は、対応するビットの２進の重みに基づいてスケーリングされ得る。したがって、電圧基準７１０の出力には２進重み付けの基準スケーリング回路９１０が含まれ得る。電圧基準７１０は、分圧器、容量分圧器、および／または電圧を選択的にスケーリングするための任意の他の方法を使用してスケーリングされ得る。
【0071】
以下の説明は、８ビットのデータについて、ＭＳＢと、ＭＳＢに続くビットの各々とを処理するための動作を詳述するものである。最初に、ＴＩＡ ９０６を用いて、ＭＳＢビット＜７＞ のＭＡＣ電流が電圧に変換され得、関連するＭＳＢキャパシタ９０５がこの電圧まで充電され得る。比較器７０５は、この電圧を、Ｖｒｅｆ＿ｍｓｂ７＝Ｖｒｅｆ＿ｍｓｂであり得るＭＳＢ基準レベルと比較してよい。電圧がＶｒｅｆ＿ｍｓｂ７よりも高ければＭＳＢ出力ビットは１でよく、基準レベルはＤＶｒｅｆ７＝（１／２）Ｖｒｅｆ＿ｍｓｂ７だけ高められ得る。
【0072】
ＭＳＢ－１のビット（たとえばビット６）に関する動作に進むと、乗算演算の出力電流はＴＩＡ ９０６によって電圧に変換され、関連するキャパシタ９０５に貯蔵され得る。このキャパシタは、上記で説明されたＭＳＢキャパシタの半分のサイズでよい。次に、ＭＳＢ－１のキャパシタは、電荷を再分配するために、スイッチによってＭＳＢキャパシタに接続され得る。電圧基準７１０は、ＲＶＣ６＝１／（１＋１／２）＝２／３の比を用いて追加キャパシタンスの影響を補償するように調節され得る。ｃｏ＜６＞の基準レベルは、Ｖｒｅｆ６ｃ＝（Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｃｓ）＊ＲＶＣ６＝２／３＊Ｖｒｅｆ＿ｍｓｂであり得、この式でＤＶｒｅｆ６ｃｓ＝ＤＶｒｅｆ７である。次いで、比較器は、キャパシタに再分配された電圧を（２／３）Ｖｒｅｆ＿ｍｓｂと比較してよい。比較の後に、ｃｏ＜６＞は、再分配された電圧レベルが基準値よりも高ければ論理１に設定され、そうでなければ論理０に設定され得る。ｃｏ＜６＞＝１であれば、基準電圧レベルがＤＶｒｅｆ６ｃ＝（１／２）Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
【0073】
次に、ＭＳＢ－１のビットに対する動作の後半が実行され得る。上記で説明された動作の前半はキャリオーバビットを生成し得、後半は、ＭＳＢ－１の乗算演算用のビットレベルの重みビットを生成し得る。比較器７０５は、Ｖｒｅｆ６＝ＲＶＣ６（（１／２）Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｓ）であるビット＜６＞基準レベルを受け取り得、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃである。ビット＜６＞出力は、ビットレベルが基準よりも高ければ論理１であり得、そうでなければ論理０であり得る。例として、リストＢは、８ビットのデータを使用するＴＩＡの実施形態に関して図９に示された動作を完了するものである。
【0074】
図１０は、いくつかの実施形態による、ビットが各層の間で個々に処理されるように逐次的に階層化されて実行され得る逐次的ＭＡＣ動作のパイプラインを示す。パイプラインは、上記で図６に示されたＭＡＣセル配列６０１および２進重み付けＡＤＣ ５０４を含む第１のステージを含み得る。上記で説明されたように、パイプラインの第１のステージの出力は、逐次的に生成されたビット６０４のストリームを含み得る。逐次的に生成されたビット６０４のストリームは、「第１のデジタルビット値」と称されるビットレベルの重みビットを含み得、図１０には、８ビットデータの例で＜７＞、＜６＞、．．．、＜０＞と示されている。逐次的に生成されたビット６０４のストリームは、図１０にｃｏ＜６＞、．．．、ｃｏ＜０＞として示された「第２のデジタルビット値」と称されるキャリオーバビットをも含み得る。逐次的に生成されたビット６０４のストリームにおける各ビットは、２進重み付けＡＤＣ ５０４から出力されたとき、逐次的ステージに対する入力として使用可能になり得る。
【0075】
パイプラインは、第２のＭＡＣセル配列１００１および第２の２進重み付けＡＤＣ １００４を含む第２のステージをも含み得る。第２のＭＡＣセル配列１００１は、パイプラインの第１のステージの第１の２進重み付けＡＤＣ ５０４の出力から、逐次的に生成されたビット６０４のストリームを受け取り得る。いくつかの実施形態では、ＭＡＣセル配列１００１に対して、ビットストリームにおける第１のデジタルビット値と第２のデジタルビット値（たとえばビットレベルの重みビットとキャリオーバビット）との両方を含むビットストリームの全体が直接供給され得る。他の実施形態では、第２のＭＡＣセル配列１００１に対する入力ビットストリームが、データ経路の残りと同一の幅（たとえば８ビット）になるように、キャリオーバビットがビットレベルの重みビットと組み合わされ得る。これらのビットは、前のビットレベルの重みビットにキャリオーバビットを加算することによって組み合わされ得る。これは、入力における論理１の信号としての電圧／電流を２倍にすることによって表される「２」の値を有するいくつかのビット値をもたらす可能性がある。
【0076】
図１０は、ＭＡＣ動作の出力における逐次的な２進重み付けＡＤＣによってもたらされる利点のうちの１つを示すものである。具体的には、パイプラインにおける第２のＭＡＣステージは、パイプラインにおける第１のＭＡＣステージによってすべてのビットが処理されるのを待つことなく、各ビットを、出力されたときに処理を開始することができる。ＭＡＣセル配列２０１と１００１との両方が複数の１ビットＤＡＣを使用して入力における各ビットを逐次的に受け取るという上記の議論を想起されたい。したがって、第２のステージは、第１のステージによって１つのビットが供給されたとき１ビットＤＡＣの動作を開始することができる。２サイクルの遅延の後に、第１の２進重み付けＡＤＣ ５０４の出力においてビット＜７＞およびビットｃｏ＜６＞が供給され得る。そこで、第２のＭＡＣセル配列１００１は、パイプラインの第１のステージからビット＜６＞や後続のビットが供給されるのを待つことなく、これらのビットを直ちに受け取り得る。
【0077】
図１０にはＭＡＣパイプラインの２つのステージしか示されていないが、他の実施形態は、図１０には明示的に表されていない多くの追加ステージを含み得る。本開示の以前には、データ経路のビット数をＮとすると、それぞれの追加ステージには少なくともＮの追加のクロックサイクルが必要とされていたはずである。しかしながら、本明細書で説明した図１０の実施形態を使用すれば、それぞれのステージから出力される最初の２ビットを用意するのに、それぞれの追加ステージには２クロックサイクルの追加遅延しか必要とされない。
【0078】
図１１は、いくつかの実施形態による、逐次的な２進重み付けデジタル－アナログ変換を実行するための方法１１００の流れ図を示す。方法１１００におけるステップの各々は、図１～図１０において上記で説明されたように実行され得る。具体的には、これらの動作を実行するために、上記で説明された動作、機能、および／または回路のうちの任意のものが使用され得る。
【0079】
この方法は、入力ベクトルの値のそれぞれのビット順位に対する第１のベクトル－マトリクス乗算演算を連続して実行するステップ（１１０２）を含み得る。それぞれのビット順位に対する第１のベクトル－マトリクス乗算演算がアナログ出力を生成し得る。たとえば、ＭＡＣセル配列は、上記で説明されたように、入力ベクトルにおける各値からそれぞれの逐次的なデジタルビットを受け取るように使用され得る。これらの値は、１ビットＤＡＣによってアナログ信号へと逐次的に変換されてから、アナログ乗算マトリクスによって処理され得る。アナログ出力は、マトリクスによって表される乗算／累算の動作の結果を表すアナログ電流を含み得る。
【0080】
この方法は、ＭＡＣ動作からのアナログ出力を１つまたは複数のデジタルビット値に変換するステップ（１１０４）をも含み得る。この変換は、比較器に対する一方の入力として電圧基準を供給することによって実行され得る。いくつかの実施形態は、比較器に対する他方の入力として、ベクトル－マトリクス乗算演算からのアナログ出力に基づく電圧を供給し得る。たとえば、トランスインピーダンス増幅器がアナログ電流を電圧に変換してよく、これが集積キャパシタまたはそれぞれのビットレベルの重みを表す個々のキャパシタに貯蔵され得る。いくつかの実施形態では、１つの乗算演算出力を表すそれぞれのアナログ出力が、１つまたは複数のデジタルビット値に変換され得る。たとえば、ＭＳＢは、１つのビットレベルの重みビットへと変換され得、第１のデジタルビット値と称され得る。ＭＳＢに続くＬＳＢまでのビットについては、各ビットが、ビットレベルの重みビットと、第２のデジタルビット値と称されるキャリオーバビットとに変換され得る。「第１の」や「第２の」という用語は、順序または重要性を意味するのではなく、単に、動作においてこれら２つのビットを互いに区別するものである。特定の実施形態に依拠して、第１のデジタルビット値が論理１を表すとき、比較器に供給する基準信号を調節するために種々の方法が使用され得る。反対に、比較器の出力が論理０であるときには、基準信号は、現在のビットレベルの重みにおけるベース基準電圧と同一のままでよい（すなわち、それぞれの逐次的なビットレベルのベース基準電圧が異なるものであったとしても、現在のビットレベルにおけるベース基準電圧の追加調節は不要である）。基準信号を調節するこれら種々の方法は、上記ならびにリストＡおよびリストＢにおいて詳細に説明されている。
【0081】
この方法は、第２のベクトル－マトリクス乗算演算に１つまたは複数のデジタルビット値を送るステップ（１１０６）をさらに含み得る。この動作は、いくつかの実施形態では任意選択でよく、複数のＭＡＣステージを含むパイプラインにおいて１つのＭＡＣステージの出力が後続のＭＡＣステージの入力を供給するアーキテクチャに含まれ得る。各ＭＡＣステージの間に、ＭＳＢビットおよび前のステージからの第１のキャリオーバビットを生成するのに２サイクルの遅延が存在し得る。
【0082】
上記で論じられた方法、システム、およびデバイスは例示である。様々な構成が、必要に応じて、様々なプロシージャまたは構成要素を省略するか、置換するか、または付加する可能性がある。たとえば、代替構成では、これらの方法は説明されたものと異なる順序で実行されてよく、ならびに／あるいは様々なステージが省略されてよく、付加されてよく、かつ／または組み合わされてよい。また、ある特定の構成に関して説明された各機能が、様々な他の構成において組み合わされ得る。構成の種々の態様および要素が、同様のやり方で組み合わされ得る。また、技術は進化するので、要素の多くは例示であり、本開示の範囲または特許請求の範囲を制限するものではない。
【0083】
例示の構成（実装形態を含む）の十分な理解を提供するために、説明において特定の詳細が示されている。しかしながら、構成は、これら特定の詳細なしで実施され得る。たとえば周知の回路、処理、アルゴリズム、構造、および技術は、構成を不明瞭にすることのないように、不必要な詳細なしで示されている。この説明が提供するのは例示の構成のみであり、各請求項の範囲、適用可能性、または構成を制限することはない。むしろ、構成の前出の説明は、当業者に、説明された技術の実装を可能にする記述を提供するはずである。本開示の趣旨または範囲から逸脱することなく、要素の機能および機構における様々な変更形態が作製され得る。
【0084】
また、構成は、流れ図またはブロック図で表される処理として説明されることがある。各動作は、連続した処理として説明され得るが、動作の多くは、並行して、または同時に実行され得る。加えて、動作の順序は並べ換えられてよい。処理は、図には含まれていない追加のステップを有し得る。
【0085】
いくつかの例示の構成を説明してきたが、本開示の趣旨から逸脱することなく、様々な修正形態、代替構成、および等価物が使用され得る。たとえば、上記の要素は、より大規模なシステムの構成要素でよく、その場合、他のルールが優先する可能性、または本発明の適用を変更する可能性がある。また、上記の要素の前、間、または後に、複数のステップに着手することが考えられる。
リストＡ
電荷集積を用いる作動機構
１．電荷は、２進の重み付けされた方法を用いて、入力ビットのＭＳＢからＬＳＢへと集積される。
２．キャパシタを充電するためのＭＡＣ電流をスケーリングすることによって２進重み付けされる。
３．各２進ビットの電荷集積／充電の後に、２つの比較器チェックが連続して実行される。
１．Ｎ番目のキャリオーバビット比較器は、１ビット上位の基準レベルを調べる。集積された電荷レベルの方が高ければ、上位の出力ビットは１であり、比較器の基準レベルはＤＶｒｅｆＮｃだけ高められ、このＮはＮ番目のキャリオーバビットである。この上位の出力ビットは借りビットである。ＤＶｒｅｆＮｃ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂであり、ＭはＭ番目＝ＭＳＢビットであって、Ｖｒｅｆ＿ｍｓｂはＭＳＢビットの基準レベルである。Ｎは、Ｍ番目（ＭＳＢ）から０番目（ＬＳＢ）まで動作するＮ番目のビットである。
２．Ｎ番目の（現在の）ビット比較器は現在の２進基準レベルを調べる。集積された電荷レベルが基準レベルよりも高ければ現在の２進出力ビットは１になり、比較器の基準レベルはＤＶｒｅｆＮ＝１／（２）Ｍ－Ｎ＋１＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
４．それぞれのＮ番目のキャリオーバビットについて、基準レベルはＶｒｅｆＮｃ＝ＶｒｅｆＮｃｂ＋ＤｖｒｅｆＮｃｓであり、ＶｒｅｆＮｃｂはＮ番目のキャリオーバビットのベース基準レベルであり、（Ｎ＋１）番目のビットのベース基準レベルでもある。ＶｒｅｆＮｃｂ＝１／（２）Ｍ－（Ｎ＋１）＊Ｖｒｅｆ＿ｍｓｂである。ＤｖｒｅｆＮｃｓは、前のＮ番目のビットの高められたＶｒｅｆの累算された合計であり、
である。
５．それぞれのＮ番目のビットについて、基準レベルはＶｒｅｆＮ＝ＶｒｅｆＮｂ＋ＤｖｒｅｆＮｓであり、ＶｒｅｆＮｂはＮ番目のビットのベース基準レベルである。ＶｒｅｆＮｂ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂである。ＤＶｒｅｆＮｓは、前のＮ番目のキャリオーバビットの高められたＶｒｅｆの累算された合計であり、
である。
６．ＬＳＢビットまで継続する。
７．基準レベル調節はＤＡＣ回路から得られる。
８．各２進出力は借りビットおよび独自のビットを有する。２つのビットは、ＭＡＣ動作の次の層に直接供給される。
９．たとえばＤＬドライバといった入力ドライバにおいて、２進ビットが、それぞれの現在のビットおよび次の重みのビットからのキャリオーバビットについて調べられる。
１．現在のビットまたはキャリオーバビットのうちの１つが１であれば、たとえば電圧レベルといった入力強度は１である。
２．現在のビットとキャリオーバビットとの両方が１であれば、たとえば電圧レベルといった入力強度は２倍になる。
３．こうすることによって、電荷集積時間が半分に短縮され得る。
４．この動作には３レベルのＤＬドライバ／ＤＡＣが必要とされる。
８ビットのＭＡＣを使用する電荷集積を用いる例示の作動機構
１．ＭＳＢビットのＭＡＣ電流が集積キャパシタを充電する。
１．比較器は、ＭＳＢ基準レベル（Ｖｒｅｆ＿ｍｓｂ）に対してキャパシタ電圧を調べる。
１．キャパシタ電圧の方が高ければＭＳＢ ＜７＞ビット出力は１であり、そうでなければ０である。
２．＜７＞＝１であれば、基準レベルはＤｖｒｅｆ７＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．ビット＜６＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）０．５の電流比で集積キャパシタを充電する。
１．比較器は、ＭＳＢ基準レベルＶｒｅｆ＿ｍｓｂに対してキャパシタ電圧を調べる。
１．キャパシタ電圧の方が高ければｃｏ＜６＞ビット出力は１であり、そうでなければｃｏ＜６＞＝０である。ここで、ｃｏ＜６＞はキャリオーバビット＜７＞である。
２．ｃｏ＜６＞＝１であれば、基準レベルは、ＤＶｒｅｆ６ｃ＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められて３／２＊Ｖｒｅｆ＿ｍｓｂになる。
２．比較器は、Ｄｖｒｅｆ６ｓ＋１／２＊Ｖｒｅｆ＿ｍｓｂである＜６＞の基準レベルに対してキャパシタ電圧を調べる。ＤＶｒｅｆ６ｓは、ＤＶｒｅｆのすべての累算された合計であり、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ７ｃである。
１．キャパシタ電圧の方が高ければ＜６＞ビット出力は１であり、そうでなければ＜６＞＝０である。
２．＜６＞＝１であれば、基準レベルはＤＶｒｅｆ６＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
３．ビット＜５＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）０．２５の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ５ｃｓ＋１／２＊Ｖｒｅｆ＿ｍｓｂである＜６＞ビットの基準レベルに対してキャパシタ電圧を調べる。Ｄｖｒｅｆ５ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６である。
１．キャパシタ電圧の方が高ければｃｏ＜５＞ビット出力は１であり、そうでなければｃｏ＜５＞＝０である。
２．ｃｏ＜５＞＝１であれば、基準レベルはＤＶｒｅｆ５ｃ＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ５ｓ＋１／４＊Ｖｒｅｆ＿ｍｓｂである＜５＞の基準レベルに対してキャパシタ電圧を調べる。Ｄｖｒｅｆ５ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃである。
１．キャパシタ電圧の方が高ければ＜５＞ビット出力は１であり、そうでなければ＜５＞＝０である。
２．＜５＞＝１であれば、基準レベルは１／８＊Ｖｒｅｆ＿ｍｓｂに高められる。
４．ビット＜４＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／８の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ４ｃｓ＋１／４＊Ｖｒｅｆ＿ｍｓｂである＜５＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ４ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５である。
１．キャパシタ電圧の方が高ければＭＳＢ ｃｏ＜４＞ビット出力は１であり、そうでなければｃｏ＜４＞＝０である。
２．ｃｏ＜４＞＝１であれば、基準レベルはＤＶｒｅｆ４ｃ＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ４ｓ＋１／８＊Ｖｒｅｆ＿ｍｓｂである＜４＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ４ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃである。
１．キャパシタ電圧の方が高ければ＜４＞ビット出力は１であり、そうでなければ＜４＞＝０である。
２．＜４＞＝１であれば、基準レベルはＤＶｒｅｆ４＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
５．ビット＜３＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／１６の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ３ｃｓ＋１／８＊Ｖｒｅｆ＿ｍｓｂである＜４＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ３ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４である。
１．キャパシタ電圧の方が高ければｃｏ＜３＞ビット出力は１であり、そうでなければｃｏ＜３＞＝０である。
２．ｃｏ＜３＞＝１であれば、基準レベルはＤＶｒｅｆ３ｃ＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ３ｓ＋１／１６＊Ｖｒｅｆ＿ｍｓｂである＜３＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ３ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃである。
１．キャパシタ電圧の方が高ければ＜３＞ビット出力は１であり、そうでなければ＜３＞＝０である。
２．＜３＞＝１であれば、基準レベルはＤＶｒｅｆ３＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
６．ビット＜２＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／３２の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ２ｃｓ＋１／１６＊Ｖｒｅｆ＿ｍｓｂである＜３＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ２ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３である。
１．キャパシタ電圧の方が高ければｃｏ＜２＞ビット出力は１であり、そうでなければｃｏ＜２＞＝０である。
２．ｃｏ＜２＞＝１であれば、基準レベルはＤＶｒｅｆ２ｃ＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／３２＊Ｖｒｅｆ＿ｍｓｂである＜２＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ２ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃである。
１．キャパシタ電圧の方が高ければ＜２＞ビット出力は１であり、そうでなければ＜２＞＝０である。
２．＜２＞＝１であれば、基準レベルはＤＶｒｅｆ２＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
７．ビット＜１＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／６４の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ１ｃｓ＋１／３２＊Ｖｒｅｆ＿ｍｓｂである＜２＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２である。
１．キャパシタ電圧の方が高ければｃｏ＜１＞ビット出力は１であり、そうでなければｃｏ＜１＞＝０である。
２．ｃｏ＜１＞＝１であれば、基準レベルはＤＶｒｅｆ１ｃ＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜１＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃである。
１．キャパシタ電圧の方が高ければ＜１＞ビット出力は１であり、そうでなければ＜１＞＝０である。
２．＜１＞＝１であれば、基準レベルはＤｖｒｅｆ１＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
８．ビット＜０＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／１２８の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜１＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ０ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１である。
１．キャパシタ電圧の方が高ければｃｏ＜０＞ビット出力は１であり、そうでなければｃｏ＜０＞＝０である。
２．ｃｏ＜０＞＝１であれば、基準レベルはＤｖｒｅｆ０ｃ＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜０＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１＋ＤＶｒｅｆ０ｃである。
キャパシタ電圧の方が高ければ＜０＞ビット出力は１であり、そうでなければ＜０＞＝０である。
リストＢ
トランスインピーダンス増幅器、キャパシタ、およびスイッチを用いる作動機構
１．２進の重み付けされた方法を用いる、ＭＳＢからＬＳＢまでの入力ビットのＭＡＣ。
２．ＴＩＡは、それぞれの２進ビット用のＭＡＣ電流を電圧に変換し、電圧は２進の重み付けされたキャパシタに維持される。
１．各２進ビットは、ＭＳＢからＬＳＢまで、ＴＩＡ出力電圧を貯蔵するための２進の重み付けされたキャパシタを有する。
２．ＴＩＡ出力電圧が貯蔵されるとき、貯蔵するキャパシタは上位ビットに関連した他のキャパシタに接続される。
こうすることによって、新規の２進の電荷（電圧およびキャパシタンスで表される）を加え、合計の電荷を再分配する。
３．基準レベルは、追加キャパシタンス用の調節を必要とする。調節された基準レベルの比は
となる。この比は、電荷が再分配された後にそれぞれの２進のステップに適用される。
３．各２進ビットの電荷再分配の後に、２つの比較器チェックが連続して実行される。
１．キャリオーバビット比較器は、１ビット上位の基準レベルを調べる。
再分配されたキャパシタレベルの方が高ければ、キャリオーバビットは１になり、比較器基準レベルは、ＤＶｒｅｆＮｃ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂだけ高められ、ＭはＭ番目＝ＭＳＢビットであり、Ｖｒｅｆ＿ｍｓｂはＭＳＢビットの基準レベルである。
Ｎは、Ｍ番目（ＭＳＢ）から０番目（ＬＳＢ）まで動作するＮ番目のビットである。
２．Ｎ番目の（現在の）ビット比較器は現在の２進基準レベルを調べる。
集積された電荷レベルが基準レベルよりも高ければ現在の２進出力ビットは１になり、比較器の基準レベルはＤＶｒｅｆＮ＝１／（２）Ｍ－Ｎ＋１＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
４．それぞれのＮ番目のキャリオーバビットについて、基準レベルはＶｒｅｆＮｃ＝（ＶｒｅｆＮｃｂ＋ＤｖｒｅｆＮｃｓ）＊ＲＶＣＮであり、ＶｒｅｆＮｃｂはＮ番目のキャリオーバビットのベース基準レベルであり、（Ｎ＋１）番目のビットのベース基準レベルでもある。ＶｒｅｆＮｃｂ＝１／（２）Ｍ－（Ｎ＋１）＊Ｖｒｅｆ＿ｍｓｂである。ＤｖｒｅｆＮｃｓは、前のＮ番目のビットの高められたＶｒｅｆの累算された合計であり、
である。
５．それぞれのＮ番目のビットについて、基準レベルはＶｒｅｆＮ＝（ＶｒｅｆＮｂ＋ＤｖｒｅｆＮｓ）＊ＲＶＣＮであり、ＶｒｅｆＮｂはＮ番目のビットのベース基準レベルである。ＶｒｅｆＮｂ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂである。ＤＶｒｅｆＮｓは、前のＮ番目のキャリオーバビットの高められたＶｒｅｆの累算された合計であり、
である。
６．ＬＳＢビットまで継続する。
７．各２進出力は借りビットおよび独自のビットを有する。２つのビットは、ＭＡＣ動作の次の層に直接供給される。
８ビットのデータを使用するＴＩＡを用いる例示の作動機構
１．ＭＳＢビット＜７＞のＭＡＣ電流がＴＩＡを用いてＶ＜７＞に変換され、関連するＭＳＢキャパシタがＶ＜７＞まで充電される。
１．比較器は、このＶ＜７＞を、Ｖｒｅｆ＿ｍｓｂ７＝Ｖｒｅｆ＿ｍｓｂであるＭＳＢ基準レベルに対して調べる。
１．Ｖ＜７＞がＶｒｅｆ＿ｍｓｂ７よりも高ければ、ＭＳＢ出力ビットは１である。
２．＜７＞＝１であれば、基準レベルはＤｖｒｅｆ７＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．ビット＜６＞のＭＡＣ電流がＴＩＡを用いてＶ＜６＞に変換され、関連するビット＜６＞キャパシタ（ＭＳＢキャパシタの半分のサイズ）がＶ＜６＞まで充電される。
１．＜６＞キャパシタは、電荷を再分配するために＜７＞キャパシタに接続される。
２．追加キャパシタンスの影響に対して、基準レベルが、比ＲＶＣ６＝１／（１＋１／２）＝２／３を用いて調節される。
３．ｃｏ＜６＞の基準レベルは、Ｖｒｅｆ６ｃ＝（Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｃｓ）＊ＲＶＣ６＝２／３＊Ｖｒｅｆ＿ｍｓｂである。この式で、ＤＶｒｅｆ６ｃｓ＝ＤＶｒｅｆ７である。
１．比較器は、２／３＊Ｖｒｅｆ＿ｍｓｂに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜６＞＝１であり、そうでなければｃｏ＜６＞＝０である。
３．ｃｏ＜６＞＝１であれば、基準レベルがＤＶｒｅｆ６ｃ＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜６＞の基準レベルＶｒｅｆ６＝ＲＶＣ６＊（１／２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｓ）を調べる。この式で、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃである。
１．レベルがより高ければビット＜６＞出力は１であり、そうでなければビット＜６＞出力は０である。
２．＜６＞＝１であれば、基準レベルがＤＶｒｅｆ６＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
３．ビット＜５＞のＭＡＣ電流がＴＩＡを用いてＶ＜５＞に変換され、関連するビット＜５＞キャパシタ（ＭＳＢキャパシタの１／４のサイズ）がＶ＜５＞まで充電される。
１．＜５＞キャパシタは、電荷を再分配するために＜７＞および＜６＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ５＝１／（１＋１／２＋１／４）＝４／７を用いて調節される。
３．ｃｏ＜５＞の基準レベルは、Ｖｒｅｆ５ｃ＝（１／２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ５ｃｓ）＊ＲＶＣ５＝４／７＊（１／２＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ５ｓ）である。この式で、Ｄｖｒｅｆ５ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６である。
１．比較器は、Ｖｒｅｆ５ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜５＞＝１であり、そうでなければｃｏ＜５＞＝０である。
３．ｃｏ＜５＞＝１であれば、基準レベルがＤＶｒｅｆ５ｃ＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜５＞の基準レベルＶｒｅｆ５＝ＲＶＣ５＊（１／４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ５）を調べる。Ｄｖｒｅｆ５＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃである。
１．レベルがより高ければビット＜５＞出力は１であり、そうでなければビット＜５＞出力は０である。
２．＜５＞＝１であれば、基準レベルがＤＶｒｅｆ５＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．ビット＜４＞のＭＡＣ電流がＴＩＡを用いてＶ＜４＞に変換され、関連するビット＜４＞キャパシタ（ＭＳＢキャパシタの１／８のサイズ）がＶ＜４＞まで充電される。
１．＜４＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ４＝１／（１＋１／２＋１／４＋１／８）＝８／１５を用いて調節される。
３．ｃｏ＜４＞の基準レベルは、Ｖｒｅｆ４ｃ＝（１／４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ４ｃｓ）＊ＲＶＣ４＝８／１５＊（１／４＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ４ｃｓ）である。この式で、
Ｄｖｒｅｆ４ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５である。
１．比較器は、Ｖｒｅｆ４ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜４＞＝１であり、そうでなければｃｏ＜４＞＝０である。
３．ｃｏ＜４＞＝１であれば、基準レベルがＤＶｒｅｆ４ｃ＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜４＞の基準レベルＶｒｅｆ４＝ＲＶＣ４＊（１／８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ４）を調べる。Ｄｖｒｅｆ４＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃである。
１．レベルがより高ければビット＜４＞出力は１であり、そうでなければビット＜４＞出力は０である。
２．＜４＞＝１であれば、基準レベルがＤＶｒｅｆ４＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
５．ビット＜３＞のＭＡＣ電流がＴＩＡを用いてＶ＜３＞に変換され、関連するビット＜３＞キャパシタ（ＭＳＢキャパシタの１／１６のサイズ）がＶ＜３＞まで充電される。
１．＜３＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ４＝１／（１＋１／２＋１／４＋１／８＋１／１６）＝１６／３１を用いて調節される。
３．ｃｏ＜３＞の基準レベルは、Ｖｒｅｆ３ｃ＝（１／８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ３ｃｓ）＊ＲＶＣ３＝１６／３１＊（１／８＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ３ｃｓ）である。この式で、
ＤＶｒｅｆ３ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４である。
１．比較器は、Ｖｒｅｆ３ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜３＞＝１であり、そうでなければｃｏ＜３＞＝０である。
３．ｃｏ＜３＞＝１であれば、基準レベルがＤＶｒｅｆ３ｃ＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜３＞の基準レベルＶｒｅｆ３＝ＲＶＣ３＊（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ３）を調べる。
ＤＶｒｅｆ３＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃである。
１．レベルがより高ければビット＜３＞出力は１であり、そうでなければビット＜３＞出力は０である。
２．＜３＞＝１であれば、基準レベルがＤＶｒｅｆ３＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
６．ビット＜２＞のＭＡＣ電流がＴＩＡを用いてＶ＜２＞に変換され、関連するビット＜２＞キャパシタ（ＭＳＢキャパシタの１／３２のサイズ）がＶ＜２＞まで充電される。
１．＜２＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ２＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２）＝３２／６３を用いて調節される。
３．ｃｏ＜２＞の基準レベルは、Ｖｒｅｆ２ｃ＝（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ２ｃｓ）＊ＲＶＣ２＝３２／６３＊（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ２ｃｓ）である。この式で、
ＤＶｒｅｆ２ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３である。
１．比較器は、Ｖｒｅｆ２ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜２＞＝１であり、そうでなければｃｏ＜２＞＝０である。
３．ｃｏ＜２＞＝１であれば、基準レベルがＤＶｒｅｆ２ｃ＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜２＞の基準レベルＶｒｅｆ２＝ＲＶＣ２＊（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ２）を調べる。
Ｄｖｒｅｆ２＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃである。
１．レベルがより高ければビット＜２＞出力は１であり、そうでなければビット＜２＞出力は０である。
２．＜２＞＝１であれば、基準レベルがＤＶｒｅｆ２＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
７．ビット＜１＞のＭＡＣ電流がＴＩＡを用いてＶ＜１＞に変換され、関連するビット＜１＞キャパシタ（ＭＳＢキャパシタの１／６４のサイズ）がＶ＜１＞まで充電される。
１．＜１＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞、＜２＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ２＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４）＝６４／１２７を用いて調節される。
３．ｃｏ＜１＞の基準レベルは、Ｖｒｅｆ１ｃ＝（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ１ｃｓ）＊ＲＶＣ１＝６４／１２７＊（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ１ｃｓ）である。この式で、
ＤＶｒｅｆ１ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２である。
１．比較器は、Ｖｒｅｆ１ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜１＞＝１であり、そうでなければｃｏ＜１＞＝０である。
３．ｃｏ＜１＞＝１であれば、基準レベルがＤＶｒｅｆ１ｃ＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜１＞の基準レベルＶｒｅｆ１＝ＲＶＣ１＊（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ１）を調べる。
ＤＶｒｅｆ１＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃである。
１．レベルがより高ければビット＜１＞出力は１であり、そうでなければビット＜１＞出力は０である。
２．＜１＞＝１であれば、基準レベルがＤＶｒｅｆ１＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
８．ビット＜０＞のＭＡＣ電流がＴＩＡを用いてＶ＜０＞に変換され、関連するビット＜０＞キャパシタ（ＭＳＢキャパシタの１／１２８のサイズ）がＶ＜０＞まで充電される。
１．＜０＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞、＜２＞、＜１＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ０＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４＋１／１２８）＝１２８／２５５を用いて調節される。
３．ｃｏ＜０＞の基準レベルは、Ｖｒｅｆ０ｃ＝（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ０ｃｓ）＊ＲＶＣ０＝１２８／２５５＊（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ０ｃｓ）である。
この式で、ＤＶｒｅｆ０ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１である。
１．比較器は、Ｖｒｅｆ０ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜０＞＝１であり、そうでなければｃｏ＜０＞＝０である。
３．ｃｏ＜０＞＝１であれば、基準レベルがＤＶｒｅｆ０ｃ＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜０＞の基準レベルＶｒｅｆ０＝ＲＶＣ０＊（１／１２８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ０）を調べる。
ＤＶｒｅｆ０＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１＋ＤＶｒｅｆ０ｃである。
１．レベルがより高ければビット＜０＞出力は１であり、そうでなければビット＜０＞出力は０である。
リストＡ
電荷集積を用いる作動機構
１．電荷は、２進の重み付けされた方法を用いて、入力ビットのＭＳＢからＬＳＢへと集積される。
２．キャパシタを充電するためのＭＡＣ電流をスケーリングすることによって２進重み付けされる。
３．各２進ビットの電荷集積／充電の後に、２つの比較器チェックが連続して実行される。
１．Ｎ番目のキャリオーバビット比較器は、１ビット上位の基準レベルを調べる。集積された電荷レベルの方が高ければ、上位の出力ビットは１であり、比較器の基準レベルはＤＶｒｅｆＮｃだけ高められ、このＮはＮ番目のキャリオーバビットである。この上位の出力ビットは借りビットである。ＤＶｒｅｆＮｃ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂであり、ＭはＭ番目＝ＭＳＢビットであって、Ｖｒｅｆ＿ｍｓｂはＭＳＢビットの基準レベルである。Ｎは、Ｍ番目（ＭＳＢ）から０番目（ＬＳＢ）まで動作するＮ番目のビットである。
２．Ｎ番目の（現在の）ビット比較器は現在の２進基準レベルを調べる。集積された電荷レベルが基準レベルよりも高ければ現在の２進出力ビットは１になり、比較器の基準レベルはＤＶｒｅｆＮ＝１／（２）Ｍ－Ｎ＋１＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
４．それぞれのＮ番目のキャリオーバビットについて、基準レベルはＶｒｅｆＮｃ＝ＶｒｅｆＮｃｂ＋ＤｖｒｅｆＮｃｓであり、ＶｒｅｆＮｃｂはＮ番目のキャリオーバビットのベース基準レベルであり、（Ｎ＋１）番目のビットのベース基準レベルでもある。ＶｒｅｆＮｃｂ＝１／（２）Ｍ－（Ｎ＋１）＊Ｖｒｅｆ＿ｍｓｂである。ＤｖｒｅｆＮｃｓは、前のＮ番目のビットの高められたＶｒｅｆの累算された合計であり、
５．それぞれのＮ番目のビットについて、基準レベルはＶｒｅｆＮ＝ＶｒｅｆＮｂ＋ＤｖｒｅｆＮｓであり、ＶｒｅｆＮｂはＮ番目のビットのベース基準レベルである。ＶｒｅｆＮｂ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂである。ＤＶｒｅｆＮｓは、前のＮ番目のキャリオーバビットの高められたＶｒｅｆの累算された合計であり、
６．ＬＳＢビットまで継続する。
７．基準レベル調節はＤＡＣ回路から得られる。
８．各２進出力は借りビットおよび独自のビットを有する。２つのビットは、ＭＡＣ動作の次の層に直接供給される。
９．たとえばＤＬドライバといった入力ドライバにおいて、２進ビットが、それぞれの現在のビットおよび次の重みのビットからのキャリオーバビットについて調べられる。
１．現在のビットまたはキャリオーバビットのうちの１つが１であれば、たとえば電圧レベルといった入力強度は１である。
２．現在のビットとキャリオーバビットとの両方が１であれば、たとえば電圧レベルといった入力強度は２倍になる。
３．こうすることによって、電荷集積時間が半分に短縮され得る。
４．この動作には３レベルのＤＬドライバ／ＤＡＣが必要とされる。
８ビットのＭＡＣを使用する電荷集積を用いる例示の作動機構
１．ＭＳＢビットのＭＡＣ電流が集積キャパシタを充電する。
１．比較器は、ＭＳＢ基準レベル（Ｖｒｅｆ＿ｍｓｂ）に対してキャパシタ電圧を調べる。
１．キャパシタ電圧の方が高ければＭＳＢ ＜７＞ビット出力は１であり、そうでなければ０である。
２．＜７＞＝１であれば、基準レベルはＤｖｒｅｆ７＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．ビット＜６＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）０．５の電流比で集積キャパシタを充電する。
１．比較器は、ＭＳＢ基準レベルＶｒｅｆ＿ｍｓｂに対してキャパシタ電圧を調べる。
１．キャパシタ電圧の方が高ければｃｏ＜６＞ビット出力は１であり、そうでなければｃｏ＜６＞＝０である。ここで、ｃｏ＜６＞はキャリオーバビット＜７＞である。
２．ｃｏ＜６＞＝１であれば、基準レベルは、ＤＶｒｅｆ６ｃ＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められて３／２＊Ｖｒｅｆ＿ｍｓｂになる。
２．比較器は、Ｄｖｒｅｆ６ｓ＋１／２＊Ｖｒｅｆ＿ｍｓｂである＜６＞の基準レベルに対してキャパシタ電圧を調べる。ＤＶｒｅｆ６ｓは、ＤＶｒｅｆのすべての累算された合計であり、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ７ｃである。
１．キャパシタ電圧の方が高ければ＜６＞ビット出力は１であり、そうでなければ＜６＞＝０である。
２．＜６＞＝１であれば、基準レベルはＤＶｒｅｆ６＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
３．ビット＜５＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）０．２５の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ５ｃｓ＋１／２＊Ｖｒｅｆ＿ｍｓｂである＜６＞ビットの基準レベルに対してキャパシタ電圧を調べる。Ｄｖｒｅｆ５ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６である。
１．キャパシタ電圧の方が高ければｃｏ＜５＞ビット出力は１であり、そうでなければｃｏ＜５＞＝０である。
２．ｃｏ＜５＞＝１であれば、基準レベルはＤＶｒｅｆ５ｃ＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ５ｓ＋１／４＊Ｖｒｅｆ＿ｍｓｂである＜５＞の基準レベルに対してキャパシタ電圧を調べる。Ｄｖｒｅｆ５ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃである。
１．キャパシタ電圧の方が高ければ＜５＞ビット出力は１であり、そうでなければ＜５＞＝０である。
２．＜５＞＝１であれば、基準レベルは１／８＊Ｖｒｅｆ＿ｍｓｂに高められる。
４．ビット＜４＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／８の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ４ｃｓ＋１／４＊Ｖｒｅｆ＿ｍｓｂである＜５＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ４ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５である。
１．キャパシタ電圧の方が高ければＭＳＢ ｃｏ＜４＞ビット出力は１であり、そうでなければｃｏ＜４＞＝０である。
２．ｃｏ＜４＞＝１であれば、基準レベルはＤＶｒｅｆ４ｃ＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ４ｓ＋１／８＊Ｖｒｅｆ＿ｍｓｂである＜４＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ４ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃである。
１．キャパシタ電圧の方が高ければ＜４＞ビット出力は１であり、そうでなければ＜４＞＝０である。
２．＜４＞＝１であれば、基準レベルはＤＶｒｅｆ４＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
５．ビット＜３＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／１６の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ３ｃｓ＋１／８＊Ｖｒｅｆ＿ｍｓｂである＜４＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ３ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４である。
１．キャパシタ電圧の方が高ければｃｏ＜３＞ビット出力は１であり、そうでなければｃｏ＜３＞＝０である。
２．ｃｏ＜３＞＝１であれば、基準レベルはＤＶｒｅｆ３ｃ＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆ３ｓ＋１／１６＊Ｖｒｅｆ＿ｍｓｂである＜３＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ３ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃである。
１．キャパシタ電圧の方が高ければ＜３＞ビット出力は１であり、そうでなければ＜３＞＝０である。
２．＜３＞＝１であれば、基準レベルはＤＶｒｅｆ３＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
６．ビット＜２＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／３２の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ２ｃｓ＋１／１６＊Ｖｒｅｆ＿ｍｓｂである＜３＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ２ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３である。
１．キャパシタ電圧の方が高ければｃｏ＜２＞ビット出力は１であり、そうでなければｃｏ＜２＞＝０である。
２．ｃｏ＜２＞＝１であれば、基準レベルはＤＶｒｅｆ２ｃ＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／３２＊Ｖｒｅｆ＿ｍｓｂである＜２＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ２ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃである。
１．キャパシタ電圧の方が高ければ＜２＞ビット出力は１であり、そうでなければ＜２＞＝０である。
２．＜２＞＝１であれば、基準レベルはＤＶｒｅｆ２＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
７．ビット＜１＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／６４の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆ１ｃｓ＋１／３２＊Ｖｒｅｆ＿ｍｓｂである＜２＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２である。
１．キャパシタ電圧の方が高ければｃｏ＜１＞ビット出力は１であり、そうでなければｃｏ＜１＞＝０である。
２．ｃｏ＜１＞＝１であれば、基準レベルはＤＶｒｅｆ１ｃ＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜１＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃである。
１．キャパシタ電圧の方が高ければ＜１＞ビット出力は１であり、そうでなければ＜１＞＝０である。
２．＜１＞＝１であれば、基準レベルはＤｖｒｅｆ１＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
８．ビット＜０＞のビットＭＡＣ電流は、（ＭＳＢのＭＡＣと比較して）１／１２８の電流比で集積キャパシタを充電する。
１．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜１＞ビットの基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ０ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１である。
１．キャパシタ電圧の方が高ければｃｏ＜０＞ビット出力は１であり、そうでなければｃｏ＜０＞＝０である。
２．ｃｏ＜０＞＝１であれば、基準レベルはＤｖｒｅｆ０ｃ＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．比較器は、Ｄｖｒｅｆｓ＋１／６４＊Ｖｒｅｆ＿ｍｓｂである＜０＞の基準レベルに対してキャパシタ電圧を調べる。
Ｄｖｒｅｆ１ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋Ｄｖｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１＋ＤＶｒｅｆ０ｃである。
キャパシタ電圧の方が高ければ＜０＞ビット出力は１であり、そうでなければ＜０＞＝０である。
リストＢ
トランスインピーダンス増幅器、キャパシタ、およびスイッチを用いる作動機構
１．２進の重み付けされた方法を用いる、ＭＳＢからＬＳＢまでの入力ビットのＭＡＣ。
２．ＴＩＡは、それぞれの２進ビット用のＭＡＣ電流を電圧に変換し、電圧は２進の重み付けされたキャパシタに維持される。
１．各２進ビットは、ＭＳＢからＬＳＢまで、ＴＩＡ出力電圧を貯蔵するための２進の重み付けされたキャパシタを有する。
２．ＴＩＡ出力電圧が貯蔵されるとき、貯蔵するキャパシタは上位ビットに関連した他のキャパシタに接続される。
こうすることによって、新規の２進の電荷（電圧およびキャパシタンスで表される）を加え、合計の電荷を再分配する。
３．基準レベルは、追加キャパシタンス用の調節を必要とする。調節された基準レベルの比は
３．各２進ビットの電荷再分配の後に、２つの比較器チェックが連続して実行される。
１．キャリオーバビット比較器は、１ビット上位の基準レベルを調べる。
再分配されたキャパシタレベルの方が高ければ、キャリオーバビットは１になり、比較器基準レベルは、ＤＶｒｅｆＮｃ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂだけ高められ、ＭはＭ番目＝ＭＳＢビットであり、Ｖｒｅｆ＿ｍｓｂはＭＳＢビットの基準レベルである。
Ｎは、Ｍ番目（ＭＳＢ）から０番目（ＬＳＢ）まで動作するＮ番目のビットである。
２．Ｎ番目の（現在の）ビット比較器は現在の２進基準レベルを調べる。
集積された電荷レベルが基準レベルよりも高ければ現在の２進出力ビットは１になり、比較器の基準レベルはＤＶｒｅｆＮ＝１／（２）Ｍ－Ｎ＋１＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
４．それぞれのＮ番目のキャリオーバビットについて、基準レベルはＶｒｅｆＮｃ＝（ＶｒｅｆＮｃｂ＋ＤｖｒｅｆＮｃｓ）＊ＲＶＣＮであり、ＶｒｅｆＮｃｂはＮ番目のキャリオーバビットのベース基準レベルであり、（Ｎ＋１）番目のビットのベース基準レベルでもある。ＶｒｅｆＮｃｂ＝１／（２）Ｍ－（Ｎ＋１）＊Ｖｒｅｆ＿ｍｓｂである。ＤｖｒｅｆＮｃｓは、前のＮ番目のビットの高められたＶｒｅｆの累算された合計であり、
５．それぞれのＮ番目のビットについて、基準レベルはＶｒｅｆＮ＝（ＶｒｅｆＮｂ＋ＤｖｒｅｆＮｓ）＊ＲＶＣＮであり、ＶｒｅｆＮｂはＮ番目のビットのベース基準レベルである。ＶｒｅｆＮｂ＝１／（２）Ｍ－Ｎ＊Ｖｒｅｆ＿ｍｓｂである。ＤＶｒｅｆＮｓは、前のＮ番目のキャリオーバビットの高められたＶｒｅｆの累算された合計であり、
６．ＬＳＢビットまで継続する。
７．各２進出力は借りビットおよび独自のビットを有する。２つのビットは、ＭＡＣ動作の次の層に直接供給される。
８ビットのデータを使用するＴＩＡを用いる例示の作動機構
１．ＭＳＢビット＜７＞のＭＡＣ電流がＴＩＡを用いてＶ＜７＞に変換され、関連するＭＳＢキャパシタがＶ＜７＞まで充電される。
１．比較器は、このＶ＜７＞を、Ｖｒｅｆ＿ｍｓｂ７＝Ｖｒｅｆ＿ｍｓｂであるＭＳＢ基準レベルに対して調べる。
１．Ｖ＜７＞がＶｒｅｆ＿ｍｓｂ７よりも高ければ、ＭＳＢ出力ビットは１である。
２．＜７＞＝１であれば、基準レベルはＤｖｒｅｆ７＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められる。
２．ビット＜６＞のＭＡＣ電流がＴＩＡを用いてＶ＜６＞に変換され、関連するビット＜６＞キャパシタ（ＭＳＢキャパシタの半分のサイズ）がＶ＜６＞まで充電される。
１．＜６＞キャパシタは、電荷を再分配するために＜７＞キャパシタに接続される。
２．追加キャパシタンスの影響に対して、基準レベルが、比ＲＶＣ６＝１／（１＋１／２）＝２／３を用いて調節される。
３．ｃｏ＜６＞の基準レベルは、Ｖｒｅｆ６ｃ＝（Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｃｓ）＊ＲＶＣ６＝２／３＊Ｖｒｅｆ＿ｍｓｂである。この式で、ＤＶｒｅｆ６ｃｓ＝ＤＶｒｅｆ７である。
１．比較器は、２／３＊Ｖｒｅｆ＿ｍｓｂに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜６＞＝１であり、そうでなければｃｏ＜６＞＝０である。
３．ｃｏ＜６＞＝１であれば、基準レベルがＤＶｒｅｆ６ｃ＝１／２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜６＞の基準レベルＶｒｅｆ６＝ＲＶＣ６＊（１／２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ６ｓ）を調べる。この式で、ＤＶｒｅｆ６ｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃである。
１．レベルがより高ければビット＜６＞出力は１であり、そうでなければビット＜６＞出力は０である。
２．＜６＞＝１であれば、基準レベルがＤＶｒｅｆ６＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
３．ビット＜５＞のＭＡＣ電流がＴＩＡを用いてＶ＜５＞に変換され、関連するビット＜５＞キャパシタ（ＭＳＢキャパシタの１／４のサイズ）がＶ＜５＞まで充電される。
１．＜５＞キャパシタは、電荷を再分配するために＜７＞および＜６＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ５＝１／（１＋１／２＋１／４）＝４／７を用いて調節される。
３．ｃｏ＜５＞の基準レベルは、Ｖｒｅｆ５ｃ＝（１／２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ５ｃｓ）＊ＲＶＣ５＝４／７＊（１／２＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ５ｓ）である。この式で、Ｄｖｒｅｆ５ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６である。
１．比較器は、Ｖｒｅｆ５ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜５＞＝１であり、そうでなければｃｏ＜５＞＝０である。
３．ｃｏ＜５＞＝１であれば、基準レベルがＤＶｒｅｆ５ｃ＝１／４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜５＞の基準レベルＶｒｅｆ５＝ＲＶＣ５＊（１／４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ５）を調べる。Ｄｖｒｅｆ５＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃである。
１．レベルがより高ければビット＜５＞出力は１であり、そうでなければビット＜５＞出力は０である。
２．＜５＞＝１であれば、基準レベルがＤＶｒｅｆ５＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．ビット＜４＞のＭＡＣ電流がＴＩＡを用いてＶ＜４＞に変換され、関連するビット＜４＞キャパシタ（ＭＳＢキャパシタの１／８のサイズ）がＶ＜４＞まで充電される。
１．＜４＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ４＝１／（１＋１／２＋１／４＋１／８）＝８／１５を用いて調節される。
３．ｃｏ＜４＞の基準レベルは、Ｖｒｅｆ４ｃ＝（１／４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ４ｃｓ）＊ＲＶＣ４＝８／１５＊（１／４＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ４ｃｓ）である。この式で、
Ｄｖｒｅｆ４ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５である。
１．比較器は、Ｖｒｅｆ４ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜４＞＝１であり、そうでなければｃｏ＜４＞＝０である。
３．ｃｏ＜４＞＝１であれば、基準レベルがＤＶｒｅｆ４ｃ＝１／８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜４＞の基準レベルＶｒｅｆ４＝ＲＶＣ４＊（１／８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ４）を調べる。Ｄｖｒｅｆ４＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃである。
１．レベルがより高ければビット＜４＞出力は１であり、そうでなければビット＜４＞出力は０である。
２．＜４＞＝１であれば、基準レベルがＤＶｒｅｆ４＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
５．ビット＜３＞のＭＡＣ電流がＴＩＡを用いてＶ＜３＞に変換され、関連するビット＜３＞キャパシタ（ＭＳＢキャパシタの１／１６のサイズ）がＶ＜３＞まで充電される。
１．＜３＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ４＝１／（１＋１／２＋１／４＋１／８＋１／１６）＝１６／３１を用いて調節される。
３．ｃｏ＜３＞の基準レベルは、Ｖｒｅｆ３ｃ＝（１／８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ３ｃｓ）＊ＲＶＣ３＝１６／３１＊（１／８＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ３ｃｓ）である。この式で、
ＤＶｒｅｆ３ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４である。
１．比較器は、Ｖｒｅｆ３ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜３＞＝１であり、そうでなければｃｏ＜３＞＝０である。
３．ｃｏ＜３＞＝１であれば、基準レベルがＤＶｒｅｆ３ｃ＝１／１６＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜３＞の基準レベルＶｒｅｆ３＝ＲＶＣ３＊（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ３）を調べる。
ＤＶｒｅｆ３＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃである。
１．レベルがより高ければビット＜３＞出力は１であり、そうでなければビット＜３＞出力は０である。
２．＜３＞＝１であれば、基準レベルがＤＶｒｅｆ３＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
６．ビット＜２＞のＭＡＣ電流がＴＩＡを用いてＶ＜２＞に変換され、関連するビット＜２＞キャパシタ（ＭＳＢキャパシタの１／３２のサイズ）がＶ＜２＞まで充電される。
１．＜２＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ２＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２）＝３２／６３を用いて調節される。
３．ｃｏ＜２＞の基準レベルは、Ｖｒｅｆ２ｃ＝（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ２ｃｓ）＊ＲＶＣ２＝３２／６３＊（１／１６＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ２ｃｓ）である。この式で、
ＤＶｒｅｆ２ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３である。
１．比較器は、Ｖｒｅｆ２ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜２＞＝１であり、そうでなければｃｏ＜２＞＝０である。
３．ｃｏ＜２＞＝１であれば、基準レベルがＤＶｒｅｆ２ｃ＝１／３２＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜２＞の基準レベルＶｒｅｆ２＝ＲＶＣ２＊（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ２）を調べる。
Ｄｖｒｅｆ２＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃである。
１．レベルがより高ければビット＜２＞出力は１であり、そうでなければビット＜２＞出力は０である。
２．＜２＞＝１であれば、基準レベルがＤＶｒｅｆ２＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
７．ビット＜１＞のＭＡＣ電流がＴＩＡを用いてＶ＜１＞に変換され、関連するビット＜１＞キャパシタ（ＭＳＢキャパシタの１／６４のサイズ）がＶ＜１＞まで充電される。
１．＜１＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞、＜２＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ２＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４）＝６４／１２７を用いて調節される。
３．ｃｏ＜１＞の基準レベルは、Ｖｒｅｆ１ｃ＝（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ１ｃｓ）＊ＲＶＣ１＝６４／１２７＊（１／３２＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ１ｃｓ）である。この式で、
ＤＶｒｅｆ１ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２である。
１．比較器は、Ｖｒｅｆ１ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜１＞＝１であり、そうでなければｃｏ＜１＞＝０である。
３．ｃｏ＜１＞＝１であれば、基準レベルがＤＶｒｅｆ１ｃ＝１／６４＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜１＞の基準レベルＶｒｅｆ１＝ＲＶＣ１＊（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ１）を調べる。
ＤＶｒｅｆ１＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃである。
１．レベルがより高ければビット＜１＞出力は１であり、そうでなければビット＜１＞出力は０である。
２．＜１＞＝１であれば、基準レベルがＤＶｒｅｆ１＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
８．ビット＜０＞のＭＡＣ電流がＴＩＡを用いてＶ＜０＞に変換され、関連するビット＜０＞キャパシタ（ＭＳＢキャパシタの１／１２８のサイズ）がＶ＜０＞まで充電される。
１．＜０＞キャパシタは、電荷を再分配するために＜７＞、＜６＞、＜５＞、＜４＞、＜３＞、＜２＞、＜１＞のキャパシタに接続される。
２．追加キャパシタンスに対して、基準レベルが、比ＲＶＣ０＝１／（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４＋１／１２８）＝１２８／２５５を用いて調節される。
３．ｃｏ＜０＞の基準レベルは、Ｖｒｅｆ０ｃ＝（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ０ｃｓ）＊ＲＶＣ０＝１２８／２５５＊（１／６４＊Ｖｒｅｆ＿ｍｓｂ＋Ｄｖｒｅｆ０ｃｓ）である。
この式で、ＤＶｒｅｆ０ｃｓ＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１である。
１．比較器は、Ｖｒｅｆ０ｃに対して、再分配されたレベルを調べる。
２．再分配されたレベルの方が高ければｃｏ＜０＞＝１であり、そうでなければｃｏ＜０＞＝０である。
３．ｃｏ＜０＞＝１であれば、基準レベルがＤＶｒｅｆ０ｃ＝１／１２８＊Ｖｒｅｆ＿ｍｓｂだけ高められ、キャパシタンス比が適切に適用されるようになる。
４．比較器は、ビット＜０＞の基準レベルＶｒｅｆ０＝ＲＶＣ０＊（１／１２８＊Ｖｒｅｆ＿ｍｓｂ＋ＤＶｒｅｆ０）を調べる。
ＤＶｒｅｆ０＝ＤＶｒｅｆ７＋ＤＶｒｅｆ６ｃ＋ＤＶｒｅｆ６＋ＤＶｒｅｆ５ｃ＋ＤＶｒｅｆ５＋ＤＶｒｅｆ４ｃ＋ＤＶｒｅｆ４＋ＤＶｒｅｆ３ｃ＋ＤＶｒｅｆ３＋ＤＶｒｅｆ２ｃ＋ＤＶｒｅｆ２＋ＤＶｒｅｆ１ｃ＋ＤＶｒｅｆ１＋ＤＶｒｅｆ０ｃである。
１．レベルがより高ければビット＜０＞出力は１であり、そうでなければビット＜０＞出力は０である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【国際調査報告】