特表 2022-550518 ３Ｄ積層製品におけるダイの再利用を可能にするスキーム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-12-02

(54)【発明の名称】３Ｄ積層製品におけるダイの再利用を可能にするスキーム

(51)【国際特許分類】

   H01L 25/065 20060101AFI20221125BHJP

   G11C 5/04 20060101ALI20221125BHJP

【ＦＩ】

H01L25/08 C

H01L25/08 Z

G11C5/04 200

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022518899

(86)(22)【出願日】2020-09-25

(85)【翻訳文提出日】2022-05-12

(86)【国際出願番号】 US2020052898

(87)【国際公開番号】W WO2021062287

(87)【国際公開日】2021-04-01

(31)【優先権主張番号】16/586,309

(32)【優先日】2019-09-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ジョン ジェイ． ウー

(72)【発明者】

【氏名】ミリンド エス． バガヴァット

(72)【発明者】

【氏名】ブレット ピー． ウィルカーソン

(72)【発明者】

【氏名】ラフール アガルワル

(57)【要約】

垂直に積層された半導体ダイを通してトラフィックをルーティングするシステム、装置及び方法が開示される。第１の半導体ダイは、三次元集積回路の形で、第１の半導体ダイ上に垂直に積層された第２のダイを有する。第１のダイは、第１のダイを貫通しないスルーシリコンビア（ＴＳＶ）相互接続部を含む。第１のダイは、ＴＳＶ上に１つ以上の金属層を含み、金属層は、ボンディングパッドビアを介してボンディングパッドインタフェースに接続する。第１のダイのＴＳＶを通して伝達された信号が第２のダイによって共有される場合に、第２のダイは、第１のダイのボンディングパッドインタフェースと整列したＴＳＶを含む。これらの信号が第２のダイによって共有されない場合に、第２のダイは、ボンディングパッドインタフェースと整列したウエハの裏側の絶縁部分を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１の半導体ダイと、
前記第１の半導体ダイ上に垂直に積層された第２の半導体ダイと、
を備えるシステムインパッケージであって、
前記第１の半導体ダイは、
１つ以上の信号を受信するように構成された第１のインタフェースと、
前記第１のインタフェース上の１つ以上の金属層と、を含み、
電位が前記第１の半導体ダイの電力ノードに印加されたことに応じて、電流が、前記第１の半導体ダイ上の異なる、隣接しない位置にある第２のインタフェース及び第３のインタフェースの両方によって、前記第１のインタフェースから前記第２の半導体ダイに伝達される、
システムインパッケージ。

【請求項2】

前記第２のインタフェースは、前記第１のインタフェースと整列しており、前記第３のインタフェースは、前記第１のインタフェースと整列していない、
請求項１のシステムインパッケージ。

【請求項3】

前記第１の半導体ダイは、前記第３のインタフェースの下方に複数のトランジスタをさらに含む、
請求項１のシステムインパッケージ。

【請求項4】

前記第１の半導体ダイの前記第１のインタフェースは、前記第１の半導体ダイを完全に貫通しないスルーシリコンビア相互接続部を含む、
請求項１のシステムインパッケージ。

【請求項5】

前記第２のインタフェース及び前記第３のインタフェースのうち１つ以上は、
前記１つ以上の金属層に接続された１つ以上のボンディングパッドビアと、
１つ以上のバンプ相互接続部を含むボンディングパッドインタフェースと、を含む、
請求項１のシステムインパッケージ。

【請求項6】

前記第２の半導体ダイは、前記第２のインタフェース及び前記第３のインタフェースのうち一方と整列したウエハの裏側の絶縁部分を含む、
請求項５のシステムインパッケージ。

【請求項7】

前記第２の半導体ダイは、前記第２の半導体ダイと前記第１の半導体ダイとの間で信号を伝達するために、前記第２のインタフェース及び前記第３のインタフェースのうち一方と整列したスルーシリコンビア相互接続部を含む、
請求項５のシステムインパッケージ。

【請求項8】

前記第２の半導体ダイは、前記第１の半導体ダイとは異なる機能を提供する、
請求項１のシステムインパッケージ。

【請求項9】

第１の半導体ダイの第１のインタフェースによって１つ以上の信号を受信することと、
前記１つ以上の信号を、前記第１のインタフェース上の１つ以上の金属層を通してルーティングすることと、
電位が前記第１の半導体ダイの電力ノードに印加されたことに応じて、前記第１の半導体ダイ上の異なる、隣接しない位置にある第２のインタフェース及び第３のインタフェースの各々によって、前記１つ以上の金属層に沿って、前記第１のインタフェースから前記第１の半導体ダイ上に積層された外部の第２の半導体ダイに電流を伝達することと、を含む、
方法。

【請求項10】

前記第２のインタフェースは、前記第１のインタフェースと整列しており、前記第３のインタフェースは、前記第１のインタフェースと整列していない、
請求項９の方法。

【請求項11】

前記第１の半導体ダイは、前記第３のインタフェースの下方に複数のトランジスタをさらに含む、
請求項９の方法。

【請求項12】

前記第１の半導体ダイの前記第１のインタフェースは、前記第１の半導体ダイを貫通しないスルーシリコンビア（ＴＳＶ）相互接続部を含む、
請求項９の方法。

【請求項13】

前記第２のインタフェース及び前記第３のインタフェースのうち１つ以上は、
前記１つ以上の金属層に接続された１つ以上のボンディングパッドビアと、
１つ以上のバンプ相互接続部を含むボンディングパッドインタフェースと、を含む、
請求項９の方法。

【請求項14】

前記第２の半導体ダイは、前記第２のインタフェース及び前記第３のインタフェースのうち一方と整列したウエハの裏側の絶縁部分を含む、
請求項１３の方法。

【請求項15】

前記第２の半導体ダイは、前記第２の半導体ダイと前記第１の半導体ダイとの間で信号を伝達するために、前記第２のインタフェース及び前記第３のインタフェースのうち一方と整列したスルーシリコンビア（ＴＳＶ）相互接続部を含む、
請求項１３の方法。

【請求項16】

複数の命令を記憶するコンピュータ可読記憶媒体であって、
前記複数の命令は、実行されると、
第１の半導体ダイの集積回路レイアウトであって、
１つ以上の信号を受信するように構成された第１のインタフェースと、
前記第１のインタフェース上の１つ以上の金属層と、
を備える、第１の半導体ダイの集積回路レイアウトを生成させ、
電位が前記第１の半導体ダイの電力ノードに印加されたことに応じて、電流が、前記第１の半導体ダイ上の異なる、隣接しない位置にある第２のインタフェース及び第３のインタフェースの各々によって、前記１つ以上の金属層に沿って、前記第１のインタフェースから前記第１の半導体ダイ上に積層された外部の第２の半導体ダイに伝達される、
コンピュータ可読記憶媒体。

【請求項17】

前記第２のインタフェースは、前記第１のインタフェースと整列しており、前記第３のインタフェースは、前記第１のインタフェースと整列していない、
請求項１６のコンピュータ可読記憶媒体。

【請求項18】

前記第１の半導体ダイは、前記第３のインタフェースの下方に複数のトランジスタをさらに含む、
請求項１６のコンピュータ可読記憶媒体。

【請求項19】

前記第１の半導体ダイの前記第１のインタフェースは、前記第１の半導体ダイを貫通しないスルーシリコンビア（ＴＳＶ）相互接続部を含む、
請求項１６のコンピュータ可読記憶媒体。

【請求項20】

前記第２のインタフェース及び前記第３のインタフェースのうち１つ以上は、
前記１つ以上の金属層に接続された１つ以上のボンディングパッドビアと、
１つ以上のバンプ相互接続部を含むボンディングパッドインタフェースと、を含む、
請求項１６のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【背景技術】

【0001】

垂直及び水平の両方向で単一の回路に集積された能動（active）電子部品の２つ以上の層を含む三次元集積回路（３Ｄ ＩＣ）が進歩している。これらの層内の部品は、垂直方向でも水平方向でも、オンチップ信号伝達を使用して通信する。様々な実施形態において、スルーシリコンビア（ＴＳＶ）と、スルーシリコンバスを形成するＴＳＶのグループとが、ダイの垂直スタックの底部にあるベースダイと、ベースダイ上に互いに積層された１つ以上の他のダイとの間の相互接続部として使用される。積層されたダイが同じタイプである場合、信号及び電力の接続のために相互接続部として使用されるスルーシリコンバスは、積層されたダイ間で整列（aligned）している。しかしながら、スタックの特定のダイが、その特定のダイの上又は下にあるダイと異なるタイプである場合、相互接続部が整列していない場合がある。さらに、特定のダイが、異なる用途のための異なるダイとインタフェースしている場合があり、これらの異なるダイは、異なる数のインタフェース信号を有し得る。

【0002】

一部の設計では、ダイは、製品で使用される特定のスタックに基づいて、他のダイに対する異なるインタフェースの製造を可能にするために、複数のマスクを有する場合がある。しかしながら、１つのダイのために複数のマスクを有することは高価である。さらに、一部の設計は、相互接続部のために位置的な制限を受ける。例えば、垂直スタックのメモリダイは、複数のメモリアレイバンクを含み、メモリアレイバンクは、複数のＴＳＶ（及び、バス）と、それらの対応するキープアウトゾーンのためのスペースを確保にするために移動したり穿孔することができない。

【0003】

上記を考慮して、垂直に積層された半導体ダイを通してトラフィックをルーティングするための効率的な方法が望まれる。

【0004】

添付の図面と併せて以下の説明を参照することによって、本明細書に記載される方法及びメカニズムの利点をより良く理解することができる。

【図面の簡単な説明】

【0005】

【図1】積層ダイインタフェースの一実施形態のブロック図である。

【図2】積層ダイインタフェースの一実施形態のブロック図である。

【図3】システムインパッケージの実施形態のブロック図である。

【図4】システムインパッケージの実施形態のブロック図である。

【図5】コンピューティングシステムのオンダイ終端抵抗を較正する方法の一実施形態のフロー図である。

【図6】コンピューティングシステムのオンダイ終端抵抗を較正する方法の一実施形態のフロー図である。

【図7】システムインパッケージの実施形態のブロック図である。

【図8】システムインパッケージの実施形態のブロック図である。

【発明を実施するための形態】

【0006】

本発明は、様々な修正及び代替形態を受け入れるが、特定の実施形態を図面に例として示し、本明細書で詳細に説明する。しかし、当然のことだが、図面及びそれに対する詳細な説明は、本発明を、開示された特定の形態に限定することを意図するのではなく、反対に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲内に収まる全ての修正物、均等物及び代替物を包含する。

【0007】

以下の説明では、本明細書で提示される方法及びメカニズムの十分な理解を提供するために、多数の特定の詳細が示される。しかしながら、当業者は、その特定の詳細を用いずに、様々な実施形態を実施し得ることを認識するはずである。いくつかの例では、本明細書で説明するアプローチを不明瞭にしないように、周知の構造、構成要素、信号、コンピュータプログラム命令及び技術が詳細に示されていない。当然ながら、説明を簡単及び明瞭にするために、図面に示す要素は必ずしも縮尺通りに描かれていない。例えば、ある要素の寸法は、他の要素に対して誇張されている場合がある。

【0008】

垂直に積層された半導体ダイを通してトラフィックをルーティングするための様々なシステム、装置、方法及びコンピュータ可読媒体が開示される。様々な実施形態において、コンピューティングシステムは、様々な三次元（３Ｄ）集積回路（ＩＣ）で使用される２つ以上の垂直に積層された半導体ダイを含む。第１の半導体ダイは、１つ以上の信号を受信するための第１のインタフェースを含む。ある実施形態では、第１のインタフェースは、第１の半導体ダイを貫通していない（すなわち、全体にわたっていない）スルーシリコンビア（ＴＳＶ）相互接続部である。第１の半導体ダイ（又は、第１のダイ）は、ＴＳＶの上方に１つ以上の金属層を含む。

【0009】

さらに、第１のダイは、第１のダイの上部に第２のインタフェースを含む。ある実施形態では、第２のインタフェースは、１つ以上の金属層に接続された１つ以上のボンディングパッドビア（bonding pad vias）を含む。さらに、第１のダイは、ボンディングパッドビアの上方でボンディングインタフェースとして使用される１つ以上のボンディングパッド相互接続部を含む。様々な実施形態において、ボンディングパッドビア及びボンディングパッド相互接続部は、バンプ相互接続部、マイクロバンプ相互接続部又はその他を使用したビア及び相互接続部である。第１の半導体ダイの電力ノードに電位が印加されると、１つ以上の信号に沿って、第１のダイの底部のＴＳＶから第１のダイの上部のボンディングパッドインタフェースに電流が伝えられる。

【0010】

様々な実施形態において、第１のダイ上に垂直に積層された第２の半導体ダイ（又は、第２のダイ）は、第１のダイのボンディングパッドインタフェースと整列したＴＳＶを含む。いくつかの実施形態において、第２のダイは、第１のダイとは異なる機能を提供する。このような場合、第１のダイ及び第２のダイは、異なるマスクを使用し、第２のダイの１つ以上のＴＳＶは、第１のダイのＴＳＶと整列していない。ある実施形態では、第１のダイは、第１のダイの上部に第３のインタフェースを含む。第２のインタフェース及び第３のインタフェースは、第１のダイの上部の異なる、隣接しない位置に配置される。また、第３のインタフェースは、１つ以上の金属層に接続された１つ以上のボンディングパッドビアと、ボンディングインタフェースとして使用される１つ以上のボンディングパッド相互接続部と、を含む。

【0011】

第３のインタフェースは、第１のダイと第２のダイとの間で第２のインタフェースと同じ信号を伝達する。１つの金属層の延長部が、１つ以上の信号を第３のインタフェースにルーティングする。したがって、これらの１つ以上の信号は、第１のダイの上部の第２のインタフェースと第１のダイの底部の第１のインタフェース（ＴＳＶ）との間で垂直にルーティングされる。これらの信号の１つ以上は、延長部を使用して第３のインタフェースに水平にルーティングされる。第３のインタフェースの下には、ＴＳＶ及び対応するキープアウトゾーンのために取り除かれるエリアが無い。したがって、他の場合には無かったはずの能動素子（例えば、トランジスタ）を配置するためのスペースがある。

【0012】

一実施形態では、第１のダイと第２のダイとの間で伝達される信号は、電源信号又はグラウンド基準信号である。第１のダイの上部の第２のインタフェース及び第３のインタフェースは、第１のダイ及び第２のダイが電力接続部を共有するのを可能にする。他の実施形態では、ＴＳＶ、金属層、能動素子及びボンディングパッドインタフェースを含む列（カラム）が、第１のダイ及び第２のダイによって共有される信号をルーティングするために、第１のダイで複製される。共有される信号の例は、アドレス、応答データ、書き込みデータ、制御信号等である。いくつかの実施形態において、第２のダイが、第１のダイの上部のボンディングパッドインタフェースにルーティングされる信号を使用しない場合に、第２のダイは、ボンディングパッドインタフェースと整列したウエハの裏側の絶縁部分を含む。

【0013】

図１を参照すると、積層されたダイインタフェース１００を示す概略ブロック図が示されている。半導体ダイ（又は、ダイ）１２０Ａ～１２０Ｄが互いに積層されている。ダイ１３０は、ダイ１２０Ａ～１２０Ｄのスタック上にある。ダイ積層技術は、複数の別個のシリコン片（集積チップ）を高帯域及び低遅延の相互接続部を用いて同じパッケージに一緒に物理的に積層することを可能にする製造プロセスである。様々な実施形態において、ダイ１２０Ａ～１２０Ｄ，１３０は、システムインパッケージ（ＳｉＰ）に含まれており、ＳｉＰは、三次元（３Ｄ）集積回路（ＩＣ）を利用する。３Ｄ ＩＣは、垂直及び／又は水平の両方向に単一の回路に集積された能動電子部品の２つ以上の層を含む。ここでは、垂直集積を示している。インターポーザ、パッケージ基板、はんだ相互接続部、プリント基板、及び、ダイ１２０Ａ～１２０Ｄ，１３０内の拡散領域（diffusion regions）及び活性領域（active regions）等は、図示を容易にするために示されていない。

【0014】

ある実施形態では、ダイ１２０Ａ～１２０Ｄの各々は、同じ機能を提供し、ダイ１３０は、異なる機能を提供する。ダイ１２０Ａ～１２０Ｄ，１３０は、様々な処理ユニット、キャッシュメモリサブシステム、データストレージアレイ、通信相互接続部等のうち１つ以上を含むことが企図される。単一のダイ１３０が、４つのダイ１２０Ａ～１２０Ｄのスタック上に積層されているのが示されているが、３Ｄ ＩＣの垂直に積層されたダイの他の実施形態では、別の数のダイ及び別の数のタイプのダイが使用されることも可能であり、企図されている。ダイ１２０Ａ～１２０Ｄ，１３０は、三次元（３Ｄ）集積回路（ＩＣ）として垂直に積層されているので、いくつかの実施形態においては、特定のルートが、垂直に積層されたダイ１２０Ａ～１２０Ｄ，１３０間で垂直ホップ（vertical hops）を使用する。これらのルートは、コマンド及びパケット、アドレス情報、応答データ、書き込みデータ等の単一のルートを含む。また、ルートは、電源電圧レベル及びグラウンド基準電圧レベルを伝えるための１つ以上の電源ライン等の電力接続ルートを含む。

【0015】

様々な実施形態において、垂直に積層されたダイ１２０Ａ～１２０Ｄ，１３０は、スルーシリコンビア相互接続部を使用する。互いに積層されたダイ１２０Ａ～１２０Ｄ，１３０の各々の能動素子層は、それらをトンネリング又は他の方法で貫通する直接的な垂直の相互接続部を有する。垂直の相互接続部は、一緒にグループ化された複数のスルーシリコンビア１１０を使用して、スルーシリコンバス（ＴＳＢ）を形成する。ＴＳＢは、シリコンウエハを貫通する垂直電気接続部として使用される。ＴＳＶ１１０及びＴＳＢは、ワイヤボンド及びフリップチップに代わる相互接続部である。

【0016】

個々のＴＳＶ１１０の対応するキープアウトゾーンは、ＴＳＶ１１０の周囲に、閾値を超える予測応力（predicted stress）を能動素子に与えるエリアを画定する。応力は、ＴＳＶ１１０を配置することによって引き起こされる。キープアウトゾーンの外側のエリアは、閾値未満の予測応力を能動素子に与える。異なる素子層の間をトンネリングできるＴＳＶ１１０のサイズ及び密度は、３Ｄ ＩＣの製造に使用される基礎技術に応じて異なる。いくつかの実施形態において、垂直に積層されたダイ１２０Ａ～１２０Ｄは、それらのダイと他のダイとの間で信号を輸送するために、それらの各々を完全にトンネリングするＴＳＶ１１０を含まない。むしろ、ＴＳＶ１１０は、シリコン基板及び酸化物層をトンネリングし、金属層１１２で終了する。金属層１１２は、特定のダイによって使用される最下部の金属ゼロ（Ｍ０）層から最上部の金属層のうち任意の金属層であってよい。いくつかの実施形態において、ＴＳＶ１１０は、最上部の金属層に到達し、それより上にはいかない。したがって、ＴＳＶ１１０が形成された場所には能動素子（トランジスタ）が形成されない。

【0017】

１つ以上の金属層と対応するビアとは、金属層１１２によって表され、これらは、複数の金属層及び対応するビアも含まれるが、簡単にするために金属層１１２と呼ばれる。金属層１１２上に、金属層１１２をボンディングパッドインタフェース１１６に接続するために使用されるボンディングパッドビア１１４（又は、ビア１１４）がある。いくつかの実施形態において、ボンディングパッドインタフェース１１６は、ダイ全体を貫通するＴＳＶ１１０を使用しない様々なインタフェース技術のうち１つを含む。例えば、ある実施形態では、ボンディングパッドインタフェース１１６（又は、インタフェース１１６）は、様々なバンプインタフェース技術及びマイクロバンプインタフェース技術のうち１つを含む。しかしながら、フリップチップパッケージ等で行われるように、ダイをバンプ又はその下のはんだボールを介して外部のインターポーザ又はパッケージ基板に接続するのではなく、ここでは、インタフェース１１６が、ダイの回路を、その上に垂直に積層された別のダイのＴＳＶ１１０に接続する。例えば、ダイ１２０Ａの右端では、インタフェース１１６は、ダイ１２０Ａを、ダイ１２０Ａ上に垂直に積層されたダイ１２０ＢのＴＳＶ１００に接続する。ワイヤボンドが使用されず、ダイ１２０ＡをトンネリングするＴＳＶ１１０は、接続に使用されない。

【0018】

フリップチップパッケージと同様に、インタフェース１１６の位置は、所定の入力／出力（Ｉ／Ｏ）リングに配置されるのではなく、ダイ１２０Ａの回路に必要な場所に配置され得る。ある実施形態では、ダイ１２０Ａ～１２０Ｄのマスクは、１つ以上の信号を、ダイを通してルーティングするために、１つの位置ではなく２つの位置を提供する。図に示すように、金属層１１２は、１つ以上の信号を、別のビア１１４及び別のインタフェース１１６に左側にルーティングするための上位レベルの金属層を含む。したがって、１つ以上の信号をルーティングするための２つのオプションが存在する。他の実施形態では、同じ金属層及び他の金属層の他のルートが、１つ以上の信号を、ビア１１４及びインタフェース１１６の第３のペア、ビア１１４及びインタフェース１１６の第４のペア等にルーティングするのに使用される。ビア１１４及びインタフェース１１６の追加のペアによって、ダイ１２０Ａを、異なる機能を有する異なるダイであり得る他のダイにインタフェースさせるために、単一マスクを用いて、より大きな柔軟性を提供する。さらに、ビア１１４及びインタフェース１１６の追加のペアは、能動素子（トランジスタ）を形成するためのスペースを提供する。２つのＴＳＶ１１０を使用して、ダイ１２０Ａをトンネリングして信号をルーティングした場合、破線の楕円形１４０によって示されるエリアは、能動素子の生成に使用される活性領域を形成するために利用することができなくなる。

【0019】

ある実施形態では、ビア１１４及びインタフェース１１６のペアを使用して、電源電圧レベル又はグラウンド基準電圧レベル等の電力供給信号をルーティングする。ある場合には、ダイ１２０Ａ上に垂直に積層されたダイは、利用可能な両方の接続部を使用する。他の場合には、２つの利用可能な接続部のうち１つの接続部のみが使用される。例えば、図示した実施形態では、利用可能な右側の接続部がダイ１２０Ａ～１２０Ｄによって使用され、利用可能な左側の接続部が使用されない。しかしながら、ダイ１３０は、利用可能な左側の接続部を使用し、利用可能な右側の接続部を使用しない。別の３Ｄ ＩＣでは、利用可能な左側の接続部が使用される場合があり、利用可能な右側の接続部が使用されない場合がある。単一のマスクを用いて、ダイ１２０Ａは、複数の３Ｄ ＩＣで使用される柔軟性を提供する。

【0020】

インタフェース１１６への利用可能な接続部が使用されない各エリアでは、インタフェース１１６上のダイのウエハの裏側は、絶縁部を含む。この絶縁部は、ボンディングパッドが整列していない、又は、インターポーザ又はパッケージ基板上に配置されているダイの回路によって単に使用されていないフリップチップパッケージで使用される絶縁部と同様である。破線の楕円形１５０，１５２，１５４，１５６は、この絶縁部が使用されているエリアを示す。これらのエリア１５０～１５６は、ダイ１２０Ｂ～１２０Ｄの左側とダイ１３０の右側との下のインタフェース１１６と整列するエリアである。

【0021】

図２を参照すると、積層されたダイインタフェース２００を示す概略ブロック図が示されている。半導体ダイ（又は、ダイ）２２０Ａ～２２０Ｂが、互いに垂直に積層されている。ダイ２３０は、ダイ２２０Ａ～２２０Ｂのスタック上にある。上述した半導体製造材料、層及び部品には、同じ番号を付している。様々な実施形態において、ダイ２２０Ａ～２２０Ｂ，２３０は、システムインパッケージ（ＳｉＰ）に含まれており、ＳｉＰは、３Ｄ ＩＣを利用する。インターポーザ、パッケージ基板、はんだ相互接続部、プリント基板、及び、ダイ１２０Ａ～１２０Ｄ，１３０内の拡散領域及び活性領域等は、図示を容易にするために示されていない。ある実施形態では、ダイ２２０Ａ～２２０Ｂの各々は、同じ機能を提供し、ダイ２３０は、異なる機能を提供する。

【0022】

様々な実施形態において、垂直に積層されたダイ２２０Ａ～２２０Ｂは、それらのダイと他のダイとの間で信号を輸送するためにダイの各々を貫通するＴＳＶ１１０を含まない。むしろ、ダイ２２０Ａ～２２０Ｂは、上述したＴＳＶ１１０、金属層１１２、ビア１１４及びインタフェース１１６の組み合わせを使用する。いくつかの実施形態において、金属層１１２は、上述したように第２のインタフェース１１６に信号をルーティングする。むしろ、ＴＳＶ１１０からインタフェース１１６までの組み合わせが、異なる信号に対して複製される。したがって、ダイ２２０Ｂが、異なる帯域幅のインタフェースを使用するダイ２３０とインタフェースする場合、ダイ２３０は、２つの下のインタフェース１１６のうち１つのみと接続部を生成する。図示した設計において、ダイ２３０は、ダイ２２０Ｂの利用可能な左側のインタフェース１１６と接続部を生成するＴＳＶ１１０（又は、信号数に応じたＴＳＢ）を有する。

【0023】

いくつかの実施形態において、３Ｄ ＩＣで使用されるダイは、電力接続部に対して、図１で以前に示した構造トポロジを使用し、ダイは、信号バスをルーティングするために図２に示す構造トポロジを使用する。ダイは、単一のマスクを使用するが、異なる製品で使用することができ、他の異なるダイとインタフェースすることができる。ダイ２２０Ａ～２２０Ｂは、２つのインタフェース１１６を通してルーティングされた信号に対して同じバス帯域幅を使用する。しかしながら、ダイ２３０は、帯域幅の半分等のように、この帯域幅の一部をサポートしているインタフェースを有する。一例では、３２ビットのバスは、ダイ２２０Ａ～２２０Ｂとダイ２３０との間でルーティングされる。しかし、ダイ２３０のインタフェースは、同時に伝送されている１６ビットをサポートする。一実施形態では、ダイ２２０Ａ～２２０Ｂは、３２ビット全て、すなわち、全帯域幅、３２ビットの第１の半分、及び、３２ビットの第２の半分を伝送することの中から選択を行うために、マルチプレクサ等の選択回路を含む。帯域幅の半分で伝送する場合、同じクロックレートを使用すると、データを転送する全時間量が２倍になる。

【0024】

ダイ２２０Ａは、ダイ２２０Ａの上部にある左側と右側のインタフェース１１６を使用して、全帯域幅でデータを転送する。ダイ２２０Ｂも、全帯域幅を使用してダイ２２０Ｂの底部でデータを転送する。しかしながら、ダイ２２０Ｂは、ダイ２２０Ｂの上部の全帯域幅の半分、又は、別の割り当てでデータを転送する。ダイ２３０は、ダイ２２０Ｂの上部の左のインタフェース１１６に対してのみインタフェースロジックを含む。ダイ２２０Ｂの上部の選択回路の制御ロジックは、ダイ２２０Ｂ，２３０によってサポートされる各クロックサイクルで、全帯域幅の一部でデータを送信する。

【0025】

図３を参照すると、システムインパッケージ（ＳｉＰ）３００の一実施形態の概略ブロック図が示されている。上述した半導体製造材料、層及び部品には同じ符号を付している。様々な実施形態において、三次元（３Ｄ）パッケージングが、ＳｉＰ３００を生成するために、コンピューティングシステム内で使用される。一実施形態では、インターポーザベースの集積が使用されることによって、３Ｄ ＩＣは、ホストダイ３１０の隣に配置される。プリント基板（図示省略）は、インターポーザ３４０又はパッケージ基板の下に配置され、パッケージ外部接続部３３４を通してホストダイ３１０と通信する。図に示すように、一実施形態では、ＳｉＰ３００は、ホストダイ３１０と、複数の三次元（３Ｄ）ダイ３２０Ａ～３２０Ｃ，３２２，３３０Ａ～３３０Ｃ，３３２と、を含む。６つのダイを示しているが、他の実施形態では、任意の数のダイ、任意の数のダイのタイプ、及び、任意の順序の垂直積層が使用される。

【0026】

いくつかの実施形態では、ホストダイ３１０は、汎用中央処理ユニット、グラフィックスプロセッシングユニット（ＧＰＵ）、アクセラレーテッドプロセッシングユニット（ＡＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、他のデータ処理デバイス等の処理ユニットである。ある実施形態では、ＳｉＰ３００は、ネットワークオンチップ（ＮｏＣ）通信サブシステムを使用する。ホストダイ３１０によって生成されるメモリ要求等の要求と、ダイ３２０Ａ～３２０Ｃ，３２２，３３０Ａ～３３０Ｃ，３３２のうちの１つ以上によって提供される応答とは、パケットで転送される。各パケットは、ソース識別子、宛先識別子、１つ以上の制御信号、及び、データペイロードを使用する。ＮｏＣ通信をサポートするために、ホストダイ３１０は、垂直に積層されたダイ３２０Ａ～３２０Ｃ，３２２，３３０Ａ～３３０Ｃ，３３２とのインタフェースと、同期及び非同期の両方のクロックドメインをサポートするオフチップ周辺デバイス及び機能ユニット（図示省略）と、を使用する。

【0027】

インパッケージの水平方向、低遅延の集積相互接続部３３０（又は、相互接続部３３０）は、ＳｉＰが使用されない場合の長いオフチップ相互接続部に対して、相互接続部信号の長さを低減する。相互接続部３３０は、ホストダイ３１０、ダイ３２０Ａ～３２０Ｃ，３２２，３３０Ａ～３３０Ｃ，３３２等のチップが、回路基板上に別個のパッケージとして搭載されているかのように、特定の信号及びプロトコルを使用する。いくつかの実施形態において、ＳｉＰ３００は、パッケージ外部接続部３３４に到達する裏側のビア又はスルーバルクシリコンビア１１０をさらに含む。パッケージ外部接続部３３４は、入力／出力（Ｉ／Ｏ）信号及び電力信号に使用される。

【0028】

ダイ３３０Ａ～３３０Ｃは、図１に示したＴＳＶ１１０からボンディングパッドインタフェース１１６までの以前の（earlier）構造構成を含む。同様に、ダイ３２０Ａ～３２０Ｃは、図２に示したＴＳＶ１１０からボンディングパッドインタフェース１１６までの以前の構造構成を含む。しかしながら、ダイ３２０Ａ～３２０Ｃ，３３０Ａ～３３０Ｃの各々は、両方の構造構成を使用することができる。これらの構成を使用することによって、ダイ３２０Ａ～３２０Ｃ，３３０Ａ～３３０Ｃは、活性領域及び対応する能動素子（トランジスタ）を形成するためにより多くのスペースを提供し、ダイが別のＳｉＰにおいて別の構成で使用され得るが、複数のダイに対して１つのマスクのみをサポートすることを可能にする。

【0029】

図４を参照すると、システムインパッケージ（ＳｉＰ）４００の別の実施形態の概略ブロック図が示されている。上述した回路、ロジック、半導体製造材料、層及び部品には、同じ符号を付している。図示した実施形態において、ＳｉＰ４００は、ホストダイ４１０上に直接、垂直に積層されたダイ４２０，４３０を含む。３つのダイを示しているが、他の実施形態では、任意の数のダイ、任意の数のダイのタイプ、及び、任意の順序の垂直積層が使用される。ダイ４１０，４２０は、それらをトンネリングする、又は、他の方法でそれらを貫通するＴＳＶ１１０（又は、ＴＳＢ）を使用することなく、ダイ間の通信をサポートする。ダイ４１０，４２０は、ダイ間で信号をルーティングするために、図１及び図２で上述した構造構成の一方又は両方を使用することができる。したがって、ダイ４１０，４２０は、活性領域及び対応する能動素子（トランジスタ）を形成するためにより多くのスペースを提供し、複数のダイに対して１つのマスクのみをサポートすることを可能にするが、ダイは、別のＳｉＰにおいて別の構成で使用されてもよい。

【0030】

図５を参照すると、垂直に積層された半導体ダイを通してトラフィックをルーティングするための方法５００の一実施形態が示されている。説明のために、本実施形態（及び、図６）のステップが順番に示されている。しかし、当然ながら、記載された方法の様々な実施形態では、記載された要素のうち１つ以上が、同時に実行されてもよいし、図示した順序とは異なる順序で実行されてもよいし、全体的に省略されてもよい。他の追加の要素も必要に応じて実行される。本明細書に記載される様々なシステム又は装置の何れも、方法５００を実施するように構成されている。

【0031】

半導体チップ設計者、自動合成ツール及び製造プロセスのうち１つ以上は、半導体ダイの底部に、半導体ダイを貫通しないスルーシリコンビア（ＴＳＶ）を配置する（ブロック５０２）。１つ以上のトランジスタが、ＴＳＶ及び対応するキープアウトゾーンの外側のエリアに配置される（ブロック５０４）。１つ以上のボンディングパッドインタフェースが、半導体ダイ（又は、ダイ）上に配置される（ブロック５０６）。

【0032】

１つ以上の金属層が、ＴＳＶとボンディングパッドインタフェースとの間に配置される（ブロック５０８）。したがって、ダイの底部にＴＳＶ、ダイの中央に金属層、ダイの上部にボンディングパッドインタフェースを含む垂直カラム（vertical column）がダイに形成される。ＴＳＶ及びＴＳＶに対応するキープアウトゾーンのエリアの外側に能動素子（トランジスタ）を製造するためのスペースを保持しながら、１つ以上の信号が、ダイを通って垂直にルーティングされる。ある実施形態では、ダイは、ＴＳＶと垂直方向に整列していないダイの上部に別のボンディングパッドインタフェースを含む。ある実施形態では、この追加のボンディングパッドインタフェースは、整列したボンディングパッドインタフェースと同じ信号を伝達する。１つの金属層の水平延長部は、１つ以上の垂直信号をＴＳＶから追加のボンディングパッドインタフェースにルーティングする。

【0033】

電源電圧レベル等の電位が、ダイの電源ノードに印加されない場合（条件ブロック５１０：「いいえ」）、ダイは、電源投入を待ち（ブロック５１２）、方法５００の制御フローは、条件ブロック５１０に戻る。電位がダイの電源ノードに印加される場合（条件ブロック５１０：「はい」）、ダイの底部のＴＳＶから１つ以上の金属層を通ってダイの上部の１つ以上のボンディングパッドインタフェースに電流が伝えられる（ブロック５１４）。

【0034】

図６を参照すると、垂直に積層された半導体ダイを通してトラフィックをルーティングするための方法６００の一実施形態が示されている。第１のダイが、第１のダイを貫通しない１つ以上のスルーシリコンビア（ＴＳＶ）と共に、パッケージ基板上に配置される（ブロック６０２）。第２のダイが、第１のダイのボンディングパッドインタフェースと垂直に整列した第２のダイの１つ以上のＴＳＶと共に、垂直スタックで第１のダイ上に配置される（ブロック６０４）。いくつかの実施形態において、第２のダイが、第１のダイの上部のボンディングパッドインタフェースにルーティングされる信号を使用しない場合、第２のダイは、ボンディングパッドインタフェースと整列したウエハの裏側の絶縁部分を含む。様々な実施形態において、第１のダイ及び第２のダイは、コンピューティングシステムの三次元（３Ｄ）パッケージングで使用される。このタイプのパッケージングは、システムインパッケージ（ＳｉＰ）と呼ばれる。

【0035】

電源電圧レベル等の電位が、ＳｉＰの電源ノードに印加されない場合（条件ブロック６０６：「いいえ」）、ＳｉＰは、電源投入を待ち（ブロック６０８）、方法６００の制御フローは、条件ブロック６０６に戻る。電位がＳｉＰの電源ノードに印加される場合（条件ブロック６０６：「はい」）、第１のダイの底部の１つ以上のＴＳＶから第１のダイの上部の１つ以上のボンディングパッドインタフェースを通って第２のダイの底部の１つ以上のＴＳＶに電流が伝えられる（ブロック６１０）。

【0036】

図７を参照すると、システムインパッケージ（ＳｉＰ）７００の別の実施形態の概略ブロック図が示されている。上述した回路、ロジック、半導体製造材料、層及び部品には、同じ符号を付している。図示した実施形態において、ＳｉＰ７００は、ホストダイ７１０上に直接、垂直に積層されたダイ７２０，７３０を含む。３つのダイを示しているが、他の実施形態では、任意の数のダイ、任意の数のダイのタイプ、及び、任意の順序の垂直積層が使用される。ダイ７１０，７２０，７３０の各々に対して能動素子（トランジスタ）７４０の領域が示されている。ダイ７１０～７３０の正面は、ダイ７１０～７３０の底部に位置する。ダイ７１０～７３０の背面は、ダイ７１０～７３０の上部に位置する。したがって、能動素子７４０の領域は、金属層１１２上に位置するものとして示されている。

【0037】

ダイ７１０，７２０は、トンネリング、又は、他の方法でダイを貫通する整列したＴＳＶ１１０（又は、ＴＳＢ）を使用することなく、ダイ間の通信をサポートする。ダイ７１０，７２０は、ダイ間で信号をルーティングするために、図１及び図２で上述した構造構成の一方又は両方を使用することができる。したがって、ダイ７１０，７２０は、能動素子（トランジスタ）７４０を形成するためにより多くのスペースを提供し、複数のダイに対して１つのマスクのみをサポートすることを可能にするが、ダイは、別のＳｉＰにおいて別の構成で使用されてもよい。

【0038】

図８を参照すると、システムインパッケージ（ＳｉＰ）８００の別の実施形態の概略ブロック図が示されている。上述した回路、ロジック、半導体製造材料、層及び部品には、同じ符号を付している。図示した実施形態において、ＳｉＰ８００は、ダイ８３０上に垂直に積層されたダイ８２０と、ダイ８２０上に垂直に積層されたホストダイ８１０と、を含む。ＳｉＰ３００，４００，７００と同様に、ＳｉＰ８００は、３つのダイを含む。しかし、ＳｉＰ８００には３つのダイが示されているが、他の実施形態では、任意の数のダイ、任意の数のダイのタイプ、及び、任意の順序の垂直積層が使用される。ダイ８１０，８２０，８３０の各々に対して能動素子（トランジスタ）７４０の領域が示されている。ホストダイ８１０の正面は、ホストダイ８１０の底部に位置する。対照的に、ダイ８２０，８３０の正面は、ダイ８２０，８３０の上部に位置する。したがって、能動素子７４０の領域は、ホストダイ８１０の金属層１１２よりも上に位置するが、ダイ８２０，８３０の金属層１１２よりも下に位置するものとして示されている。

【0039】

ダイ８１０，８２０は、ダイをトンネリング、又は、他の方法で貫通する整列したＴＳＶ１１０（又は、ＴＳＢ）を使用せずに、ダイ間の通信をサポートする。ダイ８１０，８２０は、ダイ間で信号をルーティングするために、図１及び図２で上述した構造構成の一方又は両方を使用することができる。したがって、ダイ８１０，８２０は、能動素子（トランジスタ）７４０を形成するためにより多くのスペースを提供し、複数のダイに対して１つのマスクのみをサポートすることを可能にするが、ダイは、別のＳｉＰにおいて別の構成で使用されてもよい。

【0040】

様々な実施形態では、ソフトウェアアプリケーションのプログラム命令を使用して、上述した方法及び／又はメカニズムを実施する。プログラム命令は、Ｃ言語等の高水準プログラミング言語でハードウェアの動作を記述する。代替として、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（ＨＤＬ）が使用される。プログラム命令は、非一時的なコンピュータ可読記憶媒体に記憶される。多くのタイプの記憶媒体が利用可能である。記憶媒体は、使用中にコンピューティングシステムによってアクセス可能であり、プログラム命令及び付随するデータをプログラム実行のためにコンピューティングシステムに提供する。コンピューティングシステムは、少なくとも１つ以上のメモリと、プログラム命令を実行する１つ以上のプロセッサと、を含む。

【0041】

上記の実施形態が、実施態様の非限定的な例に過ぎないことを強調しておきたい。上記の開示が十分に理解されれば、当業者には、多くの変形及び修正が明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】