特表 2022-552773 ３次元メモリのためのマルチダイピーク電力管理

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-12-20

(54)【発明の名称】３次元メモリのためのマルチダイピーク電力管理

(51)【国際特許分類】

   G06F 1/3225 20190101AFI20221213BHJP

   G11C 5/04 20060101ALI20221213BHJP

   G11C 5/14 20060101ALI20221213BHJP

   G06F 1/329 20190101ALI20221213BHJP

【ＦＩ】

G06F1/3225

G11C5/04 210

G11C5/14 370

G06F1/329

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022506493

(86)(22)【出願日】2020-08-06

(85)【翻訳文提出日】2022-01-31

(86)【国際出願番号】 CN2020107294

(87)【国際公開番号】W WO2022027403

(87)【国際公開日】2022-02-10

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】チャン・タン

(72)【発明者】

【氏名】ジェイソン・グオ

【テーマコード（参考）】

5B011

【Ｆターム（参考）】

5B011DA00

5B011EA01

5B011EA02

5B011EB01

5B011HH01

(57)【要約】

メモリダイにおけるピーク電力管理(PPM)回路の実施形態が開示される。PPM回路は、並列に配置された第1のトランジスタおよび第2のトランジスタを備え、第1のトランジスタおよび第2のトランジスタはそれぞれ、第1の電源および第2の電源にそれぞれ電気的に接続されているドレイン端子を有する。PPM回路はまた、第1のトランジスタおよび第2のトランジスタのそれぞれのソース端子に電気的に接続されている第1の端子を有する抵抗器を備える。PPM回路は、メモリダイにおいて第1のコンタクトパッドをさらに備え、第1のコンタクトパッドは、ダイツーダイ接続部を通じて、異なるメモリダイにおける第2のコンタクトパッドに電気的に接続されている。PPM回路はまた、抵抗器の第2の端子に電気的に接続されているドレイン端子および第1のコンタクトパッドに電気的に接続されているソース端子を含む第3のトランジスタを備える。

【特許請求の範囲】

【請求項1】

メモリダイにおけるピーク電力管理回路であって、
並列に配置された第1のトランジスタおよび第2のトランジスタであって、それぞれが、第1の電源および第2の電源にそれぞれ電気的に接続されているドレイン端子を備える、第1のトランジスタおよび第2のトランジスタと、
前記第1のトランジスタおよび前記第2のトランジスタのそれぞれのソース端子に電気的に接続されている第1の端子を有する抵抗器と、
前記メモリダイにおける第1のコンタクトパッドであって、ダイツーダイ接続部を通じて、異なるメモリダイにおける第2のコンタクトパッドに電気的に接続されている、第1のコンタクトパッドと、
前記抵抗器の第2の端子に電気的に接続されているドレイン端子および前記第1のコンタクトパッドに電気的に接続されているソース端子を含む第3のトランジスタと
を備えるピーク電力管理回路。

【請求項2】

前記第3のトランジスタの前記ドレイン端子に電気的に接続されている入力端子を含む増幅器
をさらに備える、請求項1に記載のピーク電力管理回路。

【請求項3】

前記増幅器が、比較器である、請求項2に記載のピーク電力管理回路。

【請求項4】

前記第1のトランジスタおよび前記第2のトランジスタが、pチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET: metal oxide semiconductor field effect transistor)である、請求項1に記載のピーク電力管理回路。

【請求項5】

前記第3のトランジスタが、nチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)である、請求項1に記載のピーク電力管理回路。

【請求項6】

電流源をさらに備え、前記電流源が、前記電流源の中を流れるプルダウン電流に基づいて、前記メモリダイにおけるピーク電力動作デバイスを制御するように構成されている、請求項1に記載のピーク電力管理回路。

【請求項7】

前記電流源および前記第1のコンタクトパッドと電気的に接続されている第4のトランジスタ
をさらに備える、請求項6に記載のピーク電力管理回路。

【請求項8】

前記第1のコンタクトパッドが、前記異なるメモリダイにおける前記第2のコンタクトパッドにワイヤボンディングにより電気的に接続され、前記ダイツーダイ接続部が、金属ワイヤを含む、請求項1に記載のピーク電力管理回路。

【請求項9】

前記第1のコンタクトパッドが、前記異なるメモリダイにおける前記第2のコンタクトパッドにフリップチップボンディングまたはダイツーダイボンディングにより電気的に接続され、前記ダイツーダイ接続部が、金属または導電性の材料を含む、請求項1に記載のピーク電力管理回路。

【請求項10】

1つまたは複数のメモリダイを含むメモリチップのピーク電力管理(PPM: peak power management)の方法であって、前記1つまたは複数のメモリダイがそれぞれ、ピーク電力管理(PPM)回路を備え、前記方法が、
前記メモリチップ内の選択されたメモリダイにおいて第1の段の管理を行うステップ
を含み、前記第1の段の管理を行うステップが、
前記PPM回路内のコンタクトパッドの電位を第1の所定の電圧と比較するステップであって、前記コンタクトパッドが、異なるメモリダイの第2のコンタクトパッドと電気的に接続されている、ステップと、
前記コンタクトパッドの前記電位が前記第1の所定の電圧よりも高いとき、前記PPM回路内の前記コンタクトパッドに電気的に接続されている電流源のプルダウン電流を、前記選択されたメモリダイにおけるピーク電力動作に対応する推定ピーク電力電流に設定するステップと
を含む、
方法。

【請求項11】

前記選択されたメモリダイにおいて第2の段の管理を行うステップ
をさらに含み、前記第2の段の管理を行うステップが、
前記コンタクトパッドの前記電位を前記第1の所定の電圧よりも低い第2の所定の電圧と比較するステップと、
前記コンタクトパッドの前記電位が前記第2の所定の電圧よりも低いとき、前記PPM回路内の前記コンタクトパッドに電気的に接続されている抵抗器の中を流れる総電流を、前記選択されたメモリダイにおいて許容される最大電流と比較するステップと、
前記総電流が前記最大電流よりも小さいとき、前記選択されたメモリダイにおいて前記ピーク電力動作を行うステップと
を含む、
請求項10に記載の方法。

【請求項12】

前記第1の段の管理を行うステップと前記第2の段の管理を行うステップとの間に時間遅延を追加するステップ
をさらに含み、前記時間遅延が、メモリダイによって異なる、請求項11に記載の方法。

【請求項13】

前記第2の段の管理を行うステップが、
前記コンタクトパッドの前記電位が前記第2の所定の電圧以上であるとき、前記コンタクトパッドの前記電位を前記第2の所定の電圧と前記比較するステップを繰り返すステップ
をさらに含む、請求項11に記載の方法。

【請求項14】

前記第2の段の管理を行うステップが、
前記総電流が前記最大電流以上であるとき、前記電流源の前記プルダウン電流をアイドル電流に設定するステップ
をさらに含む、請求項11に記載の方法。

【請求項15】

前記コンタクトパッドの前記電位の立ち上がりエッジをチェックするステップと、
前記コンタクトパッドの前記電位の前記立ち上がりエッジが検出されない場合、または所定の最大時間に達しない場合、前記コンタクトパッドの前記電位の前記立ち上がりエッジを前記チェックするステップを繰り返すステップと
をさらに含む、請求項14に記載の方法。

【請求項16】

前記コンタクトパッドの前記電位の前記立ち上がりエッジが検出されたとき、または前記所定の最大時間に達したとき、第2の時間遅延を追加するステップ
をさらに含み、前記第2の時間遅延が、前記1つまたは複数のメモリダイごとに異なる、請求項15に記載の方法。

【請求項17】

前記第1の段の管理を行うステップが、
前記コンタクトパッドの前記電位が前記第1の所定の電圧以下であるとき、前記コンタクトパッドの前記電位を前記第2の所定の電圧と比較するステップ
をさらに含む、請求項10に記載の方法。

【請求項18】

前記コンタクトパッドの前記電位が前記第2の所定の電圧よりも低い場合、前記総電流を、前記最大電流から前記推定ピーク電力電流を引いたものと比較するステップ
をさらに含む、請求項17に記載の方法。

【請求項19】

前記コンタクトパッドの前記電位の立ち上がりエッジをチェックするステップと、
前記コンタクトパッドの前記電位の前記立ち上がりエッジが検出されないとき、または所定の最大時間に達しないとき、前記コンタクトパッドの前記電位の前記立ち上がりエッジを前記チェックするステップを繰り返すステップと
をさらに含む、請求項17に記載の方法。

【請求項20】

前記コンタクトパッドの前記電位の前記立ち上がりエッジが検出されたとき、または前記所定の最大時間に達したとき、前記コンタクトパッドの前記電位を前記第1の所定の電圧と比較するステップ
をさらに含む、請求項19に記載の方法。

【請求項21】

前記コンタクトパッドの前記電位が前記第2の所定の電圧以上であるとき、前記コンタクトパッドの前記電位を前記第2の所定の電圧と前記比較するステップを繰り返すステップ
をさらに含む、請求項17に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体技術の分野に関し、より詳細には、ストレージシステムにおけるピーク電力管理のための回路設計および方法に関する。

【背景技術】

【0002】

多くのサーバおよびモバイルデバイスにおいては、ストレージ密度が高く、アクセスレイテンシが比較的低いことに起因して、NANDストレージシステムが、主要な不揮発性ストレージデバイスとして広く使用されている。しかしながら、高密度のストレージシステム、たとえば、3次元(3D)NANDストレージシステムの性能は、それが使用することのできる電力量の上限によって制限されることが多い。現在のところ、NANDストレージシステムの様々なメモリダイによって行われる高電力消費動作(すなわち、ピーク電力動作)は、システムコントローラにより互い違いにされる(staggered)場合がある。限られた数のピーク電力動作しか、同時に行うことはできない。この手法の結果として、システム負荷の増大がもたらされる可能性がある。ピーク電力動作を調整するように、異なるメモリダイ間の通信部を確立することができる。しかしながら、これらの通信部は、各メモリダイにコンタクトパッドを多数必要とする複雑な制御回路に依存している場合がある。そのため、ピーク電力動作のための制御回路を最適化し、各メモリダイにおけるコンタクトパッドの数を低減させる必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示の目的は、メモリストレージシステムの効果的なピーク電力管理を行うことである。本開示によるピーク電力管理(PPM: peak power management)回路は、ピーク電力動作を行うメモリダイの数およびタイミングを制御することができる。各メモリダイにおける単一のコンタクトパッドを通じて、ダイツーダイ通信部(die-to-die communications)が、抑えられた費用でPPM回路に向けて確立され得る。一方で、本開示において提供されるPPM方法は、容易に実装することができる。NANDストレージシステムの性能は、マルチダイ動作と電力消費とのバランスをとることによって最適化することができる。

【課題を解決するための手段】

【0004】

本開示の1つの態様は、メモリダイにおけるピーク電力管理(PPM)回路を提供することである。PPM回路は、並列に配置された第1のトランジスタおよび第2のトランジスタを備え、第1のトランジスタおよび第2のトランジスタはそれぞれ、第1の電源および第2の電源にそれぞれ電気的に接続されているドレイン端子を有する。PPM回路はまた、第1のトランジスタおよび第2のトランジスタのそれぞれのソース端子に電気的に接続されている第1の端子を有する抵抗器を備える。PPM回路は、メモリダイにおいて第1のコンタクトパッドをさらに備え、第1のコンタクトパッドは、ダイツーダイ接続部を通じて、異なるメモリダイにおける第2のコンタクトパッドに電気的に接続されている。PPM回路はまた、抵抗器の第2の端子に電気的に接続されているドレイン端子および第1のコンタクトパッドに電気的に接続されているソース端子を含む第3のトランジスタを備える。

【0005】

いくつかの実施形態においては、PPM回路は、第3のトランジスタのドレイン端子に電気的に接続されている入力端子を含む増幅器をさらに備える。いくつかの実施形態においては、増幅器は、比較器である。

【0006】

いくつかの実施形態においては、第1のトランジスタおよび第2のトランジスタは、pチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET: metal oxide semiconductor field effect transistor)である。

【0007】

いくつかの実施形態においては、第3のトランジスタは、nチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)である。

【0008】

いくつかの実施形態においては、PPM回路は、電流源をさらに備え、この電流源は、電流源の中を流れるプルダウン電流に基づいて、メモリダイにおけるピーク電力動作デバイスを制御するように構成されている。

【0009】

いくつかの実施形態においては、PPM回路はまた、電流源および第1のコンタクトパッドと電気的に接続されている第4のトランジスタを備える。

【0010】

いくつかの実施形態においては、第1のコンタクトパッドは、異なるメモリダイにおける第2のコンタクトパッドにワイヤボンディングにより電気的に接続され、ダイツーダイ接続部は、金属ワイヤを有する。

【0011】

いくつかの実施形態においては、第1のコンタクトパッドは、異なるメモリダイにおける第2のコンタクトパッドにフリップチップボンディングまたはダイツーダイボンディングにより電気的に接続され、ダイツーダイ接続部は、金属または導電性の材料を有する。

【0012】

本開示の別の態様は、1つまたは複数のメモリダイを含むメモリチップのピーク電力管理(PPM)の方法を提供し、1つまたは複数のメモリダイはそれぞれ、ピーク電力管理(PPM)回路を含む。PPMの方法は、メモリチップ内の選択されたメモリダイにおいて第1の段の管理を行うステップと、選択されたメモリダイにおいて第2の段の管理を行うステップとを含む。第1の段の管理を行うステップは、PPM回路内のコンタクトパッドの電位を第1の所定の電圧と比較するステップを含み、コンタクトパッドは、異なるメモリダイの第2のコンタクトパッドと電気的に接続されている。第1の段の管理を行うステップはまた、コンタクトパッドの電位が第1の所定の電圧よりも高いとき、PPM回路内のコンタクトパッドに電気的に接続されている電流源のプルダウン電流を、選択されたメモリダイにおけるピーク電力動作に対応する推定ピーク電力電流に設定するステップを含む。第2の段の管理を行うステップは、コンタクトパッドの電位を第1の所定の電圧よりも低い第2の所定の電圧と比較するステップと、コンタクトパッドの電位が第2の所定の電圧よりも低いとき、PPM回路内のコンタクトパッドに電気的に接続されている抵抗器の中を流れる総電流を、選択されたメモリダイにおいて許容される最大電流と比較するステップとを含む。第2の段の管理を行うステップは、総電流が最大電流よりも小さいとき、選択されたメモリダイにおいてピーク電力動作を行うステップをさらに含む。

【0013】

いくつかの実施形態においては、PPMの方法はまた、第1の段の管理を行うステップと第2の段の管理を行うステップとの間に時間遅延を追加するステップを含み、時間遅延は、メモリダイによって異なる。

【0014】

いくつかの実施形態においては、PPMの方法は、コンタクトパッドの電位が第2の所定の電圧以上であるとき、コンタクトパッドの電位を第2の所定の電圧と比較するステップを繰り返すステップをさらに含む。

【0015】

いくつかの実施形態においては、第2の段の管理を行うステップはまた、総電流が最大電流以上であるとき、電流源のプルダウン電流をアイドル電流に設定するステップを含む。

【0016】

いくつかの実施形態においては、PPMの方法はまた、コンタクトパッドの電位の立ち上がりエッジをチェックするステップと、コンタクトパッドの電位の立ち上がりエッジが検出されない場合、または所定の最大時間に達しない場合、コンタクトパッドの電位の立ち上がりエッジをチェックするステップを繰り返すステップとを含む。

【0017】

いくつかの実施形態においては、PPMの方法は、コンタクトパッドの電位の立ち上がりエッジが検出されたとき、または所定の最大時間に達したとき、第2の時間遅延を追加するステップをさらに含み、第2の時間遅延は、1つまたは複数のメモリダイごとに異なる。

【0018】

いくつかの実施形態においては、第1の段の管理を行うステップは、コンタクトパッドの電位が第1の所定の電圧以下であるとき、コンタクトパッドの電位を第2の所定の電圧と比較するステップをさらに含む。

【0019】

いくつかの実施形態においては、PPMの方法は、コンタクトパッドの電位が第2の所定の電圧よりも低い場合、総電流を、最大電流から推定ピーク電力電流を引いたものと比較するステップをさらに含む。

【0020】

いくつかの実施形態においては、PPMの方法は、コンタクトパッドの電位の立ち上がりエッジが検出されたとき、または所定の最大時間に達したとき、コンタクトパッドの電位を第1の所定の電圧と比較するステップをさらに含む。

【0021】

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして当業者によって理解され得る。

【0022】

本明細書に組み込まれ本明細書の一部を成す添付の図面は、本開示の実施形態を例示しており、説明とともに、本開示の原理を説明するように、および当業者が本開示を作成し使用することを可能にするようにさらに役立つ。

【図面の簡単な説明】

【0023】

【図1A】本開示のいくつかの実施形態による、1つまたは複数のメモリチップを含むストレージシステムを示す図である。

【図1B】本開示のいくつかの実施形態によるメモリダイの上から見た図である。

【図2】本開示のいくつかの実施形態によるメモリチップ内のピーク電力管理システムを示す図である。

【図3】本開示のいくつかの実施形態によるピーク電力管理回路を示す図である。

【図4】本開示のいくつかの実施形態による、図2および図3におけるピーク電力管理システムおよびピーク電力回路に関連するピーク電力チェックルーチンを示す図である。

【図5】本開示のいくつかの実施形態による、図3のピーク電力回路内の総電流をチェックする方法を示す図である。

【発明を実施するための形態】

【0024】

本発明の特徴および利点は、同様の参照文字が全体を通して対応する要素を特定する図面と併せて解釈されると、後述する詳細な説明からより明らかになろう。図面においては、概して、同様の参照数字は、同一な、機能的に類似の、および/または構造的に類似の要素を示す。

【0025】

本開示の実施形態について、添付の図面を参照して説明する。

【0026】

特定の構成および配置について論じるが、このことは、ほんの例示目的として行われるにすぎないことを理解すべきである。当業者であれば、本開示の趣旨および範囲から逸脱することなく、他の構成および配置が使用可能であることを認識するであろう。本開示がまた、多様な他の用途においても利用可能であることは当業者には明らかであろう。

【0027】

「1つの実施形態(one embodiment)」、「一実施形態(an embodiment)」、「一例示的実施形態(an example embodiment)」、「いくつかの実施形態(some embodiments)」などの本明細書における参照は、説明する実施形態が特定の特徴、構造、または特性を含む場合があるが、あらゆる実施形態が、特定の特徴、構造、または特性を必ずしも含んでいるとは限らない場合があることを示していることを付記する。その上、そのような語句が必ずしも同じ実施形態を示しているとは限らない。さらには、特定の特徴、構造、または特性について、一実施形態との関係で説明するとき、明確に説明しているか否かにかかわらず、他の実施形態との関係でそのような特徴、構造、または特性に影響するのは、当業者の知識の範囲内になる。

【0028】

概して、専門用語は、文脈での使用法から少なくとも一部、理解され得る。たとえば、文脈に少なくとも一部応じて、本明細書に使用される「1つまたは複数の(one or more)」という用語は、単数形の意味で任意の特徴、構造、もしくは特性について説明するのに使用されることも、または複数形の意味で特徴、構造、もしくは特性の組合せについて説明するのに使用されることもある。同様に、「a」、「an」、または「the」などの用語もやはり、文脈に少なくとも一部応じて、単数形の使用法を伝えるように、または複数形の使用法を伝えるように理解され得る。加えて、「～に基づいて(based on)」という用語は、必ずしも、因子の排他的な組を伝えるように意図しているとは限らないと理解され得、むしろ、文脈に少なくとも一部応じて、やはり必ずしも明示的に説明しているとは限らない追加的な因子の存在を可能にし得る。

【0029】

本明細書に使用されるとき、「名目上の/名目上は(nominal/nominally)」という用語は、製品または方法の設計段階中に設定される構成要素または方法ステップについての特性もしくはパラメータの所望または目標の値を、所望の値よりも上および/または下の値の範囲とともに示す。値の範囲は、製造方法におけるわずかな変動または許容範囲によるものとし得る。本明細書に使用されるとき、「おおよそ(about)」という用語は、主題の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「おおよそ」という用語は、たとえば、値の10～30%(たとえば、値の±10%、±20%、または±30%)内で変動する所与の量の値を示す場合がある。

【0030】

図1Aは、本開示のいくつかの実施形態によるストレージシステム10を示している。ストレージシステム10(NANDストレージシステムまたはソリッドステートドライブとも呼ばれる)は、ホストコントローラ20、および1つまたは複数のメモリチップ25-1、25-2、25-3、…、25-nを含むことができる。各メモリチップ25は、NANDチップ(すなわち、「フラッシュ(flash)」、「NANDフラッシュ(NAND flash)」、または「NAND」)とすることができる。ソリッドステートドライブ(SSD)10は、ホストコントローラ20を通じてホストコンピュータ15と通信することができ、ホストコントローラ20は、1つまたは複数のメモリチャネル30-1、30-2、30-3、…、30-nを介して1つまたは複数のメモリチップ25-1、25-2、25-3、…、25-nに接続され得る。いくつかの実施形態においては、各メモリチップ25は、メモリチャネル30を介してホストコントローラ20によって管理され得る。

【0031】

ホストコンピュータ15は、NANDストレージシステムもしくはSSD10において格納されることになるデータを送信し、またはSSD10を読み取ることによってデータを読み出す。ホストコントローラ20は、ホストコンピュータ15から受け取ったI/O要求を処理し、データの完全性および効率的ストレージを確保し、メモリチップ25を管理することができる。メモリチャネル30は、データバスを介してホストコントローラ20と各メモリチップ25との間でデータを供給し、通信を制御することができる。ホストコントローラ20は、チップイネーブル信号に従ってメモリチップ25のうちの1つを選択することができる。

【0032】

図1Bは、本開示のいくつかの実施形態によるNANDフラッシュメモリ100の上から見た図を示している。NANDフラッシュメモリ100は、メモリダイ(もしくはダイ)であっても、またはメモリダイの任意の部分であってもよい。いくつかの実施形態においては、図1Aにおける各メモリチップ25は、1つまたは複数のメモリダイ、たとえば、1つまたは複数のNANDフラッシュメモリ100を含むことができる。いくつかの実施形態においては、各NANDフラッシュメモリ100は、1つまたは複数のメモリプレーン101を含むことができ、メモリプレーン101はそれぞれ、複数のメモリブロック103を含むことができる。同一および並行の動作を各メモリプレーン101において行うことができる。メガバイト(MB)のサイズとすることができるメモリブロック103は、消去動作を実行するための最小のサイズである。図1Bに示されている例示的なNANDフラッシュメモリ100は、4つのメモリプレーン101を含み、各メモリプレーン101は、6つのメモリブロック103を含む。各メモリブロック103は、複数のメモリセルを含むことができ、各メモリセルは、ビット線およびワード線などの相互接続部を通じてアドレッシングされ得る。ビット線とワード線は、垂直に(たとえば、それぞれ行と列に)レイアウトされ得、金属線のアレイが形成される。ビット線およびワード線の向きは、図1Bにおいて「BL」および「WL」とラベル付けされている。本開示においては、メモリブロック103はまた、「メモリアレイ(memory array)」または「アレイ(array)」とも呼ばれる。メモリアレイは、メモリダイにおける、ストレージ機能を行うコアエリアである。

【0033】

NANDフラッシュメモリ100はまた、周辺領域105、すなわち、メモリプレーン101を取り囲むエリアを含む。周辺領域105は、多くのデジタル回路、アナログ回路、および/または混合信号回路を含んで、メモリアレイの機能、たとえば、ページバッファ50、行デコーダ40、列デコーダ60、周辺回路70、およびセンス増幅器80をサポートする。周辺回路70は、当業者には明らかになるように、トランジスタ、ダイオード、コンデンサ、抵抗器など、能動および/または受動半導体デバイスを含む。

【0034】

図1AにおけるSSD10および図1BにおけるNANDフラッシュメモリ100内の電子構成要素のレイアウトは例として示されていることを付記する。SSD10およびNANDフラッシュメモリ100は、他のレイアウトを有することができ、追加の構成要素を含むことができる。たとえば、NANDフラッシュメモリ100はまた、高電圧チャージポンプ、I/O回路などを有してもよい。SSD10はまた、ファームウェア、データスクランブラなどを含んでもよい。

【0035】

図2は、本開示のいくつかの実施形態によるメモリチップ25のピーク電力管理システム200を示している。ピーク電力管理(peak power management、PPM)システム200は、図1AにおけるNANDストレージシステム10の各メモリチップ25において実装され得、ここで、各メモリチップ25は、複数のメモリダイ100-1、100-2、100-3、…、100-nを含むことができ、各メモリダイは、図1Bを参照して先に論じたNANDフラッシュメモリ100と同様とすることができる。いくつかの実施形態においては、各NANDフラッシュメモリ100は、ピーク電力管理(PPM)回路202を含むことができ、各PPM回路202は、コンタクトパッド204を含むことができる。異なるNANDフラッシュメモリ100-1、100-2、100-3、…、100-nにおけるPPM回路202-1、202-2、202-3、…、202-nは、コンタクトパッド204-1、204-2、204-3、…、204-nを通じて互いに通信することができる。いくつかの実施形態においては、異なるNANDフラッシュメモリ100間のコンタクトパッド204は、複数のダイツーダイ接続部205を通じて互いに電気的に接続され得る。いくつかの実施形態においては、2つのコンタクトパッド204間のダイツーダイ接続部205は、ワイヤボンディングにより形成される金属ワイヤとすることができる。いくつかの実施形態においては、ダイツーダイ接続部205は、フリップチップボンディングもしくは任意の適切なダイツーダイボンディングにより形成される金属ワイヤであっても、または任意の適切な金属もしくは導電性の材料であってもよい。

【0036】

いくつかの実施形態においては、各NANDフラッシュメモリ100のPPM回路202は、ダイツーダイ接続部205およびコンタクトパッド204を通じて2つの他のNANDフラッシュメモリのPPM回路と通信することができる。たとえば、PPM回路202-2は、コンタクトパッド204-2と204-1との間のダイツーダイ接続部205-1を通じてPPM回路202-1と通信することができ、コンタクトパッド204-2と204-3との間のダイツーダイ接続部205-2を通じてPPM回路202-3と通信することができる。上述したダイツーダイ接続部205を使用することによって、異なるメモリダイ(すなわち、NANDフラッシュメモリ100-1、100-2、100-3、…、100-n)間の通信は、メモリチップ25において確立され得、NANDストレージシステム10は、いかなるときでも任意の数のメモリダイに動作コマンドを送信することができ、一方、PPM回路202は、1つまたは限られた数のメモリダイを選択することによってシステム電力消費を制御することができる。いくつかの実施形態においては、各メモリダイにおいてPPM回路202を実装することにより、NANDストレージシステム10は、2つ以上のメモリダイがピーク電力モードにおいて同時に動作することを回避することによって電力クランピング問題を解消することができる。

【0037】

図3は、本開示のいくつかの実施形態によるPPM回路202の一例を示している。PPM回路202は、第1のトランジスタ310のドレイン端子および第2のトランジスタ314のドレイン端子とそれぞれ接続されている第1の電源(V_dd1)306および第2の電源(V_dd2)308を含むことができる。いくつかの実施形態においては、第1のトランジスタ310および第2のトランジスタ314は、金属酸化膜半導体電界効果トランジスタ(MOSFET)とすることができる。いくつかの実施形態においては、第1のトランジスタ310および第2のトランジスタ314は、pチャネルMOSFETとすることができる。第1のトランジスタ310および第2のトランジスタ314のソース端子は、ノード318において接続され得る。言い換えれば、第1のトランジスタ310および第2のトランジスタ314は、並列に配置され得る。

【0038】

PPM回路202はまた、抵抗Rを有する抵抗器320を含む。1つの例においては、抵抗器320の抵抗Rは、おおよそ5Kオームとすることができる。抵抗器320の一方の端部は、ノード318において、第1のトランジスタ310のソース端子および第2のトランジスタ314のソース端子に接続され得る。抵抗器320の他方の端部は、ノード322において、第3のトランジスタ332のドレイン端子に接続され得る。第3のトランジスタ332のソース端子は、コンタクトパッド204に接続され得、コンタクトパッド204は、第4のトランジスタ336のドレイン端子に接続され得る。このメモリダイにおけるコンタクトパッド204はまた、別のメモリダイ上に置かれている別のコンタクトパッド(たとえば、コンタクトパッド204-i)と接続されてもよい。図2を参照して先に説明したように、コンタクトパッド204はすべて、ダイツーダイ接続部205を通じて電気的に接続され得る。したがって、メモリチップ内のメモリダイのコンタクトパッドはすべて、同じ電気的電位で保持され得る。

【0039】

いくつかの実施形態においては、第3のトランジスタ332および第4のトランジスタ336は、MOSFETとすることができる。いくつかの実施形態においては、第3のトランジスタ332および第4のトランジスタ336は、nチャネルMOSFETとすることができる。第4のトランジスタ336のソース端子が、電流源340に接続され得る。第4のトランジスタ336のゲート端子338を制御することによって、コンタクトパッド204から電流源340への電流経路をオンまたはオフに切り替えることができる。いくつかの実施形態においては、電流源340は、NANDフラッシュメモリ100内の電流制御デバイスまたは回路とすることができ、ここで、ピーク電力を使用する任意のデバイスまたは回路、たとえば、ピーク電力動作(peak power operation、PPO)デバイス350を、電流源340から送出される制御信号348によりオンまたはオフに切り替えることができる。

【0040】

いくつかの実施形態においては、制御信号348は、電流源340の中を流れる電流(すなわち、プルダウン電流I_{pull_dn})の大きさに基づいて生成され得る。いくつかの実施形態においては、プルダウン電流I_{pull_dn}は、PPOデバイス350によって必要とされるピーク電力に比例し得る。この例においては、プルダウン電流I_{pull_dn}は、ピーク電力動作を行うPPOデバイス350によって必要とされる電流からスケールダウンされ得る。たとえば、PPOデバイス350がピーク電力動作を行うのに200mA電流を必要とする場合、プルダウン電流I_{pull_dn}は、20μAであってよい。ピーク電力動作は、それに従って、各メモリダイにおいて調節され得る。さらには、コンタクトパッド204におけるダイツーダイ接続部205を通じて、全メモリチップ25全体を通してピーク電力動作が、異なるメモリダイ間で調整され得る。

【0041】

いくつかの実施形態においては、PPM回路202はまた、参照電圧V_refにおける第1の入力端子324、およびノード322に入力電圧V_inを伴って接続されている第2の入力端子326を備える増幅器328も含むことができる。いくつかの実施形態においては、増幅器328は、演算増幅器、たとえば、入力電圧V_inを参照電圧V_refと比較することのできる比較器とすることができ、ここで、出力端子330における出力電圧V_outは、入力電圧V_inが参照電圧V_refを上回っているかまたは下回っているかを示すことができる。たとえば、出力電圧V_outは正の電圧である場合があり、そのとき、入力電圧V_inは参照電圧V_refよりも高い。また一方で、出力電圧V_outは負の電圧である場合があり、そのとき、入力電圧V_inは参照電圧V_refよりも低い。

【0042】

いくつかの実施形態においては、PPM回路202は、第2の電源V_dd2 308から第2のトランジスタ314を通る第1の電流経路344を有することができる。第2のトランジスタ314の中を流れる電流は、第2のトランジスタ314のゲート端子316にバイアスを印加することによって制御され得る。1つの例においては、第2のトランジスタ314は、アイドル電流I_idleによりわずかにターンオンされ得る。いくつかの実施形態においては、アイドル電流I_idleは、おおよそ0.1μAとすることができる。

【0043】

いくつかの実施形態においては、PPM回路202は、第1の電源V_dd1 306から第1のトランジスタ310を通る第2の電流経路346を含む。同様に、第1のトランジスタ310の中を流れる電流は、第1のトランジスタ310のゲート端子312にバイアスを印加することによって制御され得る。いくつかの実施形態においては、ゲート端子312は、第1のトランジスタ310を完全にターンオンする、たとえば、飽和モードにおいて動作させるように、電圧が印加され得る。1つの例においては、第1のトランジスタ310は、高レベルの電流I_Hにより強くターンオンされ得る。いくつかの実施形態においては、第2の電流経路346および第1のトランジスタ310は、コンタクトパッド204の中を流れる電流を検出するためにターンオンされ得る。この例においては、抵抗器320の中を流れる総電流I_totalは、アイドル電流I_idleと高レベルの電流I_Hとの和であり、すなわち、I_total=I_idle+I_Hであり、ここで、高レベルの電流I_Hはアイドル電流I_idleよりも大きい。いくつかの実施形態においては、高レベルの電流I_Hは、アイドル電流I_idleよりも少なくとも1桁大きい大きさ(約10倍)とすること、すなわち、I_H≫I_idleとすることができる。第2の電流経路346および第1のトランジスタ310がオフに切り替えられたとき、抵抗器320の中を流れる総電流I_totalは、アイドル電流I_idleとおおよそ同じであり、すなわち、I_total=I_idleである。リセット状態において、コンタクトパッド204が、浮遊ではなく一定の電気的電位で維持され得るように、第1の電流経路344およびアイドル電流I_idleをPPM回路202において保つことができる。

【0044】

いくつかの実施形態においては、第3のトランジスタ332は、第1のトランジスタ310および第2の電流経路346がターンオンされたとき、コンタクトパッド204の電位V_padをあらかじめ与えられた電位V₀にクランプすることができる。たとえば、第3のトランジスタ332のソース端子の電位は、第3のトランジスタ332のゲート端子334に印加される外部バイアスに従うことができる。この例においては、第3のトランジスタ332は、ソースフォロワ構成で実装されている。コンタクトパッド204の電位V_padは、第3のトランジスタ332のソース端子の電位と同じとすることができる。1つの例においては、あらかじめ与えられた電位V₀は、おおよそ0.4Vとすることができる。第1のトランジスタ310および第2の電流経路346がターンオンされて、コンタクトパッド204の中を流れる電流を検出したとき、コンタクトパッド204の電位V_padは、あらかじめ与えられた電位V₀にクランプされ得る。

【0045】

図4は、本開示のいくつかの実施形態による、図2および図3に示されたピーク電力管理システム200およびPPM回路202に関連するピーク電力チェックルーチン400を示している。ピーク電力チェックルーチン400が網羅的でなく、他の動作ステップが、同様に、例示の動作ステップのいずれかの前、後、または間に行われることがあることを理解すべきである。いくつかの実施形態においては、ピーク電力チェックルーチン400のいくつかの動作ステップは、省略されることがあり、または他の動作ステップが含められることがあり、それらについては簡略化するためにここでは説明しない。いくつかの実施形態においては、ピーク電力チェックルーチン400の動作ステップは、異なる順序で行っても、および/または変えてもよい。

【0046】

ピーク電力チェック(peak power check、PPC)ルーチン400は、1つまたは複数のメモリダイを含むメモリチップのピーク電力利用量を管理する例示的な方法を提供する。下記の例は、選択されたメモリダイにおけるPPM回路、たとえば、図3におけるNANDフラッシュメモリ100-2のPPM回路202-2について示されている。ただし、この方法を、メモリチップ内の各メモリダイのPPM回路202まで拡大することが可能である。

【0047】

図3および図4を参照すると、ピーク電力チェックルーチン400は、動作ステップS405から開始し、ここで、選択されたメモリダイのPPM回路202は、リセット状態である。リセット状態においては、第1のトランジスタ310および第2の電流経路346は、オフに切り替えられる。アイドル電流I_idleしか、抵抗器320の中を流れない。電流源340の中を流れるプルダウン電流I_{pull_dn}は、アイドル電流I_idleとおおよそ同じである。

【0048】

動作ステップS410においては、PPCルーチン400は、第1のチェックポイント(または第1の段の管理)に入る。

【0049】

動作ステップS415においては、コンタクトパッド204の電位V_padは、第1の所定の電圧V₁と比較される。1つの例においては、第1の所定の電圧V₁は、おおよそ0.5Vとすることができる。電位V_padと第1の所定の電圧V₁との比較は、先に説明した図3における増幅器328と同様の増幅器を使用することによって行うことができる。

【0050】

電位V_padが第1の所定の電圧V₁よりも高い場合、電流源340におけるプルダウン電流I_{pull_dn}、または抵抗器320の中を流れる総電流I_totalは、小さくすること、たとえば、PPOデバイス350によって必要とされるピーク電力に関連する推定ピーク電力電流I_{pp_need}よりも小さくすることができる。さらには、すべてのコンタクトパッド204がダイツーダイ接続部205を通じて同じ電気的電位で保持され得るので、同じメモリチップにおいてはいかなるメモリダイにおいても、ピーク電力動作は1つも行われ得ない。

【0051】

PPCルーチン400は、V_pad>V₁のとき、動作ステップS420に進む。推定ピーク電力電流I_{pp_need}は、電流源340におけるプルダウン電流I_{pull_dn}として設定され得る。動作ステップS425において第1の時間遅延t_{dl_1}を追加した後、PPCルーチン400は、動作ステップS430における第2のチェックポイント(または第2の段の管理)に入る。いくつかの実施形態においては、各メモリダイの第1の時間遅延t_{dl_1}は、異なっていてもよい。異なる第1の時間遅延t_{dl_1}を異なるメモリダイ間で実装すると、PPMシステム200は、メモリチップにおける2つ以上のメモリダイにおいてピーク電力動作が同時に行われることを回避することができる。

【0052】

動作ステップS415において、電位V_padが第1の所定の電圧V₁以下である、すなわち、V_pad≦V₁の場合、コンタクトパッド204の電位V_padがダイツーダイ接続部205を通じて第1の所定の電圧V₁からプルダウンされるように、メモリダイのうちの1つ(選択されたメモリダイとは異なる)によってピーク電力動作が行われ得る。

【0053】

動作ステップS460においては、電位V_padは、第1の所定の電圧V₁よりも低い第2の所定の電圧V₂と比較され得る。1つの例においては、第2の所定の電圧V₂は、0.2V前後とすることができる。電位V_padと第2の所定の電圧V₂との比較は、先に説明した図3における増幅器328と同様の増幅器を使用することによって行うことができる。

【0054】

V_pad≦V₁であるがV_pad≧V₂の場合、PPCルーチン400は、V_padとV₂との比較を繰り返す。V_pad<V₂の場合には、動作ステップS465を行うことができ、ここで、抵抗器320の中を流れる総電流I_totalが、チェックまたは検出され得る。

【0055】

V_pad<V₂の場合、他のメモリダイは、PPCルーチン400を実行しておらず、総電流I_totalをチェックしているということが指示される。そのため、このメモリダイは、動作ステップS465を実行して、総電流I_totalをチェックすることができる。

【0056】

本開示のいくつかの実施形態による総電流I_totalをチェックするための例示的な方法500について、図5において説明する。総電流I_totalをチェックするための方法500が網羅的でなく、他の動作ステップが、同様に、例示の動作ステップのいずれかの前、後、または間に行われることがあることを理解すべきである。いくつかの実施形態においては、方法500のいくつかの動作ステップは、省略されることがあり、または他の動作ステップが含められることがあり、それらについては簡略化するためにここでは説明しない。いくつかの実施形態においては、方法500の動作ステップは、異なる順序で行っても、および/または変えてもよい。

【0057】

図3および図5を参照すると、総電流I_totalをチェックするための方法500は、動作ステップS510から開始し、ここで、コンタクトパッド204の電位V_padが、あらかじめ与えられた電位V₀にクランプされ得るように、第3のトランジスタ332のゲート端子334には、電圧が印加され得る。いくつかの実施形態においては、ゲート端子334に印加される電圧は、あらかじめ与えられた電位V₀に近似し得る。

【0058】

動作ステップS520においては、第1のトランジスタ310は、高レベルの電流I_Hが第1の電源V_dd1から第1のトランジスタ310の中を流れることが可能になるように、強くターンオンされ(すなわち、飽和モードにおいて動作し)得る。第2の電流経路346がイネーブルにされた後、ノード318における電位は、第1の電源V_dd1 306の電圧まで強くプルアップされ得る。抵抗器320がコンタクトパッド204と直列に配置されているので、総電流I_totalは、コンタクトパッド204の中を流れる電流とおおよそ同じである。

【0059】

動作ステップS530においては、抵抗器320にわたる電圧降下ΔVを増幅器328において割り出すことができる。増幅器328の参照電圧V_refを、第1の電源の電圧V_dd1から抵抗器320における予想電圧降下ΔV_expを引いたものにあらかじめ設定すること、すなわち、V_ref=V_dd1-ΔV_expとすることができ、ここで、ノード322の電位は、増幅器328の第2の入力端子326における入力電圧V_inとすることができる。

【0060】

動作ステップS540においては、総電流I_totalは、目標電流I_targetと比較され得る。抵抗Rを有する抵抗器320の場合、目標電流I_targetは、予想電圧降下ΔV_expに関して表すこと、すなわち、I_target=ΔV_exp/Rとすることができる。増幅器328の出力端子330がV_in>V_refを示す場合には、抵抗器320における実際の電圧降下ΔV_actは、予想電圧降下ΔV_expよりも小さく、すなわち、ΔV_act<ΔV_expである。したがって、総電流I_totalは、目標電流I_targetよりも小さい。逆に増幅器328の出力端子330がV_in<V_refを示す場合には、総電流I_totalは、目標電流I_targetよりも大きい。1つの例においては、予想電圧降下ΔV_expは、0.4Vとすることができる。この例においては、抵抗器320の抵抗Rは、おおよそ5Kオームであり、目標電流I_targetは、80μAとすることができる。

【0061】

方法500における動作ステップの後に、総電流I_totalを検出し、目標電流I_targetと比較してもよい。

【0062】

図4に戻って参照すると、動作ステップS470においては、総電流I_totalは、最大電流I_maxから推定ピーク電力電流I_{pp_need}を引いたものと比較され得る。この場合、総電流I_totalとI_max-I_{pp_need}は、上述した方法500の後に比較され得、ただし、目標電流I_targetはI_max-I_{pp_need}と設定される。1つの例においては、最大電流I_maxは、80μAとすることができ、推定ピーク電力電流I_{pp_need}は、20μAとすることができる。

【0063】

I_total<I_max-I_{pp_need}の場合、動作ステップS420を行うことができる。I_total<I_max-I_{pp_need}のとき、推定ピーク電力電流I_{pp_need}によりピーク電力動作を実行すると、総電流I_totalは、最大電流I_maxを超えることはない。

【0064】

I_total≧I_max-I_{pp_need}の場合、動作ステップS475を行うことができる。動作ステップS475においては、PPM回路202は、コンタクトパッド204の電位V_padの立ち上がりエッジをチェックする。電位V_padの立ち上がりエッジが検出された、または所定の最大時間t_maxが経過した場合、動作ステップS410を行うことができる。そうでない場合、PPCルーチン400は、動作ステップS475を繰り返す。

【0065】

PPCルーチン400が動作ステップS430において第2のチェックポイントを通過すると、コンタクトパッド204の電位V_padは、動作ステップS460と同様の動作ステップS435において第2の所定の電圧V₂と再度、比較される。

【0066】

動作ステップS440においては、総電流I_totalは、動作ステップS465と同様に再度、チェックされる。動作ステップS470とは異なって、動作ステップS445においては、総電流I_totalは、最大電流I_maxと比較され得る。動作ステップS420において電流源340におけるプルダウン電流I_{pull_dn}が推定ピーク電力電流I_{pp_need}として設定されているので、動作ステップS440における総電流I_totalは、推定ピーク電力電流I_{pp_need}の成分を含む。言い換えれば、総電流I_totalは、推定ピーク電力電流I_{pp_need}よりも大きくてよい。同様に、総電流I_totalと最大電流I_maxは、図5における方法500の後に比較されてもよく、ただし、目標電流I_targetは最大電流I_maxとして設定され得る。

【0067】

動作ステップS445において総電流I_totalが最大電流I_maxよりも小さいこと、すなわち、I_total<I_maxが決定された場合、ピーク電力動作は、動作ステップS450においてPPOデバイス350によって行われ得る。実際のピーク電力電流I_ppが電流源340の中を流れることができ、すなわち、プルダウン電流は、実際のピーク電力電流とすること、すなわち、I_pull-dn=I_ppとすることができる。電流源340は、実際のピーク電力電流I_ppに基づいて制御信号348を送信することができる。制御信号348を受信した後、PPOデバイス350は、ピーク電力動作を行うことができる。

【0068】

動作ステップS455においては、ピーク電力動作が完了した後、PPM回路202は、第1のトランジスタ310をオフに切り替え、実際のピーク電力電流I_ppを解放することができる。プルダウン電流I_{pull_dn}は、アイドル電流I_idleに戻るように設定され得る。ピーク電力動作を実行しているメモリダイが他にない場合、コンタクトパッド204における電位V_padは、高レベルに(たとえば、第1の所定の電圧V₁よりも高く)駆動させることができる。PPCルーチン400は、動作ステップS405に戻ることができ、PPM回路202は、またリセット状態に戻ることができる。

【0069】

動作ステップS445において、総電流I_totalが最大電流I_max以上である、すなわち、I_total≧I_maxと決定された場合、動作ステップS480を行うことができ、ここで、電流源340におけるプルダウン電流I_{pull_dn}は、アイドル電流I_idleとして設定され得る。

【0070】

動作ステップS475と同様の動作ステップS485においては、PPM回路202は、コンタクトパッド204の電位V_padの立ち上がりエッジが検出され得るか否かをチェックすることができる。電位V_padの立ち上がりエッジが検出された、または所定の最大時間t_maxに達した場合、動作ステップS490、次いで、動作ステップS435を行うことができる。そうでない場合、PPCルーチン400は、動作ステップS485を繰り返す。動作ステップS490においては、第2の時間遅延t_{dl_2}がPPCルーチン400に追加され得る。この場合、第2の時間遅延t_{dl_2}は、メモリダイを同期化解除するための短いランダム遅延とすることができる。

【0071】

電流、たとえば、最大電流I_max、推定ピーク電力電流I_{pp_need}、プルダウン電流I_{pull_dn}、アイドル電流I_idleなどの値が、メモリダイにおける(たとえば、PPOデバイス350によって行われる)ピーク電力動作をサポートする実際の電流からスケールダウンされた値とすることができることを付記する。たとえば、PPM回路202についての80μAの最大電流I_maxは、メモリダイにおいてピーク電力動作を実行するための800mAの最大電流に対応することができる。同様に、PPM回路202についての20μAの推定ピーク電力電流I_{pp_need}および0.1μAのアイドル電流I_idleは、メモリダイにおけるピーク電力動作についての実際の値200mAおよび1mAにそれぞれ対応することができる。

【0072】

チェックすることを含むPPCルーチン400の任意の動作ステップ、たとえば、動作ステップS415、S435、S445、S460、S470、S475、またはS480、2つ以上のチェックするステップが、各動作ステップにおいて行われ得、ここで、時間遅延が、結果の妥当性、再現性を確保するために、2つ以上のチェックするステップ間に構築され得ることを付記する。

【0073】

要約すれば、本開示は、メモリダイにおけるピーク電力管理(PPM)回路を提供する。PPM回路は、並列に配置された第1のトランジスタおよび第2のトランジスタを備え、第1のトランジスタおよび第2のトランジスタはそれぞれ、第1の電源および第2の電源にそれぞれ電気的に接続されているドレイン端子を有する。PPM回路はまた、第1のトランジスタおよび第2のトランジスタのそれぞれのソース端子に電気的に接続されている第1の端子を有する抵抗器を備える。PPM回路は、メモリダイにおいて第1のコンタクトパッドをさらに備え、第1のコンタクトパッドは、ダイツーダイ接続部を通じて異なるメモリダイにおける第2のコンタクトパッドに電気的に接続されている。PPM回路はまた、抵抗器の第2の端子に電気的に接続されているドレイン端子および第1のコンタクトパッドに電気的に接続されているソース端子を含む第3のトランジスタを備える。

【0074】

本開示はまた、1つまたは複数のメモリダイを含むメモリチップのピーク電力管理(PPM)の方法を提供し、1つまたは複数のメモリダイはそれぞれ、ピーク電力管理(PPM)回路を含む。PPMの方法は、メモリチップ内の選択されたメモリダイにおいて第1の段の管理を行うステップと、選択されたメモリダイにおいて第2の段の管理を行うステップとを含む。第1の段の管理を行うステップは、PPM回路内のコンタクトパッドの電位を第1の所定の電圧と比較するステップを含み、コンタクトパッドは、異なるメモリダイの第2のコンタクトパッドと電気的に接続されている。第1の段の管理を行うステップはまた、コンタクトパッドの電位が第1の所定の電圧よりも高いとき、PPM回路内のコンタクトパッドに電気的に接続されている電流源のプルダウン電流を、選択されたメモリダイにおけるピーク電力動作に対応する推定ピーク電力電流に設定するステップを含む。第2の段の管理を行うステップは、コンタクトパッドの電位を第1の所定の電圧よりも低い第2の所定の電圧と比較するステップと、コンタクトパッドの電位が第2の所定の電圧よりも低いとき、PPM回路内のコンタクトパッドに電気的に接続されている抵抗器の中を流れる総電流を、選択されたメモリダイにおいて許容される最大電流と比較するステップとを含む。第2の段の管理を行うステップは、総電流が最大電流よりも小さいとき、選択されたメモリダイにおいてピーク電力動作を行うステップをさらに含む。

【0075】

特定の実施形態の前述の説明により、本開示の一般的性質が非常に完全に明らかになるので、当技術分野の技能の範囲内の知識を適用することによって、他者が、不適当な実験なしに、本開示の一般的概念から逸脱することなく、様々な用途について、そのような特定の実施形態を容易に修正し、および/または適合させることができる。そのため、そのような適合形態および修正形態は、本開示、および本明細書に提示される案内に基づいて、開示の実施形態の均等物の意味および範囲内にあることが意図される。本明細書における言い回しまたは専門用語は、限定ではなく、説明を目的とし、それにより、本明細書の専門用語または言い回しが、本開示および案内に照らして当業者によって解釈されることになることを理解されたい。

【0076】

本開示の実施形態について、指定された機能の実装形態およびその関係を示す機能構築ブロックの助けを得て上記に説明してきた。これらの機能構築ブロックの境界は、説明の便宜上、本明細書に任意に定義されている。指定された機能およびその関係が適切に行われる限り、別の境界が定義されてもよい。

【0077】

発明の概要および要約の項目は、本発明者によって企図される本開示の1つまたは複数の例示的な実施形態を記載していることもあるが、すべてを記載しているとは限らず、したがって、本開示および添付の特許請求の範囲をいかなる形にも限定することを意図するものではない。

【0078】

本開示の幅および範囲は、上述した例示的な実施形態のうちのいずれによっても限定すべきではなく、添付の特許請求の範囲およびそれらの均等物のみにより定義すべきである。

【符号の説明】

【0079】

10 ストレージシステム、NANDストレージシステム、ソリッドステートドライブ(SSD)
15 ホストコンピュータ
20 ホストコントローラ
25、25-1、25-2、25-3、25-n メモリチップ
30、30-1、30-2、30-3、30-n メモリチャネル
40 行デコーダ
50 ページバッファ
60 列デコーダ
70 周辺回路
80 センス増幅器
100、100-1、100-2、100-3、100-n NANDフラッシュメモリ
100-1、100-2、100-3、100-n メモリダイ
101 メモリプレーン
103 メモリブロック
105 周辺領域
200 ピーク電力管理(PPM)システム
202、202-1、202-2、202-3、202-n ピーク電力管理(PPM)回路
204、204-1、204-2、204-3、204-i、204-n コンタクトパッド
205、205-1、205-2 ダイツーダイ接続部
306 第1の電源(V_dd1)
308 第2の電源(V_dd2)
310 第1のトランジスタ
312 ゲート端子
314 第2のトランジスタ
316 ゲート端子
318 ノード
320 抵抗器
322 ノード
324 第1の入力端子
326 第2の入力端子
328 増幅器
330 出力端子
332 第3のトランジスタ
334 ゲート端子
336 第4のトランジスタ
338 ゲート端子
340 電流源
344 第1の電流経路
346 第2の電流経路
348 制御信号
350 ピーク電力動作(PPO)デバイス
400 ピーク電力チェックルーチン
500 方法
t_{dl_1} 第1の時間遅延
t_{dl_2} 第2の時間遅延
t_max 所定の最大時間
I_H 高レベルの電流
I_idle アイドル電流
I_max 最大電流
I_{pp_need} 推定ピーク電力電流
I_{pull_dn} プルダウン電流
I_target 目標電流
I_total 総電流
R 抵抗
V₀ あらかじめ与えられた電位
V₁ 第1の所定の電圧
V₂ 第2の所定の電圧
V_in 入力電圧
V_out 出力電圧
V_pad 電位
V_ref 参照電圧
ΔV_act 実際の電圧降下
ΔV_exp 予想電圧降下

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【手続補正書】

【提出日】2022-01-31

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリダイにおけるピーク電力管理回路であって、
第1の電源から第1の電流を供給するように構成されている第1のトランジスタと、
第2の電源から第2の電流を供給するように構成されている第2のトランジスタであって、前記第1のトランジスタおよび前記第2のトランジスタが第1の端子において接続されている、第2のトランジスタと、
第1のコンタクトパッドであって、異なるメモリダイにおける別のピーク電力管理回路の第2のコンタクトパッドと共有される電気的電位で保持される、第1のコンタクトパッドと、
前記第1の端子および前記第1のコンタクトパッドと直列に接続されている抵抗器と、
第4のトランジスタであって、前記第1のコンタクトパッドから前記第4のトランジスタを通って流れるプルダウン電流を調節するように構成されている、第4のトランジスタと
を備えるピーク電力管理回路。

【請求項2】

前記抵抗器の第2の端子に電気的に接続されている入力端子を含む増幅器
をさらに備える、請求項1に記載のピーク電力管理回路。

【請求項3】

前記増幅器が、比較器である、請求項2に記載のピーク電力管理回路。

【請求項4】

前記第1のトランジスタおよび前記第2のトランジスタが、pチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET: metal oxide semiconductor field effect transistor)である、請求項1に記載のピーク電力管理回路。

【請求項5】

前記第4のトランジスタが、nチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)である、請求項1に記載のピーク電力管理回路。

【請求項6】

前記抵抗器と前記第1のコンタクトパッドとの間に直列に接続され前記抵抗器から前記第1のコンタクトパッドに流れる電流を調節するように構成されている第3のトランジスタ
をさらに備える、請求項1に記載のピーク電力管理回路。

【請求項7】

前記第3のトランジスタが、nチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)である、請求項6に記載のピーク電力管理回路。

【請求項8】

前記第1のコンタクトパッドが、前記異なるメモリダイにおける前記第2のコンタクトパッドにワイヤボンディングにより電気的に接続されている、請求項1に記載のピーク電力管理回路。

【請求項9】

前記第1のコンタクトパッドが、前記異なるメモリダイにおける前記第2のコンタクトパッドにフリップチップボンディングまたはダイツーダイボンディングにより電気的に接続されている、請求項1に記載のピーク電力管理回路。

【請求項10】

前記抵抗器が、前記抵抗器の中を流れる総電流を測定するように構成され、前記総電流が、前記第1の電流と前記第2の電流との和である、請求項1に記載のピーク電力管理回路。

【請求項11】

2つ以上のメモリダイのピーク電力管理(PPM: peak power management)の方法であって、前記2つ以上のメモリダイがそれぞれ、前記2つ以上のメモリダイ間で共有される電気的電位で保持されるコンタクトパッドを有するPPM回路を備え、前記方法が、
前記コンタクトパッドの電位を第1の所定の電圧と比較するステップと、
前記コンタクトパッドの前記電位が前記第1の所定の電圧よりも高いとき、プルダウン電流を推定ピーク電力電流に設定するステップであって、前記推定ピーク電力電流が、選択されたメモリダイにおけるピーク電力動作に対応する、ステップと、
前記選択されたメモリダイにおける前記PPM回路の総電流を前記選択されたメモリダイにおいて許容される最大電流と比較するステップと、
前記総電流が前記最大電流よりも小さいとき、前記選択されたメモリダイにおいて前記ピーク電力動作を行うステップと
を含む方法。

【請求項12】

前記プルダウン電流を前記設定するステップが、前記コンタクトパッドに接続されているトランジスタを通る前記プルダウン電流を調節するステップを含む、請求項11に記載の方法。

【請求項13】

前記総電流を前記最大電流と前記比較するステップが、前記コンタクトパッドに電気的に接続されている抵抗器にわたる電圧降下を測定するステップを含む、請求項11に記載の方法。

【請求項14】

前記プルダウン電流を前記設定するステップの後、時間遅延を追加するステップ
をさらに含み、前記時間遅延が、前記2つ以上のメモリダイ間で異なる、請求項11に記載の方法。

【請求項15】

前記総電流が前記最大電流以上であるとき、前記プルダウン電流をアイドル電流に設定するステップ
をさらに含む、請求項11に記載の方法。

【請求項16】

前記コンタクトパッドの前記電位の立ち上がりエッジが検出されたとき、または所定の最大時間に達したとき、第2の時間遅延を追加するステップ
をさらに含み、前記第2の時間遅延が、前記2つ以上のメモリダイで異なる、請求項15に記載の方法。

【請求項17】

前記コンタクトパッドの前記電位が前記第1の所定の電圧以下であるとき、前記コンタクトパッドの前記電位を、前記第1の所定の電圧よりも低い第2の所定の電圧と比較するステップ
をさらに含む、請求項11に記載の方法。

【請求項18】

前記コンタクトパッドの前記電位が前記第2の所定の電圧よりも低いとき、および前記総電流が前記最大電流から前記推定ピーク電力電流を引いたものよりも小さいとき、前記プルダウン電流を前記推定ピーク電力電流に設定するステップ
をさらに含む、請求項17に記載の方法。

【請求項19】

前記総電流を前記最大電流と前記比較するステップの前に、前記コンタクトパッドの前記電位を前記第1の所定の電圧よりも低い第2の所定の電圧と比較するステップと、
前記コンタクトパッドの前記電位が前記第2の所定の電圧よりも低いとき、前記総電流を前記最大電流と比較するステップと
をさらに含む、請求項11に記載の方法。

【請求項20】

第1のトランジスタおよび第2のトランジスタを通る前記総電流を供給するステップ
をさらに含み、前記供給するステップが、
前記第1のトランジスタおよび第1の電源を通るアイドル電流を供給するステップ、
前記第2のトランジスタおよび第2の電源を通る、前記アイドル電流よりも大きい第2の電流を供給するステップ、ならびに
前記アイドル電流と前記第2の電流との和として前記総電流を供給するステップ
を含む、
請求項11に記載の方法。

【請求項21】

2つ以上のメモリダイを含むメモリチップにおけるピーク電力管理システムであって、
前記2つ以上のメモリダイのそれぞれにおいてピーク電力管理回路を備え、前記ピーク電力管理回路が、
第1の電源から第1の電流を供給するように構成されている第1のトランジスタと、
第2の電源から第2の電流を供給するように構成されている第2のトランジスタであって、前記第1のトランジスタおよび前記第2のトランジスタが第1の端子において接続されている、第2のトランジスタと、
第1のコンタクトパッドであって、異なるメモリダイにおける別のピーク電力管理回路の第2のコンタクトパッドと共有される電気的電位で保持される、第1のコンタクトパッドと、
前記第1の端子および前記第1のコンタクトパッドと直列に接続されている抵抗器と、
第4のトランジスタであって、前記第1のコンタクトパッドから前記第4のトランジスタを通って流れるプルダウン電流を調節するように構成されている、第4のトランジスタと
を備える、
ピーク電力管理システム。

【請求項22】

前記第1のコンタクトパッドを前記第2のコンタクトパッドと電気的に接続するように構成されているダイツーダイ接続部
をさらに備える、請求項21に記載のピーク電力管理システム。

【請求項23】

前記抵抗器の第2の端子に電気的に接続されている入力端子を備える比較器
をさらに備える、請求項21に記載のピーク電力管理システム。

【請求項24】

前記抵抗器と前記第1のコンタクトパッドとの間に直列に接続され前記抵抗器から前記第1のコンタクトパッドに流れる電流を調節するように構成されている第3のトランジスタ
をさらに備える、請求項21に記載のピーク電力管理システム。

【国際調査報告】