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特表2022-553678埋設電源レールを有するＣＦＥＴのための電力供給ネットワーク
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-26
(54)【発明の名称】埋設電源レールを有するＣＦＥＴのための電力供給ネットワーク
(51)【国際特許分類】
H01L 21/82 20060101AFI20221219BHJP
H01L 21/8238 20060101ALI20221219BHJP
H01L 21/3205 20060101ALI20221219BHJP
【ＦＩ】
H01L21/82 L
H01L27/092 F
H01L21/88 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022523084
(86)(22)【出願日】2020-08-20
(85)【翻訳文提出日】2022-04-18
(86)【国際出願番号】 US2020047135
(87)【国際公開番号】W WO2021080673
(87)【国際公開日】2021-04-29
(31)【優先権主張番号】16/659,251
(32)【優先日】2019-10-21
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】リーブマン，ラース
(72)【発明者】
【氏名】スミス，ジェフリー
(72)【発明者】
【氏名】チャネムゲーム，ダニエル
(72)【発明者】
【氏名】デヴィリアーズ，アントン
【テーマコード（参考）】
5F033
5F048
5F064
【Ｆターム（参考）】
5F033HH07
5F033HH08
5F033HH11
5F033HH15
5F033UU05
5F033VV04
5F048AA01
5F048AB02
5F048AB03
5F048AC03
5F048BF02
5F048BF03
5F048BF07
5F048BF12
5F048BG13
5F064AA04
5F064BB07
5F064CC06
5F064CC12
5F064DD22
5F064EE12
5F064EE17
5F064EE23
5F064EE24
5F064EE26
5F064EE32
5F064EE33
5F064EE34
5F064EE36
(57)【要約】
半導体デバイスは、第１の電源レール、第１の電源入力構造、回路、及び第１のミドルオブラインレールを含む。第１の電源レールは、基板上の第１のアイソレーショントレンチ内の第１のレール開口部に形成される。第１の電源入力構造は、半導体デバイスの外部にある電源の第１の端子に接続して電源から電力を受信するように構成される。回路は、第１の電源レールと第１の電源入力構造との間の層によって基板上に形成される。第１のミドルオブラインレールは、回路を形成する層の１つ又は複数によって形成される。第１のミドルオブラインレールは、第１の電源入力構造から第１の電源レールに電力を供給するように構成され、第１の電源レールは、動作のために電力を回路に提供する。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、基板上の第１のアイソレーショントレンチ内の第１のレール開口部に形成される、第１の電源レールと、
前記半導体デバイスの外部にある電源の第１の端子に接続して前記電源から電力を受信するように構成される、第１の電源入力構造と、
前記第１の電源レールと前記第１の電源入力構造との間の層の前記基板上に形成される、回路と、
前記回路を形成する前記層の１つ又は複数によって形成される第１のミドルオブラインレールであって、前記第１のミドルオブラインレールは、前記第１の電源入力構造から前記第１の電源レールに前記電力を供給するように構成され、前記第１の電源レールは、動作のために前記電力を前記回路に提供する、前記第１のミドルオブラインレールと、
を備える、半導体デバイス。
【請求項2】
前記基板上の第２のアイソレーショントレンチ内の第２のレール開口部に形成される第２の電源レールであって、前記第１の電源レールと平行である、前記第２の電源レールと、前記電源の第２の端子に接続し、前記第１の電源入力構造を用いて前記電源から前記電力を受信するように構成される、第２の電源入力構造と、
前記回路を形成する前記層の前記１つ又は複数によって形成される第２のミドルオブラインレールであって、前記第２のミドルオブラインレールは、前記第１のミドルオブラインレールと平行であり、前記第１のミドルオブラインレール及び前記第２のミドルオブラインレールは、前記第１の入力構造及び前記第２の入力構造から前記第１の電源レール及び前記第２の電源レールに前記電力を供給するように構成され、前記第１の電源レール及び前記第２の電源レールは、動作のために前記電力を前記回路に提供する、前記第２のミドルオブラインレールと、
を備える、請求項１に記載の半導体デバイス。
【請求項3】
前記回路が、同一のセル高さを有するセル回路のセル行を含み、前記第１のミドルオブラインレールは、前記セル行に配置される電力タップセル内のセクションを含み、前記電力タップセルは、前記セル回路と同一のセル高さを有する、請求項１に記載の半導体デバイス。
【請求項4】
前記第１のミドルオブラインレールは、セル回路内に接続を形成するために使用される少なくとも層によって形成される、請求項３に記載の半導体デバイス。
【請求項5】
前記回路が、セル回路の複数のセル行を含み、前記第１のミドルオブラインレールは、前記複数のセル行に配置される電力タップセル内のセクションからそれぞれ形成される、請求項３に記載の半導体デバイス。
【請求項6】
前記電力タップセルが、列に整列され、前記それぞれの電力タップセル内の前記セクションは、導電的に接続されて前記第１のミドルオブラインレールを形成する、請求項５に記載の半導体デバイス。
【請求項7】
前記それぞれの電力タップセル内の前記セクションの各セクションは、少なくとも電力ビアによって前記第１の電源レールに接続され、少なくともコンタクトによって金属レールに接続される、請求項５に記載の半導体デバイス。
【請求項8】
前記第１のミドルオブラインレール及び前記第２のミドルオブラインレールは、前記第１の電源レール及び前記第２の電源レールに垂直である、請求項２に記載の半導体デバイス。
【請求項9】
前記回路は、前記基板の表面に垂直な垂直方向に、第２のトランジスタの上に配置される第１のトランジスタを含む、請求項１に記載の半導体デバイス。
【請求項10】
前記第１のミドルオブラインレールは、前記第１のトランジスタにおいてローカルインターコネクトを形成するための第１の層と、前記第２のトランジスタにおいてローカルインターコネクトを形成するための第２の層と、前記第１の層及び前記第２の層を結合するストラップ層と、を含む、請求項９に記載の半導体デバイス。
【請求項11】
半導体デバイスを製造するための方法であって、基板上の第１のアイソレーショントレンチ内の第１のレール開口部に第１の電源レールを形成するステップと、
前記半導体デバイスの外部にある電源の第１の端子に連結して前記電源から電力を受信するための第１の電源入力構造を形成するステップと、
前記第１の電源レールと前記第１の電源入力構造との間の層に回路及び第１のミドルオブラインレールを形成するステップであって、前記第１のミドルオブラインレールは、前記第１の電源入力構造から前記第１の電源レールに前記電力を供給し、前記第１の電源レールは、動作のために前記電力を前記回路に提供する、ステップと、
を含む、方法。
【請求項12】
前記基板上の第２のアイソレーショントレンチ内の第２のレール開口部に、前記第１の電源レールと平行な第２の電源レールを形成するステップと、前記電源の第２の端子に連結して前記電源から前記電力を受信するための第２の電源入力構造を形成するステップと、
前記回路を形成する前記層に第２のミドルオブラインレールを形成するステップであって、前記第２のミドルオブラインレールは、前記第１のミドルオブラインレールと平行であり、前記第１のミドルオブラインレール及び前記第２のミドルオブラインレールは、前記第１の入力構造及び前記第２の入力構造から前記第１の電源レール及び前記第２の電源レールに前記電力を供給し、前記第１の電源レール及び前記第２の電源レールは、動作のために前記電力を前記回路に提供する、ステップと、
を含む、請求項１１に記載の方法。
【請求項13】
前記第１の電源レールと前記第１の電源入力構造との間の層に前記回路及び前記第１のミドルオブラインレールを形成するステップは、セル回路のセル行、及び前記セル回路と同一の高さを有する少なくとも電力タップセルを形成するステップであって、前記電力タップセルは、前記第１のミドルオブラインレールのセクションを含む、ステップ
をさらに含む、請求項１１に記載の方法。
【請求項14】
セル回路内に接続を形成して前記第１のミドルオブラインレールを形成するために使用される、少なくとも層を使用するステップをさらに含む、請求項１３に記載の方法。
【請求項15】
電力タップセルが複数のセル行に配置された、セル回路の前記複数のセル行を形成するステップと、前記電力タップセル内のそれぞれセクションを用いて前記第１のミドルオブラインレールを形成するステップと、
をさらに含む、請求項１３に記載の方法。
【請求項16】
列に整列される前記電力タップセルを形成するステップをさらに含む、請求項１５に記載の方法。
【請求項17】
前記それぞれの電力タップセル内の前記セクションの各セクションは、少なくとも電力ビアによって前記第１の電源レールに接続され、少なくともコンタクトによって金属レールに接続される、請求項１５に記載の方法。
【請求項18】
前記第１のミドルオブラインレール及び前記第２のミドルオブラインレールは、前記第１の電源レール及び前記第２の電源レールに垂直である、請求項１２に記載の方法。
【請求項19】
前記基板の表面に垂直な垂直方向に、第２のトランジスタの上に配置される第１のトランジスタを有する前記回路を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項20】
前記第１のトランジスタにおいてローカルインターコネクトを形成するために使用される第１の層、前記第２のトランジスタにおいてローカルインターコネクトを形成するために使用される第２の層、並びに前記第１の層及び前記第２の層を結合するストラップ層に、前記第１のミドルオブラインレールを形成するステップをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、２０１９年１０月２１日出願の米国非仮出願第１６／６５９，２５１号明細書の利益を主張するものであり、その開示全体が参照により本明細書に組み込まれる。
本出願は、２０１９年１０月２１日出願の米国非仮出願第１６／６５９，２５１号明細書の利益を主張するものであり、その開示全体が参照により本明細書に組み込まれる。
【0002】
本開示では、一般に、半導体デバイス及び製造プロセスに関する実施形態を説明する。
【背景技術】
【0003】
歴史的に、半導体産業では、トランジスタが１つの平面内に作成され、その上に配線／メタライゼーションが形成されるため、トランジスタは２次元（２Ｄ）回路又は２Ｄ製造として特徴付けられている。スケーリングの取り組みにより、２Ｄ回路における単位面積あたりのトランジスタ数は大幅に増大した。従来の２Ｄスケーリングでは投資利益率が急速に低下しているため、半導体産業は、電力性能面積コスト（ＰＰＡＣ）におけるノード間の改善を維持するために、３次元に関心を向けている。トランジスタ密度の改善に垂直軸を利用するための、非常に有望なアプローチは、相補型ＦＥＴ（ＣＦＥＴ）として知られる新しいデバイスアーキテクチャである。ＣＦＥＴアプローチでは、Ｎ型デバイス及びＰ型デバイスを有するロジックセルが本質的に折りたたまれ、共通ゲートを共有しながら、Ｐ型デバイスなどの２つのデバイスのうちの一方が、Ｎ型デバイスなどの２つのデバイスのうちのもう一方のデバイスの上に配置されている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
互いの上面に２つの相補型デバイスを折りたたむこと、並びにＮ型及びＰ型デバイスの間に必要な実質的に横方向の空間を除去することによって、標準セルロジック設計は、デバイス幅ではなく必要な配線トラックの累積幅によりセル高さが制限されるドメインに置かれる。スケーリング限界において、セル高さは４つの配線トラック＋ロバストな電源レールを収容しなければならない。したがって、送電中の電圧降下又は電磁結合の問題を防止するためには２倍幅の電源レールが十分な幅であると仮定されるとき、最小セル高さは６つの配線トラック（６Ｔ）となる。
【0005】
ロバストな電源供給を維持しつつセル高さをさらにスケーリングするために、半導体産業は、埋設電源レール（ＢＰＲ）に関心を寄せている。デバイス平面の下に電源レールを移動させることによって、セル高さを５Ｔ（即ち、シグナリング用の４つの配線トラック＋密集したセル内にラインエンド延長及び先端間の間隔を吸収するための１つの配線トラック）に削減することが可能となる。
【0006】
埋設電源レール（ＢＰＲ）は、トランジスタ同士の３Ｄ積層化を活用して、２Ｄスケーリングの終わりに新たな道を将来に開くことにおいて重要な役割を果たすが、新たな課題として、ＢＰＲに電力を供給する方法が提起されている。デバイス平面の下に位置する電源レールを、デバイス上に位置する電力供給ネットワーク（ＰＤＮ）と接続するには、高さのある電源接続が必要となる。この電源接続は、電流ピンチポイントを生じるリスクがあるため、小さ過ぎてはならず、又は密集したセル配置に干渉するリスクのため、大き過ぎてはならない。
【0007】
上記で概説したように、ＣＦＥＴ及びＢＰＲの利点を実現し、電力をＢＰＲに供給するロバストで低抵抗な手段の必要性をさらに実現する、独自のミドルオブライン電力供給ネットワーク手法が、本開示において提供される。
【課題を解決するための手段】
【0008】
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、第１の電源レール、第１の電源入力構造、回路、及び第１のミドルオブラインレールを含む。第１の電源レールは、基板上の第１のアイソレーショントレンチ内の第１のレール開口部に形成される。第１の電源入力構造は、半導体デバイスの外部にある電源の第１の端子に接続して電源から電力を受信するように構成される。回路は、第１の電源レールと第１の電源入力構造との間の層によって基板上に形成される。第１のミドルオブラインレールは、回路を形成する層の１つ又は複数によって形成される。第１のミドルオブラインレールは、第１の電源入力構造から第１の電源レールに電力を供給するように構成され、第１の電源レールは、動作のために電力を回路に提供する。
【0009】
さらに、いくつかの実施形態では、半導体デバイスは、第２の電源レール、第２の電源入力構造、及び第２のミドルオブラインレールを含む。第２の電源レールは、基板上の第２のアイソレーショントレンチ内の第２のレール開口部に形成される。第２の電源レールは、第１の電源レールと平行である。第２の電源入力構造は、電源の第２の端子に接続し、第１の電源入力構造を用いて電源から電力を受信するように構成される。第２のミドルオブラインレールは、回路を形成する層の１つ又は複数によって形成される。第２のミドルオブラインレールは、第１のミドルオブラインレールと平行であり、第１のミドルオブラインレール及び第２のミドルオブラインレールは、第１の入力構造及び第２の入力構造から第１の電源レール及び第２の電源レールに電力を供給するように構成される。第１の電源レール及び第２の電源レールは、動作のために電力を回路に提供する。
【0010】
いくつかの実施形態では、回路は、同一のセル高さを有するセル回路のセル行を含む。第１のミドルオブラインレールは、セル行に配置される電力タップセル内のセクションを含み、電力タップセルが、セル回路と同一のセル高さを有する。
【0011】
いくつかの実施例では、第１のミドルオブラインレールは、セル回路内に接続を形成するために使用される、少なくとも層によって形成される。
【0012】
ある実施形態では、回路は、セル回路の複数のセル行を含み、第１のミドルオブラインレールは、複数のセル行に配置される電力タップセル内のセクションからそれぞれ形成される。
【0013】
いくつかの実施例では、電力タップセルは、列に整列され、それぞれの電力タップセル内のセクションが、導電的に接続されて第１のミドルオブラインレールを形成する。
【0014】
ある実施例では、それぞれの電力タップセル内のセクションの各セクションが、少なくとも電力ビアによって第１の電源レールに接続され、少なくともコンタクトによって金属レールに接続される。
【0015】
いくつかの実施形態では、第１のミドルオブラインレール及び第２のミドルオブラインレールが、第１の電源レール及び第２の電源レールに垂直である。
【0016】
いくつかの実施例では、回路が、基板の表面に垂直な垂直方向に、第２のトランジスタの上に配置される第１のトランジスタを含む。次いで、ある実施例では、第１のミドルオブラインレールが、第１のトランジスタにおいてローカルインターコネクトを形成するための第１の層と、第２のトランジスタにおいてローカルインターコネクトを形成するための第２の層と、第１の層及び第２の層を結合するストラップ層と、を含む。
【0017】
本開示の態様は、半導体デバイスを製造するための方法も提供する。例えば、埋設電源レールは、基板上のアイソレーショントレンチ内のレール開口部に形成される。埋設電源レールは、実施例ではＢＰＲ電力供給ネットワークを形成する。次いで、アクティブデバイス及びＭＯＬ電力供給ネットワークが形成される。いくつかの実施例では、ＭＯＬ電力供給ネットワークは、ＭＩＬレール及びＭ０レールを含む。ある実施例では、ＭＩＬレールは、トップＬＩ構造と、ボトムＬＩ構造と、トップＬＩ構造及びボトムＬＩ構造を結合するストラップ構造と、を含む。ＭＩＬレールは、ショート電力ビアによってＢＰＲと接続され、ＭＩＬレール及びＭ０レールは、トップＣＤ構造によって接続される。さらに、上部金属層が形成され、異なる金属層の配線を接続するビア構造も形成される。ＵＭＬ電力供給ネットワークは、上部金属層において形成される。ある実施例では、電力入力パッドが、トップ金属層に形成される。
【0018】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことにより、最もよく理解される。業界の標準的な慣行に従って、様々な特徴が一定比率で描かれていないことに留意されたい。実際に、様々な特徴の寸法は、考察を明確にするために任意に拡大又は縮小され得る。
【図面の簡単な説明】
【0019】
【図1】本開示のいくつかの実施形態による、半導体デバイスの図を示す。
【図2】本開示のいくつかの実施形態による、半導体デバイスの上面図を示す。
【図3】本開示のいくつかの実施形態による、電力タップセルの上面図及び断面図を示す。
【図4】本開示のいくつかの実施形態による、電力タップセルの上面図及び断面図を示す。
【図5】本開示のいくつかの実施形態による、ロジックセルの上面図及び断面図を示す。
【図6】本開示のいくつかの実施形態による、プロセスの例を概説するフローチャートを示す。
【発明を実施するための形態】
【0020】
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び構成の特定の例について以下に説明する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。例えば、以下に続く説明における第２の特徴の上方又は上での第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触し得ないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な実施例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは、簡略化及び明確化を目的とするものであり、それ自体、考察される様々な実施形態及び／又は構成間の関係を決定付けるものではない。
【0021】
更に、「下方」、「下の」、「下側」、「上方」、「上側」など、空間的関係を指す用語は、ある要素又は特徴と、別の要素又は特徴との関係を図示のように記述するために、記述を容易にするように本明細書で用いられ得る。空間的関係を指す用語は、図面に示されている向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、向きを変える（９０度回転するか又は他の向きにする）ことができ、本明細書で用いられる空間的関係を指す記述子も同様に適宜解釈され得る。
【0022】
本開示の態様は、埋設電源レール（ＢＰＲ）を用いて回路のための標準セルの高さを減少させ、それによって標準セル及び回路の占有面積を減少させる半導体デバイスを提供する。ＢＰＲは、半導体デバイス内のロジック回路、アナログ回路、メモリ回路などの回路に電力を提供するためのＢＰＲ電力供給ネットワークを形成する。半導体デバイスは、アクティブデバイスのための平面に標準セルと共に配置される複数の電力タップセルをさらに含む。電力タップセルは、半導体デバイスにおいてミドルオブライン（ＭＯＬ）電力供給ネットワーク（ＰＤＮ）を形成する。ＭＯＬ電力供給ネットワークは、ＢＰＲ電力供給ネットワークと上部金属層（ＵＭＬ）電力供給ネットワークとの間に配置される。
【0023】
一般に、半導体デバイスは、Ｍ０～Ｍ７と呼ばれる８つの金属層などの、複数の金属層を含む。いくつかの実施例では、金属層Ｍ０は、一般に標準セル内の接続に使用され、金属層Ｍ１～Ｍ７は、金属層Ｍ０より上にあり、異なるセル間の接続に使用され得る。いくつかの実施形態では、ＭＯＬ電力供給ネットワークは、ＭＯＬ電力供給ネットワークを形成するためのローカルインターコネクト、Ｍ０などの標準セルの１つ又は複数の層を用いて実装される。ＵＭＬ電力供給ネットワークは、金属層Ｍ１～Ｍ７などの上部金属層により形成される。ＭＯＬ電力供給ネットワークは、ＢＰＲ電力供給ネットワークとＵＭＬ電力供給ネットワークとを相互接続する。
【0024】
ＭＯＬ電力供給ネットワークは、ＵＭＬ電力供給ネットワークからＢＰＲ電力供給ネットワークへの電力注入を支援する。例えば、電力は、ＵＭＬ電力供給ネットワークからＭＯＬ電力供給ネットワークへ、且つＭＯＬ電力供給ネットワークからＢＰＲ電力供給ネットワークへ分配される。本開示のいくつかの態様によれば、ＭＯＬ電力供給ネットワークは、電力供給中の過大な抵抗に起因する電流密集及び電力降下を最小化するように構成される。本開示のある態様では、ＭＯＬ電力供給ネットワークは、ＵＭＬ電力供給ネットワークとＢＰＲ電力供給ネットワークとの冗長接続の数を最大化するように構成される。本開示の別の態様では、ＭＯＬ電力供給ネットワークは、ＢＰＲに垂直に配置される中間電力供給レールを形成する。
【0025】
図１は、本開示のいくつかの実施形態による半導体デバイス１００を示す図を示す。半導体デバイス１００は、共に連結される、電源入力構造１０１及び１０２、ＵＭＬ電力供給ネットワーク１１０、ＭＯＬ電力供給ネットワーク１２０、並びにＢＰＲ電力供給ネットワーク１９０を含む。ＭＯＬ電力供給ネットワーク１２０は、ロジック回路、メモリセルなどのアクティブデバイスを形成する層に形成され、ＵＭＬ電力供給ネットワーク１１０からＢＰＲ電力供給ネットワーク１９０への電力注入を支援するように構成される。ＢＰＲ電力供給ネットワーク１９０は、アクティブデバイスに電力を提供するように構成される。いくつかの実施形態では、ロジック回路は、標準セルを用いて実装され、ＭＯＬ電力供給ネットワーク１２０は、複数の電力タップセルによって形成される。電力タップセルは、回路及びレイアウト設計中に標準セルと共にレイアウトに配置され得る。
【0026】
半導体デバイス１００は、任意の適切なデバイス、例えば、半導体チップ（又はダイ）、半導体ウェーハ上に形成された複数の半導体ダイを有する半導体ウェーハ、半導体チップのスタック、パッケージ基板上に組み立てられた１つ又は複数の半導体チップを含む半導体パッケージなどであり得ることに留意されたい。
【0027】
本開示のいくつかの態様によれば、半導体デバイス１００は、ロジック回路、アナログ回路、メモリ回路などのアクティブデバイスを含む。アクティブデバイスは、適当に配置されパターニングされた層に形成される。いくつかの実施形態では、ロジック回路は、標準セルライブラリからのインバータセル、ＮＡＮＤセル、ＮＯＲセルなどの標準セルを使用して実装される。各標準セルは、１つ又は複数の演算を実行するように構成されている。ある実施例では、インバータセルは、論理反転演算を実行するように構成され、したがって、インバータセルは、入力の反転された論理値を有する出力を生成する。例えば、入力がバイナリの論理値「０」を有するとき、出力は、バイナリの論理値「１」を有する。入力がバイナリの論理値「１」を有するとき、出力は、バイナリの論理値「０」を有する。いくつかの実施例では、標準セルの中でもインバータセルが最小のロジックセルであり、実施例では最小面積を占める。電力タップセルは、いくつかの実施形態ではインバータセルと同一のサイズ又はインバータセルよりも小さいサイズを有するように構成される。
【0028】
いくつかの実施例では、電源入力構造１０１及び１０２は、半導体デバイスの外部にある電源（図示せず）から電力を受信するように構成される入力パッドである。例えば、外部電源は、ＶＤＤ端子及びＶＳＳ端子を有する。ＶＤＤは、５Ｖ、３Ｖ、１．５Ｖなどの電源の高電圧レベル側を表すために使用され、ＶＳＳは、実施例ではグラウンドなど、電源の低電圧レベル側を表すために使用される。電源入力構造１０１は、電源のＶＤＤ端子に電気的に連結され、電源入力構造１０２は、電源のＶＳＳ端子に電気的に連結される。いくつかの実施例では、電源入力構造１０１及び１０２はトップ金属層から形成される。
【0029】
ＵＭＬ電力供給ネットワーク１１０は、電力供給ネットワークを形成するために連結される、上部金属層における電気接続を含む。例えば、半導体デバイス１００は、アクティブデバイスより上に金属層Ｍ０～Ｍ７を含み、ＵＭＬ電力供給ネットワーク１１０は、金属層Ｍ７～Ｍ１に形成されるいくつかの配線を含み、異なる金属層内の配線を接続するビア接続を含む。
【0030】
ＢＰＲ電力供給ネットワーク１９０の埋設電源レールは、物理デバイス（例えば、アクティブデバイス、トランジスタ）の下に形成されて、セル長さを低減することを可能にする。例えば、一般に、標準セルライブラリの標準セルは、固定高さ、可変幅のセルとして実現される。固定高さにより、セルを行に配置することができ、自動レイアウト設計のプロセスが容易になる。いくつかの実施例では、行の方向は、東西方向と呼ばれる方向であり、東西方向に垂直な方向は、南北方向と呼ばれる。この命名規則では、Ｍ０には通常、東西方向に走るラインが含まれ、一方、Ｍ１は南北方向に走るラインを有する。後続の金属層は、いくつかの実施例では、先行する金属層に対して垂直に走る。
【0031】
物理デバイスの下に電源レールを埋設することにより、標準セルのセル高さを、電源レールとルーティングトラックの組合せではなく、ルーティングトラック又は信号ラインの数で定義することができる。いくつかの実施例では、セル高さは、たとえ実際のルーティングトラックの数が同じであっても、この概念を組み込むことにより、（電源レールの幅がルーティングトラックラインの幅の２倍又は３倍に等しいと仮定して）６．０～６．５のルーティングトラック（６．５Ｔ）のセル高さから、５．０のルーティングトラックのセル高さに簡単にスケールダウンすることができる。
【0032】
図１の実施例では、ＶＤＤ及びＶＳＳ用の埋設電源レールが交互に平行に配置され、それぞれに東西方向に延びている。いくつかの実施形態では、シャロートレンチアイソレーション（ＳＴＩ）を使用して、アクティブデバイスを分離する。埋設電源レールは、ＳＴＩ内、又はバルクシリコン及びＳＴＩ内のいずれかに一緒に収納されてもよく、埋設電源レールは、アクティブデバイスを形成する層の平面の下に埋設される。いくつかの実施形態では、その全体が参照により本明細書に組み込まれる、２０１８年６月１８日出願の出願人の同時係属中の出願第１６／０１１，３７７号明細書において開示されるように、レール開口部は、ＳＴＩに、且つバルクシリコン内にまで形成されてもよく、そのとき、レール開口部は、銅、コバルト、又はアルミニウム、ルテニウムなどの導電性金属材料で充填されてもよい。
【0033】
いくつかの実施形態では、標準セルの行もまた東西方向にある。電源レールは、ルーティングトラックの幅の約２倍又は３倍など、通常のルーティングトラックよりも比較的広い幅を有し得る。いくつかの実施例では、標準セルの隣接する行を逆方向に配置して、１つの電源レールを共有することができる。例えば、第１の行の標準セルは、南北方向（例えば、北にＶＤＤ、南にＶＳＳ）にあり、第２の行の標準セルは、南北方向（例えば、南にＶＤＤ、北にＶＳＳ）にある。第１の行が第２の行の北にあるとき、ＶＳＳ電源レールは、第１の行及び第２の行の両方の標準セルにＶＳＳを提供し得る。
【0034】
図１の実施例では、電力タップセル１２０は、セル行において標準セルと共に配置される。いくつかの実施例では、複数の電力タップセル１２０がセル行に配置され得ることに留意されたい。
【0035】
本開示のいくつかの態様によれば、電力タップセル１２０は、アクティブデバイスを有するデバイス平面に形成され、デバイス平面より上のＵＭＬ電力供給ネットワーク１１０を、デバイス平面より下に位置するＢＰＲ電力供給ネットワーク１９０とインターフェースするための冗長接続を含む。さらに、電力タップセル１２０は、連続的に結合されたローカルインターコネクトを用いて電流負荷を再分配することを助ける一方で、非常に冗長な接続によって全体抵抗が低下する。
【0036】
具体的には、電力タップセル１２０は、結合されたローカルインターコネクトによって形成されるレール１５０を含み、レール１５０は、結合されたローカルインターコネクト（ＭＬＩ）レール１５０と呼ばれる。実施例では、ＭＬＩレール１５０は、トップローカルインターコネクト（ＬＩ）、ボトムＬＩ、及びトップＬＩをボトムＬＩと固定してトップＬＩをボトムＬＩと連続的に結合するストラップ層から形成される。
【0037】
ＭＬＩレール１５０は、ショート電力ビア構造１６０を用いて埋設電源レールと接続される。図１の実施例では、埋設電源レール１９０が東西方向にあるとき、ＭＬＩレール１５０は、南北方向にある。
【0038】
さらに、電力タップセル１２０は、金属層Ｍ０に形成されるレール１３０を含み、レール１３０は、Ｍ０レール１３０と呼ばれる。Ｍ０レール１３０は、東西方向にある。Ｍ０レール１３０は、例えば、Ｖ０と呼ばれるビアを用いて金属層Ｍ１における配線と接続され、拡散（ＣＤ）構造１４０へのトップコンタクトを用いてＭＬＩレール１５０と接続される。
【0039】
本開示のいくつかの態様によれば、電力タップセル１２０において使用される構成要素は、標準セルを実装するために使用されるいくつかの構成要素と類似であり、したがって、電力タップセル１２０は、アクティブデバイスを製造するのと同一の製造プロセスを用いて製造され得る。ＣＦＥＴアプローチを使用する実施形態では、ロジック標準セルは、Ｎ型デバイス（例えば、Ｎ型金属酸化膜半導体トランジスタ又はＮＭＯＳトランジスタ）、及びＰ型デバイス（Ｐ型金属酸化膜半導体トランジスタ又はＰＭＯＳトランジスタ）を有し、Ｎ型デバイスは、Ｐ型デバイス上に配置されると同時に共通ゲートを共有する。いくつかの実施例では、ＭＬＩレール１５０は、インバータセルのドレイン接続と類似の方式で形成される。インバータセルの場合、Ｎ型デバイス及びＰ型デバイスのドレインが接続されている。実施例では、インバータセルのドレイン接続は、Ｎ型デバイスのドレインへのトップＬＩ、Ｐ型デバイスのドレインへのボトムＬＩ、並びにトップＬＩ及びボトムＬＩのストラップ接続を含む。同様に、ＭＬＩレール１５０のそれぞれが、トップＬＩ、ボトムＬＩ、並びにトップＬＩ及びボトムＬＩを結合するストラップ接続から形成される。
【0040】
いくつかの実施形態では、トップＬＩ及びボトムＬＩのストラップ接続を形成するため、したがってＭＩＬレール１５０を形成するために、追加のマスク及びプロセスが使用され得ることに留意されたい。
【0041】
ＭＩＬレール１５０のトップＬＩ、ボトムＬＩ、及びストラップ接続は、銅、コバルト、又はアルミニウム、ルテニウム、チタン、ドープポリシリコンなどの任意の適当な導電性材料又は導電性材料の組み合わせからそれぞれ形成され得る。
【0042】
標準セルは、いくつかの他の構成要素を使用し得ることに留意されたい。例えば、標準セルは、トール電力ビア構造及びボトムＣＤ構造も含む。ＣＦＥＴのいくつかの実施例では、電力が、電力ビア構造を用いてＢＰＲ１９０からアクティブデバイスに提供される。実施例では、Ｎ型デバイスは、基板の主表面に垂直な垂直方向に、Ｐ型デバイスの上に配置され、埋設電源レール（例えば、ＶＳＳ）は、高出力ビア構造を用いてＮ型デバイスに接続され、埋設電源レール（例えば、ＶＤＤ）は、ショート電力ビア構造を用いてＰ型に接続される。ＣＦＥＴのいくつかの実施例では、金属層Ｍ０は、拡散（ＣＤ）構造へのコンタクトを用いてアクティブデバイスに接続される。実施例では、金属層Ｍ０は、トップＣＤ構造を用いてＮ型デバイスに接続されてもよく、ボトムＣＤ構造を用いてＰ型デバイスに接続されてもよい。一般に、トール電力ビア構造は、ショート電力ビア構造より高い抵抗を有し、ボトムＣＤ構造は、トップＣＤ構造よりも高い抵抗を有する。ＭＯＬ電力供給ネットワーク１２０においてショート電力ビア構造及びトップＣＤ構造を使用することによって、電力供給時の電圧降下が低減され得る。
【0043】
図２は、本開示のいくつかの実施形態による半導体デバイス２００の上面図を示す。半導体デバイス２００は、様々な層のパターンから形成される。ポリシリコン層などのいくつかの層などが、簡単且つ明確にするために図２において省略されていることに留意されたい。
【0044】
図２の実施例において、半導体デバイス２００は、セル行Ａ、セル行Ｂ、及びセル行Ｃと呼ばれる３つのセル行を含む。セル行は、東西方向にあり、同一の高さＨを有する。各セル行は、ロジック標準セル、電力タップセルなどの複数のセルを含む。例えば、セル行Ａは、インバータセル２０１、電力タップセル２２１、並びに他のロジックセル２８１及び２８２を含む。セル行Ｂは、インバータセル２０２、電力タップセル２２２、並びに他のロジックセル２８３及び２８４を含む。セル行Ｃは、インバータセル２０３、電力タップセル２２３、並びに他のロジックセル２８５及び２８６を含む。電力タップセル２２１～２２３は、インバータセルとほぼ同一のフットプリントを占める。
【0045】
図２の実施例では、電力タップセル２２１～２２３は、南北方向に整列され、電力タップセル２２１～２２３のそれぞれが、ミドルオブラインレールのセクションを含み、セクションは、レール内に接続される。例えば、２つのＭＬＩレール２５０及び２５５は、電力タップセル２２１～２２３のそれぞれにおけるセクションを接続することによって形成される。さらに、セル行内のセルは、適当に方向付けられ、セル行Ａ及びセル行Ｂは、（例えばＶＳＳのための）ＢＰＲ２９２を共有し、セル行Ｂ及びセル行Ｃは、（例えばＶＤＤのための）ＢＰＲ２９３を共有する。セル行Ａは、（例えばＶＤＤのための）ＢＰＲ２９１を北方向の隣接行（図示せず）と共有してもよく、セル行Ｃは、（例えばＶＳＳのための）ＢＰＲ２９４を南方向の隣接行（図示せず）と共有してもよいことに留意されたい。
【0046】
図２の実施例では、標準セルの高さは、４つのＭ０レールをサポートし得る。電力タップセル２２１～２２３において、Ｍ０レール２３０は、２つのＭＬＩレール２５０及び２５５とそれぞれ複数の冗長接続を形成してもよく、２つのＭＬＩレール２５０及び２５５をそれぞれＵＭＬ電力供給ネットワーク（図２に図示せず）に連結してもよい。半導体デバイス２００の詳細が、図３～図５を参照して説明される。
【0047】
【0048】
図３の実施例では、ＢＰＲ２９２～２９４は、東西方向に延びるように配置され、ＭＬＩレール２５０及び２５５は、ＢＰＲ２９２～２９４に垂直な、南北方向に配置されている。
【0049】
ＭＬＩレール２５０は、トップＬＩ構造２５１、ストラップ構造２５２、及びボトムＬＩ構造２５３により形成される。ＭＬＩレール２５０は、ショートビア構造２６１によってＢＰＲ２９３に接続される。ＭＩＬレール２５０は、トップＣＤ構造２４１によってＶＤＤのためにＭ０レール２３１に接続される。
【0050】
図３の実施例では、各電力タップセルは、ＶＤＤのためのＭ０レールからＢＰＲへの接続を含む。セル行に配置される電力タップセルが図２に示されるようにして接続されるとき、電力タップセルは、ＢＰＲにわたって電流負荷を再分配することができ、冗長接続は、全体抵抗を低減させ得る。
【0051】
【0052】
図４の実施例では、ＢＰＲ２９１～２９３は、東西方向に延びるように配置され、ＭＬＩレール２５０及び２５５は、ＢＰＲ２９１～２９３に垂直な、南北方向に配置されている。
【0053】
ＭＬＩレール２５５は、トップＬＩ構造２５６、ストラップ構造２５７、及びボトムＬＩ構造２５８により形成される。ＭＬＩレール２５５は、ショートビア構造２６２によってＢＰＲ２９２に接続される。ＭＩＬレール２５５は、トップＣＤ構造２４２によってＶＳＳのためにＭ０レール２３２に接続される。
【0054】
図４の実施例では、各電力タップセルは、ＶＳＳのためのＭ０レールからＢＰＲへの接続を含む。セル行に配置される電力タップセルが図２に示されるように接続されるとき、電力タップセルは、ＢＰＲにわたって電流負荷を再分配することができ、冗長接続は、全体抵抗を低減させ得る。
【0055】
図５は、本開示のいくつかの実施形態による、ロジックセル２８６の上面図５００Ａ及び２つの断面図５００Ｂ及び５００Ｃを示す。断面図５００Ｂは、ＣＦＥＴのソース／ドレイン領域の直線Ｄ－Ｄ’に沿ったものであり、断面図５００Ｃは、ＣＦＥＴのゲート領域の直線Ｅ－Ｅ’に沿ったものである。
【0056】
図５の実施例では、Ｎ型デバイスが、アクティブ構造５９９においてＰ型デバイスの上に形成される。Ｎ型デバイスのソースは、トップＬＩ構造２５９及びトール電力ビア２６５によってＶＳＳのためにＢＰＲ２９４に接続され、Ｐ型デバイスのドレインは、ボトムＬＩ構造２５４及びボトムＣＤ２４５によってＭ０レール２３３に接続される。
【0057】
図６は、半導体デバイス１００、半導体デバイス２００などの半導体デバイスを製造するためのプロセス例を概説するフローチャートを示している。プロセスは、Ｓ６０１から開始し、Ｓ６１０に進行する。
【0058】
Ｓ６１０において、埋設電源レールは、基板上のアイソレーショントレンチ内のレール開口部に形成される。埋設電源レールは、実施例ではＢＰＲ電力供給ネットワークを形成する。
【0059】
Ｓ６２０において、アクティブデバイス及びＭＯＬ電力供給ネットワークが形成される。いくつかの実施例では、ＭＯＬ電力供給ネットワークは、ＭＩＬレール及びＭ０レールを含む。実施例では、ＭＩＬレールは、トップＬＩ構造と、ボトムＬＩ構造と、トップＬＩ構造及びボトムＬＩ構造を結合するストラップ構造と、を含む。ＭＩＬレールは、ショート電力ビアによってＢＰＲと接続され、ＭＩＬレール及びＭ０レールは、トップＣＤ構造によって接続される。
【0060】
Ｓ６３０において、上部金属層が形成され、異なる金属層の配線を接続するビア構造も形成される。ＵＭＬ電力供給ネットワークが、上部金属層において形成される。実施例では、電力入力パッドが、トップ金属層に形成される。その後、プロセスはＳ６９９に進み、終了する。
【0061】
前述の説明では、処理システムの特定のジオメトリ並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について記載してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態で実施されてもよく、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書に開示の実施形態を、添付図面を参照して説明してきた。同様に、説明の目的のため、完全な理解をもたらすために特定の数、材料、及び構成を明らかにしてきた。それにもかかわらず、そのような具体的詳細なしで、実施形態を実施することができる。実質的に同一の機能的構成を有する構成要素は、同様の参照符号によって示され、したがっていかなる冗長な説明も省略される場合がある。
【0062】
様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。記述の順序は、これらの動作が必然的に順序依存であることを示唆するものと解釈されるべきではない。実際、これらの動作は提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行されてもよい。様々な追加動作が実行されてもよく、且つ／又は説明された動作が追加の実施形態では省略されてもよい。
【0063】
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェーハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。したがって、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ任意のそのような層若しくはベース構造並びに層及び／又はベース構造の任意の組合せを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。
【0064】
当業者にはまた、上記で説明した技術の動作に対し多くの変更がなされても依然として本発明の同じ目的を達成できることが理解されよう。そのような変更は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の上述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対する全ての限定は、以下の請求項に示されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】