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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-13
(54)【発明の名称】画像センサを作製するプロセス
(51)【国際特許分類】
H01L 27/146 20060101AFI20230306BHJP
H01L 21/02 20060101ALI20230306BHJP
H01L 21/26 20060101ALI20230306BHJP
【ＦＩ】
H01L27/146 A
H01L27/12 B
H01L21/26 F
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022542040
(86)(22)【出願日】2021-01-14
(85)【翻訳文提出日】2022-09-06
(86)【国際出願番号】 FR2021050059
(87)【国際公開番号】W WO2021144534
(87)【国際公開日】2021-07-22
(31)【優先権主張番号】2000345
(32)【優先日】2020-01-15
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】598054968
【氏名又は名称】ソイテック
【氏名又は名称原語表記】Ｓｏｉｔｅｃ
【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ
(74)【代理人】
【識別番号】100107456
【弁理士】
【氏名又は名称】池田 成人
(74)【代理人】
【識別番号】100162352
【弁理士】
【氏名又は名称】酒巻 順一郎
(74)【代理人】
【識別番号】100123995
【弁理士】
【氏名又は名称】野田 雅一
(72)【発明者】
【氏名】シュヴァルツェンバッハ， ウォルター
(72)【発明者】
【氏名】ヘリソン， デイビッド
(72)【発明者】
【氏名】デルピー， アラン
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AB01
4M118CA02
4M118EA01
4M118FA27
4M118FA28
(57)【要約】
本発明は、画像センサを作製するプロセスに関し、プロセスは、ベース基板（１０）及びピクセル（１１）を備えるアクティブ層を備えるレシーバー基板（１）を準備することであって、各ピクセルはそこで生成された電荷を収集するドープ領域（１２）を備え、レシーバー基板（１）は金属相互接続部がない、準備すること、単結晶半導体層（２０１）の境界を定める弱化ゾーン（２００）を備えるドナー基板（２）を準備すること、ドナー基板（２）をレシーバー基板（１）にボンディングすること、弱化ゾーン（２００）に沿ってドナー基板（２）を取り外して、半導体層（２０１）をレシーバー基板（１）に転写すること、転写された半導体層（２０１）に対して仕上げ処理を実施することを含み、仕上げ処理は、（ｉ）犠牲酸化と、それに続く化学エッチングによる、転写された層の薄化、及び、（ｉｉ）急速アニーリングによる転写された半導体層の平滑化を含む。
【選択図】 図２
【選択図】 図２
【特許請求の範囲】
【請求項1】
画像センサを作製するプロセスであって、ベース基板（１０）及びピクセル（１１）を備えるアクティブ層を備えるレシーバー基板（１）を準備するステップであって、各ピクセルは前記ピクセルで生成された電荷を収集するドープ領域（１２）を備え、前記レシーバー基板（１）は金属相互接続部がない、準備するステップと、
単結晶半導体層（２０１）の境界を定める弱化ゾーン（２００）を備えるドナー基板（２）を準備するステップと、
前記ドナー基板（２）を前記レシーバー基板（１）にボンディングするステップと、
前記弱化ゾーン（２００）に沿って前記ドナー基板（２）を取り外して、前記半導体層（２０１）を前記レシーバー基板（１）に転写するステップと、
前記転写された半導体層（２０１）に対して仕上げ処理を実施するステップと、
を含み、前記仕上げ処理は、（ｉ）犠牲酸化と、それに続く化学エッチングによる、前記転写された層の薄化、及び、（ｉｉ）少なくとも１回の急速アニーリングによる前記転写された半導体層の平滑化を含む、プロセス。
【請求項2】
各急速アニーリングが、前記ピクセル（１１）の前記ドープ領域（１２）からの前記ドーパントの拡散を防止するために制御される、請求項１に記載のプロセス。
【請求項3】
各急速アニーリングが、１５秒と６０秒との間の継続時間の間、１１００℃と１２５０℃との間の温度で実施される、請求項１又は２に記載のプロセス。
【請求項4】
前記犠牲酸化及び前記化学エッチングが、前記転写された単結晶半導体層（２０１）を１０ｎｍと１００ｎｍとの間の厚さまで薄化するために制御される、請求項１～３のいずれか一項に記載のプロセス。
【請求項5】
前記転写された単結晶半導体層（２０１）を薄化する前記化学エッチングが、ウェットエッチング、プラズマドライエッチング、イオンビームドライエッチング、又はクラスタイオンビームドライエッチングによって実施される、請求項１～４のいずれか一項に記載のプロセス。
【請求項6】
前記転写された単結晶半導体層（２０１）の前記仕上げ後に、前記転写された半導体層（２０１）内の又は前記転写された半導体層（２０１）上の前記ピクセルを読み出す読み出し回路の構成要素（２５）の形成をさらに含む、請求項１～５のいずれか一項に記載のプロセス。
【請求項7】
前記転写された単結晶半導体層（２０１）の前記仕上げ後に、前記ピクセル（１１）と前記ピクセル読み出し回路の前記構成要素（２５）との間の相互接続部の形成をさらに含む、請求項６に記載のプロセス。
【請求項8】
原子種を前記ドナー基板（２）に注入することによる前記弱化ゾーン（２００）の形成を含む、請求項１～７のいずれか一項に記載のプロセス。
【請求項9】
前記仕上げ処理が、（ｉ）第１の急速アニーリング、
（ｉｉ）前記転写された層の犠牲酸化による、前記注入に関連する欠陥の除去、
（ｉｉｉ）第２の急速アニーリング、及び、
（ｉｖ）前記転写された層の前記薄化
を連続的に含む、請求項８に記載のプロセス。
【請求項10】
前記ドナー基板（２）が、前記単結晶半導体層（２０１）上に少なくとも１つの電気絶縁層（２３）をさらに備える、請求項１～９のいずれか一項に記載のプロセス。
【請求項11】
前記ドナー基板（２）が、前記単結晶半導体層（２０１）上に少なくとも１つの半導体層（２４）をさらに備える、請求項１～１０のいずれか一項に記載のプロセス。
【請求項12】
前記電気絶縁層（２３）又は前記半導体層（２４）が、それぞれ、前記注入前に、前記ドナー基板上に堆積される、請求項８と組み合わせた請求項１０又は１１に記載のプロセス。
【請求項13】
前記レシーバー基板（１）が、前記アクティブ層上に半導体層（１５）をさらに備える、請求項１～９のいずれか一項に記載のプロセス。
【請求項14】
前記レシーバー基板（１）が、前記アクティブ層上に電気絶縁層（１６）をさらに備える、請求項１～９及び１３のいずれか一項に記載のプロセス。
【請求項15】
各急速アニーリングが、１０℃／秒より高い、好ましくは、５０℃／秒以上の温度ランプアップレートを有する、請求項１～１４のいずれか一項に記載のプロセス。
【請求項16】
前記平滑化が、１０℃／秒より低い温度ランプアップレートを有する熱処理を含まない、請求項１～１５のいずれか一項に記載のプロセス。
【請求項17】
前記平滑化が、前記半導体層（２０１）及び前記レシーバー基板（１）を備える各構造について個々に実施される、請求項１～１６のいずれか一項に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像センサを作製するプロセスに関する。
【背景技術】
【0002】
３次元（３Ｄ）集積化による画像センサの作製は、種々の層を連続的に積層することを含み、種々の層は、特に、フォトダイオードであって、フォトダイオードのそれぞれが画像センサのピクセルを画定する、フォトダイオード、ピクセルを読み出す読み出し回路の構成要素、及び前記構成要素とピクセルとの間の相互接続部を備える。
【0003】
３Ｄ集積化によって形成される画像センサの説明について、例えば［Ｍａｎｓｏｏｒｉａｎ ２００９］に対して参照が行われてもよい。
【0004】
図１は、画像センサを断面図で概略的に示す。
【0005】
前記センサは、
ベース基板１０と、
複数のピクセル１１を備えるアクティブ層であって、各ピクセルは各ピクセルで生成された電荷を収集するのに適するドープ領域１２を備え、ピクセルは、電気的分離トレンチ１３によって互いから分離されている、アクティブ層と、
１つ又は複数の誘電体又は電気絶縁層１４、例えばシリコン窒化物又はシリコン酸化物と、
ピクセル読み出し回路の構成要素２５を備えるシリコン層２２と
を備える。
ベース基板１０と、
複数のピクセル１１を備えるアクティブ層であって、各ピクセルは各ピクセルで生成された電荷を収集するのに適するドープ領域１２を備え、ピクセルは、電気的分離トレンチ１３によって互いから分離されている、アクティブ層と、
１つ又は複数の誘電体又は電気絶縁層１４、例えばシリコン窒化物又はシリコン酸化物と、
ピクセル読み出し回路の構成要素２５を備えるシリコン層２２と
を備える。
【0006】
相互接続部２６は、構成要素２５及びピクセル１１を電気接続するために層１４を通して延びる。
【0007】
しかしながら、３Ｄ集積化プロセスはかなりの制限を有する。そのため、犠牲基板をボンディングし消費する従来のアプローチにおいて、プロセスは、そのような基板を消費するというコストを負担する。例えば、スマートカット（ＳｍａｒｔＣｕｔ）（商標）プロセスを使用する層転写を含むアプローチにおいて、連続ステップの熱履歴は、アクティブゾーン又は前もって形成された構成要素を損傷しないように制御されなければならない。一般的に言えば、そして、文献において入手可能な参考文献によれば、非常に高い熱履歴は、ピクセルで光生成された電荷を収集するように構成されるドープ領域から異常な拡散をもたらす傾向があり、そのことは、前記センサの性能に影響を及ぼす場合がある。同様に、センサの要素間の金属接続部は、非常に高い熱履歴によって損傷される傾向がある。
【0008】
しかしながら、低い熱履歴を有するステップを実施することは、特に、プロセスの継続時間及び／又はコストの観点から不利である場合がある。
【発明の概要】
【0009】
本発明の目的は、付加される層の厚さの制御がＦＤＳＯＩタイプ基板に適合する３Ｄ集積化技術を使用して画像センサを作製するプロセスを設計することであり、そのプロセスは、電荷収集領域及びアモルファスシリコンのドープ層に存在するドーパントの拡散を防止しながら、急速に工業化され且つ安価であることができる。
【0010】
ＳＯＩ（「半導体オン絶縁体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ）」）基板は、例えばシリコンで作られた半導体層を基板上に備える基板であり、電気絶縁層が半導体層と基板との間に挿入されている。ＦＤＳＯＩ（「完全空乏型半導体オン絶縁体（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ）」）基板において、半導体層の厚さは、前記層内に形成されたトランジスタの伝導チャネルの完全空乏を可能にするのに十分に薄い。そのような層は、典型的には、数十ナノメートルの厚さを有する。
【0011】
そのために、本発明は、画像センサを作製するプロセスを提案し、プロセスは、
ベース基板及びピクセルを備えるアクティブ層を備えるレシーバー基板を準備することであって、各ピクセルはピクセルで生成された電荷を収集するドープ領域を備え、前記レシーバー基板は金属相互接続部がない、準備すること、
単結晶半導体層の境界を定める弱化ゾーンを備えるドナー基板を準備すること、
ドナー基板をレシーバー基板にボンディングすること、
弱化ゾーンに沿ってドナー基板を取り外して、半導体層をレシーバー基板に転写すること、
転写された半導体層に対して仕上げ処理を実施すること
を含み、前記仕上げ処理は、（ｉ）犠牲酸化と、それに続く化学エッチングによる、転写された層の薄化、及び、（ｉｉ）少なくとも１回の急速アニールによる転写された半導体層の平滑化を含む。
ベース基板及びピクセルを備えるアクティブ層を備えるレシーバー基板を準備することであって、各ピクセルはピクセルで生成された電荷を収集するドープ領域を備え、前記レシーバー基板は金属相互接続部がない、準備すること、
単結晶半導体層の境界を定める弱化ゾーンを備えるドナー基板を準備すること、
ドナー基板をレシーバー基板にボンディングすること、
弱化ゾーンに沿ってドナー基板を取り外して、半導体層をレシーバー基板に転写すること、
転写された半導体層に対して仕上げ処理を実施すること
を含み、前記仕上げ処理は、（ｉ）犠牲酸化と、それに続く化学エッチングによる、転写された層の薄化、及び、（ｉｉ）少なくとも１回の急速アニールによる転写された半導体層の平滑化を含む。
【0012】
本明細書において「急速アニール（ｒａｐｉｄ ａｎｎｅａｌ）」によって意味されることは、１０℃／秒より高い、好ましくは、５０℃／秒のオーダーの、又はさらにそれより高いレートの温度ランプアップを有する熱処理である。
【0013】
レシーバー基板がドープゾーンのみを備え、金属相互接続部を備えないことは、転写された半導体層を平滑化するために、特定の熱処理を許容可能にするが、前記熱処理は、レシーバー基板内に存在するドーパントの拡散をもたらさないように十分に妥当な熱履歴を有するべきである。本発明で実施されるような急速アニールは、この制約を守る。
【0014】
さらに、制御された化学エッチングは、ターゲット用途について必要とされる厚さの均一性を提供する。厚さのこの均一性は、ＦＤＳＯＩ基板の均一性と同様であり、ＦＤＳＯＩ基板について、均一性の基準は、一方で、１つの及び同じ基板又はウェハ内の転写された層の厚さの変動性であって、ウェハ内変動性は、典型的には、１０Å以下である、変動性によって、及び、他方、異なるウェハ間の転写された層の平均厚さの変動性であって、ウェハ間変動性は、典型的には、せいぜい±２Åのオーダーである、変動性によって表現されてもよい。
【0015】
各急速アニールが、ピクセルのドープ領域からのドーパントの拡散を防止するために制御されるのが特に有利である。
【0016】
そのために、各急速アニールは、１５秒と６０秒との間の継続時間の間、１１００℃と１２５０℃との間の温度で実施されてもよい。
【0017】
幾つかの実施形態において、犠牲酸化及び化学エッチングは、転写された単結晶半導体層を１０ｎｍと１００ｎｍとの間の厚さまで薄化するために制御される。
【0018】
転写された単結晶半導体層を薄化する化学エッチングは、ウェットエッチング、プラズマドライエッチング、イオンビームドライエッチング、又はクラスタイオンビームドライエッチングによって実施されてもよい。
【0019】
幾つかの実施形態において、プロセスは、転写された単結晶半導体層の仕上げ後に、前記転写された半導体層内の又は前記転写された半導体層上のピクセルを読み出す読み出し回路の構成要素の形成をさらに含む。
【0020】
幾つかの実施形態において、プロセスは、転写された単結晶半導体層の仕上げ後に、ピクセルとピクセル読み出し回路の前記構成要素との間の相互接続部の形成をさらに含む。
【0021】
幾つかの実施形態において、プロセスは、原子種をドナー基板に注入することによる弱化層の形成を含む。
【0022】
幾つかの実施形態において、仕上げ処理は、
（ｉ）第１の急速アニーリング、
（ｉｉ）転写された層の犠牲酸化による、注入に関連する欠陥の除去、
（ｉｉｉ）第２の急速アニーリング、及び、
（ｉｖ）転写された層の薄化
を連続的に含む。
（ｉ）第１の急速アニーリング、
（ｉｉ）転写された層の犠牲酸化による、注入に関連する欠陥の除去、
（ｉｉｉ）第２の急速アニーリング、及び、
（ｉｖ）転写された層の薄化
を連続的に含む。
【0023】
幾つかの実施形態において、ドナー基板は、単結晶半導体層上に、テトラエチルオルトシリケート（ＴＥＯＳ）によって好ましくは堆積されたシリコン酸化物層をさらに備える。
【0024】
ドナー基板は、シリコン酸化物層上に１つ又は複数の電気絶縁層又は半導体層（又は、これらのタイプの層の両方の積層体）をさらに備えてもよい。半導体層の場合、ドナー基板は、結晶質又は非晶質、ドープ済み（ｎ＋又はｐ＋）又は未ドープであってもよい。
【0025】
幾つかの実施形態において、シリコン酸化物層、或いは、シリコン酸化物層上に配置された層又は複数の層の積層体は、注入前にドナー基板上に堆積される。
【0026】
幾つかの実施形態において、レシーバー基板は、アクティブ層上に１つ又は複数の電気絶縁層又は半導体層（又は、これらのタイプの層の両方の積層体）をさらに備える。少なくとも１つの電気絶縁層はシリコン酸化物層であり、半導体層は結晶質又は非晶質、ドープ済み（ｎ＋又はｐ＋）又は未ドープであってもよいことが好ましい。
【0027】
各急速アニールが、１０℃／秒より高い、好ましくは、５０℃／秒以上の温度ランプアップレートを有することが特に有利である。
【0028】
平滑化が、１０℃／秒より低い温度ランプアップレートを有する熱処理を含まないことが好ましい。
【0029】
幾つかの実施形態において、平滑化は、半導体層及びレシーバー基板を備える各構造について個々に実施される。
【0030】
本発明のさらなる特徴及び利点は、添付図面を参照して、以下の詳細な説明から明らかになる。
【図面の簡単な説明】
【0031】
【図1】画像センサを断面で概略的に示す図である。
【図2】本発明の一実施形態による画像センサを作製するプロセスにおいて使用される、レシーバー基板及びドナー基板を断面で概略的に示す図である。
【図5】本発明において実施されるような急速アニール及びＦＤＳＯＩ基板の作製中に実施されるような熱処理に続く、リンドープ層を備えるＳＯＩ構造内のリン濃度のＳＩＭＳプロファイルである。 １つの図から次の図へと同一である参照符号は、同一であるか又は同じ機能を実施する要素を示す。 図をより明確にするために、種々の要素は、必ずしも一定比例尺で示されない。
【発明を実施するための形態】
【0032】
本発明は、薄層をドナー基板からレシーバー基板に転写することによって画像センサを作製することを提案する。
【0033】
レシーバー基板は、ベース基板及び複数のピクセルを備えるアクティブ層を備える。
【0034】
ベース基板は、一般に、例えば、シリコンの半導体基板である。前記ベース基板は、画像センサ用の機械的キャリアとして特に働く。
【0035】
アクティブ層は、例えばシリコン又はシリコンゲルマニウムの単結晶半導体層である。
【0036】
ピクセルは、電気的分離トレンチによって互いから分離されている。これらのトレンチは、「ディープトレンチ分離（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）」についての頭文字ＤＴＩ又は「キャパシタディープトレンチ分離（ｃａｐａｃｉｔｏｒ ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）」についての頭文字ＣＤＴＩによって知られている。
【0037】
各ピクセルは、各ピクセルにおいて生成された電荷を収集するのに適したドープ領域を備える。
【0038】
レシーバー基板が、その構成要素間に金属相互接続部を備えないことが特に有利である。
【0039】
そのようなレシーバー基板の作製は、当業者の能力内である。したがって、レシーバー基板を作製するプロセスは、本明細書で詳細に説明されない。
【0040】
ドナー基板は、単結晶半導体薄層の境界を定める弱化ゾーンを備える。幾つかの実施形態において、ドナー基板は、単一単結晶半導体材料からなるバルク基板であってもよい。代替的に、ドナー基板は、少なくとも１つの単結晶半導体層を備える、異なる材料の少なくとも２つの層からなる複合基板であってもよい。単結晶薄層は、シリコンの層又は別の半導体材料の層であってもよい。
【0041】
弱化ゾーンは、水素及び／又はヘリウム原子等の原子種をドナー基板に注入することによって有利には形成される。ドナー基板の所与の深さに弱化ゾーンを形成するために、注入のための用量及びエネルギーを決定することは、当業者の能力内である。注入中に、ドナー基板の表面は、シリコン酸化物（ＳｉＯ２）層等の誘電体層によっておそらくは保護されてもよい。前記層は、その後、例えば選択的エッチングによって取り除かれてもよい。
【0042】
ドナー基板は、その後、レシーバー基板にボンディングされる。幾つかの実施形態において、ボンディングは、シリコン酸化物層等の誘電体層を介して実施されてもよい。
【0043】
ドナー基板の破断は、弱化ゾーンのサイトで始動され、弱化ゾーンに沿うドナー基板の取り外しをもたらす。この取り外しが終了すると、半導体薄層は、レシーバー基板に転写されている。
【0044】
このプロセスは、スマートカット（商標）プロセスとしてよく知られている。
【0045】
レシーバー基板及び半導体薄層を備える最終製品は、本明細書でウェハと呼ばれることになる。
【0046】
転写された半導体薄層は、或る程度の粗さを示すため、必要とされる厚さの均一性を提供しながら、前記層を平滑化するために、仕上げ処理がウェハに対して実施される。
【0047】
アクティブ層からのドーパントの拡散を引き起こすことを回避するために、この全体の仕上げ処理は、ＦＤＳＯＩ基板を作製するために通常実施される熱履歴より低い、妥当な熱履歴を用いて実施される。しかしながら、レシーバー基板が金属を含まないことを考慮すると、長くかかりかつ複雑であるという欠点を有する例えば［Ｓｃｈｗａｒｚｅｎｂａｃｈ ２０１９］で説明されるような低温処理を使用することは必要ない。
【0048】
転写された半導体層についてのターゲット厚さは、１０ｎｍと１００ｎｍとの間であり、プロセスを使用して作製された、各ウェハ内で及び異なるウェハ間で、ターゲット値に対して±５Åの最大変動を有する。均一性のこの基準は、ＦＤＳＯＩ基板の作製のために、一般に必要とされるが、非常に高い熱履歴を有するＦＤＳＯＩ基板の場合、通常の仕上げ処理を用いてターゲット画像センサについて得られることができない。特に、ＦＤＳＯＩ基板のための仕上げ処理は、長くかかる高温平滑化プロセスである「バッチアニール（ｂａｔｃｈ ａｎｎｅａｌ）」プロセスを典型的には含み、「バッチアニール」プロセスは、炉内で有利には実施され、複数の基板が同時に処理されることを可能にする（したがって、用語「バッチ（ｂａｔｃｈ）」）。そのような「バッチアニール」は、数分、一般的には、１５分より長い継続時間の間、１１５０℃と１２００℃との間の温度で典型的には実施される。さらに、炉内の温度ランプアップは、比較的低く、数℃／分のオーダーのランプアップを有し、それは、基板が受ける熱履歴を増加させることに寄与する。この平滑化は、転写された半導体層が、トランジスタの作製に適合する表面粗さのレベルにもたらされることを可能にする。しかしながら、そのような「バッチアニール」が、１つの及び同じウェハ内で、転写された半導体層の厚さの均一性を低下させる作用を有することが立証された。
【0049】
具体的には、本発明で実施される仕上げ処理は、一方で、犠牲酸化と、それに続く化学エッチングによる、転写された層の薄化、及び、他方で、「バッチアニール」の熱履歴より低い熱履歴を提供する１回又は複数回の急速アニーリングによる平滑化を含み、前記熱履歴はピクセルの完全性を維持するのに適する。
【0050】
薄化に関して、処理は、最初に、前記層の表面上に酸化物の薄層を形成するために、転写された層の酸化を含む。この酸化物は、好ましくは、半導体層の材料の熱酸化によって形成され、熱酸化において、転写された半導体層は、酸素及び／又は水蒸気を含む酸化雰囲気内で熱処理を受け、それが、前記層の表面部分が消費されていることをもたらす。この熱酸化の条件（特に、その継続時間、その雰囲気（乾燥又は湿潤）、その圧力、及びその温度）を調整することによって、消費される、転写された層の厚さ、したがって、前記層が薄化される程度を調整することが可能である。前記酸化は、ウェハ内のドーパントの拡散をもたらさないように、１０００℃より低い、好ましくは９５０℃以下の温度で実施される。酸化の継続時間は、形成される酸化物の厚さに従って選択され、その厚さは、転写された層の初期厚さ及び前記層のターゲット厚さに依存する。そのような酸化は、ウェハの１つ又は複数のバッチに対して同時に実施されてもよい。
【0051】
次に、酸化物層で覆われた、転写された層の厚さは、ウェハの表面にわたって分配された或る数のポイントで測定される。そのため、偏光解析又は反射率測定による測定は、半導体層の厚さを与える。
【0052】
その厚さを均一にするために、転写された半導体層に適用される処理を規定するために、偏光解析又は反射率測定によって得られた前記層の厚さのマップが使用される。ウェハ上の種々のポイントで測定された厚さから、半導体層の平均厚さを決定することも可能である。
【0053】
この厚さマップ及び／又はこの平均厚さは、転写された層の１つ又は複数の領域であって、ターゲット厚さに対して過剰な厚さを示し、その結果、転写された半導体層の厚さの均一性を改善するために薄化を受けなければならない、転写された層の１つ又は複数の領域を決定することを可能にする。
【0054】
状況に応じて、関心の均一性は、「ウェハ内（ｉｎｔｒａ－ｗａｆｅｒ）」均一性（すなわち、１つの及び同じ構造の表面にわたる均一性、前記構造は、一般に円形ウェハの形状をとる）、及び／又は、「ウェハ間（ｉｎｔｅｒ－ｗａｆｅｒ）」均一性（すなわち、生産バッチの全てに属する構造の全ての構造間の均一性）であってもよい。
【0055】
ウェハ内均一性の場合、測定された厚さは、所望の最終製品のターゲット厚さと、各ポイントにおいて比較され、前記ターゲット厚さは平均厚さ以下である。この場合、薄化される１つ又は複数の領域は、したがって、半導体層の厚さがターゲット厚さより大きい１つ又は複数の領域であり、１つ又は複数の過剰な厚さは、測定された厚さとターゲット厚さとの差に対応する。したがって、それは、ここでは、ウェハの１つ又は複数の「局在的な（ｌｏｃａｌ）」過剰な厚さの問題である。
【0056】
ウェハ間均一性の場合、種々の測定ポイントで測定された半導体層の厚さの平均は、ターゲット平均厚さと比較される。この場合、薄化されるウェハは、それについて半導体層の平均厚さがターゲット平均厚さより大きいウェハであり、過剰な厚さは、これらの２つの平均厚さの間の差に対応する。したがって、それは、ここでは、ウェハの「全体的な（ｏｖｅｒａｌｌ）」過剰な厚さの問題である。
【0057】
もちろん、これらの均一性必須事項は組み合わされてもよい。
【0058】
１つのウェハ内で局在化された方法でこれらの領域を薄化するために、及び／又は、全体的にウェハを薄化するために、犠牲酸化物層の選択的エッチングが、まず第１に実施される。これのために、層の半導体材料を攻撃することなく、犠牲酸化物をエッチングするのに適するエッチャントが使用される。典型的には、犠牲酸化物層がシリコン酸化物で作られ、転写された層がシリコンで作られる場合、フッ化水素（ＨＦ）酸の溶液が、エッチャントとして使用される。もちろん、当業者は、犠牲酸化物層及び半導体層のそれぞれの材料に従って任意の他の適切なエッチャントを選択することができることになる。
【0059】
犠牲酸化物層が取り除かれると、半導体層自体の化学エッチングが実施される。
【0060】
幾つかの実施形態において、エッチングはウェットエッチング、すなわち、転写された半導体層がエッチング溶液に曝露されるエッチングである。曝露は、前記溶液にウェハを浸漬させることによって、又は、ノズルによってウェハの表面上にエッチング溶液を噴霧することであって、ウェハの他の領域と比べて薄化されなければならない領域にエッチングが局在化されることを可能にすることができる、噴霧することによって達成されてもよい。
【0061】
このエッチングは、周囲温度、すなわち、２０～２５℃のオーダーの温度、又は、より高い温度であるが、ほぼ８０℃より低い温度で実施されてもよい。
【0062】
他の実施形態において、エッチングは、プラズマドライエッチング、イオンビームドライエッチング（又は、ＲＩＥ、「反応性イオンエッチング（ｒｅａｃｔｉｖｅ－ｉｏｎ ｅｔｃｈｉｎｇ）」用のＲＩＥ）、又はクラスタイオンビームドライエッチング（又は、ＧＣＩＢエッチング、「ガスクラスタイオンビーム（ｇａｓ ｃｌｕｓｔｅｒ ｉｏｎ ｂｅａｍ）」用のＧＣＩＢ）であってもよい。これらのステップは、有意な熱履歴を伴わない。
【0063】
これらの種々のタイプのエッチングの実装のパラメータは、転写された半導体層が、全体的に及び／又は局在化された方法で薄化されることを可能にする。
【0064】
ＦＤＳＯＩ基板を薄化し、それを均一にするそのようなプロセス（「バッチアニール」による平滑化によって引き起こされた、転写された半導体層の厚さの均一性の低下を改善する）は、出願人によって出願された仏国特許出願公開第２，９９１，０９９に記載される。
【0065】
平滑化に関して、平滑化は、１つ又は２つの高温ＲＴＡ（「急速熱アニーリング（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）」用のＲＴＡ）によって本発明において実施される。各アニールは、典型的には、１５秒と６０秒との間の継続時間の間、１１００℃と１２５０℃との間の温度で実施され、それは、転写された半導体層の表面における原子の再編成を可能にし、したがって、表面を平滑化する。「バッチアニール」と対照的に、各急速アニーリングは、数十℃／秒のオーダーの急速温度ランプアップを用いて実施される。さらに、「バッチアニール」が、複数のウェハ上で同時に実施されている間、急速アニーリングは、各ウェハ上で個々に実施される。
【0066】
これらの１回又は複数回のアニーリングステップで実施される熱履歴は、ウェハ内でのドーパントの拡散を回避するのに十分に低い。
【0067】
転写された層の最適な表面状態を得るために、プロセスが２つの急速アニーリングステップを含むことが好ましい。
【0068】
そのため、ＦＤＳＯＩ基板を作製する知られているプロセスと違って、本発明で実施される平滑化は、「バッチアニール」を含まない。より一般的には、前記平滑化は、ゆっくりとした熱処理、すなわち、１０℃／秒より小さい温度ランプアップレートを有する熱処理を含まない。したがって、ピクセルの完全性は、平滑化中に維持される。
【0069】
１つの好ましい実施形態によれば、プロセスは、第１の急速アニーリングと第２の急速アニーリングとの間に、及び、２つの急速アニーリングステップが実施されるときの第２の急速アニーリング後に、それぞれ実施される犠牲酸化の２つのステップを含む。第１の犠牲酸化は、転写された層の表面領域を酸化し、その後、前記酸化された領域を取り除くことによって、弱化注入と関係する欠陥を取り除くことを有利には可能にし、一方、転写された層の化学エッチングによって続かれる第２の犠牲酸化は、転写された層をターゲット厚さに均一に薄化することを可能にする。急速アニーリングステップは、前記層の安定性を維持するために、転写された層の薄化前に好ましくは実施される。第１の急速アニーリングを省略することを想定することが可能であることになるが、これは、粗さの低下という犠牲を払うことになる。
【0070】
転写された半導体層の仕上げ後に、この層内の又はこの層上のピクセル読み出し回路の構成要素を作製することが可能である。
【0071】
前記構成要素は、相互接続部によってピクセルにさらに電気接続される。前記相互接続部は、金属で作られてもよいが、転写された半導体層の場合、仕上げ処理後に形成されることを考慮して、それによって損傷される危険を冒さない。
【0072】
画像センサを生産するために、アクティブ層と、読み出し回路の構成要素を備える半導体層との間に１つ又は複数のさらなる半導体層及び／又は電気絶縁層を挿入することが有用であってもよい。
【0073】
これらのさらなる層は、種々の方法で画像センサに集積化されてもよい。
【0074】
一実施形態によれば、前記さらなる層は、ドナー基板のボンディング前にレシーバー基板のアクティブ層上に形成されてもよい。これらの層は、例えば堆積によって形成されてもよい。選択される形成プロセスがどのようなものであれ、形成プロセスは、アクティブ層からドーパントを拡散させる傾向がある熱履歴を伴わない。
【0075】
別の実施形態によれば、前記さらなる層のうちの少なくとも１つのさらなる層は、レシーバー基板のアクティブ層上への堆積によって形成されてもよく、前記さらなる層のうちの少なくとも１つの他のさらなる層は、前記基板のボンディング前に、ドナー基板の単結晶半導体層上への堆積によって形成される。上記で述べたように、レシーバー基板のアクティブ層上へのそれぞれのさらなる層の堆積は、ドーパントの拡散をもたらさないほどに十分に低い熱履歴を用いて実施されなければならない。
【0076】
さらに別の実施形態によれば、前記さらなる層は、ドナー基板上に形成される。前記層が、弱化ゾーンを形成する原子種の注入前の堆積によって形成されることが好ましい。そのため、これらの堆積の熱履歴は、弱化ゾーンに沿うドナー基板の早期破断を引き起こすという危険を冒さない。前記さらなる層が、弱化ゾーンの形成後に堆積される場合、適用される熱履歴は、そのような早期破断を回避するために制限されなければならないことになる。
【0077】
図２は、本発明の一実施形態における、両者のボンディング前のドナー基板及びレシーバー基板の断面略図である。
【0078】
レシーバー基板１は、
ベース基板１０と、
複数のピクセル１１を備えるアクティブ層であって、各ピクセルは、各ピクセルにおいて生成した電荷を収集するのに適したドープ領域１２を備え、ピクセルは電気分離トレンチ１３によって互いから分離される、アクティブ層と、
第１のさらなる層１５、例えば、半導体層と、
第２のさらなる層１６、例えば、電気絶縁層と
を連続的に備える。
ベース基板１０と、
複数のピクセル１１を備えるアクティブ層であって、各ピクセルは、各ピクセルにおいて生成した電荷を収集するのに適したドープ領域１２を備え、ピクセルは電気分離トレンチ１３によって互いから分離される、アクティブ層と、
第１のさらなる層１５、例えば、半導体層と、
第２のさらなる層１６、例えば、電気絶縁層と
を連続的に備える。
【0079】
ドナー基板２は、半導体薄層２０１の境界を定める弱化ゾーン２００を備える。
【0080】
上記で述べたように、層１６、及びおそらくは層１５は、レシーバー基板１の代わりにドナー基板２上に形成されることができる。この場合、関係する各層は、層２０１を用いてレシーバー基板に転写されることを意図される。
【0081】
図３を参照すると、ドナー基板はレシーバー基板にボンディングされ、その後、ドナー基板は、半導体層２０１をレシーバー基板１に転写するために弱化ゾーンに沿って取り外される。
【0082】
概略的に示すように、取り外し後の層２０１の表面Ｓは粗い。
【0083】
したがって、上記で説明した仕上げ処理が実施される。
【0084】
転写された単結晶半導体層がターゲット厚さまで均一に薄化されると、読み出し回路の構成要素２５が、前記層内に又は前記層上に形成される（図４参照）。構成要素２５とピクセル１１との間の相互接続部２６も形成される。
【0085】
図５は、本発明で実施されるような３０秒間の１２００℃での２つの急速アニール（曲線ａ）及びＦＤＳＯＩ基板の作製時に実施されるような５分間の１２００℃での熱処理（「バッチアニール」）（曲線ｂ）に続く、ＳＯＩ構造であって、その表面から、４２ｎｍの厚さを有する未ドープ単結晶シリコン層、１９０ｎｍの厚さを有するシリコン酸化物層、３５００ｎｍの深さまで延在するリンドープシリコン層、及び意図的にドープされないシリコンで作られたベース基板を連続的に含む、ＳＯＩ構造内のリン濃度のＳＩＭＳ（：ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析）プロファイルである。横座標はＳＯＩ構造の表面からの深さ（ｎｍ単位）を与え、縦座標はリン濃度（ａｔ／ｃｍ２単位）を与える。
【0086】
曲線に見られるドープ層とベース基板との間の急峻な移行（実質的に垂直の傾斜）は、急速アニール中にドーパントの拡散が実質的になかったことを示す。逆に、曲線ｂに見られるより緩やかな移行は、ドープ層からベース基板へのドーパントの拡散を示す。
【0087】
したがって、これらの曲線は、ドープ領域に対する従来の熱処理と比較して、１回又は複数回の急速アニールの保護効果を示す。
【0088】
参考文献
[Mansoorian 2009]: Mansoorian, B., and D. Shaver, with Suntharalingam, V. et al., Lin Ping Ang. "A 4-side Tileable Back Illuminated 3D-integrated Mpixel CMOS Image Sensor." Solid-State Circuits Conference - Digest of Technical Papers, 2009. ISSCC 2009. IEEE International. 2009. 38-39, 39a.
[Schwarzenbach 2019]: W. Schwarzenbach et al, "Low Temperature SmartCutTM enables High Density 3D SoC Applications", Proc. ICICDT Conf., 17-19 June 2019 FR 2 991 099
[Mansoorian 2009]: Mansoorian, B., and D. Shaver, with Suntharalingam, V. et al., Lin Ping Ang. "A 4-side Tileable Back Illuminated 3D-integrated Mpixel CMOS Image Sensor." Solid-State Circuits Conference - Digest of Technical Papers, 2009. ISSCC 2009. IEEE International. 2009. 38-39, 39a.
[Schwarzenbach 2019]: W. Schwarzenbach et al, "Low Temperature SmartCutTM enables High Density 3D SoC Applications", Proc. ICICDT Conf., 17-19 June 2019 FR 2 991 099
【図1】
【図2】
【図3】
【図4】
【図5】
【国際調査報告】