特表2023-513080半導体デバイス内潜在的信頼性欠陥識別システム及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-30
(54)【発明の名称】半導体デバイス内潜在的信頼性欠陥識別システム及び方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20230323BHJP
【ＦＩ】
H01L21/66 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022546552
(86)(22)【出願日】2021-01-28
(85)【翻訳文提出日】2022-07-29
(86)【国際出願番号】 US2021015350
(87)【国際公開番号】W WO2021154899
(87)【国際公開日】2021-08-05
(31)【優先権主張番号】62/967,964
(32)【優先日】2020-01-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/151,583
(32)【優先日】2021-01-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】プライス デイビッド ダブリュ
(72)【発明者】
【氏名】ラザート ロバート ジェイ
(72)【発明者】
【氏名】レノックス チェト ブイ
(72)【発明者】
【氏名】カペル ロバート
(72)【発明者】
【氏名】ドンゼラ オレステ
(72)【発明者】
【氏名】シャーマン カラ エル
【テーマコード（参考）】
4M106
【Ｆターム（参考）】
4M106AA01
4M106BA14
4M106CA56
4M106DH44
4M106DJ20
4M106DJ27
4M106DJ28
(57)【要約】
半導体デバイスに内潜在的信頼性欠陥（ＬＲＤ）を識別するシステム及び方法を、１個又は複数個のインライン標本分析ツールから受け取った複数枚のウェハのうち少なくとも幾枚かを対象にして、１個又は複数個のストレス試験ツールで以て一つ又は複数のストレス試験を実行することで、それら複数枚のウェハのうちの合格集合とそれら複数枚のウェハのうちの不合格集合とを判別し、それら複数枚のウェハのうちの不合格集合の少なくとも一部を対象にして信頼性ヒットバック分析を実行し、その信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を判別し、そのＬＲＤを原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を対象にして地理的ヒットバック分析を実行するよう、構成する。
【特許請求の範囲】
【請求項1】
１個又は複数個のインライン標本分析ツールと１個又は複数個のストレス試験ツールとに可通信結合されたコントローラを備え、前記コントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、複数枚のウェハのうち少なくとも幾枚かを対象にして前記１個又は複数個のストレス試験ツールで以て一つ又は複数のストレス試験を実行することで、前記複数枚のウェハのうちの合格集合と前記複数枚のウェハのうちの不合格集合とを判別し、但し前記複数枚のウェハが前記１個又は複数個のインライン標本分析ツールから受け取ったもの、前記複数枚のウェハのうちの各ウェハが複数個の層を有するもの、前記複数個の層のうちの各層が複数個のダイを含むものであり、
前記複数枚のウェハの前記不合格集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行し、
前記信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を判別し、
前記ＬＲＤを原因とする前記１個又は複数個のダイ不合格チェインの前記１個又は複数個の地理的位置を対象にして地理的ヒットバック分析を実行するシステム。
【請求項2】
請求項１に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、前記複数枚のウェハのうち少なくとも幾枚かを特性解明し、
前記特性解明を踏まえ前記複数枚のウェハを対象にして電気的ウェハソーティング（ＥＷＳ）を実行することで、前記複数枚のウェハのうちのＥＷＳ合格集合と前記複数枚のウェハのうちのＥＷＳ不合格集合とを判別し、
前記複数枚のウェハの前記ＥＷＳ合格集合のうち少なくとも一部を対象にして前記一つ又は複数のストレス試験を実行することで、前記複数枚のウェハのうちの前記合格集合と前記複数枚のウェハのうちの前記不合格集合とを判別するシステム。
【請求項3】
請求項２に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、前記複数枚のウェハの前記ＥＷＳ不合格集合のうち少なくとも一部を対象にして歩留まりヒットバック分析を実行し、
前記歩留まりヒットバック分析と前記信頼性ヒットバック分析との組合せにつき分析することで、前記ＬＲＤを原因とするダイ不合格チェインの１個又は複数個の地理的位置を判別するシステム。
【請求項4】
請求項３に記載のシステムであって、前記信頼性ヒットバック分析、前記地理的ヒットバック分析及び前記歩留まりヒットバック分析のうち少なくとも一つにて、前記複数枚のウェハのうちのあるウェハに備わる複数個の層を表す画像の併合集合上に、エンドオブライン（ＥＯＬ）ソート歩留まりマップを重ね合わせることによって、ヒットバック分析マップを生成するシステムであり、前記ヒットバック分析マップがオーバレイ閾値を含み、前記オーバレイ閾値が、インライン標本分析ツールを勘案するよう且つＬＲＤフォルスポジティブ判別の統計確率を低減するよう選定されるシステム。
【請求項5】
請求項４に記載のシステムであって、前記ＥＯＬソート歩留まりマップが前記１個又は複数個のダイ不合格チェインを含み、前記ヒットバック分析マップが１個又は複数個の欠陥を含み、前記１個又は複数個のダイ不合格チェインのうち少なくとも幾つかのダイ不合格チェインをある精選された統計確率で以て引き起こすものであると、前記１個又は複数個の欠陥のうち少なくとも幾つかの欠陥につき判別されたときに、前記複数枚のウェハのうちのあるウェハが前記ＥＷＳに不合格となるシステム。
【請求項6】
請求項３に記載のシステムであって、前記歩留まりヒットバック分析と前記信頼性ヒットバック分析との前記組合せにつき、ビットマップ分析及びブロックチェイン不良分析のうち少なくとも一方で以て分析するシステム。
【請求項7】
請求項１に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、前記ＬＲＤを含む１枚又は複数枚の欠陥画像を生成する、並びに
前記ＬＲＤを含む一つ又は複数の統計的表現を生成する、
のうち少なくとも一方を行うシステム。
【請求項8】
請求項７に記載のシステムであって、更に、前記コントローラに可通信結合された１個又は複数個のユーザインタフェースを備え、前記１個又は複数個のユーザインタフェースが、前記ＬＲＤを含む前記１枚又は複数枚の欠陥画像並びに前記ＬＲＤを含む前記一つ又は複数の統計的表現のうち少なくとも一方を表示するよう構成されているシステム。
【請求項9】
請求項７に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、１個又は複数個の半導体作成ツールに関し一通り又は複数通りの調整事項を決定し、但し前記一通り又は複数通りの調整事項を、前記ＬＲＤを含む前記１枚又は複数枚の欠陥画像並びに前記ＬＲＤを含む前記一つ又は複数の統計的表現のうち少なくとも一方についてのレビューを踏まえ決定するシステム。
【請求項10】
請求項９に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、前記決定された一つ又は複数の調整事項に基づき１個又は複数個の制御信号を生成するシステム。
【請求項11】
請求項１０に記載のシステムであって、前記コントローラが、前記プログラム命令を実行するよう構成された前記１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、前記１個又は複数個の制御信号を、前記１個又は複数個の半導体作成ツールに、フィードフォワードループ及びフィードバックループのうち少なくとも一方を介し供給するシステム。
【請求項12】
請求項１に記載のシステムであって、前記１個又は複数個のインライン標本分析ツールが、検査ツール及び計量ツールのうち少なくとも一方を備えるシステム。
【請求項13】
請求項１に記載のシステムであって、前記１個又は複数個のストレス試験ツールが、バーンイン前電気試験ツール及びバーンイン後電気試験ツールのうち少なくとも一方を含むシステム。
【請求項14】
請求項１３に記載のシステムであって、前記１個又は複数個のストレス試験ツールが、前記複数枚のウェハのうち少なくとも幾枚かを加熱する、前記複数枚のウェハのうち少なくとも幾枚かを除熱する、並びに前記複数枚のウェハのうち少なくとも幾枚かを不適正電圧にて動作させる、のうち少なくとも一つを行うよう構成されているシステム。
【請求項15】
複数枚のウェハのうち少なくとも幾枚かを対象にして１個又は複数個のストレス試験ツールで以て一つ又は複数のストレス試験を実行することで、前記複数枚のウェハのうちの合格集合と前記複数枚のウェハのうちの不合格集合とを判別し、但し前記複数枚のウェハを１個又は複数個のインライン標本分析ツールから受け取ったもの、前記複数枚のウェハのうちの各ウェハを複数個の層を有するもの、前記複数個の層のうちの各層を複数個のダイを含むものとし、前記複数枚のウェハの前記不合格集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行し、
前記信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を判別し、
前記ＬＲＤを原因とする前記１個又は複数個のダイ不合格チェインの前記１個又は複数個の地理的位置を対象にして地理的ヒットバック分析を実行する方法。
【請求項16】
請求項１５に記載の方法であって、更に、前記１個又は複数個のインライン標本分析ツールから受け取った前記複数枚のウェハのうち少なくとも幾枚かを特性解明し、
前記特性解明を踏まえ前記複数枚のウェハを対象にして電気的ウェハソーティング（ＥＷＳ）を実行することで、前記複数枚のウェハのうちのＥＷＳ合格集合と前記複数枚のウェハのうちのＥＷＳ不合格集合とを判別し、
前記複数枚のウェハの前記ＥＷＳ合格集合のうち少なくとも一部を対象にして前記一つ又は複数のストレス試験を実行することで、前記複数枚のウェハのうちの前記合格集合と前記複数枚のウェハのうちの前記不合格集合とを判別する方法。
【請求項17】
請求項１６に記載の方法であって、更に、前記複数枚のウェハの前記ＥＷＳ不合格集合のうち少なくとも一部を対象にして歩留まりヒットバック分析を実行し、
前記歩留まりヒットバック分析と前記信頼性ヒットバック分析との組合せにつき分析することで、前記ＬＲＤを原因とするダイ不合格チェインの１個又は複数個の地理的位置を判別する方法。
【請求項18】
請求項１７に記載の方法であって、前記信頼性ヒットバック分析、前記地理的ヒットバック分析及び前記歩留まりヒットバック分析のうち少なくとも一つにて、前記複数枚のウェハのうちのあるウェハに備わる複数個の層を表す画像の併合集合上に、エンドオブライン（ＥＯＬ）ソート歩留まりマップを重ね合わせることによって、ヒットバック分析マップを生成する方法であり、前記ヒットバック分析マップがオーバレイ閾値を含み、前記オーバレイ閾値が、インライン標本分析ツールを勘案するよう且つＬＲＤフォルスポジティブ判別の統計確率を低減するよう選定される方法。
【請求項19】
請求項１８に記載の方法であって、前記ＥＯＬソート歩留まりマップが前記１個又は複数個のダイ不合格チェインを含み、前記ヒットバック分析マップが１個又は複数個の欠陥を含み、前記１個又は複数個のダイ不合格チェインのうち少なくとも幾つかのダイ不合格チェインをある精選された統計確率で以て引き起こすものであると、前記１個又は複数個の欠陥のうち少なくとも幾つかの欠陥につき判別されたときに、前記複数枚のウェハのうちのあるウェハが前記ＥＷＳに不合格となる方法。
【請求項20】
請求項１７に記載の方法であって、前記歩留まりヒットバック分析と前記信頼性ヒットバック分析との前記組合せにつき、ビットマップ分析及びブロックチェイン不良分析のうち少なくとも一方で以て分析する方法。
【請求項21】
請求項１５に記載の方法であって、更に、前記ＬＲＤを含む１枚又は複数枚の欠陥画像を生成する、並びに
前記ＬＲＤを含む一つ又は複数の統計的表現を生成する、
のうち少なくとも一方を行う方法。
【請求項22】
請求項２１に記載の方法であって、前記ＬＲＤを含む前記１枚又は複数枚の欠陥画像並びに前記ＬＲＤを含む前記一つ又は複数の統計的表現のうち少なくとも一方を１個又は複数個のユーザインタフェース上に表示させる方法。
【請求項23】
請求項２１に記載の方法であって、更に、１個又は複数個の半導体作成ツールに関し一通り又は複数通りの調整事項を決定する方法であり、前記一つ又は複数の調整事項を、前記ＬＲＤを含む前記１枚又は複数枚の欠陥画像並びに前記ＬＲＤを含む前記一つ又は複数の統計的表現のうち少なくとも一方についてのレビューを踏まえ決定する方法。
【請求項24】
請求項２３に記載の方法であって、更に、前記決定された一つ又は複数の調整事項に基づき１個又は複数個の制御信号を生成する方法。
【請求項25】
請求項２４に記載の方法であって、更に、前記１個又は複数個の制御信号を、前記１個又は複数個の半導体作成ツールに、フィードフォワードループ及びフィードバックループのうち少なくとも一方を介し供給する方法。
【請求項26】
請求項１５に記載の方法であって、前記１個又は複数個のインライン標本分析ツールを、検査ツール及び計量ツールのうち少なくとも一方を備えるものとする方法。
【請求項27】
請求項１５に記載の方法であって、前記１個又は複数個のストレス試験ツールを、バーンイン前電気試験ツール及びバーンイン後電気試験ツールのうち少なくとも一方を含むものとする方法。
【請求項28】
請求項２７に記載の方法であって、前記１個又は複数個のストレス試験ツールを、前記複数枚のウェハのうち少なくとも幾枚かを加熱する、前記複数枚のウェハのうち少なくとも幾枚かを除熱する、並びに前記複数枚のウェハのうち少なくとも幾枚かを不適正電圧にて動作させる、のうち少なくとも一つを行うよう構成されたものとする方法。
【請求項29】
１個又は複数個のインライン標本分析ツールと、１個又は複数個のストレス試験ツールと、
前記１個又は複数個のインライン標本分析ツールと前記１個又は複数個のストレス試験ツールとに可通信結合されたコントローラと、を備え、前記コントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従い前記１個又は複数個のプロセッサが、
複数枚のウェハのうち少なくとも幾枚かを対象にして前記１個又は複数個のストレス試験ツールで以て一つ又は複数のストレス試験を実行することで、前記複数枚のウェハのうちの合格集合と前記複数枚のウェハのうちの不合格集合とを判別し、但し前記複数枚のウェハが前記１個又は複数個のインライン標本分析ツールから受け取ったもの、前記複数枚のウェハのうちの各ウェハが複数個の層を有するもの、前記複数個の層のうちの各層が複数個のダイを含むものであり、
前記複数枚のウェハの前記不合格集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行し、
前記信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を判別し、
前記ＬＲＤを原因とする前記１個又は複数個のダイ不合格チェインの前記１個又は複数個の地理的位置を対象にして地理的ヒットバック分析を実行するシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本件開示は総じて半導体デバイスに関し、より具体的には、半導体デバイス内潜在的信頼性欠陥識別システム及び方法に関する。
【背景技術】
【0002】
［関連出願への相互参照］
本願では、２０２０年１月３０日付米国仮特許出願第６２／９６７９６４号に基づき米国特許法第１１９条（ｅ）の規定による利益を主張し、その暫定特許出願の全容を参照により本願に繰り入れる。
本願では、２０２０年１月３０日付米国仮特許出願第６２／９６７９６４号に基づき米国特許法第１１９条（ｅ）の規定による利益を主張し、その暫定特許出願の全容を参照により本願に繰り入れる。
【0003】
半導体デバイスの作成に際しては、通常、機能するデバイスを形成するのに数百個又は数千個の処理工程が必要となる。それら処理工程の途上で、様々な検査及び／又は計量計測を実行することで、それらデバイス上の欠陥を識別し及び／又は様々なパラメタを監視することができる。また、電気的試験を実行することで、そのデバイスの機能性を確認し又は評価することができる。しかしながら、検出される欠陥及び計量誤差のなかには、デバイス不良を明瞭に指し示す点で大変有意なものがあるが、より些少な変動でも、それらの作業環境への暴露後にそのデバイスの初期信頼性不良が引き起こされることがある。半導体デバイスのリスク回避型ユーザ、例えば自動車、軍事、航空機及び医用アプリケーションでは、現在のＰＰＭ(parts-per-million)レベルを超え、ＰＰＢ(parts-per-billion)域内の不良率を期待し始めている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１０７６１１２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
自動車、軍事、航空機及び医用アプリケーションにおける半導体デバイスの需要が増加し続けていることからすれば、信頼性欠陥を認識し制御することがそうした産業的要請を満たす上で鍵となる。従って、信頼性欠陥検出システム及び方法を提供することが望ましい。
【課題を解決するための手段】
【0006】
本件開示の１個又は複数個の実施形態に係るシステムが開示される。ある例証的実施形態に係るシステムは、１個又は複数個のインライン標本分析ツールと１個又は複数個のストレス試験ツールとに可通信結合された、コントローラを有する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、複数枚のウェハのうち少なくとも幾枚かを対象にしてその１個又は複数個のストレス試験ツールで以て一通り又は複数通りのストレス試験(stress test)を実行することで、それら複数枚のウェハのうちの合格集合(passing set)とそれら複数枚のウェハのうちの不合格集合(failing set)とを判別する。また、ある例証的実施形態では、それら複数枚のウェハが、その１個又は複数個のインライン標本分析ツールから受け取ったものとされる。また、ある例証的実施形態では、それら複数枚のウェハのうちの各ウェハが、複数個の層を有するものとされる。また、ある例証的実施形態では、それら複数個の層のうちの各層が、複数個のダイを含むものとされる。また、ある例証的実施形態は、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、それら複数枚のウェハのうち不合格集合の少なくとも一部を対象にして信頼性ヒットバック分析(reliability hit-back analysis)を実行する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、その信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ:latent reliability defect）を原因とする１個又は複数個のダイ不合格チェイン(die fail chain)の１個又は複数個の地理的位置(geographic location)を判別する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、そのＬＲＤを原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を対象にして地理的ヒットバック分析(geographic hit-back analysis)を実行する。
【0007】
本件開示の１個又は複数個の実施形態に係る方法が開示される。ある例証的実施形態に係る方法によれば、これに限られるものではないが、複数枚のウェハのうち少なくとも幾枚かを対象にして１個又は複数個のストレス試験ツールで以て一通り又は複数通りのストレス試験を実行することで、それら複数枚のウェハのうちの合格集合とそれら複数枚のウェハのうちの不合格集合とを、判別することができる。また、ある例証的実施形態では、それら複数枚のウェハが、１個又は複数個のインライン標本分析ツールから受け取ったものとされる。また、ある例証的実施形態では、それら複数枚のウェハのうちの各ウェハが、複数個の層を有するものとされる。また、ある例証的実施形態では、それら複数個の層のうちの各層が、複数個のダイを含むものとされる。また、ある例証的実施形態に係る方法によれば、これに限られるものではないが、それら複数枚のウェハの不合格集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行することができる。また、ある例証的実施形態に係る方法によれば、これに限られるものではないが、その信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を、判別することができる。また、ある例証的実施形態に係る方法によれば、これに限られるものではないが、そのＬＲＤを原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を対象にして、地理的ヒットバック分析を実行することができる。
【0008】
本件開示の１個又は複数個の実施形態に係るシステムが開示される。ある例証的実施形態に係るシステムは１個又は複数個のインライン標本分析ツールを有する。また、ある例証的実施形態に係るシステムは１個又は複数個のストレス試験ツールを有する。また、ある例証的実施形態に係るシステムは、それら１個又は複数個のインライン標本分析ツール並びに１個又は複数個のストレス試験ツールに可通信結合された、コントローラを有する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、複数枚のウェハのうち少なくとも幾枚かを対象にしてその１個又は複数個のストレス試験ツールで以て一通り又は複数通りのストレス試験を実行することで、それら複数枚のウェハのうちの合格集合とそれら複数枚のウェハのうちの不合格集合とを判別する。また、ある例証的実施形態では、それら複数枚のウェハが、その１個又は複数個のインライン標本分析ツールから受け取ったものとされる。また、ある例証的実施形態では、それら複数枚のウェハのうちの各ウェハが、複数個の層を有するものとされる。また、ある例証的実施形態では、それら複数個の層のうちの各層が、複数個のダイを含むものとされる。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、それら複数枚のウェハの不合格集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、その信頼性ヒットバック分析につき分析することで、１個又は複数個の潜在的信頼性欠陥（ＬＲＤ）を原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を判別する。また、ある例証的実施形態では、そのコントローラが、プログラム命令を実行するよう構成された１個又は複数個のプロセッサを有し、それらプログラム命令に従いその１個又は複数個のプロセッサが、そのＬＲＤを原因とする１個又は複数個のダイ不合格チェインの１個又は複数個の地理的位置を対象にして地理的ヒットバック分析を実行する。
【0009】
理解し得るように、前掲の概略記述及び後掲の詳細記述は共に専ら例示的且つ説明的なものであり、特許請求の範囲記載の発明を必ずしも限定するものではない。添付図面は、本明細書に組み込まれてその一部分を構成し、本発明の諸実施形態を描出し、概略記述と相俟ち本発明の諸原理を説明する役目を有している。
【0010】
本件技術分野に習熟した者（いわゆる当業者）であれば、以下の添付図面を参照することによって、本件開示の数多な長所をより良好に理解できよう。
【図面の簡単な説明】
【0011】
【図1A】本件開示の１個又は複数個の実施形態に係る潜在的信頼性欠陥（ＬＲＤ）識別システムのブロック図である。
【図1B】本件開示の１個又は複数個の実施形態に係るＬＲＤ識別システムのブロック図である。
【図2A】本件開示の１個又は複数個の実施形態に係りウェハの複数層に関するインライン欠陥検査結果の概念図である。
【図2B】本件開示の１個又は複数個の実施形態に係るウェハ用エンドオブライン（ＥＯＬ）ソート歩留まりマップ(sort yield map)の概念図である。
【図2C】本件開示の１個又は複数個の実施形態に係りウェハの複数層におけるインライン欠陥検査結果とエンドオブライン（ＥＯＬ）ソート歩留まりマップとに基づく欠陥集合体(aggregation)向けヒットバック分析の概念図である。
【図3】本件開示の１個又は複数個の実施形態に係りオーバレイ閾値と欠陥ヒット総数との関係を描出するプロット図である。
【図4】本件開示の１個又は複数個の実施形態に係るＬＲＤ識別方法にて実行される諸ステップを描出するフロー図である。
【図5A】本件開示の１個又は複数個の実施形態に係るＬＲＤ識別システム５００の概念図である。
【図5B】本件開示の１個又は複数個の実施形態に係りウェハ上で観測されたＬＲＤの描写図である。
【図5C】本件開示の１個又は複数個の実施形態に係りウェハ上で観測されたＬＲＤの種類とＬＲＤ種類の頻度との関係を描出する棒グラフである。
【図6】本件開示の１個又は複数個の実施形態に係るＬＲＤ識別システム及び方法を利用する方法にて実行される諸ステップを描出するフロー図である。
【発明を実施するための形態】
【0012】
以下、添付図面に描かれ開示されている主題を詳細に参照する。本件開示は、ある種の実施形態及びその具体的諸特徴との関連で具体的に図示及び記述されている。本願中で説明されている諸実施形態は限定ではなく例証であると捉えられるべきである。いわゆる当業者には直ちに察せられるべきことに、本件開示の神髄及び技術的範囲から離隔することなく形態及び細部に様々な改変及び修正を施すことができる。
【0013】
本件開示の諸実施形態は、半導体デバイス内潜在的信頼性欠陥（ＬＲＤ）識別システム及び方法を指向している。具体的には、本件開示の諸実施形態は、これに限られるものではないが半導体デバイスを初めとするデバイスのベースライン製造プロセスにおけるＬＲＤ源を識別することを、指向している。本件開示のある種の実施形態は、製造／試験時不良をもたらすことや動作時の即時デバイス不良につながることがないけれども作業環境での使用時にその動作中のデバイスの初期不良につながりかねないＬＲＤを、検出することを指向している。
【0014】
製造プロセス中に発生する欠陥は、現場にあるデバイスの性能に対し広範な影響を及ぼしうる。例えば「キラー」欠陥は即時デバイス不良をもたらしうるものである一方、多くのマイナーな欠陥は、そのデバイス寿命全体を通じそのデバイスの性能にほとんど又は全く影響を及ぼしえない。しかしながら、欠陥分類のなかには、本願にて潜在的信頼性欠陥（ＬＲＤ）（或いは本件開示に鑑み信頼性欠陥又は潜在的欠陥）と称されているもの、即ち製造／試験時不良につながることや動作時の即時デバイス不良につながることがないけれども作業環境での使用時にその動作中のデバイスの初期不良につながりかねないものがある。ＬＲＤは、エクスカージョンのない公称条件にて動作している製造ライン内の欠陥機構により発生しうるものである。ＬＲＤは歩留まり制限性(yield-limiting)でないので、旧来のｅテスト(e-test)及びベースラインパレート法では識別されず又は識別することができない。
【0015】
なお、本件開示の目的上、「ＬＲＤ」により単一の潜在的信頼性欠陥を表すことも複数個の潜在的信頼性欠陥を表すこともある。また、これも本件開示の目的上、語「製造(manufacturing)プロセス」及び「作成(fabrication)プロセス」を等価と見なすことができ、それらの語それぞれの変形語（例．「製造ライン」及び「作成ライン」等）もそうである。
【0016】
様々な戦略を利用し、半導体デバイスの作成ＬＲＤベースラインパレートに基づきデバイス信頼性を監視又は制御することができる。それら様々な戦略により、作成プロセスにて、チップ複雑度及びサイズに依存しつつもＰＰＭ(parts-per-million)レベルのベースライン信頼性欠陥制御を達成することが可能となる。上級半導体作成産業（例．自動車、軍事、航空機及び医用産業）での昨今の要請はＰＰＢ(parts-per-billion)制御レベルであり、改善された信頼性不良源識別システム及び方法が求められている。
【0017】
戦略の一種に、エンドオブライン（ＥＯＬ）信頼性試験が、バーンインその他のストレス試験の併用により補完されるものがあろう。半導体デバイスメーカは、現在、ＥＯＬ電気的信頼性試験をバーンインその他のストレス試験と併用することで、電気的信頼性即ち（「ｒｅｌ」）パレートを生成している。この方法論は、主に、ｅテストで収集できる情報の種類により制限される。即ち、不良機構識別により得られる参考情報が、通常は、その不良（例．「タイプ１不良」又は「単一ビット不良」）の電気的特性のみとなる。これによりその源泉への手がかりがもたらされうるものの、往々にして、根本原因についての十分有用な情報がその半導体作成プロセスにもたらされず、エンジニアリング改善研究に対し効果的な指針を与えることができない。実際のところ、ＥＯＬ信頼性試験をバーンインその他のストレス試験との併用で補完するやり方は、多くの場合、（例．外的機構例えば欠陥ではなく）固有欠陥の源泉を識別するため、並びに（例．不良を判別し又はその根本原因識別を行えるようにするのではなく）信頼性率を定量するために、用いられている。
【0018】
例えば、ダイの電気的試験を実行することで、そのダイの一側面又は複数側面の機能を、信頼性分析に関するデータとして評価することができる。加えて、バーンインその他のストレス試験はその製造プロセス中の何れの時点でも実行することができ、そのなかには、これに限られるものではないがバーンイン前電気的ウェハソート及び最終試験（例．ｅテスト）や、バーンイン後電気的試験を含めることができる。電気的試験工程にて不合格となった半導体デバイスを、他の合格した半導体デバイスから仕分けることができる。例えば、ダイ又はウェハをそのサプライチェインから排除（例．廃棄）することや、更なる試験に備えフラグ付けすることができる。
【0019】
とはいえ、電気的試験のみでは、コスト及びスループット目標を保持しつつ厳格な信頼性基準を充足させるのに十分な情報を、提供することができない。例えば、バーンイン後電気的試験では、そのダイがほぼ最終状態であるため、ダイの機能についての正確な分析を行うことができるが、コスト、所要時間、或いは長期信頼性問題が入り込む可能性からすれば、大規模なそれは現実的であり得ない。また例えば、何れの生産工程での電気的試験であれ、全面的又は部分的な不良が既に現れているデバイスを識別するのに適した合格／不合格情報をもたらしはしても、後刻不良となりうるデバイス（例．潜在的欠陥を有しているデバイス）を識別するのに適したものとはなりえない。また例えば、電気的試験を用い各ダイを全面的に特性解明することは、多くの場合非現実的であり、またときとして不可能であるので、抜け落ちがその電気的試験にて生じることとなる。例えば、ある具体的な回路レイアウトにて理論的に発生しうる欠陥ではあるが電気的試験を用い検出することができず、「完全」な試験戦略で以てしても検出できない欠陥、といったものが存在しうる。なお、各ダイの全側面を全面的に特性解明することはコスト効率的でも非現実的でもないため、選択されている試験戦略が、他の点で「完全」な、或いは他の点で最適化されている試験戦略から、かけ離れたものになることがある。例えば、これに限られるものではないが、ある特定の回路の試験不能エリア、試験するのが困難たりうるアナログ回路（例．高電圧アナログ回路）、或いは厄介な複数部分同時又は順次駆動が必要であろう回路が原因で、不完全な試験カバレッジが生じることがある。本件開示の目的上、語「試験カバレッジ」を用いることで、試験戦略の性能を評価するのに用いられる指標を広範に記述することができる。
【0020】
別種の戦略に、標準的なインライン欠陥ベースラインパレート方法論を、信頼性問題を引き起こす欠陥が歩留まり制限性欠陥即ち（「歩留まり」）パレートと同一又は類似なものである、という推論と結合させるものがあろう。半導体デバイスメーカでは、歩留まり制限性欠陥に関するインライン欠陥ベースラインパレートを生成する。この情報は、欠陥ドリブンな（外的）信頼性不良の源泉が歩留まり制限性不良に比例する、との仮定下で信頼性研究に用いることができる。この手法の難点の一つは、その潜在的信頼性欠陥パレートが、ほとんど確実に、相対度数及び優先度の双方で歩留まり制限性パレートとは異なるものになることである。この不確定性は、その信頼性パレート（即ちｒｅｌパレート）を用い歩留まりパレートをバイアスすることで、部分的に減退させることができる。とはいえ、注記されることに、ＬＲＤのなかには、歩留まり制限性欠陥と相関しないものがある。加えて注記されることに、多くのＬＲＤはその歩留まり制限性欠陥に係る狭いサイズ域内でのみ形成されるのであり、そのサイズがデバイス又はテクノロジ固有であることが多い。
【0021】
別種の戦略に、フィールド信頼性リターンの物理的不良分析（ＰＦＡ）を含むものがあろう。自動車用半導体デバイスメーカでは、通常、フィールド信頼性リターンのＰＦＡが必要とされる。例えば、それらフィールド信頼性リターンには、一次部品サプライヤからのもの、自動車ＯＥＭでのアセンブリからのもの、或いはエンドコンシューマからの保証フィールドリターンがあろう。それらフィールド信頼性リターンでは、インライン信頼性源の有用パレートを生成するのに十分な情報を提供することができない。例えば、不良のＰＰＭ数が小さすぎて、一握りのフィールドリターンからそのベースライン信頼性パレートについての包括的理解に至るのが難しいため、統計的有意性の欠如となることがある。また例えば、フィールドリターンによりもたらされうる情報が、その不良デバイスが製造された時点における半導体作成プロセスの信頼性問題を反映したものであるため、その製造と観測との間に（例．潜在的には年単位のものを含め）顕著な遅延が潜在的に発生する。総じて、ＰＦＡは高価であり、時間浪費的であり、及び／又は、しばしば無結論的又は不正確となる。
【0022】
なお、提示されている諸戦略の制限の一つに、そのＬＲＤの活性化プロセスにより、或いはそのＰＦＡ遅延プロセスに発する二次的損傷により、その不良の根本原因が破壊される、というものがある。
【0023】
理解し得るように、「潜在的欠陥」、「信頼性欠陥」、「潜在的信頼性欠陥」即ちＬＲＤ等といったラベルは、本願では専ら例証目的で用いられているので、限定として解されるべきではない。更に、本願に記載されており欠陥の具体的種類（例．潜在的欠陥、信頼性欠陥、ＬＲＤ等）に関連付けられている欠陥依拠信頼性判別及び制御例も、専ら例証目的で提示されているので、限定として解されるべきではない。寧ろ、一般に、それら様々な欠陥依拠信頼性予測方法論を用いることで、その欠陥を記述するのに用いられているラベルの如何によらず、あらゆる種類の欠陥又は複数種類の欠陥を識別することができる。
【0024】
【0025】
【0026】
一実施形態に係るシステム１００は少なくとも１個の検査ツール１０２（例．インライン標本分析ツール）を有しており、それにより、標本１０４の１個又は複数個の層内の欠陥を検出することができる。本システム１００には、一般に、どのような個数又は種類の検査ツール１０２でも設けることができる。検査ツール１０２の一例は、何らかの光源からの光による標本１０４の取り調べを踏まえ欠陥を検出するよう構成された光学検査ツールであり、これに限られるものではないがレーザ光源、ランプ光源、Ｘ線源、広帯域プラズマ光源等の光源によるものであろう。検査ツール１０２のもう一つの例は、１本又は複数本のビームによる標本１０４の取り調べを踏まえ欠陥を検出するよう構成されたビーム式検査ツールであり、これに限られるものではないが電子ビーム、イオンビーム、中性ビーム等のビームによるものであろう。例えば、その検査ツール１０２を、透過型電子顕微鏡（ＴＥＭ）又は走査型電子顕微鏡（ＳＥＭ）を有するものとすることができる。なお、本件開示の目的上、その少なくとも１個の検査ツール１０２を、単一の検査ツール１０２とすることも一群の検査ツール１０２の表象とすることもできる。
【0027】
また、ある実施形態では、標本１０４が複数枚のウェハのうちのある１枚のウェハとされ、その複数枚のウェハのうちの各ウェハが複数個の層を有するものとされる。また、ある実施形態では、それら複数個の層それぞれが、複数個のダイを含むものとされる。また、ある実施形態では、それら複数個のダイそれぞれが、複数個のブロックを含むものとされる。本件開示の目的上、欠陥のことを、設計特性に対する作成層又は層内パターンの何らかの偏差のこと、例えばこれに限られるものではないが物理的、機械的、化学的又は光学的特性に対するそれのことであると、考えることができる。更に、欠陥が、ダイ又はその上のフィーチャに比しどのようなサイズを有していてもよい。即ち、欠陥がダイより小さくても（例．１個又は複数個のパターン化フィーチャのスケールでも）、ダイより大きくても（例．ウェハスケールのスクラッチ又はパターンの一部分であっても）よい。欠陥の一例は、パターニング前後での標本層の厚み又は組成の偏差であろう。欠陥の別例に、パターン化フィーチャのサイズ、形状、向き又は位置の偏差があろう。欠陥の別例に、これに限られるものではないが隣接構造間ブリッジ（又はその欠如）、ピット又はホール等、リソグラフィ及び／又はエッチング工程に係る不備があろう。欠陥の別例に、これに限られるものではないがスクラッチ、チップ等、標本１０４の損傷部分があろう。例えば、その欠陥のひどさ（例．スクラッチの長さ、ピットの深さ、その欠陥の規模又は極性の計測結果等）が重要でありうるので、考慮に入れるとよい。欠陥の別例に、標本１０４に入り込んだ外来粒子があろう。従って、理解し得るように、本件開示中の欠陥例は、専ら例証目的で提示されたものであるので、限定として解されるべきではない。
【0028】
また、一実施形態に係るシステム１００は少なくとも１個の計量ツール１０６（例．インライン標本分析ツール）を有しており、それにより、標本１０４又はそれに備わる１個又は複数個の層の一通り又は複数通りの特性を計測することができる。例えば、計量ツール１０６により、これに限られるものではないが層厚、層組成、限界寸法（ＣＤ）、オーバレイ、リソグラフィ処理パラメタ（例．リソグラフィ工程における照明の強度又は照射量）等といった特性を解明することができる。この構成の計量ツール１０６によれば、その標本１０４、その標本１０４に備わる１個又は複数個の層、或いはその標本１０４に備わる１個又は複数個のダイの作成についての情報であり、最終作成デバイスに係る信頼性問題につながりかねない欠陥が製造される確率に関連しうる情報を、提供することができる。なお、本件開示の目的上、その少なくとも１個の計量ツール１０６を、単一の計量ツール１０６とすることも一群の計量ツール１０６の表象とすることもできる。
【0029】
また、一実施形態に係るシステム１００は、製造されたデバイスのうち一部分又は複数部分の機能を試験する少なくとも１個のストレス試験ツール１０８を有している。本システム１００には、どのような個数又は種類のストレス試験ツール１０８を組み込むこともでき、それにより、作成されたデバイスの一部分又は複数部分の特性をその製造サイクルの任意時点にて解明、例えば試験、検査等することができる。そのストレス試験ツール１０８の一例は、これに限られるものではないがバーンイン前電気試験ツール又はバーンイン後電気試験ツールであって、標本１０４を加熱するよう構成されたもの（例．オーブンその他の熱源）、標本１０４を除熱するよう構成されたもの（例．フリーザその他の冷熱源）、標本１０４を不適正電圧にて動作させるよう構成されたもの（例．電源）等であろう。
【0030】
一実施形態に係るシステム１００はコントローラ１１０を有している。コントローラ１１０は、メモリ１１４（例．記憶媒体、メモリデバイス等）上で保持されているプログラム命令を実行するよう構成されている１個又は複数個のプロセッサ１１２を、有するものとすることができる。更に、コントローラ１１０を、これに限られるものではないが検査ツール１０２、計量ツール１０６、ストレス試験ツール１０８等を初め、本システム１００の構成部材の何れにも可通信結合させることができる。
【0031】
この構成によれば、コントローラ１１０に備わる１個又は複数個のプロセッサ１１２により、本件開示の随所に記載されている様々なプロセスステップのうち何れを実行することもできる。例えば、コントローラ１１０に備わる１個又は複数個のプロセッサ１１２を、１個又は複数個の重要層(critical layer)を対象とした高感度欠陥検査で以て複数枚のウェハのうち１枚又は複数枚のウェハを特性解明する、その１枚又は複数枚のウェハに備わる１個又は複数個の重要層を対象とした高感度欠陥検査によるその特性解明を踏まえそれら複数枚のウェハを対象にして電気的ウェハソーティング（ＥＷＳ）を実行する、そのＥＷＳに不合格となったウェハの集合のうち少なくとも一部を対象にしてヒットバック分析を実行する、そのＥＷＳに合格したウェハの集合のうち少なくとも一部を対象にして一通り又は複数通りのストレス試験を実行する、そのＥＷＳに合格し且つその一通り又は複数通りのストレス試験に供されたウェハの集合のうち少なくとも一部を試験する、そのＥＷＳに合格し且つその一通り又は複数通りのストレス試験に不合格となったウェハの集合のうち少なくとも一部を対象にして信頼性ヒットバック分析を実行する、それらヒットバック分析及び信頼性ヒットバック分析の組合せにつき分析することでＬＲＤを原因とする不良の地理的位置を判別する、そのＬＲＤを原因とする不良の地理的位置を対象にして地理的ヒットバック分析を実行する、そのＬＲＤを含む１枚又は複数枚の欠陥画像を生成する、及び／又は、そのＬＲＤの一通り又は複数通りの統計的表現を生成する、のうち１個又は複数個を実行するよう、構成することができる。
【0032】
コントローラ１１０に備わる１個又は複数個のプロセッサ１１２のなかには、本件技術分野で既知なあらゆるプロセッサ又は処理素子を含めることができる。本件開示の目的上、語「プロセッサ」や「処理素子」は、１個又は複数個の処理又は論理素子を有するあらゆるデバイス（例．１個又は複数個のマイクロプロセッサデバイス、１個又は複数個の用途特化集積回路（ＡＳＩＣ）デバイス、１個又は複数個のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は１個又は複数個のディジタル信号プロセッサ（ＤＳＰ））が包括されるよう、広く定義することができる。その意味で、この１個又は複数個のプロセッサ１１２のなかには、アルゴリズム及び／又は命令群（例．メモリ内に格納されているプログラム命令群）を実行するよう構成されたあらゆるデバイスを含めることができる。ある実施形態によれば、その１個又は複数個のプロセッサ１１２を、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、イメージコンピュータ、並列プロセッサ、ネットワーク接続されたコンピュータその他の何らかのコンピュータシステムであって、然るべく構成されたプログラムを実行することで本件開示の随所に記載の如く本システム１００を動作させ又はそれと連係動作するよう構成されたもので以て、体現することができる。
【0033】
メモリ１１４のなかには、連携している１個又は複数個のプロセッサ１１２にて実行可能なプログラム命令群を格納するのに適し本件技術分野で既知な、あらゆる格納媒体を含めることができる。例えば、そのメモリ１１４のなかに非一時的記憶媒体を含めることができる。また例えば、そのメモリ１１４のなかに、これに限られるものではないがリードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気又は光学記憶デバイス（例．ディスク）、磁気テープ、固体ドライブ等を含めることができる。更に注記されることに、そのメモリ１１４を、１個又は複数個のプロセッサ１１２と共に共通コントローラハウジング内に収容することができる。ある実施形態によれば、そのメモリ１１４を、１個又は複数個のプロセッサ１１２及びコントローラ１１０の物理的居所に対し遠隔配置することができる。例えば、コントローラ１１０に備わる１個又は複数個のプロセッサ１１２が、ネットワーク（例．インターネット、イントラネット等）を介しアクセス可能なリモートメモリ（例．サーバ）にアクセスするようにしてもよい。
【0034】
ある実施形態では、ユーザインタフェース１１６がコントローラ１１０に可通信結合される。ある実施形態によれば、そのユーザインタフェース１１６のなかに、これに限られるものではないが１台又は複数台のデスクトップ、ラップトップ、タブレット等を含めることができる。また、ある実施形態では、そのユーザインタフェース１１６がディスプレイを有するものとされ、それを用い本システム１００のデータがユーザ向けに表示される。ユーザインタフェース１１６のディスプレイのなかには、本件技術分野で既知なあらゆるディスプレイを含めることができる。そのディスプレイの例としては、これに限られるものではないが液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）式ディスプレイ、ＣＲＴディスプレイ等があろう。いわゆる当業者には認識されるべきことに、ユーザインタフェース１１６との統合が可能なディスプレイデバイスは皆、本件開示における実装に適している。また、ある実施形態によれば、ユーザが、ユーザ向けに表示されたデータに応じ、そのユーザインタフェース１１６に備わるユーザ入力デバイスを介し、選択事項及び／又は命令を入力することができる。
【0035】
ある実施形態に係るシステム１００は、少なくとも１個の半導体製造ツール又は半導体作成ツール１１８を有する。例えば、その半導体作成ツール１１８のなかに、これに限られるものではないがエッチャ、スキャナ、ステッパ、クリーナ等を初め、本件技術分野で既知なあらゆるツールを含めることができる。作成プロセスにおいては、標本（例．半導体ウェハ等）の表面上に散在する複数個のダイを作成すること、またデバイス構成部材を形成する素材からなる複数個のパターン化層が各ダイに備わるようにすることができる。各パターン化層は、素材堆積、リソグラフィ、エッチングによる注目パターンの生成、及び／又は、１個又は複数個の露出工程（例．スキャナ、ステッパ等により実行されるそれ）を初め、一連の工程を通じ半導体作成ツール１１８により生成することができる。なお、本件開示の目的上、この少なくとも１個の半導体作成ツール１１８を、単一の半導体作成ツール１１８とすることも一群の半導体作成ツール１１８の表象とすることもできる。
【0036】
また、ある実施形態では、それらダイ内の注目諸層に係る１個又は複数個の処理工程（例．リソグラフィ、エッチング等）の後に、インライン標本分析ツール（例．検査ツール１０２又は計量ツール１０６）の何らかの組合せを用い、ＬＲＤが識別される。この場合、その製造プロセスの諸段階における欠陥検出のことを、インライン欠陥検出と呼ぶことができる。
【0037】
なお、図１Ａに描かれている実施形態及び図１Ｂに描かれている実施形態を、本件開示の目的上、別々なシステム１００又は同一システム１００の諸部分と考えることができる。加えて注記されることに、図１Ａに描かれているシステム１００内の諸部材並びに図１Ｂに描かれているに描かれているシステム１００内の諸部材を、直接通信させてもよいし、コントローラ１１０を介し通信させてもよい。
【0038】
【0039】
欠陥制限性歩留まりパレートに関する上級的な歩留まり依拠ヒットバック分析方法論及びプロセスにおいては、不良を引き起こすインライン源泉に対しＥＯＬ歩留まり不良が関連付けされる。多くの場合、物理的欠陥の断面ＴＥＭ確認の態で、ＥＯＬ歩留まり不良によりＰＦＡが案内される。その上で、その物理的位置が、インライン学習との関連付けのためインライン欠陥位置に重ね合わされる。多くの場合、この分析は、歩留まり不良に関する明瞭な因果関係をもたらすけれども低速であり（例．１週間当たり数ダースのオーダ）、ＴＥＭにて所在特定し又は撮像することが難しい欠陥モードに対しては盲目となりかねない。
【0040】
欠陥制限性歩留まりパレートに関する上級的な歩留まり依拠ヒットバック分析方法論及びプロセスにおいては、そのＥＯＬ電気的不良位置がインライン欠陥データに対し直に重ね合わされる。例えば、上級的な論理設計方法及び分析ツールにより、不良が起きそうな「チェイン」位置へと電気的不良を局在化させることができる。加えて、上級的なテクノロジにより、純粋に設計レイアウトに基づき、潜在的チェイン位置不良へとインライン検査を案内することが可能となる。
【0041】
図２Ａに描かれている通り、これに限られるものではないが検査ツール１０２、計量ツール１０６等を初め本システム１００の何らかの構成部材により、標本１０４の１個又は複数個の層２０２（例．図２Ａ中の描写では３個の層２０２）内で、様々な欠陥２００を検出することができる。
【0042】
図２Ｂに描かれている通り、標本１０４の１個又は複数個の層２０２内にて検出される様々な欠陥２００に加え、ＥＯＬソート歩留まりマップ２０４により、その標本１０４上にあり１個又は複数個のダイ不合格チェイン２０８が内在している１個又は複数個の位置２０６につき、参考情報を提供することができる。
【0043】
図２Ｃに描かれている通り、１個又は複数個の欠陥２００が内在する１個又は複数個の層２０２と、１個又は複数個のダイ不合格チェイン２０８を伴う１個又は複数個の位置２０６を含むＥＯＬソート歩留まりマップ２０４とを、その標本１０４の単一上面図内に全ての検出済欠陥をまとめたヒットバック分析マップ２１０として、グラフィカルに表現することができる。そのヒットバック分析マップ２１０においては、潜在的ダイ不合格チェイン２０８がインライン検査結果と重ね合わされ、１個又は複数個のミス個所２１２及び／又は１個又は複数個のヒット個所２１４が判別される。例えば、その１個又は複数個の欠陥２００が重ならず、及び／又は、統計確率的にその１個又は複数個のダイ不合格チェイン２０８を引き起こすとは判別されないものを、ミス個所２１２とする。また例えば、その１個又は複数個の欠陥２００が重なり、及び／又は、ある精選された統計確率で以てその１個又は複数個のダイ不合格チェイン２０８を引き起こすと判別されるものを、ヒット個所２１４とする。
【0044】
なお、その１個又は複数個のミス個所２１２及び／又はその１個又は複数個のヒット個所２１４を、その１個又は複数個のダイ不合格チェイン２０８をもとにあるエリアにより表現することができる。例えば、そのエリアに、その不良範囲内の欠陥がある精選された百分率機会で以てそのダイ不合格チェインを引き起こす閾値（例．ミクロン（μｍ）単位）を、表示することができる。なお、その１個又は複数個のミス個所２１２及び／又はその１個又は複数個のヒット個所２１４に備わりうる特性には、これに限られるものではないが膜又は層厚、膜組成、ウェハ平坦度、ウェハトポグラフィ、抵抗率、局所応力計測値又は限界寸法計測値等の特性であって、ホットスポット、即ち付加的な欠陥が起きそうな或いは信頼性がとりわけ影響を受けうる空間的パターンを、示しうるものがある。
【0045】
図３には、本件開示の１個又は複数個の実施形態に係りオーバレイ閾値サイズ（μｍ単位）にヒット数（計数値）を対照するプロット３００が描かれている。ある実施形態によれば、小さなオーバレイ閾値を表すエリア３０２、即ちプロット３００の左寄りに存するであろうエリアから、不良を引き起こす欠陥が漏れてしまい、オーバレイ不良をもたらすことがある。例えば、このエリア３０２はインライン標本分析ツール欠陥位置特定正確度（ＤＬＡ）依存となりうる。また、ある実施形態によれば、大きなオーバレイ閾値を表すエリア３０４、即ちプロット３００の右寄りに存するであろうエリアにて、不良を引き起こさない欠陥が捉えられて、フォルスポジティブをもたらすことがある。また、ある実施形態によれば、最適オーバレイ閾値を表すエリア３０６がプロット３００の半ば付近に存することとなろう。例えば、このエリア３０６を、十分に大きくしてインライン標本分析ツールＤＬＡを捉えうるようにする一方、十分に小さくしてＬＲＤフォルスポジティブ判別の統計確率が低く又は低減されるようにすることができる。例えば、これに限られるものではないが、少なくとも一方向に沿い５μｍを呈するエリアを選択することができる。
【0046】
なお、ダイをスタックすることにより、ある標本１０４上の別々の個所に発するダイ、或いは別々の標本１０４上のダイを、グラフィカルに比較することが可能となる。正確に実行された場合、そのヒットバック捕捉率指標（百分率）により、インライン欠陥に関連付けられている不良の個数を定量することができる。例えば、７０％超にも上るヒットバック捕捉率は、インライン監視プロセスでは珍しいことではなかろう。
【0047】
図４及び図５Ａ～図５Ｃには、大略、本件開示の１個又は複数個の実施形態に従い記述されるＬＲＤ方法論又はプロセスが描かれている。一実施形態に係るＬＲＤ方法論又はプロセスには、高温動作寿命（ＨＴＯＬ）バーンインと併せオーバレイ依拠ヒットバック分析を用いるＬＲＤベースラインパレートが組み込まれている。
【0048】
図４は、本件開示の１個又は複数個の実施形態に係るＬＲＤ方法論又はプロセスを示す方法又はプロセス４００のフロー図を表している。なお、方法又はプロセス４００の諸ステップは、図５Ａ～図５Ｃに描かれているシステム５００によって、全面的又は部分的に実施することができる。とはいえ、更なる認識によれば、方法又はプロセス４００は図５Ａ～図５Ｃに描かれているシステム５００に限定されるものではなく、別の又はそれに代わるシステムレベル実施形態により、方法又はプロセス４００の諸ステップの全て又は一部分を実行することもできる。
【0049】
なお、方法又はプロセス４００の何れのステップにも、どのような個数であれ指定された個数の標本１０４の枠内で、指定されたあらゆるダイを組み込むことができる。例えば、母集団のなかに、これに限られるものではないが、単一の標本１０４、単一ロット（例．生産ロット）内の複数個の標本１０４、或いは複数ロットに亘り選択された標本１０４、から選択されたダイを、含めることができる。
【0050】
ステップ４０２では、複数枚のウェハのうち１枚又は複数枚のウェハが、１個又は複数個の重要層を対象とした高感度欠陥検査で以て特性解明される。一実施形態に係るボックス５０２は、図１Ａ及び図１Ｂに描かれているシステム１００のうち少なくとも一部を表している。この構成によれば、方法又はプロセス４００の諸ステップを、図１Ａ及び図１Ｂに描かれているシステム１００により全面的又は部分的に実施することができる。ボックス５０２では、多数の作成プロセスにより実行される多数（例．数十個、数百個、数千個）の工程を経て複数枚のウェハが作成される。例えば、少なくとも１個の半導体作成ツール１１８により作成を実行することができる。
【0051】
作成後は、それら複数枚のウェハのうちの１枚又は複数枚のウェハが、完全又はほぼ完全なＳＥＭレビューで以て、全ての重要層（例．２０～５０個の層）を対象とした高感度検査（例．広帯域プラズマ検査等）を受ける。
【0052】
例えば、その１枚又は複数枚のウェハのデザインルール次第ではあるが、１枚又は複数枚のウェハには２０～５０個の重要層が内在しうる。精選されたパターン化ウェハ検査システムにおいては、設計データを梃子とするテクノロジにより、専ら重要パターンに焦点を当てた小さな（例．数ミクロンオーダの）検査エリアを画定することができる。これらの設計依拠テクノロジを用い、潜在的チェイン不良に関連するパターンを検査することで、エンドオブライン歩留まりに強く相関する欠陥で構成される検査結果がもたらされる。こうしたより直接的な技術により、分析についてのより高速なターンアラウンドが可能になり、より高速での標本化が可能になり（ウェハ１枚当たり数百個の欠陥）、ＥＯＬにて物理的に見つけることが難しい欠陥モードに対する上首尾な因果関係をもたらすことができる。
【0053】
また例えば、そのＳＥＭレビューを１００％とすることができる。検査ツール１０２側属性情報をオンツール決定論的ビニング又は機械学習分析システムと併用して潜在的ＬＲＤを認識することで、重要欠陥の種類を判別することができる。これを、検査ツール１０２上で、計量ツール１０６上で、或いはオフライン分析システム内で、直接的に実行することができる。
【0054】
また、ある実施形態によれば、その１個又は複数個の重要層に後続する付加的な諸層を選択し、重要欠陥に係るモルフォロジの変化を観測しながら、そのウェハの処理を続ける（例．１個又は複数個の作成プロセスを通じ続ける）ことができる。例えば、後続する清掃によりその欠陥を除去すること、堆積膜にその欠陥を埋め込むこと、エッチバック工程にてその欠陥を装飾すること等ができる。
【0055】
ステップ４０４では、その１枚又は複数枚のウェハに備わる１個又は複数個の重要層を対象とした高感度欠陥検査によるその特性解明を踏まえ、それら複数枚のウェハを対象にして電気的ウェハソーティング（ＥＷＳ）が実行される。ボックス５０４では、それら複数枚のウェハが、各ウェハ上にダイを物理的に所在させたままウェハレベル試験に供され、パッケージングされる。それら複数枚のウェハが、それら複数枚のウェハのＥＷＳ合格集合及びＥＷＳ不合格集合の態にソートされる。
【0056】
ステップ４０６では、そのＥＷＳに不合格となったウェハの集合のうち少なくとも一部を対象にして、ヒットバック分析が実行される。ボックス５０６では、そのＥＷＳに不合格となったウェハの集合の一部又は全体を対象にしてヒットバック分析が実行される。それら複数枚のウェハのうち不合格集合に係るウェハレベル試験が、オーバレイを用いその１個又は複数個の重要層に関連付けされる。なお、このヒットバック分析プロセスについては図２Ａ～図２Ｃ及び図３に描かれ記述されている。
【0057】
ステップ４０８では、そのＥＷＳに合格したウェハの集合のうち少なくとも一部を対象にして、一通り又は複数通りのストレス試験が実行される。ボックス５０８では、そのＥＷＳに合格したウェハの集合のうち一部又は全てを対象にして、その一通り又は複数通りのストレス試験が実行される。例えば、そのＥＷＳに合格したウェハの集合の一部又は全体には、全てのダイが含まれ、或いは信頼性関連欠陥を伴うダイの標的標本が含まれている。例えば、何れのウェハ集合がそのＥＷＳに合格しているのかを、オンツール決定論的ビニング又は機械学習分析システムで以て判別することができる。それら複数枚のウェハのＥＷＳ合格集合が、それら複数枚のウェハのストレス試験合格集合及びストレス試験不合格集合の態にソートされる。
【0058】
なお、ステップ４０８／ボックス５０８における一通り又は複数通りのストレス試験の適用前に、ステップ４０４／ボックス５０４にてそれら複数枚のウェハのうちＥＷＳ不合格集合の除去が行われる結果、一通り又は複数通りのストレス試験が適用される前に、ＬＲＤに関連しない情報が差し引かれることとなる。加えて注記されることに、その一通り又は複数通りのストレス試験を、良いウェハが間違って破損されフォルスネガティブをもたらすことが無いよう制御することだけでなく、悪いウェハが合格してフォルスポジティブをもたらすことが無いよう制御することが必要であろう。
【0059】
その一通り又は複数通りのストレス試験のなかには、高加速係数バーンイン、例えば集約的ＨＴＯＬバーンイン試験が含まれている。例えば、そのＨＴＯＬバーンイン試験により、高温、高電圧及び／又は動的動作のうち一通り又は複数通りにて、所定期間に亘りデバイスにストレスを加えることができる。また、ある実施形態によれば、その一通り又は複数通りのストレス試験のなかに、バーントゥフェイリュア試験を含めることができる。例えば、ウェハにストレスを加えてＬＲＤを活性化させるに当たり、オーブン内でのウェハ加熱及び高温での試験、ウェハの除熱及び低温（例．－摂氏２０度（℃））での試験、不適正電圧（例．３ボルト（Ｖ）に代え５（Ｖ））での試験等のうち、一通り又は複数通りを行うことができる。
【0060】
ステップ４１０では、そのＥＷＳに合格し且つその一通り又は複数通りのストレス試験を受けたウェハ集合のうち少なくとも一部が最終試験に供される。ボックス５１０では、その最終試験により、それら複数枚のウェハのうちストレス試験合格集合の除去を、一通り又は複数通りのストレス試験の後に行うことができる。なお、ステップ４０８／ボックス５０８における一通り又は複数通りのストレス試験の適用前に、ステップ４０４／ボックス５０４にてそれら複数枚のウェハのうちＥＷＳ不合格集合の除去が行われるのと併せ、その一通り又は複数通りのストレス試験後に、それら複数枚のウェハのうちストレス試験合格集合の除去が行われるため、ＬＲＤによるウェハの判別が可能となる。
【0061】
ステップ４１２では、そのＥＷＳに合格し且つその一通り又は複数通りのストレス試験に不合格となったウェハの集合を対象にして、信頼性ヒットバック分析が実行される。ボックス５１２では、そのＥＷＳに不合格となったウェハ集合のうち一部又は全てを対象にしてヒットバック分析が実行される。それら複数枚のウェハのうち不合格集合に係るウェハレベル試験が、オーバレイを用いその１個又は複数個の重要層に関連付けされる。なお、このヒットバック分析プロセスについては図２Ａ～図２Ｃ及び図３に描かれ記述されている。この信頼性ヒットバック分析により、信頼性不良を引き起こすＬＲＤについての参考情報が、そのＬＲＤが活性化される前にもたらされる。
【0062】
ステップ４１４では、それらヒットバック分析及び信頼性ヒットバック分析を結び付けて分析することにより、ＬＲＤを原因とする不良の地理的位置が判別される。ボックス５１４におけるその分析には、ビットマップ分析及び／又はブロックチェイン不良分析が含まれている。例えば、そのビットマップ分析及び／又はブロックチェイン不良分析により、（ｘ，ｙ）位置を個別ＬＲＤに関し判別すること、即ちその個別ＬＲＤに係る不良の所在特定が可能である。なお、信頼性ヒットバック分析のみについて分析し、ＬＲＤを原因とする不良の地理的位置を判別することもできる。
【0063】
ステップ４１６では、そのＬＲＤを原因とする不良の地理的位置を対象にして地理的ヒットバック分析が実行される。ボックス５１６では、電気的ダイ不合格チェインからインライン欠陥位置に至る地理的ヒットバック分析にて幾何依拠オーバレイアルゴリズムを利用し、点をベースとするそのインライン欠陥位置を、エリアをベースとするＥＯＬチェイン通知と結合させる。例えば、その電気的ダイ不合格チェイン位置にて、層情報と共に（ｘ，ｙ）マッピングを利用することができる。この地理的ヒットバック分析では、ボックス５１４におけるビットマップ分析及び／又はブロックチェイン不良分析に発する情報と、ボックス５１８に描かれている歩留まり管理システムに発する情報とを重ね合わせる。例えば、ボックス５１８内の歩留まり管理システムにて、ボックス５０２内のシステム１００及び／又はそのシステム１００の構成部材（例．少なくとも１個の半導体作成ツール１１８等）から、結果ファイルを受け取ることができる。なお、この地理的ヒットバック分析に利用されるウェハは、そのＥＯＬ不良に至る潜在的因果関係の欠けを避けるため、方法又はプロセス４００の全ての肝要プロセス工程にて検査されるべきである。例えば、後続のレビュー工程で分類される欠陥にとどまらず、見つかっている全ての欠陥を分析に利用すべきである。
【0064】
【0065】
ステップ４１８では、そのＬＲＤを含む１枚又は複数枚の欠陥画像が生成される。ここで、図５Ｂによれば、ボックス５１６の地理的ヒットバック分析の後に、欠陥画像５２０ａのギャラリ又はセット５２０が生成される。例えば、各欠陥画像５２０ａに、信頼性不良を引き起こすＬＲＤ５２０ｂの表現が含まれているので、そのＬＲＤが活性化する前に、その不良の根本原因についての有用情報がもたらされる。なお、ＬＲＤの活性化により、何がその不良を引き起こしたのかを判別することが（例．活性化中のＬＲＤの部分又は完全破壊等が原因で）不可能になるであろうから、そのＬＲＤ５２０ｂが活性化する前に欠陥画像５２０ａ内にＬＲＤ５２０ｂを示すことは、重要なことである。例えば、プロセスマージン内の銅クラッディングを、ＬＲＤを引き起こしうるものとして判別しうるので、その銅クラッディングが活性化時に破壊される前にエンジニアリングチームがレビューし対策する（例．製造プロセス、システム又はチームに然るべく値を供給する）ことが可能になる。
【0066】
ステップ４２０では、そのＬＲＤの一通り又は複数通りの統計的表現が生成される。ここで、図５Ｃによれば、ボックス５１６の地理的ヒットバック分析の後に、複数のＬＲＤ種別とＬＲＤ種別毎の度数とを対照するグラフ５２２が生成される。ある例によれば、そのグラフ５２２を、ＬＲＤ種別個数及びＬＲＤ種別毎度数を減少させることによる持続的改善のための例証又は教示ツールとして用いることができ、それにより、ベースラインＬＲＤパレート低減における持続的改善を推し進めること、ひいては半導体デバイス内ＬＲＤ識別システム及び方法を採用している事業に価値あるものをもたらすことができる。
【0067】
なお、欠陥画像５２０ａのセット５２０及び／又はグラフ５２２を、図１Ａ及び図１Ｂに描かれ本件開示の随所に記載されているユーザインタフェース１１６上に表示させることができる。加えて注記されることに、欠陥画像５２０ａのセット５２０及び／又はグラフ５２２を、ユーザインタフェース１１６とは別の表示装置上に表示させることもできる。
【0068】
なお、この潜在的信頼性欠陥識別システム及び方法により、外的（欠陥）信頼性不良に対処しうるものの、固有不良（例．時間依存性の誘電体絶縁破壊、ホットキャリア注入等）に対処することは想定されえない。
【0069】
本件開示の随所で提示されている記述を踏まえるならば、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法の諸実施形態の非限定的な組合せの一つは、インライン欠陥検査ツール（例．広帯域プラズマ等）を、設計データを梃子とし重要パターンに焦点を当てた小さな（例．ミクロンオーダの）検査エリアを画定するインラインテクノロジ、歩留まり管理分析システム及びプロセス、ＥＷＳ試験データ、最終試験データ、並びにストレス試験（例．ＨＴＯＬバーンイン等）と結合させたものである。半導体デバイス内ＬＲＤ識別システム及び方法の諸実施形態のこうした組合せでは、ＬＲＤベースラインについての正確な叙述（例．文章的及び／又は形象的叙述）であり、信頼性欠陥の持続的低減を推し進めるのに十分なほど詳細なものが、半導体作成プロセスに提供される。例えば、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法では、活性化に先立ち且つＰＦＡディレイヤリングを原因とする付帯的損傷無しで、そのＬＲＤのインラインＳＥＭ画像を提供することができる。また例えば、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法では、帰結たる電気的特性に代え実際の欠陥機構を踏まえて、ＬＲＤパレートを提供することができる。また例えば、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法では、信頼性不良をＰＰＭレベルからＰＰＢへと減少させることができる。
【0070】
図６には、本件開示の１個又は複数個の実施形態に係るＬＲＤ識別システム及び方法を利用する方法又はプロセス６００が描かれている。なお、方法又はプロセス６００の諸ステップにより、図４に描かれている方法又はプロセス４００や、図５Ａ～図５Ｃに描かれているシステム５００のうち、全て又は一部を実施することができる。とはいえ、更なる認識によれば、方法又はプロセス６００は、図４に描かれている方法又はプロセス４００や、図５Ａ～図５Ｃに描かれているシステム５００に限定されるものではなく、別の又はそれに代わるシステムレベル実施形態にて、方法又はプロセス６００の諸ステップのうち全て又は一部を実行することができる。
【0071】
ステップ６０２では、そのＬＲＤ識別システム及び方法を指定間隔にて利用し、半導体デバイス内ＬＲＤの変化を判別することができる。ある実施形態によれば、その方法又はプロセス４００の諸ステップのうち一部又は全てを、システム５００と併用することができる。例えば、半導体デバイス製造業者は、その半導体デバイス内ＬＲＤ識別システム及び方法を規則的に隙間をあけ又は不規則的に隙間をあけた間隔にて利用し、経時的に絶え間なく変化するＬＲＤパレートのありのままの姿を提供することができる。なお、その間隔は、１個又は複数個の半導体作成プロセスの出力により、その１個又は複数個の半導体作成プロセスの実行から実行までの時間により、或いはそれに類するものにより、少なくとも部分的に画定することができる。
【0072】
ステップ６０４では、そのＬＲＤ識別システム及び方法の成果を踏まえ、精選されたＬＲＤパレート項目がレビューされる。例えば、半導体デバイス製造業者により選任されるエンジニアリングチームが、上から３個のパレート項目（例．非加重の又は加重されている発生頻度に基づき選定されたもの）を調べることができ、またその半導体デバイス内潜在的信頼性欠陥識別システム及び方法を利用し、プロセス窓、プロセス欠陥率、ツール欠陥率その他、ＬＲＤ形成に対する影響事由をより良好に理解することができる。
【0073】
ステップ６０６では、それら精選されたＬＲＤパレート項目についてのレビューを踏まえ、精選された半導体作成ツールに関し一通り又は複数通りの調整事項が決定される。例えば、それらエンジニアリングチームにて、これに限られるものではないが、プロセスツールレシピの変更、プロセスツールの更新変更、新たなプロセスツール変更、新たな生素材変更等を初めとする調整事項を、決定することができる。例えば、それらの変更を、ウェハの設計仕様又はそれらウェハ上のダイのそれ（例．膜厚、作成フィーチャのサイズ、形状、向き又は位置等）についてのものと、することができる。それらエンジニアリングチームにて制御信号を発生させることができ、それら制御信号を、精選された半導体作成ツールへとフィードフォワードループ又はフィードバックループを介し供給し（例．有線又は無線接続を介し送信し、記憶デバイスを介し伝達し、等々）、それら精選された半導体作成ツールにより受け取らせ、それら精選された半導体作成ツールにより実行させることができる。とはいえ、注記されることに、それらエンジニアリングチームにてそれら調整をマニュアルで行うこともできる。
【0074】
ステップ６０８では、そのＬＲＤ識別システム及び方法の結果を踏まえ、付加的ＬＲＤパレート項目がレビューされる。例えば、上から３個のパレート項目に関連するＬＲＤ源は半導体作成ツールの調整後に減少するので、それらエンジニアリングチームは、新たな上から３個のパレート項目（例．一例としてはＬＲＤ識別システム及び方法の結果のうちの項目４～６）を対象にして、作業を始めることができる。このようにして、その半導体デバイス製造業者が、経時的なＬＲＤレベルでの全体的改善を経験することとなる。その半導体デバイス製造業者は、新規な及び再発したＬＲＤ機構、特にある特定のテクノロジに結び付いているが他のものには結び付いていないそれらを、理解することができる。
【0075】
なお、半導体デバイス製造業者は、方法又はプロセス６００の諸工程のうち一部又は全ての後に、専用ウェハを対象とした計画実験を通じ、そのＬＲＤパレートを通じた変更の有効性を評価することができる。
【0076】
この構成によれば、半導体デバイス製造業者は、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法で得られる結果を、作成監査プロセス及び／又は作成確認の一部として利用することで、適切な欠陥低減活動で以て潜在的信頼性欠陥問題の源泉を系統的に標的化することによる持続的改善への関わり具合を文書化することができ、また、それら半導体作成プロセスにおけるエクスカージョンを監視することで、それら半導体作成プロセスがそれら潜在的信頼性欠陥の源泉であり及び／又はありうるか否かを判別することができる。
【0077】
なお、方法又はプロセス４００及び６００は提示されている諸ステップ及び／又はサブステップに限定されない。方法又はプロセス４００及び６００に含まれるのがより多数又は少数のステップ及び／又はサブステップであってもよい。方法又はプロセス４００及び６００にて諸ステップ及び／又はサブステップを同時実行してもよい。方法又はプロセス４００及び６００にて諸ステップ及び／又はサブステップを、例えば提示されている順序で或いはそれ以外の順序で、順次実行してもよい。従って、上掲の記述は、本件開示の技術的範囲に対する限定としてではなく、単なる例証として解されるべきである。
【0078】
この半導体デバイス内潜在的信頼性欠陥識別システム及び方法をどのように及び／又はいつ利用するのかについての別の非限定的な例には、２０２０年１１月２３日付米国特許出願第１７／１０１８５６号、並びに２０２０年９月１日発行の特許文献１があるので、両者の全容を本願に繰り入れることとする。例えば、この半導体デバイス内潜在的信頼性欠陥識別システム及び方法により、ＰＡＴ(part average testing)、Ｉ－ＰＡＴ(in-line part average testing)及びＧ－ＰＡＴ(geographic part average testing)をどのようにして及び／又はいつ適用し、先に繰り入れた参考文献に記載の如くウェハをスクリーニング及び監視するのかについての理解を、提供することができる。
【0079】
このように、本件開示の長所の一つは、ＬＲＤを活性化させ不良として際立たせるよう設計されている集約的ＨＴＯＬバーンイン試験その他のストレス試験の後に、最終試験データに対するヒットバックが実行されることである。また、本件開示の長所の一つは、分析ソフトウェアにより、試験のオーバレイを実行することでチェインデータが走査され、歩留まり制限性不良がそのデータセットから除去されることである。また、本件開示の長所の一つは、複数個の層にてインラインＳＥＭ画像を捉えることで、欠陥の発達を観測できることである。
【0080】
本願記載の主題は、ところどころで、様々な部材が他部材内に組み込まれ又は他部材に接続・連結されることを示している。理解し得るように、その種の図示構成は単なる例示であり、他の多くの構成を実施し同じ機能を実現することが可能である。概念的には、どのような部材配置であれ同じ機能を実現しうる部材配置では、それら部材がその所望機能が実現されるよう有効に「連携」しているのである。従って、本願中の何れの二部材であれ特定機能を実現すべく組み合わされているものは、その所望機能が実現されるよう互いに「連携」していると見なせるのであり、構成や介在部材の如何は問われない。同様に、何れの二部材であれそのように連携しているものはその所望機能を実現すべく互いに「接続・連結され」又は「結合され」ているとも見ることができ、また何れの二部材であれそのように連携させうるものはその所望機能を実現すべく互いに「結合可能」であるとも見ることができる。結合可能、の具体例としては、これに限られないが、部材同士が物理的に相互作用可能であり及び／又は物理的に相互作用すること、及び／又は部材同士が無線的に相互作用可能であり及び／又は無線的に相互作用すること、及び／又は部材同士が論理的に相互作用可能であり及び／又は論理的に相互作用すること、がある。
【0081】
本件開示及びそれに付随する長所の多くについては前掲の記述により理解し得るであろうし、開示されている主題から離隔することなく或いはその主要な長所全てを損なうことなく諸部材の形態、構成及び配置に様々な改変を施せることも明らかであろう。述べられている形態は単なる説明用のものであり、後掲の特許請求の範囲の意図はそうした改変を包括、包含することにある。更に、本発明を定義しているのは別項の特許請求の範囲である。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【国際調査報告】