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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-05-10
(54)【発明の名称】積層構造を製造するための方法
(51)【国際特許分類】
   H01L 21/02 20060101AFI20230428BHJP
   H01L 21/265 20060101ALI20230428BHJP
【FI】
H01L27/12 B
H01L21/265 Q
H01L21/02 B
H01L21/02 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022554322
(86)(22)【出願日】2021-03-16
(85)【翻訳文提出日】2022-11-02
(86)【国際出願番号】 FR2021050434
(87)【国際公開番号】W WO2021191527
(87)【国際公開日】2021-09-30
(31)【優先権主張番号】2002813
(32)【優先日】2020-03-23
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】598054968
【氏名又は名称】ソイテック
【氏名又は名称原語表記】Soitec
【住所又は居所原語表記】Parc Technologique des fontaines chemin Des Franques 38190 Bernin, France
(74)【代理人】
【識別番号】100107456
【弁理士】
【氏名又は名称】池田 成人
(74)【代理人】
【識別番号】100162352
【弁理士】
【氏名又は名称】酒巻 順一郎
(74)【代理人】
【識別番号】100123995
【弁理士】
【氏名又は名称】野田 雅一
(72)【発明者】
【氏名】ギスレン, ブルーノ
(72)【発明者】
【氏名】ダラス, フランソワ‐ザビエル
(57)【要約】
本発明は、レシーバ基板及び表面フィルムを備える積層構造を製造するための方法であって、a)前面及び裏面を有するキャリア基板及び初期基板を準備するステップと、b)上記基板のいずれかの前面を通して軽イオンを注入することによって埋め込み脆弱面を形成するステップと、c)キャリア基板と初期基板とをそれぞれの前面で接合するステップと、d)初期基板をその裏面で薄層化して、初期基板から得られてキャリア基板に配置されたドナー層と、埋め込み脆弱面とを備えるドナー基板を形成するステップと、e)前面及び裏面を有するレシーバ基板を準備するステップと、f)ドナー基板とレシーバ基板とをそれぞれの前面で接合するステップと、g)埋め込み脆弱面に沿って分離して、レシーバ基板と、ドナー層の全部又は一部を含む表面フィルムとを備える積層構造を形成するステップとを含む方法に関する。
【選択図】図2
【特許請求の範囲】
【請求項1】
レシーバ基板(70)及び表面フィルム(60’、60’’)を備える積層構造(100)を製造するための方法であって、
a)それぞれが前面(30a、40a)及び裏面(30b、40b)を有するキャリア基板(30)及び初期基板(40)を準備するステップと、
b)前記基板のいずれかの前記前面(30a、40a)を通して軽イオンを注入することによって、前記キャリア基板(30)又は前記初期基板(40)に埋め込み脆弱面(32、42)を形成するステップと、
c)前記キャリア基板(30)と前記初期基板(40)とをそれぞれの前面(30a、40a)で接合するステップと、
d)前記初期基板(40)をその裏面(40b)で機械的及び/又は化学的に薄層化して、前記初期基板(40)から得られて前記キャリア基板(30)に配置されたドナー層(45)と、前記キャリア基板(30)又は前記ドナー層(45)に存在する前記埋め込み脆弱面(32、42)とを備えるドナー基板(60)を形成するステップであって、前記ドナー基板(60)が、前記ドナー層(45)の側に前面(60a)を有し、前記キャリア基板(30)の側に裏面(30b)を有する、ステップと、
e)前面(70a)及び裏面(70b)を有するレシーバ基板(70)を準備するステップと、
f)前記ドナー基板(60)と前記レシーバ基板(70)とをそれぞれの前面(60a、70a)で接合するステップと、
g)前記埋め込み脆弱面(32、42)に沿って分離して、前記レシーバ基板(70)と、前記ドナー層(45)の全部又は一部を含む前記表面フィルム(60’、60’’)とを備える前記積層構造(100)を形成するステップと、
を含む方法。
【請求項2】
接合ステップf)の前に、前記ドナー基板(60)の前記前面(60a)及び/又は前記レシーバ基板(70)の前記前面(70a)に少なくとも1つの機能化層(75、75’)を形成するステップを含み、前記積層構造(100)が、前記レシーバ基板(70)、前記表面フィルム(60’、60’’)、及び前記レシーバ基板(70)と前記表面フィルム(60’、60’’)との間に挿入された前記機能化層(75、75’)を備える、請求項1に記載の製造方法。
【請求項3】
前記機能化層(75、75’)が、複数のマイクロ若しくはナノ構造化領域(73’)、及び/又は複数のキャビティ(71、71’)、及び/又は複数のマイクロ若しくはナノ電子構成要素(72)を備える、請求項2に記載の製造方法。
【請求項4】
前記構成要素(72)が、トランジスタ、MEMS、センサ、共振器、イメージャ、アクチュエータ、無線周波数フィルタ、ダイオード、及びレーザから選択される、請求項3に記載の製造方法。
【請求項5】
前記キャビティ(71、71’)が、1μm~数百μmの間の横方向寸法、及び0.1μm~数十μm程度の深さを有する、請求項3又は4に記載の製造方法。
【請求項6】
前記埋め込み脆弱面(32)が、前記キャリア基板(30)に形成され、
ステップg)の完了後に転写された前記表面フィルム(60’)が、前記キャリア基板(30)から得られた転写された薄層(30’)を備える、
請求項1~5のいずれか一項に記載の製造方法。
【請求項7】
前記転写された薄層(30’)が、化学エッチングによって除去される、請求項6に記載の製造方法。
【請求項8】
前記埋め込み脆弱面(42)が、前記初期基板(40)に形成され、
分離ステップg)の後に化学機械研磨、化学エッチング、及び/又は洗浄のステップが実施されて、前記表面フィルム(60’’)の表面品質を少なくとも部分的に回復する、
請求項1~5のいずれか一項に記載の製造方法。
【請求項9】
前記表面フィルム(60’、60’’)が、シリコン、ゲルマニウム、炭化ケイ素、III-V化合物から選択される少なくとも1つの半導体材料から、及び/又はサファイア、ダイヤモンドから選択される少なくとも1つの絶縁材料から、及び/又はタンタル酸リチウム、ニオブ酸リチウムから選択される少なくとも1つの圧電材料から形成される、請求項1~8のいずれか一項に記載の製造方法。
【請求項10】
前記レシーバ基板(70)が、少なくとも1つの半導体及び/又は絶縁及び/又は金属、単結晶、多結晶、又は非晶質材料から形成される、請求項1~9のいずれか一項に記載の製造方法。
【請求項11】
前記レシーバ基板(70)が、数十μm~1000μmの間の厚さを有する、請求項1~10のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の可能な用途は、マイクロエレクトロニクス、マイクロシステム、オプトエレクトロニクス、フォトニクス、及びRFフィルタの分野にある。本発明は、機能化された基板に配置された表面フィルムを備える積層構造を製造するための方法に関する。
【背景技術】
【0002】
マイクロエレクトロニクスの分野、特にMEMS(微小電気機械システム)の分野において、様々な機能を集積化するために構造化ステップを事前に施された基板に厚い膜(例えば5μmを超える厚さを有する)を転写することが概して有用である。この機能化された基板には、例えば、キャビティ及び/又はナノ若しくはマイクロ電子デバイスを設けることができる。対象の厚い膜は、特に、半導体材料、絶縁材料、若しくは圧電材料で形成されることがあり、又は対象用途に応じて他の物理的特性を示すこともある。
【0003】
厚い膜を転写するために、膜が得られるドナー基板を、機能化された基板に接合し、次いでドナー基板をその自由な裏面で機械的及び/又は化学的に薄層化することが既知の実践法である。この手法の1つの欠点は、機械的及び化学的処理が限定的であり、転写中に膜及び/又は機能化された基板の品質を低下させる傾向があることに起因する。特に、機能化された基板がキャビティを備えるとき、膜は、キャビティに面する割れ又は剥離領域、及び厚さの不均一性を示すことがある。機能化された基板がマイクロ電子構成要素を備えるとき、膜は、下にある構成要素のパターン及びトポロジーに関連する厚さの不均一性を示すことがあり、及び/又は上記構成要素が劣化を受けることがある。
【0004】
それ自体よく知られているSmart Cut(登録商標)法は、機能化されているかどうかにかかわらずレシーバ基板に、「薄い」と特徴付けられる膜、すなわち典型的には1.5μm未満の厚さを有する膜を転写するのに特に適している。しかし、従来のイオン注入機器では、数μm~数十μmの厚い膜の転写を直接実現することはできない。
【0005】
他の方法は、ドナー基板に存在する脆弱な界面に機械的応力又は化学的処理を適用することによる取外しに基づく。このとき、ドナー基板は、将来の膜とドナー基板の残りの部分との間に、取外し、すなわち分離の部位となる上記脆弱な界面を備えるので、「取外し可能な基板」として特徴付けることができる。
【0006】
これは、特に仏国特許第2748851号、仏国特許第2823599号、仏国特許第2823596号、又は国際公開第2019110886号に記載された方法の場合である。これらの手法の1つの制限は、主に、取り付けられた初期基板と対象基板との間にブレードを挿入することによって、基板を実質的な引張応力にさらすことによって、及び/又は基板を化学溶液に長時間浸漬することによって実施される取外しステップが膜の品質に悪影響を及ぼしやすいことに起因することがある。さらに、脆弱な界面への機械的応力及び/又は化学的攻撃を正確に局所化することが困難であるため、時として、脆弱な界面以外の界面又は層で取外しが生じるおそれがある。
【0007】
レーザによる界面での分離(レーザリフトオフ)に基づくさらなる他の方法では、機能化された基板又はドナー基板に関して透明な基板を使用する必要があり、これは適用の範囲を制限する。
【発明の概要】
【0008】
本発明は、先行技術の解決策に対する代替の解決策に関し、上述した欠点を完全に又は一部克服することを対象とする。本発明は、機能化された基板に配置された表面フィルムを備える積層構造を製造するための方法に関する。
【0009】
本発明は、レシーバ基板及び表面フィルムを備える積層構造を製造するための方法に関する。この方法は、
a)それぞれが前面及び裏面を有するキャリア基板及び初期基板を準備するステップと、
b)上記基板のいずれかの前面を通して軽イオンを注入することによって、キャリア基板又は初期基板に埋め込み脆弱面を形成するステップと、
c)キャリア基板と初期基板とをそれぞれの前面で接合するステップと、
d)初期基板をその裏面で機械的及び/又は化学的に薄層化して、初期基板から得られてキャリア基板に配置されたドナー層と、キャリア基板又はドナー層に存在する埋め込み脆弱面とを備えるドナー基板を形成するステップであり、ドナー基板が、ドナー層の側に前面を有し、キャリア基板の側に裏面を有する、ステップと、
e)前面及び裏面を有するレシーバ基板を準備するステップと、
f)ドナー基板とレシーバ基板とをそれぞれの前面で接合するステップと、
g)埋め込み脆弱面に沿って分離して、レシーバ基板と、ドナー層の全部又は一部を含む表面フィルムとを備える積層構造を形成するステップと
を含む。
【0010】
単独で、又は技術的に実現可能な任意の組合せで採用される本発明の他の有利な非限定的な特徴によれば、以下のようである。
【0011】
この方法は、接合ステップf)の前に、ドナー基板の前面及び/又はレシーバ基板の前面に少なくとも1つの機能化層を形成するステップを含み、積層構造が、レシーバ基板、表面フィルム、及びレシーバ基板と表面フィルムとの間に挿入された機能化層を備える。
【0012】
機能化層は、複数のマイクロ若しくはナノ構造化領域、及び/又は複数のキャビティ、及び/又は複数のマイクロ若しくはナノ電子構成要素を備える。
【0013】
構成要素は、トランジスタ、MEMS、センサ、共振器、イメージャ、アクチュエータ、無線周波数フィルタ、ダイオード、及びレーザから選択される。
【0014】
キャビティは、1μm~数百μmの間の横方向寸法、及び0.1μm~数十μm程度の深さを有する。
【0015】
埋め込み脆弱面は、キャリア基板に形成される。
【0016】
ステップg)の完了後に転写された表面フィルムは、キャリア基板から得られた転写された薄層を備える。
【0017】
転写された薄層は、化学エッチングによって除去される。
【0018】
埋め込み脆弱面は、初期基板に形成される。
【0019】
分離ステップg)の後に化学機械研磨、化学エッチング、及び/又は洗浄のステップが実施されて、表面フィルムの表面品質を少なくとも部分的に回復する。
【0020】
表面フィルムは、シリコン、ゲルマニウム、炭化ケイ素、III-V化合物から選択される少なくとも1つの半導体材料から、及び/又はサファイア、ダイヤモンドから選択される少なくとも1つの絶縁材料から、及び/又はタンタル酸リチウム、ニオブ酸リチウムから選択される少なくとも1つの圧電材料から形成される。
【0021】
レシーバ基板は、少なくとも1つの半導体及び/又は絶縁及び/又は金属、単結晶、多結晶、又は非晶質材料から形成される。
【0022】
レシーバ基板は、数十μm~1000μmの間の厚さを有する。
【0023】
本発明の他の特徴及び利点は、添付図面を参照して与えられる本発明の以下の詳細な説明から明らかになろう。
【図面の簡単な説明】
【0024】
図1a】本発明による製造方法を使用して得られる積層構造の例を示す図である。
図1b】本発明による製造方法を使用して得られる積層構造の例を示す図である。
図1c】本発明による製造方法を使用して得られる積層構造の例を示す図である。
図2a】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2b】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2c】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2d】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2e】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2f】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図2g】本発明の第1の実施形態による積層構造を製造するための方法のステップを示す図である。
図3a】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3b】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3c】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3d】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3e】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3f】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図3g】本発明の第2の実施形態による積層構造を製造するための方法のステップを示す図である。
図4a】本発明による製造方法による第1の実施形態の1つの変形形態を示す図である。
図4b】本発明による製造方法による第1の実施形態の1つの変形形態を示す図である。
図5a】本発明による製造方法による第2の実施形態の1つの変形形態を示す図である。
図5b】本発明による製造方法による第2の実施形態の1つの変形形態を示す図である。
【発明を実施するための形態】
【0025】
本明細書において、図中の同一の参照符号は、同じタイプの要素に使用されていることがある。図は、見やすくするために縮尺通りには描かれていない図式表現である。特に、z軸に沿った層の厚さは、x軸及びy軸に沿った横方向寸法に対して縮尺通りには描かれていない。互いに対する層の相対的な厚さも、図では考慮されていない。
【0026】
本発明による製造方法により得られる積層構造100は、図1a~1cに示されているように、レシーバ基板70と表面フィルム60’、60’’とを備える。
【0027】
レシーバ基板70は、前面70a及び裏面70bを有し(図2e及び3e)、100mmよりも大きい、例えば150mm、200mm、300mm、又はさらには450mmの直径を有するウェハの形態であると有利である。レシーバ基板70の厚さは、典型的には数十μm~1000μmの間、例えば100μm~800μmの間である。レシーバ基板70は、対象用途に応じて、単結晶質、多結晶質、又は非晶質の任意の半導体材料、絶縁材料、又は導電材料から形成することができる。
【0028】
図1aに示される本発明の第1の態様によれば、レシーバ基板70は、それが形成される1つ若しくは複数の材料の性質により(例えば、一部のガラスなどの壊れやすい材料)、又はその小さい厚さにより(例えば、400μm未満、250μm未満、又はさらには150μm未満の厚さ)、機械的薄層化技法又は機械的応力印加にあまり適合性がない。
【0029】
本発明の第2の態様(第1の態様又は他の態様と組み合わせることができる)によれば、レシーバ基板70は機能化層75を備える(図1b、1c)。機能化とは、層75が、マイクロ若しくはナノ構造化領域、及び/又は固体材料で充填された若しくは固体材料を含まないキャビティ71、及び/又は部分的若しくは完全に形成された複数のマイクロ若しくはナノ電子構成要素72を備えることを意味する。機能化層75は、レシーバ基板70に、その前面70aのレベルで形成することができる。したがって、概して、機能化層75は、すべてのタイプの規則的又は局所的に分散されたトポロジーを形成することができ、レシーバ基板70を形成する(1つ又は複数の)材料に対して追加の材料を含んでもよい。例として、追加の材料は、酸化物、窒化物、又は金属であり得る。
【0030】
積層構造100は、レシーバ基板70に配置された表面フィルム60’、60’’も備える。機能層75は、存在するとき、表面フィルム60’、60’’とレシーバ基板70との間に挿入される。
【0031】
フィルム60’、60’’は、積層構造100に関する対象用途に応じて、様々な性質を有し、様々な特性を示すことができる。
【0032】
フィルム60’、60’’は、例えば機械的特性が堆積条件(粒子のサイズ及び形状、粒界の性質、応力など)に大きく依存する多結晶材料の場合とは対照的に、その特性の安定性と再現性を保証する単結晶材料を含むことがあると有利である。単結晶材料は、積層構造100の表面フィルム60’、60’’でのマイクロ又はナノ電子構成要素の形成を可能にすることもできる。上記構成要素は、レシーバ基板70の機能化層75(存在する場合)に接続することができる。
【0033】
表面フィルム60’、60’’は、限定はしないが好ましくは、シリコン、ゲルマニウム、炭化ケイ素、III-V化合物から選択される少なくとも1つの半導体材料から、及び/又はサファイアやダイヤモンドなどの少なくとも1つの絶縁材料から、及び/又はタンタル酸リチウムやニオブ酸リチウムなどの少なくとも1つの圧電材料から形成することができる。表面フィルム60’、60’’は、2μm~300μmの間、有利には5μm~80μmの間の厚さを有することができる。
【0034】
一般に、表面フィルム60’、60’’は、様々な材料の1つ又は複数の連続又は不連続層によって形成することができる。
【0035】
第1の選択肢によれば、積層構造100の表面フィルム60’、60’’は、未加工又は連続的であり、すなわち特定の構造化を伴わない(図1a、1b)。上述したように、堆積、構造化、又は他のデバイス形成ステップは、積層構造100の製造の完了後に、自由な表面、すなわち前面100aで実施することができる。
【0036】
第2の選択肢によれば、表面フィルム60’、60’’は、レシーバ基板70の前面に面する例えばマイクロ若しくはナノ構造化領域73’及び/又は1つ若しくは複数のキャビティ71’を備える機能化層75’を備える(図1c)。表面フィルム60’、60’’は、例えば、後でMEMSデバイスを製造する目的で、キャビティ71’及び所定の金属接点73’の上に可動膜を形成することができる(図1c(i))。別の例によれば、表面フィルム60’、60’’は、例えば、構成要素72がレシーバ基板70の前面70aに実質的なトポロジーを形成する場合でも、表面フィルム60’、60’’に形成されたキャビティ71’の存在により、レシーバ基板70の機能化層75の構成要素72のための封入カバーを実現することができる(図1c(ii))。
【0037】
本明細書では以後、第1の機能化層75と第2の機能化層75’とは、レシーバ基板70と、表面フィルム60’、60’’が得られるドナー基板60とにそれぞれ形成される機能化層を表す。上述の本発明の第1の態様、本発明の第2の態様、第1の選択肢、及び第2の選択肢の任意の組合せが考えられることを想起されたい。ただし、組合せのセットは必ずしも本明細書において図示又は特定されていない。
【0038】
表面フィルム60’、60’’とレシーバ基板70との接合を促進する、又はレシーバ基板70とフィルム60’、60’’との間の電気又は熱の伝導又は絶縁の機能を実現するために、フィルム60’、60’’の側に配置されるかレシーバ基板70の側に配置されるかにかかわらず、表面フィルム60’、60’’とレシーバ基板70との間に中間層を導入することもできることに留意されたい。
【0039】
次に、上述した積層構造100を製造するための方法を、図2a~2g、3a~3g、4a~4b、5a~5bを参照して述べる。
【0040】
製造方法は、まず、キャリア基板30及び初期基板40を準備するステップa)を含み、各基板が前面30a、40a及び裏面30b、40bを有する(図2a、3a)。これらの2つの基板30、40は、100mmよりも大きい、例えば150mm、200mm、300mm、又はさらには450mmの直径を有するウェハの形態であると有利である。それらの厚さは、典型的には、200~900μmである。
【0041】
本明細書において以下で明らかになるように、初期基板40は、そこから表面フィルム60’、60’’が主に取られる基板である。したがって、当然、表面フィルム60’、60’’に関して上述した材料が限定せずに適用される。したがって、初期基板40の性質及び特性は、積層構造100に関する対象用途と密接に関連する。
【0042】
キャリア30と初期基板40とは未加工でもよく、又は基板の性質とは場合により異なる性質の1つ又は複数の層を備えることもできる。
【0043】
本発明による方法でのステップb)は、上記基板30、40のいずれかの前面を通して軽イオンを注入することによって、キャリア基板30又は初期基板40に埋め込み脆弱面32、42を形成することを含む(図2b、3b)。
【0044】
冒頭で述べたSmart Cut法に関してよく知られているように、軽イオンは、水素、ヘリウム、又はこれら2種の組合せから選択されると有利である。注入エネルギー及び線量は、後続の方法ステップg)において、典型的には700℃未満、好ましくはさらに600℃未満、500℃未満、350℃未満、又はさらには300℃未満の適度な温度での熱処理の適用により自発的分離を生成するように定義される。注入された種、導入された線量、上記面32、42が形成される材料などに応じて、埋め込み脆弱面32、42に存在する微小割れの合体の動力学的特性に作用することが効果的に可能であることが知られている。
【0045】
図2b以降に示される第1の実施形態によれば、埋め込み脆弱面32がキャリア基板30に形成される。この基板は、軽イオン種の注入によって埋め込み脆弱面32の形成を促進するために、性質上、単結晶であることが好ましい。注入中に基板を保護するために、場合により、例えば酸化ケイ素又は窒化ケイ素からなる保護層31をキャリア基板30の前面30aに配置してもよい。
【0046】
図3b以降に示される第2の実施形態によれば、埋め込み脆弱面42が初期基板40に形成される。この基板は、軽イオン種の注入によって埋め込み脆弱面42の形成を促進するために、性質上、単結晶であることが好ましい。任意選択で、注入中に基板を保護するために、例えば酸化ケイ素又は窒化ケイ素からなる保護層41をキャリア基板40の前面40aに配置してもよい。
【0047】
一般に、いずれの実施形態に関しても、キャリア基板30は、安価な材料から選択されると有利である。例として、低品質又は中品質の単結晶シリコン又は多結晶シリコンや、ガラスなどを挙げることができる。初期基板40は、対象積層構造100の表面フィルム60’、60’’が満たさなければならない仕様によって性質及び品質(欠陥密度、結晶化度)が定義される1つ又は複数の材料から構成されると有利である。特に、初期基板40は、少なくとも1つの半導体材料及び/又は少なくとも1つの絶縁材料及び/又は少なくとも1つの導電材料及び/又は少なくとも1つの圧電材料を含むことができる。
【0048】
どちらの実施形態においても、埋め込み脆弱面32、42は、基板30、40の前面30a、40aの自由な表面から2μm未満に配置される。さらに、1μm未満、又はさらには0.5μm未満の深さに配置されると有利である。
【0049】
本発明による製造方法は、次に、キャリア基板30と初期基板40とをそれぞれの前面30a、40aによって接合するステップc)を含む(図2c、3c)。
【0050】
様々なタイプの接合が考えられる。特に、絶縁性又は金属性の接合面によって、分子接着による周囲温度での直接結合又は低温(典型的には350℃未満)での熱圧着又は共晶結合を実施することが可能になる。したがって、方法のこの段階で、接合界面50が、第1の結合構造55を形成する2つの基板30、40の間に画定される。
【0051】
保護層31、41は、保持することも、接合ステップc)の前に除去することもできる。保護層31、41が保持されるときには、結合界面50の機械的強度を向上させる目的で保護層31、41を中間層として使用することができる。保護層31、41が除去されるときには、結合品質(低い欠陥密度、高い結合エネルギー)を向上させるために、接合すべき基板30、40のいずれかに導電性又は絶縁性の中間層を堆積することができる。代替として、初期基板40がキャリア基板30に直接接合されてもよい。
【0052】
基板30、40の接合前に、引き続き良好な結合品質を保証する目的で、一連の洗浄及びプラズマ表面活性化が基板30、40に適用されると有利である。それらの表面をできるだけ平坦にし、それぞれの前面30a、40aの高振動数及び低振動数での表面粗さを減少させるために、平滑化処理、例えば化学機械研磨を前面30a、40aに適用することもできる。
【0053】
任意選択で、第1の結合構造55を典型的には300℃未満、又はさらには250℃未満の低温に数時間程度さらすことによって、界面50を固化するための熱処理が行われる。この熱処理中に結合構造55に加えられるサーマルバジェットは、埋め込み脆弱面32、42のレベルでの自発的分離を可能にするサーマルバジェット未満に必ず留まらなければならない。
【0054】
接合後、製造方法は、ドナー基板60を形成するために、初期基板40の裏面40bで初期基板40を機械的及び/又は化学的に薄層化するステップd)を含む(図2d、3d)。そのような薄層化は、機械研削、化学機械研磨、及び/又は化学エッチングの既知の技法を使用して実施することができる。初期基板40及びキャリア基板30は未加工であり、又は均一で連続的な層の単純な積層が設けられており、第1の結合構造55は、その表面全体にわたって均質な結合界面50を備える(典型的には、キャビティ又は他の構造化を有さない)ので、薄層化ステップは非常に良好に制御され、均一で完全に無傷のドナー層45の形成をもたらすことができる。
【0055】
ドナー基板60は、初期基板40から得られ、キャリア基板30に配置されたドナー層45を備える。ドナー層45は、数μm~300μmの間、有利には5μm~80μmの間の厚さを有することができる。
【0056】
ドナー基板60は、ドナー層45の側にある前面60aと、キャリア基板30の側にあり、キャリア基板30の裏面でもある裏面30bとを有する。
【0057】
第1の実施形態では、埋め込み脆弱面32はキャリア基板30に存在し(図2d)、第2の実施形態では、埋め込み脆弱面42はドナー層45にある(図3d)。どちらの場合にも、埋め込み脆弱面32、42は、結合界面50から1.5μm未満、又はさらには0.5μm未満に配置される。
【0058】
本発明の方法が対象とする積層構造100の表面フィルム60’、60’’が機能層75’(第2の機能層75’)を備える上述した第2の選択肢によれば、製造方法は、ドナー基板60の前面60aに第2の機能化層75’を形成するステップd’)を含む。従来のマイクロエレクトロニクス及び/又はマイクロ若しくはナノマシニング技法を実施して、マイクロ若しくはナノ構造化領域及び/又はキャビティ71’を生成することができる(図4a、5a)。埋め込み脆弱面32、42が存在すると仮定して、第2の機能層75’を生成するシーケンスは、典型的には250℃未満の低温のみを必要とすべきである。
【0059】
図4a(第1の実施形態による)及び5a(第2の実施形態による)に示されるように、ドナー基板60は、例えば、前面60aの側でドナー層45に1つ又は複数のキャビティ71’を画定するように局所エッチングを受けることがある。
【0060】
製造方法は、次に、前面70a及び裏面70bを有するレシーバ基板70を準備するステップe)を含む(図2e及び3e)。上述したように、レシーバ基板70は、有利には、100mmよりも大きい、例えば150mm、200mm、300mm、又はさらには450mmの直径を有するウェハの形態であり、その厚さは、典型的には数十μm~1000μmの間であり、対象用途に応じて、任意の半導体材料、絶縁材料、又は導電材料から形成することができる。シリコンは、入手可能であり、すべてのマイクロエレクトロニクスプロセスに適合性があり、有利な機械的及び電気的特性を有する材料であるので、本発明の第2の態様に従って上で定義された機能化層75がレシーバ基板70に設けられるとき、シリコンがレシーバ基板70を形成することが好ましい。
【0061】
レシーバ基板70は、本発明の第1の態様で述べたように、性質上、壊れやすい又は非常に薄いこともある。
【0062】
したがって、上述した本発明の第2の態様によれば、この方法は、レシーバ基板70の前面70aに機能化層75を形成するステップe’)を含む。従来のマイクロエレクトロニクス及び/又はマイクロ若しくはナノマシニング技法を実施して、マイクロ若しくはナノ構造化領域、キャビティ71、及び/又は機能層75の部分的に若しくは完全に形成されたマイクロ若しくはナノ電子構成要素を生成することができる。これらの要素は、受動構成要素(抵抗器やコンデンサなど)に対応することも、トランジスタなどの能動構成要素に対応することもある。さらに、MEMS、センサ、又はアクチュエータに対応することもある。これらの要素は、シリコン技術に基づいていると有利であるが、例えば他の半導体又は圧電技術ストリームに基づいていてもよい。
【0063】
キャビティ71は、前面70aの(x,y)平面において、典型的には1μm~数百μmの間、例えば200~500μmの横方向寸法、及び前面70aに垂直なz軸に沿った、典型的には0.1μm~数十μm程度の高さ(又は深さ)を有することができる。
【0064】
1つ又は複数のキャビティ71は空でもよく、すなわち固体材料を含まなくてもよく、又は犠牲固体材料で満たされていてもよく、この犠牲固体材料は、積層構造100を製造するための方法において又は上記構造100に基づくデバイスの製造中に後で除去される。代替として、キャビティ71は、機能性(例えば絶縁など)をもたらすのでその後も保持される有用な材料で満たされてもよい。
【0065】
製造方法の後続のステップを容易にするために、この段階でキャビティ71を充填してあることがより有利であり得ることに留意されたい。キャビティ71に配置される材料は、酸化ケイ素、窒化ケイ素、非晶質又は多結晶シリコンなどであり得る。材料が犠牲材料であるとき、レシーバ基板70の性質及び場合により表面フィルム60’、60’’の性質に応じて選択される。具体的には、そのような材料は、積層構造100が形成された後に除去されることが意図されているので、レシーバ基板70、及びキャビティ71の上に配置された表面フィルム60’、60’’に対して良好な選択性で化学的にエッチングすることが可能であるべきである。
【0066】
本発明による製造方法は、次に、ドナー基板60とレシーバ基板70とをそれぞれの前面60a、70aで接合するステップf)を含む(図2f、3f、4b、5b)。
【0067】
前の接合ステップc)と同様に、例えば、絶縁性又は金属性の接合面によって、分子接着による周囲温度での直接結合又は低温での熱圧着若しくは共晶結合など、様々なタイプの接合が考えられる。接合は、周囲雰囲気下、真空中、又は特定の制御された雰囲気下で行うことができる。したがって、方法のこの段階で、接合界面80が、第2の結合構造85を形成する2つの基板60、70の間に画定される。
【0068】
図には示されていないが、ステップf)の前に、接合すべき基板60、70のいずれか又は両方の前面60a、70aに中間層を形成することも十分に想定可能である。用途での必要性に応じて、結合界面80の品質及び機械的強度を改良するために、導電性又は絶縁性の中間層が好適となる。例として、酸化ケイ素、窒化ケイ素、若しくはポリシリコンから形成される中間層、又は銅などの金属層を使用することができる。
【0069】
基板60、70の接合前に、引き続き良好な結合品質を保証する目的で、一連の洗浄、プラズマ表面活性化、及び/又は平滑化処理(例えば化学機械研磨など)が基板60、70に適用されると有利である。
【0070】
任意選択で、第2の結合構造85を典型的には300℃未満の低温にさらすことによって、界面80を固化するための熱処理が行われる。ここで、この熱処理中に結合構造85に加えられるサーマルバジェットは、埋め込み脆弱面32、42のレベルでの自発的分離を可能にするサーマルバジェット未満に留まる。
【0071】
最後に、本発明による製造方法は、埋め込み脆弱面32、42に沿って分離するステップg)を含み、レシーバ基板70、ドナー基板45の全部又は一部を備える表面フィルム60’、60’’と、いずれか又は両方が存在する場合には第1の機能化層75及び第2の機能化層75’とを含む積層構造100を形成する(図2g、3g、1a~1c)。
【0072】
埋め込み脆弱面32、42に沿った分離は、注入された種によって生成されたガス圧力下で微小割れの領域において分割を引き起こす熱処理によって実現される。
【0073】
シリコンで形成された埋め込み脆弱面32、42の場合、熱処理は、脆弱面32、42に沿った分割の自発的伝播を引き起こすために、典型的には200℃~600℃の間の温度で数分~数時間にわたって行われる。
【0074】
当然、第1の機能化層75及び/又は第2の機能化層75’が中温及び高温に敏感な材料を含む場合、分離熱処理の温度はできるだけ低く、例えば200℃~325℃の間になるように選択される。
【0075】
場合により、妥当な強さの機械的応力を加えることでサーマルバジェットを補完することができる。この場合、埋め込み脆弱面32、42以外の界面又は層で分離が生じるのを防止するために、上記脆弱面32、42に高い脆弱化サーマルバジェットを適用するように注意が払われて、分割の自発的伝播を開始するのにちょうど足りる小さい機械的応力のみを必要とする。
【0076】
図2gに示される実施形態によれば、表面フィルム60’は、厚いドナー層45と、存在する場合には中間層31(保護層又は結合層)と、キャリア基板30から転写された薄い層30’とを備える。具体的には、埋め込み脆弱面32がキャリア基板30にあるので、分離により、一方では積層構造100に取り付けられた転写層30’が生じ、さらにキャリア基板30の残りの部分が生じる。転写層30’及び場合により中間層31は、乾式又は湿式化学エッチングによって容易に除去することができる。それらの層の小さい厚さを仮定すると、そのような化学エッチングは非常によく制御され、高速であり、積層構造100を劣化させやすい攻撃的なステップにはならない。このエッチングの完了後、典型的には数μm~100μmの間、又は好ましくは5μm~50μmの間の、非常に高品質の厚いドナー基板45からなる表面フィルム60’を備える積層構造100が得られる。具体的には、ドナー層45の厚さの完全性及び均一性は、第1の結合構造55を薄層化するステップd)で保証される。このステップは、均一であり連続した層の単純な積層を場合により有する未加工基板に対して実施されるので、非常によく制御される。場合により1つ又は複数の機能化層75、75’を備える第2の結合構造85に適用される分離ステップg)は、長く攻撃的な機械的及び化学的薄層化ステップ(数十μmの材料の除去)、又は厚い表面フィルム60’をレシーバ基板70に転写するために従来技術で提案されている機械的分離ステップよりもはるかに制限が少ない。
【0077】
図3gに示される第2の実施形態では、表面フィルム60’’は、ドナー層45の転写された部分からなる。具体的には、埋め込み脆弱面42が初期基板40に、より具体的にはドナー層45に位置するので、分離によって、一方として積層構造100に取り付けられた転写部分60’’が生じ、さらにドナー基板60の残りの部分が生じる。
【0078】
積層構造100の前面100aの側にある表面フィルム60’’から数百ナノメートルを除去する化学機械研磨、洗浄、及び/又は化学エッチングのステップは、用途に鑑みて必要な場合には、表面フィルム60’’の良好な表面状態(低い粗さ、低い欠陥密度)の回復を容易に可能にする。Smart Cut法に関して知られているように、埋め込み脆弱面42の分離後に残る欠陥含有領域は薄いので、多くの材料を除去する必要はない。この第2の実施形態では、第1の結合構造55を薄層化するステップd)でドナー層45の厚さの完全性及び均一性が保証されるので、非常に高品質の、典型的には数μm~100μmの間、又は好ましくは5μm~50μmの間の厚い表面フィルム60’’を備える積層構造100が同様に得られる。
【0079】
したがって、本発明による製造方法は、(ドナー層45が単結晶であるときに)高い結晶品質の厚い表面フィルム60’、60’’を転写することを可能にし、構成要素72、キャビティ71、及び/又は他の構造化層を備える機能化層75に転写されるときでさえ、完全性及び優れた厚さ均一性を示す。
【0080】
第1の機能層75がキャビティ71を備えるとき、得られる積層構造100に基づいて、膜、すなわちキャビティ71の上で可動な表面フィルム60’、60’’の部分に基づいてデバイスを製造することが可能である。上記キャビティ71が方法のこの段階で実際に充填される場合、キャビティ71を充填する犠牲材料を選択的にエッチングする必要がある。
【0081】
キャリア基板30の残り又はドナー基板60の残りは、新たな製造サイクルのために再利用する目的で処理することができることに留意されたい。
【0082】
第1の実施例によれば、実装された基板は、300mmの直径を有するウェハである。
【0083】
初期基板40は、少なくともその前面40aに、0.3μmの熱的酸化ケイ素層SiO2を備える単結晶シリコンから形成されたバルク基板である。
【0084】
キャリア基板30は、少なくともその前面30aに、0.3μmの熱的酸化ケイ素層SiO2を備える低級(低コスト)単結晶シリコンから形成されたバルク基板である。初期基板40とキャリア基板30とは、標準的な厚さ(700~800μm程度)を有する。
【0085】
初期基板40は、その前面40aのレベルで、616/cm程度の従来の線量、及び60~120keVの間のエネルギーでH+水素イオンを注入され、埋め込み脆弱面42を形成する。
【0086】
初期基板40とキャリア基板30との前面40a、30aの接合は、周囲温度でSiO2/SiO2直接結合を実現する。次いで、200℃~250℃の間の低温で1時間~2時間の固化アニールが結合構造55に適用される。
【0087】
次いで、結合構造55は、初期基板40の裏面40bのレベルで、機械研削及び機械トリミングによって薄層化される。これらの機械研削ステップの後に、化学機械研磨及び従来の洗浄シーケンス(SC1やSC2など)が続き、ドナー基板60が形成される。ドナー層45は、15μmの厚さ、及びレシーバ基板70への後の接合(典型的には0.5nmRMS未満の粗さ)に適合性がある表面品質(欠陥密度、粗さ)を有する。
【0088】
レシーバ基板70は、400μm未満の厚さを有する単結晶シリコンから形成されたバルク基板であり、裏面が研磨され、少なくともその前面70aに0.3μmの熱的酸化ケイ素層SiO2を備える。
【0089】
機能化層75は、例えばリソグラフィ及び局所エッチングによってレシーバ基板70に形成される。機能化層75は、5μmの深さと、350μmの横方向寸法とを有する互いに隔離された複数のキャビティ71を備える。キャビティ71は、前面70aの平面において円形若しくは正方形でよく、又は別の多角形状を取ることができる。
【0090】
ドナー基板60とレシーバ基板70との接合は、周囲温度で、周囲雰囲気下で、又は真空中での直接結合によって行われる。
【0091】
次いで、埋め込み脆弱面42に沿って分離を生じさせるために400℃での熱処理が適用され、一方では表面フィルム60’’を有する積層構造100を生じさせ、他方ではドナー基板60の残りの部分を生じさせる。
【0092】
表面フィルム60’’の表面粗さ及び品質を回復するために、犠牲酸化又は平滑化を含む熱処理を適用することができる。任意選択で、低い程度の除去(典型的には0.5μm未満)を有する化学機械研磨、及び/又は化学エッチングを適用することができる。
【0093】
そのような積層構造100は、例えば、圧力センサを製造するために使用することができる。
【0094】
第2の実施例では、実装された基板は、200mm又は300mmの直径を有するウェハである。
【0095】
キャリア基板40は、低級(低コスト)の単結晶シリコンから形成されたバルク基板である。
【0096】
キャリア基板30は、少なくともその前面30aに、0.4μmの熱的酸化ケイ素層SiO2を備える低級単結晶シリコンから形成されたバルク基板である。初期基板40とキャリア基板30とは、標準的な厚さ(700~800μm程度)を有する。
【0097】
キャリア基板30は、その前面30aのレベルで、616/cm程度の従来の線量、及び60~120keVの間のエネルギーでH+水素イオンを注入され、埋め込み脆弱面32を形成する。
【0098】
初期基板40とキャリア基板30との前面40a、30aの接合は、周囲温度でSiO2/SiO2直接結合を実現する。次いで、200℃~250℃の間の低温で1時間~2時間の固化アニールが結合構造55に適用される。
【0099】
次いで、結合構造55は、初期基板40の裏面40bのレベルで、機械的トリミングを含む機械研削と、その後の化学機械研磨及び従来の洗浄シーケンス(SC1、SC2など)によって薄層化されて、ドナー基板60を形成する。ドナー層45は、30μmの厚さ、及びレシーバ基板70への後の接合(典型的には0.5nmRMS未満の粗さ)に適合性がある表面品質(欠陥密度、粗さ)を有する。
【0100】
レシーバ基板70は、単結晶シリコンから形成され、加速度計やジャイロスコープなどのMEMS構成要素を備え、それらが第1の機能化層75を形成する。
【0101】
第2の機能化層75’は、例えばリソグラフィ及び局所エッチングによってドナー層45に形成される。機能化層75’は、3μmの深さと、1.5mm×1.5mmの横方向寸法とを有する複数のキャビティ71を備える。
【0102】
ドナー基板60とレシーバ基板70との接合は、周囲温度で真空中での直接結合によって行われる。
【0103】
次いで、埋め込み脆弱面32に沿って分離を生じさせるために350℃~450℃の間での熱処理が適用され、一方では表面フィルム60’’を有する積層構造100を生じさせ、他方ではキャリア基板30の残りの部分を生じさせる。
【0104】
表面フィルム60’の表面粗さ及び品質を回復するために、化学エッチングによる小さい程度の除去(典型的には0.5μm未満)を実施することができる。
【0105】
そのような積層構造100は、例えば、慣性センサのウェハレベルパッケージングを製造するために使用することができる。
【0106】
当然、本発明は、記載した実施形態及び実施例に限定されず、特許請求の範囲によって定義される本発明の範囲から逸脱することなく代替実施形態を導入することができる。
図1a
図1b
図1c
図2a
図2b
図2c
図2d
図2e
図2f
図2g
図3a
図3b
図3c
図3d
図3e
図3f
図3g
図4a
図4b
図5a
図5b
【国際調査報告】