特表 2023-519707 周期的自己制限的エッチングプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-05-12

(54)【発明の名称】周期的自己制限的エッチングプロセス

(51)【国際特許分類】

   H01L 21/306 20060101AFI20230502BHJP

   H10B 43/27 20230101ALI20230502BHJP

   H01L 21/336 20060101ALI20230502BHJP

   H01L 29/786 20060101ALI20230502BHJP

【ＦＩ】

H01L21/306 G

H10B43/27

H01L29/78 371

H01L29/78 613B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022559551

(86)(22)【出願日】2021-01-04

(85)【翻訳文提出日】2022-11-28

(86)【国際出願番号】 US2021012069

(87)【国際公開番号】W WO2021201940

(87)【国際公開日】2021-10-07

(31)【優先権主張番号】63/002,771

(32)【優先日】2020-03-31

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/121,546

(32)【優先日】2020-12-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】シェピス，アンソニー

(72)【発明者】

【氏名】カン，ホヨン

【テーマコード（参考）】

5F043

5F083

5F101

5F110

【Ｆターム（参考）】

5F043AA10

5F043BB03

5F043DD13

5F043FF10

5F043GG10

5F083EP18

5F083EP24

5F083EP32

5F083EP47

5F083EP48

5F083EP72

5F083EP76

5F083ER22

5F083GA10

5F083HA02

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083NA01

5F083PR05

5F083PR06

5F083PR21

5F101BA45

5F101BB02

5F101BB04

5F101BC02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH15

5F110AA04

5F110BB08

5F110BB11

5F110CC09

5F110DD01

5F110DD05

5F110EE04

5F110EE45

5F110FF02

5F110FF03

5F110GG02

5F110GG44

5F110HK04

5F110HK34

5F110QQ05

(57)【要約】

基板を処理する方法は、基板を通してチャネルを形成することと、チャネルの側壁上に多結晶シリコンの層を堆積させることと、多結晶シリコンの覆われていない表面を酸化剤で酸化することと、を含む。酸化剤は酸化された層を形成させ、酸化された層は多結晶シリコンの覆われていない表面上で均一な厚さを有する。方法は、除去剤を用いて、チャネルから酸化された層を除去することと、多結晶シリコンの層の所定量を除去するまで、覆われていない表面を酸化するステップと酸化された層を除去するステップとを繰り返すことと、を含む。

【特許請求の範囲】

【請求項1】

基板を処理する方法であって、
基板を通してチャネルを形成することと、
前記チャネルの側壁上に多結晶シリコンの層を堆積させることと、
前記多結晶シリコンの層の覆われていない表面を酸化剤で酸化させることであって、前記酸化剤は酸化された層を形成させ、前記酸化された層は前記多結晶シリコンの覆われていない表面上で均一な厚さを有する、ことと、
除去剤を用いて、前記チャネルから前記酸化された層を除去することと、
前記多結晶シリコンの層の所定量を除去するまで、覆われていない表面を酸化するステップと前記酸化された層を除去するステップとを繰り返すことと、を含む方法。

【請求項2】

覆われていない表面を酸化させることは、前記酸化剤を含む溶液を用いて実行される、請求項１に記載の方法。

【請求項3】

前記除去剤は、ＨＦを含む溶液を含む、請求項１に記載の方法。

【請求項4】

前記チャネルを形成することは、ＮＡＮＤメモリ製造プロセスの一部として、誘電体材料の交互層のスタックを通してチャネルを形成することを含む、請求項１に記載の方法。

【請求項5】

前記チャネルは、５０：１よりも大きいアスペクト比を有する、請求項１に記載の方法。

【請求項6】

前記酸化剤は、過酸化水素水溶液を含む、請求項１に記載の方法。

【請求項7】

基板を処理する方法であって、
第１の厚さを有するシリコン系材料の層を半導体基板上に形成することと、
前記シリコン系材料の層を酸化性溶液で湿潤させることにより、前記シリコン系材料の層上に、酸化されたシリコン系材料の層を成長させることと、
前記酸化されたシリコン系材料の層を酸化物エッチング溶液で湿潤させることにより、前記酸化されたシリコン系材料の層をエッチングすることと、
前記シリコン系材料の層が、所定厚さよりも薄い第２の厚さを有するまで、前記成長させるステップと前記エッチングするステップとを繰り返すことと、を含む方法。

【請求項8】

前記シリコン系材料は、ポリシリコン又は単結晶シリコンである、請求項７に記載の方法。

【請求項9】

前記シリコン系材料の露出した領域上に前記酸化されたシリコン系材料の層を成長させる前に、前記シリコン系材料上にパターンを形成することを更に含む、請求項７に記載の方法。

【請求項10】

前記酸化されたシリコン系材料をエッチングする前に、前記酸化されたシリコン系材料を第１のリンス溶液でリンスすることと、前記酸化されたシリコン系材料をエッチングして除去した後に、前記シリコン系材料を第２のリンス溶液でリンスすることと、を更に含む、請求項７に記載の方法。

【請求項11】

前記第１のリンス溶液及び前記第２のリンス溶液は脱イオン水である、請求項１０に記載の方法。

【請求項12】

前記酸化性溶液は、約１～３０重量％の濃度を有する過酸化水素水溶液である、請求項７に記載の方法。

【請求項13】

前記酸化物エッチング溶液は、約０．１～１０重量％の濃度を有するフッ化水素水溶液である、請求項７に記載の方法。

【請求項14】

前記シリコン系材料は、第１の浴中に浸漬することにより前記酸化性溶液で湿潤され、前記酸化されたシリコン系材料の層は、第２の浴中に浸漬することにより前記酸化物エッチング溶液で湿潤される、請求項７に記載の方法。

【請求項15】

前記シリコン系材料は、浴中に浸漬することにより前記酸化性溶液で湿潤され、前記酸化されたシリコン系材料の層は、ウェットスプレーエッチングツールにおいて前記酸化物エッチング溶液で湿潤される、請求項７に記載の方法。

【請求項16】

前記シリコン系材料は、ウェットスプレーエッチングツールにおいて前記酸化性溶液で湿潤され、前記酸化されたシリコン系材料の層は、前記ウェットスプレーエッチングツールにおいて前記酸化物エッチング溶液で湿潤される、請求項７に記載の方法。

【請求項17】

３Ｄ ＮＡＮＤデバイスを形成する方法であって、前記方法は、
３Ｄ ＮＡＮＤ誘電体スタック内にチャネルを形成することと、
前記チャネルの側壁上に、第１の厚さを有するポリシリコンの層を堆積させることと、
周期的エッチングプロセスを実施することを含み、各周期は、
前記ポリシリコンの層の露出した表面を、酸化剤を含む第１の溶液で湿潤させることにより、前記ポリシリコンの層の上に酸化物層を形成させることと、
酸化物エッチング剤を含む第２の溶液を用いて、前記ポリシリコンの層から酸化された層を除去することと、を含み、前記周期的エッチングプロセスは、前記ポリシリコンの層が、前記チャネルの前記側壁上に第２の厚さを有した後に停止され、前記第２の厚さは前記第１の厚さよりも所定厚さだけ薄い、方法。

【請求項18】

酸化されたシリコン系材料をエッチングする前に、前記酸化されたシリコン系材料を脱イオン水でリンスすることと、前記酸化されたシリコン系材料をエッチングして除去した後に、前記シリコン系材料を脱イオン水でリンスすることと、を更に含む、請求項１７に記載の方法。

【請求項19】

前記第１の溶液は、約１～３０重量％の濃度を有する過酸化水素水溶液である、請求項１７に記載の方法。

【請求項20】

前記第２の溶液は、約０．１～１０重量％の濃度を有するフッ化水素水溶液である、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、参照により本明細書に組み込まれる、２０２０年３月３１日に出願された米国仮特許出願第６３／００２，７７１号、及び２０２０年１２月１４日に出願された米国非仮特許出願第１７／１２１，５４６号の利益を主張する。

【0002】

本発明は、全般的には、シリコンをエッチングする方法に関し、特定の実施形態では、シリコン系材料の疑似原子層エッチングのための方法に関する。

【背景技術】

【0003】

プレーナＮＡＮＤは、２０１３年頃に１９３ｎｍの液浸システムにおいて物理的なスケーリング限界に達した。性能を向上させ、ビット需要に適応し続けるために、産業界は、１２８層を超える高アスペクト比構造を組み込んだ３Ｄ設計に向かっている。このような３Ｄアーキテクチャの集積化は、多くの新規な課題を導入した。

【0004】

プレーナ集積化から垂直集積化への動きにより、３Ｄ ＮＡＮＤ製造プロセスにおけるエッチングに対していくつかの厳しい要求が生じている。従来の３Ｄ ＮＡＮＤデバイスは、積層され垂直チャネルを介して接続された多層の不揮発性トランジスタを含む。設計密度の増加に伴い、ワード線スタックに追加された追加の不揮発性トランジスタゆえに、結果として生じるアスペクト比は増加している。アスペクト比のこの増加は、この垂直チャネル内においてポリシリコントランジスタチャネルを画定することに関して本質的な課題を提示する。

【発明の概要】

【課題を解決するための手段】

【0005】

基板を処理する方法は、基板を通してチャネルを形成することと、チャネルの側壁上に多結晶シリコンの層を堆積させることと、多結晶シリコンの覆われていない表面を酸化剤で酸化することであって、酸化剤は酸化された層を形成し、酸化された層は多結晶シリコンの覆われていない表面上に均一な厚さを有する、ことと、除去剤を用いてチャネルから酸化された層を除去することと、多結晶シリコンの所定量の層を除去するまで、覆われていない表面を酸化するステップと酸化された層を除去するステップとを繰り返すことと、を含む。

【0006】

基板を処理する方法は、第１の厚さを有するシリコン系材料の層を半導体基板上に形成することと、シリコン系材料の層を酸化性溶液で湿潤させることにより、シリコン系材料の層の上に、酸化されたシリコン系材料の層を成長させることと、酸化されたシリコン系材料の層を酸化物エッチング溶液で湿潤させることにより、酸化されたシリコン系材料の層をエッチングすることと、シリコン系材料の層が所定厚さよりも薄い第２の厚さを有するまで、成長させるステップとエッチングするステップとを繰り返すことと、を含む。

【0007】

３Ｄ ＮＡＮＤデバイスを形成する方法は、３Ｄ ＮＡＮＤ誘電体スタック内にチャネルを形成することと、チャネルの側壁上に、第１の厚さを有するポリシリコンの層を堆積させることと、周期的エッチングプロセスを実施することであって、各周期は、酸化剤を含む第１の溶液でポリシリコンの層の露出した表面を湿潤させることによりポリシリコンの層の上に酸化物層を形成させることを含む、ことと、酸化物エッチング剤を含む第２の溶液を用いて、ポリシリコンの層から酸化された層を除去することと、を含み、周期的エッチングプロセスは、ポリシリコンの層がチャネルの側壁上に第２の厚さを有した後に停止され、第２の厚さは第１の厚さよりも所定厚さだけ薄い。

【0008】

基板を処理する方法は、シリコン系材料の層を基板上に堆積させることと、シリコン系材料の覆われていない表面を酸化剤で酸化することであって、酸化剤は酸化された層を形成し、酸化された層はシリコン系材料の覆われていない表面上に均一な厚さを有する、ことと、除去剤を用いてシリコン系材料から酸化された層を除去することと、シリコン系材料の層の所定量を除去するまで、覆われていない表面を酸化するステップと酸化された層を除去するステップとを繰り返すことと、を含む。

【0009】

本発明及びその利点のより完全な理解のために、ここで、以下の記載を添付図面と併せて参照する。

【図面の簡単な説明】

【0010】

【図1A】本発明の実施形態に従って形成された３Ｄ－ＮＡＮＤメモリアレイの断面の投影図である。

【図1B】本発明の実施形態に従って形成された３Ｄ－ＮＡＮＤメモリアレイ内のメモリトランジスタのスタックの断面図である。

【図2A】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2B】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2C】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2D】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2E】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2F】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2G】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2H】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2I】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図2J】３Ｄ ＮＡＮＤメモリアレイ内のチャネル開口部内にポリシリコントランジスタチャネルを形成する際の主要処理ステップの断面図である。

【図3】図２Ａ～図２Ｊにおける処理ステップを説明するフロー図である。

【図4】本発明の実施形態に従って形成された完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタの断面図である。

【図5A】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5B】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5C】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5D】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5E】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5F】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5G】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図5H】完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ内にチャネルを形成する際の主要処理ステップの断面図である。

【図6】図５Ａ～図５Ｈにおける処理ステップを説明するフロー図である。

【発明を実施するための形態】

【0011】

様々な実施形態が、原子層の精度を有する自己制限的エッチング法を提供する。本明細書に記載されているエッチング技術は、多数の様々な半導体デバイス製造スキームに適用可能であり、シリコンベースのエッチングを含むいかなる集積化スキームに対しても有用である。例えば、本明細書におけるエッチング技術は、単結晶シリコン、多結晶シリコン、及び酸化され得る任意の他のシリコン含有層の、層又は構造をエッチングするために使用することができる。本明細書におけるエッチング技術は、多くの様々なエッチングスキームに適用できるが、本明細書で実施形態を説明する便宜上、議論は、主に２つのサンプルケース、すなわち、３Ｄメモリアーキテクチャにおけるポリシリコンのエッチング、及びプレーナ型の完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）集積回路における単結晶シリコンのエッチングへの適用に重点を置くことにする。しかしながら、本明細書の実施形態は、他のタイプの３Ｄスタック式のメモリ及びロジックデバイスだけでなく、貫通ビア及びディープトレンチ構造などの他の高アスペクト比フィーチャの形成にも適用できる。

【0012】

３Ｄアーキテクチャは、３Ｄ構造のトポロジにより提示される固有の課題を有する。この高アスペクト比の垂直チャネル内におけるポリシリコントランジスタチャネルの厚さ及び均一性を制御することは、トランジスタの性能を維持しトランジスタ間の変動を減らすために重要である。本開示に記載されている様々な実施形態は、チップメーカーがポリシリコンエッチングを原子レベルの精度で厳密に制御することを可能にする。

【0013】

ＦＤＳＯＩアーキテクチャは、非常に薄い単結晶シリコンチャネルを非常に均一な厚さで形成することが必要であるという課題を有する。完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタでは、単結晶シリコンの薄層がＦＤＳＯＩトランジスタチャネルを形成する。ＦＤＳＯＩトランジスタチャネルの厚さ及び均一性を制御することは、ＦＤＳＯＩトランジスタの性能を維持しトランジスタ間の変動を減らすために重要である。本開示に記載されている様々な実施形態は、チップメーカーが、ＦＤＳＯＩトランジスタチャネルの単結晶シリコンエッチングを原子レベルの精度で厳密に制御することを可能にする。

【0014】

実施形態が、３Ｄ ＮＡＮＤへの適用、更にはＦＤＳＯＩへの適用に関する特定の状況で記載されているが、様々な実施形態が、半導体製造における任意のシリコンベースのエッチングに適用することができる。それに応じて、様々な実施形態が、半導体製造プロセスにおけるシリコン系材料の、原子レベルの精度及び制御を伴うエッチングについて開示している。様々な実施形態が、自己制限的であってエッチング液濃度に依存せず（輸送制限的ではなく）、それにより原子レベルの制御がもたらされるエッチング方法を提供する。

【0015】

３Ｄ ＮＡＮＤデバイス設計における密度の増加は、３Ｄ ＮＡＮＤスタックの層数を増加させることにより実現される。層の各セットが、個々の不揮発性メモリトランジスタを形成する。この数年間、ワード線スタックの層数は３２層から６４層まで増加し、将来のアーキテクチャは、１２８層又はそれを超える層を含む可能性がある。これらの層は、典型的には、ポリシリコンと酸化物との交互層、又は誘電体材料、例えば二酸化シリコンと、窒化シリコンとの交互層で構成される。

【0016】

疑似原子層シリコン系材料エッチングプロセスの第１の実施形態が、図３のフロー図に従って、図２Ａ～図２Ｊを使用して製作されている、図１に示す３Ｄ ＮＡＮＤ構造の断面図を使用して説明される。次いで、疑似原子層シリコン系材料エッチングプロセスの第２の実施形態が、図６のフロー図に従って、図５Ａ～図５Ｈを使用して製作されている、図４に示すＦＤＳＯＩ構造の断面図を使用して説明される。

【0017】

図１Ａは、本発明の実施形態に従って形成された３Ｄ－ＮＡＮＤメモリアレイの断面の投影図である。図１Ｂは、本発明の実施形態に従って形成された、金属ゲート（ワード線１０６）と二酸化シリコン１０４とが交互になった３Ｄ ＮＡＮＤワード線スタックの実施例の断面図を示す。

【0018】

図１Ａは、共通ドレインビット線１１４が形成された半導体基板１０２を示す。この断面図は、誘電体材料、例えば二酸化シリコン１０４の交互層を示し、この層が、例えばタングステンでできているワード線１０６の層を電気的に絶縁している。例えばタングステンからなるワード線１０６は、３Ｄ ＮＡＮＤアレイにおけるスタックされたメモリトランジスタの交互になった金属ゲートである。例えばポリシリコンからなる共通ソースビット線１２２が、３Ｄ ＮＡＮＤメモリアレイの上面を、ワード線１０６（金属ゲート）に対して垂直に横断している。ドレインビット線１１４及びソースビット線１２２は、チャネル１３０の側壁上で、例えばポリシリコンでできている薄いトランジスタチャネル１２６（図１Ｂに示される）に接続されている。ワード線１０６の層のメモリトランジスタは全て、共通ソースビット線１２２及び共通ドレインビット線１１４を共有している。

【0019】

図１Ｂに、続いて図２Ａ～図２Ｊに示される、３Ｄ ＮＡＮＤメモリアレイにおけるＳＯＮＯＳ不揮発性トランジスタのスタックの断面図は、図１Ａの点線の枠１００により図示される。

【0020】

各ＳＯＮＯＳトランジスタは、例えばタングステンを含む、金属ゲート（ワード線１０６）を含み、金属ゲートは、例えばポリシリコンを含む、トランジスタチャネル１２６から、ゲート誘電体層１０８により絶縁されている。ＳＯＮＯＳトランジスタとして参照する場合があるが、ＳＯＮＯＳトランジスタの各々は、金属／酸化物／窒化物／酸化物／シリコン（ＭＯＮＯＳ）スタックである。プログラミング時、ゲート誘電体層１０８内のシリコン窒化物層中に電子がトラップされることができる。トラップされた電子は、ＳＯＮＯＳ不揮発性トランジスタのターンオン電圧を上昇させる。シリコン窒化物層中に電子がトラップされているＳＯＮＯＳトランジスタは、論理状態「１」を記憶しているのに対し、電子がトラップされていないＳＯＮＯＳトランジスタは、論理状態「０」を記憶している。これらの論理状態は、３Ｄ ＮＡＮＤメモリが電源に接続されていない場合であっても１０年以上にわたって保持される。

【0021】

ワード線スタックにおいて、複数のＳＯＮＯＳトランジスタが互いの上に積層されている。あるＳＯＮＯＳトランジスタの金属ゲート（ワード線１０６）は、上下に積層されている他の不揮発性ＳＯＮＯＳトランジスタから二酸化シリコン１０４の層により絶縁されている。ＳＯＮＯＳトランジスタのスタックは、共通ソース端子１１２を共有し、更に共通ドレイン端子１１６を共有している。低濃度ドープされた、例えば１０^１４ｃｍ^－３～１０^１７ｃｍ^－３でドープされた、ポリシリコン層１１０の薄層が、３Ｄ ＮＡＮＤメモリアレイにおいて積層されたＳＯＮＯＳトランジスタのためのチャネル１２６を形成する。低濃度ドープされたポリシリコン層１１０の薄層は、ｎ型ドーパントによりインサイチュでドープされて、ｎチャネルトランジスタが形成されてもよい。低濃度ドープされたポリシリコン層１１０の薄層の一方の端部が、共通ソースビット線１２２に短絡されている一方で、低濃度ドープされたポリシリコン層１１０の薄層の反対側の端部が、共通ドレインビット線１１４に短絡されている。

【0022】

動作時、共通ソースビット線１２２（ソース端子１１２）を接地に保持した状態で、共通ドレインビット線１１４（ドレイン端子１１６）に電圧を印加することができる。ゲート端子１１８の電圧は、ゲート選択トランジスタ１２０のうちの１つをオンにすることにより、金属ゲート（ワード線１０６）のうちの１つに接続されることができる。ＳＯＮＯＳトランジスタがゼロにプログラムされている（電子がトラップされていない）場合、ポリシリコンチャネルはオンになり、追加の電流がトランジスタのチャネル１２６を通って流れることになる。しかしながら、ＳＯＮＯＳトランジスタが１にプログラムされている（電子がトラップされている）場合、チャネル１２６はＯＦＦのままであり、追加の電流は流れないであろう。３Ｄ ＮＡＮＤメモリアレイにおける、あるＳＯＮＯＳトランジスタから次のＳＯＮＯＳトランジスタへの変動は、あるＳＯＮＯＳトランジスタから次のＳＯＮＯＳトランジスタへの、低濃度ドープされたポリシリコントランジスタチャネル１２６の厚さの均一性に依存する。

【0023】

本明細書において様々な実施形態で説明するように、図２Ａ～図２Ｊ及び図３を使用して更に説明するような周期的自己制限的堆積及びエッチングプロセスを使用して、均一な低濃度ドープされたポリシリコントランジスタチャネル１２６が形成される。

【0024】

ここで、３Ｄ ＮＡＮＤ基板３００の断面図を示す図２Ａを参照する。二酸化シリコン１０４及び窒化シリコン１２４の交互になった誘電体層が、半導体基板１０２の上に層状になっている。この処理段階では、半導体基板１０２は複数のデバイス領域を含み、このデバイス領域は、アレイプログラミング及びロジックトランジスタに関連する活性トランジスタ領域、並びに半導体基板１０２内で拡散領域として形成され３Ｄ ＮＡＮＤメモリの共通ビット線を形成するドレインビット線１１４を含む。

【0025】

図２Ａでは、６個の交互層が示されているが、３Ｄ ＮＡＮＤメモリは１００個超の交互層を有することができる。開口部を有するチャネルパターン１２８が３Ｄ ＮＡＮＤ基板上に形成され（ステップ１４０、図３）、この開口部を通してチャネルがエッチングされて、誘電体スタックの表面が露出される。

【0026】

次に、図２Ｂに示すように（ステップ１４２、図３）、リソグラフィプロセスを使用してチャネルパターン１２８を形成した後に、二酸化シリコン１０４及び窒化シリコン１２４の積層された誘電体層を通してチャネル１３０が形成される。チャネルパターン１２８は、以降のプラズマエッチングプロセスからのエッチングに耐性を有するハードマスク層を含んでもよい。例えば、チャネルパターン１２８は、一実施形態では、窒化チタン層などの金属窒化物を含んでもよい。

【0027】

チャネル１３０は、下にある半導体基板１０２内のビット線１１４の拡散領域上で、又はエッチストップ層上で止まる。チャネル１３０は、プラズマツール内でプラズマエッチングプロセスを使用して形成することができる。様々な実施形態では、プラズマエッチングプロセスは、実質的に垂直な側壁を有するトレンチを形成する。プラズマエッチングプロセスは、実施形態では、二酸化シリコン１０４の層と窒化シリコン１２４の層との交互層を交互にエッチングするように設計された周期的プロセスを含むことができる。代わりに、プラズマエッチングプロセスは、二酸化シリコン及び窒化シリコンのエッチングに対して同じ選択性を有し下にある半導体基板１０２上でエッチングが止まるように調整されたプラズマエッチングを含んでもよい。

【0028】

様々な実施形態では、チャネル１３０は、５０：１～１００：１のアスペクト比を有してもよい。更なる実施形態では、チャネル１３０は、１００：１を超える、例えば最大で５００：１、のアスペクト比を有してもよい。残っているチャネルパターン１２８は全て、チャネルエッチング後に除去される。

【0029】

図２Ｃにおいて、ＳＯＮＯＳゲート誘電体層１０８を堆積させた後に、低濃度ドープされたポリシリコン層１１０の層が堆積される（ステップ１４４、図３）。チャネル１３０の垂直な側壁上に均一な厚さを有するように、ＳＯＮＯＳゲート誘電体層１０８が堆積される。様々な実施形態では、ＳＯＮＯＳゲート誘電体層１０８は、原子層堆積プロセスを使用して形成することができる。代わりに、ＳＯＮＯＳゲート誘電体層１０８は、化学蒸着、プラズマ堆積などを含む他の堆積プロセスを使用して形成される。

【0030】

様々な実施形態では、ＳＯＮＯＳゲート誘電体１０８は、約２ｎｍ～約１０ｎｍの厚さを有する。ＳＯＮＯＳゲート誘電体層１０８は、一実施形態では、酸化物／窒化物／酸化物（ＯＮＯ）スタックを備える。別の実施形態では、ゲート誘電体層１０８は、高ｋ誘電体／窒化物／酸化物スタックを備える。

【0031】

様々な実施形態では、ポリシリコン層１１０は、典型的には、均一な厚さのポリシリコンで３Ｄ－ＮＡＮＤ基板１０１の表面を覆うこと及びＳＯＮＯＳゲート誘電体層１０８を覆うことが可能な堆積プロセス、例えば化学蒸着（ＣＶＤ）プロセスを使用して堆積される（ステップ１４４、図４）。様々な実施形態では、ポリシリコン層１１０は、１０^１４ｃｍ^－３～１０^１８ｃｍ^－３のドーピング濃度でインサイチュでドープされ、リンを用いてｎ型にドープされてもよい。

【0032】

図１Ｂに関して前述したように、ポリシリコン層１１０は非常に薄くなければならない。薄くすることは、薄膜トランジスタの劣化及び制御の喪失を回避し、トランジスタのサブスレッショルド特性を改善する。様々な実施形態では、ポリシリコン層１１０は、必要な厚さよりも僅かに厚く堆積し、次いで、実施形態による疑似原子層シリコンエッチングプロセスを使用して、ＳＯＮＯＳトランジスタの要求に応じて薄くすることができる。様々な実施形態において、薄くした後のポリシリコン層１１０は、約５ｎｍ～約５０ｎｍ、例えば一実施形態では１０ｎｍ～２０ｎｍ、である。

【0033】

一般に、ポリシリコン層１１０は、ウェットエッチングプロセスにより薄くされなければならない。しかしながら、チャネル１３０の高いアスペクト比、例えば５０：１～５００：１は、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）などの現在のエッチング溶液に大きな課題を提起する。なぜなら、ＴＭＡＨを用いるエッチングは輸送制限的になり、エッチングレートがチャネルの底部における濃度により妨げられる結果となるからである。反応副生成物の排出及びエッチング液の補充が制限されることにより、ポリシリコン層１１０が不均一に薄くなり、デバイス性能を損なう結果となる可能性がある。例えば、ポリシリコン層１１０の厚さは、チャネル１３０の底部でより大きくなり、チャネル１３０の上部でより小さくなる場合がある。

【0034】

本明細書の実施形態が、これらの限界を自己制限的周期的プロセスを用いて克服する。図２Ｄを参照すると、３Ｄ－ＮＡＮＤ基板１０１を酸化性溶液１３２の浴中に浸漬させることにより３Ｄ－ＮＡＮＤ基板１０１は湿潤され、次いで、酸化性溶液は表面張力効果に起因してチャネル１３０内へと浸透する（ステップ１４６、図３）。代わりに、ポリシリコン層１１０の表面は、ウェットスプレーエッチングツールを使用して酸化性溶液１３２で湿潤される。一実施形態では、酸化性溶液１３２は、１～３０重量％の範囲の濃度を有する過酸化水素水溶液であり得る。別の実施形態では、酸化性溶液１３２は、オゾンを含んでもよい。

【0035】

酸化性溶液１３２がポリシリコン層１１０の表面に接触すると、酸化性溶液１３２は表面を急速に酸化して、酸化物の層１３４が形成される（ステップ１４６、図３）。形成される酸化物の層１３４の厚さは、自己制限的であってエッチング液濃度に依存せず（輸送制限的ではなく）、その結果、原子レベルの制御がもたらされる。具体的には、酸化物の層１３４は、酸化性溶液１３２の拡散に対する、及びポリシリコン層１１０からのシリコン原子の拡散に対する、拡散障壁を形成する。この拡散障壁は、ポリシリコン層１１０の露出された表面の全てが酸化物の層１３４で覆われた後に、更なる酸化を防止する。いったんポリシリコン層１１０の表面が酸化物の層１３４で覆われると、更なる酸化性溶液１３２、例えば過酸化水素が、ポリシリコン層１１０の表面から遮断され、ポリシリコン層１１０の表面の更なる酸化が実質的に止まる。

【0036】

高アスペクト比のチャネル１３０を酸化性溶液１３２で完全に満たすことを容易にするために、二酸化炭素を使用して３Ｄ－ＮＡＮＤ基板１０１を最初にクリーニングすることができる。例えば、高圧二酸化炭素ガスを、３Ｄ－ＮＡＮＤ基板１０１の表面に向かって導くことができる。二酸化炭素ガスの膨張により、二酸化炭素ガスは冷却され、固体二酸化炭素として固体化され、３Ｄ－ＮＡＮＤ基板１０１及びチャネル１３０の表面上に堆積される。固体二酸化炭素を暖めると昇華し、体積が８００倍にも増加する。このプロセス中、二酸化炭素は緩み、粒子を払いのける。

【0037】

図２Ｆを参照すると、酸化性溶液１３２が除去される（ステップ１４８、図３）。３Ｄ－ＮＡＮＤ基板１０１は、酸化性溶液１３２の除去を手助けするために、溶媒でリンスされることができる。様々な実施形態では、３Ｄ－ＮＡＮＤ基板１０１は、浴中に浸漬させることにより、又はウェットスプレーエッチングツールにおいて溶媒でリンスすることにより、リンスされる。一実施形態では、溶媒は脱イオン水である。

【0038】

次に図２Ｇに示されるように、３Ｄ－ＮＡＮＤ基板１０１は酸化物除去剤１３６に曝露される（ステップ１５０、図３）。図面では、酸化物除去剤１３６は、酸化物の層１３４を湿潤させる。酸化物除去剤１３６は、フッ化水素を水で希釈して０．１～１０重量％の範囲の濃度にしたものであり得る。いったん酸化物の層１３４が除去されると、下にあるポリシリコン層１１０が露出し、エッチングは止まる。有利には、酸化物除去剤は、ポリシリコン層１１０をエッチングしないように選択される。

【0039】

図２Ｈは、酸化物の層１３４が酸化物除去剤１３６を使用して除去された後の３Ｄ－ＮＡＮＤ基板１０１を示す（ステップ１５０、図３）。

【0040】

図２Ｉを参照すると、酸化物除去剤１３６が除去される（ステップ１５２、図３）。次いで、３Ｄ－ＮＡＮＤ基板１０１は、酸化物除去剤１３６の除去を支援するために、溶媒でリンスされることができる。様々な実施形態では、３Ｄ－ＮＡＮＤ基板１０１は、浴中に浸漬させることにより、又はウェットスプレーエッチングツールにおいて溶媒でリンスすることにより、リンスされる。一実施形態では、溶媒は脱イオン水である。

【0041】

ポリシリコン層１１０の所定厚さを除去するために、ステップ１４６～ステップ１５２を必要な回数だけ繰り返すことができる（ステップ１５４、図３）。ポリシリコン層１１０の表面が酸化性溶液１３２により湿潤されている間、全ての周期において、シリコン原子の表面層が酸化物の層１３４（例えば、二酸化シリコン）に変換される。酸化物の層１３４が酸化物除去剤１３６によりエッチングされて除去されると、シリコン原子のこの表面層は除去される。ステップ１４６～１５２を繰り返すことにより、シリコン原子は非常に制御された均一な形で一度に１層ずつ除去される一方で、同時に、残っているポリシリコン層１１０の表面粗さは低減される。ポリシリコン層１１０の所定厚さを、このように制御された均一な形で除去することにより、３Ｄ－ＮＡＮＤメモリアレイにおけるＳＯＮＯＳトランジスタの性能を精密に定めることができ、ＳＯＮＯＳトランジスタ間の変動を最小限に抑えることができる。様々な実施形態では、ポリシリコン層１１０の所定厚さは、ポリシリコン層１１０の目標表面粗さ又は目標厚さ均一性を実現するように選択されてもよい。例示的な一実施形態では、ポリシリコン層１１０の所定厚さは、ポリシリコン層１１０の初期厚さの一部、例えば、ポリシリコン層１１０の初期厚さの５％～２０％であってもよい。

【0042】

仕様に合うようにポリシリコン層１１０が薄くされた後、窒化シリコン１２４をＣＶＤ－タングステンで置換してＳＯＮＯＳトランジスタゲートを形成することと、共通ソースビット線１２２とソース端子１１２への電気接続部とを形成することによりビット線を形成することと、共通ドレインビット線１１４とドレイン端子１１６への電気接続部とを形成することと、ゲート端子１１８への電気接続部を形成することと、ゲート選択トランジスタ１２０を形成することと、を含む、追加の処理を実施して、図１Ａ及び図１Ｂに示す３Ｄ ＮＡＮＤ構造を構築することができる。

【0043】

図４は、本出願の一実施形態に従って形成された完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ２００の断面図を示す。

【0044】

埋め込み酸化物（ＢＯＸ）２０４の層が、トランジスタの単結晶シリコン２０６内に形成されたチャネルを、下にある基板２０２から絶縁している。ＦＤＳＯＩトランジスタ２００における単結晶シリコン２０６は、単結晶シリコンの非常に薄い層であり、典型的には１５０ｎｍ未満である。超薄チャネルを有するＦＤＳＯＩトランジスタでは、シリコンは２５ｎｍ以下であり得る。トランジスタゲート２１０は、ゲート誘電体層２０８により、単結晶シリコン２０６内のチャネルから絶縁されている。単結晶シリコン２０６内のトランジスタチャネルに隣接するシリコン領域は高濃度ドープされて、トランジスタソース２１４及びトランジスタドレイン２１６を形成している。シャロートレンチアイソレーション２１２が、ＦＤＳＯＩトランジスタ２００を、隣接するトランジスタ及び基板２０２内の他の半導体デバイスから電気的に絶縁している。ＦＤＳＯＩトランジスタの性能は、単結晶シリコン２０６内に形成されたチャネルの厚さに対して非常に敏感である。ＦＤＳＯＩトランジスタ間の変動性は、単結晶シリコン２０６内のトランジスタチャネルの、ＦＤＳＯＩトランジスタごとの厚さの変動に対して非常に敏感である。

【0045】

完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタ２００の性能は、単結晶シリコン２０６内に形成された薄いチャネルの厚さに対して非常に敏感である。ＦＤＳＯＩトランジスタ２００間の変動性は、トランジスタごとの、単結晶シリコン２０６内のトランジスタチャネルの厚さの変動に対して敏感である。ＦＤＳＯＩトランジスタ２００における単結晶シリコン２０６の厚さは、典型的に１５０ｎｍ未満である。超薄ＦＤＳＯＩトランジスタでは、単結晶シリコン２０６は２５ｎｍ以下であり得る。

【0046】

更に説明されるように、本発明の実施形態を、薄い単結晶シリコン２０６の厚さの均一性を制御するために適用することができる。

【0047】

ポリシリコンチャネルを有する薄膜トランジスタ（ＴＦＴ）も製造できる。例えば、それらは液晶ディスプレイにおいて使用される。ポリシリコンチャネルを有するこれらのトランジスタは絶縁基板上に形成され、ポリシリコンチャネルの厚さに応じて、部分空乏型シリコンオンインシュレータ（ＰＤＳＯＩ）トランジスタ又は完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）トランジスタに類似した特性を有する。単結晶シリコントランジスタチャネルを有するＰＤＳＯＩ及びＦＤＳＯＩトランジスタのように、ポリシリコンチャネルを有するＴＦＴの性能は、ポリシリコントランジスタチャネルの厚さ及び厚さ均一性に対して敏感である。原子層を有するポリシリコントランジスタチャネルの厚さ及び厚さ均一性を制御するための実施形態の技術が、ポリシリコンＴＦＴトランジスタに同様に適用可能である。

【0048】

図５Ａは、完全空乏型シリコンオンインシュレータ（ＦＤＳＯＩ）基板２０２の断面図を示す。次いで、ＦＤＳＯＩトランジスタのトランジスタチャネルを形成する電気的に絶縁された単結晶シリコン２０６は、実施形態の疑似原子層シリコン系材料エッチングプロセスを使用して高い精度で薄くすることができる。このようにして、単結晶シリコン２０６におけるトランジスタチャネルの厚さは、ＦＤＳＯＩトランジスタ性能のために必要とされる最終的な薄さに減らすことができる。

【0049】

ＦＤＳＯＩトランジスタチャネルパターン１２８をＦＤＳＯＩ基板２０２上に形成して、１つのＦＤＳＯＩトランジスタの単結晶シリコン２０６においてチャネル領域を露出させ、他のＦＤＳＯＩトランジスタのトランジスタチャネル領域を露出させないようにできる。このようにして、単結晶シリコン２０６の厚さを、異なるＦＤＳＯＩトランジスタに対して異なる厚さにエッチングして、異なる性能特性を有するＦＤＳＯＩトランジスタを作製できる（ステップ２３０、図６）。

【0050】

図５Ｂでは、単結晶シリコンチャネルの表面が酸化性溶液１３２で湿潤される（ステップ２３２、図６）。

【0051】

図５Ｃでは、単結晶シリコン２０６を酸化性溶液１３２に曝露させることにより、単結晶シリコン２０６上に、酸化物層２２０、例えば二酸化シリコンが形成される（ステップ２３２、図６）。ＦＤＳＯＩ基板２０２は、酸化性溶液１３２の浴中に浸漬することにより湿潤させることができる。代わりに、単結晶シリコン２０６の表面を、ウェットスプレーエッチングツールを使用して酸化性溶液１３２で湿潤させることができる。酸化性溶液１３２は、約１～３０重量％の範囲の濃度を有する過酸化水素水溶液であり得る。過酸化水素が単結晶シリコン２０６の表面に接触すると、過酸化水素は表面を急速に酸化して酸化物層２２０を形成する。形成される酸化物層２２０は、自己制限的である。いったん単結晶シリコン２０６の表面が酸化物層２２０で覆われると、更なる過酸化水素が表面から遮断され、単結晶シリコン２０６の表面の更なる酸化が実質的に止まる。有益には、酸化は、単結晶シリコン２０６の表面上の突起又はトレンチを平滑化し、単結晶シリコン２０６の表面粗さを減らすことになる。

【0052】

図５Ｄにおいて、酸化性溶液１３２が除去される（ステップ２３４、図６）。ＦＤＳＯＩ基板２０２は、酸化性溶液１３２の除去を手助けするために、溶媒でリンスされることができる。基板は、浴中に浸漬することにより、又はウェットスプレーエッチングツールにおいて溶媒でリンスすることにより、リンスされることができる。溶媒は、典型的には脱イオン水である。

【0053】

図５Ｅは、酸化物層２２０が酸化物除去剤１３６に曝露されているＦＤＳＯＩ基板２０２を示す（ステップ２３６、図６）。図では、酸化物除去剤１３６が酸化物層２２０を湿潤させている。

【0054】

図５Ｆは、酸化物除去剤１３６により表面酸化物層２２０が表面からエッチングされた後のＦＤＳＯＩ基板２０２を示す（ステップ２３６、図６）。酸化物除去剤１３６は、約０．１～１０重量％の範囲の濃度を有するフッ化水素水溶液であり得る。いったん酸化物層２２０が除去されると、下にある単結晶シリコン２０６が露出し、エッチングは止まる。酸化物除去剤１３６は、単結晶シリコン２０６をエッチングしない。

【0055】

図５Ｇにおいて、酸化物除去剤１３６は除去される（ステップ２３８、図６）。ＦＤＳＯＩ基板２０２は、酸化物除去剤１３６の除去を手助けするために、溶媒でリンスされることができる。基板は、浴中に浸漬することにより、又はウェットスプレーエッチングツールにおいて溶媒でリンスすることにより、リンスされることができる。溶媒は、典型的には脱イオン水である。

【0056】

ＳＯＩ単結晶シリコン２０６の所定厚さを除去するために、ステップ２３２～２３８を必要な回数だけ繰り返すことができる（ステップ２４０、図６）。ＳＯＩ単結晶シリコン２０６の表面が酸化性溶液１３２により湿潤された後はいつでも、シリコン原子の表面層が酸化物層２２０に変換される。次いで、酸化物層２２０が酸化物除去剤１３６に曝露されると、シリコン原子のこの表面層は除去される。ステップ２３２～２３８を繰り返すことにより、シリコン原子の表面層は、非常に制御された形で一度に１層ずつ除去される。ＳＯＩ単結晶シリコン２０６の所定厚さを、このように厳しく制御された均一な形で除去することにより、ＦＤＳＯＩトランジスタの性能を精密に定めることができ、ＦＤＳＯＩトランジスタ間の変動を最小限に抑えることができる。

【0057】

仕様を満たすようにＳＯＩ単結晶シリコン２０６を薄くした後、ゲート誘電体２０８を堆積させることと、ＦＤＳＯＩトランジスタゲート２１０を堆積及びエッチングすることと、ソース２１４及びドレイン２１６をドープすることと、を含む追加処理を実施して、図４に示すＦＤＳＯＩトランジスタ２００を生産することができる。

【0058】

本発明の例示的な実施形態を、ここに要約する。他の実施形態もまた、本明細書全体並びに本明細書で請求された特許請求の範囲から理解することができる。

【0059】

実施例１．基板を処理する方法であって、基板を通してチャネルを形成することと、チャネルの側壁上に多結晶シリコンの層を堆積させることと、多結晶シリコンの覆われていない表面を酸化剤で酸化させることであって、酸化剤は酸化された層を形成し、酸化された層は多結晶シリコンの覆われていない表面上に均一な厚さを有する、ことと、除去剤を用いてチャネルから酸化された層を除去することと、多結晶シリコンの所定量の層を除去するまで、覆われていない表面を酸化するステップと酸化された層を除去するステップとを繰り返すことと、を含む方法。

【0060】

実施例２．覆われていない表面を酸化させることは、酸化剤を含む溶液を用いて実行される、実施例１に記載の方法。

【0061】

実施例３．除去剤は、ＨＦを含む溶液を含む、実施例１又は２に記載の方法。

【0062】

実施例４．チャネルを形成することは、ＮＡＮＤメモリ製造プロセスの一部として、誘電体材料の交互層のスタックを通してチャネルを形成することを含む、実施例１～３のうちの１つに記載の方法。

【0063】

実施例５．チャネルは、５０：１よりも大きいアスペクト比を有する、実施例１～４のうちの１つに記載の方法。

【0064】

実施例６．酸化剤は、過酸化水素水溶液を含む、実施例１～５のうちの１つに記載の方法。

【0065】

実施例７．基板を処理する方法であって、第１の厚さを有するシリコン系材料の層を半導体基板上に形成することと、シリコン系材料の層を酸化性溶液で湿潤させることにより、シリコン系材料の層の上に、酸化されたシリコン系材料の層を成長させることと、酸化されたシリコン系材料の層を酸化物エッチング溶液で湿潤させることにより、酸化されたシリコン系材料の層をエッチングすることと、シリコン系材料の層が所定厚さよりも薄い第２の厚さを有するまで、成長させるステップとエッチングするステップとを繰り返すことと、を含む方法。

【0066】

実施例８．シリコン系材料は、ポリシリコン又は単結晶シリコンである、実施例７に記載の方法。

【0067】

実施例９．シリコン系材料の露出した領域上に酸化されたシリコン系材料の層を成長させる前に、シリコン系材料上にパターンを形成することを更に含む、実施例７又は８に記載の方法。

【0068】

実施例１０．酸化されたシリコン系材料をエッチングする前に、酸化されたシリコン系材料を第１のリンス溶液でリンスすることと、酸化されたシリコン系材料をエッチングして除去した後に、シリコン系材料を第２のリンス溶液でリンスすることと、を更に含む、実施例７～９のうちの１つに記載の方法。

【0069】

実施例１１．第１のリンス溶液及び第２のリンス溶液は、脱イオン水である、実施例７～１０のうちの１つに記載の方法。

【0070】

実施例１２．酸化性溶液は、約１～３０重量％の濃度を有する過酸化水素水溶液である、実施例７～１１のうちの１つに記載の方法。

【0071】

実施例１３．酸化物エッチング溶液は、約０．１～１０重量％の濃度を有するフッ化水素水溶液である、実施例７～１２のうちの１つに記載の方法。

【0072】

実施例１４．シリコン系材料は、第１の浴中に浸漬することにより酸化性溶液で湿潤され、酸化されたシリコン系材料の層は、第２の浴中に浸漬することにより酸化物エッチング溶液で湿潤される、実施例７～１３のうちの１つに記載の方法。

【0073】

実施例１５．シリコン系材料は、浴中に浸漬することにより酸化性溶液で湿潤され、酸化されたシリコン系材料の層は、ウェットスプレーエッチングツールにおいて酸化物エッチング溶液で湿潤される、実施例７～１４のうちの１つに記載の方法。

【0074】

実施例１６．シリコン系材料は、ウェットスプレーエッチングツールにおいて酸化性溶液で湿潤され、酸化されたシリコン系材料の層は、ウェットスプレーエッチングツールにおいて酸化物エッチング溶液で湿潤される、実施例７～１５のうちの１つに記載の方法。

【0075】

実施例１７．３Ｄ ＮＡＮＤデバイスを形成する方法であって、本方法は、３Ｄ ＮＡＮＤ誘電体スタック内にチャネルを形成することと、チャネルの側壁上に、第１の厚さを有するポリシリコンの層を堆積させることと、周期的エッチングプロセスを実施することであって、各周期は、酸化剤を含む第１の溶液でポリシリコンの層の露出した表面を湿潤させることによりポリシリコンの層の上に酸化物層を形成させることを含む、ことと、酸化物エッチング剤を含む第２の溶液を用いて、ポリシリコンの層から酸化された層を除去することと、を含み、周期的エッチングプロセスは、ポリシリコンの層がチャネルの側壁上に第２の厚さを有した後に停止され、第２の厚さは第１の厚さよりも所定厚さだけ薄い、方法。

【0076】

実施例１８．酸化されたシリコン系材料をエッチングする前に、酸化されたシリコン系材料を脱イオン水でリンスすることと、酸化されたシリコン系材料をエッチングして除去した後に、シリコン系材料を脱イオン水でリンスすることと、を更に含む実施例１７に記載の方法。

【0077】

実施例１９．第１の溶液は、約１～３０重量％の濃度を有する過酸化水素水溶液である、実施例１７又は１８に記載の方法。

【0078】

実施例２０．第２の溶液は、約０．１～１０重量％の濃度を有するフッ化水素水溶液である、実施例１７～１９のうちの１つに記載の方法。

【0079】

実施例２１．基板を処理する方法であって、シリコン系材料の層を基板上に堆積させることと、シリコン系材料の覆われていない表面を酸化剤で酸化することであって、酸化剤は酸化された層を形成し、酸化された層はシリコン系材料の覆われていない表面上に均一な厚さを有する、ことと、除去剤を用いてシリコン系材料から酸化された層を除去することと、シリコン系材料の層の所定量を除去するまで、覆われていない表面を酸化するステップと酸化された層を除去するステップとを繰り返すことと、を含む方法。

【0080】

実施例２２．覆われていない表面を酸化させることは、酸化剤を含む溶液を用いて実行される、実施例２１に記載の方法。

【0081】

実施例２３．酸化剤は、過酸化水素水溶液を含む、実施例２１又は２２に記載の方法。

【0082】

実施例２４．除去剤は、ＨＦを含む溶液を含む、実施例２１～２３のうちの１つに記載の方法。

【0083】

実施例２５．トランジスタを形成することを更に含み、シリコン系材料はトランジスタのチャネルである、実施例２１～２４のうちの１つに記載の方法。

【0084】

実施例２６．トランジスタは、単結晶シリコンチャネルを有するシリコンオンインシュレータトランジスタ（ＳＯＩ）である、実施例２１～２５のうちの１つに記載の方法。

【0085】

実施例２７．ＳＯＩトランジスタは、完全空乏型ＳＯＩトランジスタ又は部分空乏型ＳＯＩトランジスタである、実施例２１～２６のうちの１つに記載の方法。

【0086】

実施例２８．トランジスタは、ポリシリコン薄膜トランジスタ（ＴＦＴ）である、実施例２１～２７のうちの１つに記載の方法。

【0087】

実施例２９．トランジスタは、ポリシリコントランジスタチャネルを有するＮＡＮＤ不揮発性トランジスタである、実施例２１～２８のうちの１つに記載の方法。

【0088】

実施例３０．ポリシリコントランジスタチャネルは、３Ｄ ＮＡＮＤメモリアレイにおけるチャネルの側壁上に形成される、実施例２１～２９のうちの１つに記載の方法。

【0089】

本発明は、例示的実施形態を参照して説明されているが、本明細書は、限定的な意味で解釈されることを意図するものではない。当業者であれば、本明細書を参照することにより、それらの例示的実施形態の様々な修正形態及び組み合わせ並びに本発明の別の実施形態が明らかになるであろう。したがって、添付の特許請求の範囲は、そのようなあらゆる修正形態又は実施形態を包含することが意図される。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図6】

【国際調査報告】