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特表2023-527685効率的なメモリバス管理

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-06-30

(54)【発明の名称】効率的なメモリバス管理

(51)【国際特許分類】

G06F 12/00 20060101AFI20230623BHJP

G06F 13/362 20060101ALI20230623BHJP

【ＦＩ】

G06F12/00 572A

G06F13/362 510C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022567751

(86)(22)【出願日】2021-04-27

(85)【翻訳文提出日】2023-01-04

(86)【国際出願番号】 US2021029299

(87)【国際公開番号】W WO2021231076

(87)【国際公開日】2021-11-18

(31)【優先権主張番号】15/931,825

(32)【優先日】2020-05-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】グァンハオシェン

(72)【発明者】

【氏名】ラビンドラナスバルガバ

(72)【発明者】

【氏名】ラガヴァスラヴァンアディダム

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA14

5B160CD01

5B160CD13

5B160CD19

(57)【要約】

メモリコントローラは、メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを発生させるアービタを備える。アービタは、ストリーク中に、メモリチャネルのデータバス効率のインジケータを監視する。インジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、アービタは、現在のストリークを停止し、他のタイプのストリークを開始する。
【選択図】図４

【特許請求の範囲】

【請求項1】

メモリコントローラであって、
アービタを備え、
前記アービタは、
（ａ）メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを発生させ、（ｂ）読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、前記メモリチャネルのデータバス効率のインジケータを監視し、（ｃ）データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、現在のストリークを停止し、読み取りコマンド又は書き込みコマンドのうち他方のストリークを開始するように動作可能である、
メモリコントローラ。

【請求項2】

メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、
少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合するように構成されたメモリチャネルであって、コマンドバス及びデータバスを含むメモリチャネルに結合するための出力を有するメモリインタフェースキューと、を更に備え、
前記アービタは、前記コマンドキューからエントリを選択し、これらのエントリを前記メモリインタフェースキューに配置して前記メモリチャネルを介して送信させるために、前記コマンドキューに結合されている、
請求項１のメモリコントローラ。

【請求項3】

前記データバス効率のインジケータは、データバス利用率のローリング計算値を含む、
請求項１のメモリコントローラ。

【請求項4】

前記データバス効率のインジケータは、列アドレスストローブ（ＣＡＳ）コマンド間の時間間隔の測定値を含む、
請求項１のメモリコントローラ。

【請求項5】

前記データバス効率のインジケータは、直近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドを送信可能な時間と、の間の時間間隔を含む、
請求項４のメモリコントローラ。

【請求項6】

前記データバス効率のインジケータは、直近に送信された３つのＣＡＳコマンドが送信された間隔を含む、
請求項４のメモリコントローラ。

【請求項7】

前記アービタは、ストリーク中の選択されたコマンドの後であって、同じストリークの後続のコマンドの前に、前記所定の閾値を調整するように更に動作可能である、
請求項１のメモリコントローラ。

【請求項8】

前記アービタは、ストリークの初期読み取り又は書き込みに関してより低いデータバス効率を可能にし、その後、より高いデータバス効率を要求するように更に動作可能である、
請求項７のメモリコントローラ。

【請求項9】

データバス効率が所定の閾値未満であることを示すことは、前記現在のストリークを停止して他のタイプのストリークを開始するための予測ターンアラウンド時間に更に基づいている、
請求項１のメモリコントローラ。

【請求項10】

方法であって、
メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを発生させるステップと、
読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、メモリチャネルのデータバス効率のインジケータを監視するステップと、
データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、現在のストリークを停止し、読み取りコマンド又は書き込みコマンドのうち他方のストリークを開始するステップと、を含む、
方法。

【請求項11】

メモリ読み取り及びメモリ書き込みを含む複数のメモリアクセス要求を受信するステップと、
前記メモリアクセス要求を満たすためのメモリアクセスコマンドをメモリインタフェースキューに選択的に配置し、前記メモリアクセスコマンドを、前記メモリインタフェースキューから、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合されたメモリチャネルに送信するステップと、を更に含む、
請求項１０の方法。

【請求項12】

前記データバス効率のインジケータは、データバス利用率のローリング計算値を含む、
請求項１０の方法。

【請求項13】

前記データバス効率のインジケータは、列アドレスストローブ（ＣＡＳ）コマンド間の時間間隔の測定値を含む、
請求項１０の方法。

【請求項14】

前記データバス効率のインジケータは、直近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドを送信可能な時間と、の間の時間間隔を含む、
請求項１３の方法。

【請求項15】

前記データバス効率のインジケータは、直近に送信された３つのＣＡＳコマンドが送信された間隔を含む、
請求項１３の方法。

【請求項16】

ストリーク中の選択されたコマンドの後であって、同じストリークの後続のコマンドの前に、前記所定の閾値を調整するステップを更に含む、
請求項１０の方法。

【請求項17】

ストリークの初期読み取り又は書き込みに関してより低いデータバス効率を可能にし、その後、より高いデータバス効率を要求するステップを更に含む、
請求項１６の方法。

【請求項18】

データバス効率が所定の閾値未満であることを示すことは、前記現在のストリークを停止して他のタイプのストリークを開始するための予測ターンアラウンド時間に更に基づいている、
請求項１０の方法。

【請求項19】

データ処理システムであって、
中央処理ユニットと、
前記中央処理ユニットに結合されたデータファブリックと、
前記中央処理ユニットからのメモリ要求を満たすために前記データファブリックに結合されたメモリコントローラと、を備え、
前記メモリコントローラは、
メモリアクセス要求を受けるための第１の入力を有するコマンドキューと、
少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合するように構成されたメモリチャネルに結合するための出力を有するメモリインタフェースキューと、
前記コマンドキューからエントリを選択し、これらのエントリを前記メモリインタフェースキューに配置して前記メモリチャネルを介して送信するために前記コマンドキューに結合されたアービタと、を備え、
前記アービタは、
（ａ）前記メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを発生させ、（ｂ）読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、前記メモリチャネルのデータバス効率のインジケータを監視し、（ｃ）データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、現在のストリークを停止し、読み取りコマンド又は書き込みコマンドのうち他方のストリークを開始するように動作可能である、
データ処理システム。

【請求項20】

前記データバス効率のインジケータは、データバス利用率のローリング計算値を含む、
請求項１９のデータ処理システム。

【請求項21】

前記データバス効率のインジケータは、列アドレスストローブ（ＣＡＳ）コマンド間の時間間隔の測定値を含む、
請求項１９のメモリコントローラ。

【請求項22】

前記データバス効率のインジケータは、直近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドを送信可能な時間と、の間の時間間隔を含む、
請求項２１のメモリコントローラ。

【請求項23】

前記データバス効率のインジケータは、直近に送信された３つのＣＡＳコマンドが送信された間隔を含む、
請求項２１のデータ処理システム。

【請求項24】

前記アービタは、ストリーク中の選択されたコマンドの後であって、同じストリークの後続のコマンドの前に、前記所定の閾値を調整するように更に動作可能である、
請求項１９のデータ処理システム。

【請求項25】

前記アービタは、ストリークの初期読み取り又は書き込みに関してより低いデータバス効率を可能にし、その後、より高いデータバス効率を要求するように更に動作可能である、
請求項２４のデータ処理システム。

【請求項26】

データバス効率が所定の閾値未満であることを示すことは、前記現在のストリークを停止して他のタイプのストリークを開始するための予測ターンアラウンド時間に更に基づいている、
請求項１９のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（ＤＤＲ）ＤＲＡＭ規格に適合する。ＤＤＲＤＲＡＭは、高速アクセス回路を伴う従来のＤＲＡＭメモリセルアレイを使用して、高い転送速度を達成し、メモリバスの利用率を向上させる。

【0002】

典型的なＤＤＲメモリコントローラは、メモリコントローラが保留中の要求を順不同に選ぶことによって効率を高めることができるようにすべく、保留中の読み取り要求及び書き込み要求を記憶するためのキューを維持する。例えば、メモリコントローラは、所定のランクのメモリ内の同じ行に対する複数のメモリアクセス要求（「ページヒット」と呼ばれる）をキューから順不同に取り出し、それらをメモリシステムに連続して発行して、現在の行をプリチャージして別の行を繰り返しアクティブ化するオーバーヘッドを回避することができる。しかしながら、ＤＤＲ５等の最新のメモリ技術で利用可能なバス帯域幅を利用しながら、ディープキューからアクセスを走査して選ぶことは、既知のメモリコントローラにより達成することが困難になっている。メモリコントローラは、バス効率を向上させるために、読み取りコマンド又は書き込みコマンドのストリーク（streaks）を生成する等の技術を使用することができる。しかしながら、そのような技術は、現在のストリークの一部ではないコマンドを遅延させることにより生じるレイテンシ懸念、及び、コマンドバスを読み取りストリークから書き込みストリークへ及びその逆へ「ターンアラウンド（turning around）する」ことに関連する更なる性能オーバーヘッド等の性能トレードオフを伴う。

【図面の簡単な説明】

【0003】

【図1】先行技術で知られている加速処理ユニット（ＡＰＵ）及びメモリシステムのブロック図である。

【図2】幾つかの実施形態に係る、図１と同様のＡＰＵで用いるのに適したメモリコントローラのブロック図である示す。

【図3】幾つかの実施形態に係る、図２のメモリコントローラの一部のブロック図である。

【図4】幾つかの実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図である。

【図5】幾つかの更なる実施形態に係る、ストリーク効率を管理するための他のプロセスのフロー図である。

【図6】幾つかの実施形態に係る、クロスモードアクティブ化コマンドを実行するためのプロセスのフロー図である。

【図7】幾つかの実施形態に係る、クロスモードアクティブ化コマンドを実行するための他のプロセスのフロー図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。特に言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、特に言及されなければ、直接接続の任意の記述は、適切な形態の間接電気接続を使用する代わりの実施形態も意味する。

【0005】

メモリコントローラは、（ａ）メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こし、（ｂ）読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、メモリチャネルのデータバス効率のインジケータを監視し、及び、（ｃ）データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、現在のストリークを停止し、読み取りコマンド又は書き込みコマンドのうち他方のストリークを開始する、ように動作可能なアービタを備える。

【0006】

方法は、メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こすことを含む。読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、メモリチャネルのデータバス効率のインジケータが監視される。データバス効率のインジケータが、データバス効率が所定の未満であることを示すことに応じて、現在のストリークが停止され、他のタイプのストリークが開始される。

【0007】

データ処理システムは、中央処理ユニットと、中央処理ユニットに接続されるデータファブリックと、中央処理ユニットからのメモリ要求を満たすためにデータファブリックに接続されるメモリコントローラと、を含む。メモリコントローラは、コマンドキューと、メモリインタフェースキューと、アービタと、を備える。コマンドキューは、メモリアクセス要求を受けるための第１の入力を含む。メモリインタフェースキューは、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に接続するようになっているとともにコマンドバス及びデータバスを含むメモリチャネルに結合するための出力を有する。アービタは、コマンドキューからエントリを選択するとともにこれらのエントリをそれらがメモリチャネルを介して送信されるようにするメモリインタフェースキューに配置するためにコマンドキューに接続される。アービタは、（ａ）メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こし、（ｂ）読み取りコマンド及び書き込みコマンドのうち一方の現在のストリーク中に、メモリチャネルのデータバス効率のインジケータを監視し、及び、（ｃ）データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、現在のストリークを停止し、読み取りコマンド又は書き込みコマンドのうち他方のストリークを開始する、ように動作可能である。

【0008】

図１は、従来技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１４０と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（ＳＭＵ）１８０と、を含む。

【0009】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２とＣＰＵコア１１４とを含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２，１１４のそれぞれは、制御ファブリックを形成するシステム管理ネットワーク（ＳＭＮ）と、データファブリック１２５と、に対して双方向で接続されるとともに、データファブリック１２５にメモリアクセス要求を与えることができる。ＣＰＵコア１１２，１１４のそれぞれは、単一のコアであってもよく、又は更に、キャッシュ等の特定のリソースを共有する２つ以上の単一のコアを伴うコア複合体であってもよい。

【0010】

グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮとデータファブリック１２５とに対して双方向で接続され、データファブリック１２５にメモリアクセス要求を与えることができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0011】

ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のために共通メモリ管理ハブ１４０に双方向で接続されており、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１２５に双方向で接続される。

【0012】

データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を決定するための、基本入力／出力システム（ＢＩＯＳ）によって規定されるシステムメモリマップと、各仮想接続のためのバッファと、を含む。

【0013】

周辺コントローラ１６０は、ユニバーサルシリアルバス（ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インタフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。

【0014】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入力／出力（Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続されている。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続されている。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインタフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示省略）に記憶される。概して、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインタフェースを介してアクセスされる。

【0015】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（ＰＬＬ）等の１つ以上のクロックソース（図示省略）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を決定するためにＣＰＵコア１１２，１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。

【0016】

メモリ管理ハブ１４０及びその関連する物理インタフェース（ＰＨＹ）１５１，１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１，１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインタフェース１４５と、メモリチャネルコントローラ１４３と、物理インタフェース１４７と、を含む。ホストインタフェース１４５は、メモリチャネルコントローラ１４３を、シリアル存在検出リンク（ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インタフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲＰＨＹインタフェース（ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインタフェース１４６と、メモリチャネルコントローラ１４４と、物理インタフェース１４８と、を含む。ホストインタフェース１４６は、他のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インタフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、ＡＰＢを介してＰＨＹ１５１，１５２に対して双方向で接続されるとともに、メモリチャネルコントローラ１４３、１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は双方向接続メモリチャネル１３３を有する。

【0017】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１、１４２のそれぞれは、ＤＤＲバージョン５（ＤＤＲ５）、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ５）、及び、高帯域幅メモリ（ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えるとともに、内蔵熱監視も行なう。

【0018】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、この例では別個のランクに対応する代表的なＤＩＭＭ１３４，１３６，１３８を含む、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（ＤＩＭＭ）のセットを含む。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５，１３７，１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。

【0019】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインタフェースを与える。これらのインタフェースは、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインタフェースを含む。

【0020】

また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２，１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱事象を受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。

【0021】

図２は、図１のようなＡＰＵで用いるのに適したメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及び電力コントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インタフェース２１２と、メモリインタフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（ＣＡＭ）２２４と、再生キュー２３０を含む再生制御ロジック２３１と、リフレッシュ制御ロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、誤り訂正符号（ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、リフレッシュロジック２４７と、を含む。

【0022】

インタフェース２１２は、外部バスを介したデータファブリック１２５に対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭＨｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インタフェースバージョン４と適合するが、他の実施形態では他のタイプのインタフェースとなり得る。インタフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインタフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインタフェースと関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。

【0023】

アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリック１２５から受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表わされた物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を決定し、アドレス生成器２２２と関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２，１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールドと、アービタ２３８がアクセスタイプ及びサービス品質（ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報と、を記憶する。ＣＡＭ２２４は、書き込み後の書き込み（ＷＡＷ）及び書き込み後の読み取り（ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。

【0024】

誤り訂正符号（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを決定する。ＥＣＣチェック回路２４２は、受信されたＥＣＣを入力されたＥＣＣと照合してチェックする。

【0025】

再生キュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。再生制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを決定する。再生制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスが再生される再生シーケンスを開始して制御する。再生されたコマンドは、メモリインタフェースキュー２１４に配置される。

【0026】

リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別個に生成される様々な電源断、リフレッシュ、及び、終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータ誤りを防止するために、定期的に、所定の条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２はアクティブ化カウンタ２４８を含み、この実施形態において、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、以下で更に説明するように、幾つかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。

【0027】

アービタ２３８は、コマンドキュー２２０に双方向で接続されるとともに、メモリチャネルコントローラ２１０の主要な部分であり、メモリバスの使用を改善するためにアクセスのインテリジェントスケジューリングによって効率を向上させる。アービタ２３８は、タイミングブロック２３４を使用して、ＤＲＡＭタイミングパラメータに基づいてコマンドキュー２２０内の特定のアクセスが発行に適格であるかどうかを決定することによって適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔ_ＲＣ」として知られる、アクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を決定するカウンタのセットを維持し、再生キュー２３０に対して双方向で接続される。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、再生キュー２３０に対して双方向で接続される。

【0028】

ＥＣＣ生成ブロック２４４は、インタフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータにしたがってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインタフェースキュー２１４に出力する。

【0029】

電力コントローラ２５０は、概して、アドバンスト拡張可能インタフェース、バージョン１（ＡＸＩ）へのインタフェース２５２と、アドバンスト周辺バス（ＡＰＢ）インタフェース２５４と、パワーエンジン２６０と、を含む。インタフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされたイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインタフェース２５４は、インタフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インタフェース２５２の出力に接続された入力と、メモリインタフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（μＣ）２６４と、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されないこれらのブロックに接続された出力を有する。セルフリフレッシュコントローラ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインタフェース最大読み取りレイテンシ（ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを与える。

【0030】

メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行なうために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを決定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、幾つかの実施形態では、それぞれのコマンドのターゲットメモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいてコマンド選択の適格性を決定する。

【0031】

図３は、幾つかの実施形態に係る、図２のメモリコントローラ２００の一部分３００のブロック図である。部分３００は、アービタ２３８と、アービタ２３８の動作に関連する制御回路３６０のセットと、を含む。アービタ２３８は、サブアービタ３０５及び最終アービタ３５０のセットを含む。サブアービタ３０５は、サブアービタ３１０と、サブアービタ３２０と、サブアービタ３３０と、を含む。サブアービタ３１０は、「ＰＨＡＲＢ」とラベル付けされたページヒットアービタ３１２と、出力レジスタ３１４と、を含む。ページヒットアービタ３１２は、コマンドキュー２２０に接続された第１の入力、第２の入力、及び、出力を有する。レジスタ３１４は、ページヒットアービタ３１２の出力に接続されたデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び、出力を有する。サブアービタ３２０は、「ＰＣＡＲＢ」とラベル付けされたページコンフリクトアービタ３２２と、出力レジスタ３２４と、を含む。ページコンフリクトアービタ３２２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ３２４は、ページコンフリクトアービタ３２２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。サブアービタ３３０は、「ＰＭＡＲＢ」とラベル付けされたページミスアービタ３３２と、出力レジスタ３３４と、を含む。ページミスアービタ３３２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ３３４は、ページミスアービタ３３２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。最終アービタ３５０は、リフレッシュ制御ロジック２３２の出力に接続された第１の入力と、ページ閉鎖予測器３６２からの第２の入力と、出力レジスタ３１４の出力に接続された第３の入力と、出力レジスタ３２４の出力に接続された第４の入力と、出力レジスタ３３４の出力に接続された第５の入力と、「ＣＭＤ１」とラベル付けされたキュー２１４に第１のアービトレーションの勝者を提供するための第１の出力と、「ＣＭＤ２」とラベル付けされたキュー２１４に第２のアービトレーションの勝者を提供するための第２の出力と、を有する。

【0032】

制御回路３６０は、図２に関して上述したようにタイミングブロック２３４及びページテーブル２３６、並びに、ページ閉鎖予測器３６２、現在モードレジスタ３０２、及び、クロスモードイネーブルロジック３０４を含む。タイミングブロック２３４は、クロスモードイネーブルロジック３０４に接続される出力と、ページヒットアービタ３１２と、ページコンフリクトアービタ３２２と、ページミスアービタ３３２とに接続される入力及び出力と、を有する。ページテーブル２３４は、再生キュー２３０の出力に接続された入力と、再生キュー２３０の入力に接続された出力と、コマンドキュー２２０の入力に接続された出力と、タイミングブロック２３４の入力に接続された出力と、ページ閉鎖予測器３６２の入力に接続された出力と、を有する。ページ閉鎖予測器３６２は、ページテーブル２３６の一方の出力に接続される入力と、出力レジスタ３１４の出力に接続される入力と、最終アービタ３５０の第２の入力に接続される出力と、を有する。クロスモードイネーブルロジック３０４は、現在モードレジスタ３０２に接続される入力と、コマンドキュー２２０に接続される入力と、最終アービタ３５０に接続される入力及び出力と、ページヒットアービタ３１０、ページコンフリクトアービタ３２０、並びに、ページミスアービタ３３０に接続される入力及び出力と、を有する。

【0033】

動作中、アービタ２３８は、現在のモード（読み取りストリーク又は書き込みストリークが進行中であるかどうかを示す）、各エントリのページ状態、各メモリアクセス要求の優先度、及び、要求間の依存関係を考慮に入れて、コマンドキュー２２０及びリフレッシュ制御ロジック２３２からメモリアクセスコマンドを選択する。優先度は、ＡＸＩ４バスから受信されてコマンドキュー２２０に記憶される要求のサービス品質すなわちＱｏＳに関連するが、メモリアクセスのタイプ及びアービタ２３８の動的動作に基づいて変更することができる。アービタ２３８は、既存の集積回路技術の処理限界と送信限界との間の不整合に対処するために並列に動作する３つのサブアービタを含む。それぞれのサブアービトレーションの勝者が最終アービタ３５０に提示される。最終アービタ３５０は、これらの３つのサブアービトレーションの勝者間、並びに、リフレッシュ制御ロジック２３２からのリフレッシュ動作を選択し、ページ閉鎖予測器３６２によって決定されるように読み取り又は書き込みコマンドを読み取り又はオートプリチャージコマンドによる書き込みに更に修正することができる。

【0034】

クロスモードイネーブルロジック３０４は、メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こすように動作する。何れかのタイプのコマンドの現在のストリーク中、クロスモードイネーブルロジック３０４は、図４及び図５に関して以下で更に説明するように、メモリチャネルのデータバス効率のインジケータを監視する。データバス効率のインジケータが、データバス効率が所定の閾値未満であることを示すことに応じて、クロスモードイネーブルロジック３０４は、現在のストリークを停止し、他のタイプのストリークを開始し、現在モードレジスタ３０２内の現在のモードを変更する。

【0035】

ページヒットアービタ３１２、ページコンフリクトアービタ３２２及びページミスアービタ３３２のそれぞれは、これらのそれぞれのカテゴリに属するコマンドキュー２２０内のコマンドのタイミング適格性を決定するためにタイミングブロック２３４の出力に接続された入力を有する。タイミングブロック２３４は、各ランクにおけるそれぞれのバンクごとに特定の動作に関連する持続時間をカウントするバイナリカウンタのアレイを含む。状態を決定するために必要なタイマの数は、タイミングパラメータ、所定のメモリタイプのバンクの数、及び、所定のメモリチャネル上でシステムによってサポートされるランクの数に依存する。次に実装されるタイミングパラメータの数は、システムに実装されるメモリのタイプに依存する。例えば、ＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに従うためにより多くのタイマを必要とする。バイナリカウンタとして実装された汎用タイマのアレイを含むことにより、タイミングブロック２３４は、異なるメモリタイプに関してスケーリングされて再利用され得る。クロスモードイネーブルロジック３０４からの入力は、何れのタイプのコマンドが読み取る又は書き込むかをサブアービタにシグナリングして、最終アービタ３５０の候補として提供する。

【0036】

ページヒットは、開いているページに対する読み取り又は書き込みサイクルである。ページヒットアービタ３１２は、ページを開くためにコマンドキュー２２０内のアクセス間を調停する。タイミングブロック２３４におけるタイマによって追跡されてページヒットアービタ３１２によってチェックされるタイミング適格パラメータは、例えば、行アドレスストローブ（ＲＡＳ）を列アドレスストローブ（ＣＡＳ）遅延時間（ｔ_ＲＣＤ）及びＣＡＳ待ち時間（ｔ_ＣＬ）に含む。例えば、ｔ_ＲＣＤは、ページがＲＡＳサイクルで開かれた後のページへの読み取り又は書き込みアクセスの前に経過しなければならない最小時間を指定する。ページヒットアービタ３１２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。一実施形態では、優先度が４ビット、１ホット値であり、したがって、これは４つの値の中の１つの優先度を示すが、この４レベルの優先度方式が単なる一例であることは明らかである。ページヒットアービタ３１２が同じ優先度レベルで２つ以上の要求を検出する場合、最も古いエントリが勝つ。

【0037】

ページコンフリクトは、バンク内の別の行が現在アクティブ化される場合のバンク内の１つの行へのアクセスである。ページコンフリクトアービタ３２２は、コマンドキュー２２０内のアクセスと、対応するバンク及びランクにおいて現在開いているページとコンフリクトするページとの間で調停する。ページコンフリクトアービタ３２２は、プリチャージコマンドを発行させるサブアービトレーション勝者を選択する。タイミングブロック２３４のタイマによって追跡されてページコンフリクトアービタ３２２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＡＳ）を含む。ページコンフリクトアービタ３２２は、割り当てられたアクセスの優先度に基づいてサブアービトレーション勝者を選択する。ページコンフリクトアービタ３２２が同じ優先度レベルの２つ以上の要求を検出する場合、最も古いエントリが勝つ。

【0038】

ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ３３２は、コマンドキュー２２０内のアクセスとプリチャージされたメモリバンクとの間を調停する。タイミングブロック２３４のタイマによって追跡されてページミスアービタ３３２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＰ）を含む。同じ優先度レベルでページミスである２つ以上の要求がある場合、最も古いエントリが勝つ。

【0039】

各サブアービタは、それぞれのサブアービトレーション勝者のための優先度値を出力する。最終アービタ３５０は、ページヒットアービタ３１２、ページコンフリクトアービタ３２２、及び、ページミスアービタ３３２のそれぞれからのサブアービトレーション勝者の優先度値を比較する。最終アービタ３５０は、一度に２つのサブアービトレーション勝者を考慮に入れた相対的な優先度比較のセットを実行することによって、サブアービトレーション勝者間の相対的な優先度を決定する。サブアービタは、現在のモードが変化するときに利用可能な候補コマンドのセットがサブアービトレーション勝者として迅速に利用可能であるように、モード、読み取り及び書き込みごとにコマンドを調停するためのロジックのセットを含むことができる。

【0040】

最終アービタ３５０は、３つのサブアービトレーション勝者の相対的な優先度を決定した後、サブアービトレーション勝者が競合するか否かを決定する（すなわち、それらの勝者が同じバンク及びランクに向けられているかどうか）。そのような競合が存在しない場合、最終アービタ３５０は、最高の優先度を有する最大２つのサブアービトレーション勝者を選択する。競合がある場合、最終アービタ３５０は以下のルールに従う。ページヒットアービタ３１２のサブアービトレーション勝者の優先度値がページコンフリクトアービタ３２２の優先度値よりも高く且つそれらが両方とも同じバンク及びランクである場合、最終アービタ３５０は、ページヒットアービタ３１２によって示されるアクセスを選択する。ページコンフリクトアービタ３２２のサブアービトレーション勝者の優先度値がページヒットアービタ３１２の優先度値よりも高く且つそれらが両方とも同じバンク及びランクである場合、最終アービタ３５０は、幾つかの更なる要因に基づいて勝者を選択する。場合によっては、ページ閉鎖予測器３６２は、オートプリチャージ属性を設定することにより、ページヒットアービタ３１２が示すアクセスの終了時にページを閉鎖させる。

【0041】

ページヒットアービタ３１２内で、優先度は、メモリアクセスエージェントからの要求優先度によって最初に設定されるが、アクセスのタイプ（読み取り又は書き込み）及びアクセスのシーケンスに基づいて動的に調整される。概して、ページヒットアービタ３１２は、読み取りに対してより高い暗黙の優先度を割り当てるが、書き込みが完了に向かって進行するようにするために優先度上昇メカニズムを実装する。

【0042】

ページヒットアービタ３１２が読み取り又は書き込みコマンドを選択するたびに、ページ閉鎖予測器３６２は、オートプリチャージ（ＡＰ）属性を伴うコマンドを送信するか否かを決定する。読み取り又は書き込みサイクル中、オートプリチャージ属性は、所定のアドレスビットを用いて設定され、オートプリチャージ属性は、読み取り又は書き込みサイクルが完了した後にＤＤＲデバイスにページを閉じさせ、これにより、メモリコントローラがそのバンクのための個別のプリチャージコマンドを後に送信する必要性を回避する。ページ閉鎖予測器３６２は、選択されたコマンドと同じバンクにアクセスするコマンドキュー２２０に既に存在する他の要求を考慮に入れる。ページ閉鎖予測器３６２がメモリアクセスをＡＰコマンドに変換する場合、そのページへの次のアクセスはページミスとなる。

【0043】

異なるメモリアクセスタイプのために異なるサブアービタを使用することによって、各アービタは、全てのアクセスタイプ（ページヒット、ページミス及びページコンフリクト）間で調停することが必要とされる場合よりも単純なロジックで実装され得る。これにより、アービトレーションロジックを簡略化でき、アービタ２３８のサイズを比較的小さく抑えることができる。

【0044】

他の実施形態では、アービタ２３８は、異なる数のサブアービタを含むことができる。更に他の実施形態では、アービタ２３８は、特定のタイプの２つ以上のサブアービタを含むことができる。例えば、アービタ２３８は、２つ以上のページヒットアービタ、２つ以上のページコンフリクトアービタ、及び／又は、２つ以上のページミスアービタを含むことができる。

【0045】

図４は、幾つかの実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図４００である。幾つかのバージョンでは、プロセスは、メモリコントローラのアービタ（例えば、アービタ２３８、図２）内のロジック回路を監視することで具現化される。他のバージョンでは、プロセスは、上述したサブアービタ３０５及び最終アービタ３５０とは異なるアービトレーション方法を使用しながら、同様の機能を有するデジタルロジック又はコントローラによって実行されてもよい。このプロセスは、概して、ストリークプロセスのターンアラウンドをいつ実行するかを決定し、現在のモードを書き込みから読み取りに変更し又は読み取りから書き込みに変更してデータバス利用効率を向上させる。このプロセスは、読み取りコマンド又は書き込みコマンドのストリークの長さを決定する他の技術と組み合わせて使用されてもよい。

【0046】

プロセスは、コマンドの各ストリークの開始時にブロック４０２で開始し、プロセスがターンアラウンドを行なって新しいストリークを開始するように現在のモードを変更することを決定するまでコマンドのストリークを監視する。ブロック４０４において、ストリークの開始時の１つ以上の初期コマンドは、適切なコマンドアービトレーションプロセスに従ってアービタによって送信される。ブロック４０６において、データバス効率が初期コマンドに関して監視又は予測される。幾つかの実施形態において、データバス効率のインジケータは、データバス利用率のローリング計算として計算される。他の実施形態では、以下で更に説明するように、他のインジケータが使用される。ブロック４０８において、プロセスは、データバス効率のインジケータが所定の低効率閾値よりも低いかどうかをチェックする。この低効率インジケータは、ストリークの開始時に使用される。これは、データがデータバスを通過するまでストリークの最初の幾つかのコマンドが効率の変化をもたらさないからである。ストリークが続くにつれて、一連の効率的なコマンドが利用可能であれば、効率が急速に高効率に変化すると予想される。

【0047】

ブロック４０８において、効率インジケータが、所定の低効率閾値よりも低くない場合、プロセスはブロック４１２に進む。それが低い場合、プロセスはブロック４１０に進み、高効率で利用可能なクロスモードコマンドがあるかどうかをチェックする。ブロック４１０は、アービタにおいて候補コマンドにおける予測効率を計算することを含むことができる。概して、計算された効率インジケータは、クロスモードコマンドが高効率であるかどうかを決定するために所定の閾値と比較される。幾つかの実施形態において、計算された効率インジケータと比較される閾値は、新しいストリークを開始するためにそのプロセスをターンアラウンドするのにかかる時間に少なくとも部分的に基づく。幾つかの実施形態において、効率インジケータは「コスト」インジケータとして計算され、高コストは非効率を示し、低コストは効率的なコマンドを示す。ブロック４１０において利用可能なクロスモード高効率コマンドがある場合、プロセスはブロック４１１に進み、そこで現在のストリークを終了し、他のタイプのストリークを開始する。そうでない場合、プロセスはブロック４１２に進み、現在のストリークが継続される。

【0048】

ブロック４１２において、効率閾値が高効率レベルに上げられる。このより高いレベルは、ストリークが初期の非効率性を過ぎた後に予想される高い効率を反映するように選択され、ストリークの初期中央でしばしば発生する高い効率を達成している。効率閾値が調整されると、プロセスは、ブロック４１４において、ストリーク内の次のコマンドを送信することによってストリークを継続する。データバス効率は、ブロック４１６に示されるように、コマンドを送信することによってもたらされる又はもたらされることになるデータバス効率を監視又は予測するために使用される効率インジケータを計算することによって、コマンドごとに監視され続ける。

【0049】

ブロック４１８において、効率インジケータが高効率閾値よりも低い場合、現在のストリークを終了することが有利であり得る。プロセスはブロック４２０に進み、高効率クロスモードコマンドが利用可能であるかどうかをチェックする。そうである場合、プロセスはブロック４２２に進み、現在のストリークを終了し、他のタイプのストリークを開始する。利用可能な高効率クロスモードコマンドがない場合、プロセスはブロック４１４に進み、現在のストリークが継続する。

【0050】

この実施形態では、低効率閾値が高効率閾値に調整されるが（ブロック４１２）、他の実施形態では、効率閾値は、ストリークで送信される各コマンドの後に調整される。そのような場合、効率閾値は、効率インジケータ値を計算する前にブロック４１６において更新される。幾つかの実施形態では、現在のストリークの長さを追跡するためにカウンタが使用され、効率閾値は、カウンタの値に基づいて送信された各コマンドの後により高い効率を必要とするように調整される。

【0051】

図５は、幾つかの更なる実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図５００である。このプロセスは、ストリークがストリーク効率を監視し始めるたびに使用され、概して、メモリコントローラのアービタ（例えば、アービタ２３８、図２）内のロジックを監視することによって実行される。図示したプロセスは、データバス効率のインジケータとして２つ以上の隣接する列アドレスストローブ（ＣＡＳ）コマンド間の間隔を使用し、プロセスが「ターンアラウンド」してストリークを終了することを決定するまで、ストリークで送信された各コマンドについて繰り返される。

【0052】

新しいストリークが始まると、ブロック５０２のプロセスは、ターンアラウンドモニタプロセスを開始する。ブロック５０４において、ストリークの初期コマンドがコマンドバスを介して送信される。コマンドが送信された後、プロセスは、ストリークが終了すべきか継続すべきかを決定するために幾つかのチェックを実行する。ブロック５０６において、プロセスは、アービタにおいて送信されるべく現在のモードコマンドのみが利用可能であるかどうかを決定する。例えば、現在のストリークが書き込みストリークである場合、ブロック５０６は、書き込みコマンドのみが保留中であるか否かを決定する。そうである場合、プロセスは、ストリークを継続し、ブロック５０４に戻る。次に、ブロック５０８において、プロセスは、クロスモードコマンドのみがアービタにおいて利用可能であるか否かを決定する。そうである場合、プロセスは、現在のストリークを終了し、新しいストリークを開始する。そうでない場合、プロセスはブロック５１０に進み、そこで、プロセスは、「ＣＡＳ－ＣＡＳ」間隔と呼ばれる、ＣＡＳコマンド間の間隔に基づいてそれぞれのコマンドごとにデータバス効率を監視又は予測する。

【0053】

ブロック５１０は、少なくとも１つのコマンドに関するデータバス効率のインジケータを計算する。幾つかの実施形態において、インジケータは、アービタにおける多くの候補コマンドについて計算される。データバス効率のインジケータは、列アドレスストローブ（ＣＡＳ）コマンド間の１つ以上の時間間隔の測定又は予測を含む。例えば、一実施形態において、データバス効率のインジケータは、直近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドを送信可能な時間と、の間の時間間隔を含む。この計算は、それぞれの候補コマンドのデータバス効率の予測をもたらす。他の実施形態は、計算に２つ以上のＣＡＳ－ＣＡＳ間隔を含む。概して、間隔はクロックサイクルで測定される。

【0054】

ブロック５１２において、プロセスは、ブロック５１０において計算されたインジケータに基づいて、候補として利用可能な任意のクロスモードコマンドが高効率を有するかどうかを決定する。利用可能な高効率クロスモードコマンドがない場合、プロセスは、現在のストリークを継続する。この条件付きチェックは、ターンアラウンドが行なわれるシーケンスを防止するという利点を有し、その結果、高効率コマンドが他のモードで利用可能ではなく、プロセスが再び繰り返しターンアラウンドする。概して、計算された効率インジケータは、クロスモードコマンドが高効率であるかどうかを決定するために所定の閾値と比較される。インジケータがクロックサイクルで直接計算されたＣＡＳ－ＣＡＳ間隔である場合、このインジケータは、低コストが高効率をシグナリングするコスト関数として扱うことができる。値と比較される閾値は、幾つかの実施形態では、新しいストリークを開始するためにプロセスをやり直すのにかかる時間に少なくとも部分的に基づく。

【0055】

ブロック５１２で利用可能な高効率クロスモードコマンドがある場合、プロセスは、ブロック５１４に進み、そこで、高効率閾値値内にわずかしかないが全体的に非効率的なストリークを提供するコマンドの連続シーケンスを防止するために別のタイプの効率インジケータを使用する。ブロック５１４は、直近に送信されたＣＡＳコマンドと、３つ前のＣＡＳコマンドで発生した前のＣＡＳコマンドとの間の間隔を与える「最後の３（last 3）」現在モードＣＡＳ－ＣＡＳ間隔を計算する。この「最後の３」間隔が所定の閾値よりも大きい場合、プロセスは現在のストリークを終了させ、ターンアラウンドを実行する。

【0056】

「最後の３」間隔が所定の閾値内にある場合、ブロック５１４のプロセスはブロック５１６に進む。ブロック５１６において、現在のモードに利用可能な高効率コマンドがあるかどうかをチェックする。そうである場合、プロセスは、現在のストリークを継続する。そうでない場合、プロセスはブロック５１８に進み、そこで現在のストリークを終了する。示されたそれぞれの場合においてストリークを終了させることは、他のモードのストリークが開始されるターンアラウンドプロセスを引き起こす。ターンアラウンドは、クロスモード（以前の現在のモード）の処理中タグをクリアすることを含み、新しい現在のモードにおける待ち進行中タグをクリアする。ストリークを継続することは、ブロック５０４において送信のための次のコマンドを選択するアービタ２３８を含む。

【0057】

この実施形態におけるプロセスは、現在のストリークを終了するかどうかを決める際に幾つかの異なる決定を使用するが、他の実施形態は、示された条件チェックの全てよりも少ない数を含むことができる。

【0058】

図６は、幾つかの実施形態に係る、クロスモードアクティブ化コマンドを実行するためのプロセスのフロー図６００である。この実施形態において、図示したプロセスは、図３のロジック３０４等のクロスモードイネーブルロジックによってアービタにおいて実行される。幾つかの実施形態において、図示したプロセスは、図４又は図５等の効率監視技術と共に使用される。概して、このプロセスは、クロスモードに関するページミス／コンフリクト要求のページオープンレイテンシを隠すために、クロスモードからの行アクティブ化（ＡＣＴ）コマンドが現在のモードコマンドのストリークの終わりに向かって生じることができるようにすることによって、コマンドのストリークの効率を向上させる。

【0059】

ブロック６０２において、プロセスは、ＤＲＡＭを有するメモリチャネルを介して処理される連続した読み取りコマンドのストリークを開始する。ブロック６０４において、プロセスは、共に読み取りコマンドを構成するコマンドをＤＲＡＭに送信する。特定の選択されたコマンドに続いて、コマンドバスは、読み取りコマンド又は書き込みコマンドのために行アクティブ化を実行するべくＡＣＴコマンドを送信することができる利用可能時間を有する。プロセスは、利用可能な時間を満たしてコマンドバスを効率的に使用するために、送信されるべきアービタで利用可能なＡＣＴコマンドの中から選択する必要がある。

【0060】

ブロック６０６において、プロセスは、現在のモードコマンド、この場合には読み取りコマンドに関連して利用可能なＡＣＴコマンドがあるかどうかをチェックする。そうである場合、プロセスは、ブロック６０９に進み、そこで、読み取りコマンドのためにＡＣＴコマンドのうち選択された１つを送信する。そうでない場合、プロセスは、ブロック６０８に進み、現在クロスモードである利用可能な書き込みコマンドが所定の最小閾値以上であるかどうかをチェックする。そうである場合、プロセスは、クロスモードＡＣＴコマンドを送信することを許可され、ブロック６１０は、書き込みコマンドに関連付けられた利用可能なＡＣＴコマンドがあるかどうかをチェックする。そうである場合、ブロック６１２において、クロスモードＡＣＴコマンドが選択されて送信される。ブロック６１０でクロスモードＡＣＴが利用可能でない場合、プロセスは、ブロック６１１に進み、処理中のコマンドバスタイムスロットのＡＣＴを送信しない。

【0061】

ブロック６０９又は６１２で何れかのタイプのＡＣＴが送信された後、又は、ブロック６１１でＡＣＴがスキップされた後、プロセスは、ブロック６１４に進み、そこで終了ストリーク状態をチェックする。ストリークを終了させる特定の条件は、異なる実施形態において異なる。例えば、図４や図５の処理を用いてもよく、他の処理を用いてもよい。例示的な別の実施形態では、ストリークの長さは、ストリークの開始時にストリークで使用できるコマンドの数のスナップショット又はカウントによって決定される。そのようなスナップショットは、多くの場合、ストリークがどのくらい長く、効率的であり続けることができるかの良好なインジケータである。そのような場合、ブロック６１４におけるストリーク状態の終了は、ストリークが開始した時点の利用可能なコマンド（スナップショット）から得られたカウントにストリークのサイズが等しいことである。ブロック６１４における終了ストリーク状態に応じて、プロセスは、ブロック６１６に進み、そこで現在のストリークを終了し、現在のモード及びクロスモードをスワップし、ブロック６１２においてＡＣＴコマンドが送信された任意のクロスモードコマンドを含むクロスモードコマンドのトランザクションを開始する。ブロック６１４において、終了ストリーク状態が見つからない場合、プロセスは、ブロック６０４に戻り、読み取りコマンドを送信する現在のストリークを継続する。

【0062】

図７は、幾つかの実施形態に係る、クロスモードアクティブ化コマンドを実行するための別のプロセスのフロー図７００である。図示したプロセスは、読み取りコマンドではなく書き込みコマンドのストリークを示すことを除いて、図６のプロセスと同様である。ブロック７０２において、プロセスは、メモリチャネルを介してＤＲＡＭにトランザクションされる連続した書き込みコマンドのストリークを開始する。これは、概して、ブロック６１６（図６）におけるもの等の以前のストリークの終了を伴う。ブロック７０４において、プロセスは、書き込みコマンドを実施するために低レベルコマンドをＤＲＡＭに送信する。

【0063】

ＡＣＴコマンドのために利用可能なスロットが発生すると、プロセスは、送信されるべきアービタで使用可能なＡＣＴコマンドの中から選択する必要がある。ブロック７０６において、プロセスは、現在のモードコマンド（書き込みコマンド）に関連して利用可能なＡＣＴコマンドがあるかどうかをチェックする。そうである場合、プロセスは、ブロック７０９に進み、そこで書き込みコマンド用のＡＣＴコマンドのうち選択された１つを送信する。そうでない場合、プロセスは、ブロック７０８に進み、そこで、現在クロスモードである利用可能な読み取りコマンドが所定の最小閾値以上であるかどうかをチェックする。そうである場合、プロセスは、クロスモードＡＣＴコマンドを送信することを許可され、ブロック７１０は、書き込みコマンドに関連付けられた利用可能なＡＣＴコマンドがあるかどうかをチェックする。所定の最小閾値は、読み取りコマンドがクロスモードの場合の読み取り閾値と、書き込みコマンドがクロスモードの場合の読み取り閾値と異なる書き込み閾値（図６）である。読み取り閾値は、書き込み閾値よりも低いことが好ましい。

【0064】

ブロック７１０においてクロスモードＡＣＴコマンドが利用可能である場合、ブロック７１２においてクロスモードＡＣＴコマンドが選択されて送信される。ブロック７１０でクロスモードＡＣＴが利用可能でない場合、プロセスは、ブロック７１１に進み、処理中のコマンドバスタイムスロットのＡＣＴを送信しない。

【0065】

ブロック７０９又は７１２で何れかのタイプのＡＣＴが送信された後、又は、ブロック７１１でＡＣＴがスキップされた後、プロセスは、ブロック７１４に進み、そこで終了ストリーク状態をチェックする。ブロック７１４における終了ストリーク状態に応じて、プロセスは、ブロック６１６に進み、そこで現在のストリークを終了し、現在のモード及びクロスモードをスワップし、ブロック７１２においてＡＣＴコマンドが送信された任意のクロスモードコマンドを含むクロスモードコマンドのトランザクションを開始する。ブロック７１４において、終了ストリーク状態が見つからない場合、プロセスは、ブロック７０４に戻り、読み取りコマンドを送信する現在のストリークを継続する。

【0066】

図２のメモリコントローラ２００又はアービタ２３８及びリフレッシュ制御ロジック２３２等の任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られることができる。ネットリストは、集積回路を含むハードウェアの機能も表わすゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0067】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーエンジン２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓＤＲＡＭ（ＲＤＲＡＭ）等のように、ＤＤＲｘ以外の他のタイプのメモリとインタフェースすることができる。図示した実施形態は、別個のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に入る開示された実施形態の全ての変更を網羅することを意図している。

【図1】