特表 2023-529342 段階的な横方向ドーピングを有する半導体パワーデバイスおよびそのようなデバイスを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-10

(54)【発明の名称】段階的な横方向ドーピングを有する半導体パワーデバイスおよびそのようなデバイスを形成する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230703BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301P

H01L29/78 301D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022574362

(86)(22)【出願日】2021-04-14

(85)【翻訳文提出日】2023-01-25

(86)【国際出願番号】 US2021027259

(87)【国際公開番号】W WO2021247147

(87)【国際公開日】2021-12-09

(31)【優先権主張番号】16/892,604

(32)【優先日】2020-06-04

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】592054856

【氏名又は名称】ウルフスピード インコーポレイテッド

【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】スタインマン、フィリップ

(72)【発明者】

【氏名】ヴァン ブラント、エドワード

(72)【発明者】

【氏名】パク、ジェ ヒョン

(72)【発明者】

【氏名】ダシカ、ヴァイシュノ

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA24

5F140AC21

5F140AC36

5F140BA01

5F140BA02

5F140BA07

5F140BA08

5F140BA10

5F140BC07

5F140BD07

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5F140BD11

5F140BE07

5F140BE08

5F140BF01

5F140BF04

5F140BF08

5F140BH15

5F140BH16

5F140BH49

5F140BK14

5F140CB08

5F140CE20

(57)【要約】

半導体デバイスが、ソース／ドレイン領域を含む半導体層構造と、半導体層構造上のゲート誘電体層と、ゲート誘電体層上のゲート電極と、を含む。ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含む。第２の部分は、第１の部分よりもゲート電極の中心に近い。

【特許請求の範囲】

【請求項1】

ソース／ドレイン領域を含む半導体層構造と、
前記半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、
前記第２のドーパント濃度は、前記第１のドーパント濃度よりも低く、
前記第２の部分は、前記第１の部分よりも前記ゲート電極の中心に近い、
半導体デバイス。

【請求項2】

前記ゲート電極が、前記ソース／ドレイン領域の前記第２の部分上に延在する、請求項１に記載の半導体デバイス。

【請求項3】

前記ソース／ドレイン領域の前記第１の部分の側方境界が、前記ソース／ドレイン領域の前記第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている、請求項１または請求項２に記載の半導体デバイス。

【請求項4】

前記第１の部分の前記第１のドーパント濃度が、前記第２の部分の前記第２のドーパント濃度よりも１～３桁大きい、請求項１から３のいずれか一項に記載の半導体デバイス。

【請求項5】

前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との間の界面をさらに備える、請求項１から４のいずれか一項に記載の半導体デバイス。

【請求項6】

前記ゲート電極の縁部が、前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との間の前記界面から横方向に１０００Å～５０００Å離れている、請求項５に記載の半導体デバイス。

【請求項7】

前記ソース／ドレイン領域の前記第１の部分の第１の底面が、前記ソース／ドレイン領域の前記第２の部分の第２の底面とは異なるレベルにある、請求項１から６のいずれか一項に記載の半導体デバイス。

【請求項8】

前記ソース／ドレイン領域の前記第２の部分の上の前記ゲート誘電体層の厚さが、実質的に均一である、請求項１から７のいずれか一項に記載の半導体デバイス。

【請求項9】

前記半導体層構造が、炭化ケイ素を含む基板を備える、請求項１から８のいずれか一項に記載の半導体デバイス。

【請求項10】

半導体層構造を備える半導体デバイスであって、前記半導体層構造は、
第１の導電型のドリフト層と、
前記ドリフト層内の第２の導電型のウェル領域と、
前記ウェル領域内の前記第１の導電型のソース／ドレイン領域であって、前記ソース／ドレイン領域は、前記ソース／ドレイン領域の第１の部分の第１のドーピング濃度と、前記第１の部分から横方向にオフセットされている前記ソース／ドレイン領域の第２の部分の、前記第１のドーピング濃度とは異なる第２のドーピング濃度とを有する、ソース／ドレイン領域と
を含む、半導体デバイス。

【請求項11】

前記半導体層構造が、炭化ケイ素を含む基板をさらに備える、請求項１０に記載の半導体デバイス。

【請求項12】

前記第１の部分の第１のドーパント濃度が、前記第２の部分の第２のドーパント濃度よりも１～３桁大きい、請求項１０または請求項１１に記載の半導体デバイス。

【請求項13】

前記ソース／ドレイン領域の前記第２の部分が、前記ソース／ドレイン領域の前記第１の部分と前記ウェル領域との間にある、請求項１０に記載の半導体デバイス。

【請求項14】

前記ソース／ドレイン領域の前記第１の部分の第１の底面が、前記ソース／ドレイン領域の前記第２の部分の第２の底面とは異なるレベルにある、請求項１０または請求項１３に記載の半導体デバイス。

【請求項15】

前記半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と
をさらに備える、請求項１０または請求項１３に記載の半導体デバイス。

【請求項16】

前記ゲート電極が、前記ソース／ドレイン領域の前記第１の部分ではなく、前記ソース／ドレイン領域の前記第２の部分に重なる、請求項１５に記載の半導体デバイス。

【請求項17】

前記ソース／ドレイン領域の前記第２の部分の上の前記ゲート誘電体層の厚さが、実質的に均一である、請求項１５に記載の半導体デバイス。

【請求項18】

半導体デバイスを形成する方法であって、
基板上にドリフト層を設けるステップと、
第１のドーパントドーズ量での前記ドリフト層内のソース／ドレイン領域の第１の部分のイオン注入と、
前記第１のドーパントドーズ量とは異なる第２のドーパントドーズ量での、前記ソース／ドレイン領域の前記第１の部分内の前記ソース／ドレイン領域の第２の部分のイオン注入と
を含む、方法。

【請求項19】

前記第１のドーパントドーズ量が、１×１０^１２ドーパント／ｃｍ^２～１×１０^１５ドーパント／ｃｍ^２である、請求項１８に記載の方法。

【請求項20】

前記第２のドーパントドーズ量が、５×１０^１４ドーパント／ｃｍ^２～５×１０^１６ドーパント／ｃｍ^２である、請求項１８または請求項１９に記載の方法。

【請求項21】

前記ソース／ドレイン領域の前記第１の部分の前記イオン注入の前に、前記ソース／ドレイン領域の導電型とは反対の導電型を有するウェル領域の前記ドリフト層のイオン注入をさらに含む、請求項１８に記載の方法。

【請求項22】

前記ウェル領域の前記イオン注入が、１×１０^１２ドーパント／ｃｍ^２～１×１０^１４ドーパント／ｃｍ^２の第３のドーパントドーズ量で実行される、請求項２１に記載の方法。

【請求項23】

前記ソース／ドレイン領域の前記第１の部分の側方境界が、前記ソース／ドレイン領域の前記第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている、請求項１８または請求項２１に記載の方法。

【請求項24】

前記ドリフト層上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層上にゲート電極を形成するステップと
をさらに含む、請求項１８または請求項２１に記載の方法。

【請求項25】

前記ゲート電極の縁部が、前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との間の界面から横方向に１０００Å～５０００Å離れている、請求項２４に記載の方法。

【請求項26】

前記ソース／ドレイン領域の前記第１の部分の上の前記ゲート誘電体層の厚さが、実質的に均一である、請求項２４または請求項２５に記載の方法。

【請求項27】

前記ゲート誘電体層を形成する前記ステップが、前記ゲート誘電体層を熱成長させるステップを含む、請求項２４から２６のいずれか一項に記載の方法。

【請求項28】

前記ゲート誘電体層が二酸化ケイ素を含む、請求項２４から２７のいずれか一項に記載の方法。

【請求項29】

前記ソース／ドレイン領域の前記第１の部分の前記イオン注入が、
前記ドリフト層上にマスク層を堆積させるステップと、
前記マスク層をパターニングおよびエッチングするステップと
を含む、請求項１８から２８のいずれか一項に記載の方法。

【請求項30】

前記マスク層をパターニングおよびエッチングする前記ステップが、前記ドリフト層上に存在する前記マスク層の第１の部分を残すステップを含み、
前記ソース／ドレイン領域の前記第１の部分の前記イオン注入が、前記マスク層の前記第１の部分を通してイオンを注入するステップをさらに含む、
請求項２９に記載の方法。

【請求項31】

前記マスク層の前記第１の部分が、５０Å～５００Åの厚さを有する、請求項３０に記載の方法。

【請求項32】

ソース／ドレイン領域を含む半導体層構造と、
前記半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、
前記ゲート電極の縁部は、前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との界面から横方向に５０００Å以下離れている、
半導体デバイス。

【請求項33】

前記ゲート電極が、前記ソース／ドレイン領域の前記第２の部分と重なる、請求項３２に記載の半導体デバイス。

【請求項34】

前記第１の部分の第１のドーパント濃度が、前記第２の部分の第２のドーパント濃度よりも１～３桁大きい、請求項３２または請求項３３に記載の半導体デバイス。

【請求項35】

前記ソース／ドレイン領域の前記第２の部分の上の前記ゲート誘電体層の厚さが、実質的に均一である、請求項３２から３４のいずれか一項に記載の半導体デバイス。

【請求項36】

前記半導体層構造が、第２の導電型のウェル領域をさらに含み、
前記ソース／ドレイン領域の前記第２の部分は、前記ソース／ドレイン領域の前記第１の部分と前記ウェル領域との間にある、
請求項３２から３５のいずれか一項に記載の半導体デバイス。

【請求項37】

ソース／ドレイン領域、チャネル領域、およびドリフト層を含む炭化ケイ素（ＳｉＣ）半導体層構造と、
前記ＳｉＣ半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ゲート電極および前記ソース／ドレイン領域上にある前記ゲート誘電体層の第１の部分は第１の厚さを有し、
前記ＳｉＣ半導体層構造の前記ゲート電極および前記チャネル領域上にある前記ゲート誘電体層の第２の部分は第２の厚さを有し、
前記第１の厚さは、前記第２の厚さの１５％以内である、
半導体デバイス。

【請求項38】

前記ゲート誘電体層の前記第１の部分における半導体格子損傷誘起欠陥の第１の濃度が、前記ゲート誘電体層の前記第２の部分における半導体格子損傷誘起欠陥の第２の濃度の１０％以内である、請求項３７に記載の半導体デバイス。

【請求項39】

前記ゲート誘電体層が、前記ゲート電極および前記ソース／ドレイン領域上にある、前記第２の部分とは異なる第３の部分をさらに含み、
前記第３の部分の第３の厚さは、前記第１の部分の前記第１の厚さよりも大きい、
請求項３７または請求項３８に記載の半導体デバイス。

【請求項40】

前記ソース／ドレイン領域が第１のソース／ドレイン領域であり、
前記半導体層構造は第２のソース／ドレイン領域をさらに含み、前記ドリフト層は前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間で第１の方向に延在し、
前記第１の方向における前記ゲート誘電体層の前記第１の部分の幅は、前記第１の方向における前記ゲート誘電体層の前記第３の部分の幅よりも大きい、
請求項３９に記載の半導体デバイス。

【請求項41】

前記ゲート誘電体層の前記第３の部分における半導体格子損傷誘起欠陥の第３の濃度が、前記ゲート誘電体層の前記第２の部分における半導体格子損傷誘起欠陥の前記第２の濃度とは１０％超異なる、請求項３９または請求項４０に記載の半導体デバイス。

【請求項42】

前記ソース／ドレイン領域が、第１のドーパント濃度を含む高濃度領域と、第２のドーパント濃度を含む低濃度領域とを含み、前記第１のドーパント濃度は前記第２のドーパント濃度よりも高い、請求項３７から４１のいずれか一項に記載の半導体デバイス。

【請求項43】

前記ゲート電極の縁部が、前記ソース／ドレイン領域の前記高濃度領域と前記低濃度領域との間の界面から横方向に５０００Å以下離れている、請求項４２に記載の半導体デバイス。

【請求項44】

前記ゲート誘電体層の前記第１の部分が、前記ソース／ドレイン領域の前記低濃度領域上にある、請求項４２または請求項４３に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関し、より詳細には、パワー半導体スイッチングデバイスに関する。

【背景技術】

【0002】

金属絶縁半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、スイッチングデバイスとして使用され得る周知のタイプの半導体トランジスタである。ＭＩＳＦＥＴは、ゲート、ドレインおよびソース端子と、半導体本体とを有する３端子デバイスである。チャネル領域によって分離された半導体本体内にソース領域およびドレイン領域が形成され、ゲート電極（ゲート端子として作用してもよく、またはゲート端子に電気的に接続されてもよい）がチャネル領域に隣接して配置される。ゲート電極にバイアス電圧を印加することにより、ＭＩＳＦＥＴはオン／オフにされ得る。ＭＩＳＦＥＴがオンにされると（すなわち、「オン状態」であると）、ソース領域とドレイン領域との間のＭＩＳＦＥＴのチャネル領域を介して電流が導通する。バイアス電圧がゲート電極から除去される（または閾値レベル未満に低減される）と、電流はチャネル領域を通って流れなくなる。一例として、ｎ型ＭＩＳＦＥＴは、ｎ型のソース領域およびドレイン領域と、ｐ型チャネルとを有する。したがって、ｎ型ＭＩＳＦＥＴは「ｎ－ｐ－ｎ」設計を有する。ｎ型ＭＩＳＦＥＴは、ｎ型のソース領域とドレイン領域とを電気的に接続するｐ型チャネル領域内に導電性ｎ型反転層を形成するのに十分なゲートバイアス電圧がゲート電極に印加されるとオンになり、それによってそれらの間の多数キャリア伝導が可能になる。

【0003】

パワーＭＩＳＦＥＴのゲート電極は、典型的には、薄いゲート誘電体層によってチャネル領域から離れている。ほとんどの場合、ゲート誘電体層は酸化物層（例えば、酸化シリコン層）である。酸化物ゲート誘電体層を有するＭＩＳＦＥＴは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。酸化物ゲート誘電体層はその優れた特性のために頻繁に使用されるので、本明細書の説明は、ＭＩＳＦＥＴとは対照的にＭＯＳＦＥＴに焦点を当てるが、本明細書に記載される本発明の実施形態による技術は、酸化物以外の材料で形成されたゲート誘電体層を有するデバイスにも等しく適用可能であることが理解されよう。

【0004】

ＭＯＳＦＥＴのゲート電極はゲート誘電体層によってチャネル領域から絶縁されているため、ＭＯＳＦＥＴをオン状態に維持するため、またはＭＯＳＦＥＴをオン状態とオフ状態との間で切り替えるために必要なゲート電流は最小限である。ゲートがチャネル領域とキャパシタを形成するため、ゲート電流はスイッチング中に小さく保たれる。したがって、スイッチング中に必要とされる充電および放電電流は最小限であり、より複雑でないゲート駆動回路およびより速いスイッチング速度を可能にする。ＭＯＳＦＥＴは、独立型デバイスであってもよく、または他の回路デバイスと組み合わされてもよい。例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、ＭＯＳＦＥＴと、バイポーラ接合トランジスタ（ＢＪＴ）との両方を含む半導体デバイスであり、これは、ＢＪＴによって提供され得る小さいオン状態導通損失を有するＭＯＳＦＥＴの高インピーダンスゲート電極を組み合わせる。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴを含み、出力にＢＪＴを含むダーリントン対として実装されてもよい。ＢＪＴのベース電流はＭＯＳＦＥＴのチャネルを介して供給され、それにより、（駆動回路はＭＯＳＦＥＴのゲート電極のみを充電および放電するので）外部駆動回路を簡素化することができる。

【0005】

大電流を「オン」状態で流し、大電圧（例えば、数千ボルト）を逆阻止状態で阻止することができる高出力半導体スイッチングデバイスに対する需要が高まっている。高電流密度をサポートし、そのような高電圧を阻止するために、パワーＭＯＳＦＥＴおよびＩＧＢＴは、典型的には、より高い電圧レベルを阻止するために、厚い半導体層構造の両側にソースおよびドレインを有する垂直構造を有する。超高出力用途では、半導体スイッチングデバイスは、典型的には、例えば、高い電界破壊強度、高い熱伝導率、高い融点、および高い飽和電子ドリフト速度を含むいくつかの有利な特性を有する、例えば炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体材料システム（本明細書において、用語「ワイドバンドギャップ半導体」は、少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する）内に形成される。例えばシリコンなどの他の半導体材料を使用して形成されたデバイスと比較して、炭化ケイ素を使用して形成された電子デバイスは、より高い温度、高い電力密度、より高速、より高い電力レベル、および／または高い放射線密度で動作する能力を有し得る。

【0006】

パワーＭＯＳＦＥＴの１つの故障メカニズムは、ゲート誘電体層のいわゆる「絶縁破壊」である。パワーＭＯＳＦＥＴの阻止動作中に逆バイアスが増加すると、ゲート誘電体層に印加される高電界により、デバイスにリーク電流が流れる可能性がある。このリーク電流は、ゲート誘電体（例えば、ゲート酸化物）の品質が低い場合、より低い逆バイアス値で発生する可能性がある。例えば、低品質の誘電体は、電荷のためのトラップを形成することができるゲート誘電体の材料内の結合を弱め、および／または破壊する可能性がある。このようなトラップは、逆バイアス中のリーク電流に寄与する可能性があり、これによりパワーＭＯＳＦＥＴが早期に故障する可能性がある。

【発明の概要】

【0007】

本発明の実施形態によれば、半導体デバイスは、ソース／ドレイン領域を含む半導体層構造と、半導体層構造上のゲート誘電体層と、ゲート誘電体層上のゲート電極と、を含む。ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、第２のドーパント濃度は第１のドーパント濃度よりも低く、第２の部分は第１の部分よりもゲート電極の中心に近い。

【0008】

いくつかの実施形態では、ゲート電極は、ソース／ドレイン領域の第２の部分上に延在する。

【0009】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分の側方境界は、ソース／ドレイン領域の第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている。

【0010】

いくつかの実施形態では、第１の部分の第１のドーパント濃度は、第２の部分の第２のドーパント濃度よりも１～３桁大きい。

【0011】

いくつかの実施形態では、半導体デバイスは、ソース／ドレイン領域の第１の部分と第２の部分との間の界面をさらに含む。

【0012】

いくつかの実施形態では、ゲート電極の縁部は、ソース／ドレイン領域の第１の部分と第２の部分との間の界面から横方向に１０００Å～５０００Å離れている。

【0013】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分の第１の底面は、ソース／ドレイン領域の第２の部分の第２の底面とは異なるレベルにある。

【0014】

いくつかの実施形態では、ソース／ドレイン領域の第２の部分の上のゲート誘電体層の厚さは実質的に均一である。

【0015】

いくつかの実施形態では、半導体層構造は、炭化ケイ素を含む基板を備える。

【0016】

本発明の実施形態によれば、半導体デバイスは、第１の導電型のドリフト層と、ドリフト層内の第２の導電型のウェル領域と、ウェル領域内の第１の導電型のソース／ドレイン領域と、を備える半導体層構造を含み、ソース／ドレイン領域は、ソース／ドレイン領域の第１の部分の第１のドーピング濃度と、第１の部分から横方向にオフセットされているソース／ドレイン領域の第２の部分の、第１のドーピング濃度とは異なる第２のドーピング濃度とを有する。

【0017】

いくつかの実施形態では、半導体層構造は、炭化ケイ素を含む基板をさらに備える。

【0018】

いくつかの実施形態では、第１の部分の第１のドーパント濃度は、第２の部分の第２のドーパント濃度よりも１～３桁大きい。

【0019】

いくつかの実施形態では、ソース／ドレイン領域の第２の部分は、ソース／ドレイン領域の第１の部分とウェル領域との間にある。

【0020】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分の第１の底面は、ソース／ドレイン領域の第２の部分の第２の底面とは異なるレベルにある。

【0021】

いくつかの実施形態では、半導体デバイスは、半導体層構造上のゲート誘電体層と、ゲート誘電体層上のゲート電極とをさらに含む。

【0022】

いくつかの実施形態では、ゲート電極は、ソース／ドレイン領域の第１の部分ではなく、ソース／ドレイン領域の第２の部分に重なる。

【0023】

いくつかの実施形態では、ソース／ドレイン領域の第２の部分の上のゲート誘電体層の厚さは実質的に均一である。

【0024】

本発明の実施形態によれば、半導体デバイスを形成する方法は、基板上にドリフト層を設けるステップと、第１のドーパントドーズ量でのドリフト層内のソース／ドレイン領域の第１の部分のイオン注入と、第１のドーパントドーズ量とは異なる第２のドーパントドーズ量での、ソース／ドレイン領域の第１の部分内のソース／ドレイン領域の第２の部分のイオン注入と、を含む。

【0025】

いくつかの実施形態では、第１のドーパントドーズ量は、１×１０^１２ドーパント／ｃｍ^２～１×１０^１５ドーパント／ｃｍ^２である。

【0026】

いくつかの実施形態では、第２のドーパントドーズ量は、５×１０^１４ドーパント／ｃｍ^２～５×１０^１６ドーパント／ｃｍ^２である。

【0027】

いくつかの実施形態では、方法は、ソース／ドレイン領域の第１の部分のイオン注入の前に、ソース／ドレイン領域の導電型とは反対の導電型を有するウェル領域のドリフト層におけるイオン注入をさらに含む。

【0028】

いくつかの実施形態では、ウェル領域のイオン注入は、１×１０^１２ドーパント／ｃｍ^２～１×１０^１４ドーパント／ｃｍ^２の第３のドーパントドーズ量で実行される。

【0029】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分の側方境界は、ソース／ドレイン領域の第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている。

【0030】

いくつかの実施形態では、方法は、ドリフト層上にゲート誘電体層を形成するステップと、ゲート誘電体層上にゲート電極を形成するステップと、をさらに含む。

【0031】

いくつかの実施形態では、ゲート電極の縁部は、ソース／ドレイン領域の第１の部分と第２の部分との間の界面から横方向に１０００Å～５０００Å離れている。

【0032】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分の上のゲート誘電体層の厚さは実質的に均一である。

【0033】

いくつかの実施形態では、ゲート誘電体層を形成するステップは、ゲート誘電体層を熱成長させるステップを含む。

【0034】

いくつかの実施形態では、ゲート誘電体層は二酸化ケイ素を含む。

【0035】

いくつかの実施形態では、ソース／ドレイン領域の第１の部分のイオン注入は、ドリフト層上にマスク層を堆積させるステップと、マスク層をパターニングおよびエッチングするステップと、を含む。

【0036】

いくつかの実施形態では、マスク層をパターニングおよびエッチングするステップは、ドリフト層上に存在するマスク層の第１の部分を残すステップを含み、ソース／ドレイン領域の第１の部分のイオン注入は、マスク層の第１の部分を通してイオンを注入するステップをさらに含む。

【0037】

いくつかの実施形態では、マスク層の第１の部分は、５０Å～５００Åの厚さを有する。

【0038】

本発明の実施形態によれば、半導体デバイスは、ソース／ドレイン領域を含む半導体層構造と、半導体層構造上のゲート誘電体層と、ゲート誘電体層上のゲート電極と、を含む。ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、ゲート電極の縁部は、ソース／ドレイン領域の第１の部分と第２の部分との間の界面から横方向に５０００Å以下離れている。

【0039】

いくつかの実施形態では、ゲート電極はソース／ドレイン領域の第２の部分と重なる。

【0040】

いくつかの実施形態では、第１の部分の第１のドーパント濃度は、第２の部分の第２のドーパント濃度よりも１～３桁大きい。

【0041】

いくつかの実施形態では、ソース／ドレイン領域の第２の部分の上のゲート誘電体層の厚さは実質的に均一である。

【0042】

いくつかの実施形態では、半導体層構造は、第２の導電型のウェル領域をさらに含み、ソース／ドレイン領域の第２の部分は、ソース／ドレイン領域の第１の部分とウェル領域との間にある。

【0043】

本発明の実施形態によれば、半導体デバイスは、ソース／ドレイン領域、チャネル領域、およびドリフト層を含む炭化ケイ素（ＳｉＣ）半導体層構造と、ＳｉＣ半導体層構造上のゲート誘電体層と、ゲート誘電体層上のゲート電極と、を含む。ゲート電極およびソース／ドレイン領域上にあるゲート誘電体層の第１の部分は第１の厚さを有し、ＳｉＣ半導体層構造のゲート電極およびチャネル領域上にあるゲート誘電体層の第２の部分は第２の厚さを有し、第１の厚さは第２の厚さの１５％以内である。

【0044】

いくつかの実施形態では、ゲート誘電体層の第１の部分における半導体格子損傷誘起欠陥の第１の濃度は、ゲート誘電体層の第２の部分における半導体格子損傷誘起欠陥の第２の濃度の１０％以内である。

【0045】

いくつかの実施形態では、ゲート誘電体層は、ゲート電極およびソース／ドレイン領域上にある、第２の部分とは異なる第３の部分をさらに含み、第３の部分の第３の厚さは、第１の部分の第１の厚さよりも大きい。

【0046】

いくつかの実施形態では、ソース／ドレイン領域は第１のソース／ドレイン領域であり、半導体層構造は第２のソース／ドレイン領域をさらに含み、ドリフト層は第１のソース／ドレイン領域と第２のソース／ドレイン領域との間で第１の方向に延在し、第１の方向におけるゲート誘電体層の第１の部分の幅は、第１の方向におけるゲート誘電体層の第３の部分の幅よりも大きい。

【0047】

いくつかの実施形態では、ゲート誘電体層の第３の部分における半導体格子損傷誘起欠陥の第３の濃度は、ゲート誘電体層の第２の部分における半導体格子損傷誘起欠陥の第２の濃度とは１０％超異なる。

【0048】

いくつかの実施形態では、ソース／ドレイン領域は、第１のドーパント濃度を含む高濃度領域と、第２のドーパント濃度を含む低濃度領域とを含み、第１のドーパント濃度は第２のドーパント濃度よりも高い。

【0049】

いくつかの実施形態では、ゲート電極の縁部は、ソース／ドレイン領域の高濃度領域と低濃度領域との間の界面から横方向に５０００Å以下離れている。

【0050】

いくつかの実施形態では、ゲート誘電体層の第１の部分は、ソース／ドレイン領域の低濃度領域上にある。

【図面の簡単な説明】

【0051】

【図1A】本明細書に記載のいくつかの実施形態に従って関心領域が特定された、従来の半導体デバイスのユニットセルの概略断面図である。

【図1B】図１Ａの領域Ａの概略断面図である。

【図2A】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの概略断面図である。

【図2B】図２Ａの領域Ｂの概略断面図である。

【図2C】本発明のいくつかの追加の実施形態による、半導体デバイスのユニットセルの概略断面図である。

【図2D】図２Ａの領域Ｂの追加の概略断面図である。

【図2E】図２Ａの領域Ｂの追加の概略断面図である。

【図3】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明する概略断面図である。

【図4】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明する別の概略断面図である。

【図5】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図6】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図7】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図8】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図9】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図10】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図11】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図12】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図13】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの製造方法を説明するさらに別の概略断面図である。

【図14】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの追加の製造方法を説明する概略断面図である。

【図15】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの追加の製造方法を説明する別の概略断面図である。

【図16】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの追加の製造方法を説明するさらに別の概略断面図である。

【図17】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの追加の製造方法を説明するさらに別の概略断面図である。

【図18】本発明のいくつかの実施形態による、半導体デバイスのユニットセルの追加の製造方法を説明するさらに別の概略断面図である。

【発明を実施するための形態】

【0052】

パワー炭化ケイ素系ＭＯＳＦＥＴは、今日、高電圧阻止を必要とする用途に使用されている。例として、６００Ｖを超える電圧を阻止する３００Ａ／ｃｍ^２以上の電流密度に定格された炭化ケイ素ＭＯＳＦＥＴが市販されている。このようなデバイスを形成するために、典型的には、複数の「ユニットセル」が形成され、各ユニットセルはＭＯＳＦＥＴトランジスタを含む。高出力用途では、典型的には、これらのユニットセルが半導体基板上に多数（例えば、数百または数千）設けられ、すべてのユニットセルのゲート電極として機能するゲート電極層が半導体基板の上面に形成される。半導体基板の反対側（底側）は、デバイスのすべてのユニットセルの共通のドレインとして機能する。複数のソースコンタクトが、ゲート電極層内の開口内に露出している半導体層構造内のソース領域上に形成される。これらのソース接点も、互いに電気的に接続され、共通のソースとして機能する。結果として得られるデバイスは、３つの端子、すなわち、共通のソース端子、共通のドレイン端子、および共通のゲート電極を有し、これらの端子は、数百または数千の個々のユニットセルトランジスタのための端子として機能する。上記の説明は、ｎ型ＭＯＳＦＥＴに関するものであることが理解されよう。ドレインおよびソースの位置は反転され、デバイスのｎ型およびｐ型領域の導電型は、ｐ型ＭＯＳＦＥＴのために交換され得る。

【0053】

本発明の実施形態によれば、寿命の延長を示す改善されたゲート誘電体層を有する半導体デバイスが提供される。ＭＯＳＦＥＴがその「オン」状態または導通状態にあるとき、電界がデバイスのゲート誘電体層内に生成される。一般的に言えば、この電界の強度は、ゲート電極の角にあるゲート誘電体層の部分において特に高い。上述したように、ゲート誘電体層の寿命は、ゲート誘電体層内の電界の強度の関数である。したがって、ゲート電極の角にあるゲート誘電体層の部分は最も高い電界を受けるため、これらは通常最初に絶縁破壊を受ける領域である。

【0054】

残念ながら、オン状態動作中に最高の電界値を受けるゲート誘電体層の部分は、ＭＯＳＦＥＴデバイスの半導体構造を形成するために使用される従来のプロセスの結果として損傷を受けやすい部分でもある。例えば、半導体構造のソース領域（例えば、ｎ型ＭＯＳＦＥＴの場合、またはｐ型ＭＯＳＦＥＴの場合はドレイン領域）を形成するために使用されるイオン注入およびエッチングステップは、半導体構造を損傷する可能性がある。例えば、イオン注入は、イオン注入が実行される構造を損傷させる可能性がある。同様に、半導体構造の露出部分に対して行われるプラズマガスなどによるエッチングは、露出部分を損傷する可能性がある。半導体構造のこの損傷部分の上に続いて提供される（例えば、成長する）酸化物などの誘電体は、より低い品質を有し得る。低品質の誘電体は、例えば、半導体格子損傷誘起欠陥（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥）を含むことができる。その結果、ソース領域（またはドレイン領域）を直接覆うゲート誘電体層の部分は、従来のデバイスでは絶縁破壊されやすく、ゲート電極とソース領域（またはドレイン領域）との間の短絡および早期のデバイス故障をもたらす可能性がある。

【0055】

本明細書に記載の実施形態は、デバイスのゲート誘電体層の品質で絶縁破壊電圧を改善するデバイスおよびそのようなデバイスを製造するための方法を提供する。本明細書に記載の実施形態は、イオン注入および／またはエッチングによって損傷を受ける可能性があるソース／ドレインの領域をデバイスのチャネル領域から離間させ得る。損傷（例えば、イオン注入および／またはエッチングによる）を有する可能性がある領域をチャネル領域から離間させることによって、本明細書に記載のデバイスおよび方法は、チャネル領域に隣接する改善されたゲート誘電体の形成を可能にし、それは早期故障を低減し、パワーＭＯＳＦＥＴデバイスのデバイス性能を改善することができる。

【0056】

図１Ａは、本明細書に記載のいくつかの実施形態に従って関心領域が特定された、従来の半導体デバイスのユニットセル１００の概略断面図である。図１Ｂは、図１Ａの領域Ａの概略断面図である。説明を簡単にするために、図１Ａは、単一のユニットセル１００のみを示す。

【0057】

図１Ａに示すように、ユニットセル１００は、ｎ型の炭化ケイ素半導体基板１１０を用いて形成されたトランジスタ（例えば、ＭＯＳＦＥＴ）であってもよいし、それを含んでもよい。基板１１０は、例えば、ｎ型不純物を有する高濃度にドープされた単結晶４Ｈ－ＳｉＣ基板（すなわち、ｎ＋炭化ケイ素基板）を含み得る。基板１１０上には、低濃度にドープされたｎ型（例えば、ｎ－）炭化ケイ素ドリフト層１２０が設けられている。ｎ型炭化ケイ素ドリフト層１２０の上部をイオン注入によりｐ型にドープしてｐウェル１３０を形成してもよい。各ｐウェル１３０は、イオン注入によって形成されてもよいが、本明細書に記載の実施形態はこれに限定されない。

【0058】

高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域１４０がｐウェル１３０の上部に形成されてもよい。ｎ型のソース領域１４０は、イオン注入により形成されてもよい。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素領域１４０は、ユニットセル１００のソース領域として機能する。ドリフト層１２０および基板１１０は共に、ユニットセル１００の共通のドレイン領域として機能する。ｎ型炭化ケイ素基板１１０、ｎ型炭化ケイ素ドリフト層１２０、ｐウェル１３０、およびその中に形成されたｎ型ソース領域１４０は共に、ユニットセル１００の半導体層構造１５０を含み得る。

【0059】

上記の説明はｎ型ＭＯＳＦＥＴに関するものであることが理解されよう。ｐ型デバイスでは、ソースおよびドレインコンタクトの位置を反転させてもよく、他のｎ型およびｐ型領域の導電型を交換してもよい。したがって、ソース領域１４０を「ソース／ドレイン領域」１４０と呼ぶことができる。

【0060】

当業者に知られているように、イオン注入は、炭化ケイ素層の一部を選択的にドープするための柔軟で便利な方法である。イオン注入プロセスでは、ドーパントイオンは、通常はｋｅＶまたはＭｅＶで表される高エネルギーに加速され、半導体格子に向けられる。インプラントは格子を貫通し、格子内のどこかに静止するようになる。ドーズ量と呼ばれる、半導体層に注入されるイオンの数は、通常、平方センチメートル（ｃｍ^－２）当たりのイオンを単位として表される。選択的注入は、イオンが層のマスキングされた部分に侵入するのを防ぐために、層の部分をマスキングすることによって行われる。マスクの作成は、マスキング層のパターニングおよびその後のエッチングを組み込んでもよい。

【0061】

ｎ型またはｐ型ドーパントなどのイオンは、所望のイオン種をイオン化し、イオン注入ターゲットチャンバ内の半導体層の表面に向かってイオンビームとして所定の運動エネルギーでイオンを加速することによって、半導体層または領域に注入されてもよい。所定の運動エネルギーに基づいて、所望のイオン種が半導体層に浸透する可能性がある。イオンは、所定の運動エネルギーが深さの関数として様々なイオン濃度を有するインプラント「プロファイル」を提供するように、半導体層に異なる深さで注入される。

【0062】

半導体層構造１５０の上面にゲート誘電体層１７０が形成されてもよい。ゲート誘電体層１７０は、例えば、二酸化ケイ素（ＳｉＯ_２）層を含んでもよいが、ＳｉＯ_ｘＮ_ｙ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３などの他の絶縁材料を使用してもよい。ゲート誘電体層１７０は、１つまたは複数の層であってもよい。ゲート電極１８０は、半導体層構造１５０に対向するゲート誘電体層１７０上に形成されてもよい。ゲート電極１８０は、例えば、ポリシリコンまたはドープシリコン層を含んでもよい。

【0063】

共通ソースコンタクトとして機能するｎ＋ソース領域１４０上にはソースコンタクト１９０（例えば、金属層）が設けられ、ｎ＋炭化ケイ素基板１１０の裏面側には、ユニットセル１００の共通ドレインコンタクトとして機能するドレインコンタクト１９５（例えば、別の金属層）が設けられる。ソース領域１４０とドリフト層１２０との間の各ｐウェル１３０には、チャネル領域１４５が設けられる。典型的には、ユニットセル１００などの数百またはより一般的には数千のユニットセルが半導体基板上に形成され、電気的に並列に接続されてパワーＭＯＳＦＥＴデバイスを提供する。

【0064】

図１Ｂは、図１Ａの領域Ａを概略的に示す。図１Ｂに示すように、ゲート誘電体層１７０は、ゲート誘電体層１７０の残りの部分に対して増加した厚さを有する部分１７０ｐ（破線の楕円で識別される）を含み得る。図１Ｂにおいて、ゲート誘電体層１７０の部分１７０ｐの形状は、本質的に概略的であり、本開示を限定することを意図していない。本明細書で説明するように、ソース領域１４０は、イオン注入により形成されてもよい。高濃度にドープされた（ｎ＋）ｎ型ソース領域１４０のイオン注入は、ソース領域１４０の高濃度ドープ特性を達成するために高ドーズ量のドーパントの注入を含み得る。高ドーズ量インプラントは、ソース領域１４０の上面を損傷する可能性がある。

【0065】

ソース領域１４０の上面の損傷の結果として、その上に形成されるゲート誘電体層１７０は、わずかに厚く、低品質に形成される可能性がある。例えば、厚肉部１７０ｐは、例えば、半導体格子損傷誘起欠陥（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥）を含んでもよい。例えば、厚肉部１７０ｐのより低品質の誘電体は、ゲート電極１８０の中央部分とドリフト層１２０（例えば、デバイスのＪＦＥＴ領域の上の）および／またはチャネル領域１４５との間にある誘電体層１７０の部分における同様の欠陥の濃度よりも１５％超高い半導体格子損傷誘起欠陥（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥）の濃度を有してもよい。ソース領域１４０上の厚肉部１７０ｐのより低い品質の誘電体は、ユニットセル１００の早期故障をもたらす可能性がある。図１Ｂでは、厚肉部１７０ｐがソース領域１４０内に延在している例を示しているが、本発明の実施形態はこれに限定されない。いくつかの実施形態では、厚肉部１７０ｐは、ゲート電極１８０の下の誘電体層１７０の延伸または「膨出部」をもたらし、ゲート電極１８０の縁部をゲート電極１８０の中心よりも半導体層構造１５０の上面から遠くすることができる。いくつかの実施形態では、厚肉部１７０ｐは、ソース領域１４０内への延伸、ならびにゲート電極１８０の縁部におけるゲート電極１８０と半導体層構造１５０との間の分離の増加の両方をもたらし得る。

【0066】

上述の問題は、シリコン（Ｓｉ）で形成されたデバイスなどの他のデバイスと比較して、ＳｉＣデバイスについて特に深刻であり得る。イオン注入されたドーパントのＳｉＣにおける活性化プロセスは、１４００℃から１７００℃の間、および１８００℃もの高さであり得る。その結果、ＳｉＣ系デバイス（例えば、ゲート電極１８０）のゲート構造は、活性化の温度に起因するゲート電極１８０への損傷を回避するために、ソース領域のイオン注入およびドーパント活性化の後に形成され得る。対照的に、イオン注入されたＳｉ系デバイスのドーパントの活性化は、９００℃～１１００℃の温度で起こり得る。したがって、Ｓｉ系デバイスは、活性化による損傷のリスクなしに、イオン注入中に所定の位置にゲート構造（例えば、ゲート電極およびゲート誘電体層）を有し得る。これにより、ソース領域がゲートに対して自己整合することができる。ＳｉＣでは、ソース領域１４０の注入後にゲート電極１８０を形成すると、ゲート電極１８０がソース領域１４０に対して自己整合せず、ソース領域１４０と重なることになり、イオン注入による表面損傷を受ける可能性がある。したがって、図１Ａのユニットセル１００などのＳｉＣ系デバイスのゲート誘電体層１７０は、より低い品質の部分を有するゲート誘電体層１７０の形成に対して特に脆弱であり得る。しかしながら、本発明はＳｉＣ系デバイスに限定されず、他の半導体材料を使用して形成された半導体デバイスは、本明細書に記載の実施形態から利益を得ることができる。

【0067】

図２Ａは、本発明のいくつかの実施形態による、半導体デバイスのユニットセル２００の概略断面図である。図２Ｂは、図２Ａの領域Ｂの概略断面図である。図２Ａは、ユニットセル２００が、互いに隣接する複数のユニットセルのうちの１つであってもよいことを示す。

【0068】

図２Ａおよび図２Ｂの要素のうち、図１Ａおよび図１Ｂの要素と同一または類似の要素については、簡潔にするために説明を省略する。したがって、図２Ａの説明は、前述のデバイスとの違いに焦点を当てる。

【0069】

図２Ａに示すように、本明細書に記載のいくつかの実施形態による半導体デバイスのユニットセル２００は、基板１１０を含み得る。基板１１０は、例えば、ｎ型不純物を有する高濃度にドープされた単結晶４Ｈ－または６Ｈ－ＳｉＣ基板（すなわち、ｎ＋炭化ケイ素基板）を含み得る。他の実施形態では、基板１１０は、異なる半導体材料（例えば、ＩＩＩ族窒化物系材料、Ｓｉ、ＧａＡｓ、ＺｎＯ、ＩｎＰ）または非半導体材料（例えば、サファイア）であってもよく、またはそれらを含み得る。ドリフト層１２０が基板１１０上に形成されてもよく、ｐウェル１３０がドリフト層１２０内に形成され得る。いくつかの実施形態では、ドリフト層１２０の上部を含むｎ型炭化ケイ素電流拡散層が形成され得る。ソース／ドレイン領域２４０は、ｐウェル１３０内に形成され得る。基板１１０、ドリフト層１２０、ｐウェル１３０、およびその中に形成されたソース／ドレイン領域２４０は、共にユニットセル２００の半導体層構造２５０を含み得る。ソースコンタクト１９０およびドレインコンタクト１９５は、半導体層構造２５０上に形成され得る。

【0070】

半導体層構造２５０の上面にゲート誘電体層２７０が形成され得る。いくつかの実施形態では、ゲート誘電体層２７０は、その下の半導体よりも約２ｅＶ大きいバンドギャップを有する任意の安定な誘電体とすることができる。ゲート誘電体層２７０は、多層材料スタックまたは単一の誘電体化合物もしくは合金とすることができる。ゲート誘電体層２７０は、例えば、二酸化ケイ素（ＳｉＯ_２）層を含んでもよいが、他の絶縁材料、ＳｉＯ_ｘＮ_ｙ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３などの他の絶縁材料を使用してもよい。ゲート電極２８０は、半導体層構造２５０に対向するゲート誘電体層２７０上に形成され得る。ゲート電極２８０は、例えば、シリサイド、ドープされた多結晶シリコン（ｐｏｌｙ－Ｓｉまたはｐｏｌｙ）、および／または安定な導体を含み得る。

【0071】

ソース／ドレイン領域２４０は、２つのｎ型領域、すなわち低濃度ソース／ドレイン領域２４０Ｌおよび高濃度ソース／ドレイン領域２４０Ｈから形成され得る。低濃度ソース／ドレイン領域２４０Ｌは、高濃度ソース／ドレイン領域２４０から（例えば、図２Ａおよび図２Ｂの水平方向に）横方向にオフセットされていてもよい。低濃度ソース／ドレイン領域２４０Ｌは、高濃度ソース／ドレイン領域２４０Ｈよりもｎ型ドーパントのドーパント濃度が低くてもよい。いくつかの実施形態では、高濃度ソース／ドレイン領域２４０Ｈのドーパント濃度は、低濃度ソース／ドレイン領域２４０Ｌのドーパント濃度よりも少なくとも２桁大きくてもよい。いくつかの実施形態では、高濃度ソース／ドレイン領域２４０Ｈのドーパント濃度は、低濃度ソース／ドレイン領域２４０Ｌのドーパント濃度より１～３桁大きくてもよい。いくつかの実施形態では、高濃度ソース／ドレイン領域２４０Ｈのドーパント濃度は、低濃度ソース／ドレイン領域２４０Ｌのドーパント濃度と同じ桁～４桁大きくてもよい。いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌおよび高濃度ソース／ドレイン領域２４０Ｈが同じ大きさの桁を有する場合、高濃度ソース／ドレイン領域２４０Ｈのドーピング濃度は、低濃度ソース／ドレイン領域２４０Ｌのドーピング濃度の少なくとも２倍であってもよい。

【0072】

高濃度ソース／ドレイン領域２４０Ｈの幅（例えば、図２Ａの水平方向において）は、低濃度ソース／ドレイン領域２４０Ｌの幅よりも狭くてもよい。いくつかの実施形態では、高濃度ソース／ドレイン領域２４０Ｈの少なくとも一部は、低濃度ソース／ドレイン領域２４０Ｌ内にあってもよい。例えば、高濃度ソース／ドレイン領域２４０Ｈの一方または両方の側縁および／または境界の部分は、低濃度ソース／ドレイン領域２４０Ｌ内にあってもよい。低濃度ソース／ドレイン領域２４０Ｌの内側縁（例えば、ゲート電極２８０の中心に最も近い低濃度ソース／ドレイン領域２４０Ｌの側縁）は、低濃度ソース／ドレイン領域２４０Ｌの一部が高濃度ソース／ドレイン領域２４０Ｈとドリフト層１２０および／またはｐウェル１３０との間にあるように、高濃度ソース／ドレイン領域２４０Ｈの内側縁を超えて延在してもよい。

【0073】

本明細書で使用される場合、領域の側縁および／または境界は、領域の濃度が隣接する領域の濃度に実質的に移行する位置を指すために使用され得る。例えば、高濃度ソース／ドレイン領域２４０Ｈの側縁は、高濃度ソース／ドレイン領域２４０Ｈのドーピング濃度が低濃度ソース／ドレイン領域２４０Ｌのドーピング濃度に実質的に移行する半導体層構造２５０上の位置を指してもよい。例えば、高濃度ソース／ドレイン領域２４０Ｈの外側縁は、高濃度ソース／ドレイン領域２４０Ｈのドーピング濃度が、高濃度ソース／ドレイン領域２４０Ｈのドーピング濃度と低濃度ソース／ドレイン領域２４０Ｌのドーピング濃度との中間未満の量まで減少した、高濃度ソース／ドレイン領域２４０Ｈの側縁上の位置を指してもよい。別の例として、低濃度ソース／ドレイン領域２４０Ｌの外側縁は、半導体層構造２５０の導電型が低濃度ソース／ドレイン領域２４０Ｌのｎ型（ｎ型ＭＯＳＦＥＴ用）からｐウェル１３０のｐ型に変換され得る、低濃度ソース／ドレイン領域２４０Ｌの側縁上の位置を指してもよい。

【0074】

各ｐウェル１３０における低濃度ソース／ドレイン領域２４０Ｌとドリフト層１２０との間には、チャネル領域２４５が設けられる。低濃度ソース／ドレイン領域２４０Ｌとドリフト層１２０との間のチャネル領域２４５の幅は、０．２ミクロン～２ミクロンの範囲であってもよい。いくつかの実施形態では、チャネル領域２４５の幅は、０．５ミクロン～１ミクロンの範囲であってもよい。低濃度ソース／ドレイン領域２４０Ｌの一部は、チャネル領域２４５と高濃度ソース／ドレイン領域２４０Ｈとの間であってもよい。高濃度ソース／ドレイン領域２４０Ｈは、低濃度ソース／ドレイン領域２４０Ｌよりも高い（例えば、基板１１０からより遠く）底面を有するものとして示されているが、本発明はこれに限定されないことが理解されよう。いくつかの実施形態では、高濃度ソース／ドレイン領域２４０Ｈの底面は、低濃度ソース／ドレイン領域２４０Ｌの底面と同一平面上にあり、および／またはそれより低くてもよい（例えば、基板１１０により近い）。例えば、図２Ｃは、本発明のいくつかの追加の実施形態による、半導体デバイスのユニットセル２００’の概略断面図を示す。図２Ｃに示すように、高濃度ソース／ドレイン領域２４０Ｈ’の底面は、低濃度ソース／ドレイン領域２４０Ｌの底面よりも低くてもよい（例えば、基板１１０により近い）。

【0075】

図２Ｂを参照して、高濃度ソース／ドレイン領域２４０Ｈの内側縁は、低濃度ソース／ドレイン領域２４０Ｌの内側縁から第１の距離Ｗ１だけオフセットされていてもよい。いくつかの実施形態では、第１の距離Ｗ１は、５０オングストローム（Å）～２０００Åであってもよい。いくつかの実施形態では、第１の距離Ｗ１は、７５Å～１０００Åであってもよい。いくつかの実施形態では、第１の距離Ｗ１は、１２５Å～５００Åであってもよい。ゲート電極２８０は、ソース／ドレイン領域２４０の一部（例えば、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの組み合わせ）にわたって第２の距離Ｗ２だけ延在してもよい。いくつかの実施形態では、第２の距離Ｗ２は、Ｗ１より大きくてもよい。すなわち、いくつかの実施形態では、ゲート電極２８０は、高濃度ソース／ドレイン領域２４０Ｈにわたって延在してもよい。いくつかの実施形態では、第２の距離Ｗ２は、１００ｎｍ（１０００Å）～５００ｎｍ（５０００Å）だけＷ１を超えてもよい。したがって、第２の距離Ｗ２は、１０５０Å～７０００Åであってもよい。図２Ａおよび図２Ｂに示す実施形態では、ゲート電極２８０が高濃度ソース／ドレイン領域２４０Ｈにわたって延在しているデバイスを例示したが、本発明はこれに限定されない。いくつかの実施形態では、例えば図２Ｄに示すように、第１の距離Ｗ１と第２の距離Ｗ２とは等しくてもよい（例えば、５０Å～２０００Å）。いくつかの実施形態では、例えば図２Ｅに示すように、第１の距離Ｗ１は、第２の距離Ｗ２よりも大きくてもよい。言い換えれば、いくつかの実施形態では、ゲート電極２８０は、高濃度ソース／ドレイン領域２４０Ｈではなく、低濃度ソース／ドレイン領域２４０Ｌにわたってのみ延在してもよい。

【0076】

いくつかの実施形態では、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの近くに位置してもよい。いくつかの実施形態では、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの１００ｎｍ（１０００Å）～５００ｎｍ（５０００Å）内に重なってもよい。別の言い方をすれば、半導体層構造２５０の上面に垂直に延び、ゲート電極２８０の縁部２８０Ｅに接する仮想線は、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの１００ｎｍ～５００ｎｍ内にあってもよい。低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの界面２４０Ｉは、高濃度ソース／ドレイン領域２４０Ｈの内側縁と低濃度ソース／ドレイン領域２４０Ｌとの間に位置してもよい。ゲート電極２８０の縁部２８０Ｅは、高濃度ソース／ドレイン領域２４０Ｈおよび低濃度ソース／ドレイン領域２４０Ｌのいずれに重なっていてもよい。いくつかの実施形態では、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの５００Å内に重なってもよい。いくつかの実施形態では、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの１００Å内に重なってもよい。いくつかの実施形態では、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉの真上に重なってもよい。したがって、本明細書に記載のいくつかの実施形態によれば、ゲート電極２８０の縁部２８０Ｅは、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの間の界面２４０Ｉから横方向に５０００Å以下離れている。

【0077】

いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌの形成に使用されるドーパントドーズ量は、高濃度ソース／ドレイン領域２４０Ｈのドーパントドーズ量よりも低くてもよい。その結果、低濃度ソース／ドレイン領域２４０Ｌの表面損傷は、高濃度ソース／ドレイン領域２４０Ｈの表面損傷よりも小さくてもよい。図２Ａおよび図２Ｂに示すように、高濃度ソース／ドレイン領域２４０Ｈの一部（およびそれに関連する表面損傷）は、ゲート電極２８０が重なるソース／ドレイン領域２４０および／またはチャネル領域２４５の一部から物理的に離れていてもよい。図１Ａの従来のデバイスの実施形態と同様に、本明細書に記載の実施形態によるゲート誘電体層２７０は、いくつかの実施形態では、依然として厚肉部２７０ｐ（図２Ｂの破線の楕円内に概略的に示されている）を有してもよい。しかしながら、ゲート電極２８０からの高濃度ソース／ドレイン領域２４０Ｈのオフセットに起因して、ゲート電極２８０とソース／ドレイン領域２４０との間にあるゲート誘電体層２７０の部分２７０＿ｂ（例えば、ゲート電極２８０および低濃度ソース／ドレイン領域２４０Ｌの両方の上にある）およびゲート電極２８０とチャネル領域２４５との間の部分２７０＿ａ（例えば、ゲート電極２８０およびチャネル領域２４５の両方の上にある）は、実質的に均一な厚さ（例えば、実質的に一定の厚さを有する）であってもよく、および／または高品質であってもよい。

【0078】

例えば、いくつかの実施形態では、ゲート電極２８０とソース／ドレイン領域２４０との間にあるゲート誘電体層２７０の部分２７０＿ｂは、ゲート電極２８０とチャネル領域２４５との間にあるゲート誘電体層２７０の部分２７０＿ａの厚さから１５％を超えて変化しない実質的に均一な厚さを有してもよい。いくつかの実施形態では、ゲート電極２８０とソース／ドレイン領域２４０との間にあるゲート誘電体層２７０の部分２７０＿ｂは、ゲート電極２８０とチャネル領域２４５との間にあるゲート誘電体層２７０の部分２７０＿ａの厚さから２０％を超えて変化しない実質的に均一な厚さを有してもよい。すなわち、ゲート誘電体層２７０の変形（部分２７０ｐなど）は、チャネル領域２４５から実質的に離れたゲート誘電体層２７０の部分で発生する可能性がある。図２Ｂにおいて、ゲート誘電体層２７０の部分２７０ｐの形状は、本質的に概略的であり、本開示を限定することを意図していない。

【0079】

同様に、いくつかの実施形態では、ゲート電極２８０とソース／ドレイン領域２４０との間にあるゲート誘電体層２７０の部分２７０＿ｂは、ゲート電極２８０とチャネル領域２４５との間にあるゲート誘電体層２７０の部分２７０＿ａの類似の欠陥の濃度から１０％を超えて変化しない半導体格子損傷誘起欠陥（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥）の濃度を有してもよい。いくつかの実施形態では、ゲート電極２８０とソース／ドレイン領域２４０との間にあるゲート誘電体層２７０の部分２７０＿ｂは、ゲート電極２８０とチャネル領域２４５との間にあるゲート誘電体層２７０の部分２７０＿ａの類似の欠陥の濃度から２０％を超えて変化しない半導体格子損傷誘起欠陥（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥）の濃度を有してもよい。すなわち、ゲート誘電体層２７０（部分２７０ｐなど）内の欠陥の濃度の増加は、チャネル領域２４５から実質的に離れたゲート誘電体層２７０の部分で発生する可能性がある。

【0080】

ゲート電極２８０とソース／ドレイン領域２４０および／またはチャネル領域２４５との間に均一に厚く高品質のゲート誘電体層２７０を維持することによって、従来のデバイスで発生し得るゲート絶縁破壊に関連する問題を低減および／または回避することができる。本発明によるデバイスは、改善された信頼性およびより高い性能を有してもよい。

【0081】

図２Ａおよび図２Ｂの半導体層構造２５０は単なる例であり、本明細書に記載の実施形態から逸脱することなく、半導体層構造２５０の他の構成を使用してもよい。例えば、本明細書に記載の実施形態は、いくつか例を挙げると、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、またはＩＧＢＴデバイスなどの、金属酸化物および／または金属絶縁体界面を利用するゲート電極によって制御される半導体層構造２５０を含む、ゲート制御される半導体デバイスにおいて利用され得る。したがって、半導体層構造２５０は、本明細書に記載の実施形態から逸脱することなく、複数の他の形態をとることができることが理解されよう。

【0082】

図３～図１３は、本発明のいくつかの実施形態による半導体デバイスのユニットセルの製造方法を説明する概略断面図である。

【0083】

図３を参照すると、基板１１０が設けられ、ドリフト層１２０がエピタキシャル成長によって基板１１０上に形成される。いくつかの実施形態では、基板１１０は、高濃度にドープされた（ｎ^＋）ｎ型炭化ケイ素基板であり、ドリフト層１２０は、低濃度にドープされた（ｎ^－）炭化ケイ素ドリフト層１２０であるが、本明細書に記載の実施形態はこれに限定されない。いくつかの実施形態では、ドリフト層１２０の上部を含むｎ型炭化ケイ素電流拡散層が形成され得る。

【0084】

図４を参照すると、ドリフト層１２０上にハードマスク４１０が形成され得る。ハードマスク４１０は、例えば、フォトレジストおよび／または酸化物により形成され得る。ハードマスク４１０は、ドリフト層１２０の表面上にハードマスク材料の層を堆積し、次いでハードマスク材料をパターニング／エッチングして、ドリフト層１２０の表面の領域を露出させるハードマスク４１０を形成することによって形成され得る。いくつかの実施形態では、ハードマスク４１０は、形成されるユニットセルの活性領域に対応するドリフト層１２０の位置の上に形成されてもよい。図４は、ドリフト層１２０の隣接部分の上に形成され得る追加のハードマスクを示していない。

【0085】

図５を参照すると、イオン注入動作５１０が実行され得る。イオン注入動作５１０は、ｐ型ドーパントをドリフト層１２０に注入してｐウェル１３０を形成し得る。いくつかの実施形態では、イオン注入動作５１０は、１×１０^１３ドーパント／ｃｍ^２～１．５×１０^１３ドーパント／ｃｍ^２のドーズ量で実行されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、イオン注入動作５１０は、１×１０^１２ドーパント／ｃｍ^２～１×１０^１４ドーパント／ｃｍ^２の範囲のドーズ量で実行されてもよい。ｐウェル１３０は、図５に示す形成されるユニットセルのハードマスク４１０と、図示しない隣接するユニットセルとの間に形成されてもよい。

【0086】

図６を参照すると、マスク材料６１０の層がハードマスク４１０ならびにドリフト層１２０およびｐウェル１３０の上面上に形成されてもよい。マスク材料６１０は、酸化物および／またはフォトレジストから形成されてもよい。マスク材料６１０の堆積は、マスク材料６１０の層に０．２ミクロン～２ミクロンの厚さを与えるように制御されてもよいが、本発明はこれに限定されない。図６は、マスク材料６１０の部分６１０ｐが、隣接するユニットセルのための隣接するハードマスク（図示せず）上に形成され得ることを示している。

【0087】

図７を参照すると、図６のマスク材料６１０は、ｐウェル１３０の上面を露出させる第１のスペーサ層７１０を形成するために、（例えば、異方的に）パターニングおよびエッチングされ得る。第１のスペーサ層７１０は、ハードマスク４１０の上面および側壁に形成され得る。第１のスペーサ層７１０は、ハードマスク４１０の側壁上に０．２ミクロン～２ミクロンの厚さを有するスペーサを形成し得る。

【0088】

図８を参照すると、イオン注入動作８１０が実行され得る。イオン注入動作８１０は、ｎ型ドーパントをｐウェル１３０に注入して低濃度ソース／ドレイン領域２４０Ｌを形成し得る。いくつかの実施形態では、イオン注入動作８１０は、３×１０^１３ドーパント／ｃｍ^２～４．５×１０^１３ドーパント／ｃｍ^２のドーズ量で実行されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、イオン注入動作８１０は、１×１０^１２ドーパント／ｃｍ^２～１×１０^１５ドーパント／ｃｍ^２のドーズ量で実行されてもよい。いくつかの実施形態では、イオン注入動作８１０は、図５に関して説明したｐウェル１３０のイオン注入動作５１０で使用されるドーズ量の２～３倍のドーズ量で実行され得る。いくつかの実施形態では、イオン注入動作８１０は室温で実行されてもよい。

【0089】

図９を参照すると、マスク材料９１０の層が、第１のスペーサ層７１０、ドリフト層１２０の上面、ｐウェル１３０、および低濃度ソース／ドレイン領域２４０Ｌ上に形成されてもよい。マスク材料９１０は、酸化物および／またはフォトレジストから形成されてもよい。マスク材料９１０の堆積は、５０Å～２０００Åの厚さを有するマスク材料９１０の層を提供するように制御されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、マスク材料９１０の厚さは、７５Å～１０００Åであってもよい。いくつかの実施形態では、マスク材料９１０の厚さは、１２５Å～５００Åであってもよい。

【0090】

図１０を参照すると、図９のマスク材料９１０は、第２のスペーサ層１０１０を形成するために、（例えば、異方的に）パターニングおよびエッチングされ得る。第２のスペーサ層１０１０は、第１のスペーサ層７１０の上面および側壁、ならびに、ｐウェル１３０および低濃度ソース／ドレイン領域２４０Ｌの上面に形成され得る。第２のスペーサ層１０１０は、第１のスペーサ層７１０の側壁に５０Å～２０００Åの厚さを有するスペーサを形成し得る。スペーサの幅は、図２Ｂに関して本明細書で説明した第１の距離Ｗ１に対応し得る。第２のスペーサ層１０１０は、低濃度ソース／ドレイン領域２４０Ｌの第１の部分を露出させ得る。第２のスペーサ層１０１０の厚さに起因して、幅が約５０Å～２０００Åである低濃度ソース／ドレイン領域２４０Ｌのそれぞれの内側縁に隣接する（例えば、ハードマスク４１０に隣接する）低濃度ソース／ドレイン領域２４０Ｌの第２の部分は、第２のスペーサ層１０１０によって覆われ得る。いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌの第２の部分の幅は、７５Å～１０００Åであってもよい。いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌの第２の部分の幅は、１２５Å～５００Åであってもよい。

【0091】

図１１を参照すると、イオン注入動作１１１０が実行され得る。イオン注入動作１１１０は、ｎ型ドーパントを低濃度ソース／ドレイン領域２４０Ｌに注入して高濃度ソース／ドレイン領域２４０Ｈを形成し得る。いくつかの実施形態では、イオン注入動作１１１０は、１×１０^１５ドーパント／ｃｍ^２～５×１０^１５ドーパント／ｃｍ^２、またはそれ以上のドーズ量で実行されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、イオン注入動作１１１０は、５×１０^１４ドーパント／ｃｍ^２～５×１０^１６ドーパント／ｃｍ^２のドーズ量で実行されてもよい。いくつかの実施形態では、イオン注入動作１１１０は、３００℃～６００℃で実行されてもよい。高濃度ソース／ドレイン領域２４０Ｈおよび低濃度ソース／ドレイン領域２４０Ｌは、共にソース／ドレイン領域２４０を形成し得る。ソース／ドレイン領域２４０、ｐウェル１３０、ドリフト層１２０、および基板１１０は、半導体層構造２５０を形成し得る。

【0092】

図１２を参照すると、ハードマスク４１０、第１のスペーサ層７１０、および第２のスペーサ層１０１０が、（例えば、リフトオフプロセスを介して）除去され得る。いくつかの実施形態では、イオン注入されたドーパントを活性化するために活性化操作が実行され得る。次に、ゲート誘電体材料１２７０の層が、半導体層構造２５０の上面に形成され得る。いくつかの実施形態では、ゲート誘電体材料１２７０は二酸化ケイ素（ＳｉＯ_２）層であってもよく、または二酸化ケイ素（ＳｉＯ_２）層を含んでもよいが、ＳｉＯ_ｘＮ_ｙ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３などの他の絶縁材料を使用してもよい。いくつかの実施形態では、ゲート誘電体材料１２７０の品質は、低濃度ソース／ドレイン領域２４０Ｌにわたって、高濃度ソース／ドレイン領域２４０Ｈにわたってより高くてもよい（例えば、トラップ、再結合中心、破壊原子価、および／または他の酸化物欠陥などの半導体格子損傷誘起欠陥が少ない）。ゲート誘電体材料１２７０は、単一または複数の層であってもよい。いくつかの実施形態では、ゲート誘電体材料１２７０を熱成長させてもよい。ゲート電極層１２８０は、ゲート誘電体材料１２７０の層上に形成され得る。

【0093】

図１３を参照すると、ゲート誘電体材料１２７０およびゲート電極層をパターニングおよびエッチングして、ゲート誘電体層２７０およびゲート電極２８０を形成し得る。ゲート誘電体層２７０およびゲート電極２８０は、ｐウェル１３０のうちの隣接するものの間のドリフト層１２０の上に形成され得、ｐウェル１３０およびｎ型ソース／ドレイン領域２４０の縁部上に延在し得る。いくつかの実施形態では、ゲート電極２８０は、特定の距離（例えば、図２Ｂ、図２Ｄ、および図２Ｅに関して説明した第２の距離Ｗ２）についてソース／ドレイン領域２４０の一部（例えば、低濃度ソース／ドレイン領域２４０Ｌと高濃度ソース／ドレイン領域２４０Ｈとの組み合わせ）にわたって延在し得る。いくつかの実施形態では、ゲート電極２８０の縁部は、高濃度ソース／ドレイン領域２４０Ｈの内側縁が低濃度ソース／ドレイン領域２４０Ｌと交わる界面の１０００Å～５０００Å以内にあってもよい。いくつかの実施形態では、ゲート電極２８０の縁部は、界面から５００Å以内、または１００Å以内であってもよい。ゲート電極２８０およびゲート誘電体層２７０は、同一平面上の側壁を有するものとして示されているが、本明細書に記載の実施形態はこれに限定されない。いくつかの実施形態では、例えば、ゲート誘電体層２７０は、エッチングされたゲート電極２８０から延在し得る。

【0094】

再び図２Ａおよび図２Ｂを参照すると、ゲート電極２８０およびゲート誘電体層２７０上に保護層が配置され得る。いくつかの実施形態では、保護層は窒化物および／または酸化物であってもよい。保護層は、ゲート電極２８０を、適用されるソースコンタクト１９０との短絡から保護するために、ゲート電極２８０の側壁を越えて延在し得る。保護層および／またはゲート誘電体層２７０をパターニング／エッチングして、高濃度ソース／ドレイン領域２４０Ｈを露出させるソースコンタクトホールを形成し得る。

【0095】

ソースコンタクト１９０（例えば、金属層）は、ゲート電極２８０およびソース／ドレイン領域２４０上に適用され得る。ソースコンタクト１９０の少なくとも一部は、ソース／ドレイン領域２４０の高濃度ソース／ドレイン領域２４０Ｈに接触し得る。基板１１０の裏面側には、ドレインコンタクト１９５（例えば、別の金属層）が設けられてもよい。

【0096】

本明細書に記載の実施形態は、半導体デバイスのゲート電極の下のチャネル領域の近くの半導体層構造の表面において、イオン注入によって引き起こされる損傷が低減および／または除去され得るメカニズムに対処している。しかしながら、本発明はこれに限定されない。本明細書に記載の実施形態によって有利に対処することができる他のタイプの表面損傷がある。

【0097】

例えば、半導体層構造の露出した表面上で行われるプラズマエッチングなどのエッチング手順もまた、表面を損傷する可能性がある。図７を参照すると、第１のスペーサ層７１０を形成するためのマスク材料６１０の層のエッチングはまた、半導体層構造２５０の表面を損傷し得る。そのような事例では、半導体層構造２５０の表面への損傷は、最終的にチャネル層２４５に隣接し得る半導体層構造２５０の部分（図２Ａおよび図２Ｂ参照）にあり得る。したがって、本明細書で前述した実施形態は、イオン注入に起因する低濃度ソース／ドレイン領域２４０Ｌの表面上の表面損傷を低減し得るが、デバイスの処理中にパターンエッチングの結果として生じ得る損傷をさらに低減する追加の改善を行ってもよい。

【0098】

図１４～図１８は、本発明のいくつかの実施形態による半導体デバイスのユニットセルの追加製造方法を説明する概略断面図である。

【0099】

図１４～図１８の方法によれば、デバイスの処理は、図３～図６に示した処理と同様に発生し得るので、重複する説明は省略する。図１４を参照すると、図６のマスク材料６１０の層は、第１のスペーサ層１４１０を形成するために、（例えば、異方的に）パターニングおよびエッチングされ得る。第１のスペーサ層１４１０は、ハードマスク４１０の上面および側壁に形成された第１の部分１４１０ａを有してもよい。第１のスペーサ層１４１０の第１の部分１４１０ａは、ハードマスク４１０の側壁上に０．２ミクロン～２ミクロン（すなわち、２０００Å～２００００Å）の厚さを有するスペーサを形成し得る。また、第１のスペーサ層１４１０は、ｐウェル１３０の上面に形成された第２の部分１４１０ｂを有してもよい。第２の部分１４１０ｂの厚さは、約１００Åであり得るいくつかの実施形態では、第２の部分１４１０ｂの厚さは、５０Å～５００Åであり得る。いくつかの実施形態では、第１のスペーサ層１４１０の第２の部分１４１０ｂは、時限異方性エッチングによって形成され得る。第１のスペーサ層１４１０の残部（例えば、第２の部分１４１０ｂ）をｐウェル１３０上に残すことにより、ｐウェル１３０の上面の損傷が低減され得る。

【0100】

図１５を参照すると、イオン注入動作１５１０が実行され得る。イオン注入動作１５１０は、第１のスペーサ層１４１０の第２の部分１４１０ｂを介してｐウェル１３０にｎ型ドーパントを注入して低濃度ソース／ドレイン領域２４０Ｌを形成し得る。いくつかの実施形態では、イオン注入動作１５１０は、３×１０^１３ドーパント／ｃｍ^２～４．５×１０^１３ドーパント／ｃｍ^２のドーズ量で実行されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、イオン注入動作１５１０は、１×１０^１２ドーパント／ｃｍ^２～１×１０^１５ドーパント／ｃｍ^２のドーズ量で実行されてもよい。いくつかの実施形態では、イオン注入動作１５１０は、図５に関して本明細書で説明したｐウェル１３０のイオン注入動作５１０で使用されるドーズ量の２～３倍のドーズ量で実行され得る。いくつかの実施形態では、イオン注入動作１５１０は、残留マスクなしで実行される注入のエネルギーよりも高いエネルギーで実行されてもよい（例えば、図８に関して本明細書で説明したものなど）。

【0101】

図１６を参照すると、マスク材料１６１０の層が、第１のスペーサ層１４１０の第１の部分１４１０ａおよび第２の部分１４１０ｂ上に形成され得る。マスク材料１６１０は、酸化物および／またはフォトレジストから形成されてもよい。マスク材料１６１０の堆積は、５０Å～２０００Åの厚さを有するマスク材料１６１０の層を提供するように制御されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、マスク材料１６１０の厚さは、７５Å～１０００Åであってもよい。いくつかの実施形態では、マスク材料１６１０の厚さは、１２５Å～５００Åであってもよい。

【0102】

図１７を参照すると、図１６のマスク材料１６１０の層は、第２のスペーサ層１７１０を形成するために、（例えば、異方的に）パターニングおよびエッチングされ得る。マスク材料１６１０のエッチングは、低濃度ソース／ドレイン領域２４０Ｌ上にあるマスク材料１６１０の部分および第１のスペーサ層１４１０の第２の部分１４１０ｂをエッチングし得る。第２のスペーサ層１７１０は、第１のスペーサ層１４１０の第１の部分１４１０ａの上面および側壁上に、ならびに、ｐウェル１３０の上面および低濃度ソース／ドレイン領域２４０Ｌにある、第１のスペーサ層１４１０の第２の部分１４１０ｂの残りの部分上に形成され得る。第２のスペーサ層１７１０は、第１のスペーサ層１４１０の第１の部分１４１０ａの側壁に、５０Å～２０００Åの厚さを有するスペーサを形成し得る。スペーサの幅は、図２Ｂに関して本明細書で説明した第１の距離Ｗ１に対応し得る。第２のスペーサ層１７１０は、低濃度ソース／ドレイン領域２４０Ｌの第１の部分を露出させ得る。第２のスペーサ層１７１０の厚さに起因して、幅が約５０Å～２０００Åである低濃度ソース／ドレイン領域２４０Ｌのそれぞれの内側縁に隣接する（例えば、ハードマスク４１０に隣接する）低濃度ソース／ドレイン領域２４０Ｌの第２の部分は、第２のスペーサ層１７１０によって覆われ得る。いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌの第２の部分の幅は、７５Å～１０００Åであってもよい。いくつかの実施形態では、低濃度ソース／ドレイン領域２４０Ｌの第２の部分の幅は、１２５Å～５００Åであってもよい。いくつかの実施形態では、第２のスペーサ層１７１０を形成するためのマスク材料１６１０の層のエッチングは、図１４に関して本明細書で説明したように、マスク層６１０の層のエッチングで残った残留部分を残さなくてもよい。

【0103】

図１８を参照すると、イオン注入動作１８１０が実行され得る。イオン注入動作１８１０は、ｎ型ドーパントを低濃度ソース／ドレイン領域２４０Ｌに注入して高濃度ソース／ドレイン領域２４０Ｈを形成し得る。いくつかの実施形態では、イオン注入動作１８１０は、１×１０^１５ドーパント／ｃｍ^２～５×１０^１５ドーパント／ｃｍ^２、またはそれ以上のドーズ量で実行されてもよいが、本発明はこれに限定されない。いくつかの実施形態では、イオン注入動作１８１０は、５×１０^１４ドーパント／ｃｍ^２～５×１０^１６ドーパント／ｃｍ^２のドーズ量で実行されてもよい。いくつかの実施形態では、イオン注入動作１８１０は、３００℃～６００℃で実行されてもよい。高濃度ソース／ドレイン領域２４０Ｈおよび低濃度ソース／ドレイン領域２４０Ｌは、共にソース／ドレイン領域２４０を形成し得る。ソース／ドレイン領域２４０、ｐウェル１３０、ドリフト層１２０、および基板１１０は、半導体層構造２５０を形成し得る。

【0104】

次に、ハードマスク４１０、第１の部分１４１０ａおよび第２の部分１４１０ｂを含む第１のスペーサ層１４１０、ならびに第２のスペーサ層１６１０は（例えば、リフトオフプロセスを介して）除去されてもよく、デバイスの処理は、図１２および図１３に関して本明細書で説明したように継続してもよい。

【0105】

図１４～図１８に関連して説明された方法に従って作製された半導体デバイスは、高濃度ソース／ドレイン領域２４０Ｈと低濃度ソース／ドレイン領域２４０Ｌとの間の半導体層構造２５０の表面における損傷をさらに低減し得る。低濃度ソース／ドレイン領域２４０Ｌを作製するために使用されるマスクのエッチングは、半導体層構造２５０の表面を完全には露出させなかったので、エッチングプロセスによる損傷が低減および／または回避され得る。

【0106】

本開示は、ゲート電極の下にあり得るソース／ドレイン領域の部分に対する損傷を低減および／または排除する手法を記載する。低濃度ソース／ドレイン領域内に高濃度ソース／ドレイン領域を設けることによって、本明細書に記載の実施形態は、ゲート電極とソース領域との間および／またはゲート電極とチャネル領域との間により高品質のゲート絶縁層の形成を可能にし得る。これは、パワートランジスタ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、またはＩＧＢＴ）のゲート領域を改善するのに特に有用であり得る。

【0107】

上述の実施形態のうちの様々な実施形態は、ｎチャネルＭＯＳＦＥＴのユニットセルの構造を示しているが、本発明のさらなる実施形態によれば、各デバイスの半導体層の各々の極性は、対応するｐチャネルＭＯＳＦＥＴを提供するように反転され得ることが理解されよう。

【0108】

本発明は、本発明の実施形態が示されている添付の図面を参照して上述されている。しかしながら、本発明は、多くの異なる形態で具体化されてもよく、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が徹底的かつ完全であり、本発明の範囲を当業者に十分に伝えるように提供される。図面において、層および領域のサイズおよび相対サイズは、明確にするために誇張されている場合がある。ある要素または層が別の要素または層に対して「上にある（ｏｎ）」、「接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、または「結合される（ｃｏｕｐｌｅｄ ｔｏ）」と言及される場合、それは他の要素または層に対して直接上にある、接続される、または結合され得るか、または介在する要素または層が存在し得ることが理解されよう。対照的に、ある要素が別の要素または層に対して「直接上にある」、「直接接続される」、または「直接結合される」と言及される場合、介在する要素または層は存在しない。本明細書で使用される場合、「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数のありとあらゆる組み合わせを含む。同様の符号は、全体を通して同様の要素を指す。

【0109】

第１および第２という用語は、本明細書では様々な領域、層および／または要素を説明するために使用されるが、これらの領域、層および／または要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある領域、層または要素を別の領域、層または要素と区別するためにのみ使用される。したがって、以下に説明する第１の領域、層、または要素は、第２の領域、層、または要素と呼ぶことができ、同様に、第２の領域、層、または要素は、本発明の範囲から逸脱することなく、第１の領域、層、または要素と呼ぶことができる。

【0110】

「下部」または「底部」および「上部」または「頂部」などの相対的な用語は、本明細書では、図面に示されるように、ある要素と別の要素との関係を説明するために使用され得る。相対的な用語は、図面に示された向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されよう。例えば、図面のデバイスがひっくり返された場合、他の要素の「下部」側にあると記載された要素は、他の要素の「上部」側に向けられる。したがって、例示的な用語「下部」は、図の特定の向きに応じて、「下部」および「上部」の両方の向きを包含することができる。同様に、図のうちの１つのデバイスがひっくり返された場合、他の要素の「下に（ｂｅｌｏｗ）」または「下方に（ｂｅｎｅａｔｈ）」と記載された要素は、他の要素の「上方に（ａｂｏｖｅ）」向けられる。したがって、例示的な用語「下に」または「下方に」は、上方および下方の両方の向きを包含することができる。

【0111】

本明細書で使用される用語は、特定の実施形態のみを説明するためのものであり、本発明を限定することを意図するものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、本明細書で使用される場合、記載された特徴、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、要素、構成要素、および／またはそれらのグループの存在または追加を排除するものではないことがさらに理解されよう。

【0112】

本発明の実施形態は、概略図である断面図を参照して本明細書で説明される。したがって、例えば製造技術および／または公差の結果としての図の形状からの変形が予想される。したがって、本発明の実施形態は、本明細書に示される領域の特定の形状に限定されると解釈されるべきではなく、例えば製造から生じる形状の偏差を含むべきである。例えば、長方形として示されている注入領域は、典型的には、注入領域から非注入領域へのバイナリ変化ではなく、その縁部に丸みを帯びたもしくは湾曲した特徴および／または注入濃度の勾配を有する。したがって、図に示される領域は、本質的に概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図しておらず、本発明の範囲を限定することを意図していない。

【0113】

本発明のいくつかの実施形態は、層および／または領域内の多数キャリア濃度を指すｎ型またはｐ型などの導電型を有することを特徴とする半導体層および／または領域を参照して説明される。したがって、ｎ型材料は負に帯電した電子の大部分の平衡濃度を有し、ｐ型材料は正に帯電した正孔の大部分の平衡濃度を有する。一部の材料は、別の層または領域と比較して相対的に大きい（「＋」）または小さい（「－」）多数キャリア濃度を示すために、（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－などと同様に）「＋」または「－」で指定され得る。しかしながら、そのような表記法は、層または領域内の多数キャリアまたは少数キャリアの特定の濃度の存在を意味するものではない。

【0114】

本明細書に開示された実施形態を組み合わせることができることが理解されよう。したがって、第１の実施形態に関して図示および／または説明される特徴は、同様に第２の実施形態に含まれてもよく、逆もまた同様である。

【0115】

上記の実施形態は特定の図を参照して説明されているが、本発明のいくつかの実施形態は、追加のおよび／または介在する層、構造、または要素を含んでもよく、および／または特定の層、構造、または要素を削除してもよいことを理解されたい。本発明のいくつかの例示的な実施形態を説明したが、当業者であれば、本発明の新規な教示および利点から実質的に逸脱することなく、例示的な実施形態において多くの修正が可能であることを容易に理解されよう。したがって、そのような修正はすべて、特許請求の範囲に定義される本発明の範囲内に含まれることが意図されている。したがって、上記は本発明の例示であり、開示された特定の実施形態に限定されると解釈されるべきではなく、開示された実施形態に対する修正および他の実施形態は、添付の特許請求の範囲内に含まれることが意図されていることを理解されたい。本発明は、以下の特許請求の範囲によって定義され、特許請求の範囲の均等物が含まれる。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【手続補正書】

【提出日】2023-01-25

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ソース／ドレイン領域を含む半導体層構造と、
前記半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、
前記第２のドーパント濃度は、前記第１のドーパント濃度よりも低く、
前記第２の部分は、前記第１の部分よりも前記ゲート電極の中心に近い、
半導体デバイス。

【請求項2】

前記ゲート電極が、前記ソース／ドレイン領域の前記第２の部分上に延在する、請求項１に記載の半導体デバイス。

【請求項3】

前記ソース／ドレイン領域の前記第１の部分の側方境界が、前記ソース／ドレイン領域の前記第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている、請求項１または請求項２に記載の半導体デバイス。

【請求項4】

前記第１の部分の前記第１のドーパント濃度が、前記第２の部分の前記第２のドーパント濃度よりも１～３桁大きい、請求項１から３のいずれか一項に記載の半導体デバイス。

【請求項5】

前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との間の界面をさらに備える、請求項１から４のいずれか一項に記載の半導体デバイス。

【請求項6】

前記ゲート電極の縁部が、前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との間の前記界面から横方向に１０００Å～５０００Å離れている、請求項５に記載の半導体デバイス。

【請求項7】

前記ソース／ドレイン領域の前記第１の部分の第１の底面が、前記ソース／ドレイン領域の前記第２の部分の第２の底面とは異なるレベルにある、請求項１から６のいずれか一項に記載の半導体デバイス。

【請求項8】

前記ソース／ドレイン領域の前記第２の部分の上の前記ゲート誘電体層の厚さが、実質的に均一であり、および／または、
前記半導体層構造が、炭化ケイ素を含む基板を備える、請求項１から７のいずれか一項に記載の半導体デバイス。

【請求項9】

半導体層構造を備える半導体デバイスであって、前記半導体層構造は、
第１の導電型のドリフト層と、
前記ドリフト層内の第２の導電型のウェル領域と、
前記ウェル領域内の前記第１の導電型のソース／ドレイン領域であって、前記ソース／ドレイン領域は、前記ソース／ドレイン領域の第１の部分の第１のドーピング濃度と、前記第１の部分から横方向にオフセットされている前記ソース／ドレイン領域の第２の部分の、前記第１のドーピング濃度とは異なる第２のドーピング濃度とを有する、ソース／ドレイン領域と
を含む、半導体デバイス。

【請求項10】

半導体デバイスを形成する方法であって、
基板上にドリフト層を設けるステップと、
第１のドーパントドーズ量での前記ドリフト層内のソース／ドレイン領域の第１の部分のイオン注入と、
前記第１のドーパントドーズ量とは異なる第２のドーパントドーズ量での、前記ソース／ドレイン領域の前記第１の部分内の前記ソース／ドレイン領域の第２の部分のイオン注入と
を含む、方法。

【請求項11】

前記第１のドーパントドーズ量が、１×１０^１２ドーパント／ｃｍ^２～１×１０^１５ドーパント／ｃｍ^２であり、および／または、
前記第２のドーパントドーズ量が、５×１０ ^１４ ドーパント／ｃｍ ^２ ～５×１０ ^１６ ドーパント／ｃｍ ^２ である、請求項１０に記載の方法。

【請求項12】

前記ソース／ドレイン領域の前記第１の部分の前記イオン注入の前に、前記ソース／ドレイン領域の導電型とは反対の導電型を有するウェル領域の前記ドリフト層のイオン注入をさらに含み、
随意的に、前記ウェル領域の前記イオン注入が、１×１０ ^１２ ドーパント／ｃｍ ^２ ～１×１０ ^１４ ドーパント／ｃｍ ^２ の第３のドーパントドーズ量で実行される、請求項１０に記載の方法。

【請求項13】

前記ソース／ドレイン領域の前記第１の部分の側方境界が、前記ソース／ドレイン領域の前記第２の部分の側方境界から５０Å～２０００Åの距離だけ横方向にオフセットされている、請求項１０または請求項１２に記載の方法。

【請求項14】

ソース／ドレイン領域を含む半導体層構造と、
前記半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ソース／ドレイン領域は、第１のドーパント濃度を含む第１の部分と、第２のドーパント濃度を含む第２の部分とを含み、
前記ゲート電極の縁部は、前記ソース／ドレイン領域の前記第１の部分と前記第２の部分との界面から横方向に５０００Å以下離れている、
半導体デバイス。

【請求項15】

前記ゲート電極が、前記ソース／ドレイン領域の前記第２の部分と重なる、請求項１４に記載の半導体デバイス。

【請求項16】

ソース／ドレイン領域、チャネル領域、およびドリフト層を含む炭化ケイ素（ＳｉＣ）半導体層構造と、
前記ＳｉＣ半導体層構造上のゲート誘電体層と、
前記ゲート誘電体層上のゲート電極と、
を備える、半導体デバイスであって、
前記ゲート電極および前記ソース／ドレイン領域上にある前記ゲート誘電体層の第１の部分は第１の厚さを有し、
前記ＳｉＣ半導体層構造の前記ゲート電極および前記チャネル領域上にある前記ゲート誘電体層の第２の部分は第２の厚さを有し、
前記第１の厚さは、前記第２の厚さの１５％以内である、
半導体デバイス。

【請求項17】

前記ゲート誘電体層の前記第１の部分における半導体格子損傷誘起欠陥の第１の濃度が、前記ゲート誘電体層の前記第２の部分における半導体格子損傷誘起欠陥の第２の濃度の１０％以内である、請求項１６に記載の半導体デバイス。

【請求項18】

前記ゲート誘電体層が、前記ゲート電極および前記ソース／ドレイン領域上にある、前記第２の部分とは異なる第３の部分をさらに含み、
前記第３の部分の第３の厚さは、前記第１の部分の前記第１の厚さよりも大きい、
請求項１６または請求項１７に記載の半導体デバイス。

【国際調査報告】