特表 2023-531212 三次元メモリデバイスのコンタクトパッドおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-21

(54)【発明の名称】三次元メモリデバイスのコンタクトパッドおよびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20230713BHJP

   H01L 21/336 20060101ALI20230713BHJP

   H10B 41/27 20230101ALI20230713BHJP

   H01L 21/8238 20060101ALI20230713BHJP

   H01L 27/00 20060101ALI20230713BHJP

   H10B 43/50 20230101ALI20230713BHJP

   H10B 41/50 20230101ALI20230713BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B41/27

H01L27/092 G

H01L27/00 301B

H01L27/092 F

H10B43/50

H10B41/50

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022578904

(86)(22)【出願日】2020-12-24

(85)【翻訳文提出日】2022-12-20

(86)【国際出願番号】 CN2020138790

(87)【国際公開番号】W WO2022133844

(87)【国際公開日】2022-06-30

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ヘ・チェン

(72)【発明者】

【氏名】リアン・シャオ

(72)【発明者】

【氏名】ヨンチン・ワン

(72)【発明者】

【氏名】シュ・ウ

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AA07

5F048AB01

5F048AC01

5F048AC03

5F048BA01

5F048BA15

5F048BA16

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BC03

5F048BC18

5F048BD07

5F048BF02

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP02

5F083EP18

5F083EP22

5F083EP76

5F083ER22

5F083GA03

5F083GA10

5F083GA27

5F083HA02

5F083HA06

5F083JA02

5F083JA04

5F083JA05

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083KA01

5F083KA11

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083PR06

5F083PR25

5F101BA01

5F101BA45

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BF08

(57)【要約】

三次元（３Ｄ）ＮＡＮＤメモリデバイスおよび方法が提供される。一態様では、製造方法は、第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスを準備するステップと、第２のアレイデバイスの裏側に開口部を形成するステップと、開口部に１つまたは複数のコンタクトパッドを形成するステップとを含む。第１のアレイデバイスは、第１のアレイデバイスの表面側にある第１のフロントパッドと、第１のアレイデバイスの裏面側にある第１のバックパッドとを含む。第２のアレイデバイスは、第２のアレイデバイスの表面側に第１のバックパッドと接合される第２のフロントパッドを含む。１つまたは複数のコンタクトパッドは、第１のアレイデバイスに関して第２のフロントパッドに近接するレベルに配置される。

【特許請求の範囲】

【請求項1】

三次元（３Ｄ）メモリデバイスを製造するための方法であって、
第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスを準備するステップであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側にある複数の第２のフロントパッドであって、前記複数の第１のバックパッドと接合される、複数の第２のフロントパッド、を含む、ステップと、
前記第２のアレイデバイスの裏面側に開口部を形成するステップと、
前記開口部に配置され、前記複数の相互接続コンタクトのうちの１つまたは複数の上にあり、前記複数の相互接続コンタクトのうちの１つまたは複数に接続された１つまたは複数のコンタクトパッドを、前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接するレベルに形成するステップと、
を含む、方法。

【請求項2】

前記積層デバイスを準備するステップが、
前記第１のアレイデバイスの第１の基板上に複数の第１のメモリセルを形成するステップと、
前記第２のアレイデバイスの第２の基板上に複数の第２のメモリセルを形成するステップと、
を含む、請求項１に記載の方法。

【請求項3】

前記積層デバイスを準備するステップが、
前記複数の第２のフロントパッドを前記複数の第１のバックパッドと接合する前に、前記複数の相互接続コンタクトのうちの１つまたは複数の上に配置され、前記複数の相互接続コンタクトのうちの１つまたは複数に接続された１つまたは複数の導体要素を形成するステップをさらに含む、請求項１に記載の方法。

【請求項4】

前記第２のアレイデバイスの前記裏面側に前記開口部を形成するステップが、
前記第２のアレイデバイスを通るように前記開口部を形成して、前記１つまたは複数の導体要素を露出させるステップを含む、請求項３に記載の方法。

【請求項5】

前記１つまたは複数のコンタクトパッドを形成するステップが、
前記１つまたは複数の導体要素上に配置され、前記１つまたは複数の導体要素に接続された前記１つまたは複数のコンタクトパッドを形成するステップを含む、請求項３に記載の方法。

【請求項6】

前記１つまたは複数のコンタクトパッドは、前記第１のアレイデバイスに対して前記複数の第２のメモリセルのレベルまたはその下に形成される、請求項２に記載の方法。

【請求項7】

前記複数の第１のメモリセルを形成するステップが、
互いの上に交互に積み重ねられた複数の第１の誘電層と複数の第１の導体層とを含む第１の層スタックを形成するステップと、
前記第１の層スタックを介して前記複数の第１のメモリセルを形成するステップと、
を含む、請求項２に記載の方法。

【請求項8】

前記第１の層スタックを介して前記複数の第１のメモリセルを形成するステップが、
階段構造を形成するために、前記第１の層スタックの一部をトリミングするステップを含む、請求項７に記載の方法。

【請求項9】

前記第１の層スタックの横に第２の層スタックを形成するステップであって、前記第２の層スタックが、互いの上に交互に積み重ねられた複数の第２の誘電層と複数の第３の誘電層とを含み、前記複数の相互接続コンタクトの一部が前記第２の層スタックを通過する、ステップをさらに含む、請求項７に記載の方法。

【請求項10】

前記第１の層スタックを介して前記複数の第１のメモリセルを形成するステップが、
ブロッキング層、電荷トラップ層、および／またはトンネル絶縁層を含む、第１の層スタックを通って延在する機能層を形成するステップと、
チャネル層を形成するステップであって、前記チャネル層が前記第１の層スタックを通って延在し、前記複数の第１のメモリセルの一部を接続し、前記機能層が前記チャネル層と前記第１の層スタックとの間にある、ステップと、
をさらに含む、請求項７に記載の方法。

【請求項11】

前記複数の第２のメモリセルを形成するステップが、
互いの上に交互に積み重ねられた複数の第４の誘電層と複数の第２の導体層とを含む第３の層スタックを形成するステップと、
前記第３の層スタックを介して前記複数の第２のメモリセルを形成するステップと、
を含む、請求項２に記載の方法。

【請求項12】

前記開口部の周囲および／または前記第３の層スタックの周囲に１つまたは複数のトレンチを形成するステップと、
前記１つまたは複数のトレンチを誘電体材料で充填するステップと、
をさらに含む、請求項１１に記載の方法。

【請求項13】

前記複数の第１のフロントパッドを周辺デバイスの表面側で複数の第３のフロントパッドに結合するステップをさらに含む、請求項１に記載の方法。

【請求項14】

第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側に、前記複数の第１のバックパッドと接合される複数の第２のフロントパッドを含む、
積層デバイスと、
前記第２のアレイデバイスの裏面側にある開口部と、
前記複数の相互接続コンタクトの１つまたは複数の上に配置されて前記複数の相互接続コンタクトの１つまたは複数に接続され、かつ前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接するレベルで、前記開口部の底部にある１つまたは複数のコンタクトパッドと、
を備える、三次元（３Ｄ）メモリデバイス。

【請求項15】

前記第１のアレイデバイスは、第１の基板上に複数の第１のメモリセルをさらに含み、
前記第２のアレイデバイスは、第２の基板上に複数の第２のメモリセルをさらに含む、
請求項１４に記載の３Ｄメモリデバイス。

【請求項16】

前記１つまたは複数のコンタクトパッドと前記複数の相互接続コンタクトの１つまたは複数との間に配置され、前記１つまたは複数のコンタクトパッドと前記複数の相互接続コンタクトの１つまたは複数とに接続された１つまたは複数の導体要素をさらに備える、請求項１４に記載の３Ｄメモリデバイス。

【請求項17】

前記１つまたは複数のコンタクトパッドが、前記第１のアレイデバイスに関して前記複数の第２のメモリセルのレベルと前記複数の第１のメモリセルのレベルとの間に形成される、請求項１５に記載の３Ｄメモリデバイス。

【請求項18】

前記１つまたは複数のコンタクトパッドが、前記第１のアレイデバイスに関して前記複数の第２のメモリセルのレベルまたはその下に形成される、請求項１５に記載の３Ｄメモリデバイス。

【請求項19】

前記第１のアレイデバイスが、
互いの上に交互に積み重ねられた複数の第１の誘電層および複数の第１の導電体層を含む第１の層スタックであって、前記複数の第１のメモリセルが前記第１の層スタックを通して配置される、第１の層スタック
をさらに含む、請求項１５に記載の３Ｄメモリデバイス。

【請求項20】

前記第１のアレイデバイスが、
前記第１の層スタックの一部をトリミングすることによって形成された階段構造をさらに含む、請求項１９に記載の３Ｄメモリデバイス。

【請求項21】

前記第１のアレイデバイスが、
前記第１の層スタックの横にある第２の層スタックであって、前記第２の層スタックは、互いの上に交互に積み重ねられた複数の第２の誘電層と複数の第３の誘電層とを含み、前記複数の相互接続コンタクトの一部が前記第２の層スタックを通過する、第２の層スタック
をさらに含む、請求項１９に記載の３Ｄメモリデバイス。

【請求項22】

前記第１のアレイデバイスが、
前記第１の層スタックを通って延在し、前記複数の第１のメモリセルの一部を接続するチャネル層と、
前記第１の層スタックを通って延在し、前記チャネル層と前記第１の層スタックとの間に形成された機能層であって、ブロッキング層、電荷トラップ層、および／またはトンネル絶縁層を含む、機能層と、
をさらに含む、請求項１９に記載の３Ｄメモリデバイス。

【請求項23】

前記第２のアレイデバイスが、
複数の第４の誘電層と複数の第２の導体層とを交互に積み重ねた第３の層スタックであって、前記複数の第２のメモリセルが前記第２の層スタックを介して配置される、第３の層スタック
をさらに含む、請求項１５に記載の３Ｄメモリデバイス。

【請求項24】

前記開口部および／または前記第３の層スタックの周囲および前記第１のアレイデバイス上の１つまたは複数の誘電体領域をさらに備える、請求項２３に記載の３Ｄメモリデバイス。

【請求項25】

周辺デバイスであって、表面側に複数の第３のフロントパッドを含み、前記複数の第１のフロントパッドと接合される、周辺デバイスをさらに備える、請求項１４に記載の３Ｄメモリデバイス。

【請求項26】

第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側に、前記複数の第１のバックパッドと接合される複数の第２のフロントパッドを含む、
積層デバイスと、
前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接したレベルにある１つまたは複数のコンタクトパッドであって、前記複数の相互接続コンタクトの１つまたは複数の上に配置されて前記複数の相互接続コンタクトの１つまたは複数に接続されている、１つまたは複数のコンタクトパッドと、
を備える、三次元（３Ｄ）メモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、半導体技術の分野に関し、具体的には、三次元（３Ｄ：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）メモリデバイスおよびその製造方法に関する。

【背景技術】

【0002】

Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリは、保存されたデータを保持するために電力を必要としない不揮発性タイプのメモリである。家庭用電化製品、クラウドコンピューティング、およびビッグデータの需要の高まりにより、大容量で優れたパフォーマンスのＮＡＮＤメモリが常に必要とされている。従来の２次元（２Ｄ）ＮＡＮＤメモリが物理的限界に近づくにつれて、３次元（３Ｄ）ＮＡＮＤメモリが重要な役割を果たしている。３Ｄ ＮＡＮＤメモリは、１つのダイに複数のスタック層を使用して、高密度、大容量、高速パフォーマンス、低消費電力、および優れたコスト効率を実現する。

【0003】

３Ｄ ＮＡＮＤメモリデバイスは、互いに積み重ねられた周辺デバイス、第１のアレイデバイス、および第２のアレイデバイスを含み得る。例えば、周辺デバイスはスタックの底部に配置され、第２のアレイデバイスは上部に配置され得る。ボンディングワイヤが接続されるコンタクトパッドは、第２のアレイデバイス上に形成され得る。コンタクトパッドを周辺デバイスに接続するために、第１および第２のアレイデバイスにコンタクトが形成され得る。ただし、第１および第２のアレイデバイス内のコンタクトは、３Ｄ ＮＡＮＤメモリデバイスの高速動作に影響を与える可能性がある寄生容量を引き起こす可能性がある。さらに、第１および第２のアレイデバイスは、多くの場合、結晶学的欠陥を修復するために水素を必要とする多結晶シリコン（ポリシリコン）層を含む。第２のアレイデバイスのポリシリコン層は、スタックの上部に近く、欠陥修復に十分な水素を受け取り得る。しかし、第２のアレイ構造の下に配置された第１のアレイデバイスのポリシリコン層は、欠陥修復に十分な水素を受け取ることができない場合がある。開示されたデバイスおよび方法は、上記の１つまたは複数の問題および他の問題を解決することを目的としている。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の一態様では、３Ｄメモリデバイスの製造方法は、第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスを準備するステップと、第２のアレイデバイスの裏面側に開口部を形成するステップと、開口部に配置された１つまたは複数のコンタクトパッドを形成するステップとを含む。第１のアレイデバイスは、第１のアレイデバイスの表面側の第１のフロントパッドと、第１のアレイデバイスの裏面側の第１のバックパッドと、第１のフロントパッドの一部に接続された相互接続コンタクトとを含む。第２のアレイデバイスは、第２のアレイデバイスの表面側に、第１のバックパッドと接合される第２のフロントパッドを含む。１つまたは複数のコンタクトパッドは、１つまたは複数の相互接続コンタクトの上に配置されて接続され、第１のアレイデバイスに関して第２のフロントパッドに近接するレベルにある。

【0005】

本開示の別の態様では、３Ｄメモリデバイスは、第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスと、第２のアレイデバイスの裏面側の開口部と、開口部の底部の１つまたは複数のコンタクトパッドとを含む。第１のアレイデバイスは、第１のアレイデバイスの表面側の第１のフロントパッドと、第１のアレイデバイスの裏面側の第１のバックパッドと、第１のフロントパッドの一部に接続された相互接続コンタクトとを含む。第２のアレイデバイスは、第２のアレイデバイスの表面側に、第１のバックパッドと接合される第２のフロントパッドを含む。１つまたは複数のコンタクトパッドは、１つまたは複数の相互接続コンタクトの上に配置されて接続され、第１のアレイデバイスに関して第２のフロントパッドに近接するレベルにある。

【0006】

本開示の別の態様では、３Ｄメモリデバイスは、第１のアレイデバイスおよび第２のアレイデバイスと、１つまたは複数のコンタクトパッドとを有する積層デバイスを含む。第１のアレイデバイスは、第１のアレイデバイスの表面側の第１のフロントパッドと、第１のアレイデバイスの裏面の第１のバックパッドと、第１のフロントパッドの一部に接続された相互接続コンタクトとを含む。第２のアレイデバイスは、第２のアレイデバイスの表面側に、第１のバックパッドと接合される第２のフロントパッドを含む。１つまたは複数のコンタクトパッドは、第１のアレイデバイスに関して第２のフロントパッドに近接するレベルで構成され、相互接続コンタクトの１つまたは複数の上に配置されて接続される。

【0007】

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。

【図面の簡単な説明】

【0008】

【図1】本開示の様々な態様による製造工程中の特定の段階における例示的な三次元（３Ｄ）アレイデバイスの断面図である。

【図2】本開示の様々な態様による製造工程中の特定の段階における例示的な三次元（３Ｄ）アレイデバイスの断面図である。

【図3】本開示の様々な態様に従ってチャネルホールが形成された後の、図２に示される３Ｄアレイデバイスの上面図および断面図である。

【図4】本開示の様々な態様に従ってチャネルホールが形成された後の、図２に示される３Ｄアレイデバイスの上面図および断面図である。

【図5】本開示の様々な態様に従ってゲート線スリットが形成された後の、図３および図４に示される３Ｄアレイデバイスの上面図および断面図である。

【図6】本開示の様々な態様に従ってゲート線スリットが形成された後の、図３および図４に示される３Ｄアレイデバイスの上面図および断面図である。

【図7】本開示の様々な態様による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。

【図8】本開示の様々な態様による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。

【図9】本開示の様々な態様による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。

【図10】本開示の様々な態様による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。

【図11】本開示の様々な態様による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。

【図12】本開示の様々な態様による製造工程の特定の段階における別の例示的な３Ｄアレイデバイスの断面図である。

【図13】本開示の様々な態様による製造工程の特定の段階における別の例示的な３Ｄアレイデバイスの断面図である。

【図14】本開示の様々な態様による例示的な周辺デバイスの断面図である。

【図15】本開示の様々な態様に従って、図１１に示される３Ｄアレイデバイスが図１４に示される周辺デバイスと結合された後の３Ｄメモリ構造の断面図である。

【図16】本開示の様々な態様による、ある段階における図１５に示される３Ｄメモリ構造の断面図である。

【図17】本開示の様々な態様に従って、図１６に示される３Ｄメモリ構造が図１３に示される３Ｄアレイデバイスと接合された後の例示的な３Ｄメモリデバイスの断面図である。

【図18】本開示の様々な態様による、ある段階における、図１７に示される３Ｄメモリデバイスの断面図である。

【図19】本開示の様々な態様による、ある段階における、図１７に示される３Ｄメモリデバイスの断面図である。

【図20】本開示の様々な態様による３Ｄメモリデバイスの製造の概略フローチャートである。

【図21】本開示の様々な態様による製造工程中のある段階における例示的な３Ｄアレイデバイスの断面図である。

【図22】本開示の様々な態様による製造工程中のある段階における例示的な３Ｄアレイデバイスの断面図である。

【図23】本開示の様々な態様による製造工程のある段階における、図２２に示される３Ｄアレイデバイスの断面図である。

【図24】本開示の様々な態様による製造工程のある段階における、図２２に示される３Ｄアレイデバイスの断面図である。

【図25】本開示の様々な態様による製造工程のある段階における別の例示的な３Ｄアレイデバイスの断面図である。

【図26】本開示の様々な態様による例示的な周辺デバイスの断面図である。

【図27】本開示の様々な態様による、図２４に示される３Ｄアレイデバイスが図２６に示される周辺デバイスと接合された後の３Ｄメモリ構造の断面図である。

【図28】本開示の様々な態様に従って、図２７に示される３Ｄメモリ構造が図２５に示される３Ｄアレイデバイスと接合された後の例示的な３Ｄメモリデバイスの断面図である。

【発明を実施するための形態】

【0009】

以下では、添付の図面を参照して、本開示の様々な態様による技術的解決法について説明する。可能な限り、図面全体で同じ参照番号を使用して、同じ部品または同様の部品を参照する。明らかに、記載された態様は、本開示の態様の一部にすぎず、すべてではない。様々な側面の機能を交換および／または組み合わせることができる。

【0010】

図１～図１１は、本開示の態様による例示的な３Ｄアレイデバイス１００の製造工程を概略的に示す。３Ｄアレイデバイス１００は、メモリデバイスの一部であり、３Ｄメモリ構造と呼ばれることもある図中、上面図はＸ－Ｙ平面内にあり、断面図はＹ－Ｚ平面内にある。

【0011】

図１の断面図に示されるように、３Ｄアレイデバイス１００は基板１１０を含む。いくつかの態様では、基板１１０は単結晶シリコン層を含むことができる。基板１１０はまた、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、シリコンオンインシュレータ（ＳＯＩ： ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）、ゲルマニウムオンインシュレータ（ＧＯＩ： ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）、ポリシリコンなどの半導体材料、またはヒ化ガリウム（ＧａＡｓ）やリン化インジウム（ＩｎＰ）などのＩＩＩ～Ｖ族化合物を含んでもよい。必要に応じて、基板１１０は、ガラス、プラスチック材料、またはセラミック材料などの非導電性材料を含んでもよい。基板１１０がガラス、プラスチック、またはセラミック材料を含む場合、基板１１０は、ガラス、プラスチック、またはセラミック材料上に堆積されたポリシリコンの薄層をさらに含んでもよい。この場合、基板１１０は、ポリシリコン基板のように処理することができる。一例として、基板１１０は、以下の説明において、ドープされていないかまたは軽くドープされた単結晶シリコン層を含む。

【0012】

いくつかの態様では、基板１１０の上部は、イオン注入および／または拡散によってｎ型ドーパントによってドープされ、ドープ領域１１１を形成する。ドープ領域１１１のドーパントは、例えば、リン（Ｐ）、砒素（Ａｓ）、および／またはアンチモン（Ｓｂ）を含み得る。図１に示すように、ドープ領域１１１上にカバー層１２０が堆積される。カバー層１２０は犠牲層であり、単層または多層を含み得る。例えば、カバー層１２０は、シリコン酸化物層およびシリコン窒化物層のうちの１つまたは複数を含み得る。カバー層１２０は、化学気相堆積（ＣＶＤ： ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ： ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ： ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、またはそれらの組み合わせによって堆積されてもよい。いくつかの他の態様では、カバー層１２０は、酸化アルミニウムなどの別の材料を含んでもよい。

【0013】

さらに、カバー層１２０の上に、犠牲層１３０が堆積される。犠牲層１３０は、誘電体材料、半導体材料、または導電性材料を含むことができる。本明細書で使用される用語「導電性」は、電気伝導性を示す。犠牲層１３０の例示的な材料はポリシリコンである。

【0014】

ポリシリコン犠牲層１３０が形成された後、層スタック１４０が形成される。層スタック１４０は、例えば、互いの上に交互に積み重ねられた第１の誘電層１４１および第２の誘電層１４２を含む、スタック層の複数の対を含む。層スタックは、６４対、１２８対、または１２８対を超える第１および第２の誘電層１４１および１４２を含むことができる。

【0015】

いくつかの態様において、第１の誘電層１４１と第２の誘電層１４２は異なる材料で作られる。以下の説明では、第１の誘電層１４１は、分離スタック層として使用され得る酸化シリコン層を例示的に含み、第２の誘電層１４２は、犠牲スタック層として使用され得る窒化シリコン層を例示的に含む。犠牲スタック層は、その後エッチングされ、導体層に置き換えられる。第１の誘電層１４１および第２の誘電層１４２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせによって堆積されてもよい。

【0016】

図２は、本開示の態様による３Ｄアレイデバイス１００の概略断面図を示す。図２に示すように、層スタック１４０が形成された後、層スタック１４０の一部を階段構造にトリミングするために階段形成工程が実行される。階段形成工程では、乾式エッチングおよび／または湿式エッチング工程を含む任意の適切なエッチング工程を使用することができる。例えば、階段構造の高さは、Ｙ方向に沿って段階的に増加し得る。誘電層１２１が堆積されて、階段構造、ドープ領域１１１、および基板１１０をカバーする。図２に示すように、層スタック１４０、犠牲層１３０、およびカバー層１２０は、階段構造の側面、例えば階段構造の左側の領域で除去される。この領域は、コンタクトパッドに接続された相互接続コンタクトを構成することができる、またはコンタクトパッド用の開口部を配置することができるコンタクト領域とみなすことができる。本明細書で使用される「接続された」という用語は、電気的に接続されていることを示す。コンタクト領域は、誘電層１２１の一部を含み、したがって誘電体領域である。いくつかの態様では、カバー層１２０は、階段形成工程でエッチング除去されず、カバー層１２０の一部は、コンタクト領域の誘電体１２１の下に埋め込まれてもよい。

【0017】

図３および図４は、チャネルホール１５０が形成され、その後、本開示の態様による層構造が充填された後の３Ｄアレイデバイス１００の概略上面図および概略断面図を示す。図４に示される断面図は、図３の線Ａ－Ａ’に沿って取られたものである。図３および図４、ならびに本開示の他の図に示されるチャネルホール１５０の量、寸法、および配置は、例示的なものであり、説明を目的としているが、本開示の様々な態様による開示された３Ｄアレイデバイス１００には、任意の適切な量、寸法、および配置を使用することができる。

【0018】

図３および図４に示すように、チャネルホール１５０は、Ｚ方向または基板１１０にほぼ垂直な方向に延在し、Ｘ－Ｙ平面内に所定のパターン（図示せず）のアレイを形成するように配置される。チャネルホール１５０は、例えば、乾式エッチング工程または乾式エッチング工程と湿式エッチング工程の組み合わせによって形成することができる。リソグラフィ、洗浄、および／または化学機械研磨（ＣＭＰ： ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を含むパターニング工程など、他の製造工程を実行することもできる。チャネルホール１５０は、層スタック１４０、犠牲層１３０、カバー層１２０を貫通し、ドープ領域１１１を部分的に貫通するシリンダ形状またはピラー形状を有していてもよい。チャネルホール１５０が形成された後、チャネルホールの側壁および底部に機能層１５１が堆積される。機能層１５１は、チャネルホールの側壁と底部に電荷の流出を遮断するブロッキング層１５２と、ブロッキング層１５２の表面に３Ｄアレイ素子１００の動作時に電荷を保存する電荷トラップ層１５３と、電荷トラップ層１５３の表面のトンネル絶縁層１５４とを含む。ブロッキング層１５２は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。ブロッキング層１５２の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムまたは酸化ハフニウムなどの高ｋ誘電体材料、または別のワイドバンドギャップ材料を含むことができる。電荷トラップ層１５３は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。電荷トラップ層１５３の材料は、ポリシリコン、窒化シリコン、酸窒化シリコン、ナノ結晶シリコン、または別のワイドバンドギャップ材料を含むことができる。トンネル絶縁層１５４は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。トンネル絶縁層１５４の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムまたは酸化ハフニウムなどの高ｋ誘電体材料、または別のワイドバンドギャップ材料を含んでもよい。

【0019】

いくつかの態様では、機能層１５１は、酸化物－窒化物－酸化物（ＯＮＯ： ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を含む。必要に応じて、機能層１５１は、ＯＮＯ構成とは異なる構造を有してもよい。以下の説明でＯＮＯ構造を例示する場合、ブロッキング層１５２は酸化シリコン層であり、電荷トラップ層１５３は窒化シリコン層であり、トンネル絶縁層１５４は別の酸化シリコン層である。

【0020】

さらに、トンネル絶縁層１５４上にチャネル層１５５が堆積される。チャネル層１５５は「半導体チャネル」とも呼ばれ、いくつかの態様ではポリシリコンを含む。代替的に、チャネル層１５５はアモルファスシリコンを含んでもよい。チャネルホールと同様に、チャネル層１５５も層スタック１４０を通ってドープ領域１１１内に延在する。ブロッキング層１５２、電荷トラップ層１５３、トンネル絶縁層１５４、およびチャネル層１５５は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの工程の２つ以上の組み合わせによって堆積され得る。チャネル層１５５が形成された後、チャネルホール１５０は酸化物材料１５６によって充填される。チャネルホール１５０内に形成された機能層１５１およびチャネル層１５５を含む構造は、チャネル構造とみなすことができる。

【0021】

上述の工程では、チャネルホール１５０は、階段構造が形成された後にエッチングされる。チャネルホール１５０は、階段形成工程の前に形成されてもよい。例えば、層スタック１４０が図１に示されるように製造された後、チャネルホール１５０が形成され、次いで機能層１５１およびチャネル層１５５が堆積され得る。チャネルホール１５０が酸化物材料１５６で充填された後、階段構造を形成するために階段形成工程が実行されてもよい。

【0022】

図５および図６は、本開示の態様に従ってゲート線スリット１６０が形成された後の３Ｄアレイデバイス１００の概略上面図および概略断面図を示す。図６に示される断面図は、図５の線Ｂ－Ｂ’に沿って取られたものである。ゲート線スリットは、ゲート線スリット構造とも呼ばれる。３Ｄアレイデバイス１００は、メモリプレーン（図示せず）に配置された多数のチャネルホール１５０を有する。各メモリプレーンは、ゲート線スリットによってメモリブロック（図示せず）とメモリフィンガとに分割される。例えば、図５に示されるようなチャネルホール１５０の構成は、ゲート線スリット１６０の間のメモリフィンガを反映する。

【0023】

ゲート線スリット１６０は、乾式エッチング工程または乾式エッチング工程と湿式エッチング工程との組み合わせによって形成することができる。図５および図６に示すように、ゲート線スリット１６０は、例えばＸ方向に水平に延在し、層スタック１４０を通って延在し、Ｚ方向または基板１１０にほぼ垂直な方向に犠牲層１３０に達するか、または部分的に貫通する。このように、ゲート線スリット１６０の底部には犠牲層１３０が露出される。次に、スペーサ層（図示せず）が、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせによって、ゲート線スリット１６０の側壁および底部に堆積される。スペーサ層は、第１および第２の誘電層１４１および１４２を保護するように構成され、例えば、酸化シリコンおよび窒化シリコンを含んでもよい。

【0024】

スペーサ層が堆積された後、ゲート線スリット１６０の底部のスペーサ層の一部が乾式エッチングまたは乾式エッチングと湿式エッチングの組み合わせによって除去されるように、選択的エッチングが実行される。犠牲層１３０が再び露出される。続いて、犠牲層１３０を除去するために、選択的エッチング工程、例えば、選択的湿式エッチング工程が実行される。犠牲層１３０を除去すると、キャビティが形成され、チャネルホール１５０内に形成されたカバー層１２０およびブロッキング層１５２の底部が露出する。さらに、複数の選択的エッチング工程、例えば、複数の選択的湿式エッチング工程を実行して、ブロッキング層１５２、電荷トラップ層１５３、およびトンネル絶縁層１５４の露出部分を連続的に除去し、チャネル層１５５の底面部分を露出させる。

【0025】

カバー層１２０がシリコン酸化物および／またはシリコン窒化物である場合、カバー層１２０は、機能層１５１の底部がエッチング除去されるときに除去され得る。特定の態様では、カバー層１２０は、シリコン酸化物またはシリコン窒化物以外の材料を含み、カバー層１２０は、１つまたは複数の追加の選択的エッチング工程によって除去され得る。カバー層１２０を除去すると、ドープ領域１１１の上面が露出する。

【0026】

エッチング工程後、チャネルホール１５０の底部に近いチャネル層１５５のドープ領域１１１および側部は、犠牲層１３０およびカバー層１２０をエッチング除去することによって残されたキャビティ内に露出される。キャビティは、例えばＣＶＤおよび／またはＰＶＤ堆積工程によって半導体層１３１を形成するために、例えばポリシリコンなどの半導体材料によって充填される。半導体層１３１は、ｎドープされ、ドープ領域１１１の露出面上およびチャネル層１５５の側壁または側部上に形成され、ドープ領域１１１およびチャネル層１５５に接続される。

【0027】

必要に応じて、単結晶シリコンの層がドープ領域１１１の露出面上に成長し、ポリシリコン層がチャネル層１５５の露出面上に成長するように、選択的エピタキシャル成長が実行される。したがって、半導体層１３１は、単結晶シリコンおよびポリシリコンの隣接層を含むことができる。

【0028】

機能層１５１とカバー層１２０の底部がエッチングされると、一部のスペーサ層がエッチング除去され、残りのスペーサ層はゲート線スリット１６０の側壁に残り、第１および第２の誘電層１４１、１４２を保護する。半導体層１３１が形成された後、残りのスペーサ層は、選択的エッチング工程、例えば、選択的湿式エッチング工程で除去され、ゲート線スリット１６０の周りの第２の誘電層１４２の側面を露出させる。いくつかの態様では、側壁と接触する最も内側のスペーサ層は窒化シリコンである。第２の誘電層１４２も窒化シリコン層であるため、最内スペーサ層および第２の誘電層１４２は、エッチング工程中に一緒に除去され、図７に示されるように、第１の誘電層１４１間にキャビティ１４３が残る。したがって、層スタック１４０は層スタック１４４に変更される。

【0029】

さらに、タングステン（Ｗ）などの導電性材料を成長させて、第２の誘電層１４２の除去によって残されたキャビティ１４３を充填し、第１の誘電層１４１の間に導電体層１４５を形成する。導体層１４５が製造された後、層スタック１４４は、図８に示されるように、層タック１４６に変換される。層スタック１４６は、互いの上に交互に積み重ねられた第１の誘電層１４１および導体層１４５を含む。いくつかの態様では、キャビティ１４３内に金属Ｗが堆積される前に、酸化アルミニウムなどの高ｋ誘電体材料の誘電層（図示せず）が堆積され、続いて窒化チタン（ＴｉＮ）（図示せず）などの導電性材料の層が堆積されてもよい。さらに、金属Ｗを堆積させて導体層１４５を形成する。ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの工程の２つ以上の組み合わせを堆積工程で使用することができる。代替的に、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ドープシリコン、またはそれらの任意の組み合わせなどの別の導電性材料を使用して導体層１４５を形成することができる。

【0030】

図８を参照すると、チャネルホール１５０内の各機能層１５１の部分は、導体層１４５のうちの１つの部分とチャネルホール１５０内のチャネル層１５５の部分との間にある。各導体層１４５は、Ｘ－Ｙ平面内でＮＡＮＤメモリセルの行を接続するように構成され、３Ｄアレイデバイス１００のワード線として構成される。チャネルホール１５０内に形成されたチャネル層１５５は、Ｚ方向に沿ってＮＡＮＤメモリセルの列またはストリングを接続するように構成され、３Ｄアレイデバイス１００のビット線として構成される。したがって、ＮＡＮＤメモリセルの一部として、Ｘ－Ｙ平面内のチャネルホール１５０内の機能層１５１の一部は、導体層１４５とチャネル層１５５との間、すなわち、ワード線とビット線との間に配置される。機能層１５１は、チャネル層１５５と層スタック１４６との間に配置されると考えることもできる。チャネルホール１５０の一部の周囲にある導体層１４５の一部は、ＮＡＮＤメモリセルの制御ゲートまたはゲート電極として機能する。３Ｄアレイデバイス１００は、ＮＡＮＤセルのストリングの２Ｄアレイを含むと考えることができる（そのようなストリングは、「ＮＡＮＤストリング」とも呼ばれる）。各ＮＡＮＤストリングは、複数のＮＡＮＤメモリセルを含み、基板１１０に向かって垂直に延在する。ＮＡＮＤストリングは、ＮＡＮＤメモリセルの３Ｄアレイを形成する。

【0031】

キャビティ１４３内に導体層１４５を成長させた後、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの組み合わせによって、ゲート線スリット１６０の側壁および底面に誘電層（例えば、酸化シリコン層）を堆積させることができる。乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程との組み合わせを実行して、ゲート線スリットの底部の誘電層を除去し、半導体層１３１の一部を露出させることができる。ゲート線スリットは、導電材料１６１（例えば、ドープされたポリシリコン）および導電プラグ１６２（例えば、金属Ｗ）で充填される。図９に示すように、ゲート線スリット内の導電性材料１６１は、層スタック１４６を通って延在し、半導体層１３１に接触する。動詞としての「接触」という言葉は、本明細書で使用されるように、物体に電気的に接触することを示す。充填されたゲート線スリットは、いくつかの態様において、３Ｄアレイデバイス１００のアレイ共通ソースになる。必要に応じて、ゲート線スリット内にアレイ共通ソースを形成するステップは、絶縁層、導電層（ＴｉＮ、Ｗ、Ｃｏ、Ｃｕ、またはＡｌなど）、次いでドープされたポリシリコンなどの導電材料を堆積するステップを含む。

【0032】

図１０および図１１は、本開示の態様に従ってコンタクト、ビア、導体層、および接続パッドが形成された後のある段階における３Ｄアレイデバイス１００の概略断面図を示す。図９に示されるように、ゲート線スリット１６０が充填され、アレイ共通ソースが形成された後、ワード線コンタクト１７１および相互接続コンタクト１７２および１７３のための開口部は、例えば、乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程との組み合わせによってそれぞれ形成され得る。コンタクト１７１～１７３は、３Ｄアレイデバイス１００の相互接続として配置される。コンタクト１７１～１７３の開口部は、それぞれ、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの任意の組み合わせによって導電性材料で充填される。図１０に示すように、相互接続コンタクト１７３は、コンタクト領域（すなわち、誘電体領域）内で、層スタック１４６およびＮＡＮＤメモリセルの横に形成される。階段構造は、相互接続コンタクト１７２～１７３とスタック層１４６との間、すなわち、相互接続コンタクト１７２～１７３とＮＡＮＤメモリセルとの間に配置される。いくつかの態様では、相互接続コンタクト１７２～１７３は、ドープ領域１１１に到達するまで延在する。代替的に、相互接続コンタクト１７２～１７３は、誘電層１２１内のドープ領域１１１の上のレベルまで延在することができる。コンタクト１７１～１７３の導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含むことができる。必要に応じて、コンタクト１７１～１７３がそれぞれ製造されるとき、別の導電性材料が堆積される前に、導電性材料（例えば、ＴｉＮ）の層がコンタクト層として堆積されてもよい。

【0033】

さらに、３Ｄアレイデバイス１００上に誘電体材料（例えば、シリコン酸化物またはシリコン窒化物）を堆積するためにＣＶＤまたはＰＶＤ工程が実行され、誘電層１２１がより厚くなる。ビア１７４のための開口部は、乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程の組み合わせによって形成される。続いて、図１０に示すように、開口部をＷ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料で充填して、ビア１７４を形成することができる。ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせを実行してもよい。ビア１７４は、コンタクト１７１～１７３、対応するＮＡＮＤストリングの上端、およびアレイ共通ソースのプラグ１６２に接続される。必要に応じて、開口部を充填してビア１７４を形成する前に、導電性材料（例えば、ＴｉＮ）の層を最初に堆積させてもよい。

【0034】

さらに、相互接続のための導体層１７５は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせによって成長させることができる。導体層１７５は、それぞれビア１７４の上に堆積され、ビア１７４と接触し、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電材料を含む。

【0035】

ビア１７４の形成と同様に、導体層１７５の上にビア１７６が作られる。例えば、導体層１７５をカバーし、誘電層１２１をより厚くするために、誘電体材料が堆積され、ビア１７６のための開口部が形成され、続いて開口部が導電性材料で充填されてビア１７６を形成することができる。

【0036】

さらに、ＣＶＤまたはＰＶＤ工程を実行して、誘電体材料（例えば、シリコン酸化物またはシリコン窒化物）を堆積させてビア１７６をカバーし、誘電層１２１をさらに厚くする。周辺デバイスとの相互接続として機能する接続コンタクト１７７、１７８、および１７９を形成するために、開口部が形成され、その後充填される。図１１に示すように、接続パッド１７７～１７９はそれぞれビア１７６上に堆積され、ビア１７６と接触する。このように、接続パッド１７７は、ワード線コンタクト１７１、対応するＮＡＮＤストリングの上端、およびプラグ１６２にそれぞれ接続される。接続パッド１７８および１７９は、相互接続コンタクト１７２および１７３にそれぞれ接続される。接続パッド１７７～１７９は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を含むことができる。必要に応じて、開口部を充填して接続パッド１７７～１７９を形成する前に、導電性材料（例えば、ＴｉＮ）のコンタクト層を最初に堆積させてもよい。

【0037】

図１２および図１３は、本開示の態様による製造工程のある段階における３Ｄアレイデバイス１８０の概略断面図を示す。図９に示される３Ｄアレイデバイス１００を参照すると、ゲート線スリット１６０が充填され、アレイ共通ソースが形成される。ワード線コンタクト１８１、相互接続コンタクト１８２、およびビア１８４がそれぞれ形成された後、アレイデバイス１００は、図１２に示すように３Ｄアレイ１８０になる。３Ｄアレイデバイス１００および１８０のいくつかの製造工程は、同一または同様であり得る。コンタクト１８１および１８２のための開口部は、例えば乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程の組み合わせによってそれぞれ形成される。次に、コンタクト１８１および１８２のための開口部が導電性材料で充填される。図１２に示すように、相互接続コンタクト１８２は階段構造の横に形成される。相互接続コンタクト１８２の左側の領域は、コンタクトパッド用の開口部が配置されるコンタクト領域とみなすことができる。コンタクト領域は、層スタック１４６およびＮＡＮＤメモリセルの横にある誘電層１２１の一部を含む誘電体領域である。いくつかの態様では、相互接続コンタクト１８２は、ドープ領域１１１に達するまで延在する。代替的に、相互接続コンタクト１８２は、誘電層１２１内のドープ領域１１１の上のレベルまで延在してもよい。コンタクト１８１～１８２の導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含んでもよい。

【0038】

さらに、図１２に示すように、誘電体材料（例えば、シリコン酸化物またはシリコン窒化物）が３Ｄアレイデバイス１８０上に堆積され、ビア１８４用の開口部が形成され、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料で充填される。ビア１８４は、コンタクト１８１～１８２、対応するＮＡＮＤストリングの上端、およびアレイ共通ソースのプラグ１６２に接続される。

【0039】

さらに、導体層１７５の形成と同様に、ビア１７６、接続パッド１７７～１７９、導体層１８５、ビア１８６、および接続パッド１８７および１８８は、それぞれ同じまたは同様の材料を使用して作られる。相互接続のための導体層１８５は、ビア１８４上に形成され、ビア１８４に接触する。導体層１８５をカバーするように誘電材料が堆積され、ビア１８６用の開口部が導体層１８５の上に形成され、導電材料で充填される。ビア１８６は導体層１８５にそれぞれ接触する。さらに、誘電材料が堆積されてビア１８６をカバーし、誘電層１２１を厚くする。開口部が作られ、充填されて、３Ｄアレイデバイス１００との相互接続として機能する接続コンタクト１８７および１８８を形成する。図１３に示すように、接続パッド１８７～１８８はそれぞれビア１８６上に堆積され、ビア１８６と接触する。したがって、接続パッド１８７は、ワード線コンタクト１８１、対応するＮＡＮＤストリングの上端、およびプラグ１６２にそれぞれ接続される。接続パッド１８８は、相互接続コンタクト１８２にそれぞれ接続される。接続パッド１８７～１８８は、導電性材料（例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせ）を含む。

【0040】

図１４は、本開示の態様による周辺デバイス１９０の概略断面図を示す。周辺デバイス１９０は、メモリデバイスの一部であり、周辺構造と呼ばれることもある。周辺デバイス１９０は、単結晶シリコン、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳＯＩ、ＧＯＩ、ポリシリコン、またはＧａＡｓまたはＩｎＰなどのＩＩＩ～Ｖ族化合物を含むことができる基板１９１を含む。周辺ＣＭＯＳ回路（例えば、制御回路）（図示せず）が基板１９１上に製造され、アレイデバイス１００および１８０の動作を容易にするために使用される。例えば、周辺ＣＭＯＳ回路は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ： ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）を含み、ページバッファ、センスアンプ、列デコーダ、および行デコーダなどの機能デバイスを提供することができる。基板１９１およびＣＭＯＳ回路上に誘電層１９２が堆積される。接続パッド（接続パッド１９３、１９４、および１９５など）およびビアが誘電層１９２内に形成される。誘電層１９２は、酸化シリコンおよび窒化シリコンなどの１つまたは複数の誘電体材料を含むことができる。接続パッド１９３～１９５は、３Ｄアレイデバイス１００との相互接続として構成され、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電材料を含むことができる。

【0041】

３Ｄアレイデバイス１００、１８０および周辺デバイス１９０については、基板１１０または１９１の底面は裏面と呼ばれ、接続パッド１７７～１７９、１８７～１８８、または１９３～１９５を有する面は前面または表面と呼ばれる。さらに、デバイス１００、１８０、および１９０の面側に形成された接続パッド１７７～１７９、１８７～１８８、および１９３～１９５は、フロントパッドと呼ぶことができる。

【0042】

図１５および図１６は、本開示の態様による例示的な３Ｄメモリ構造１９８の製造工程を概略的に示す。図１５～図１６の断面図は、Ｙ－Ｚ平面内にある。３Ｄメモリ構造１９８は、図１１に示される３Ｄアレイデバイス１００と、図１４に示される周辺デバイス１９０とを含む。

【0043】

図１５に示されるように、３Ｄアレイデバイス１００および周辺デバイス１９０は、フリップチップ接合法によって接合され、３Ｄメモリ構造１９８を形成する。いくつかの態様では、３Ｄアレイデバイス１００は垂直にひっくり返され、上下逆になり、接続パッド１７７～１７９の上面がＺ方向に下向きになる。２つのデバイスは、３Ｄアレイデバイス１００が周辺デバイス１９０の上にあるように一緒に配置される。例えば、接続パッド１７７～１７９がそれぞれ接続パッド１９３～１９５と位置合わせされるなどの位置合わせが行われた後、３Ｄアレイデバイス１００および周辺デバイス１９０は、面と面を合わせて接合され、一緒に結合される。層スタック１４６および周辺ＣＭＯＳ回路は、基板１１０と１９１との間、またはドープ領域１１１と基板１９１の間に挟まれるようになる。いくつかの態様では、はんだまたは導電性接着剤を使用して、接続パッド１７７～１７９を接続パッド１９３～１９５にそれぞれ結合する。したがって、接続パッド１７７～１７９は、接続パッド１９３～１９５にそれぞれ接続される。３Ｄアレイデバイス１００と周辺デバイス１９０は、フリップチップボンディング工程が完了した後、電気通信状態にある。

【0044】

その後、（フリップチップボンディングの後）底面から、３Ｄアレイデバイス１００の基板１１０は、ウェーハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、またはそれらの組み合わせなどの薄化工程によって薄化される。誘電層１１２は、堆積工程（例えば、ＣＶＤまたはＰＶＤ工程）によってドープ領域１１１の上に成長される。相互接続コンタクト１７２および１７３上の開口部は、乾式エッチング工程、または乾式エッチングと湿式エッチング工程の組み合わせによって形成される。開口部は、誘電層１１２およびドープ領域１１１を貫通し、開口部の底部で相互接続コンタクト１７２および１７３を露出させる。さらに、ＣＶＤまたはＰＶＤ工程を実行して、開口部の側壁および底部に誘電層（例えば、シリコン酸化物またはシリコン窒化物層）を堆積させる。開口部の底にある誘電層がエッチングされる。開口部は充填されてビア１１３および１１４を形成し、これらは相互接続コンタクト１７２および１７３にそれぞれ接続される。

【0045】

ビア１１３および１１４が作成された後、導体層１１５および１１６が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせによって堆積される。導体層１１５および１１６は、それぞれビア１１３および１１４の上に配置され、それらに接触し、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電材料を含む。導体層１１５および１１６は、導体要素と呼ばれることもある。さらに、誘電層１１２を厚くし、導体層１１５および１１６を誘電体材料でカバーするために、ＣＶＤまたはＰＶＤ工程が実行される。接続パッド１７７～１７９の形成と同様に、開口部が形成され、次に導電性材料が充填されて接続パッド１１７が形成される。導体層１１５の上に形成され、それに接続された接続パッド１１７は、３Ｄアレイデバイス１００と１８０との間の接続のために構成される。３Ｄアレイデバイス１００の後面に形成された接続パッド１１７は、バックパッドと呼ばれることがある。

【0046】

図１７、図１８、および図１９は、本開示の態様による例示的な３Ｄメモリデバイス１９９の製造工程を概略的に示す。図１７～図１９の断面図は、Ｙ－Ｚ平面内にある。３Ｄメモリデバイス１９９は、３Ｄアレイデバイス１００および周辺デバイス１９０を含む、図１６に示される３Ｄメモリ構造１９８と、図１３に示される３Ｄアレイデバイス１８０とを含む。周辺デバイス１９０は、メモリデバイス１９９を制御するように構成されている。

【0047】

図１７に示されるように、３Ｄメモリ構造１９８およびアレイデバイス１８０は、フリップチップ接合法によって接合され、３Ｄメモリデバイス１９９を形成する。いくつかの態様では、３Ｄアレイデバイス１８０は垂直にひっくり返され、上下逆になり、接続パッド１８７～１８８の上面がＺ方向に下向きになる。次に、３Ｄアレイデバイス１８０は、接続パッド１８８が接続パッド１１７とそれぞれ位置合わせされた状態で、メモリ構造１９８の上に配置される。次に、３Ｄアレイデバイス１８０とメモリ構造１９８とが接合され、結合される。アレイデバイス１８０および１００の層スタック１４６は、アレイデバイス１８０のドープ領域１１１と周辺デバイス１９０との間に挟まれるようになる。いくつかの態様では、はんだまたは導電性接着剤を使用して、接続パッド１８８を接続パッド１１７にそれぞれ結合する。したがって、接続パッド１８８は接続パッド１１７に接続される。３Ｄアレイデバイス１８０と周辺デバイス１９０は、フリップチップ接合工程が完了した後、電気通信状態にある。

【0048】

フリップチップボンディングの後、３Ｄアレイデバイス１８０の基板１１０は、薄化工程によって薄化される。誘電層１１８は、堆積工程によってドープ領域１１１の上に形成される。図１８に示されるように、開口部１２２は、例えば乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程の組み合わせによって作られる。開口部１２２は、いくつかの態様ではトレンチとみなすこともできる。開口部１２２は、アレイデバイス１８０の誘電層１１８、ドープ領域１１１、および誘電層１２１を貫通し、アレイデバイス１００の誘電層１１２を部分的に貫通し、開口部１２２の底部で導体層１１６を露出させる。開口部１２２は、相互接続コンタクト１８２の横にあってもよいし、階段構造または層スタック１４６の側にあってもよい。

【0049】

相互接続コンタクト１８２の上に開口部１２３が形成され、乾式エッチングまたは乾式エッチングと湿式エッチングの組み合わせによって相互接続コンタクト１８２を露出させる。図１８に示すように、開口部１２３は、誘電層１１８およびドープ領域１１１を貫通する。ＣＶＤまたはＰＶＤなどの堆積工程を実行して、開口部１２３の側壁および底部に誘電層（例えば、シリコン酸化物またはシリコン窒化物層）を堆積させる。開口部１２３の底部の誘電層がエッチングされた後、導電性材料が開口部に充填されてビア１２４を形成し、ビア１２４はドープ領域１１１から分離され、相互接続コンタクト１８２にそれぞれ接続される。

【0050】

さらに、コンタクトパッド１２５および導体層１２６および１２７は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせなどの堆積工程によって形成される。いくつかの態様では、コンタクトパッド１２５および導体層１２６および１２７は、同じ材料で同時に形成される。代替的に、コンタクトパッド１２５および導体層１２６および１２７は、異なる材料で別々に形成されてもよい。コンタクトパッド１２５および導体層１２６および１２７のための導電性材料は、例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含むことができる。図１９に示すように、導体層１２６および１２７は、それぞれビア１２４および半導体層１３１の上に配置される。導体層１２６はビア１２４に接触する。コンタクトパッド１２５は、３Ｄメモリデバイス１９９と別のデバイスとの間の接続のために構成され、ボンディングワイヤがコンタクトパッド１２５上に結合され得る。必要に応じて、複数のコンタクトパッド（例えば、コンタクトパッド１２５）の代わりに、単一のコンタクトパッド（図示せず）を導体層１１６上に形成することができる。

【0051】

コンタクトパッド１２５は、３Ｄアレイデバイス１００上の開口部１２２に形成される。横方向では、コンタクトパッド１２５は、相互接続コンタクト１７２および１８２の横で、アレイデバイス１００および１８０の階段構造および層スタック１４６の側で、誘電層１１２によって取り囲まれている。垂直方向では、コンタクトパッド１２５が誘電層１１２上に形成され、導体層１１６および相互接続コンタクト１７３の上にあり、導体層１１６および相互接続コンタクト１７３に接続される。コンタクトパッド１２５は、相互接続コンタクト１７３および接続パッド１９５を介して周辺デバイス１９０に接続される。また、垂直方向に沿って、コンタクトパッド１２５は、アレイデバイス１００または周辺デバイス１９０に対してアレイデバイス１００および１８０の層スタック１４６のレベルの間、アレイデバイス１００または周辺デバイス１９０に対してアレイデバイス１００および１８０のＮＡＮＤメモリセルのレベルの間、またはアレイデバイス１８０と周辺デバイス１９０との間に配置される。本明細書で使用されるように、アレイデバイス１００または周辺デバイス１９０に対するアレイデバイス１８０の層スタック１４６のレベルは、層スタック１４６を通過するＸ－Ｙ平面を示す。同様に、アレイデバイス１００または周辺デバイス１９０に対するアレイデバイス１８０のＮＡＮＤメモリセルのレベルは、アレイデバイス１８０のＮＡＮＤメモリセルを通過するＸ－Ｙ平面を示す。同様に、アレイデバイス１００または周辺デバイス１９０に対するコンタクトパッド１２５のレベルは、コンタクトパッド１２５を通過するＸ－Ｙ平面を示す。レベルの高さ、つまりレベルのＸ－Ｙ平面の高さは、Ｚ軸に対して測定される。さらに、コンタクトパッド１２５は、アレイデバイス１００または周辺デバイス１９０に対して、接続パッド１８７～１８８の下またはアレイデバイス１８０の下のレベルに配置することができる。例えば、開口部１２２は、アレイデバイス１００のドープ領域１１１より下のレベルに達することができ、コンタクトパッドは、アレイデバイス１００のドープ領域１１１より下のレベルに形成することができる。

【0052】

本明細書で使用するとき、用語「に近接する」は、材料、要素、特徴、領域、またはサブ領域のうちの別のものに近いある材料、要素、特徴、領域、またはサブ領域の配置を記述するために使用される空間的に相対的な用語である。「に近接する」という用語は、間接的に隣接する、直接的に隣接する、および内部にある配置を含む。例えば、開口部１２２の底部およびコンタクトパッド１２５が、アレイデバイス１００または周辺デバイス１９０に対して接続パッド１８７～１８８のレベルに近接して配置される場合、これは、開口部１２２の底部およびコンタクトパッド１２５が、アレイデバイス１８０のドープ領域１１１のレベルよりも接続パッド１８７～１８８のレベルにより近く配置されることを示している。

【0053】

いくつかの態様では、開口部１２２の底部およびコンタクトパッド１２５は、アレイデバイス１００または周辺デバイス１９０に対して接続パッド１８７～１８８のレベルに近接して配置され得る。例えば、開口部１２２の底部およびコンタクトパッド１２５は、アレイデバイス１００または周辺デバイス１９０に関して、接続パッド１８７～１８８のレベルに近接して、そのレベルより上または下に配置され得る。必要に応じて、開口部１２２の底部およびコンタクトパッド１２５は、Ｚ軸に沿ってアレイデバイス１８０の接続パッド１８７～１８８と層スタック１４６の中間点との間のレベルに配置することもできる。この場合、導体層１１６は開口部１２２の底部に露出しない。アレイデバイス１８０の誘電層１２１および誘電体１１２を通って延在し、導体層１１６に達して接触する追加のコンタクト（図示せず）を作成することができる。次に、コンタクトパッド１２５が、追加のコンタクトの上に形成され、それらに接触することができる。したがって、コンタクトパッド１２５は、アレイデバイス１００または周辺デバイス１９０に対して接続パッド１８７～１８８のレベル、または接続パッド１８７～１８８とＺ軸に沿ったアレイデバイス１８０の層スタック１４６の中間点との間のレベルにあってもよい。

【0054】

さらに、誘電材料が堆積されて、導体層１２６および１２７をカバーし、誘電層１１８を厚くする。３Ｄメモリデバイス１９９の上に、層１１８、コンタクトパッド１２５、および開口部１２２の側壁をカバーする別の誘電層１２８が形成される。誘電層１２８は、酸化シリコン、窒化シリコン、酸窒化シリコン、オルトケイ酸テトラエチル（ＴＥＯＳ： ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、またはそれらの組み合わせなどの材料を含むことができるパッシベーション層として機能する。ＣＶＤまたはＰＶＤなどの堆積工程が実行されてもよい。次に、図１９に示すように、乾式エッチング工程または乾式および湿式エッチング工程を実行して、開口部１２２の底部の誘電層１２８の一部を除去し、コンタクトパッド１２５を露出させる。

【0055】

その後、他の製造ステップまたは工程が実行されて、３Ｄメモリデバイス１９９の製造が完了する。簡単にするために、他の製造ステップまたは工程の詳細は省略されている。

【0056】

図１９に示すように、コンタクトパッド１２５はアレイデバイス１００上に配置され、アレイデバイス１００に配置された相互接続コンタクト１７３を介して周辺デバイス１９０に接続される。コンタクトパッド１２５がアレイデバイス１８０上に形成される場合、コンタクトパッドは、アレイデバイス１００および１８０の両方に配置された相互接続コンタクトを介して周辺デバイス１９０に接続される。その場合、アレイデバイス１００および１８０の両方のコンタクトパッド１２５の下に配置された相互接続コンタクトは、３Ｄメモリデバイス１９９の高速動作に影響を与える追加の寄生容量を招く。したがって、コンタクトパッド１２５をアレイデバイス１００上に配置することによって、３Ｄメモリデバイス１９９の性能を向上させることができる。

【0057】

さらに、開口部１２２が存在しない場合、水素は、層１２８および１１８などの最上層、およびアレイデバイス１８０のドープ領域１１１を通って拡散するだけであり、これは、図１９の層１２８から始まる破線の矢印によって概略的に示されている。そのようなシナリオでは、アレイデバイス１８０の半導体層１３１のポリシリコンは、欠陥修復のために十分な水素を受け取り得る。しかしながら、アレイデバイス１００の半導体層１３１のポリシリコンは、欠陥修復のために十分な水素を得ることができない。開口部１２２がアレイデバイス１００に十分に接近すると、図１９の開口部１２２の側壁から始まる破線の矢印によって概略的に示されるように、水素は開口部１２２の側壁を通って拡散し、アレイデバイス１００の半導体層１３１に到達することができる。したがって、アレイデバイス１００の半導体層１３１のポリシリコンは、欠陥修復のために十分な水素を得ることができる。３Ｄメモリデバイス１９９の品質と歩留まりが向上し得る。

【0058】

いくつかの態様では、誘電層１１２の上の誘電領域などの機能構造がない領域で１つまたは複数の追加の開口部（図示せず）が形成される。追加の開口部は、アレイデバイス１００を露出させることができる。必要に応じて、開口部１２２が製造されるときに、追加の開口部が形成されてもよい。追加の開口部も追加のトレンチである可能性がある。いくつかの態様では、追加の開口部は、開口部１２２の周囲および／または層スタック１４６の周囲に配置される。必要に応じて、追加の開口部のいくつかを開口部１２２と合体させて、より大きな開口部を形成することができる。特定の態様では、追加の開口部のいくつかは、アレイデバイス１８０の誘電層１１８、ドープ領域１１１、および誘電層１２１を貫通し、アレイデバイス１００の誘電層１１２を部分的に貫通する。追加の開口部は、水素の拡散、品質、および３Ｄメモリデバイス１９９の歩留まりをさらに改善する。追加の開口部には、水素拡散工程が完了した後に追加の誘電領域を形成するために、誘電体材料（窒化シリコンなど）が充填されている。追加の誘電体領域は上にあり、アレイデバイス１００と接続することができる。

【0059】

いくつかの態様では、アレイデバイス１００および１８０は結合されてアレイデバイススタックを形成するが、周辺デバイス１９０はアレイデバイススタックの横に取り付けられる。この場合、周辺デバイス１９０は、例えば、プリント回路基板（ＰＣＢ： ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）を介して、アレイデバイス１００および１８０に接続され得る。例えば、アレイデバイス１００をＰＣＢ上に実装することができ、アレイデバイス１８０を上に示したのと同様の方法でアレイデバイス１００に接合することができる。アレイデバイス１００および１８０は、図１９に示されるデバイス１９９の一部と同様のアレイデバイススタックを形成することができる。さらに、図１９に示す構成と同様に、デバイス１８０に開口部が形成され、コンタクトパッドが開口部の底部に作成される場合がある。したがって、寄生容量が減少し、性能が向上する可能性がある。

【0060】

図２０は、本開示の態様による３Ｄメモリデバイスを製造するための概略フローチャート２００を示す。２１１で、３Ｄアレイデバイス用の基板の上面上に犠牲層が堆積される。基板は、単結晶シリコン基板などの半導体基板を含む。いくつかの態様では、犠牲層を堆積する前に基板上にカバー層を成長させる。カバー層は、基板上に順次成長する単層または多層を含む。例えば、カバー層には、酸化シリコン、窒化シリコン、および／または酸化アルミニウムが含まれる場合がある。いくつかの他の態様では、最初に基板上にカバー層を堆積させることなく、犠牲層を堆積させることができる。犠牲層は、単結晶シリコン、ポリシリコン、酸化シリコン、または窒化シリコンを含むことができる。

【0061】

犠牲層の上に、３Ｄアレイデバイスの層スタックが製造される。層スタックは、交互に積層された第１のスタック層および第２のスタック層を含む。第１のスタック層は第１の誘電層を含み、第２のスタック層は第１の誘電層とは異なる第２の誘電層を含む。いくつかの態様では、第１および第２の誘電層のうちの１つが犠牲スタック層として使用される。

【0062】

２１２において、層スタックの一部を階段構造に変換するために階段形成工程が実行される。階段形成工程には、層スタックの一部を階段構造にトリミングするために使用される複数のエッチングが含まれる。階段構造をカバーする誘電層を堆積する堆積工程が実行される。階段構造の側面にある誘電層の一部は、コンタクトパッドの相互接続コンタクトまたはコンタクトパッドの開口部が構成されるコンタクト領域として使用される。

【0063】

さらに、層スタックと犠牲層とを通って延在するチャネルホールが形成され、基板の部分を露出させる。各チャネルホールの側壁と底面とに機能層とチャネル層とが堆積される。機能層を形成するステップは、チャネルホールの側壁上にブロッキング層を堆積するステップと、ブロッキング層上に電荷トラップ層を堆積するステップと、電荷トラップ層上にトンネル絶縁層を堆積するステップとを含む。トンネル絶縁層上に堆積されたチャネル層は、半導体チャネルとして機能する。

【0064】

さらに、３Ｄアレイデバイスのゲート線スリットが形成される。垂直方向に沿って、ゲート線スリットは層スタックを貫通する。ゲート線のスリットがエッチングされた後、犠牲層の一部が露出する。

【0065】

２１３で、犠牲層がエッチング除去され、キャビティが基板上に作成される。キャビティは、キャビティ内の機能層のブロッキング層の底部を露出させる。カバー層が基板上に堆積されている場合、カバー層もキャビティ内に露出している。ブロッキング層、電荷トラップ層、およびトンネル絶縁層を含む、キャビティ内に順次露出する機能層の層をそれぞれエッチング除去する。その結果、基板に近い機能層の一部がキャビティ内で除去される。堆積した場合、カバー層も工程中にエッチング除去され、機能層の部分をエッチングまたは別の選択的エッチング工程でエッチングする。したがって、基板の一部およびチャネル層の一部がキャビティ内に露出する。

【0066】

その後、キャビティ内にポリシリコン層などの半導体層を成長させる堆積工程が実行される。半導体層は、チャネル層と基板に接触する。

【0067】

いくつかの態様では、層スタックは２つの誘電体スタック層を含み、スタック層の１つは犠牲的である。犠牲スタック層は、２１４でエッチング除去されてキャビティを残し、次いで導電材料で充填されて導体層を形成する。

【0068】

さらに、誘電層がゲート線スリットの側壁および底面上に堆積される。底面の誘電層の一部を選択的にエッチングして、半導体層を露出させる。スズ、Ｗ、Ｃｕ、Ａｌ、および／またはドープされたポリシリコンなどの導電性材料は、ゲート線スリットに堆積して、半導体層に接触するアレイ共通のソースを形成する。

【0069】

２１４の後、２１５で、ワード線コンタクト、相互接続コンタクト、ビア、導体層、および接続パッドを形成するために、エッチングおよび堆積工程が実行される。３Ｄアレイデバイスが第１のアレイデバイスになる。

【0070】

２１４の後、２１６で、ワード線コンタクト、相互接続コンタクト、ビア、導体層、および接続パッドを形成するために、エッチングおよび堆積工程が実行される。３Ｄアレイデバイスが第２のアレイデバイスになる。

【0071】

２１７で、フリップチップボンディング工程が実行されて、第１のアレイデバイスと周辺デバイスとを結合するか、または第１のアレイデバイスを周辺デバイスに固定して、３Ｄメモリ構造を作成する。いくつかの態様では、第１のアレイデバイスを上下逆にして周辺デバイスの上に配置する。第１のアレイデバイスと周辺デバイスの接続パッドが整列してから結合される。第１のアレイデバイスの基板が薄くされた後、エッチングおよび堆積工程が実行されて、ビア、導体層、および第１のアレイデバイスのコンタクト領域内の相互接続コンタクト上に接続パッドが形成される。

【0072】

２１８では、フリップチップボンディングが実行され、第２のアレイデバイスと３Ｄメモリ構造の第１のアレイデバイスが結合されて３Ｄメモリデバイスを形成する。いくつかの態様では、第２のアレイデバイスは逆さまに反転し、第１のアレイデバイスの上に配置される。第１および第２のアレイデバイスの接続パッドは位置合わせされ、結合される。ボンディング工程の後、第２のアレイデバイスの基板が薄くされ、誘電層が堆積される。

【0073】

２１９で、エッチング工程を実行して、第２のアレイデバイスのコンタクト領域を貫通して第１のアレイデバイス上の導体層を露出させる開口部を形成する。さらに、第２のアレイデバイスの相互接続コンタクトの上に配置され接続されるビアを形成するために、エッチングおよび堆積工程が実行される。その後、第１のアレイデバイスの露出した導体層の上にコンタクトパッドを形成するために堆積工程が実行される。コンタクトパッドは、他のデバイスとの接続用のワイヤボンディング用に構成されている。さらに、導体層は、堆積工程において第２のアレイデバイスの相互接続コンタクトに接続されるビアの上に形成される。

【0074】

図２１～図２４は、本開示の態様による例示的な３Ｄアレイデバイス３００の製造工程を概略的に示す。図２１～２４において、断面図はＹ－Ｚ平面にある。図２１に示すように、３Ｄアレイデバイス３００は基板３１０を含む。基板３１０は、半導体層、例えば、ドープされていないかまたは軽くドープされた単結晶シリコン層を含む。いくつかの態様では、基板３１０の上部は、ｎ型ドーパントによってドープされ、ドープ領域３１１を形成する。ドープ領域３１１の上にカバー層３２０が堆積される。カバー層３２０は犠牲層であり、単一層または複数層を含んでもよい。例えば、カバー層３２０は、シリコン酸化物層およびシリコン窒化物層のうちの１つまたは複数を含むことができる。カバー層３２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせによって堆積される。代替的に、カバー層３２０は、酸化アルミニウムなどの別の材料を含んでもよい。

【0075】

カバー層３２０の上に、犠牲層３３０が堆積される。犠牲層３３０は、半導体材料または誘電体材料を含む。以下の説明では、一例として、犠牲層３３０はポリシリコン層である。犠牲層３３０が形成された後、層スタック３４０が堆積される。層スタック３４０には、複数のペアのスタック層３４１および３４２が含まれている。つまり、スタック層３４１と３４２が交互に積層されている。

【0076】

いくつかの態様では、スタック層３４１および３４２は、第１の誘電層と、第１の誘電層とは異なる第２の誘電層とを含む。交互スタック層３４１および３４２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせによって堆積されてもよい。記述では、スタック層３４１および３４２の材料（つまり、第１および第２の誘電層）の材料は、それぞれ酸化シリコンと窒化シリコンである。酸化シリコン層は分離スタック層として使用され、窒化シリコン層は犠牲スタック層として使用される。

【0077】

さらに、層スタック３４０の一部をチャネルホール領域３３２内の階段構造にトリムするために、階段形成工程が実行される。階段構造は、誘電層３２１を形成する酸化シリコンなどの誘電体材料によって覆われる。階段形成工程の間、コンタクト領域３３３のスタック層３４１および３４２、カバー層３２０、および犠牲層３３０は変化しないままである。３Ｄアレイデバイス３００のコンタクト領域３３３は、コンタクトパッド用の相互接続コンタクトまたはコンタクトパッド用の開口部のために構成されている。図２２に示すように、コンタクト領域３３３のスタック層３４１および３４２は、残りの犠牲層３３０および残りのカバー層３２０の上に層スタック３４７を形成する。層スタック３４７には、スタック層３４１および３４２が含まれている。つまり、第１と第２の誘電層を交互にして、誘電層３２１を持つ誘電領域を形成する。水平方向では、層スタック３４７は階段構造と層スタック３４６の側面、例えば階段構造の左側にあり、階段構造は層スタック３４０と３４７の間にある。階段構造および層スタック３４７は、ドープ領域３１１上に堆積される誘電層３２１の一部によって分離される。

【0078】

図２３は、現在の開示の態様に従って、ある段階で３Ｄアレイデバイス３００の概略上の断面図を示している。層スタック３４０が形成された後、チャネルホール３５０が形成される。図２３に示されるチャネルホール３５０の量、寸法、および配置は、構造および製造方法の説明のための例示である。

【0079】

チャネルホール３５０は、層スタック３４０、犠牲層３３０、およびカバー層３２０を介して延在するシリンダの形状または柱の形状を持ち、ドープ領域３１１に部分的に浸透する場合がある。チャネルホール３５０が形成された後、チャネルホールの側壁および底部に機能層３５１が堆積される。機能層３５１には、チャネルホールの側壁と底部のブロッキング層、ブロッキング層の表面に電荷トラップ層、および電荷トラップ層の表面にトンネル絶縁層が含まれている。

【0080】

いくつかの態様では、機能層３５１は、以下の説明で使用されるＯＮＯ構造を含む。例えば、シリコン酸化物層がブロッキング層として堆積され、シリコン窒化物層が電荷トラップ層として堆積され、別のシリコン酸化物層がトンネル絶縁層として堆積される。トンネル絶縁層上に、チャネル層３５５としてポリシリコン層が堆積される。チャネルホールと同様に、チャネル層３５５も層スタック３４０を通ってドープ領域３１１内に延在する。チャネル層３５５が形成された後、チャネルホール３５０は酸化物材料によって充填される。チャネルホール３５０は、導電性物質（例えば、金属Ｗ）を含み、チャネル層３５５と接触するプラグによって密封される。

【0081】

さらに、ゲート線スリット３６０は、乾式エッチング工程または乾式および湿式エッチング工程の組み合わせによって形成される。ゲート線スリット３６０は、層スタック３４０を通って延在し、犠牲層３３０に到達するか、またはＺ方向に部分的に貫通する。このように、ゲート線スリット３６０の底部では、犠牲層３３０の一部が露出される。スペーサ層（図示せず）がゲート線スリット３６０の側壁および底部に堆積され、犠牲層３３０を再び露出させるためにスリット３６０の底部にあるスペーサ層の一部がエッチングによって除去される。犠牲層３３０がエッチングされている。犠牲層３３０を除去すると、キャビティが形成され、カバー層３２０と、チャネルホール３５０内に形成されたブロッキング層の底部が露出する。ブロッキング層、電荷トラップ層、トンネル絶縁層の一部がエッチング除去され、チャネル層３５５の底部が露出している。カバー層３２０は、機能層３５１の底部がエッチング除去されるか、追加の選択的エッチング工程で削除され、ドープ領域３１１の上面を露出すると削除される。

【0082】

キャビティは、半導体層３３１を形成するために、例えばポリシリコンなどの半導体材料によって充填される。半導体層３３１は、ドープ領域３１１およびチャネル層３５５の露出部分の表面上に堆積される。さらに、犠牲スタック層３４２は、エッチングによって除去され、Ｗなどの導電材料を含む導体層３４５によって置き換えられる。図２３に示すように、導体層３４５が形成された後、層スタック３４０は層スタック３４６になる。層スタック３４６は、交互スタック層３４１および３４５を含む。両方のスタックの層３４１は、同じ材料で同時に形成されるため、層スタック３４６と３４７のスタック層３４１は同じである。

【0083】

層スタック３４６では、各導体層３４５は、Ｙ方向またはＸ－Ｙ平面に沿ってＮＡＮＤメモリセルの１つまたは複数の行を電気的に接続するように構成され、３Ｄアレイデバイス３００のワード線として構成されている。チャネルホール３５０内に形成されたチャネル層３５５は、Ｚ方向に沿ってＮＡＮＤストリングを電気的に接続するように構成され、３Ｄアレイデバイス３００のビット線として構成される。

【0084】

ゲート線スリット３６０は、導電材料３６１（例えば、ドープされたポリシリコン）および導電プラグ３６２（例えば、金属Ｗ）で充填される。いくつかの側面では、充填されたゲート線スリットが３Ｄアレイデバイス３００のアレイ共通のソースになる。

【0085】

その後、ワード線コンタクト３７１および相互接続コンタクト３７２および３７３の開口部が形成される。開口部には、それぞれコンタクト３７１～３７３を形成するための導電性材料（Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはその組み合わせ）が充填されている。図２４に示すように、相互接続コンタクト３７３はコンタクト領域３３３および階段構造の側面に形成される。階段構造は、コンタクト３７２～３７３と層スタック３４６との間にある。相互接続コンタクト３７３は、層スタック３４７を通って延在し、層スタック３４７と犠牲層３３０との間のレベルに達する。したがって、相互接続コンタクト３７３および犠牲層３３０は、誘電層３２１の一部によって電気的に絶縁される。いくつかの態様では、相互接続コンタクト３７２は、コンタクト３７３と階段構造との間に配置され、ドープ領域３１１に垂直に到達するように延在する。代替的に、相互接続コンタクト３７２は、誘電層３２１のドープ領域３１１の上のレベルにまで及ぶことがある。いくつかの他の態様では、相互接続コンタクト３７２は、層スタック３４７を通過し、層スタック３４７と犠牲層３３０との間のレベルまで延在する。相互接続コンタクト３７２および３７３は、層スタック３４７および誘電層３２１を含む誘電体領域内に配置され、誘電体領域は、基板３１０に対してアレイデバイス３００の層スタック３４６およびＮＡＮＤメモリセルの横にある。

【0086】

アレイデバイス１００のビア１７４、導体層１７５、およびビア１７６の形成と同様に、エッチングおよび堆積工程が実行されて、ビア３７４、導体層３７５、およびビア３７６が形成される。Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を使用することができる。ビア３７４および３７６ならびに導体層３７５は、それぞれコンタクト３７１～３７３、プラグ３６２、および対応するＮＡＮＤストリングの上端に接続される。

【0087】

さらに、接続パッド１７７～１７９の形成と同様に、接続パッド３７７、３７８、および３７９を製造するために、エッチングおよび堆積工程が実行される。Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を使用することができる。接続パッド３７７は、ワード線コンタクト３７１、プラグ３６２、および対応するＮＡＮＤストリングの上端にそれぞれ接続される。接続パッド３７８～３７９は、それぞれ相互接続コンタクト３７２～３７３に接続されている。

【0088】

図２３を参照して、ゲート線スリット３６０が導電性材料３６１と導電性プラグ３６２で充填された後、ワード線コンタクト３８１と相互接続コンタクト３８２が形成され、３Ｄアレイデバイス３００が３Ｄアレイデバイス３８０になる。コンタクト３８１～３８２の形成は、アレイデバイス３００のコンタクト３７１～３７２の形成と同様であってもよい。図２５に示すように、層スタック３４７はコンタクト領域３８３に配置され、相互接続コンタクト３８１～３８２、階段構造、および層スタック３４６はチャネルホール領域３８９に配置される。コンタクト領域３８３内の層スタック３４７の一部は、コンタクトパッド用の開口部用に構成されている。層スタック３４７と誘電層３２１の一部は、層スタック３４６とＮＡＮＤメモリセルの横にある誘電領域を形成する。いくつかの態様では、相互接続コンタクト３８２がドープ領域３１１に到達するまで拡張されている。代替的に、相互接続コンタクト３８２は、誘電層３２１のドープ領域３１１の上のレベルにまで及ぶことがある。いくつかの他の態様では、相互接続コンタクト３８２は、層スタック３４７を通過し、層スタック３４７と犠牲層３３０との間のレベルまで延在し得る。コンタクト３８１～３８２の導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含んでもよい。

【0089】

ビア３７４、導体層３７５、およびアレイデバイス３００のビア３７６の形成と同様に、ビア３８４、導体層３８５、およびビア３８６を形成するために、エッチングおよび堆積工程が実行される。Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を使用することができる。ビア３８４および３８６ならびに導体層３８５は、コンタクト３８１～３８２、プラグ３６２、および対応するＮＡＮＤストリングの上端にそれぞれ接続される。

【0090】

その後、接続パッド３７７～３７８の形成と同様に、接続パッド３８７および３８８を製造するためにエッチングおよび堆積工程が実行される。Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を使用することができる。接続パッド３８７は、ワード線コンタクト３８１、プラグ３６２、および対応するＮＡＮＤストリングの上端にそれぞれ接続される。接続パッド３８８は、相互接続コンタクト３８２にそれぞれ接続される。

【0091】

図２６は、本開示の態様による周辺デバイス３９０を断面図で概略的に示す。周辺デバイス３９０は、半導体基板３９１（例えば、単結晶シリコンの基板）を含む。周辺ＣＭＯＳ回路（例えば、制御回路）（図示せず）は、基板３９１上に製造され、３Ｄアレイデバイス３００および３８０の動作を容易にするために使用される。１つまたは複数の誘電体材料を含む誘電層３９２が基板３９１上に堆積される。接続パッド３９３、３９４、および３９５などの接続パッドおよびビアが、誘電層３９２に形成される。接続パッド３９３～３９５は、３Ｄアレイデバイス３００と相互接続するように構成され、導電性材料（例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせ）を含む。

【0092】

図２７は、本開示の態様による製造工程のある段階における例示的な３Ｄメモリ構造３９８を示す。図２７の断面図はＹ－Ｚ面内にある。３Ｄメモリデバイス３９８は、図２４に示される３Ｄアレイデバイス３００と図２６に示される周辺デバイス３９０とをフリップチップ接合工程で接合することによって形成される。

【0093】

いくつかの態様において、３Ｄアレイデバイス３００は、垂直にひっくり返され、周辺デバイス３９０の上で逆さまになる。例えば、接続パッド３７７～３７９がそれぞれ接続パッド３９３～３９５と整列した後、３Ｄアレイデバイス３００および周辺デバイス３９０が結合され、向かい合って一緒に結合される。層スタック３４６および周辺ＣＭＯＳ回路は、ドープ領域３１１と基板３９１との間に挟まれるようになる。いくつかの態様では、はんだまたは導電性接着剤を使用して、位置合わせされた接続パッドを結合する。そのため、接続パッド３７７～３７９はそれぞれ接続パッド３９３～３９５に接続されている。３Ｄアレイデバイス３００と周辺デバイス３９０は、フリップチップボンディング工程が完了した後、電気通信状態にある。

【0094】

その後、３Ｄアレイデバイス３００の基板３１０は、薄化工程によって薄化される。誘電層３１２は、堆積によりドープ領域３１１の上に成長する。ビア１１３～１１４、導体層１１５～１１６、および接続パッド１１７の形成と同様に、エッチングおよび堆積工程を実行して、ビア３１３および３１４、導体層３１５および３１６、および接続パッド３１７をそれぞれ形成する。ビア３１３がドープ領域３１１を通過し、ビア３１４がドープ領域３１１および犠牲層３３０を通過すると、開口が導電性材料で充填されてビア３１３および３１４が形成される前に、開口の側壁上に誘電層が成長する。導体層３１６は、導体要素と呼ばれることもあり、ビア３１４および相互接続コンタクト３７３の上に形成され、それらに接続される。導体層３１５と相互接続コンタクト３７２に形成されて接続された接続パッド３１７は、３Ｄアレイデバイス３００と３８０の間の接続のために構成されている。

【0095】

図２８は、本開示の態様による製造工程のある段階における例示的な３Ｄメモリデバイス３９９を示す。図２８の断面図はＹ－Ｚ面内にある。３Ｄメモリデバイス３９９は、３Ｄアレイデバイス３００および周辺デバイス３９０を含む、図２７に示される３Ｄメモリ構造３９８と、図２５に示される３Ｄアレイデバイス３８０とを含む。周辺デバイス３９０は、メモリデバイス３９９を制御するように構成されている。

【0096】

３Ｄメモリ構造３９８とアレイデバイス３８０は、図２８に示すように、３Ｄメモリデバイス３９９を形成するためにフリップチップボンディング法によって結合されている。いくつかの態様において、３Ｄアレイデバイス３８０は、垂直にひっくり返され、メモリ構造３９８の上で逆さまになる。アライメント後、３Ｄアレイデバイス３８０とメモリ構造３９８とが結合され、一緒に結合される。いくつかの態様では、はんだまたは導電性接着剤を使用して、接続パッド３８８を接続パッド３１７に結合する。このように、接続パッド３８８は接続パッド３１７にそれぞれ接続される。フリップチップボンディング工程が完了した後、３Ｄアレイデバイス３８０と周辺デバイス３９０が電気通信状態にある。

【0097】

さらに、３Ｄアレイデバイス３８０の基板３１０は、薄化方法を使用して薄化される。誘電層３１８は、堆積工程によってドープ領域３１１に形成される。図２８に示されるように、開口部３２２は、例えば乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程の組み合わせによって作られる。開口部３２２はまた、いくつかの態様ではトレンチとみなされてもよい。開口部３２２は、誘電層３１８、ドープ領域３１１、カバー層３２０、犠牲層３３０、層スタック３４７、およびアレイデバイス３８０の誘電層３２１を介して浸透し、部分的にはアレイデバイス３００の誘電層３１２を介して誘電層３２１を介して浸透し、開口部３２２の底部にあるアレイデバイス３００に導体層３１６を露出する。開口部３２２は、相互接続コンタクト３７２および３８２の横にあるか、または周辺デバイス３９０に対して階段構造および層スタック３４６の側にある。開口部３２２がアレイデバイス３８０の層スタック３４７を通過すると、開口部３２２が形成された後、層スタック３４７の一部が除去される。開口部３２２の形成後の層スタック３４７の残りの部分は、依然として層スタック３４７とみなすことができる。残りの層スタック３４７は、開口部３２２を少なくとも部分的に取り囲み、アレイデバイス３８０の層スタック３４６およびＮＡＮＤメモリセルの横の誘電層３２１と共に誘電体領域を形成する。

【0098】

相互接続コンタクト３８２の上に、３Ｄメモリデバイス１９９のビア１２４の形成と同様の方法で、ビア３２４が形成される。分離のために、ビア３２４とドープ領域３１１の間に誘電層が形成される。

【0099】

さらに、コンタクトパッド３２５および導体層３２６および３２７は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせなどの堆積工程によって形成される。コンタクトパッド３２５および導体層３２６および３２７の導電性材料には、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはその組み合わせが含まれる場合がある。図２８に示すように、導体層３２６および３２７は、それぞれビア３２４と半導体層３３１に配置されている。導体層３２６は、ビア３２４を介して相互接続コンタクト３８２に接続されている。コンタクトパッド３２５は、３Ｄメモリデバイス３９９と他のデバイス間の接続用に構成されており、コンタクトパッド３２５でボンディングワイヤを結合できる。

【0100】

コンタクトパッド３２５は、開口部３２２内の３Ｄアレイデバイス３００に形成される。横方向では、コンタクトパッド３２５は、相互接続コンタクト３７２および３８２の横で、階段構造および層スタック３４６の側で、誘電層３１２によって取り囲まれている。垂直方向では、コンタクトパッド３２５が誘電層３１２上に形成され、導体層３１６および相互接続コンタクト３７３の上にあり、導体層３１６および相互接続コンタクト３７３に接続される。コンタクトパッド３２５は、相互接続コンタクト３７３を介して周辺デバイス３９０の接続パッド３９５に接続されている。また、垂直方向に沿って、コンタクトパッド３２５は、アレイデバイス３００および３８０の層スタック３４７、および／またはアレイデバイス３８０と周辺デバイス３９０との間に配置される。コンタクトパッド３２５はまた、層スタック３４６のレベル間、アレイデバイス３００および３８０のＮＡＮＤメモリセルのレベル間、または周辺デバイス３９０に関してアレイデバイス３８０の下のレベルに配置され得る。

【0101】

いくつかの態様では、開口部３２２は、アレイデバイス３００のドープ領域３１１より下のレベル、例えば、アレイデバイス３００の層スタック３４７内の場所に達する。例えば、相互接続コンタクト３７３が形成されるとき、コンタクト３７３の底部は層スタック３４７の内側に配置され得る。必要に応じて、開口部３２２は、アレイデバイス３００の層スタック３４７に達して露出することができ、コンタクトパッド３２５は、層スタック３４７内のコンタクト３７３の端部の上に形成することができる。

【0102】

その後、パッシベーション層３２８がＣＶＤまたはＰＶＤによって堆積され、他の製造ステップまたは工程が実行されて、３Ｄメモリデバイス３９９の製造が完了する。他の製造手順または工程の詳細は、簡単にするために省略されている。

【0103】

図２８に示すように、コンタクトパッド３２５はアレイデバイス３００に形成されている。コンタクトパッド３２５がアレイデバイス３８０で構成されている場合、アレイデバイス３８０と３００の両方で相互接続コンタクトを作成する必要がある。その場合、寄生容量が増加し、３Ｄメモリデバイス３９９の高速動作に影響を与える可能性がある。したがって、アレイデバイス３００上に形成されたコンタクトパッド３２５は、デバイス３９９の性能を改善することができる。

【0104】

３Ｄメモリデバイス１９９の開口部１２２と同様に、開口部３２２は、３Ｄメモリデバイス３９９のポリシリコン欠陥修復のための水素拡散を改善し得る。いくつかの態様では、誘電層３１２の上の誘電体領域などの機能構造を持たない領域に、１つまたは複数の追加の開口部（図示せず）が形成される。追加の開口部は、アレイデバイス３００を露出させることができる。必要に応じて、開口部３２２が製造されるときに、追加の開口部が形成されてもよい。追加の開口部は、追加のトレンチであってもよい。いくつかの態様では、追加の開口部は、開口部３２２の周囲および／または層スタック３４６またはアレイデバイス３８０のＮＡＮＤメモリセルの周囲に配置される。必要に応じて、追加の開口部のいくつかを開口部３２２と合体させて、より大きな開口部を形成することができる。特定の態様では、追加の開口部のいくつかは、アレイデバイス３８０の誘電層３１８、ドープ領域３１１、層スタック３４７、および誘電層３２１を貫通し、アレイデバイス３００の誘電層３１２を部分的に貫通する。追加の開口部は、水素の拡散、品質、３Ｄメモリデバイス３９９の収量をさらに改善し得る。追加の開口部には、水素拡散工程が完了した後に追加の誘電領域を形成するために、誘電体材料（窒化シリコンなど）が充填されている。追加の誘電体領域は上にあり、アレイデバイス３００に接続することができる。

【0105】

本開示の原理および実装は、本明細書において特定の態様を使用することによって説明されているが、態様の前述の説明は、本開示の理解を助けることのみを意図している。さらに、前述の異なる態様の特徴を組み合わせて、追加の態様を形成することができる。当業者は、本開示の思想に従って、特定の実装および適用範囲に変更を加えることができる。したがって、明細書の内容は、本開示に対する限定として解釈されるべきではない。

【符号の説明】

【0106】

１００、１８０、３００、３８０ 三次元（３Ｄ）アレイデバイス
１１０、１９１、３１０ 基板
１１１、３１１ ドープ領域
１１７、１２５、１８７、１８８、１９３、１９４、１９５ 接続パッド
１２０、３２０ カバー層
１２１、１１８、１９２、３１２、３２１、３１８ 誘電層
１２２、１２３、３２２ 開口部
１２４、１７４、１７６、１８４、３７４、３７６、３８４ ビア
１２６、１４５、１７５、１８５、３１５、３１６、３７５、３８５ 導体層
１３０、３３０ 犠牲層
１３１ 半導体層
１４０、１４６、３４０、３４６、３４７ 層スタック
１４１ 第１の誘電層
１４２ 第２の誘電層
１４３ キャビティ
１５０、３５０ チャネルホール
１５１、３５１ 機能層
１５２ ブロッキング層
１５３ 電荷トラップ層
１５４ トンネル絶縁層
１５５ チャネル層
１５６ 酸化物材料
１６０、３６０ ゲート線スリット
１６１、３６１ 導電性材料
１６２、３６２ 導電プラグ
１７１、１８１、３７１、３７２、３７３ ワード線コンタクト
１７２、１７３、１８２、３７２、３７３、３８２ 相互接続コンタクト
１７７、１７８、１７９、３７７、３７８、３７９、３８８、３９３、３９４、３９５ 接続コンタクト
１９０、３９０ 周辺デバイス
１９８、３９８ ３Ｄメモリ構造
１９９、３９９ ３Ｄメモリデバイス
３３３ コンタクト領域
３４１、３４２ 交互スタック層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【手続補正書】

【提出日】2022-12-20

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

三次元（３Ｄ）メモリデバイスを製造するための方法であって、
第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスを準備するステップであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側にある複数の第２のフロントパッドであって、前記複数の第１のバックパッドと接合される、複数の第２のフロントパッド、を含む、
ステップと、
前記第２のアレイデバイスの裏面側に開口部を形成するステップと、
前記開口部に配置され、前記複数の相互接続コンタクトのうちの１つまたは複数の上にあり、前記複数の相互接続コンタクトのうちの１つまたは複数に接続された１つまたは複数のコンタクトパッドを、前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接するレベルに形成するステップと、
を含む、方法。

【請求項2】

前記積層デバイスを準備するステップが、
前記第１のアレイデバイスの第１の基板上に複数の第１のメモリセルを形成するステップと、
前記第２のアレイデバイスの第２の基板上に複数の第２のメモリセルを形成するステップと、
を含む、請求項１に記載の方法。

【請求項3】

前記積層デバイスを準備するステップが、
前記複数の第２のフロントパッドを前記複数の第１のバックパッドと接合する前に、前記複数の相互接続コンタクトのうちの１つまたは複数の上に配置され、前記複数の相互接続コンタクトのうちの１つまたは複数に接続された１つまたは複数の導体要素を形成するステップ
をさらに含む、請求項１に記載の方法。

【請求項4】

前記第２のアレイデバイスの前記裏面側に前記開口部を形成するステップが、
前記第２のアレイデバイスを通るように前記開口部を形成して、前記１つまたは複数の導体要素を露出させるステップ
を含む、請求項３に記載の方法。

【請求項5】

前記１つまたは複数のコンタクトパッドを形成するステップが、
前記１つまたは複数の導体要素上に配置され、前記１つまたは複数の導体要素に接続された前記１つまたは複数のコンタクトパッドを形成するステップ
を含む、請求項３に記載の方法。

【請求項6】

前記複数の第１のメモリセルを形成するステップが、
互いの上に交互に積み重ねられた複数の第１の誘電層と複数の第１の導体層とを含む第１の層スタックを形成するステップと、
前記第１の層スタックを介して前記複数の第１のメモリセルを形成するステップと、
を含む、請求項２に記載の方法。

【請求項7】

前記第１の層スタックの横に第２の層スタックを形成するステップであって、前記第２の層スタックが、互いの上に交互に積み重ねられた複数の第２の誘電層と複数の第３の誘電層とを含み、前記複数の相互接続コンタクトの一部が前記第２の層スタックを通過する、ステップ
をさらに含む、請求項６に記載の方法。

【請求項8】

前記第１の層スタックを介して前記複数の第１のメモリセルを形成するステップが、
ブロッキング層、電荷トラップ層、および／またはトンネル絶縁層を含む、第１の層スタックを通って延在する機能層を形成するステップと、
チャネル層を形成するステップであって、前記チャネル層が前記第１の層スタックを通って延在し、前記複数の第１のメモリセルの一部を接続し、前記機能層が前記チャネル層と前記第１の層スタックとの間にある、ステップと、
をさらに含む、請求項６に記載の方法。

【請求項9】

前記開口部の周囲および／または前記複数の第２のメモリセルの周囲に１つまたは複数のトレンチを形成するステップと、
前記１つまたは複数のトレンチを誘電体材料で充填するステップと、
をさらに含む、請求項２に記載の方法。

【請求項10】

前記複数の第１のフロントパッドを周辺デバイスの表面側で複数の第３のフロントパッドに結合するステップ
をさらに含む、請求項１に記載の方法。

【請求項11】

第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側に、前記複数の第１のバックパッドと接合される複数の第２のフロントパッドを含む、
積層デバイスと、
前記第２のアレイデバイスの裏面側にある開口部と、
前記複数の相互接続コンタクトの１つまたは複数の上に配置されて前記複数の相互接続コンタクトの１つまたは複数に接続され、かつ前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接するレベルで、前記開口部の底部にある１つまたは複数のコンタクトパッドと、
を備える、三次元（３Ｄ）メモリデバイス。

【請求項12】

前記第１のアレイデバイスは、第１の基板上に複数の第１のメモリセルをさらに含み、
前記第２のアレイデバイスは、第２の基板上に複数の第２のメモリセルをさらに含む、
請求項１１に記載の３Ｄメモリデバイス。

【請求項13】

前記１つまたは複数のコンタクトパッドと前記複数の相互接続コンタクトの１つまたは複数との間に配置され、前記１つまたは複数のコンタクトパッドと前記複数の相互接続コンタクトの１つまたは複数とに接続された１つまたは複数の導体要素
をさらに備える、請求項１１に記載の３Ｄメモリデバイス。

【請求項14】

前記１つまたは複数のコンタクトパッドが、前記第１のアレイデバイスに関して前記複数の第２のメモリセルのレベルと前記複数の第１のメモリセルのレベルとの間に形成される、
請求項１２に記載の３Ｄメモリデバイス。

【請求項15】

前記１つまたは複数のコンタクトパッドが、前記第１のアレイデバイスに関して前記複数の第２のメモリセルのレベルまたはその下に形成される、
請求項１２に記載の３Ｄメモリデバイス。

【請求項16】

前記第１のアレイデバイスが、
互いの上に交互に積み重ねられた複数の第１の誘電層および複数の第１の導電体層を含む第１の層スタックであって、前記複数の第１のメモリセルが前記第１の層スタックを通して配置される、第１の層スタック
をさらに含む、請求項１２に記載の３Ｄメモリデバイス。

【請求項17】

前記第１のアレイデバイスが、
前記第１の層スタックの横にある第２の層スタックであって、前記第２の層スタックは、互いの上に交互に積み重ねられた複数の第２の誘電層と複数の第３の誘電層とを含み、前記複数の相互接続コンタクトの一部が前記第２の層スタックを通過する、第２の層スタック
をさらに含む、請求項１６に記載の３Ｄメモリデバイス。

【請求項18】

前記第１のアレイデバイスが、
前記第１の層スタックを通って延在し、前記複数の第１のメモリセルの一部を接続するチャネル層と、
前記第１の層スタックを通って延在し、前記チャネル層と前記第１の層スタックとの間に形成された機能層であって、ブロッキング層、電荷トラップ層、および／またはトンネル絶縁層を含む、機能層と、
をさらに含む、請求項１６に記載の３Ｄメモリデバイス。

【請求項19】

前記開口部および／または前記複数の第２のメモリセルの周囲および前記第１のアレイデバイス上の１つまたは複数の誘電体領域
をさらに備える、請求項１２に記載の３Ｄメモリデバイス。

【請求項20】

第１のアレイデバイスおよび第２のアレイデバイスを有する積層デバイスであって、
前記第１のアレイデバイスが、前記第１のアレイデバイスの表面側にある複数の第１のフロントパッドと、前記第１のアレイデバイスの裏面側にある複数の第１のバックパッドと、前記複数の第１のフロントパッドの一部に接続された複数の相互接続コンタクトとを含み、
前記第２のアレイデバイスが、前記第２のアレイデバイスの表面側に、前記複数の第１のバックパッドと接合される複数の第２のフロントパッドを含む、
積層デバイスと、
前記第１のアレイデバイスに関して前記複数の第２のフロントパッドに近接したレベルにある１つまたは複数のコンタクトパッドであって、前記複数の相互接続コンタクトの１つまたは複数の上に配置されて前記複数の相互接続コンタクトの１つまたは複数に接続されている、１つまたは複数のコンタクトパッドと、
を備える、三次元（３Ｄ）メモリデバイス。

【国際調査報告】