特表 2023-531484 擬似非同期マルチプレーン独立読み取り

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-24

(54)【発明の名称】擬似非同期マルチプレーン独立読み取り

(51)【国際特許分類】

   G06F 12/06 20060101AFI20230714BHJP

   G06F 12/00 20060101ALI20230714BHJP

【ＦＩ】

G06F12/06 550A

G06F12/00 597U

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022578922

(86)(22)【出願日】2020-11-06

(85)【翻訳文提出日】2022-12-20

(86)【国際出願番号】 CN2020126971

(87)【国際公開番号】W WO2022094901

(87)【国際公開日】2022-05-12

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】シャオジアン・グオ

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA12

5B160CD02

(57)【要約】

本開示の態様により、ホストとマルチプレーンフラッシュメモリとの間のインターフェースが提供される。例えば、インターフェースは、第１ストレージユニット、第２ストレージユニット、およびコントローラを含むことができる。第１ストレージユニットは、ホストから発行された第１プレーンパイプラインコマンドを受信して格納し、第１プレーンパイプラインコマンドをフラッシュメモリの第１プレーンに出力するように構成され得る。第２ストレージユニットは、ホストから発行された第２プレーンパイプラインコマンドを受信して格納し、第２プレーンパイプラインコマンドをフラッシュメモリの第２プレーンに出力するように構成され得る。コントローラは、第１ストレージユニットと第２ストレージユニットに電気的に接続され得て、読み取りプロセスが第１プレーンと第２プレーンに対して実行されていないときに、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドをそれぞれ第１プレーンと第２プレーンに出力するように構成され得る。

【特許請求の範囲】

【請求項1】

ホストとマルチプレーンフラッシュメモリとの間のインターフェースであって、
前記ホストから発行された第１プレーンパイプラインコマンドを受信して格納し、前記第１プレーンパイプラインコマンドを前記フラッシュメモリの第１プレーンに出力するように構成された第１ストレージユニットと、
前記ホストから発行された第２プレーンパイプラインコマンドを受信して格納し、前記第２プレーンパイプラインコマンドを前記フラッシュメモリの第２プレーンに出力するように構成された第２ストレージユニットと、
前記第１ストレージユニットと前記第２ストレージユニットとに電気的に接続され、前記フラッシュメモリの前記第１プレーンと前記第２プレーンとに対して読み取りプロセスが実行されていないときに、前記第１プレーンパイプラインコマンドを前記第１プレーンに出力し、前記第２プレーンパイプラインコマンドを前記第２プレーンに出力するように構成されたコントローラと
を含むインターフェース。

【請求項2】

前記第１プレーンパイプラインコマンドは、第１プレーンパイプライン読み取りコマンドと第１プレーンパイプライン読み取り終了コマンドを含む、請求項１に記載のインターフェース。

【請求項3】

前記第１ストレージユニットは、一度に前記第１プレーンパイプライン読み取りコマンドまたは前記第１プレーンパイプライン読み取り終了コマンドのいずれかを格納するように構成される、請求項２に記載のインターフェース。

【請求項4】

前記第１ストレージユニットは、一度に１つだけの前記第１プレーンパイプライン読み取りコマンドを格納するように構成される、請求項２に記載のインターフェース。

【請求項5】

前記コントローラは、一端が前記第１ストレージユニットに電気的に接続され、他端が前記ホストに電気的に接続されて、前記第１プレーンパイプラインコマンドを受信し、前記第１ストレージユニットが空になった後に閉じている第１スイッチを含む、請求項１に記載のインターフェース。

【請求項6】

前記第１ストレージユニットは、キューである、請求項１に記載のインターフェース。

【請求項7】

前記フラッシュメモリは、ＮＡＮＤフラッシュメモリである、請求項１に記載のインターフェース。

【請求項8】

前記フラッシュメモリは、前記第１プレーンと前記第２プレーンに対して同期的に読み取りプロセスを実行する、請求項１に記載のインターフェース。

【請求項9】

前記ホストは、前記第１プレーンパイプラインコマンドと前記第２プレーンパイプラインコマンドを非同期的に発行する、請求項１に記載のインターフェース。

【請求項10】

前記第１ストレージユニットと前記第２ストレージユニットは、単一のメモリを構成する、請求項１に記載のインターフェース。

【請求項11】

ホストから発行されたコマンドをマルチプレーンフラッシュメモリに出力する方法であって、
前記ホストから発行された第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドとをそれぞれ第１ストレージユニットと第２ストレージユニットとに格納するステップと、
前記フラッシュメモリの第１プレーンと第２プレーンとに対して読み取りプロセスが実行されていないときに、前記第１プレーンパイプラインコマンドと前記第２プレーンパイプラインコマンドとを前記フラッシュメモリのそれぞれ前記第１プレーンと前記第２プレーンとに出力するステップと
を含む方法。

【請求項12】

前記第１プレーンパイプラインコマンドは、第１プレーンパイプライン読み取りコマンドと第１プレーンパイプライン読み取り終了コマンドを含む、請求項１１に記載の方法。

【請求項13】

前記第１ストレージユニットは、一度に前記第１プレーンパイプライン読み取りコマンドまたは前記第１プレーンパイプライン読み取り終了コマンドのいずれかを格納するように構成される、請求項１２に記載の方法。

【請求項14】

前記第１ストレージユニットは、一度に１つだけの前記第１プレーンパイプライン読み取りコマンドを格納するように構成される、請求項１２に記載の方法。

【請求項15】

前記第１プレーンパイプラインコマンドは、前記第１ストレージユニットが空になった後に前記第１ストレージユニットに格納される、請求項１１に記載の方法。

【請求項16】

前記第１ストレージユニットは、キューである、請求項１１に記載の方法。

【請求項17】

前記フラッシュメモリは、ＮＡＮＤフラッシュメモリである、請求項１１に記載の方法。

【請求項18】

前記フラッシュメモリは、前記第１プレーンと前記第２プレーンに対して同期的に読み取りプロセスを実行する、請求項１１に記載の方法。

【請求項19】

前記ホストは、前記第１プレーンパイプラインコマンドと前記第２プレーンパイプラインコマンドを非同期的に発行する、請求項１１に記載の方法。

【請求項20】

前記第１ストレージユニットと前記第２ストレージユニットは、単一のメモリを構成する、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、一般に半導体メモリデバイスに関連する実施形態を説明する。

【背景技術】

【0002】

半導体メモリデバイスは、揮発性メモリデバイスと不揮発性メモリデバイスに分類され得る。一般に、揮発性メモリデバイスは電源がオフになるとデータを失うが、不揮発性メモリデバイスは電源が切れても保存されたデータを保持することができる。より高いデータ記憶密度を実現するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの垂直デバイス技術が、半導体製造業者によって開発された。このような３Ｄ＿ＮＡＮＤフラッシュメモリは、不揮発性メモリデバイスの一種である。マルチプレーンＮＡＮＤフラッシュメモリは、複数のプレーンを持つことができ、同期的または非同期的に読み取られ得る。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示の態様により、ホストとマルチプレーンフラッシュメモリとの間に配置されるか、またはフラッシュメモリに組み込まれ得るインターフェースが提供される。例えば、インターフェースは、第１ストレージユニット、第２ストレージユニット、およびコントローラを含むことができる。第１ストレージユニットは、ホストから発行された第１プレーンパイプラインコマンドを受信して格納し、第１プレーンパイプラインコマンドをフラッシュメモリの第１プレーンに出力するように構成され得る。第２ストレージユニットは、ホストから発行された第２プレーンパイプラインコマンドを受信して格納し、第２プレーンパイプラインコマンドをフラッシュメモリの第２プレーンに出力するように構成され得る。コントローラは、第１ストレージユニットと第２ストレージユニットに電気的に接続され得て、読み取りプロセスがフラッシュメモリの第１プレーンと第２プレーンに対して実行されていないときに、第１プレーンパイプラインコマンドを第１プレーンに出力し、第２プレーンパイプラインコマンドを第２プレーンに出力するように構成され得る。例えば、第１ストレージユニットおよび第２ストレージユニットは、単一のメモリを構成することができる。

【0004】

いくつかの実施形態では、第１プレーンパイプラインコマンドは、第１プレーンパイプライン読み取りコマンドと第１プレーンパイプライン読み取り終了コマンドを含むことができる。例えば、第１ストレージユニットは、一度に第１プレーンパイプライン読み取りコマンドまたは第１プレーンパイプライン読み取り終了コマンドのいずれかを格納するように構成され得る。他の例では、第１ストレージユニットは、一度に１つだけの第１プレーンパイプライン読み取りコマンドを格納するように構成される。

【0005】

他の実施形態では、コントローラは、第１スイッチを含むことができる。第１スイッチは、第１プレーンパイプラインコマンドを受信するために、一端が第１ストレージユニットに、他端がホストに、電気的に接続され得る。他の実施形態では、第１スイッチは、第１ストレージユニットが空になった後、閉じているように構成され得る。

【0006】

第１ストレージユニットは、キューとされ得る。他の実施形態では、フラッシュメモリは、ＮＡＮＤフラッシュメモリとされ得る。さまざまな実施形態において、フラッシュメモリは、第１プレーンと第２プレーンに対して同期的に読み取りプロセスを実行することができる。いくつかの他の実施形態では、ホストは、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドを非同期的に発行することができる。

【0007】

本開示の態様により、ホストから発行されたコマンドをマルチプレーンフラッシュメモリに出力する方法も提供される。例えば、この方法は、ホストから発行された第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドを、それぞれ第１ストレージユニットと第２ストレージユニットに格納することを含むことができる。この方法はさらに、読み取りプロセスがフラッシュメモリの第１プレーンと第２プレーンに対して実行されていないときに、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドをフラッシュメモリのそれぞれ第１プレーンと第２プレーンに出力することを含むことができる。いくつかの実施形態では、第１プレーンパイプラインコマンドは、第１ストレージユニットが空になった後、第１ストレージユニットに格納される。

【0008】

本開示の例示的な実施形態は、以下の詳細な説明を添付の図とともに読むと最もよく理解される。さまざまな特徴が、業界の標準的な慣行に従って、一定の縮尺で描かれていないことに注意されたい。実際、さまざまな特徴の寸法が、議論を明確にするために、任意に増減されることがある。

【図面の簡単な説明】

【0009】

【図1】本開示のいくつかの実施形態による例示的なＮＡＮＤフラッシュメモリセルを示す。

【図2】本開示のいくつかの実施形態による例示的なＮＡＮＤフラッシュメモリブロックを示す。

【図3】本開示のいくつかの実施形態による例示的なマルチプレーンＮＡＮＤフラッシュメモリダイを示す。

【図4】本開示のいくつかの実施形態による例示的なソリッドステートドライブ（ＳＳＤ）を示す。

【図5】本開示のいくつかの実施形態による擬似非同期マルチプレーン読み取りプロセスが描かれた例示的なタイミング図を示す。

【図6】本開示のいくつかの実施形態による擬似非同期マルチプレーン読み取りプロセスが実装された例示的なインターフェースの機能ブロック図を示す。

【図7】本開示のいくつかの実施形態による例示的な方法のフローチャートを示す。

【発明を実施するための形態】

【0010】

以下の開示により、提示される発明の対象の異なる特徴を実装するための多くの異なる実施形態または例が提供される。本開示を簡略化するために、構成要素と配列の特定の例が以下に説明される。もちろん、これらは単なる例であり、限定的であることは意図されていない。例えば、以下の説明において、第１の特徴が第２の特徴の上方または上面に形成されることには、第１および第２の特徴が直接接触して形成される実施形態が含まれ得て、第１および第２の特徴が直接接触しなくてもよいように両者の間に追加の特徴が形成されてもよい実施形態も含まれ得る。さらに、本開示ではさまざまな例において参照番号および／または文字が繰り返されることがある。この繰り返しは、単純かつ明確であることが目的とされていて、議論されるさまざまな実施形態および／または構成の間の関係がそれ自体において決定されるものではない。

【0011】

さらに、「の下（ｂｅｎｅａｔｈ）」、「より下（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図に描かれているような、ある要素または特徴と別の要素または特徴との関係を説明するために、説明を容易にするために、本明細書において使用されることがある。空間的に相対的な用語は、図に描かれている向きに加えて、使用中または動作中のデバイスのさまざまな向きを包含することが意図されている。装置は別の方向に向けられてもよく（９０度回転または他の方向に）、本明細書において使用される空間的に相対的な記述子も同様にそれに従って解釈され得る。

【0012】

本開示のいくつかの実施形態による擬似非同期マルチプレーン独立（ＰＡＭＰＩ）読み取り方式が、提案され得る。擬似非同期マルチプレーン独立読み取り方式では、ホストによって同期的または非同期的に発行され得る第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドが、マルチプレーンフラッシュメモリの第１プレーンと第２プレーンに対して同期的に実行され得る。本開示のいくつかの実施形態による擬似非同期マルチプレーン読み取りプロセスを実装するためのインターフェースが、提案され得る。例えば、インターフェースは、ホストとマルチプレーンフラッシュメモリとの間に配置され得る。他の実施形態では、インターフェースは、読み取りプロセスが第１プレーンおよび／または第２プレーンに対して実行されるときに、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドを格納することができ、それらを第１プレーンと第２プレーンに同期的に出力することができる。したがって、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドは、ホストによって非同期的に発行された場合でも、第１プレーンと第２プレーンに対して同期的に実行され得る。

【0013】

高速で回転する磁気ディスク上の位置にアクセスするために物理的に移動しなければならない機械的なドライブヘッドを使用することによって動作する従来のハードディスクドライブ（ＨＤＤ）と比較して、ソリッドステートドライブ（ＳＳＤ）は、フラッシュメモリの薄いくさびに過ぎず、可動部品がなく、フラッシュメモリに保存されたデータがＳＳＤの任意の場所に同じ速度と精度でアクセスされ得る。したがって、ＳＳＤランダム読み取りプロセスは、従来のＨＤＤランダム読み取りプロセスよりも１０～５０倍高速に実行され得る。

【0014】

一般に、フラッシュメモリは、ＮＯＲとＮＡＮＤの２種類がある。いくつかの要因によって、ＮＯＲよりもＮＡＮＤのフラッシュメモリセルを使用することが推奨される。例えば、ＮＯＲフラッシュメモリセルは別個の金属を接触させる必要があるので、標準のＮＡＮＤフラッシュメモリセルは、標準のＮＯＲフラッシュメモリセルよりも小さく、例えば４Ｆ^２対１０Ｆ^２であり、ＮＯＲフラッシュメモリセルより高密度に、結果的に安価に作成され得る。

【0015】

図１は、本開示のいくつかの実施形態による例示的なＮＡＮＤフラッシュメモリセル１００を示す。ＮＡＮＤセル１００は、それぞれ上下が上部酸化物絶縁層１４０と下部酸化物絶縁層１２０によって分離された浮遊ゲート１３０に電荷が蓄積され得る。浮遊ゲート１３０が充電されると、ＮＡＮＤセル１００をプログラムすることができ、これは２進値「０」を表す。浮遊ゲート１３０が電荷を持たないと、ＮＡＮＤセル１００を消去することができ、これは２進値「１」を表す。ＮＡＮＤセル１００をプログラムするためには、高電圧を上部酸化物絶縁層１４０の上の制御ゲート１５０に印加することができ、電子が下部酸化物絶縁層１２０を通して「トンネリング」することによって下部酸化物絶縁層１２０の下のシリコン基板１１０から浮遊ゲート１３０に移動する。電子は、その後、最大数年間にわたって、浮遊ゲート１３０にトラップされ得る。ＮＡＮＤセル１００を消去するためには、高電圧をシリコン基板１１０に印加することができ、電子が浮遊ゲート１３０からシリコン基板１１０に移動する。ＮＡＮＤセル１００を読み取るためには、読み取り基準電圧が制御ゲート１５０に印加され得る。ソース１６０とドレイン１７０との間に電流が流れると、浮遊ゲート１３０は充電されず、２進値「１」が読み取られる。ソース１６０とドレイン１７０との間に電流が流れないと、浮遊ゲート１３０は充電され、２進値「０」が読み取られる。

【0016】

図１に示す例は、シングルレベルセル（ＳＬＣ）ＮＡＮＤセルで、１ビットのデータが格納され得る。また、マルチレベルセル（ＭＬＣ）ＮＡＮＤセル、トリプルレベルセル（ＴＬＣ）ＮＡＮＤセル、クアッドレベルセル（ＱＬＣ）ＮＡＮＤセルもあり、それぞれ２ビット、３ビット、４ビットのデータが格納され得る。データの１、２、３、４ビットは、それぞれ２、４、８、１６の異なる電圧レベルに対応する。各ＮＡＮＤセルに印加される最大電圧は、ほぼ同じである。したがって、ＳＬＣ＿ＮＡＮＤセルは、その２つの電圧レベル間に十分に大きなガードバンドを持つことができ、極端な温度やその他の悪影響、劣化率などに、ＭＬＣ、ＴＬＣ、およびＱＬＣ＿ＮＡＮＤセルよりもよく耐えることができる。

【0017】

図２は、本開示の例示的な実施形態による例示的なＮＡＮＤフラッシュメモリブロック２００を示す。ブロックは、消去するための最小単位である。ＮＡＮＤブロック２００は、配列状に配置された複数のＳＬＣ＿ＮＡＮＤセル１００を含むことができる。他の実施形態では、ＮＡＮＤブロック２００は、複数のＭＬＣ、ＴＬＣまたはＱＬＣ＿ＮＡＮＤセルを含むことができる。ＮＡＮＤブロック２００内のストリング２１０（列として示される）は、読み取るための最小単位であり、各々が互いに直列に接続された通常３２個または６４個のＮＡＮＤセル１００を含むことができ、各ＮＡＮＤセル１００はデータのビットを表す（２進値「０」または「１」）。

【0018】

図に示すように、各ストリング２１０は、グラウンド選択線（ＧＳＬ）２６０によって制御されるＧＳＬトランジスタ２２０を介して一端で共通ソース線２５０に接続され、ストリング選択線（ＳＳＬ）２８０によって制御されるＳＳＬトランジスタ２３０を介して他端でビット線２７０に接続される。各ストリング２１０の動作は、それらのＧＳＬトランジスタ２２０とＳＳＬトランジスタ２３０をオンまたはオフにすることによって制御され得る。例えば、ＳＳＬトランジスタ２３０は、ストリングの動作を可能にするために使用され得て、ＧＳＬトランジスタ２２０は、ストリングを読み取りプロセス中にグラウンドに接続するために使用され得る。ストリングのシングルＮＡＮＤセルを読み取るためには、同じストリングの残りのすべてのＮＡＮＤセル（すなわち読み取られていないＮＡＮＤセル）に（例えば、通過電圧をそこに印加することによって）スイッチを入れて、読み取られているシングルＮＡＮＤセルの２進値がストリングに接続されたセンスアンプ（図示せず）へ通過するようにしなければならない。ＮＡＮＤブロック２００内のページ２４０（行として示される）は、プログラムするための最小単位であり、各々が同じワード線２９０を共有するＮＡＮＤセル１００を通常少なくとも３２，７６８（すなわち４Ｋ）含むことができる。

【0019】

図３は、本開示の例示的な実施形態による例示的なマルチプレーンＮＡＮＤフラッシュメモリダイ３００を示す。ＮＡＮＤダイ３００は、互いの上に積み重ねることができる複数のＮＡＮＤフラッシュメモリプレーン＿０～＿ｎ－１を含むことができる。例えば、ＮＡＮＤダイ３００は、２つのプレーン、例えばプレーン＿０ ３１０およびプレーン＿１ ３１１を含むことができる。ＮＡＮＤダイ３００はまた、４つまたは６つのプレーンを含むことができる。各ＮＡＮＤプレーン＿０～＿ｎ－１は、複数のＮＡＮＤブロック２００、例えばＮＡＮＤブロック＃０～＃ｍ－１を含むことができる。１つまたは複数のＮＡＮＤダイ３００は、ＮＡＮＤフラッシュメモリチップを構成することができる。ＳＳＤは、複数のチャネルを使用してＮＡＮＤフラッシュメモリコントローラに接続された複数のＮＡＮＤチップを含むことができる。

【0020】

図４は、本開示の例示的な実施形態による例示的なＳＳＤ ４００を示す。ＳＳＤ ４００は、ホストバス４２０を介してホスト４１０と通信することができる。例えば、ホスト４１０は、ホストバス４２０を介してＳＳＤ ４００にコマンドとデータを送信することができ、ＳＳＤ ４００は、ホストバス４２０を介してホスト４１０にデータを送信することができる。ホスト４１０は、コンピュータとされ得る。ホストバス４２０は、ユニバーサルシリアルバス（ＵＳＢ）、シリアルＡＴＡ（ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）（ＳＡＴＡ）、パラレルＡＴＡ（ＰＡＴＡ）、またはＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ）エクスプレス（ＰＣＩｅ）のいずれかとされ得る。ＳＳＤ ４００は、ＮＡＮＤダイ３００（例えば、プレーン＿０ ３１０やプレーン＿１ ３１１）、Ｉ／Ｏおよびロジックコントローラ４３０、周辺回路４４０などを含むことができる。

【0021】

周辺回路４４０は、アドレスレジスタ、ステータスレジスタ、論理制御回路、入出力回路、レディ／ビジー制御回路（図示せず）などを含むことができ、Ｉ／Ｏおよびロジックコントローラ４３０と、行デコーダ４０１や４１１、列デコーダ４０２や４１２、プレーン＿０ ３１０やプレーン＿１ ３１１との間に結合され得る。周辺回路４４０は、Ｉ／Ｏおよびロジックコントローラ４３０から、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み取りイネーブル信号など、さまざまな制御信号を受信することができる。周辺回路４４０はさらに、書き込みデータをＩ／Ｏおよびロジックコントローラ４３０からプレーン＿０ ３１０とプレーン＿１ ３１１に、読み取りデータをプレーン＿０ ３１０とプレーン＿１ ３１１からＩ／Ｏおよびロジックコントローラ４３０に送信することができる。行デコーダ４０１と４１１は、それぞれプレーン＿０ ３１０とプレーン＿１ ３１１のターゲットメモリセルに対応するワード線を選択することができ、選択されたワード線と他の選択されていないワード線に所望の電圧を印加することができる。ページレジスタ４０３と４１３は、プレーン＿０ ３１０とプレーン＿１ ３１１の動作中に、データを保持することができる。キャッシュ＿０ ４０４とキャッシュ＿１ ４１４は、それぞれのセンスアンプ（図示せず）に含めることができ、それぞれプレーン＿０ ３１０とプレーン＿１ ３１１からデータを読み取ってそれらのデータをＩ／Ｏおよびロジックコントローラ４３０に出力することができ、書き込みデータをＩ／Ｏおよびロジックコントローラ４３０からそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１に送信することができる。

【0022】

Ｉ／Ｏおよびロジックコントローラ４３０は、ウェアレベリング、エラーチェックと訂正、書き込み中断、欠陥管理、ガベージコレクションなどのさまざまな機能を備えることができる。Ｉ／Ｏおよびロジックコントローラ４３０はまた、ホスト４１０から送信されたコマンドに応答して、ＮＡＮＤダイ３００のプレーン＿０ ３１０とプレーン＿１ ３１１を制御して、読み取り、書き込み、消去などを行うことができる。Ｉ／Ｏおよびロジックコントローラ４３０はさらに、入出力信号をプレーン＿０ ３１０やプレーン＿１ ３１１との間で送受信することができる。例えば、Ｉ／Ｏおよびロジックコントローラ４３０は、さまざまな制御信号をプレーン＿０ ３１０および／またはプレーン＿１ ３１１に送信することができ、レディ／ビジー信号（例えば、図５に示すｔｒｕｅ＿ｒｂｎ＿ｐ０やｔｒｕｅ＿ｒｂｎ＿ｐ１）をそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１から受信することができる。レディ／ビジー信号は、プレーン＿０ ３１０やプレーン＿１ ３１１がレディ状態にあるかビジー状態にあるかを示すために使用され得る。レディ状態は、プレーン＿０ ３１０やプレーン＿１ ３１１がコマンドを受信してもよい状態を指すことができる。ビジー状態は、例えば読み取りプロセスがプレーン＿０ ３１０やプレーン＿１ ３１１に対して実行されていて、それらがコマンドを受信することができないなど、他の状態を指すことができる。例えば、読み取りプロセスがプレーン＿０ ３１０に対して実行されていてビジーでコマンドを受信することができない間、ｔｒｕｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルにあると考えることができる。他の例では、プレーン＿１ ３１１が読み取りプロセスを終了していてコマンドを受信する準備ができている間、ｔｒｕｅ＿ｒｂｎ＿ｐ１は「Ｈ」レベルにあると考えることができる。

【0023】

Ｉ／Ｏおよびロジックコントローラ４３０はまた、さまざまな制御信号をホスト４１０との間で送受信することができる。例えば、プレーン＿０ ３１０やプレーン＿１ ３１１から読み取られたデータは、キャッシュ（例えば、キャッシュ＿０ ４０４やキャッシュ＿１ ４１４）に一時的に格納され得て、ｃａｃｈｅ＿ｒｂｎ＿ｐ０やｃａｃｈｅ＿ｒｂｎ＿ｐ１（図５に示す）は、キャッシュ＿０ ４０４やキャッシュ＿１ ４１４がレディ状態またはビジー状態のいずれかをホスト４１０に通知するのに使用され得る。例えば、プレーン＿０ ３１０に対して実行された読み取りプロセスが終了しておらず、プレーン＿０ ３１０に格納されたデータがキャッシュ＿０ ４０４に完全にはキャッシュされておらず、かつホスト４１０がキャッシュ＿０ ４０４にキャッシュされたデータを取得することが許可されていない間、ｃａｃｈｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルにあると考えることができる。他の実施形態では、プレーン＿１ ３１１に対して実行される読み取りプロセスが終了していて、プレーン＿１ ３１１に格納されたデータがキャッシュ＿１に完全にキャッシュされていて、かつホスト４１０がキャッシュ＿１ ４１４にキャッシュされたデータを今や取得することが許可されている間、ｃａｃｈｅ＿ｒｂｎ＿ｐ１は「Ｈ」レベルにあると考えることができる。

【0024】

読み取りプロセスは、例えば単一プレーン読み取りプロセスが、一度にＮＡＮＤダイ３００のプレーン＿０ ３１０とプレーン＿１ ３１１の１つに対して実行され得る。例えば、ホスト４１０は、ホストバス４２０を介してＩ／Ｏおよびロジックコントローラ４３０に、読み取りコマンド「００ｈ」を発行して送信することができる。読み取りコマンド「００ｈ」は、読み取りアドレス入力受付コマンドと同等とされ得て、読み取りプロセスを実行するようにＮＡＮＤダイ３００に指示するために使用され得る。次に、ホスト４１０は、プレーン＿０ ３１０を指定するための情報を含むアドレス情報ａｄｄ０＿ｐ０をＩ／Ｏおよびロジックコントローラ４３０に送信することができ、Ｉ／Ｏおよびロジックコントローラ４３０は、アドレス情報ａｄｄ０＿ｐ０をＮＡＮＤダイ３００のプレーン＿０ ３１０に送信することができる。その後、ホスト４１０は、読み取り開始コマンド「３０ｈ」をＩ／Ｏおよびロジックコントローラ４３０に発行して送信して読み取り開始コマンドとアドレス情報ａｄｄ０＿ｐ０に基づく読み取りプロセスとをプレーン＿０ ３１０に対して開始するように指示することができる。プレーン＿０ ３１０は、その後にレディ状態からビジー状態に入ることができ、これは「Ｈ」レベルから変化した「Ｌ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ０によって示される。読み取りプロセスが終了すると、プレーン＿０ ３１０は「Ｈ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ０によって示されるレディ状態に入ることができ、アドレス情報ａｄｄ０＿ｐ０によって指定されてプレーン＿０ ３１０に格納されたデータはキャッシュ＿０ ４０４にキャッシュされ得て、かつホスト４１０はキャッシュ＿０ ４０４に格納されたデータをその後に取り出すことができる。

【0025】

ＮＡＮＤダイ３００のプレーン＿０ ３１０とプレーン＿１ ３１１も、同期的または非同期的なマルチプレーン読み取りプロセス中に読み取られ得て読み取りスループットを向上させることができ、それによって高いチップスループットがもたらされる。例えば、同期マルチプレーン独立（ＭＰＩ）読み取り方式では、Ｉ／Ｏおよびロジックコントローラ４３０は、（ホスト４１０から発行された）読み取りコマンド「００ｈ」をＮＡＮＤダイ３００に送信することができる。その後、Ｉ／Ｏおよびロジックコントローラ４３０は、プレーン＿０ ３１０を指定するための情報を含むアドレス情報ａｄｄ０＿ｐ０を送信することができる。次に、Ｉ／Ｏおよびロジックコントローラ４３０は、マルチプレーン読み取りコマンド「３２ｈ」をＮＡＮＤダイ３００に送信することができ、これは同期ＭＰＩプロセスを指示し、これまでに送信されたコマンドとアドレス情報が１つのプレーンに対応することを示すために使用される。続いて、Ｉ／Ｏおよびロジックコントローラ４３０は、読み取りコマンド「００ｈ」、プレーン＿１ ３１１を指定するための情報を含むアドレス情報ａｄｄ１＿ｐ１、および読み取り開始コマンド「３０ｈ」を、プレーン＿１ ３１１に順次送信することができる。マルチプレーン読み取りプロセスは、プレーン＿０ ３１０とプレーン＿１ ３１１に対して同期的に実行され得て、その間にプレーン＿０ ３１０とプレーン＿１ ３１１はビジー状態に入ることができ、これらはそれぞれ「Ｌ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ０と「Ｌ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ１とによって示され得る。

【0026】

同期ＭＰＩプロセスが終了すると、プレーン＿０ ３１０とプレーン＿１ ３１１はレディ状態に入ることができ、これはそれぞれ「Ｈ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ０と「Ｈ」レベルのｔｒｕｅ＿ｒｂｎ＿ｐ１とによって示され、アドレス情報ａｄｄ０＿ｐ０によって指定されてプレーン＿０ ３１０に格納されたデータと、アドレス情報ａｄｄ１＿ｐ１によって指定されてプレーン＿１ ３１１に格納されたデータが、それぞれキャッシュ＿０ ４０４とキャッシュ＿１ ４１４にキャッシュされ得る。同期ＭＰＩプロセスが実現されるためには、読み取りコマンドが、プレーン＿０ ３１０とプレーン＿１ ３１１に出力される前に互いに調整されなければならず、これはホスト４１０にとってファームウェアが余分に複雑になることを伴う。

【0027】

非同期マルチプレーン独立（ＡＭＰＩ）読み取り方式では、ホスト４１０は、プレーン＿０ ３１０とプレーン＿１ ３１１のための２つの読み取りコマンドとそれらに対応するアドレス情報を、Ｉ／Ｏおよびロジックコントローラ４３０に異なる時間に発行して送信することができ、Ｉ／Ｏおよびロジックコントローラ４３０は、２つの非同期読み取りコマンドをプレーン＿０ ３１０とプレーン＿１ ３１１に送信して、プレーン＿０ ３１０とプレーン＿１ ３１１のそれぞれに対して読み取りプロセスを実行することができる。ＡＭＰＩプロセスを実現するためには、プレーン＿０ ３１０とプレーン＿１ ３１１の独立したワード線バイアスをサポートする追加の回路が必要になる。さらに、プレーン＿０ ３１０とプレーン＿１ ３１１は、ノイズが注入されることを緩和するために、それぞれのチャージポンプとレギュレータを備えなければならない。高度な３Ｄ＿ＮＡＮＤフラッシュメモリ設計では、サーキットアンダーアレイ（ＣＵＡ）またはＸタッキングが採用されていて、相補型金属酸化膜半導体（ＣＭＯＳ）回路がアレイの下に隠され、それによってダイ全体のサイズが縮小される。小さくて高密度なダイはすべての周辺回路を隠すことができないので、このようなダイに対してＣＵＡまたはＸタッキングを実行することは困難または不可能にさえなりつつある。

【0028】

図５は、本開示の例示的な実施形態による擬似非同期マルチプレーン独立（ＰＡＭＰＩ）読み取り方式を描いた例示的なタイミング図を示す。擬似非同期マルチプレーン独立読み取り方式では、読み取りコマンドは、ホスト４１０から異なるプレーンに対して同期的または非同期的に発行されて実行され得るが、ＳＳＤ ４００に対して同期的に実行され得る。例えば、プレーン＿０ ３１０とプレーン＿１ ３１１に対して実行される同期的または非同期的な読み取りコマンドは、読み取りプロセスがプレーン＿０ ３１０および／またはプレーン＿１ ３１１に対して実行されているときに、別個のストレージユニット、例えばそれぞれキュー＿０とキュー＿１に格納され得て、その後、プレーン＿０ ３１０とプレーン＿１ ３１１に対して読み取りプロセスが実行されていないときに、プレーン＿０ ３１０とプレーン＿１ ３１１に同期的に出力されてそれらに対して実行され得る。

【0029】

最初は、キュー＿０とキュー＿１は空とされ得て、キュー＿０とキュー＿１がビジー状態かレディ状態かを示すｑｕｅｕｅ＿ｒｂｎ＿ｐ０とｑｕｅｕｅ＿ｒｂｎ＿ｐ１はいずれも「Ｈ」レベルとされ得て、それによりキュー＿０とキュー＿１がいずれもレディ状態にあって読み取りコマンドを受信して格納する準備ができていることが示される。読み取りプロセスがプレーン＿０ ３１０とプレーン＿１ ３１１に対して実行されず、プレーン＿０ ３１０とプレーン＿１ ３１１がビジー状態かレディ状態かを示すｔｒｕｅ＿ｒｂｎ＿ｐ０とｔｒｕｅ＿ｒｂｎ＿ｐ１はいずれも「Ｈ」レベルにあり、それによりプレーン＿０ ３１０とプレーン＿１ ３１１がレディ状態にあってそれらに対して読み取りプロセスが実行される準備ができていることが示される。かつｃａｃｈｅ＿ｒｂｎ＿ｐ０とｃａｃｈｅ＿ｒｂｎ＿ｐ１も「Ｈ」レベルにある。

【0030】

ステージ＃１では、読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」が受信され得て、プレーン＿０ ３１０に対して実行されることになる。例えば、図５に示す読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」は、プレーン＿０パイプライン読み取りコマンドとそれに対応するプレーン＿０アドレス情報を含むことができる。読み取りコマンドがなく、プレーン＿０ ３１０とプレーン＿１ ３１１に対して読み取りプロセスが実行されずにキュー＿０とキュー＿１がいずれも空なので、読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」がプレーン＿０ ３１０に対して実行される。読み取りコマンドがキュー＿０とキュー＿１に格納されていないので、キュー＿０とキュー＿１はまだ空であり、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０とｑｕｅｕｅ＿ｒｂｎ＿ｐ１はまだ「Ｈ」レベルにある。いくつかの実施形態では、破線で示すように、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルになってすぐに「Ｈ」レベルに戻ることになる。読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」がプレーン＿０ ３１０に対して実行されているので、ｔｒｕｅ＿ｒｂｎ＿ｐ０が「Ｌ」レベルになり、ｃａｃｈｅ＿ｒｂｎ＿ｐ０も「Ｌ」レベルになり、それにより、プレーン＿０アドレス情報によってアドレス指定されてプレーン＿０ ３１０に格納されたデータがキャッシュ＿０ ４０４にキャッシュされていて、キャッシュ＿０ ４０４がビジー状態にあってホスト４１０によってアクセスされる準備ができていないことが示される。読み取りコマンドがプレーン＿１ ３１１に対して実行されていないので、ｔｒｕｅ＿ｒｂｎ＿ｐ１はまだ「Ｈ」レベルにあり、ｃａｃｈｅ＿ｒｂｎ＿ｐ１もまだ「Ｈ」レベルにある。

【0031】

ステージ＃２では、読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」が受信され得て、プレーン＿１ ３１１に対して実行されることになる。例えば、図５に示す読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」は、プレーン＿１パイプライン読み取りコマンドとそれに対応するプレーン＿１アドレス情報を含むことができる。読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」とそれに従って読み取りプロセスがプレーン＿０ ３１０に対して実行されるので、読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」は実行されないことになってキュー＿１に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それによりキュー＿１が空でないことが示され、ｃａｃｈｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それによりホスト４１０がそこから取り出す準備ができているデータがないことが示される。

【0032】

ステージ＃３では、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」が受信され得て、プレーン＿０ ３１０に対して実行されることになる。例えば、図５に示す読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」は、プレーン＿０パイプライン読み取りコマンドとそれに対応するプレーン＿０アドレス情報を含むことができる。読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」とそれに従って読み取りプロセスがプレーン＿０ ３１０に対して実行されるので、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」は実行されないことになってキュー＿０に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルになり、それによりキュー＿０が空でないことが示される。

【0033】

ステージ＃４では、読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」によるプレーン＿０ ３１０に対する読み取りプロセスが終了していて、ｃａｃｈｅ＿ｒｂｎ＿ｐ０が「Ｈ」レベルになり、それにより、プレーン＿０アドレス情報によってアドレス指定されてプレーン＿０ ３１０に格納されたデータがキャッシュ＿０ ４０４にキャッシュされていて、キャッシュ＿０ ４０４はレディ状態にあってホスト４１０によってアクセスされる準備ができていることが示される。いくつかの実施形態では、読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」によってプレーン＿０ ３１０に対して実行される読み取りプロセスが終了した後、ｔｒｕｅ＿ｒｂｎ＿ｐ０は破線で示すように「Ｈ」レベルになってもよい。他の実施形態では、読み取りコマンドａｄｄ０＿ｐ０「３８ｈ」が完全に実行された後、キャッシュ＿０ ４０４とキャッシュ＿１ ４１４にそれぞれ格納された読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」が直ちに実行されるので、プレーン＿０ ３１０に対して実行された放電プロセスはまだ終了しておらず、ｔｒｕｅ＿ｒｂｎ＿ｐ０はまだ「Ｌ」レベルにあり得る。読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」がそれぞれプレーン＿０とプレーン＿１に対して実行された後、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０とｑｕｅｕｅ＿ｒｂｎ＿ｐ１は再び「Ｈ」レベルになり、それにより両者が空であって読み取りコマンドを格納する準備ができていることが示される。さらに、読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」がプレーン＿１ ３１１に対して実行されるので、ｔｒｕｅ＿ｒｂｎ＿ｐ１が「Ｌ」レベルになる。したがって、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」は、非同期的に受信されるが、同期的に実行され得る。

【0034】

ステージ＃５では、キュー＿０にキャッシュされているデータがホスト４１０に出力され得て、読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」が受信され得る。例えば、図５に示す読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」は、プレーン＿１パイプライン読み取りコマンドとそれに対応するプレーン＿１アドレス情報を含むことができる。読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」とそれに従って読み取りプロセスがそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１とに対して実行されるので、読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」は実行されないことになってキュー＿１に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それによりキュー＿１が空でないことが示される。

【0035】

ステージ＃６では、読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」が受信され得る。例えば、図５に示す読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」は、プレーン＿０パイプライン読み取りコマンドとそれに対応するプレーン＿０アドレス情報を含むことができる。読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」とそれに従って読み取りプロセスがそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１とに対して実行されるので、読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」は実行されないことになってキュー＿０に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルになり、それによりキュー＿０が空でないことが示される。プレーン＿０アドレス情報によってアドレス指定されてプレーン＿０に格納されたデータをキュー＿０がキャッシュしようとしていて、ホスト４１０によってアクセスされ得ないので、ｃａｃｈｅ＿ｒｂｎ＿ｐ０も読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」が受信された後に「Ｌ」レベルになる。

【0036】

ステージ＃７では、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」による、それぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対する読み取りプロセスが終了とされ得て、ｃａｃｈｅ＿ｒｂｎ＿ｐ０とｃａｃｈｅ＿ｒｂｎ＿ｐ１が「Ｈ」レベルになることができ、それにより、プレーン＿０アドレス情報によってアドレス指定されてプレーン＿０ ３１０に格納されたデータと、プレーン＿１アドレス情報によってアドレス指定されてプレーン＿１ ３１１に格納されたデータが、それぞれキャッシュ＿０ ４０４とキャッシュ＿１ ４１４にキャッシュされていて、キャッシュ＿０ ４０４とキャッシュ＿１ ４１４はレディ状態にあってホスト４１０によってアクセスされる準備ができていることが示される。読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」とａｄｄ１＿ｐ１「３８ｈ」による読み取りプロセスが終了した後、キャッシュ＿０ ４０４とキャッシュ＿１ ４１４にそれぞれ格納された読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」とａｄｄ３＿ｐ１「３８ｈ」が出力されて実行され、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０とｑｕｅｕｅ＿ｒｂｎ＿ｐ１が「Ｈ」レベルになり、それによりキュー＿０とキュー＿１が空であって読み取りコマンドを受信して格納する準備ができていることが示される。読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」とａｄｄ３＿ｐ１「３８ｈ」も、非同期的に受信されるが同期的に実行され得る。

【0037】

ステージ＃８では、キュー＿０とキュー＿１にキャッシュされたデータが、ホスト４１０に出力され得る。図５は、読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」に応答してプレーン＿１ ３１１から読み取られてキュー＿１にキャッシュされたデータが、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」に応答してプレーン＿０ ３１０から読み取られてキュー＿０にキャッシュされたデータよりも前に出力され得ることを示す。いくつかの実施形態では、読み取りコマンドａｄｄ２＿ｐ０「３８ｈ」に応答してプレーン＿０ ３１０から読み取られてキュー＿０にキャッシュされたデータも、読み取りコマンドａｄｄ１＿ｐ１「３８ｈ」に応答してプレーン＿１ ３１１から読み取られてキュー＿１にキャッシュされたデータよりも前に出力され得る。

【0038】

ステージ＃９では、読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」が受信され得て、プレーン＿０ ３１０に対して実行されることになる。例えば、図５に示す読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」は、プレーン＿０パイプライン読み取り終了コマンドを含むことができる。いくつかの実施形態では、読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」は、いかなるアドレス情報にも対応しない。読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」とａｄｄ３＿ｐ１「３８ｈ」による読み取りプロセスが、それぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対して実行されているので、読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」は実行されないことになってキュー＿０に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルになり、それによりキュー＿０は空でないことが示され、ｃａｃｈｅ＿ｒｂｎ＿ｐ０は「Ｌ」レベルになり、それによりホスト４１０がそこから取り出す準備ができているデータがないことが示される。

【0039】

ステージ＃１０では、読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」が受信され得る。例えば、図５に示す読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」は、プレーン＿１パイプライン読み取りコマンドとそれに対応するプレーン＿１アドレス情報を含むことができる。読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」とａｄｄ３＿ｐ１「３８ｈ」とそれに従って読み取りプロセスがそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対して実行されているので、読み取りコマンドａｄｄ５＿ｐ０「３８ｈ」は実行されないことになってキュー＿１に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それによりキュー＿１が空でないことが示される。ｃａｃｈｅ＿ｒｂｎ＿ｐ１も読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」が受信された後に「Ｌ」レベルになり、これは読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」によって実行される読み取りプロセス中に、プレーン＿１ ３１１に格納されたデータをキャッシュ＿１ ４１４がキャッシュしようとしていて、ホスト４１０によってアクセスされ得ないからである。

【0040】

ステージ＃１１では、読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」とａｄｄ３＿ｐ１「３８ｈ」による、それぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対する読み取りプロセスが終了とされ得て、その後にｃａｃｈｅ＿ｒｂｎ＿ｐ０とｃａｃｈｅ＿ｒｂｎ＿ｐ１は「Ｈ」レベルになり、それにより、プレーン＿０アドレス情報によってアドレス指定されてプレーン＿０ ３１０に格納されたデータと、プレーン＿１アドレス情報によってアドレス指定されてプレーン＿１ ３１１に格納されたデータが、それぞれキャッシュ＿０ ４０４とキャッシュ＿１ ４１４にキャッシュされていて、キャッシュ＿０ ４０４とキャッシュ＿１ ４１４がいずれもレディ状態にあってホスト４１０によってアクセスされる準備ができていることが示される。キュー＿０に格納された読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」と、キュー＿１に格納された読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」が、その後にそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対して実行され得る。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ０とｑｕｅｕｅ＿ｒｂｎ＿ｐ１が「Ｈ」レベルになり、それによりキュー＿０とキュー＿１が空であって読み取りコマンドを受信して格納する準備ができていることが示される。読み取りコマンドａｄｄｘ＿ｐ０「３Ｄｈ」がプレーン＿０に対して実行された後は、読み取りコマンドがキュー＿０に格納されておらず実行されないことになり、放電プロセスがプレーン＿０ ３１０に対して完全に実行され得て、その後にｔｒｕｅ＿ｒｂｎ＿ｐ０が「Ｈ」レベルになる。

【0041】

ステージ＃１２では、キュー＿０とキュー＿１にキャッシュされたデータがホスト４１０に出力される。図５は、読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」に応答してプレーン＿０ ３１０から読み取られてキュー＿０にキャッシュされたデータが、読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」に応答してプレーン＿１ ３１１から読み取られてキュー＿１にキャッシュされたデータよりも前に出力されることを示す。いくつかの実施形態では、読み取りコマンドａｄｄ３＿ｐ１「３８ｈ」に応答してプレーン＿１ ３１１から読み取られてキュー＿１にキャッシュされたデータも、読み取りコマンドａｄｄ４＿ｐ０「３８ｈ」に応答してプレーン＿０ ３１０から読み取られてキュー＿０にキャッシュされたデータよりも前に出力され得る。

【0042】

ステージ＃１３では、読み取りコマンドａｄｄｘ＿ｐ１「３Ｄｈ」が受信され、プレーン＿１ ３１１に対して実行されることになる。例えば、図５に示す読み取りコマンドａｄｄｘ＿ｐ１「３Ｄｈ」は、プレーン＿１パイプライン読み取り終了コマンドを含むことができる。いくつかの実施形態では、読み取りコマンドａｄｄｘ＿ｐ１「３Ｄｈ」は、いかなるアドレス情報にも対応しない。読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」によるプレーン＿１ ３１１に対する読み取りプロセスがまだ実行中なので、読み取りコマンドａｄｄｘ＿ｐ１「３Ｄｈ」は実行されないことになってキュー＿１に格納される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それによりキュー＿１が空でないことが示され、ｃａｃｈｅ＿ｒｂｎ＿ｐ１は「Ｌ」レベルになり、それにより、読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」に応答してプレーン＿１ ３１１から読み取られたデータをキュー＿１がキャッシュしようとしていて、ホスト４１０がそこから取り出す準備ができているデータがないことが示される。

【0043】

ステージ＃１４では、読み取りコマンドａｄｄ５＿ｐ１「３８ｈ」による読み取りプロセスが終了していて、その後にｃａｃｈｅ＿ｒｂｎ＿ｐ１が「Ｈ」レベルになり、それにより、プレーン＿１アドレス情報によってアドレス指定されてプレーン＿１ ３１１に格納されたデータがキャッシュ＿１ ４１４にキャッシュされていて、キャッシュ＿１ ４１４はレディ状態にあってホスト４１０によってアクセスされる準備ができていることが示される。キュー＿１に格納された読み取りコマンドａｄｄｘ＿ｐ１「３Ｄｈ」が、その後にプレーン＿１ ３１１に対して実行される。したがって、ｑｕｅｕｅ＿ｒｂｎ＿ｐ１は「Ｈ」レベルになり、それによりキュー＿１が空であって読み取りコマンドを受信して格納する準備ができていることが示され、ｔｒｕｅ＿ｒｂｎ＿１も「Ｈ」レベルになる。

【0044】

ＰＡＭＰＩ読み取り方式は、さまざまなプレーン構成において使用され得る。Ｔａｂｌｅ １（表１）は、マルチプレーンフラッシュメモリ４００のいくつかの可能な構成を列挙する。マルチプレーンフラッシュメモリ４００の面積コストは下方に増加し、それによりフラッシュメモリ４００が採用するＰＡＭＰＩプロセスが多いほどフラッシュメモリ４００のコストが低くなることが示される。

【0045】

【表1】

【0046】

したがって、本開示のいくつかの実施形態によるＰＡＭＰＩ読み取り方式は、従来のＡＭＰＩ読み取り方式と比べて、回路面積コストを大幅に削減することができる。さらに、ホスト４１０は、それ自体にとってファームウェアが余分に複雑になってオーバーヘッドを伴うような、異なるプレーンに対する読み取り要求の調整を行う必要がない。ＰＡＭＰＩ読み取り方式は、ランダム読み取りのパフォーマンスも大幅に向上させることができる。ＰＡＭＰＩ読み取り方式は、ＡＭＰＩ読み取り方式とは異なり、異なるプレーンに対しての読み取りプロセスが内部で同期的に実行されるので、異なるプレーン間のノイズ干渉を受けない。

【0047】

図６は、本開示のいくつかの実施形態による例示的なインターフェース６００の機能ブロック図を示す。インターフェース６００は、擬似非同期マルチプレーン読み取りプロセスを実装することができる。いくつかの実施形態では、インターフェース６００は、スタンドアロング（ｓｔａｎｄ－ａｌｏｎｇ）とされ得てホスト４１０とＳＳＤ ４００との間に配置され得る。例えば、ホスト４１０は、コンピュータとされ得て、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドを同期的または非同期的に発行することができる。他の実施形態では、インターフェース６００は、ＳＳＤ ４００に組み込まれ得る。例えば、ＳＳＤ ４００は、ＮＡＮＤフラッシュメモリなどのフラッシュメモリとされ得る。いくつかの実施形態では、フラッシュメモリ４００は、第１プレーン３１０と第２プレーン３１１に対して同期的に読み取りプロセスを実行することができる。インターフェース６００は、第１ストレージユニット６１０（例えば、第１メモリ）、第２ストレージユニット６２０（例えば、第２メモリ）、およびコントローラ６３０を含むことができる。一実施形態では、コントローラ６３０は、Ｉ／Ｏおよびロジックコントローラ４３０とは別個のものとされ得る。他の実施形態では、コントローラ６３０とＩ／Ｏおよびロジックコントローラ４３０は、単一の処理チップに含めることができる。いくつかの実施形態では、第１ストレージユニット６１０は、第２ストレージユニット６２０とは別個のものとされ得る。他の実施形態では、第１ストレージユニット６１０と第２ストレージユニット６２０は、単一のストレージユニットに含めることができる。例えば、第１ストレージユニット６１０は、キュー（例えば、図６に示すキュー＿０）とされ得て、第２ストレージユニット６２０も、キュー（例えば、図６に示すキュー＿１）とされ得る。さまざまな実施形態において、第１ストレージユニット６１０と第２ストレージユニット６２０のうちの少なくとも１つは、フラッシュメモリ４００に含めることができる。

【0048】

第１ストレージユニット６１０は、ホスト４１０から発行された第１プレーンパイプラインコマンドを受信して格納し、第１プレーンパイプラインコマンドをフラッシュメモリ４００の第１プレーン（例えば、プレーン＿０ ３１１）に出力するように構成され得る。例えば、第１プレーンパイプラインコマンドは、第１プレーンパイプライン読み取りコマンド（例えば、ａｄｄ０＿ｐ０「３８ｈ」、ａｄｄ２＿ｐ０「３８ｈ」、ａｄｄ４＿ｐ０「３８ｈ」など）や第１プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ０「３Ｄｈ」）を含むことができる。いくつかの実施形態では、第１ストレージユニット６１０は、空でないときはもはや第１プレーンパイプラインコマンドを格納することができない。例えば、第１ストレージユニット６１０は、一度に第１プレーンパイプライン読み取りコマンドまたは第１プレーンパイプライン読み取り終了コマンドのいずれかを格納することができる。他の例では、第１ストレージユニット６１０は、一度に１つだけの第１プレーンパイプライン読み取りコマンドを格納することができる。

【0049】

第２ストレージユニット６２０は、ホスト４１０から発行された第２プレーンパイプラインコマンドを受信して格納し、第２プレーンパイプラインコマンドをフラッシュメモリ４００の第２プレーン（例えば、プレーン＿１ ３１１）に出力するように構成され得る。例えば、第２プレーンパイプラインコマンドは、第２プレーンパイプライン読み取りコマンド（例えば、ａｄｄ１＿ｐ１「３８ｈ」、ａｄｄ３＿ｐ１「３８ｈ」、ａｄｄ５＿ｐ１「３８ｈ」など）や第２プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ１「３Ｄｈ」）を含むことができる。いくつかの実施形態では、第２ストレージユニット６２０は、空でないときはもはや第２プレーンパイプラインコマンドを格納することができない。例えば、第２ストレージユニット６２０は、一度に第２プレーンパイプライン読み取りコマンドまたは第２プレーンパイプライン読み取り終了コマンドのいずれかを格納することができる。他の例では、第２ストレージユニット６２０は、一度に１つだけの第２プレーンパイプライン読み取りコマンドを格納することができる。

【0050】

コントローラ６３０は、第１ストレージユニット６１０と第２ストレージユニット６２０に電気的に接続され得て、読み取りプロセスがフラッシュメモリ４００の第１プレーン３１０と第２プレーン３１１に対して実行されていないときに、第１プレーンパイプラインコマンドを第１プレーン３１０に出力し、第２プレーンパイプラインコマンドを第２プレーン３１１に出力するように構成され得る。例えば、読み取りプロセスがフラッシュメモリ４００のプレーン＿０ ３１０に対して実行されていないことを示す「プレーン＿０に対する読み取りプロセス」という信号と、読み取りプロセスがフラッシュメモリ４００のプレーン＿１ ３１１に対して実行されていないことを示す「プレーン＿１に対する読み取りプロセス」という信号を受信すると、コントローラ６３０は、第１ストレージユニット６１０に格納された第１プレーンパイプラインコマンドと第２ストレージユニット６２０に格納された第２パイプラインコマンドがそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対して同期的に出力されて実行されるように制御することができる。いくつかの実施形態では、コントローラ６３０は、ＡＮＤゲート６３３を含むことができ、そうすることで、読み取りプロセスがフラッシュメモリ４００のプレーン＿０ ３１０に対して実行されていないことが信号「プレーン＿０に対する読み取りプロセス」によって示され（例えば、信号「プレーン＿０に対する読み取りプロセス」が「Ｈ」レベルにある）、読み取りプロセスがフラッシュメモリ４００のプレーン＿１ ３１１に対して実行されていないことが信号「プレーン＿１に対する読み取りプロセス」によって示される（例えば、信号「プレーン＿１に対する読み取りプロセス」が「Ｈ」レベルにある）ときに、信号「プレーン＿０に対する読み取りプロセス」と「プレーン＿１に対する読み取りプロセス」を受信し、第１ストレージユニット６１０に格納された第１プレーンパイプラインコマンドと第２ストレージユニット６２０に格納された第２パイプラインコマンドがそれぞれプレーン＿０ ３１０とプレーン＿１ ３１１に対して同期的に出力されて実行されるように制御することができる。

【0051】

いくつかの実施形態では、コントローラ６３０は、さらに第１スイッチ６３１および／または第２スイッチ６３２を含むことができる。例えば、第１スイッチ６３１は、第１プレーンパイプラインコマンドを受信するために、一端が第１ストレージユニット６１０に、他端がホスト４１０に、電気的に接続され得て、第２スイッチ６３２は、第２プレーンパイプラインコマンドを受信するために、一端が第２ストレージユニット６２０に、他端がホスト４１０に、電気的に接続され得る。第１スイッチ６３１は、第１ストレージユニット６１０が空になった後、例えば「Ｈ」レベルにあるｑｕｅｕｅ＿ｒｂｎ＿ｐ０を受信することによって閉じることができ、第１プレーンパイプライン読み取りコマンド（例えば、ａｄｄ０＿ｐ０「３８ｈ」、ａｄｄ２＿ｐ０「３８ｈ」、ａｄｄ４＿ｐ０「３８ｈ」など）または第１プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ０「３Ｄｈ」）のいずれかの第１プレーンパイプラインコマンドが第１ストレージユニット６１０に格納され得る。第２スイッチ６３２は、第２ストレージユニット６２０が空になった後、例えば「Ｈ」レベルにあるｑｕｅｕｅ＿ｒｂｎ＿ｐ１を受信することによって閉じることができ、第２プレーンパイプライン読み取りコマンド（例えば、ａｄｄ１＿ｐ１「３８ｈ」、ａｄｄ３＿ｐ１「３８ｈ」、ａｄｄ５＿ｐ１「３８ｈ」）または第２プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ１「３Ｄｈ」）のいずれかの第２プレーンパイプラインコマンドが第２ストレージユニット６２０に格納され得る。

【0052】

本開示によるさまざまな実施形態において、インターフェース６００のコントローラ６３０は、ソフトウェアと組み合わせて、またはソフトウェアなしで、本明細書に記載された機能とプロセスを実行するように構成された回路を含むことができる。さまざまな例において、コントローラ６３０は、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル拡張回路、もしくは同等のデバイス、またはそれらの組み合わせとされ得る。本開示によるいくつかの他の実施形態では、コントローラ６３０は、本明細書に記載されたさまざまな機能とプロセスを実行するためのプログラム指示を実行するように構成された中央処理装置（ＣＰＵ）とされ得る。

【0053】

インターフェース６００は、オプションとして、入出力デバイス、追加処理回路または信号処理回路などの他の構成要素を含むことができる。したがって、インターフェース６００は、アプリケーションプログラムの実行や代替通信プロトコルの処理などの他の追加機能を実行することができてもよい。

【0054】

図７は、本開示のいくつかの実施形態による例示的な方法７００を描いたフローチャートを示す。方法７００は、ホスト４１０から同期的または非同期的に発行されたコマンドを、マルチプレーンフラッシュメモリ４００に同期的に出力することができる。さまざまな実施形態において、示される方法７００のいくつかのステップは、同時にもしくは示されるものとは異なる順序で実行され得るか、他の方法ステップによって置換され得るか、または省略され得る。追加の方法ステップも、必要に応じて実行され得る。方法７００の態様は、前の図に描かれて説明されたインターフェース６００などの電子デバイスによって実装され得る。

【0055】

ステップ７１０では、第１ストレージユニット６１０は、ホスト４１０から発行された第１プレーンパイプラインコマンドを受信して格納することができる。例えば、第１プレーンパイプラインコマンドは、第１プレーンパイプライン読み取りコマンド（例えば、ａｄｄ０＿ｐ０「３８ｈ」、ａｄｄ２＿ｐ０「３８ｈ」、ａｄｄ４＿ｐ０「３８ｈ」など）や第１プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ０「３Ｄｈ」）を含むことができる。いくつかの実施形態では、第１ストレージユニット６１０は、一度に第１プレーンパイプライン読み取りコマンドまたは第１プレーンパイプライン読み取り終了コマンドのいずれかを格納することができる。他の実施形態では、第１ストレージユニット６１０は、一度に１つだけの第１プレーンパイプライン読み取りコマンドを格納することができる。

【0056】

ステップ７２０では、第２ストレージユニット６２０は、ホスト４１０から発行された第２プレーンパイプラインコマンドを受信して格納することができる。例えば、第２プレーンパイプラインコマンドは、第２プレーンパイプライン読み取りコマンド（例えば、ａｄｄ１＿ｐ１「３８ｈ」、ａｄｄ３＿ｐ１「３８ｈ」、ａｄｄ５＿ｐ１「３８ｈ」など）や第２プレーンパイプライン読み取り終了コマンド（例えば、ａｄｄｘ＿ｐ１「３Ｄｈ」）を含むことができる。いくつかの実施形態では、第２ストレージユニット６２０は、一度に第２プレーンパイプライン読み取りコマンドまたは第２プレーンパイプライン読み取り終了コマンドのいずれかを格納することができる。他の実施形態では、第２ストレージユニット６１０は、一度に１つだけの第２プレーンパイプライン読み取りコマンドを格納することができる。図７に示す例では、ステップ７１０にステップ７２０が続く。いくつかの実施形態では、ステップ７１０がステップ７２０に続くことができる、すなわち第２プレーンパイプラインコマンドが格納され、続いて第１プレーンパイプラインコマンドが格納される。他の実施形態では、ステップ７１０とステップ７２０は同期的に実行され得る、すなわち第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドがそれぞれ第１メモリと第２メモリに同期的に格納される。

【0057】

ステップ７３０では、第１ストレージユニット６１０に格納された第１プレーンパイプラインコマンドと第２ストレージユニット６２０に格納された第２プレーンパイプラインコマンドが、読み取りプロセスがフラッシュメモリ４００の第１プレーン３１０と第２プレーン３１１に対して実行されていないときに、フラッシュメモリ４００の第１プレーン３１０（すなわち、プレーン＿０ ３１０）と第２プレーン３１１（すなわち、プレーン＿１ ３１１）に同期的に出力され、それらに対して実行され得る。例えば、第１プレーンパイプラインコマンドと第２プレーンパイプラインコマンドは、それらがホスト４１０によって発行されて第１ストレージユニット６１０と第２ストレージユニット６２０において同期的に受信されるか非同期的に受信されるかに関わらず、第１プレーン３１０と第２プレーン３１１に同期的に出力され、それらに対して実行され得る。いくつかの実施形態では、第１プレーンパイプラインコマンドは、第１ストレージユニット６１０が空になった後、第１ストレージユニット６１０に格納され得る。他の実施形態では、第２プレーンパイプラインコマンドは、第２ストレージユニット６２０が空になった後、第２ストレージユニット６２０に格納され得る。

【0058】

本明細書に記載されたプロセスと機能は、１つまたは複数のプロセッサによって実行される場合に、各々のプロセスと機能を１つまたは複数のプロセッサに実行させることができるコンピュータプログラムとして実装され得る。コンピュータプログラムは、他のハードウェアとともに、またはその一部として供給される光記憶媒体またはソリッドステート媒体などの適切な媒体に保存されて配布されてもよい。コンピュータプログラムはまた、インターネットまたは他の有線もしくは無線電気通信システムなどを介して、他の形式で配布されてもよい。例えば、コンピュータプログラムは、例えばインターネットに接続されたサーバからなど物理媒体または分散システムを介して取得されることも含め、取得されて装置にロードされ得る。

【0059】

コンピュータプログラムは、コンピュータまたは任意の指示実行システムによって、またはそれらと接続して使用するためのプログラム指示を与えるコンピュータ可読媒体からアクセスされてもよい。コンピュータ可読媒体は、指示実行システム、装置、もしくはデバイスによって、またはそれらと接続して使用するためのコンピュータプログラムを保存、通信、伝達、または転送する任意の装置を含んでもよい。コンピュータ可読媒体は、磁気、光学、電子、電磁気、赤外線、もしくは半導体のシステム（もしくは装置もしくはデバイス）、または伝播媒体とされ得る。コンピュータ可読媒体は、半導体メモリまたはソリッドステートメモリ、磁気テープ、フロッピーディスク（リムーバブルコンピュータディスケット）、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、磁気ディスクや光ディスクなどのコンピュータ可読非一時的記憶媒体を含んでもよい。コンピュータ可読非一時的記憶媒体は、磁気記憶媒体、光記憶媒体、フラッシュ媒体やソリッドステート記憶媒体をはじめ、すべての種類のコンピュータ可読媒体を含むことができる。

【0060】

以上は、当業者が本開示の態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説したものである。当業者は、本明細書において導入された実施形態と同じ目的を実行し、かつ／または同じ利点を実現するために、他のプロセスや構造を設計または修正するための基礎として、本開示を容易に使用することができることを理解すべきである。当業者はまた、そのような同等の構成が本開示の精神と範囲から逸脱しないこと、それらが本開示の精神と範囲から逸脱することなくさまざまな変更、置換や改変を本明細書において行うことができることを認識すべきである。

【符号の説明】

【0061】

１００ ＮＡＮＤフラッシュメモリセル
１１０ シリコン基板
１２０ 下部酸化物絶縁層
１３０ 浮遊ゲート
１４０ 上部酸化物絶縁層
１５０ 制御ゲート
１６０ ソース
１７０ ドレイン
２００ ＮＡＮＤフラッシュメモリブロック
２１０ ストリング
２２０ グラウンド選択線（ＧＳＬ）トランジスタ
２３０ ストリング選択線（ＳＳＬ）トランジスタ
２４０ ページ
２５０ 共通ソース線
２６０ グラウンド選択線
２７０ ビット線
２８０ ストリング選択線
２９０ ワード線
３００ ＮＡＮＤフラッシュメモリダイ
３１０ プレーン＿０
３１１ プレーン＿１
４００ ソリッドステートドライブ（ＳＳＤ）
４０１ 行デコーダ
４０２ 列デコーダ
４０３ ページレジスタ
４０４ キャッシュ＿０
４１０ ホスト
４１１ 行デコーダ
４１２ 列デコーダ
４１３ ページレジスタ
４１４ キャッシュ＿１
４２０ ホストバス
４３０ Ｉ／Ｏおよびロジックコントローラ
４４０ 周辺回路
６００ インターフェース
６１０ 第１ストレージユニット
６２０ 第２ストレージユニット
６３０ コントローラ
６３１ 第１スイッチ
６３２ 第２スイッチ
６３３ ＡＮＤゲート
７００ 方法
７１０ ステップ
７２０ ステップ
７３０ ステップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】