(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-08-08
(54)【発明の名称】集積回路用有機スペーサ
(51)【国際特許分類】
H01L 23/12 20060101AFI20230801BHJP
H01L 23/14 20060101ALI20230801BHJP
H01L 25/07 20060101ALI20230801BHJP
【FI】
H01L23/12 Z
H01L23/14 S
H01L25/08 Y
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022560391
(86)(22)【出願日】2020-05-19
(85)【翻訳文提出日】2022-11-30
(86)【国際出願番号】 CN2020090999
(87)【国際公開番号】W WO2021232224
(87)【国際公開日】2021-11-25
(81)【指定国・地域】
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人RYUKA国際特許事務所
(72)【発明者】
【氏名】リウ、ビン
(72)【発明者】
【氏名】イ、フェン
(57)【要約】
本開示の実施形態は、集積回路用有機スペーサに関する。とりわけ、本開示の実施形態の有機スペーサは、熱膨張係数(CTE)ミスマッチ、動的な反り、およびはんだ接合信頼性(SJR)などの問題に対処するための費用効率が高く効果的な解決策を提供するのに役立つ。他の実施形態を説明し、特許請求することができる。
【特許請求の範囲】
【請求項1】
半導体基板と、
シリコンダイと、
前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサと
を備える装置。
【請求項2】
前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、請求項1に記載の装置。
【請求項3】
前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、請求項1または2に記載の装置。
【請求項4】
前記シリコンダイが、第1のシリコンダイであり、前記装置が、前記半導体基板と接触している第2のシリコンダイをさらに備える、請求項1~3のいずれか一項に記載の装置。
【請求項5】
前記第2のシリコンダイが、前記第1のシリコンダイまたは前記スペーサと接触していない、請求項4に記載の装置。
【請求項6】
前記装置が、前記第1のシリコンダイと前記第2のシリコンダイとの間に配置された第3のシリコンダイをさらに備える、請求項4に記載の装置。
【請求項7】
各シリコンダイがフィルム層を含む、請求項4~6のいずれか一項に記載の装置。
【請求項8】
前記シリコンダイが第1のシリコンダイであり、前記第1のシリコンダイの第1の面が前記スペーサと接触しており、前記第1のシリコンダイの第2の面が第2のシリコンダイと接触している、請求項1~7のいずれか一項に記載の装置。
【請求項9】
前記第1のシリコンダイが、前記スペーサと接触している前記第1の面上に第1のフィルム層を含み、前記第2のシリコンダイが、前記第1のシリコンダイの前記第2の面と接触している第2のフィルム層を含む、請求項8に記載の装置。
【請求項10】
前記シリコンダイが第1のシリコンダイであり、前記スペーサが第1のスペーサであり、前記装置が、
第2のシリコンダイと、
前記第1のスペーサに隣接する第2のスペーサであって、前記半導体基板と前記第2のシリコンダイとの間に配置された第2のスペーサと
をさらに備える請求項1~9のいずれか一項に記載の装置。
【請求項11】
ガラスキャリア上に有機スペーサを含むウェハを成形する段階であって、前記有機スペーサはターゲットタイプおよびターゲット厚を有する段階と、
前記ターゲット厚を有する1つまたは複数の有機スペーサブリックを提供するために前記ウェハを切断する段階であって、前記1つまたは複数の有機スペーサブリックは、前記ターゲットタイプに基づいて、電子デバイスの基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために前記電子デバイスの前記基板上に配置されることになっている段階と
を備える方法。
【請求項12】
前記1つまたは複数の有機スペーサブリックを前記電子デバイスの前記基板に取り付けて、前記電子デバイスの前記基板と前記シリコンダイとの間にスペーサ層を設ける段階をさらに備え、前記シリコンダイは、前記基板上に配置されているか、または配置されることになっている、請求項11に記載の方法。
【請求項13】
前記有機スペーサが、エポキシモールド化合物(EMC)または有機はんだマスク材料を含むターゲットタイプを有する、請求項11または12に記載の方法。
【請求項14】
前記ウェハを切断する段階は、ターゲットサイズを有する前記1つまたは複数のスペーサブリックを提供する段階を含み、前記ターゲットサイズは、ターゲット厚、ターゲット長、およびターゲット幅を含む、請求項11~13のいずれか一項に記載の方法。
【請求項15】
前記シリコンダイが第1のシリコンダイであり、前記電子デバイスが、前記基板と接触している第2のシリコンダイをさらに含む、請求項11~14のいずれか一項に記載の方法。
【請求項16】
前記第2のシリコンダイが、前記第1のシリコンダイまたは前記有機スペーサと接触していない、請求項15に記載の方法。
【請求項17】
回路基板と、
前記回路基板に結合されたパッケージダイであって、
半導体基板と、
シリコンダイと、
前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサとを含むパッケージダイと
を備えるコンピューティングデバイス。
【請求項18】
前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、請求項17に記載のコンピューティングデバイス。
【請求項19】
前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、請求項17または18に記載のコンピューティングデバイス。
【請求項20】
前記シリコンダイが、第1のシリコンダイであり、前記パッケージダイが、前記半導体基板と接触している第2のシリコンダイをさらに含む、請求項17~19のいずれか一項に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、一般に、集積回路の分野に関し、より詳細には、集積回路用有機スペーサに関する。
【背景技術】
【0002】
集積回路(IC)は多種多様な用途に使用されている。ICパッケージの中には、他の支持コンポーネントに対して大きなオーバーハングを有するコンポーネントを有するものがあり得る。さらに、ICパッケージの中には、基板との熱膨張係数(CTE)ミスマッチにより、コーナー部に応力が集中するものがあり得る。これらの応力集中は、しばしば、ダイのコーナー部で基板トレースクラックを引き起こす。さらに、ICパッケージの中には、ダイサイズが比較的大きく、レイアウトがアンバランスであり、その結果、動的な反りおよびはんだ接合信頼性(SJR)の問題が生じるものがあり得る。
【図面の簡単な説明】
【0003】
添付図面と併せて以下の詳細な説明によって実施形態を容易に理解することができる。この説明を容易にするために、同様の構成要素には、同様の参照数字を付すものとする。実施形態は例示であって、添付図面の図に限定を加えるものではない。
【0004】
【
図1A】様々な実施形態に従って、有機スペーサを利用する集積回路の断面図を示す。
【
図1B】様々な実施形態に従って、有機スペーサを利用する集積回路の断面図を示す。
【
図1C】様々な実施形態に従って、有機スペーサを利用する集積回路の断面図を示す。
【0005】
【
図2A】様々な実施形態に従って、有機スペーサを利用する集積回路の追加の断面図を示す。
【
図2B】様々な実施形態に従って、有機スペーサを利用する集積回路の追加の断面図を示す。
【0006】
【
図3】いくつかの実施形態に従って、有機スペーサを設けることに関連する処理の一例を示すフロー図である。
【0007】
【0008】
【
図5】様々な実施形態に従って、集積回路を含むコンピューティングデバイスの一例を概略的に示す。
【発明を実施するための形態】
【0009】
本開示の実施形態は、ICの適用において有機スペーサを利用するシステム、方法、および装置に関する。とりわけ、本開示の実施形態の有機スペーサは、CTEミスマッチ、動的な反り、およびSJRなどの問題に対処するための費用効率が高く効果的な解決策を提供するのに役立つ。ある事例では、ICは、半導体基板と、シリコンダイと、シリコンダイと半導体基板との間に配置されたスペーサとを備え、スペーサは有機化合物を含み、スペーサは、半導体基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられている。
【0010】
以下の説明において、当業者が他の当業者に研究内容を伝えるのに通常使用する用語を用いて、実装例の様々な態様について説明する。しかしながら、本開示の実施形態は、記載される態様のうちのいくつかのみを用いて実施され得ることが当業者には明らかであろう。説明の目的で、例示的な実施形態の深い理解を提供するために特定の数、材料及び構成が記載される。しかしながら、本開示の実施形態は具体的な詳細がなくても実施され得ることが当業者には明らかであろう。他の事例では、周知の複数の機能は、複数の例示的な実装を不明瞭にしないようにするべく、省略され、または簡略化されている。
【0011】
以下の詳細な説明において、この一部を形成する添付図面が参照され、そこで全体を通して同様の数表示は同様の部分を示し、実例の実施形態を通じて示され、本開示の主題が実施され得る。他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、構造上または論理上の変更が行われることがあることが理解されるべきである。したがって、以下の詳細な説明は限定的な意味で解釈されるべきではなく、実施形態の範囲は添付の特許請求の範囲およびそれらの等価物によって定義される。
【0012】
本開示の目的のため、「Aおよび/またはB」という語句は、(A)、(B)、(A)または(B)、または(AおよびB)を意味する。本開示の目的のため、「A、B、および/またはC」という語句は、(A)、(B)、(C)、(AおよびB)、(AおよびC)、(BおよびC)、または(A、B、およびC)を意味する。
【0013】
説明は、上/下、内/外、上方/下方などのような視点に基づく記述を使用する場合がある。このような記述は、ただ説明を容易にするために用いられるものであり、本明細書に記載の実施形態の適用をいかなる特定の方向に限定することも意図していない。
【0014】
説明は「一実施形態において」または「複数の実施形態において」という表現を使用する場合があるが、これらはそれぞれ、同一または異なる実施形態のうちの1つまたは複数を指し得る。さらに、本開示の実施形態に対し使用される、「備える」、「含む」、「有する」等の用語は、同義語である。
【0015】
「結合された」という用語は、その派生語とともに、本明細書で使用され得る。「結合された」は以下のうちの1つまたは複数を意味し得る。「結合された」とは、2つ以上の要素が直接物理的または電気的に接触していることを意味し得る。しかしながら、「結合された」とは、2つ以上の要素が互いに間接的に接触するが、それでもなお互いに協働または相互作用することも意味し得、1つまたは複数の他の要素が、互いに結合されていると言われる要素間で結合または接続されていることも意味し得る。
【0016】
この問題に対処するための従来の解決策の中には、オーバーハングコンポーネントを持ち上げ、ICの構造のバランスをとるためにシリコンスペーサを使用することを含むものがある。従来の解決策の中には、基板の応力を抑制し、SJRを改善するために、ICパッケージの底部に大きなシリコンスペーサを使用するものがある。さらに、従来の解決策の中には、トレースが破壊される可能性を低減しようとするために、基板コアCTEおよびエポキシモールド化合物(EMC)CTEを調整することを必要とするものがある。
【0017】
しかしながら、シリコンスペーサの使用は、実現するのに非常に高価であることが多い。同様に、基板/EMC CTEを調整することは、特殊なEMCおよび基板材料の配合および適用を必要とし、これも同じくコストがかかることが多い。さらに、大きなシリコンスペーサの使用は、典型的には、応力集中の問題を軽減するだけである(排除するものではない)。
【0018】
対照的に、本開示の実施形態は、有機スペーサを使用してこのような問題に対処するための、より費用効率が高く効果的な解決策を提供するのに役立つ。例えば、本開示の有機スペーサは、より効率的なアセンブリ処理フローを有し、従来のシリコンスペーサよりも低コストで製造することができる。さらに、有機スペーサは、バランスのとれたシリコン対EMC比を提供することによって、上述の動的な反りの問題をより効果的に解決することができる。
【0019】
図1Aは、様々な実施形態に従って、有機スペーサ(この例ではEMCブリックスペーサ)を利用するICの断面図を示す。この例では、有機スペーサによって、基板とダイとの間のCTEミスマッチを低減または最小化しながら、IC構造が変化しないままにすることができる。具体的には、
図1Aは、半導体基板105上に配置されたシリコンダイD1、D2、D3、およびD4を備えるシリコンダイ構造100を示し、D1、D2、D3、およびD4は、図示のように互いに積み重ねられている。
図1Aから分かるように、ダイD3およびD4は、積層構造101から外に延び、少なくとも部分的に基板105の領域115にオーバーハングしている。
【0020】
言い換えれば、シリコンダイD1が、基板105とは接触するが、シリコンダイD3およびスペーサ102とは接触しないで配置される、シリコンダイD1-D4のレイアウト構造が提供される。シリコンダイD2は、シリコンダイD1とシリコンダイD3との間に配置されるが、シリコンダイD3は、(領域115において)シリコンダイD2に実質的にオーバーハングし、スペーサ102は、シリコンダイD3およびD4の土台を提供する。従来の解決策では、このようなオーバーハングによって、構造101の状態がややアンバランスになることがあり得た。
【0021】
図1Aに示すように、スペーサ102は、シリコンダイD3と半導体基板105との間に配置され、スペーサは有機化合物を含み、スペーサは、半導体基板105とシリコンダイD3との間の熱膨張係数(CTE)ミスマッチを低減するために設けられている。この例では、スペーサ102は有機化合物EMCを含む。しかしながら、本開示の実施形態と併せて使用されるスペーサは、有機はんだマスク材料などの他の有機化合物から形成されていてもよい。いくつかの実施形態において、有機スペーサは、2つ以上の異なる有機化合物から形成され得る。
【0022】
図1Aにおいて、シリコンダイD1が基板205と接触しているが、シリコンダイD3およびスペーサ102とは接触していないシリコンダイD1-D4のレイアウト構造100を提供することができる。シリコンダイD2は、シリコンダイD1とシリコンダイD3との間に配置されるが、シリコンダイD3は、シリコンダイD2に実質的にオーバーハングし、スペーサ102は、シリコンダイD3およびD4の土台を提供する。
【0023】
図1Aに示すように、スペーサ102は、シリコンダイD3と半導体基板105との間に配置され、上述した応力および反りの問題を低減または最小化し、さらに、オーバーハングしたダイD3およびD4を安定させ、したがって構造100のバランスを取る。実施形態において、スペーサ102は有機化合物を含み、半導体基板105とシリコンダイD3との間の熱膨張係数(CTE)ミスマッチを低減することができる。この例では、スペーサ102は有機化合物EMCを含む。しかしながら、本開示の実施形態と併せて使用されるスペーサは、有機はんだマスク材料などの他の有機化合物から形成されていてもよい。いくつかの実施形態において、有機スペーサは、2つ以上の異なる有機化合物から形成され得る。
【0024】
図1Bおよび1Cは、本開示の実施形態による有機スペーサの使用を示す。
図1Bは、シリコンダイ121が、スペーサ130と接触したフィルム層122を含むレイアウト構造120の一例を示す。同様に、
図1AのシリコンダイD1-D4は、同じくフィルム層を含み得る。
図1Aにおいて、例えば、シリコンダイD3は、スペーサ102と接触したフィルム層110を含む。シリコンダイD4の底面上のフィルム層111は、同じくシリコンダイD3の上面と接触している。
図1Bにおいて、有機スペーサ130は、シリコンダイ121と基板105との間のCTEミスマッチを低減するのに役立ち、したがって、シリコンダイ121のコーナー部におけるコーナー部応力集中および基板トレースクラックを低減するのに役立つ。
【0025】
図1Cは、シリコンダイ構造140の底部にある細長い有機スペーサ145(例えば、EMCブリックスペーサ)の一例を示す。とりわけ、細長い有機スペーサ145は、構造が構造140内の大きなダイサイズを支えるのに役立ち、したがって、動的な反りおよびSJRの問題に対処するのに役立つ。
【0026】
いくつかの実施形態において、有機スペーサを使用して、ICパッケージレイアウト設計サイズを縮小するための解決策を提供するのを助け得る。さらに、本開示の有機スペーサは、EMC対シリコン比の変化によって、ICパッケージレイアウトにおける垂直スペースおよび水平スペースをより上手く利用するのに役立つことができる。例えば、いくつかの事例では、ICレイアウトは、コンポーネント間に水平スペースはないが、垂直方向には未使用スペースを有する場合がある。
【0027】
図2Aおよび2Bは、様々な実施形態に従って、有機スペーサを利用する集積回路の追加の断面図を示す。具体的には、
図2Aは、いくつかの実施形態による、コンポーネント間の水平間隔を増加させるICの一例の断面図を示す。図示されるように、構造200は、基板205とシリコンダイD1との間に配置された有機スペーサ202(この例では、EMCスペーサ)を使用して、シリコンダイD1のレベルを上げてシリコンダイD2にオーバーハングさせ、コンポーネント間の水平間隔を増加し得る。
【0028】
図2Bは、別の実施形態の一例を示す。この例では、レイアウト構造210は、シリコンダイD1の垂直レベルを上げるために基板205とシリコンダイD1との間に配置される第1の有機スペーサ220を含み、第2の有機スペーサ225は、第1のスペーサ220に隣接し、シリコンダイD2の垂直レベルを上げるために基板205とシリコンダイD2との間に配置されている。このようにして、スペーサ220および225により、レイアウト構造210の垂直スペースをより上手く利用でき、シリコンダイD1、D2は、他のコンポーネントと接触することなく、それらに重なることができる。
【0029】
図3は、本開示の様々な実施形態に従って、有機スペーサを提供するための処理300の一例を示すフロー図である。処理300の説明は、
図4A~
図4Cに示された等角図を参照して提供される。
【0030】
図3に示すように、処理300は、310で、ガラスキャリア上に有機スペーサを含むウェハを成形することを含み、有機スペーサは、ターゲットタイプおよびターゲット厚を有する。
図4Aは、このステップの一例を示し、ここでは、ターゲットEMCタイプおよびターゲット厚420を有するウェハ400がガラスキャリア405上に成形される。
図4Bに示すように、成形されたウェハ400は、ガラスキャリア405から分離し、フィルム410上に載せることができる。
【0031】
処理300は、320で、ウェハを切断して、
図4Cに示すようなターゲット厚420を有する1つまたは複数の有機スペーサブリックを提供することをさらに含む。有機スペーサブリックは、特定の回路への適用のための特定のターゲットサイズに(例えば、
図4Cに示すようなグリッドパターンで)切断され得る。したがって、有機スペーサブリックは、ターゲット厚420ならびに任意の適切なターゲット長およびターゲット幅を有するターゲットサイズに切断され得る。1つまたは複数の有機スペーサブリックを、電子デバイスの基板上に配置して、ターゲットタイプに基づいて、電子デバイスの基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減することができる。
【0032】
処理300は、330で、1つまたは複数の有機スペーサブリックを電子デバイスの基板に取り付けて、電子デバイスの基板とシリコンダイとの間にスペーサ層を設けることをさらに含み、シリコンダイは基板上に配置されているか、または配置されることになっている。スペーサブリックは、種々の構成でデバイスの基板に取り付けられ得、その例は
図1A~
図1Cおよび
図2A~
図2Bに示され、上で説明されている。
【0033】
図5は、本明細書に開示される様々な実施形態による、1つまたは複数の有機スペーサを有する集積回路を含み得る例示的なコンピューティングデバイスを概略的に示す。コンピューティングデバイス500は、1つまたは複数のプロセッサ504に結合されたシステム制御ロジック508と、メモリデバイス512と、1つまたは複数の通信インターフェース516と、入出力(I/O)デバイス520とを含む。いくつかの実施形態において、例えば、(例えば、
図1A~
図1Cおよび
図2A~
図2Bに示すような)1つまたは複数の有機スペーサを含む集積回路が、メモリデバイス512に、またはシステム500の別のコンポーネントに含まれ得る。
【0034】
例えば、メモリデバイス512は、回路基板513に結合されたパッケージダイ514を含み得、パッケージダイ514は、半導体基板と、シリコンダイと、シリコンダイと半導体基板との間に配置されたスペーサとを含み、スペーサは有機化合物を含み、スペーサは、半導体基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられている。
【0035】
メモリデバイス512は、(例えば、ダイ上に設けられている)不揮発性コンピュータ記憶チップであり得る。いくつかの実施形態において、メモリデバイス512は、中にメモリデバイス512が配置されたICアセンブリなどのパッケージ、ドライバ回路(例えば、ドライバ)、メモリデバイス512をコンピューティングデバイス500の他のコンポーネントと電気的に結合するための入出力接続などを含む。メモリデバイス512は、コンピューティングデバイス500と取り外し可能にまたは恒久的に結合されるように構成され得る。実施形態において、メモリデバイス512は、例えば、NANDデバイス、例えば、3D SLC、TLC(トリプルレベル/セル)、QLC(クアッドレベル/セル)、またはSLC NANDデバイスなど、を含む。
【0036】
いくつかの実施形態において、メモリデバイス512は、任意の適切な永続的メモリ、例えば、垂直方向にスケーリングする任意のメモリデバイスなど、実施形態から利益を得る、ライトインプレイスバイトアドレス可能不揮発性メモリを含む。いくつかの実施形態において、メモリデバイス512は、メモリセルの電気抵抗を変化させることによってデータを格納する任意の適切なメモリを含み得る。実施形態において、メモリ512は、バイトアドレス可能ライトインプレイス3次元クロスポイントメモリデバイス、または例えば、単一または多レベルの相変化メモリ(PCM)またはスイッチ付き相変化メモリ(PCMS)のような他のバイトアドレス可能ライトインプレイスNVMデバイス、カルコゲナイド相変化材料(例えば、カルコゲナイドガラス)を使用するNVMデバイス、金属酸化物ベース、酸素空孔ベースおよび導電性ブリッジランダムアクセスメモリ(CB-RAM)を含む抵抗メモリ、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ(FeRAM、FRAM(登録商標))、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ(MRAM)、スピントランスファートルク(STT)-MRAM、スピントロニクス磁気接合メモリベースのデバイス、磁気トンネル接合(MTJ)ベースのデバイス、DW(ドメインウォール)およびSOT(スピンオービットトランスファー)ベースのデバイス、サイリスタベースのメモリデバイス、または上記のいずれかの組み合わせ、または他のメモリを含むことができる。
【0037】
通信インターフェース516は、コンピューティングデバイス1200が1つまたは複数のネットワークを介して、および/または任意の他の適切なデバイスと通信するためのインターフェースを提供し得る。通信インターフェース516は、任意の適切なハードウェアおよび/またはファームウェアを含み得る。一実施形態の通信インターフェース516は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、および/または無線モデムを含み得る。無線通信の場合、一実施形態の通信インターフェース516は、1つまたは複数のアンテナを使用して、コンピューティングデバイス500を無線ネットワークと通信可能に結合し得る。
【0038】
一実施形態では、プロセッサ504のうちの少なくとも1つは、システム制御ロジック508の1つまたは複数のコントローラ用のロジックと共にパッケージ化され得る。一実施形態では、プロセッサ504のうちの少なくとも1つは、システム制御ロジック508の1つまたは複数のコントローラ用のロジックと共にパッケージ化されて、システムインパッケージ(SiP)を形成し得る。一実施形態では、プロセッサ504のうちの少なくとも1つは、システム制御ロジック508の1つまたは複数のコントローラ用のロジックと同じダイ上に集積され得る。一実施形態では、プロセッサ504のうちの少なくとも1つは、システム制御ロジック508の1つまたは複数のコントローラ用のロジックと同じダイ上に集積されて、システムオンチップ(SoC)を形成し得る。
【0039】
一実施形態のシステム制御ロジック508は、プロセッサ504のうちの少なくとも1つへの、および/またはシステム制御ロジック508と通信する任意の適切なデバイスまたはコンポーネントへの任意の適切なインターフェースを提供する任意の適切なインターフェースコントローラを含み得る。システム制御ロジック508は、コンピューティングデバイス500の様々なコンポーネントに、および/またはそこからデータを移動し得る。
【0040】
一実施形態のシステム制御ロジック508は、様々なメモリアクセス動作を制御するためにメモリデバイス512へのインターフェースを提供するメモリコントローラ824を含み得る。メモリコントローラ524は、メモリデバイス512のアクセスを制御するように特に構成し得る制御ロジック528を含み得る。
【0041】
様々な実施形態において、I/Oデバイス520は、コンピューティングデバイス500とのユーザ対話を可能にするように設計されたユーザインターフェース、コンピューティングデバイス500との周辺コンポーネント対話を可能にするように設計された周辺コンポーネントインターフェース、および/またはコンピューティングデバイス500に関連する環境条件および/または位置情報を決定するように設計されたセンサを含み得る。様々な実施形態において、ユーザインターフェースは、ディスプレイ、例えば液晶ディスプレイ、タッチスクリーンディスプレイなど、スピーカ、マイクロフォン、画像および/またはビデオを撮影する1つまたは複数のデジタルカメラ、フラッシュライト(例えば、発光ダイオードフラッシュ)、およびキーボードを含むことができるが、これらに限定されない。様々な実施形態において、周辺コンポーネントインターフェースは、不揮発性メモリポート、オーディオジャック、および電源インターフェースを含み得るが、これらに限定されない。様々な実施形態において、センサは、ジャイロセンサ、近接センサ、環境光センサ、および測位ユニットを含み得るが、これらに限定されない。測位ユニットは、追加的/代替的に、通信インターフェース516の一部であるか、またはそれと相互作用して、測位ネットワークのコンポーネント、例えば全地球測位システム(GPS)衛星と通信し得る。
【0042】
様々な実施形態において、コンピューティングデバイス500は、ラップトップコンピューティングデバイス、タブレットコンピューティングデバイス、ネットブック、スマートフォンなどのモバイルコンピューティングデバイス、デスクトップコンピューティングデバイス、ワークステーション、サーバなどであり得るが、これらに限定されない。コンピューティングデバイス500は、より多くのまたはより少ないコンポーネント、および/または異なるアーキテクチャを有し得る。さらなる実装において、コンピューティングデバイス500は、データを処理する任意の他の電子デバイスであり得る。
【0043】
[実施例]様々な実施形態に従って、本開示は、いくつかの実施例を説明する。
【0044】
実施例1は、半導体基板と、シリコンダイと、前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサとを備える装置を含む。
【0045】
実施例2は、前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、実施例1または本明細書の他の実施例の装置を含む。
【0046】
実施例3は、前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、実施例1または本明細書の他の実施例の装置を含む。
【0047】
実施例4は、前記シリコンダイが、第1のシリコンダイであり、前記装置が、前記半導体基板と接触している第2のシリコンダイをさらに備える、実施例1または本明細書の他の実施例の装置を含む。
【0048】
実施例5は、前記第2のシリコンダイが、前記第1のシリコンダイまたは前記EMCスペーサと接触していない、実施例4または本明細書の他の実施例の装置を含む。
【0049】
実施例6は、前記装置が、前記第1のシリコンダイと前記第2のシリコンダイとの間に配置された第3のシリコンダイをさらに備える、実施例4または本明細書の他の実施例の装置を含む。
【0050】
実施例7は、各シリコンダイがフィルム層を含む、実施例4-6のいずれか、または本明細書の他の実施例の装置を含む。
【0051】
実施例8は、前記シリコンダイが第1のシリコンダイであり、前記第1のシリコンダイの第1の面が前記スペーサと接触しており、前記第1のシリコンダイの第2の面が第2のシリコンダイと接触している、実施例1または本明細書の他の実施例の装置を含む。
【0052】
実施例9は、前記第1のシリコンダイが、前記スペーサと接触している前記第1の面上に第1のフィルム層を含み、前記第2のシリコンダイが、前記第1のシリコンダイの前記第2の面と接触している第2のフィルム層を含む、実施例8または本明細書の他の実施例の装置を含む。
【0053】
実施例10は、前記シリコンダイが第1のシリコンダイであり、前記スペーサが第1のスペーサであり、前記装置が、第2のシリコンダイと、前記第1のスペーサに隣接する第2のスペーサであって、前記基板と前記第2のシリコンダイとの間に配置された第2のスペーサとをさらに備える、実施例1または本明細書の他の実施例の装置を含む。
【0054】
実施例11は、ガラスキャリア上に有機スペーサを含むウェハを成形する段階であって、前記有機スペーサはターゲットタイプおよびターゲット厚を有する段階と、前記ターゲット厚を有する1つまたは複数の有機スペーサブリックを提供するために前記ウェハを切断する段階であって、前記1つまたは複数の有機スペーサブリックは、前記ターゲットタイプに基づいて、電子デバイスの基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために前記電子デバイスの前記基板上に配置されることになっている段階とを備える方法を含む。
【0055】
実施例12は、前記1つまたは複数の有機スペーサブリックを前記電子デバイスの前記基板に取り付けて、前記電子デバイスの前記基板と前記シリコンダイとの間にスペーサ層を設ける段階をさらに備え、前記シリコンダイは、前記基板上に配置されているか、または配置されることになっている、実施例11または本明細書の他の実施例の方法を含む。
【0056】
実施例13は、前記有機スペーサが、エポキシモールド化合物(EMC)または有機はんだマスク材料を含むターゲットタイプを有する、実施例11または本明細書の他の実施例の方法を含む。
【0057】
実施例14は、前記ウェハを切断する段階は、ターゲットサイズを有する前記1つまたは複数のスペーサブリックを提供する段階を含み、前記ターゲットサイズは、ターゲット厚、ターゲット長、およびターゲット幅を含む、実施例11または本明細書の他の実施例の方法を含む。
【0058】
実施例15は、前記シリコンダイが第1のシリコンダイであり、前記電子デバイスが、前記基板と接触している第2のシリコンダイをさらに含む、実施例11または本明細書の他の実施例の方法を含む。
【0059】
実施例16は、前記第2のシリコンダイが、前記第1のシリコンダイまたは前記有機スペーサと接触していない、実施例15または本明細書の他の実施例の方法を含む。
【0060】
実施例17は、回路基板と、前記回路基板に結合されたパッケージダイであって、半導体基板と、シリコンダイと、前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサとを含むパッケージダイとを備えるコンピューティングデバイスを含む。
【0061】
実施例18は、前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、実施例17または本明細書の他の実施例のコンピューティングデバイスを含む。
【0062】
実施例19は、前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、実施例17または本明細書の他の実施例のコンピューティングデバイスを含む。
【0063】
実施例20は、前記シリコンダイが、第1のシリコンダイであり、前記パッケージダイが、前記半導体基板と接触している第2のシリコンダイをさらに含む、実施例17または本明細書の他の実施例のコンピューティングデバイスを含む。
【0064】
様々な実施形態は、上述の接続形(および)(例えば、「および」は、「および/または」であってよい)に説明された複数の実施形態の代替的な(または)複数の実施形態を含む、複数の上述の実施形態の任意の適切な組み合わせを含んでよい。さらに、いくつかの実施形態は、実行されると上述の実施形態のいずれかの作用をもたらす命令が格納された、1つまたは複数の製品(例えば、非一時的コンピュータ可読媒体)を含んでもよい。さらに、いくつかの実施形態は、上述の実施形態の様々な動作を実施するための任意の好適な手段を有する、装置またはシステムを含んでもよい。
【0065】
説明された実装の上記の説明は、要約に説明されたものを含み、本開示の複数の実施形態を開示された詳細な形態に限定し、又は、包括的なものとすることを意図するものではない。特定の実装および例が例示の目的のために本明細書に説明される一方で、当業者が認識するように、本開示の範囲内で、様々で均等な変形が可能である。
【0066】
これらの変更は、上記の詳細な説明を踏まえて、本開示の実施形態に対して成されてよい。以下の請求項において使用される用語は、本開示の様々な実施形態を、明細書および請求項において開示される特定の実装に限定すると解釈されるべきではない。むしろ、範囲は、請求項解釈の確立された原則に従って解釈されるべき以下の請求項によって完全に決定されるべきである。
【0067】
[他の可能な項目]特許請求されるのは、
[項目1]
半導体基板と、
シリコンダイと、
前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサと
を備える装置。
[項目2]
前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、項目1に記載の装置。
[項目3]
前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、項目1に記載の装置。
[項目4]
前記シリコンダイが、第1のシリコンダイであり、前記装置が、前記半導体基板と接触している第2のシリコンダイをさらに備える、項目1に記載の装置。
[項目5]
前記第2のシリコンダイが、前記第1のシリコンダイまたは前記EMCスペーサと接触していない、項目4に記載の装置。
[項目6]
前記装置が、前記第1のシリコンダイと前記第2のシリコンダイとの間に配置された第3のシリコンダイをさらに備える、項目4に記載の装置。
[項目7]
各シリコンダイがフィルム層を含む、項目4-6のいずれか一項目に記載の装置。
[項目8]
前記シリコンダイが第1のシリコンダイであり、前記第1のシリコンダイの第1の面が前記スペーサと接触しており、前記第1のシリコンダイの第2の面が第2のシリコンダイと接触している、項目1に記載の装置。
[項目9]
前記第1のシリコンダイが、前記スペーサと接触している前記第1の面上に第1のフィルム層を含み、前記第2のシリコンダイが、前記第1のシリコンダイの前記第2の面と接触している第2のフィルム層を含む、項目8に記載の装置。
[項目10]
前記シリコンダイが第1のシリコンダイであり、前記スペーサが第1のスペーサであり、前記装置が、
第2のシリコンダイと、
前記第1のスペーサに隣接する第2のスペーサであって、前記基板と前記第2のシリコンダイとの間に配置された第2のスペーサと
をさらに備える項目1に記載の装置。
[項目11]
ガラスキャリア上に有機スペーサを含むウェハを成形する段階であって、前記有機スペーサはターゲットタイプおよびターゲット厚を有する段階と、
前記ターゲット厚を有する1つまたは複数の有機スペーサブリックを提供するために前記ウェハを切断する段階であって、前記1つまたは複数の有機スペーサブリックは、前記ターゲットタイプに基づいて、電子デバイスの基板とシリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために前記電子デバイスの前記基板上に配置されることになっている段階と
を備える方法。
[項目12]
前記1つまたは複数の有機スペーサブリックを前記電子デバイスの前記基板に取り付けて、前記電子デバイスの前記基板と前記シリコンダイとの間にスペーサ層を設ける段階をさらに備え、前記シリコンダイは、前記基板上に配置されているか、または配置されることになっている、項目11に記載の方法。
[項目13]
前記有機スペーサが、エポキシモールド化合物(EMC)または有機はんだマスク材料を含むターゲットタイプを有する、項目11に記載の方法。
[項目14]
前記ウェハを切断する段階は、ターゲットサイズを有する前記1つまたは複数のスペーサブリックを提供する段階を含み、前記ターゲットサイズは、ターゲット厚、ターゲット長、およびターゲット幅を含む、項目11に記載の方法。
[項目15]
前記シリコンダイが第1のシリコンダイであり、前記電子デバイスが、前記基板と接触している第2のシリコンダイをさらに含む、項目11に記載の方法。
[項目16]
前記第2のシリコンダイが、前記第1のシリコンダイまたは前記有機スペーサと接触していない、項目15に記載の方法。
[項目17]
回路基板と、
前記回路基板に結合されたパッケージダイであって、
半導体基板と、
シリコンダイと、
前記シリコンダイと前記半導体基板との間に配置されたスペーサであって、前記スペーサは有機化合物を含み、前記スペーサは、前記半導体基板と前記シリコンダイとの間の熱膨張係数(CTE)ミスマッチを低減するために設けられた、スペーサとを含むパッケージダイと
を備えるコンピューティングデバイス。
[項目18]
前記有機化合物がエポキシモールド化合物(EMC)または有機はんだマスク材料を含む、項目17に記載のコンピューティングデバイス。
[項目19]
前記シリコンダイがフィルム層を含み、前記フィルム層が前記スペーサと接触している、項目17に記載のコンピューティングデバイス。
[項目20]
前記シリコンダイが、第1のシリコンダイであり、前記パッケージダイが、前記半導体基板と接触している第2のシリコンダイをさらに含む、項目17に記載のコンピューティングデバイス。
【国際調査報告】