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特表2023-546926トレンチ付きゲートを含むパワー半導体デバイス及びそのようなデバイスを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-08
(54)【発明の名称】トレンチ付きゲートを含むパワー半導体デバイス及びそのようなデバイスを形成する方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20231031BHJP
H01L 21/336 20060101ALI20231031BHJP
H01L 29/739 20060101ALI20231031BHJP
H01L 29/12 20060101ALI20231031BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653A
H01L29/78 652J
H01L29/78 658F
H01L29/78 655A
H01L29/78 652T
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023524356
(86)(22)【出願日】2021-10-20
(85)【翻訳文提出日】2023-05-30
(86)【国際出願番号】 US2021055766
(87)【国際公開番号】W WO2022093588
(87)【国際公開日】2022-05-05
(31)【優先権主張番号】17/080,956
(32)【優先日】2020-10-27
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】リヒテンヴァルナ―、ダニエル
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(72)【発明者】
【氏名】イスラム、ネーム
(72)【発明者】
【氏名】キム、ウンスン
(72)【発明者】
【氏名】マッケイン、マット エヌ．
(72)【発明者】
【氏名】マクファーソン、ジョー
(57)【要約】
半導体デバイス及びデバイスを形成する方法が提供される。半導体デバイスは、半導体層構造であって、その上表面内にトレンチを備える、半導体層構造と、トレンチの下部分内の誘電体層と、トレンチ内で且つ半導体層構造に対向する誘電体層上のゲート電極とを含む。トレンチは丸みのある上角部及び丸みのある下角部を含むことができる。誘電体層の上部表面の中央部分は湾曲することができ、誘電体層はトレンチの対向する側壁上にあることができる。誘電体層は、トレンチの下部表面上で且つトレンチの側壁の下部分上の下部誘電体層と、トレンチの側壁の上部分上で且つ下部誘電体層上のゲート誘電体層とを含むことができる。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、半導体層構造であって、前記半導体層構造の上表面内にトレンチを備え、前記トレンチは丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、
前記トレンチの下部分内の誘電体層であって、前記誘電体層の上部表面の中央部分は湾曲し、前記誘電体層は前記トレンチの対向する側壁上にある、誘電体層と、
前記トレンチ内で且つ前記半導体層構造に対向する前記誘電体層上のゲート電極と
を備える、半導体デバイス。
【請求項2】
前記誘電体層は、前記トレンチの下部表面上で且つ前記トレンチの前記側壁の下部分上の下部誘電体層と、
前記トレンチの前記側壁の上部分上で且つ前記下部誘電体層上のゲート誘電体層であって、湾曲する前記誘電体層の前記上部表面の前記中央部分は前記ゲート誘電体層の上部表面の中央部分である、ゲート誘電体層とを備える、請求項１に記載の半導体デバイス。
【請求項3】
前記ゲート誘電体層の下表面の中央部分は湾曲する、請求項１又は２に記載の半導体デバイス。
【請求項4】
湾曲する前記ゲート誘電体層の前記下表面の前記中央部分は、前記トレンチの幅及び深さの小さい方の０．２５倍と、前記トレンチの前記幅及び前記深さの大きい方の３倍との間の曲率半径を有する、請求項３に記載の半導体デバイス。
【請求項5】
前記ゲート誘電体層は、前記下部誘電体層と異なる材料を含む、請求項２に記載の半導体デバイス。
【請求項6】
前記下部誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加剤を含む、請求項２に記載の半導体デバイス。
【請求項7】
前記ゲート誘電体層は、前記下部誘電体層の前記添加剤と異なる不純物を含む、請求項６に記載の半導体デバイス。
【請求項8】
前記下部誘電体層と前記ゲート誘電体層との間にバリア層をさらに備える、請求項２に記載の半導体デバイス。
【請求項9】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記バリア層の一番上の端は、前記ウェルの下部表面に比べて前記トレンチの前記下部表面に近い、請求項８に記載の半導体デバイス。
【請求項10】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項８に記載の半導体デバイス。
【請求項11】
前記ゲート誘電体層は、前記下部誘電体層上の第１の部分及び前記トレンチの前記側壁上の第２の部分を備え、前記下部誘電体層の中央部分は、前記トレンチの深さ方向に第１の厚さを有し、前記ゲート誘電体層の前記第１の部分は、前記トレンチの前記深さ方向に第２の厚さを有し、前記ゲート誘電体層の前記第２の部分は、前記トレンチの幅方向に第３の厚さを有し、前記第１の厚さと前記第２の厚さの合計は前記第３の厚さより大きい、請求項２に記載の半導体デバイス。
【請求項12】
前記第１の厚さは、２ナノメートル～９０ナノメートルの範囲内にある、請求項１１に記載の半導体デバイス。
【請求項13】
前記第３の厚さは、１０ナノメートル～９０ナノメートルの範囲内にある、請求項１１又は１２に記載の半導体デバイス。
【請求項14】
前記トレンチの深さは、前記第１の厚さと前記第２の厚さの前記合計の少なくとも１．５倍である、請求項１１から１３までのいずれか一項に記載の半導体デバイス。
【請求項15】
前記第２の厚さは、前記第３の厚さの１０％以内である、請求項１１から１４までのいずれか一項に記載の半導体デバイス。
【請求項16】
前記第１の厚さと前記第２の厚さの前記合計は、前記第３の厚さより大きい、請求項１１から１５までのいずれか一項に記載の半導体デバイス。
【請求項17】
前記下部誘電体層は、リフロー済み誘電体層である、請求項２に記載の半導体デバイス。
【請求項18】
前記下部誘電体層は、スピンオンガラス材料を含む、請求項２に記載の半導体デバイス。
【請求項19】
湾曲する前記誘電体層の前記上部表面の前記中央部分は、前記トレンチの幅及び深さの小さい方の０．２５倍と、前記トレンチの前記幅及び前記深さの大きい方の３倍との間の曲率半径を有する、請求項１から１８までのいずれか一項に記載の半導体デバイス。
【請求項20】
前記半導体層構造は４Ｈ－炭化ケイ素を含み、前記半導体層構造の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項１から１９までのいずれか一項に記載の半導体デバイス。
【請求項21】
前記半導体層構造は炭化ケイ素又はケイ素を含み、前記誘電体層は酸化ケイ素を含む、請求項１から２０までのいずれか一項に記載の半導体デバイス。
【請求項22】
前記誘電体層はリフロー済み誘電体層であり、前記リフロー済み誘電体層は、前記トレンチの前記側壁上の部分を備え、前記リフロー済み誘電体層の前記部分の厚さは、前記トレンチの深さと共に増加する、請求項１に記載の半導体デバイス。
【請求項23】
前記誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加剤を含む、請求項２２に記載の半導体デバイス。
【請求項24】
前記トレンチの下部表面の中央部分は湾曲する、請求項１から２３までのいずれか一項に記載の半導体デバイス。
【請求項25】
前記丸みのある上角部及び前記丸みのある下角部のそれぞれは、０．０１ミクロンから０．５ミクロンまでの範囲内の曲率半径を有する、請求項１から２４までのいずれか一項に記載の半導体デバイス。
【請求項26】
前記トレンチの開口は第１の幅を有し、前記トレンチの下部表面は、前記第１の幅より狭い第２の幅を有する、請求項１から２５までのいずれか一項に記載の半導体デバイス。
【請求項27】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記トレンチは前記ウェルを通して延在し、前記ドリフト層は前記トレンチの下部表面を画定する、請求項１から２６までのいずれか一項に記載の半導体デバイス。
【請求項28】
前記半導体層構造は、前記第２の導電型を有し、前記ドリフト層内にあるシールド領域をさらに備える、請求項２７に記載の半導体デバイス。
【請求項29】
前記半導体層構造は、前記ソース領域に電気接続され、前記トレンチから離間するソース接点をさらに備える、請求項２７に記載の半導体デバイス。
【請求項30】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）又は絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ」）である、請求項１から２９までのいずれか一項に記載の半導体デバイス。
【請求項31】
半導体デバイスであって、半導体層構造であって、前記半導体層構造の上表面内にトレンチを備え、前記トレンチは丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、
前記トレンチの下部分内の下部誘電体層と、
前記トレンチの側壁上で且つ前記下部誘電体層上のゲート誘電体層と、
前記トレンチ内で且つ前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極とを備え、
前記下部誘電体層は、第１の濃度の添加剤を含み、前記ゲート誘電体層は、前記第１の濃度より低い第２の濃度の前記添加剤を有する、半導体デバイス。
【請求項32】
前記添加剤は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項３１に記載の半導体デバイス。
【請求項33】
前記ゲート誘電体層は、前記下部誘電体層の前記添加剤と異なる不純物を含む、請求項３１から３３までのいずれか一項に記載の半導体デバイス。
【請求項34】
前記ゲート誘電体層は、前記下部誘電体層と異なる材料を含む、請求項３１から３３までのいずれか一項に記載の半導体デバイス。
【請求項35】
前記下部誘電体層と前記ゲート誘電体層との間にバリア層をさらに備える、請求項３１に記載の半導体デバイス。
【請求項36】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記バリア層の一番上の端は、前記ウェルの下部表面に比べて前記トレンチの下部表面に近い、請求項３５に記載の半導体デバイス。
【請求項37】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項３５に記載の半導体デバイス。
【請求項38】
前記ゲート誘電体層は、前記下部誘電体層上の第１の部分及び前記トレンチの前記側壁上の第２の部分を備え、前記下部誘電体層の中央部分は、前記トレンチの深さ方向に第１の厚さを有し、前記ゲート誘電体層の前記第１の部分は、前記トレンチの前記深さ方向に第２の厚さを有し、前記ゲート誘電体層の前記第２の部分は、前記トレンチの幅方向に第３の厚さを有し、前記第１の厚さと前記第２の厚さの合計は前記第３の厚さより大きい、請求項３１に記載の半導体デバイス。
【請求項39】
前記第１の厚さは、２ナノメートル～９０ナノメートルの範囲内にある、請求項３８に記載の半導体デバイス。
【請求項40】
前記第３の厚さは、１０ナノメートル～９０ナノメートルの範囲内にある、請求項３８又は３９に記載の半導体デバイス。
【請求項41】
前記トレンチの深さは、前記第１の厚さと前記第２の厚さの前記合計の少なくとも１．５倍である、請求項３８から４０までのいずれか一項に記載の半導体デバイス。
【請求項42】
前記第２の厚さは、前記第３の厚さの１０％以内である、請求項３８から４１までのいずれか一項に記載の半導体デバイス。
【請求項43】
前記下部誘電体層はリフロー済み誘電体層であり、前記リフロー済み誘電体層は、前記トレンチの下部表面上に前記トレンチの深さ方向に第１の厚さ及び前記トレンチの前記側壁上に前記トレンチの幅方向に第２の厚さを有し、前記第１の厚さは前記第２の厚さより厚い、請求項３１に記載の半導体デバイス。
【請求項44】
前記下部誘電体層はリフロー済み誘電体層であり、前記リフロー済み誘電体層は、前記トレンチの前記側壁上の部分を備え、前記トレンチの幅方向における前記リフロー済み誘電体層の前記部分の厚さは、前記トレンチの深さと共に増加する、請求項３１から４３までのいずれか一項に記載の半導体デバイス。
【請求項45】
前記半導体層構造は（０００１）４Ｈ－炭化ケイ素を含み、前記半導体層構造の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項３１に記載の半導体デバイス。
【請求項46】
前記半導体層構造は炭化ケイ素を含み、前記下部誘電体層は酸化ケイ素を含む、請求項３１から４５までのいずれか一項に記載の半導体デバイス。
【請求項47】
前記下部誘電体層は、スピンオンガラス材料を含む、請求項３１から４６までのいずれか一項に記載の半導体デバイス。
【請求項48】
前記トレンチの開口は第１の幅を有し、前記トレンチの下部表面は、前記第１の幅より狭い第２の幅を有する、請求項３１から４７までのいずれか一項に記載の半導体デバイス。
【請求項49】
前記ゲート誘電体層は、前記トレンチの前記側壁の上部分に接触する、請求項３１から４８までのいずれか一項に記載の半導体デバイス。
【請求項50】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記トレンチは前記ウェルを通して延在し、前記ドリフト層は前記トレンチの下部表面を画定する、請求項３１に記載の半導体デバイス。
【請求項51】
前記半導体層構造は、前記第２の導電型を有し、前記ドリフト層内にあるシールド領域をさらに備える、請求項５０に記載の半導体デバイス。
【請求項52】
前記半導体層構造は、前記ソース領域に電気接続され、前記トレンチから離間するソース接点をさらに備える、請求項５０に記載の半導体デバイス。
【請求項53】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）又は絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ」）である、請求項３１に記載の半導体デバイス。
【請求項54】
前記ゲート誘電体層の上部表面の中央部分は湾曲する、請求項３１に記載の半導体デバイス。
【請求項55】
前記トレンチの下部表面の中央部分は湾曲する、請求項３１に記載の半導体デバイス。
【請求項56】
前記丸みのある上角部及び前記丸みのある下角部のそれぞれは、０．０１ミクロン～０．５ミクロンの範囲内の曲率半径を有する、請求項３１に記載の半導体デバイス。
【請求項57】
半導体デバイスであって、半導体層構造であって、前記半導体層構造の上表面内にトレンチを備え、前記トレンチは丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、
前記トレンチの下部分内の下部誘電体層と、
前記トレンチの側壁上で且つ前記下部誘電体層上のゲート誘電体層であって、前記下部誘電体層と異なる材料を含む、ゲート誘電体層と、
前記トレンチ内で且つ前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極とを備える、半導体デバイス。
【請求項58】
前記下部誘電体層は、スピンオンガラス層を備える、請求項５７に記載の半導体デバイス。
【請求項59】
前記下部誘電体層は、第１の濃度の添加剤を含み、前記ゲート誘電体層は、前記第１の濃度より低い第２の濃度の前記添加剤を有する、請求項５７に記載の半導体デバイス。
【請求項60】
前記添加剤は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項５９に記載の半導体デバイス。
【請求項61】
前記ゲート誘電体層は、前記下部誘電体層の前記添加剤を含む、請求項５９に記載の半導体デバイス。
【請求項62】
前記ゲート誘電体層は、前記下部誘電体層の前記添加剤と異なる不純物を含む、請求項５９に記載の半導体デバイス。
【請求項63】
前記下部誘電体層と前記ゲート誘電体層との間にバリア層をさらに備える、請求項５７に記載の半導体デバイス。
【請求項64】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記バリア層の一番上の端は、前記ウェルの下部表面に比べて前記トレンチの下部表面に近い、請求項６３に記載の半導体デバイス。
【請求項65】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項６３に記載の半導体デバイス。
【請求項66】
前記ゲート誘電体層は、前記下部誘電体層上の第１の部分及び前記トレンチの前記側壁上の第２の部分を備え、前記下部誘電体層の中央部分は、前記トレンチの深さ方向に第１の厚さを有し、前記ゲート誘電体層の前記第１の部分は、前記トレンチの前記深さ方向に第２の厚さを有し、前記ゲート誘電体層の前記第２の部分は、前記トレンチの幅方向に第３の厚さを有し、前記第１の厚さと前記第２の厚さの合計は前記第３の厚さより大きい、請求項５７から６５までのいずれか一項に記載の半導体デバイス。
【請求項67】
前記第１の厚さは、２ナノメートル～９０ナノメートルの範囲内にある、請求項６６に記載の半導体デバイス。
【請求項68】
前記第３の厚さは、１０ナノメートル～９０ナノメートルの範囲内にある、請求項６６に記載の半導体デバイス。
【請求項69】
前記トレンチの深さは、前記第１の厚さと前記第２の厚さの前記合計の少なくとも１．５倍である、請求項６６に記載の半導体デバイス。
【請求項70】
前記第２の厚さは、前記第３の厚さの１０％以内である、請求項６６に記載の半導体デバイス。
【請求項71】
前記半導体層構造は４Ｈ－炭化ケイ素を含み、前記半導体層構造の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項５７から７０までのいずれか一項に記載の半導体デバイス。
【請求項72】
前記トレンチの開口は第１の幅を有し、前記トレンチの下部表面は、前記第１の幅より狭い第２の幅を有する、請求項５７から７１までのいずれか一項に記載の半導体デバイス。
【請求項73】
前記ゲート誘電体層は、前記トレンチの前記側壁の上部分に接触する、請求項５７から７２までのいずれか一項に記載の半導体デバイス。
【請求項74】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備え、前記トレンチは前記ウェルを通して延在し、前記ドリフト層は前記トレンチの下部表面を画定する、請求項５７から７３までのいずれか一項に記載の半導体デバイス。
【請求項75】
前記半導体層構造は、前記第２の導電型を有し、前記ドリフト層内にあるシールド領域をさらに備える、請求項７４に記載の半導体デバイス。
【請求項76】
前記半導体層構造は、前記ソース領域に電気接続され、前記トレンチから離間するソース接点をさらに備える、請求項７４に記載の半導体デバイス。
【請求項77】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）又は絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ」）である、請求項５７に記載の半導体デバイス。
【請求項78】
前記下部誘電体層の上部表面の中央部分は湾曲する、請求項５７から７７までのいずれか一項に記載の半導体デバイス。
【請求項79】
前記トレンチの下部表面の中央部分は湾曲する、請求項５７から７８までのいずれか一項に記載の半導体デバイス。
【請求項80】
前記丸みのある上角部及び前記丸みのある下角部のそれぞれは、０．０１ミクロン～０．５ミクロンの範囲内の曲率半径を有する、請求項５７から７９までのいずれか一項に記載の半導体デバイス。
【請求項81】
半導体デバイスであって、半導体層構造であって、前記半導体層構造の上表面内にトレンチを備え、前記トレンチは丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、
前記トレンチの下部分内の下部誘電体層と、
前記トレンチの側壁上で且つ前記下部誘電体層上のゲート誘電体層と、
前記下部誘電体層と前記ゲート誘電体層との間のバリア層と、
前記トレンチ内で且つ前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極とを備える、半導体デバイス。
【請求項82】
前記バリア層は、前記下部誘電体層と異なる材料を含む、請求項８１に記載の半導体デバイス。
【請求項83】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項８１に記載の半導体デバイス。
【請求項84】
前記半導体層構造は炭化ケイ素を含み、前記下部誘電体層は酸化ケイ素を含む、請求項８３に記載の半導体デバイス。
【請求項85】
前記下部誘電体層は添加剤を含み、前記添加剤は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項８１から８４までのいずれか一項に記載の半導体デバイス。
【請求項86】
前記バリア層は、前記ゲート誘電体層と異なる材料を含む、請求項８１から８４までのいずれか一項に記載の半導体デバイス。
【請求項87】
前記丸みのある上角部及び前記丸みのある下角部のそれぞれは、０．０１ミクロン～０．５ミクロンの範囲内の曲率半径を有する、請求項８１から８４までのいずれか一項に記載の半導体デバイス。
【請求項88】
半導体デバイスを形成する方法であって、半導体基板内にトレンチを形成すること、
前記トレンチ内に下部誘電体層を形成することであって、予備下部誘電体層を形成しアニールすること、及び、アニール中に予備下部誘電体層リフロー処理することを含む、形成すること、並びに、
前記下部誘電体層上で前記トレンチ内にゲート電極を形成すること
を含む、方法。
【請求項89】
前記予備下部誘電体層をアニールすることは、少なくとも前記予備下部誘電体層のガラス転移温度のあたりの温度で実施される、請求項８８に記載の方法。
【請求項90】
前記予備下部誘電体層は、同時に形成されアニールされる、請求項８８又は８９に記載の方法。
【請求項91】
前記予備下部誘電体層を形成しアニールすることは、前記半導体基板を酸化させることを含む、請求項８８又は８９に記載の方法。
【請求項92】
前記半導体基板を酸化させることは、酸化剤としてＯ２、Ｏ３、及び／若しくはＮＯを使用して熱酸化を実施すること、又は、酸化剤としてＮ２Ｏを使用してプラズマ酸化を実施することを含む、請求項９１に記載の方法。
【請求項93】
前記半導体基板を酸化させることは、網目修飾体を含む環境内で実施され、前記網目修飾体は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項９１に記載の方法。
【請求項94】
前記予備下部誘電体層は前記網目修飾体を含む、請求項９３に記載の方法。
【請求項95】
前記予備下部誘電体層は、前記予備下部誘電体層の４質量％未満の量の前記網目修飾体を含む、請求項９３に記載の方法。
【請求項96】
前記予備下部誘電体層を形成することは、スピンオンガラス層を形成することを含み、前記予備下部誘電体層をアニールすることは、スピンオンガラス層を形成した後に実施される、請求項８８又は８９に記載の方法。
【請求項97】
前記スピンオンガラス層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項９６に記載の方法。
【請求項98】
前記スピンオンガラス層は、非ドープ酸化ケイ素層を備える、請求項９６に記載の方法。
【請求項99】
前記予備下部誘電体層を形成することは、前記予備下部誘電体層を堆積させることを含む、請求項８８又は８９に記載の方法。
【請求項100】
前記予備下部誘電体層を堆積させた後で且つ前記予備下部誘電体層をアニールする前に、前記予備下部誘電体層を平坦化することをさらに含む、請求項９９に記載の方法。
【請求項101】
前記ゲート電極を形成する前に、前記下部誘電体層上にバリア層を形成することをさらに含み、前記バリア層は、前記下部誘電体層と異なる第１の材料を含む、請求項８８又は８９に記載の方法。
【請求項102】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項１０１に記載の方法。
【請求項103】
前記ゲート電極は、前記バリア層の上表面に接触する、請求項１０１に記載の方法。
【請求項104】
前記ゲート電極を形成する前に、前記バリア層上にゲート誘電体層を形成することをさらに含み、前記ゲート誘電体層は、前記バリア層と異なる第２の材料を含む、請求項１０１に記載の方法。
【請求項105】
前記ゲート電極を形成する前に、前記下部誘電体層上にゲート誘電体層を形成することをさらに含み、前記ゲート誘電体層は、前記下部誘電体層と異なる材料を含む、請求項８８又は８９に記載の方法。
【請求項106】
前記ゲート電極は、前記下部誘電体層の上表面に接触する、請求項８８又は８９に記載の方法。
【請求項107】
前記半導体基板内に半導体層構造を形成することをさらに含み、前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備える、請求項８８又は８９に記載の方法。
【請求項108】
前記半導体層構造内にあり、前記トレンチから離間するソース・トレンチを形成すること、及び、前記ソース・トレンチ内にソース接点を形成することをさらに含む、請求項１０７に記載の方法。
【請求項109】
前記ソース・トレンチの下の前記ドリフト層内に第１のシールド領域を形成することをさらに含む、請求項１０８に記載の方法。
【請求項110】
前記トレンチ内に薄誘電体層を形成すること、及び、前記薄誘電体層を形成した後に、不純物元素を前記ドリフト層の一部分内に注入することによって、前記トレンチの下の前記ドリフト層内にシールド領域を形成することをさらに含み、
前記下部誘電体層は、前記シールド領域が形成された後に形成される、請求項１０７に記載の方法。
【請求項111】
前記薄誘電体層を形成することは、前記半導体基板を酸化させること、又は、スピンオンガラス層を形成することを含む、請求項１１０に記載の方法。
【請求項112】
前記予備下部誘電体層は酸化ケイ素を含み、前記予備下部誘電体層をアニールすることは、少なくとも約１４７５℃の温度で実施される、請求項８８又は８９に記載の方法。
【請求項113】
前記半導体基板は炭化ケイ素を含む、請求項８８又は８９に記載の方法。
【請求項114】
前記半導体基板は４Ｈ－炭化ケイ素を含み、前記半導体基板の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項８８又は８９に記載の方法。
【請求項115】
前記下部誘電体層を形成することは、前記半導体基板の上表面が露出するまで、前記予備下部誘電体層の上部分をエッチングすることをさらに含む、請求項８８又は８９に記載の方法。
【請求項116】
前記下部誘電体層を形成することは、前記予備下部誘電体層を平坦化することをさらに含む、請求項８８又は８９に記載の方法。
【請求項117】
半導体デバイスを形成する方法であって、半導体基板内にトレンチを形成すること、
前記トレンチ内に下部誘電体層を形成することであって、予備下部誘電体層を形成しアニールすることを含み、前記予備下部誘電体層は、少なくとも前記予備下部誘電体層のガラス転移温度のあたりの温度でアニールされる、形成すること、及び、
前記下部誘電体層上で前記トレンチ内にゲート電極を形成すること
を含む、方法。
【請求項118】
前記予備下部誘電体層は、同時に形成されアニールされる、請求項１１７に記載の方法。
【請求項119】
前記予備下部誘電体層を形成しアニールすることは、前記半導体基板を酸化させることを含む、請求項１１８に記載の方法。
【請求項120】
前記半導体基板を酸化させることは、酸化剤としてＯ２、Ｏ３、及び／若しくはＮＯを使用して熱酸化を実施すること、又は、酸化剤としてＮ２Ｏを使用してプラズマ酸化を実施することを含む、請求項１１９に記載の方法。
【請求項121】
前記半導体基板を酸化させることは、網目修飾体を含む環境内で実施され、前記網目修飾体は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項１１９に記載の方法。
【請求項122】
前記予備下部誘電体層は前記網目修飾体を含む、請求項１２１に記載の方法。
【請求項123】
前記予備下部誘電体層は、前記予備下部誘電体層の４質量％未満の量の前記網目修飾体を含む、請求項１２１に記載の方法。
【請求項124】
前記予備下部誘電体層を形成することは、スピンオンガラス層を形成することを含み、前記予備下部誘電体層をアニールすることは、前記スピンオンガラス層を形成した後に実施される、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項125】
前記スピンオンガラス層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項１２４に記載の方法。
【請求項126】
前記スピンオンガラス層は、非ドープ酸化ケイ素層を備える、請求項１２４に記載の方法。
【請求項127】
前記予備下部誘電体層を形成することは、前記予備下部誘電体層を堆積させることを含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項128】
前記予備下部誘電体層を堆積させた後で且つ前記予備下部誘電体層をアニールする前に、前記予備下部誘電体層を平坦化することをさらに含む、請求項１２７に記載の方法。
【請求項129】
前記ゲート電極を形成する前に、前記下部誘電体層上にバリア層を形成することをさらに含み、前記バリア層は、前記下部誘電体層と異なる第１の材料を含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項130】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項１２９に記載の方法。
【請求項131】
前記ゲート電極は、前記バリア層の上表面に接触する、請求項１２９に記載の方法。
【請求項132】
前記ゲート電極を形成する前に、前記バリア層上にゲート誘電体層を形成することをさらに含み、前記ゲート誘電体層は、前記バリア層と異なる第２の材料を含む、請求項１２９に記載の方法。
【請求項133】
前記ゲート電極を形成する前に、前記下部誘電体層上にゲート誘電体層を形成することをさらに含み、前記ゲート誘電体層は、前記下部誘電体層と異なる材料を含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項134】
前記ゲート電極は、前記下部誘電体層の上表面に接触する、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項135】
前記半導体基板内に半導体層構造を形成することをさらに含み、前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を備える、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項136】
前記半導体層構造内にあり、前記トレンチから離間するソース・トレンチを形成すること、及び、前記ソース・トレンチ内にソース接点を形成することをさらに含む、請求項１３５に記載の方法。
【請求項137】
前記ソース・トレンチの下の前記ドリフト層内にシールド領域を形成することをさらに含む、請求項１３６に記載の方法。
【請求項138】
前記トレンチ内に薄誘電体層を形成すること、及び、前記薄誘電体層を形成した後に、不純物元素を前記ドリフト層の一部分内に注入することによって、前記トレンチの下の前記ドリフト層内にシールド領域を形成することをさらに含み、
前記下部誘電体層は、前記シールド領域が形成された後に形成される、請求項１３５に記載の方法。
【請求項139】
前記薄誘電体層を形成することは、前記半導体基板を酸化させること、又は、スピンオンガラス層を形成することを含む、請求項１３８に記載の方法。
【請求項140】
前記予備下部誘電体層は酸化ケイ素を含み、前記予備下部誘電体層をアニールすることは、少なくとも約１４７５℃の温度で実施される、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項141】
前記半導体基板は炭化ケイ素を含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項142】
前記半導体基板は４Ｈ－炭化ケイ素を含み、前記半導体層構造の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項143】
前記下部誘電体層を形成することは、前記半導体基板の上表面が露出するまで、前記予備下部誘電体層の上部分をエッチングすることをさらに含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項144】
前記下部誘電体層を形成することは、前記予備下部誘電体層を平坦化することをさらに含む、請求項１１７から１２３までのいずれか一項に記載の方法。
【請求項145】
半導体デバイスを形成する方法であって、半導体基板内にトレンチを形成すること、
前記トレンチ内に下部誘電体層を形成することであって、前記下部誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、形成すること、
前記下部誘電体層上にゲート誘電体層を形成することであって、前記ゲート誘電体層は、前記トレンチの側壁の上部分に接触し、前記下部誘電体層と異なる第１の材料を含む、形成すること、及びその後、
前記下部誘電体層上で前記トレンチ内にゲート電極を形成すること
を含む、方法。
【請求項146】
前記ゲート誘電体層を形成する前に、前記下部誘電体層上にバリア層を形成することをさらに含み、前記バリア層は、前記下部誘電体層と異なる第２の材料を含む、請求項１４５に記載の方法。
【請求項147】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項１４６に記載の方法。
【請求項148】
前記半導体基板は炭化ケイ素を含み、前記下部誘電体層は酸化ケイ素を含む、請求項１４５から１４７までのいずれか一項に記載の方法。
【請求項149】
前記半導体基板は４Ｈ－炭化ケイ素を含み、前記半導体基板の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項１４５から１４７までのいずれか一項に記載の方法。
【請求項150】
半導体デバイスを形成する方法であって、半導体基板内にトレンチを形成すること、
前記トレンチ内に下部誘電体層を形成することであって、スピンオンガラス層を形成すること、及びその後、酸化プロセスを実施することを含む、形成すること、
前記下部誘電体層上にゲート誘電体層を形成することであって、前記ゲート誘電体層は前記下部誘電体層と異なる第１の材料を含む、形成すること、並びにその後、
前記下部誘電体層上で前記トレンチ内にゲート電極を形成すること
を含む、方法。
【請求項151】
前記スピンオンガラス層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む、請求項１５０に記載の方法。
【請求項152】
前記スピンオンガラス層は、非ドープ酸化ケイ素層を備える、請求項１５０に記載の方法。
【請求項153】
前記ゲート誘電体層を形成する前に、前記下部誘電体層上にバリア層を形成することをさらに含み、前記バリア層は、前記下部誘電体層と異なる第２の材料を含む、請求項１５０から１５２までのいずれか一項に記載の方法。
【請求項154】
前記バリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備える、請求項１５３に記載の方法。
【請求項155】
前記半導体基板は炭化ケイ素を含む、請求項１５０から１５２までのいずれか一項に記載の方法。
【請求項156】
前記半導体基板は４Ｈ－炭化ケイ素を含み、前記半導体基板の上部表面は、前記４Ｈ－炭化ケイ素の前記（０００１）面を備える、請求項１５０から１５２までのいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２０年１０月２７日に出願された米国特許出願第１７／０８０，９５６号に対して優先権を主張し、その全体の内容は、その全体が記載されているかのように参照により本明細書に組み込まれる。
【0002】
本発明は、半導体デバイスに関し、より詳細には、トレンチ付きゲートを含むパワー半導体デバイスに関する。
【背景技術】
【0003】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）は、スイッチング・デバイスとして使用され得る、よく知られている型の半導体トランジスタである。ＭＩＳＦＥＴは、ゲート、ドレイン、及びソース端子、並びに半導体本体を有する３端子デバイスである。ソース領域及びドレイン領域は、チャネル領域によって分離される半導体本体内に形成され、ゲート電極（ゲート端子として働く、又は、ゲート端子に電気接続され得る）は、「ゲート誘電体層（ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）」と呼ばれる薄い絶縁層によってチャネル領域から分離される。ＭＩＳＦＥＴは、バイアス電圧をゲート電極に印加することによってオン又はオフすることができる。ＭＩＳＦＥＴがオンする（すなわち、ＭＩＳＦＥＴがその「オン状態（ｏｎ－ｓｔａｔｅ）」になる）と、電流が、ソース領域とドレイン領域との間でＭＩＳＦＥＴのチャネル領域を通って伝導される。バイアス電圧が、ゲート電極から取り除かれる（又は、閾値レベルより小さく減少する）と、電流は、チャネル領域を通って伝導するのを停止する。例によれば、ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域並びにｐ型チャネルを有する。
【0004】
ほとんどの場合、パワーＭＩＳＦＥＴのゲート電極をチャネル領域から分離するゲート誘電体層は、薄い酸化物層（例えば、酸化ケイ素層）として実装される。酸化物ゲート誘電体層を有するＭＩＳＦＥＴは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）と呼ばれる。酸化物系ゲート誘電体層は、それらの優れた特性によってほとんど常に使用されるため、本明細書の議論は、ＭＩＳＦＥＴに対向するものとしてＭＯＳＦＥＴに的を絞ることになるが、本明細書で説明される本発明の実施例による技法が、酸化物以外の材料で形成されるゲート誘電体層を有するデバイスに同等に適用可能であることが認識されるであろう。
【0005】
ＭＯＳＦＥＴのゲート電極は、ゲート誘電体層によってチャネル領域から絶縁されるため、ＭＯＳＦＥＴをそのオン状態に維持するか又はＭＯＳＦＥＴをそのオン状態とそのオフ状態との間でスイッチングするために、最小ゲート電流が必要とされる。ゲート電流は、スイッチング中に小さく維持される。その理由は、ゲートが、チャネル領域とコンデサを形成するからである。そのため、最小の充電及び放電電流のみが、スイッチング中に必要とされ、複雑でないゲート・ドライブ回路部及びより高速なスイッチング速度を可能にする。ＭＯＳＦＥＴは、独立型デバイスとすることができる、又は、他の回路デバイスと組み合わせることができる。例えば、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）は、ＭＯＳＦＥＴとバイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）の両方を含む半導体デバイスであり、ＢＪＴは、ＭＯＳＦＥＴの高インピーダンス・ゲート電極を、ＢＪＴが提供することができる小さいオン状態伝導損失と組み合わせる。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴ及び出力にＢＪＴを含むダーリントン対として実装することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャネルを通して供給され、それにより、簡略化された外部ドライブ回路を可能にする（ドライブ回路が、ＭＯＳＦＥＴのゲート電極を充電し放電するだけであるため）。
【0006】
幾つかの用途において、ＭＯＳＦＥＴは、それらのオン状態で大電流（ｌａｒｇｅ ｃｕｒｒｅｎｔ）を運ぶ必要がある及び／又はそれらの逆阻止状態で高電圧（例えば、数千ボルト）を阻止することが可能である場合がある。そのようなＭＯＳＦＥＴは、「パワー（ｐｏｗｅｒ）」ＭＯＳＦＥＴとしばしば呼ばれる。パワーＭＯＳＦＥＴ及びパワーＩＧＢＴは、炭化ケイ素（「ＳｉＣ（：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）」）又は窒化ガリウム（「ＧａＮ（：ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ）」）ベース半導体材料等のワイド・バンドギャップ半導体材料からしばしば作製される。本明細書で、ワイド・バンドギャップ半導体材料は１．４０ｅＶより大きいバンドギャップを有する半導体材料を指す。
【0007】
従来のパワー半導体デバイスは、典型的には、第１の導電型を有する炭化ケイ素基板（例えば、ｎ型基板）等の半導体基板を有し、その基板上に、第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造の部分（１つ又は複数の別個の層を備えることができる）は、パワー半導体デバイスのドリフト領域として機能する。パワー半導体デバイスは、典型的には、ドリフト領域上に及び／又はドリフト領域内に形成され得る活性領域を含む。活性領域は、逆バイアス方向に電圧を阻止し、順バイアス方向に電流を提供するための主接合として働く。１つ又は複数のパワー半導体デバイスは、基板上に形成され得る。基板が完全に処理された後、結果得られる構造は、個々のパワー半導体デバイスを分離するためにダイシングされ得る。パワー半導体デバイスは、単位セル構造を有することができ、単位セル構造において、各パワー半導体デバイスの活性領域は、複数の個々の「単位セル（ｕｎｉｔ ｃｅｌｌ）」デバイスを含み、複数の個々の「単位セル」デバイスは、互いに平行に配設され、単一パワー半導体デバイスとして共に機能する。
【0008】
パワー半導体デバイスは、横構造又は垂直構造を有することができる。横構造を有するデバイスにおいて、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイス用のドレイン、ゲート、及びソース端子）は、半導体層構造の同じ主（すなわち、上部又は下部）表面上にある。対照的に、垂直構造を有するデバイスにおいて、少なくとも１つの端子は、半導体層構造の各主表面上に設けられる（例えば、垂直ＭＯＳＦＥＴデバイスにおいて、ソースは半導体層構造の上部表面上にあることができ、ドレインは半導体層構造の下部表面上にあることができる）。半導体層構造は、下地基板を含むか又は含まない場合がある。本明細書で、用語「半導体層構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ ｓｔｒｕｃｔｕｒｅ）」は、半導体基板及び／又は半導体エピタキシャル層等の１つ又は複数の半導体層を含む構造を指す。
【0009】
ＭＯＳＦＥＴトランジスタを含む垂直パワー半導体デバイスは、標準的なゲート電極設計を有することができ、その設計において、トランジスタのゲート電極は、半導体層構造の上部に形成される、又は代替的に、半導体層構造内のトレンチに埋め込まれたゲート電極を有することができる。トレンチに埋め込まれたゲート電極は、典型的には、トレンチ付きゲートと呼ばれ、トレンチ付きゲートを含むＭＯＳＦＥＴは、Ｕ形ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ：Ｕ－Ｓｈａｐｅｄ ＭＯＳＦＥＴ）としばしば呼ばれる。ＵＭＯＳＦＥＴは、垂直に配設されたチャネルを含み、増強された性能を提供する。
【0010】
パワーＵＭＯＳＦＥＴについての１つの故障メカニズムは、いわゆる、ゲート酸化物層の「絶縁破壊（ｂｒｅａｋｄｏｗｎ）」である。パワーＵＭＯＳＦＥＴが、それらの伝導状態又は「オン（ｏｎ）」状態にあるとき、ゲート酸化物層の全ての部分は、高電界を受ける。同様に、パワーＵＭＯＳＦＥＴが、それらの逆阻止状態又は「オフ（ｏｆｆ）」状態にあるとき、ゲート酸化物層の下部分は、同様に高電界を受ける。これらの高電界によって引き起こされるゲート酸化物層に対する応力は、酸化物材料内で欠陥を生成し、その欠陥は経時的に蓄積する。欠陥の濃度が臨界値に達すると、いわゆる、「浸透経路（ｐｅｒｃｏｌａｔｉｏｎ ｐａｔｈ）」が、ゲート酸化物層を通して作成される場合があり、浸透経路は、ゲート電極を、半導体層構造に電気接続し、それにより、デバイスを破壊する可能性がある短絡を生じる。ゲート酸化物層の「寿命（ｌｉｆｅｔｉｍｅ）」（すなわち、絶縁破壊が起こる前に、デバイスがどれだけ長く動作することができるか）は、とりわけ、ゲート酸化物層が受ける電界の大きさ及び電界が印加される時間長の関数である。図１は、絶縁破壊が起こるまでの動作時間（「ゲート酸化物寿命（ｇａｔｅ ｏｘｉｄｅ ｌｉｆｅｔｉｍｅ）」）とゲート酸化物層に印加される電界のレベルとの間の関係を示す概略的なグラフである。このグラフは、同じ電界が常に印加される（必ずしもそうであるわけではない）ことを仮定し、また、特定の厚さを有するゲート酸化物層を仮定する。図１に示すように、その関係は、幾つかの場合、ゲート酸化物寿命が対数スケールでプロットされると、全体的に線形とすることができる。図１から引き出す重要なポイントは、電界レベルが増加するにつれて、ゲート酸化物層の寿命が指数関数的に減少することである。ゲート酸化物層の寿命は、ゲート酸化物層の厚さを増加させることによって増加させることができるが、ＭＯＳＦＥＴの性能は、ゲート酸化物層の厚さの関数でもあり、したがって、ゲート酸化物層の厚さを増加させることは、典型的には、ゲート酸化物層の寿命を増加させる許容可能な方法でない。
【発明の概要】
【課題を解決するための手段】
【0011】
本発明の実施例によれば、半導体デバイスであって、半導体層構造であって、その上表面内にトレンチを備え、トレンチが丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、トレンチの下部分内の誘電体層であって、誘電体層の上部表面の中央部分が湾曲し、誘電体層がトレンチの対向する側壁上にある、誘電体層と、トレンチ内で且つ半導体層構造に対向する誘電体層上のゲート電極とを含む、半導体デバイスが提供される。
【0012】
幾つかの実施例において、誘電体層は、トレンチの下部表面上で且つトレンチの側壁の下部分上の下部誘電体層と、トレンチの側壁の上部分上で且つ下部誘電体層上のゲート誘電体層であって、湾曲する誘電体層の上部表面の中央部分がゲート誘電体層の上部表面の中央部分とすることができる、ゲート誘電体層とを備えることができる。
【0013】
幾つかの実施例において、湾曲するゲート誘電体層の上部表面の中央部分は、トレンチの幅及び深さの小さい方の０．２５倍と、トレンチの幅及び深さの大きい方の３倍との間の曲率半径を有することができる。
【0014】
本発明の実施例によれば、半導体デバイスであって、半導体層構造であって、その上表面内にトレンチを備え、トレンチが丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、トレンチの下部分内の下部誘電体層と、トレンチの側壁上で且つ下部誘電体層上のゲート誘電体層と、トレンチ内で且つ半導体層構造に対向するゲート誘電体層上のゲート電極とを含み、下部誘電体層は、第１の濃度の添加剤を含み、ゲート誘電体層は、第１の濃度より低い第２の濃度の添加剤を有する、半導体デバイスが提供される。
【0015】
本発明の実施例によれば、半導体デバイスであって、半導体層構造であって、その上表面内にトレンチを備え、トレンチが丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、トレンチの下部分内の下部誘電体層と、トレンチの側壁上で且つ下部誘電体層上のゲート誘電体層であって、下部誘電体層と異なる材料を含む、ゲート誘電体層と、トレンチ内で且つ半導体層構造に対向するゲート誘電体層上のゲート電極とを含む、半導体デバイスが提供される。
【0016】
本発明の実施例によれば、半導体デバイスであって、半導体層構造であって、その上表面内にトレンチを備え、トレンチが丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、トレンチの下部分内の下部誘電体層と、トレンチの側壁上で且つ下部誘電体層上のゲート誘電体層と、下部誘電体層とゲート誘電体層との間のバリア層と、トレンチ内で且つ半導体層構造に対向するゲート誘電体層上のゲート電極とを含む、半導体デバイスが提供される。
【0017】
幾つかの実施例において、ゲート誘電体層の下表面の中央部分は、湾曲することができ、また、半導体デバイスの任意の半導体デバイスにおいてトレンチの幅及び深さの小さい方の０．２５倍と、トレンチの幅及び深さの大きい方の３倍との間の、又は、トレンチの幅／深さの小さい方の０．５倍と、トレンチの幅／深さの大きい方の２倍との間の、又は、トレンチの幅／深さの小さい方の０．７５倍と、トレンチの幅／深さの大きい方の１．５倍との間の曲率半径を有することができる。ゲート誘電体層の下表面の中央部分は、トレンチの中心からトレンチの側壁のそれぞれまでの半分まで、トレンチの幅方向に延在するゲート誘電体層の下表面の部分を指す。
【0018】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスのゲート誘電体層は、下部誘電体層と異なる材料を含むことができる。
【0019】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの下部誘電体層は、スピンオンガラス層を備えることができる。
【0020】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの下部誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加剤を含むことができる。
【0021】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスのゲート誘電体層は、下部誘電体層の添加剤を含むことができる。
【0022】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスのゲート誘電体層は、下部誘電体層の添加剤と異なる不純物を含むことができる。
【0023】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスは、下部誘電体層とゲート誘電体層との間にバリア層をさらに備えることができる。
【0024】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上部分内の第２の導電型を有するウェル、及びウェルの上部分内の第１の導電型を有するソース領域を備えることができ、バリア層の一番上の端は、ウェルの下部表面に比べてトレンチの下部表面に近いとすることができる。
【0025】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスのバリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備えることができる。
【0026】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスのゲート誘電体層は、下部誘電体層上の第１の部分及びトレンチの側壁上の第２の部分を備えることができ、下部誘電体層の中央部分は、トレンチの深さ方向に第１の厚さを有することができ、ゲート誘電体層の第１の部分は、トレンチの深さ方向に第２の厚さを有することができ、ゲート誘電体層の第２の部分は、トレンチの幅方向に第３の厚さを有することができ、第１の厚さと第２の厚さの合計は第３の厚さより大きいとすることができる。
【0027】
幾つかの実施例において、第１の厚さは、２ナノメートル～９０ナノメートルの範囲内にあることができる。
【0028】
幾つかの実施例において、第３の厚さは、１０ナノメートル～９０ナノメートルの範囲内にあることができる。
【0029】
幾つかの実施例において、トレンチの深さは、第１の厚さと第２の厚さの合計の少なくとも１．５倍とすることができる。
【0030】
幾つかの実施例において、第１の厚さと第２の厚さの合計は、第３の厚さより大きい。
【0031】
幾つかの実施例において、第２の厚さは、第３の厚さの１０％以内とすることができる。
【0032】
幾つかの実施例において、第１の厚さと第２の厚さの合計は、第３の厚さより大きいとすることができる。
【0033】
幾つかの実施例において、半導体デバイスの任意の半導体デバイス内の下部誘電体層は、リフロー済み誘電体層とすることができる。
【0034】
幾つかの実施例において、半導体デバイスの任意の半導体デバイス内の下部誘電体層は、スピンオンガラス材料とすることができる。
【0035】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は４Ｈ－炭化ケイ素を含むことができ、半導体層構造の上部表面は、４Ｈ－炭化ケイ素の（０００１）面を備えることができる。
【0036】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は炭化ケイ素又はケイ素を含むことができ、半導体デバイスの任意の半導体デバイスの誘電体層は酸化ケイ素を含むことができる。
【0037】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの誘電体層はリフロー済み誘電体層とすることができ、リフロー済み誘電体層は、トレンチの側壁上の部分を備えることができ、リフロー済み誘電体層のその部分の厚さは、トレンチの深さと共に増加する。
【0038】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加剤を含むことができる。
【0039】
幾つかの実施例において、トレンチの下部表面の中央部分は、半導体デバイスの任意の半導体デバイスにおいて湾曲することができる。
【0040】
幾つかの実施例において、丸みのある上角部及び丸みのある下角部のそれぞれは、半導体デバイスの任意の半導体デバイスにおいて０．０１ミクロン～０．５ミクロンの範囲内の曲率半径を有することができる。
【0041】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスにおいて、トレンチの開口は第１の幅を有し、トレンチの下部表面は、第１の幅より狭い第２の幅を有することができる。
【0042】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上部分内の第２の導電型を有するウェル、及びウェルの上部分内の第１の導電型を有するソース領域を備えることができ、トレンチはウェルを通して延在することができ、ドリフト層はトレンチの下部表面を画定することができる。
【0043】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は、第２の導電型を有し、ドリフト層内にあるシールド領域をさらに備えることができる。
【0044】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスの半導体層構造は、ソース領域に電気接続され、トレンチから離間するソース接点をさらに備えることができる。
【0045】
幾つかの実施例において、半導体デバイスの任意の半導体デバイスは、金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）又は絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ」）とすることができる。
【0046】
本発明の実施例によれば、半導体デバイスを形成する方法が提供される。方法は、
半導体基板内にトレンチを形成すること、トレンチ内に下部誘電体層を形成することであって、予備下部誘電体層を形成しアニールすること、及び、アニール中の予備下部誘電体層リフロー処理を含む、形成すること、及び、下部誘電体層上でトレンチ内にゲート電極を形成することを含むことができる。
半導体基板内にトレンチを形成すること、トレンチ内に下部誘電体層を形成することであって、予備下部誘電体層を形成しアニールすること、及び、アニール中の予備下部誘電体層リフロー処理を含む、形成すること、及び、下部誘電体層上でトレンチ内にゲート電極を形成することを含むことができる。
【0047】
本発明の実施例によれば、半導体デバイスを形成する方法が提供される。方法は、半導体基板内にトレンチを形成すること、トレンチ内に下部誘電体層を形成することであって、予備下部誘電体層を形成しアニールすることを含むことができ、予備下部誘電体層は、少なくとも予備下部誘電体層のガラス転移温度のあたりの温度でアニールされ得る、形成すること、及び、下部誘電体層上でトレンチ内にゲート電極を形成することを含むことができる。
【0048】
本発明の実施例によれば、半導体デバイスを形成する方法が提供される。方法は、半導体基板内にトレンチを形成すること、トレンチ内に下部誘電体層を形成することであって、下部誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含むことができる、形成すること、下部誘電体層上にゲート誘電体層を形成することであって、ゲート誘電体層は、トレンチの側壁の上部分に接触し、下部誘電体層と異なる第１の材料を含むことができる、形成すること、及びその後、下部誘電体層上でトレンチ内にゲート電極を形成することを含むことができる。
【0049】
本発明の実施例によれば、半導体デバイスを形成する方法が提供される。方法は、半導体基板内にトレンチを形成すること、トレンチ内に下部誘電体層を形成することであって、スピンオンガラス層を形成すること、及びその後、酸化プロセスを実施することを含むことができる、形成すること、下部誘電体層上にゲート誘電体層を形成することであって、ゲート誘電体層は下部誘電体層と異なる第１の材料を含むことができる、形成すること、及びその後、下部誘電体層上でトレンチ内にゲート電極を形成することを含むことができる。
【0050】
幾つかの実施例において、予備下部誘電体層をアニールすることは、方法のうちの任意の方法において、少なくとも予備下部誘電体層のガラス転移温度のあたりの温度で実施され得る。
【0051】
幾つかの実施例において、方法のうちの任意の方法の予備下部誘電体層は、同時に形成されアニールされ得る。
【0052】
幾つかの実施例において、予備下部誘電体層を形成しアニールすることは、方法のうちの任意の方法において、半導体基板を酸化させることを含むことができる。
【0053】
幾つかの実施例において、半導体基板を酸化させることは、方法のうちの任意の方法において、酸化剤としてＯ２、Ｏ３、及び／若しくはＮＯを使用して熱酸化を実施すること、又は、酸化剤としてＮ２Ｏを使用してプラズマ酸化を実施することを含むことができる。
【0054】
幾つかの実施例において、半導体基板を酸化させることは、方法のうちの任意の方法において、網目修飾体を含む環境内で実施され得、網目修飾体は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む。
【0055】
幾つかの実施例において、方法のうちの任意の方法の予備下部誘電体層は網目修飾体を含むことができる。
【0056】
幾つかの実施例において、方法のうちの任意の方法の予備下部誘電体層は、予備下部誘電体層の４質量％未満の量の網目修飾体を含むことができる。
【0057】
幾つかの実施例において、方法のうちの任意の方法において、予備下部誘電体層を形成することは、スピンオンガラス層を形成することを含むことができ、予備下部誘電体層をアニールすることは、スピンオンガラス層を形成した後に実施され得る。
【0058】
幾つかの実施例において、方法のうちの任意の方法のスピンオンガラス層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含むことができる。
【0059】
幾つかの実施例において、方法のうちの任意の方法のスピンオンガラス層は、非ドープ酸化ケイ素層を備えることができる。
【0060】
幾つかの実施例において、予備下部誘電体層を形成することは、方法のうちの任意の方法において、予備下部誘電体層を堆積させることを含むことができる。
【0061】
幾つかの実施例において、方法のうちの任意の方法は、予備下部誘電体層を堆積させた後で且つ予備下部誘電体層をアニールする前に、予備下部誘電体層を平坦化することをさらに含むことができる。
【0062】
幾つかの実施例において、方法のうちの任意の方法は、ゲート電極を形成する前に、下部誘電体層上にバリア層を形成することをさらに含むことができ、バリア層は、下部誘電体層と異なる第１の材料を含むことができる。
【0063】
幾つかの実施例において、方法のうちの任意の方法のバリア層は、窒化ケイ素層及び／又は酸化ケイ素層を備えることができる。
【0064】
幾つかの実施例において、方法のうちの任意の方法のゲート電極は、バリア層の上表面に接触することができる。
【0065】
幾つかの実施例において、方法のうちの任意の方法は、ゲート電極を形成する前に、バリア層上にゲート誘電体層を形成することをさらに含むことができ、ゲート誘電体層は、バリア層と異なる第２の材料を含むことができる。
【0066】
幾つかの実施例において、方法のうちの任意の方法は、ゲート電極を形成する前に、下部誘電体層上にゲート誘電体層をさらに含むことができ、ゲート誘電体層は、下部誘電体層と異なる材料を含むことができる。
【0067】
幾つかの実施例において、方法のうちの任意の方法のゲート電極は、下部誘電体層の上表面に接触することができる。
【0068】
幾つかの実施例において、方法のうちの任意の方法は、半導体基板内に半導体層構造を形成することをさらに含むことができ、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上部分内の第２の導電型を有するウェル、及びウェルの上部分内の第１の導電型を有するソース領域を備えることができる。
【0069】
幾つかの実施例において、方法のうちの任意の方法は、半導体層構造内にあることができ、トレンチから離間することができるソース・トレンチを形成すること、及び、ソース・トレンチ内にソース接点を形成することをさらに含むことができる。
【0070】
幾つかの実施例において、方法のうちの任意の方法は、ソース・トレンチの下のドリフト層内に第１のシールド領域を形成することをさらに含むことができる。
【0071】
幾つかの実施例において、方法のうちの任意の方法は、トレンチ内に薄誘電体層を形成すること、及び、薄誘電体層を形成した後に、不純物元素をドリフト層の一部分内に注入することによって、トレンチの下のドリフト層内にシールド領域を形成することをさらに含むことができ、下部誘電体層は、シールド領域が形成された後に形成され得る。
【0072】
幾つかの実施例において、薄誘電体層を形成することは、方法のうちの任意の方法において、半導体基板を酸化させること、又は、スピンオンガラス層を形成することを含むことができる。
【0073】
幾つかの実施例において、方法のうちの任意の方法の予備下部誘電体層は酸化ケイ素を含むことができ、予備下部誘電体層をアニールすることは、方法のうちの任意の方法において、少なくとも約１３００℃の温度で実施され得る。
【0074】
幾つかの実施例において、方法のうちの任意の方法の半導体基板は炭化ケイ素を含むことができる。
【0075】
幾つかの実施例において、方法のうちの任意の方法の半導体層構造は４Ｈ－炭化ケイ素を含み、半導体層構造の上部表面は、４Ｈ－炭化ケイ素の（０００１）面を備えることができる。
【0076】
幾つかの実施例において、下部誘電体層を形成することは、方法のうちの任意の方法において、半導体基板の上表面が露出するまで、予備下部誘電体層の上部分をエッチングすることをさらに含むことができる。
【0077】
幾つかの実施例において、下部誘電体層を形成することは、方法のうちの任意の方法において、予備下部誘電体層を平坦化することをさらに含むことができる。
【図面の簡単な説明】
【0078】
【図1】ゲート誘電体層の寿命と印加電界強度との間の関係を示すグラフである。
【図2】関連技術のパワーＵＭＯＳＦＥＴの概略断面図である。
【図3】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図4】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図5】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図6】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図7】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図8】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図9】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図10】本発明の実施例によるパワーＵＭＯＳＦＥＴの概略断面図である。
【図11】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示すフロー・チャートである。
【図12】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示すフロー・チャートである。
【図13】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示すフロー・チャートである。
【図14】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示すフロー・チャートである。
【図15】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図16】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図17】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図18】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図19】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図20】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図21】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図22】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図23】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図24】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図25】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図26】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図27】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【図28】本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。
【発明を実施するための形態】
【0079】
本発明の実施例によれば、増加した寿命を有するゲート誘電体層を含むパワーＵＭＯＳＦＥＴが提供される。ゲート誘電体層の寿命は、例えば、逆阻止動作中にゲート誘電体層に印加される電界の強度を減少させることによって増加され得る。幾つかの実施例において、ゲート誘電体層に印加される電界強度は、ゲート・トレンチの角部を丸くする及び／又はゲート・トレンチの下部分内に下部誘電体層を付加することによって低減され得る。幾つかの実施例において、ゲート誘電体層及び下部誘電体層は、異なる材料を含むことができる。幾つかの実施例において、下部誘電体層は、添加剤（例えば、網目修飾体）を含むことができ、ゲート誘電体層は、これらの添加剤が実質的にないとすることができる。幾つかの実施例において、ゲート誘電体層は、下部誘電体層から拡散した下部誘電体層の添加剤を含むことができる。そのような実施例において、ゲート誘電体層の添加剤濃度は、下部誘電体層の添加剤濃度より低いとすることができる。幾つかの実施例において、ゲート誘電体層は、下部誘電体層の添加剤と異なる不純物を含むことができる。ゲート誘電体層及び下部誘電体層は、総称的に誘電体層と呼ばれ得、誘電体層の上部表面の中央部分は、湾曲することができる。
【0080】
図２は、従来のパワーＵＭＯＳＦＥＴ１００の概略断面図である。図２に示すように、パワーＵＭＯＳＦＥＴ１００はｎ型半導体基板１１０を含む。半導体基板１１０は、例えば、ｎ型不純物を高濃度にドープされる単結晶４Ｈ炭化ケイ素半導体基板（すなわち、ｎ＋炭化ケイ素基板）を備えることができる。低濃度にドープしたｎ型（ｎ－）炭化ケイ素ドリフト層１２０は、基板１１０上に設けられる。ｎ型炭化ケイ素ドリフト層１２０の上部分は、炭化ケイ素ｐウェル１３０を形成するために、例えば、イオン注入によるドープｐ型とすることができる。高濃度にドープした（ｎ＋）ｎ型炭化ケイ素領域１５０は、炭化ケイ素ｐウェル１３０の上部分内に形成され得る。ｎ型炭化ケイ素領域１５０は、イオン注入によって形成され得る。高濃度にドープした（ｎ＋）ｎ型炭化ケイ素領域１５０は、デバイス１００用のソース領域として働く。ドリフト層１２０及び基板１１０は共に、デバイス１００用の共通ドレイン領域として働く。デバイス１００内で形成されるｎ型基板１１０、ｎ型ドリフト層１２０、ｐウェル１３０、及びｎ型ソース領域１５０は共に、デバイス１００の半導体層構造１４０を構成することができる。
【0081】
トレンチ１２２は、ドリフト層１２０内に設けられる。トレンチ１２２の下部表面は、ウェル１３０の下部表面の下方でドリフト層１２０内に延在する。ゲート誘電体層１６０は、トレンチ１２２の下部表面及び側壁上にそしてソース領域１５０上に設けられる。ゲート誘電体層１６０は、例えば、酸化ケイ素（ＳｉＯ２）層を含むことができる。ｐ型シールド領域１２４は、ゲート・トレンチ１２２の下のドリフト層１２０内に形成され得る。シールド領域１２４は、逆阻止動作中に、高電界から最終ゲート誘電体層１６０の下角部を保護するのに役立つことができる。
【0082】
ゲート電極１７０は、半導体層構造１４０に対向するゲート誘電体層１６０上でトレンチ１２２内に形成される。ゲート電極１７０は、例えば、シリサイド（例えば、ＮｉＳｉ、ＴｉＳｉ、ＷＳｉ、ＣｏＳｉ）、ドープ多結晶シリコン（ポリＳｉ）、及び／又は安定した導体を含むことができきる。ゲート電極１７０用の他の適切な材料は、Ｔｉ、Ｔａ、又はＷ等の種々の金属、或いは、ＴｉＮ、ＴａＮ、又はＷＮ等の金属窒化物を含む。チャネル領域１３１は、ソース領域１５０とドリフト層１２０との間でトレンチ１２２の側壁に隣接してｐウェル１３０内に設けられる。
【0083】
誘電体絶縁パターン１８０は、ゲート誘電体層１６０及びゲート電極１７０上に形成され、ソース金属被覆１９０は、半導体層構造１４０、ゲート誘電体層１６０、及び誘電体絶縁パターン１８０上に形成される。ドレイン接点（図示せず）は、ドリフト層１２０に対向する基板１１０の下表面上に設けることができる。
【0084】
上記説明がｎ型ＭＯＳＦＥＴのものであることが認識されるであろう。ｐ型デバイスにおいて、ソース及びドレイン接点の場所は、反転され得、他のｎ型及びｐ型領域の導電型は、交換され得る。本明細書で開示する実施例の全ては、ｎ型デバイスとして又はｐ型デバイスとして実装され得る。
【0085】
上記で論じたように、ＵＭＯＳＦＥＴ１００がその伝導状態又はオン状態にあるとき、ゲート誘電体層１６０は高電界を受ける。この電界の強度は、トレンチ１２２の上角部Ａに接触するゲート誘電体層１６０の部分において特に高いとすることができる。なぜなら、トレンチ１２２の上角部Ａが急峻であるからである。したがって、トレンチ１２２の上角部Ａに接触するゲート誘電体層１６０の部分は、典型的には絶縁破壊を最初に経験することになる。
【0086】
さらに、ＵＭＯＳＦＥＴ１００が阻止状態にあるとき、漏洩電流がデバイス１００を通って流れ得る。なぜなら、ゲート電極１７０が、薄ゲート誘電体層１６０だけによってｎ型炭化ケイ素ドリフト層１２０から電気絶縁されるからである。
【0087】
本発明の実施例によれば、丸みのある上及び／又は下角部を有するゲート・トレンチを含むパワー半導体デバイスが提供される。ゲート酸化物層が急峻な角部領域を有するとき、電界クラウディング効果は、これらの角部領域においてゲート誘電体層内の電界の大きさを著しく増加させる傾向がある。例えば、ゲート誘電体層の急峻な角部領域における電界値は、角部領域のすぐ外側の電界値より５倍大きいとすることができる。ゲート・トレンチの丸みのある角部は、オン状態（主に、上角部について）とオフ状態（主に、下角部について）の両方の動作中にこれらの丸みのある角部に接触するゲート誘電体層の部分における電界を低減することになる。そのため、ゲート・トレンチの角部を丸くすることによって、ゲート誘電体層の寿命が増加され得る。さらに、本発明の実施例によれば、ゲート・トレンチの下部分に肉厚下部誘電体層を含むパワー半導体デバイスが提供される。肉厚下部誘電体層は、阻止状態においてデバイス内の電界を低減することになり、阻止状態におけるデバイスの漏洩電流は、低減されることになる。
【0088】
図３は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－１の概略断面図である。パワーＵＭＯＳＦＥＴ２００－１は、高濃度にドープしたｎ型炭化ケイ素半導体基板２１０、低濃度にドープしたｎ型（ｎ－）炭化ケイ素ドリフト層２２０、炭化ケイ素ｐ型ウェル２３０、及び高濃度にドープした（ｎ＋）ｎ型炭化ケイ素ソース領域２５０を含む半導体層構造２４０を含む。トレンチ２２２はドリフト層２２０内に設けられる。トレンチ２２２の下部表面は、ｐ型ウェル２３０の下部表面の下方でドリフト層２２０内に延在することができる。トレンチ２２２の開口は、トレンチ２２２の下部表面の幅より広い幅を有する。ｐ型シールド領域２２４は、トレンチ２２２の下でドリフト層２２０内に形成され得る。シールド領域２２４は、逆阻止動作中に、最終ゲート誘電体層１６０（以下で論じる）の下角部を高電界から保護するのに役立つことができる。本明細書の議論は、炭化ケイ素半導体基板に的を絞ることになるが、本明細書で説明される本発明の実施例による技法が、シリコン半導体基板又は何らかの他の基板を含むデバイスに同様に適用可能であることが認識されるであろう。
【0089】
ゲート誘電体層２６０は、トレンチ２２２の側壁上にそしてソース領域２５０上に設けられる。ゲート電極２７０は、半導体層構造２４０に対向するゲート誘電体層２６０上でトレンチ２２２内に形成される。誘電体絶縁パターン２８０は、ゲート誘電体層２６０及びゲート電極２７０上に形成され、ソース金属被覆２９０は、半導体層構造２４０、ゲート誘電体層２６０、及び誘電体絶縁パターン２８０上に形成される。ドレイン接点（図示せず）は、ドリフト層２２０に対向する基板２１０の下表面上に設けられ得る。
【0090】
図３のＵＭＯＳＦＥＴ２００－１の領域／層は、２つの例外がある状態で、図２のＵＭＯＳＦＥＴ１００の対応する領域／層と実質的に同一とすることができる。第１に、トレンチ２２２は丸みのある上角部を含む。幾つかの実施例において、トレンチ２２２の下角部は丸みのある角部とすることもできる。第２に、下部誘電体層２３２は、ゲート誘電体層２６０とトレンチ２２２の下部表面との間でトレンチの下部分に設けられ得る。
【0091】
図３Ａは、図３の領域Ｂの拡大図である。図３Ａに示すように、トレンチ２２２の上角部はソース領域２５０によって画定され得、丸みのある角部とすることができる。例えば、トレンチ２２２の丸みのある上角部は、０．０１ミクロン～０．５ミクロンの範囲内の第１の曲率半径ｒ１を有することができる。トレンチ２２２の下角部は、ドリフト層２２０によって画定され得、丸みのある角部とすることができる。例えば、トレンチ２２２の丸みのある下角部は、０．０１ミクロン～０．５ミクロンの範囲内の第２の曲率半径ｒ２を有することができる。幾つかの実施例において、第１の曲率半径ｒ１及び／又は第２の曲率半径ｒ２のいずれか又は両方は、０．０５ミクロン～０．４ミクロンの範囲内、０．１ミクロン～０．４５ミクロンの範囲内、０．２ミクロン～０．４ミクロンの範囲内、又は０．２５ミクロン～０．４ミクロンの範囲内にあることができる。他の実施例において、第１の曲率半径ｒ１及び／又は第２の曲率半径ｒ２のいずれか又は両方は、０．０１ミクロン～０．１ミクロンの範囲内、０．１ミクロン～０．２ミクロンの範囲内、０．２ミクロン～０．３ミクロンの範囲内、０．３ミクロン～０．４ミクロンの範囲内、又は０．４ミクロン～０．６ミクロンの範囲内にあることができる。
【0092】
トレンチ２２２の丸みのある上角部は、丸みのある上角部に接触する誘電体層２６０の部分に印加される電界の大きさを低減することができ、ゲート誘電体層の寿命が増加することになる。
【0093】
下部誘電体層２３２は、ゲート誘電体層２６０と異なる材料を含むことができる。下部誘電体層２３２は、幾つかの実施例において、酸化ケイ素等の絶縁材料又はスピンオンガラス層を含むことができ、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）等の添加剤（例えば、網目修飾体）をさらに含むことができる。ゲート誘電体層２６０は、添加剤を含まない場合がある、又は、下部誘電体層２３２から拡散した低濃度の添加剤を有する場合がある。下部誘電体層２３２は、第１の添加剤濃度の添加剤を含むことができ、ゲート誘電体層２６０は、第１の添加剤濃度より低い第２の添加剤濃度を有することができる。幾つかの実施例において、下部誘電体層２３２は、リフロー・プロセスによって形成されたリフロー済み誘電体層とすることができ、ゲート誘電体層２６０は、酸化プロセス又は堆積プロセスによって形成され得る。下部誘電体層２３２のリフロー済み誘電体層は、下部誘電体層２３２のガラス転移温度を下げる添加剤を含むことができ、それにより、その添加剤を含む下部誘電体層２３２は、添加剤がない下部誘電体層２３２より低い温度でリフローすることになる。幾つかの実施例において、ゲート誘電体層２６０は、下部誘電体層２３２の添加剤と異なる化学元素とすることができる不純物を含むことができる。ゲート誘電体層２６０の不純物は、作製プロセス中にゲート誘電体層２６０内に意図せず含まれる場合があり、例えば、炭素（Ｃ）及び／又は窒素（Ｎ）とすることができる。ゲート誘電体層２６０の不純物濃度がＵＭＯＳＦＥＴの性能に影響を及ぼさないほどに十分に低いとすることができることが認識されるであろう。
【0094】
図３に示すように、下部誘電体層２３２の上部表面の中央部分は湾曲する。ゲート誘電体層２６０は、下部誘電体層２３２、トレンチ２２２の側壁、及びソース領域２５０の上表面上に共形的に設けられ得る。下部誘電体層２３２の上部表面の中央部分上にあるゲート誘電体層２６０の部分は、湾曲した上及び下表面を有することができ、トレンチ２２２の上角部上にあるゲート誘電体層２６０の部分は、同様に湾曲した表面を有することができる。ゲート誘電体層２６０及び下部誘電体層２３２のそれぞれは、誘電体層を含むことができ、したがって、ゲート誘電体層２６０及び下部誘電体層２３２は、誘電体層と総称的に呼ばれ得る。図３に示すように、誘電体層は、トレンチ２２２の下部分内にあることができ、誘電体層の上部表面の中央部分は湾曲することができ、誘電体層は、トレンチ２２２の対向する側壁上にあることができる。
【0095】
図３Ｂは、図３の領域Ｃの拡大図である。図３Ｂに示すように、下部誘電体層２３２の中央部分はトレンチ２２２の深さ方向に第１の厚さＴ１を有し、ゲート誘電体層２６０は、第１の部分であって、下部誘電体層２３２上にあり、トレンチ２２２の深さ方向に第２の厚さＴ２を有する、第１の部分、及び、第２の部分であって、トレンチ２２２の側壁上にあり、トレンチ２２２の幅方向に第３の厚さＴ３を有する、第２の部分を含む。幾つかの実施例において、第１の厚さＴ１と第２の厚さＴ２の合計は第３の厚さＴ３より大きいとすることができる。そのような実施例において、トレンチ２２２（すなわち、下部誘電体層２３２とゲート誘電体層２６０の組み合わせ）内の誘電体材料は、トレンチ２２２の上側壁から外方に延在するのに比べて、トレンチ２２２の下部表面から上方に延在することができる。
【0096】
例えば、第１の厚さＴ１は、２ナノメートル～９０ナノメートルの範囲内にあることができ、第２の厚さＴ２は、５ナノメートル～９０ナノメートルの範囲内にあることができ、第３の厚さＴ３は、１０ナノメートル～９０ナノメートルの範囲内にあることができる。トレンチ２２２の深さＤは、第１の厚さＴ１と第２の厚さＴ２の合計の少なくとも１．５倍とすることができる。幾つかの実施例において、第２の厚さＴ２は、第３の厚さＴ３の１０％以内とすることができる。例えば、第２の厚さＴ２は、第３の厚さＴ３と同一又はほぼ同一とすることができる。第１の厚さＴ１は、第２の厚さＴ２より大きい、に等しい、又はより小さいとすることができる。幾つかの実施例において、第１の厚さＴ１と第２の厚さＴ２の合計は第３の厚さＴ３より大きいとすることができる。
【0097】
図３及び図３Ｂを参照すると、幾つかの実施例において、湾曲表面を有する下部誘電体層２３２の上部表面は、トレンチ２２２の幅Ｗと深さＤの小さい方の０．２５倍と、トレンチ２２２の幅／深さの大きい方の３倍との間である曲率半径を有することができる。他の実施例において、その曲率は、トレンチ２２２の幅／深さの小さい方の０．５倍とトレンチ２２２の幅／深さの大きい方の２倍との間、又は、トレンチ２２２の幅／深さの小さい方の０．７５倍とトレンチ２２２の幅／深さの大きい方の１．５倍との間とすることができる。下部誘電体層２３２の湾曲表面の曲率が、必ずしも一定でないとすることができ、下部誘電体層２３２の上部表面の中央部分の一部分のみが指定された曲率を有することができることが認識されるであろう。さらに、トレンチ２２２が、典型的にはその長さ方向に沿って均一な深さ及び幅を有するため、下部誘電体層２３２の上部表面は、ラインではなく表面を備えるが、トレンチ２２２の各横断面は、トレンチ２２２の長さ方向に沿って実質的に同じとすることができる。下部誘電体層２３２の下表面の中央部分は、トレンチの中心からトレンチ２２２の側壁のそれぞれまでの半分（すなわち、トレンチ２２２の中心５０％の部分）まで、トレンチ２２２の幅方向に延在する下部誘電体層２３２の下表面の部分を指す。
【0098】
ゲート誘電体層２６０は、下部誘電体層２３２、トレンチ２２２の側壁、及びソース領域２５０の上表面上に共形的に設けられ得る。下部誘電体層２３２の上部表面の中央部分上にあるゲート誘電体層２６０の部分は、均一な厚さを有することができ、それぞれが下部誘電体層２３２の湾曲表面の曲率半径と同じである曲率半径を有する湾曲した上及び下表面を有することができる。幾つかの例示的な実施例において、ゲート誘電体層２６０の湾曲した下表面は、トレンチ２２２の幅／深さの小さい方の０．２５倍と、トレンチ２２２の幅／深さの大きい方の３倍との間にある曲率半径を有することができる。他の実施例において、ゲート誘電体層２６０の曲率は、トレンチ２２２の幅／深さの小さい方の０．５倍と、トレンチ２２２の幅／深さの大きい方の２倍との間、又は、トレンチ２２２の幅／深さの小さい方の０．７５倍と、トレンチ２２２の幅／深さの大きい方の１．５倍との間であることができる。ゲート誘電体層２６０の下表面の中央部分は、トレンチ２２２の中心からトレンチ２２２の側壁のそれぞれまでの半分（すなわち、トレンチ２２２の中心５０％の部分）まで、トレンチ２２２の幅方向に延在するゲート誘電体層２６０の下表面の部分を指す。
【0099】
図４は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－２の概略断面図である。ＵＭＯＳＦＥＴ２００－２は、下部誘電体層２３２’の形状を除いて、図３のパワーＵＭＯＳＦＥＴ２００－１と実質的に同一とすることができる。幾つかの実施例において、下部誘電体層２３２’は、図４に示すように、平坦上部表面を有することができる。
【0100】
図５は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－３の概略断面図である。ＵＭＯＳＦＥＴ２００－３は、トレンチ２２２’の下部表面の形状を除いて、図３のパワーＵＭＯＳＦＥＴ２００－１と実質的に同一とすることができる。トレンチ２２２’の下部表面の中央部分は、図５に示すように、湾曲することができる。
【0101】
図６は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－４の概略断面図である。ＵＭＯＳＦＥＴ２００－４は、下部誘電体層２３２とゲート誘電体層２６０との間に設けられるさらなるバリア層２３４を除いて、図３のパワーＵＭＯＳＦＥＴ２００－１と実質的に同一とすることができる。バリア層２３４は、下部誘電体層２３２に含まれる元素（例えば、不純物及び／又は添加剤）の周囲領域／層への（例えば、ゲート誘電体層２６０内への及び／又はゲート電極２７０内への）拡散を阻止することができる。バリア層２３４は、下部誘電体層２３２と異なる材料を含むことができる。例えば、バリア層２３４は、窒化ケイ素層及び／又は酸化ケイ素層を含むことができる。幾つかの実施例において、バリア層２３４は、下部誘電体層２３２に含まれる不純物及び／又は添加剤を含まない場合があり、それらがない場合がある。
【0102】
バリア層２３４は、下部誘電体層２３２上に共形的に設けられ得、バリア層２３４の中央部分は、図６に示すように湾曲することもできる。幾つかの実施例において、バリア層２３２の一番上の端は、トレンチ２２２のそれぞれの側壁の部分を形成するｐウェル２３２の部分の下部表面に比べて、トレンチ２２２の下部表面に近いとすることができる。したがって、ゲート誘電体層２６０のみが、チャネル（例えば、図３のチャネル２３１）とゲート電極２７０との間に介在することができる。
【0103】
図７は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－５の概略断面図である。ＵＭＯＳＦＥＴ２００－５は、パワーＵＭＯＳＦＥＴ２００－５が別個のゲート誘電体層（例えば、ゲート誘電体層２６０）を含まないことを除いて、図３のパワーＵＭＯＳＦＥＴ２００－１と実質的に同一とすることができる。パワーＵＭＯＳＦＥＴ２００－５において、下部誘電体層２３２’’は、ゲート誘電体層として機能することができる。下部誘電体層２３２’’は、リフロー済み誘電体層とすることができる。下部誘電体層２３２’’は、トレンチ２２２の下部表面上の第１の厚さ及びトレンチ２２２の側壁上の第２の厚さを有し、第１の厚さは第２の厚さより厚いとすることができる。下部誘電体層２３２’’は、トレンチ２２２の側壁上の部分を含み、下部誘電体層２３２’’のこれらの部分の厚さは、図６に示すように、トレンチ２２２の深さと共に増加することができる。
【0104】
図８は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－６の概略断面図である。ＵＭＯＳＦＥＴ２００－６は、さらなるバリア層２３４’が下部誘電体層２３２’’とゲート電極２７０との間に設けられることを除いて、図７のパワーＵＭＯＳＦＥＴ２００－５と実質的に同一とすることができる。図８に示すように、バリア層２３４’は、下部誘電体層２３２’’とゲート電極２７０の両方に直接接触することができる。
【0105】
図９は、本発明の実施例によるパワーＵＭＯＳＦＥＴ２００－７の概略断面図である。ＵＭＯＳＦＥＴ２００－７は、ｐ型シールド領域２２４が、ゲート・トレンチ２２２の下で形成されるのと対照的に、ｐ型ウェル２３０の下のドリフト層２２０内に形成されることを除いて、図３のパワーＵＭＯＳＦＥＴ２００－１と実質的に同一とすることができる。ｐ型シールド領域２２４が、本明細書で開示する本発明の実施例のそれぞれにおいて、ゲート・トレンチ２２２の真下に（ｕｎｄｅｒ）、ｐ型ウェル２３０の真下に、又は両方の下に形成され得ることが認識されるであろう。
【0106】
図１０は、本発明の実施例によるパワーＵＭＯＳＦＥＴ３００の概略断面図である。パワーＵＭＯＳＦＥＴ３００は、高濃度にドープしたｎ型炭化ケイ素半導体基板３１０、低濃度にドープしたｎ型（ｎ－）炭化ケイ素ドリフト層３２０、炭化ケイ素ｐ型ウェル３３０、及び高濃度にドープした（ｎ＋）ｎ型炭化ケイ素ソース領域３５０を含む半導体層構造３４０を含む。トレンチ３２２はドリフト層３２０内に設けられる。下部誘電体層３３２はトレンチ３２２の下部分内に設けられ得、ゲート誘電体層３６０は、下部誘電体層３３２の上部表面、トレンチ３２２の側壁、及びソース領域３５０上に設けられ得る。ゲート電極３７０は、下部誘電体層３３２に対向するゲート誘電体層３６０上でトレンチ３２２内に形成される。誘電体絶縁パターン３８０は、ゲート誘電体層３６０及びゲート電極３７０上に形成される。トレンチ３２２の上角部は、丸みのある角部とすることができ、それにより、トレンチ３２２の上角部に接触するゲート誘電体層３６０の部分内の電界の大きさは、低減され得、ゲート誘電体層３６０の寿命は増加することができる。
【0107】
パワーＵＭＯＳＦＥＴ３００の領域／層は、さらなるソール・トレンチ３２４、及び、ソース金属被覆３９０であって、その所定の部分が、ソース接点を形成するためにそれぞれのソース・トレンチ３２４内に設けられる、ソース金属被覆３９０を除いて、図３のＵＭＯＳＦＥＴ２００－１の対応する領域／層と実質的に同一とすることができる。ソース・トレンチ３２４は、ソース領域３５０及び炭化ケイ素ｐ型ウェル３３０を通して延在することができ、ソース・トレンチ３２４の下部表面は、ドリフト層３２０内にあることができる。層間絶縁層３８５は、誘電体絶縁パターン３８０とソース金属被覆３９０との間に設けられ得る。深いシールド領域３２５は、ソース・トレンチのそれぞれの下に形成され得る。深いシールド領域３２５は、ｐ型ウェル３３０に電気接続されるため、それらは、逆阻止動作中にゲート誘電体層３６０を保護することを容易にするシールドとして働くことになる。示す実施例において、これらの電気接続は、図の断面の外で行われる。深いシールド領域３２５が、図１０の断面において見ることができる深いシールド接続パターンによってｐ型ウェル３３０に、代替的に接続される可能性があることが、しかしながら、認識されるであろう。例えば、ソース・トレンチ３２４の側壁の一方又は両方は、ｐ型イオンを注入されて、図１０の断面においてそのような深いシールド接続パターン（示さず）を形成することができる。
【0108】
図４のＵＭＯＳＦＥＴ２００－２、図５のＵＭＯＳＦＥＴ２００－３、図７のＵＭＯＳＦＥＴ２００－５、図９のＵＭＯＳＦＥＴ２００－７、及び図１０のＵＭＯＳＦＥＴ３００が、下部誘電体層（例えば、図９の下部誘電体層２３２又は図１０の下部誘電体層３３２）の直接上にバリア層（例えば、図６のバリア層２３４）を含むこともできることが認識されるであろう。
【0109】
図１１～１４は、本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示すフロー・チャートである。特に、図１１は、本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法の一般的なステップを示す。図１２～１４は、図１１の方法のステップのうちの１つのステップ、すなわち、下部誘電体層を形成するステップ（図１１のブロック９２０）を実施する幾つかの異なる方法を示し、図１５～１８は、図１１～１４のフロー・チャートに示す種々のステップを示す概略断面図である。
【0110】
図１１及び図１５を参照すると、方法は、基板内に予備トレンチ２２１を形成する（ブロック９１０）ことを含むことができる。本明細書の基板は、半導体基板２１０、ドリフト層２２０、ウェル２３０、及びソース領域２５０を含む半導体層構造２４０を指すことができる。予備トレンチ２２１は、半導体層構造２４０の全ての層／領域が形成された後に形成され得る。幾つかの実施例において、半導体層構造２４０の一部の層／領域（例えば、ソース領域２５０）及び／又はシールド領域２２４は、予備トレンチ２２１が形成された後に形成され得る。予備トレンチ２２１は、エッチ・プロセスによって形成され得、予備トレンチ２２１は、図１５に示すように、急峻な上角部及び急峻な下角部を有することができる。
【0111】
図１１、１２、及び１６を参照すると、予備下部誘電体層２３２ｐは、基板を酸化させることによって、予備トレンチ２２１が形成された後に形成される（ブロック９２１）ことができる。基板を酸化させることは、炭化ケイ素半導体層の露出部分を酸化ケイ素に変換し、それにより、半導体層構造２４０の露出部分内と、その上の両方に、酸化ケイ素層を形成する（酸素原子の添加に基づいて、酸化ケイ素が、半導体層構造２４０内に「成長し（ｇｒｏｗ）」、半導体層構造２４０から外方にも成長するため）。酸化は、酸化ケイ素をリフローするのに十分である温度で実施されるため、予備下部誘電体層２３２ｐは、同時に形成されリフローされる（ブロック９２１）ことができる。例えば、酸化は、網目修飾体ドーパントが存在する場合、ＳｉＣ酸化について約９００℃ほどの高い温度で、又は、ＳｉＣの純Ｏ２酸化について最大約１５５０℃までの温度で実施され得る。
【0112】
基板を酸化させることは、酸化剤としてＯ２、Ｏ３、Ｎ２Ｏ及び／又はＨ２Ｏを使用する熱酸化、或いは、上記で述べた気体又は他の酸化剤のうちの任意のものを使用してプラズマ酸化を実施することによって実施され得る。基板を酸化させることは、幾つかの実施例において、少なくとも予備下部誘電体層２３２ｐのガラス転移温度のあたりの温度で実施され得、予備下部誘電体層２３２ｐは、同時に形成されリフローされ得る。予備トレンチ２２１の急峻な上角部及び急峻な下角部は、ソース領域２５０及びドリフト層２２０の所定の部分の酸化によって丸くされ得、それにより、トレンチ２２２を形成する。予備下部誘電体層２３２ｐは、リフロー処理によってトレンチ２２２に流入することができ、予備下部誘電体層２３２ｐの上部表面の中央部分は、図１６に示すように湾曲することができる。予備トレンチ２２１に流入する誘電体材料の量は、酸化プロセスのパラメータを制御することによって制御され得る。
【0113】
幾つかの実施例において、基板を酸化させることは、網目修飾体を含む環境で実施され得、予備下部誘電体層２３２ｐは、網目修飾体を含むことができる。網目修飾体は、例えば、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）とすることができる。網目修飾体は、予備下部誘電体層２３２ｐのガラス転移温度を下げ、予備下部誘電体層２３２ｐは、網目修飾体がない予備下部誘電体層２３２ｐのガラス転移温度より低い温度でリフローすることができる。予備下部誘電体層２３２ｐは、予備下部誘電体層２３２ｐの４質量％未満の量の網目修飾体を含むことができる。例えば、予備下部誘電体層２３２ｐは、予備下部誘電体層２３２ｐの１質量％～２質量％の量の網目修飾体を含むことができる。
【0114】
図１２及び図１７を参照すると、予備下部誘電体層２３２ｐは、任意選択で、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）プロセス又はエッチ・プロセスを使用して平坦化される（ブロック９２２）ことができる。図１７は、予備下部誘電体層２３２ｐを平坦化することが、予備下部誘電体層２３２ｐの一部分及びソース領域２５０の上表面を残すことを示すが、幾つかの実施例において、平坦化プロセスは、ソース領域２５０の上表面が露出するまで実施され得る。
【0115】
図１１及び図１８を参照すると、予備下部誘電体層２３２ｐの一部分は、除去される（ブロック９３０）ことができ、それにより、トレンチ２２２の下部分内に下部誘電体層２３２を形成する。予備下部誘電体層２３２ｐのその部分は、エッチ・プロセスによって除去され得る。予備下部誘電体層２３２ｐは、予備下部誘電体層２３２ｐの上表面のプロファイルを維持しながらエッチングされ得るため、下部誘電体層２３２は、その中央部分は湾曲する上部表面を有することができる。
【0116】
図６及び図１１を参照すると、バリア層２３４は、下部誘電体層２３２上に形成される（ブロック９４０）ことができる。バリア層２３４は、下部誘電体層２３２の上部表面に接触することができる。バリア層２３４は、例えば、バリア層２３４を下地構造（例えば、ウェル２３０及びソース領域２５０）上に共形的に形成し、その後、バリア層２３４を等方的にエッチングすることによって、形成され得る。幾つかの実施例において、バリア層２３４を形成することは省略され得る。幾つかの実施例において、バリア層２３４は、異方的（指向性）方式で堆積され得、それにより、バリア層２３４の側壁部分（すなわち、トレンチ２２２の側壁上に形成されたバリア層２３４の部分）は、バリア層２２３の下部部分（すなわち、トレンチ２２２の下部表面上に形成されたバリア層２３４の部分）より薄いとすることができ、それにより、バリア層２３４の下部部分が除去される前に、等方的エッチがバリア層２３４の側壁部分を除去することを可能にするのに役立つ。さらに、方法は、ゲート誘電体層２６０（ブロック９５０）及びゲート電極２７０（ブロック９６０）を順次形成することを含むことができる。
【0117】
図１９～２１並びに図２２及び図２３は、本発明のさらなる実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。図１３、１９、及び２２を参照すると、下部誘電体層２３２を形成する（ブロック９２０）ことは、予備トレンチ２２１内に予備下部誘電体層２３２ｐをコーティングすること又は堆積させること（ブロック９２３）を含むことができる。予備下部誘電体層２３２ｐをコーティングすることは、スピンオンガラス層をコーティングすることであることができ、スピンオンガラス層は、予備トレンチ２２１を充填することができ、図１９に示すように平坦上表面を有することができる。堆積プロセスによって形成される予備下部誘電体層２３２ｐは、図２２に示すように予備トレンチ２２１を充填することができない。図１９及び図２２に示すように、予備下部誘電体層２３２ｐをコーティングすること又は堆積させることは、予備トレンチの形状を変更することができず、したがって、予備トレンチ２２１は、急峻な上角部及び下角部を含む。予備下部誘電体層２３２ｐをコーティングすること又は堆積させることは、スピンオンガラス層をコーティングすること、又は、例えば化学気相堆積（ＣＶＤ）プロセスを使用して、酸化ケイ素層等の予備下部誘電体層２３２ｐを堆積させることであることができる。スピンオンガラス層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含むことができる。
【0118】
図１３、２０、及び２３を参照すると、下部誘電体層２３２を形成する（ブロック９２０）ことは、少なくとも予備下部誘電体層２３２ｐのガラス転移温度のあたりの温度で、酸化剤を含む環境内で予備下部誘電体層２３２ｐをアニールする（ブロック９２４）ことを含むこともできる。アニーリングは、酸化剤を含む環境内で実施されるため、基板が酸化され得、丸みのある上角部及び丸みのある下角部を有するトレンチ２２２がアニーリング中に形成される。さらに、アニーリングは、少なくとも予備下部誘電体層２３２ｐのガラス転移温度のあたりの温度で実施されるため、予備下部誘電体層２３２ｐは、アニーリング中にリフローし、トレンチ２２２に流入することができる。図２０を参照すると、予備下部誘電体層２３２ｐが、図１９に示すコーティング・プロセスによって形成されると、アニーリング・プロセスは、予備下部誘電体層２３２ｐの形状を変化することができない。図２３を参照すると、予備下部誘電体層２３２ｐが、図２２に示す堆積プロセスによって形成されると、予備下部誘電体層２３２ｐは、トレンチ２２２に流入することができ、予備下部誘電体層２３２ｐの上表面は、少なく湾曲することができる。
【0119】
下部誘電体層２３２を形成する（ブロック９２０）ことは、任意選択で、予備下部誘電体層２３２ｐを平坦化する（ブロック９２５）ことをさらに含むことができる。予備下部誘電体層２３２ｐを平坦化することが、予備下部誘電体層２３２ｐをアニールする（ブロック９２４）前又は後に実施され得ることが認識されるであろう。
【0120】
図１３及び図２１を参照すると、図２０のスピンオンガラス層を含む下部誘電体層２３２の部分は、例えば、エッチ・バック・プロセスによって除去される（ブロック９３０）ことができる。下部誘電体層２３２のその部分が除去された後、下部誘電体層２３２の上部表面は、図２１に示す小さい湾曲部であって、最も低い部分が湾曲の中央にある、小さい湾曲部を有することができる。
【0121】
図２４～２６は、本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。図１４及び図２４を参照すると、方法は、予備トレンチ２２１が形成された後に薄誘電体層２３２＿１を形成する（ブロック９２６）ことを含むことができる。薄誘電体層２３２＿１は、図２４に示すように下地構造上に共形的に形成され得る。薄誘電体層２３２＿１は、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）等の共形的コーティング技法を使用してコーティングすること又は他のアプローチを使用して誘電体層を堆積させることによって形成され得る。下地構造は、ｐ型シールド領域（例えば、図３のｐ型シールド領域２２４）を含むことができない。図２５を参照すると、ｐ型シールド領域２２４は、薄誘電体層２３２＿１が形成された後に形成され得る。ｐ型シールド領域２２４は、薄誘電体層２３２＿１を通してドリフト層２２０の部分に不純物を注入することによって形成され得る。
【0122】
図１４及び図２６を参照すると、方法は、予備下部誘電体層２３２ｐを形成すること及びリフローすること（ブロック９２７）を含むこともできる。予備下部誘電体層２３２ｐを形成すること及びリフローすることは、図１２を参照して論じたプロセスと同様の酸化プロセスによって同時に実施され得る、又は、図１３を参照して論じたプロセスと同様のプロセスによって順次に実施され得る。その後、予備下部誘電体層２３２ｐを平坦化する（ブロック９２８）ことが実施され得る。残りのプロセスは、（例えば、図１１のブロック９３０～９６０）が実施され得る。
【0123】
図２７及び図２８は、本発明の実施例によるパワーＵＭＯＳＦＥＴを形成する方法を示す概略断面図である。図２７を参照すると、予備下部誘電体層２３２ｐは、上記で論じたプロセスによって形成され得、その後、予備下部誘電体層２３２ｐは、図２８に示す下部誘電体層２３２’’を形成するためにパターニングされ得る。再び図７を参照すると、ゲート電極２７０は、下部誘電体層２３２’’の直接上に形成され得、下部誘電体層２３２’’は、デバイスのゲート誘電体層として使用され得る。
【0124】
本開示は、金属酸化物（又は絶縁体）半導体（ＭＯＳ又はＭＩＳ）デバイスにおける界面保護を改善するアプローチを説明する。これは、パワー・トランジスタ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、又はＩＧＢＴ）内のゲート領域を改善するために特に有用であることができる。
【0125】
上記で論じた実施例のうちの種々のものはｎチャネルＭＯＳＦＥＴの単位セルの構造を示すが、本発明のさらなる実施例によれば、各デバイス内の半導体層のそれぞれの半導体層の極性が、対応するｐチャネルＭＯＳＦＥＴを提供するために反転され得ることが認識されるであろう。
【0126】
本発明は、本発明の実施例がそこに示される添付図面を参照して上記で説明された。しかしながら、本発明は、多くの異なる形態で具現化することができ、本明細書で述べる実施例に限定されるものと解釈されるべきでない。むしろ、これらの実施例は、本開示が、徹底的且つ完全であるように、また、当業者に本発明の範囲を完全に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張することができる。要素又は層が、別の要素又は層「の上に」存在する、それ「に接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、その要素又は層は、他の要素若しくは層の直接上に存在する、又は他の要素若しくは層に直接接続若しくは結合され得る、或いは、介在する要素又は層が存在することができることが理解されるであろう。対照的に、要素が、別の要素又は層「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、それ「に直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、介在する要素又は層は存在しない。本明細書で使用されるように、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する列挙項目の１つ又は複数の任意の及び全ての組み合わせを含む。同様の数字は、全体を通して同様の要素を指す。
【0127】
種々の領域、層、及び／又は要素を説明するために、用語、第１及び第２が本明細書で使用されるが、これらの領域、層、及び／又は要素がこれらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素から区別するために使用されるだけである。そのため、以下で論じる第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ぶことができ、同様に、本発明の範囲から逸脱することなく、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ぶことができる。
【0128】
「下の（ｌｏｗｅｒ）」又は「下部（ｂｏｔｔｏｍ）」及び「上の（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」等の相対的な用語は、図面に示すように、１つの要素の別の要素に対する関係を説明するために本明細書で使用することができる。相対的な用語が、図面に描かれる配向に加えて、デバイスの異なる配向を包含することを意図されることが理解されるであろう。例えば、図面内のデバイスがひっくり返っている場合、他の要素の「下」側面の上に存在するものとして説明される要素は、他の要素の「上」側面の上に配向することになる。したがって、例示的な用語「下」は、図の特定の配向に応じて、「下」及び「上」の配向を共に包含することができる。同様に、図のうちの１つの図内のデバイスがひっくり返っている場合、他の要素「の下方に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」あるとして説明される要素は、他の要素「の上方に（ａｂｏｖｅ）」配向することになる。したがって、例示的な用語「の下方に」又は「の下に」は、上方に、及び、下方に、の両方の配向を包含することができる。
【0129】
本明細書で使用する用語は、特定の実施例のみを説明するためのものであり、本発明を制限するためのものであることを意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別段に明確に指示しない限り、複数形も含むことを意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、述べた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、特徴、及び／又はこれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
【0130】
本発明の実施例は、概略図である断面図を参照して本明細書で説明される。したがって、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予測される。そのため、本発明の実施例は、本明細書で示される領域の特定の形状に限定されるものとして解釈されるべきでなく、例えば製造に起因する形状の逸脱を含む。例えば、長方形として示す被注入領域は、典型的には、被注入領域から未注入領域への２値変化ではなく、その縁部において、丸い又は湾曲した特徴部及び／又は注入濃度の勾配を有することになる。そのため、図に示す領域は、本来概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図されず、本発明の範囲を制限することを意図されない。
【0131】
本明細書で開示される実施例が組み合わされ得ることが理解されるであろう。そのため、第１の実施例に関して描かれる及び／又は説明される特徴は、第２の実施例にも含まれ得る、またその逆も同様である。
【0132】
上記実施例は特定の図を参照して説明されるが、本発明の幾つかの実施例が、さらなる及び／若しくは介在する層、構造、又は要素を含むことができる、並びに／或いは、特定の層、構造、又は要素が削除され得ることが理解される。本発明の少数の例示的な実施例が説明されたが、多くの修正が、本発明の新規な教示及び利点から実質上逸脱することなく例示的実施例において可能であることを当業者は容易に認識するであろう。したがって、全てのそのような修正は、特許請求項に規定される本発明の範囲内に含まれることを意図される。したがって、上記が、本発明の例証であり、開示される特定の実施例に限定されるものとして解釈されないこと、及び、開示される実施例並びに他の実施例に対する修正が、添付特許請求項の範囲内に含まれることを意図されることが理解される。本発明は、特許請求の範囲に含まれる特許請求の範囲の均等物と共に、以下特許請求の範囲によって規定される。
【図1】
【図2】
【図3】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【手続補正書】
【提出日】2023-05-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、半導体層構造であって、前記半導体層構造の上表面内にトレンチを備え、前記トレンチは丸みのある上角部及び丸みのある下角部を備える、半導体層構造と、
前記トレンチの下部分内の誘電体層であって、前記誘電体層の上部表面の中央部分は湾曲し、前記誘電体層は前記トレンチの対向する側壁上にある、誘電体層と、
前記トレンチ内で且つ前記半導体層構造に対向する前記誘電体層上のゲート電極と
を備える、半導体デバイス。
【請求項2】
前記誘電体層は、前記トレンチの下部表面上で且つ前記トレンチの前記側壁の下部分上の下部誘電体層と、
前記トレンチの前記側壁の上部分上で且つ前記下部誘電体層上のゲート誘電体層であって、湾曲する前記誘電体層の前記上部表面の前記中央部分は前記ゲート誘電体層の上部表面の中央部分である、ゲート誘電体層とを備える、請求項１に記載の半導体デバイス。
【請求項3】
前記ゲート誘電体層の下表面の中央部分は湾曲する、請求項１又は２に記載の半導体デバイス。
【請求項4】
湾曲する前記ゲート誘電体層の前記下表面の前記中央部分は、前記トレンチの幅及び深さの小さい方の０．２５倍と、前記トレンチの前記幅及び前記深さの大きい方の３倍との間の曲率半径を有する、請求項３に記載の半導体デバイス。
【請求項5】
前記ゲート誘電体層は、前記下部誘電体層と異なる材料を含む、請求項２に記載の半導体デバイス。
【請求項6】
前記下部誘電体層は、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加剤を含む、請求項２に記載の半導体デバイス。
【請求項7】
前記ゲート誘電体層は、前記下部誘電体層の前記添加剤と異なる不純物を含む、請求項６に記載の半導体デバイス。
【請求項8】
前記下部誘電体層と前記ゲート誘電体層との間にバリア層をさらに備える、請求項２に記載の半導体デバイス。
【請求項9】
前記ゲート誘電体層は、前記下部誘電体層上の第１の部分及び前記トレンチの前記側壁上の第２の部分を備え、前記下部誘電体層の中央部分は、前記トレンチの深さ方向に第１の厚さを有し、前記ゲート誘電体層の前記第１の部分は、前記トレンチの前記深さ方向に第２の厚さを有し、前記ゲート誘電体層の前記第２の部分は、前記トレンチの幅方向に第３の厚さを有し、前記第１の厚さと前記第２の厚さの合計は前記第３の厚さより大きい、請求項２に記載の半導体デバイス。
【請求項10】
前記誘電体層はリフロー済み誘電体層であり、前記リフロー済み誘電体層は、前記トレンチの前記側壁上の部分を備え、前記リフロー済み誘電体層の前記部分の厚さは、前記トレンチの深さと共に増加する、請求項１に記載の半導体デバイス。
【請求項11】
前記トレンチの下部表面の中央部分は湾曲する、請求項１から１０までのいずれか一項に記載の半導体デバイス。
【国際調査報告】