ホーム > 特許ランキング > ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-16
(54)【発明の名称】半導体デバイスのためのパッシベーション構造
(51)【国際特許分類】
H01L 29/78 20060101AFI20231109BHJP
H01L 29/12 20060101ALI20231109BHJP
H01L 29/739 20060101ALI20231109BHJP
H01L 29/06 20060101ALI20231109BHJP
H01L 21/336 20060101ALI20231109BHJP
H01L 29/41 20060101ALI20231109BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652T
H01L29/78 655F
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652J
H01L29/78 658J
H01L29/78 652F
H01L29/06 301F
H01L29/44 Y
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023525025
(86)(22)【出願日】2021-11-02
(85)【翻訳文提出日】2023-06-21
(86)【国際出願番号】 US2021057675
(87)【国際公開番号】W WO2022098627
(87)【国際公開日】2022-05-12
(31)【優先権主張番号】17/088,686
(32)【優先日】2020-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】ヴァン ブラント、エドワード ロバート
(72)【発明者】
【氏名】マクファーソン、ジョー ダブリュー．
(72)【発明者】
【氏名】ハリントン、ザ サード、トーマス イー．
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(72)【発明者】
【氏名】ハル、ブレット
(72)【発明者】
【氏名】ジ、イン － ファン
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB01
4M104FF10
(57)【要約】
半導体デバイス、特に半導体デバイスのためのパッシベーション構造が開示される。半導体デバイスは、能動領域と、能動領域の外周部に沿って配置されるエッジ終端領域と、エッジ終端領域に沿ってダイ・シールを形成できるパッシベーション構造とを含むことができる。パッシベーション構造は、エッジ終端領域に沿ったパッシベーション構造の機械的な強度及び付着力を向上させる配置のいくつかのパッシベーション層を含むことができる。パッシベーション層のうちの少なくとも１つにより形成される界面は、パワー・サイクル中の熱膨張及び熱収縮に関係する力をより均等に分散させるように働くパターンを設けられてもよく、これによりパッシベーション構造のクラッキング及び層剥離を減少させる。パターニングされた層は、パッシベーション構造の上に重なる部分に対応するパターンを形成する配置でパッシベーション構造内に少なくとも一部が埋め込まれてもよい。
【特許請求の範囲】
【請求項1】
ドリフト領域と、前記ドリフト領域の一部分を含む能動領域と、
前記ドリフト領域内で、前記能動領域の外周部に沿って配置されたエッジ終端領域と、
前記エッジ終端領域上のパッシベーション構造と、
前記パッシベーション構造内に形成されているパターニングされた層と
を備える、半導体デバイス。
【請求項2】
前記パターニングされた層が、前記パッシベーション構造内に埋め込まれている、請求項１に記載の半導体デバイス。
【請求項3】
前記パターニングされた層が、ポリシリコンを含む、請求項１に記載の半導体デバイス。
【請求項4】
前記パッシベーション構造が、前記ドリフト領域上の第１のパッシベーション層、及び前記第１のパッシベーション層上にある第２のパッシベーション層を含む、請求項１に記載の半導体デバイス。
【請求項5】
前記パターニングされた層が、前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置されている、請求項４に記載の半導体デバイス。
【請求項6】
前記第２のパッシベーション層が、前記パターニングされた層の少なくとも一部分と位置合わせされている少なくとも１つの突起を形成している、請求項５に記載の半導体デバイス。
【請求項7】
前記パッシベーション構造が、前記第２のパッシベーション層上にある第３のパッシベーション層をさらに備え、前記第２のパッシベーション層の前記少なくとも１つの突起が、前記第３のパッシベーション層内に延びている、請求項６に記載の半導体デバイス。
【請求項8】
前記少なくとも１つの突起が、複数の突起を含み、前記第３のパッシベーション層の上面が、前記パッシベーション構造の少なくともある部分では平坦である、請求項７に記載の半導体デバイス。
【請求項9】
前記パッシベーション構造が、前記第３のパッシベーション層上にある第４のパッシベーション層をさらに備え、前記第３のパッシベーション層の前記上面が、前記第４のパッシベーション層との界面を形成している、請求項８に記載の半導体デバイス。
【請求項10】
前記エッジ終端領域が、前記ドリフト領域内に複数のガード・リングをさらに備え、前記パターニングされた層の前記少なくとも１つの部分が、前記複数のガード・リングのうちの個々のガード・リングと位置合わせされている、
請求項６に記載の半導体デバイス。
【請求項11】
前記パターニングされた層の前記少なくとも１つの部分が、前記複数のガード・リングのうちの少なくとも２つの個々のガード・リングと位置合わせされている、請求項１０に記載の半導体デバイス。
【請求項12】
前記複数のガード・リングのうちの少なくとも１つのガード・リングが、前記パターニングされた層の直接上に重なる部分がない、請求項１０に記載の半導体デバイス。
【請求項13】
前記複数のガード・リングのうちの前記少なくとも１つのガード・リングが、前記複数のガード・リングのうちのすべての他のガード・リングよりも前記能動領域の近くに配置されている、請求項１２に記載の半導体デバイス。
【請求項14】
前記パターニングされた層のうちの前記少なくとも１つの部分が、前記パッシベーション構造内にフィールド・プレートを形成している、請求項１０に記載の半導体デバイス。
【請求項15】
前記パターニングされた層のうちの前記少なくとも１つの部分が、縦にオフセットした位置に前記複数のガード・リングのうちの前記個々のガード・リングと位置合わせされている、請求項１０に記載の半導体デバイス。
【請求項16】
前記パターニングされた層が、前記第１のパッシベーション層上に配置され、前記パターニングされた層が、前記エッジ終端領域の外側エッジへ向かう方向に前記第１のパッシベーション層の側壁を通過してさらに延びている、請求項４に記載の半導体デバイス。
【請求項17】
前記パターニングされた層が、前記能動領域の外周部の周りに少なくとも１つの連続するリングを形成している、請求項１に記載の半導体デバイス。
【請求項18】
前記パターニングされた層が、前記能動領域の外周部の周りに少なくとも１つのセグメント化されたリングを形成している、請求項１に記載の半導体デバイス。
【請求項19】
前記少なくとも１つのセグメント化されたリングが、前記パターニングされた層の第１のセグメント化されたリング及び第２のセグメント化されたリングを備え、前記第１のセグメント化されたリングのリング・セグメントが、前記第２のセグメント化されたリングのリング・セグメントに対して横方向にオフセットした位置に配置されている、
請求項１８に記載の半導体デバイス。
【請求項20】
前記ドリフト領域が、炭化ケイ素（ＳｉＣ）を含む、請求項１に記載の半導体デバイス。
【請求項21】
前記能動領域が、炭化ケイ素（ＳｉＣ）金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、請求項１に記載の半導体デバイス。
【請求項22】
ドリフト領域と、前記ドリフト領域の一部分を含む能動領域と、
前記ドリフト領域内で、前記能動領域の外周部に沿って配置されたエッジ終端領域と、
前記エッジ終端領域上のパッシベーション構造であって、前記パッシベーション構造のパッシベーション層が、前記パッシベーション構造の追加のパッシベーション層内に部分的に延びている、少なくとも１つの突起を形成している、パッシベーション構造と
を備える、半導体デバイス。
【請求項23】
前記少なくとも１つの突起が、前記能動領域の前記外周部の周りに少なくとも１つの突起リングを形成している、請求項２２に記載の半導体デバイス。
【請求項24】
前記少なくとも１つの突起リングが、前記能動領域の前記外周部の周りで連続的である、請求項２３に記載の半導体デバイス。
【請求項25】
前記少なくとも１つの突起リングが、前記能動領域の前記外周部の周りでセグメント化されている、請求項２３に記載の半導体デバイス。
【請求項26】
前記少なくとも１つの突起が、複数の突起を含み、前記パッシベーション層が、前記複数の突起の隣接する突起間に複数の凹部を形成し、
前記追加のパッシベーション層の部分が、前記複数の凹部の各々の凹部内に延びている、
請求項２２に記載の半導体デバイス。
【請求項27】
前記複数の凹部とは反対である前記追加のパッシベーション層の上面の少なくとも一部分が平坦である、請求項２６に記載の半導体デバイス。
【請求項28】
前記複数の凹部が、第１の凹部及び第２の凹部を含み、前記第１の凹部が、前記第２の凹部の幅よりも広い幅を備え、
前記第１の凹部が、前記第２の凹部よりも前記エッジ終端領域の外側エッジのより近く配置されている、
請求項２７に記載の半導体デバイス。
【請求項29】
前記パッシベーション構造内にパターニングされた層をさらに備え、前記パターニングされた層が、前記少なくとも１つの突起と位置合わせされている、請求項２２に記載の半導体デバイス。
【請求項30】
前記パターニングされた層が、ポリシリコンを含む、請求項２９に記載の半導体デバイス。
【請求項31】
前記少なくとも１つの突起が、複数の突起を含み、前記パターニングされた層の不連続な部分が、前記複数の突起の各々の突起と位置合わせされている、
請求項２９に記載の半導体デバイス。
【請求項32】
前記エッジ終端領域が、前記ドリフト領域内に複数のガード・リングを備え、前記パターニングされた層の不連続な部分が、前記複数のガード・リングの個々のガード・リングと位置合わせされている、
請求項２９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体デバイスに関し、詳細には半導体デバイスのためのパッシベーション構造に関する。
【背景技術】
【0002】
トランジスタ及びダイオードなどの半導体デバイスは、現代の電子デバイスでは至るところに存在する。窒化ガリウム（ＧａＮ）及び炭化ケイ素（ＳｉＣ）などのワイド・バンドギャップ半導体材料システムが、スイッチング速度、パワー取り扱い能力、及び熱伝導度などの分野ではデバイス性能の境界を押し広げるために半導体デバイスにおいてますます利用されてきている。実例は、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ショットキー・バリア・ダイオード、ＰｉＮダイオード、高電子移動度トランジスタ（ＨＥＭＴ）などの個別デバイス、及び１つ又は複数の個別デバイスを含むモノリシック・マイクロ波集積回路（ＭＭＩＣ）などの集積回路を含む。
【0003】
半導体デバイスは、典型的には半導体ダイの能動領域に形成される。高電圧及び大電流をサポートするように製造された半導体ダイでは、電界の集中が、半導体ダイの適正な動作を妨げることがある。電界の集中は、半導体ダイのエッジで特に問題になる。したがって、エッジ終端領域が、ダイのエッジの電界を低下させるために半導体ダイの外周付近で能動領域を囲む。エッジ終端領域がないと、電界は、ダイのエッジに集中するはずであり、ダイの性能を悪くさせるはずである。例えば、降伏電圧、漏れ電流、及び／又はダイの信頼性が、著しく低下することがある。具体的に、ダイは、高い動作電圧に付随することがある熱ストレス（例えば、１５０℃より高い温度）を受けるときに逆バイアス下で漏れ電流に悩まされることがある。いくつかのエッジ終端構造が、ダイのエッジでの電界の集中を低下させるために提案されてきているが、提案された構造の多くが、高温で高電圧の動作条件にともなう熱衝撃及びパワー・サイクルに耐えることに対して適していないことがある。
【0004】
技術は、従来の半導体デバイスに関連する難題を克服することができる半導体デバイス用の改善されたエッジ終端構造を探し求め続けている。
【発明の概要】
【課題を解決するための手段】
【0005】
本開示は、半導体デバイスに関し、特に半導体デバイスのためのパッシベーション構造に関する。半導体デバイスは、能動領域と、能動領域の外周部に沿って配置されるエッジ終端領域と、エッジ終端領域に沿ってダイ・シールを形成できるパッシベーション構造とを含むことができる。パッシベーション構造は、エッジ終端領域に沿ったパッシベーション構造の機械的な強度及び付着力を向上させる配置内のいくつかのパッシベーション層を含むことができる。パッシベーション層のうちの少なくとも１つにより形成される界面は、パワー・サイクル中の熱膨張及び熱収縮に関係する力をより均等に分散させるように働くパターンを設けられてもよく、これによりパッシベーション構造のクラッキング及び層剥離を減少させる。パターンは、複数のパッシベーション層のうちの少なくとも１つにいくつかの突起及び凹部を含むことができる。パターニングされた層は、パッシベーション構造の上に重なる部分にパターンを形成するようにパッシベーション構造内に少なくとも一部が埋め込まれてもよい。
【0006】
１つの態様では、半導体デバイスは：ドリフト領域と、ドリフト領域の一部分を含む能動領域と、ドリフト領域内にあり、能動領域の外周部に沿って配置されたエッジ終端領域と、エッジ終端領域上のパッシベーション構造と、パッシベーション構造内に形成されるパターニングされた層とを備える。ある実施例では、パターニングされた層が、パッシベーション構造内に埋め込まれる。ある実施例では、パターニングされた層が、ポリシリコンを含む。パッシベーション構造が、ドリフト領域上の第１のパッシベーション層及び第１のパッシベーション層上にある第２のパッシベーション層を含むことができる。ある実施例では、パターニングされた層が、第１のパッシベーション層と第２のパッシベーション層との間に配置される。ある実施例では、第２のパッシベーション層が、パターニングされた層の少なくとも一部分と位置合わせされる少なくとも１つの突起を形成する。
【0007】
半導体デバイスのパッシベーション構造が、第２のパッシベーション層上にある第３のパッシベーション層をさらに備えることができ、第２のパッシベーション層の少なくとも１つの突起が、第３のパッシベーション層内に延びる。ある実施例では、少なくとも１つの突起が複数の突起を含み、第３のパッシベーション層の上面が、パッシベーション構造の少なくともいくつかの部分で平坦である。パッシベーション構造が、第３のパッシベーション層上にある第４のパッシベーション層をさらに備え、第３のパッシベーション層の上面が、第４のパッシベーション層との界面を形成する。ある実施例では、エッジ終端領域が、ドリフト領域内に複数のガード・リングをさらに備え、パターニングされた層の少なくとも１つの部分が、複数のガード・リングのうちの個々のガード・リングと位置合わせされる。ある実施例では、パターニングされた層の少なくとも１つの部分が、複数のガード・リングのうちの少なくとも２つの個々のガード・リングと位置合わせされる。複数のガード・リングのうちの少なくとも１つのガード・リングは、パターニングされた層の直接上に重なる部分がないことがある。ある実施例では、複数のガード・リングのうちの少なくとも１つのガード・リングが、複数のガード・リングのうちのすべての他のガード・リングよりも能動領域の近くに配置される。ある実施例では、パターニングされた層のうちの少なくとも１つの部分が、パッシベーション構造内にフィールド・プレートを形成する。パターニングされた層のうちの少なくとも１つの部分が、縦にオフセットした位置で複数のガード・リングのうちの個々のガード・リングと位置合わせされる。ある実施例では、パターニングされた層が、第１のパッシベーション層上に配置され、パターニングされた層が、エッジ終端領域の外側エッジへ向かう方向に第１のパッシベーション層の側壁を通過してさらに延びる。
【0008】
ある実施例では、パターニングされた層が、能動領域の外周部の周りに少なくとも１つの連続するリングを形成する。ある実施例では、パターニングされた層が、能動領域の外周部の周りに少なくとも１つのセグメント化されたリングを形成する。少なくとも１つのセグメント化されたリングが、パターニングされた層の第１のセグメント化されたリング及び第２のセグメント化されたリングを備え、第１のセグメント化されたリングのリング・セグメントが、第２のセグメント化されたリングのリング・セグメントに対して横方向にオフセットした位置に配置される。
【0009】
ある実施例では、ドリフト領域が炭化ケイ素（ＳｉＣ）を含む。ある実施例では、能動領域が、ＳｉＣ金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。
【0010】
別の態様では、半導体デバイスは：ドリフト領域と、ドリフト領域の一部分を含む能動領域と、ドリフト領域内にあり、能動領域の外周部に沿って配置されたエッジ終端領域と、エッジ終端領域上のパッシベーション構造であって、パッシベーション構造のパッシベーション層がパッシベーション構造の追加のパッシベーション層内に部分的に延びる少なくとも１つの突起を形成する、パッシベーション構造とを備える。少なくとも１つの突起が、能動領域の外周部の周りに少なくとも１つの突起リングを形成できる。ある実施例では、少なくとも１つの突起リングが、能動領域の外周部の周りで連続的である。ある実施例では、少なくとも１つの突起リングが、能動領域の外周部の周りでセグメント化される。
【0011】
ある実施例では、少なくとも１つの突起が、複数の突起を含み、パッシベーション層が、複数の突起の隣接する突起間に複数の凹部を形成し、追加のパッシベーション層の一部分が、複数の凹部の各々の凹部内に延びる。ある実施例では、複数の凹部とは反対の追加のパッシベーション層の上面の少なくとも一部分が平坦である。ある実施例では、複数の凹部が、第１の凹部及び第２の凹部を含み、第１の凹部が、第２の凹部の幅よりも広い幅を備え、第１の凹部が、第２の凹部よりもエッジ終端領域の外側エッジのより近くに配置される。
【0012】
半導体デバイスは、パッシベーション構造内にパターニングされた層をさらに備えることができ、パターニングされた層が少なくとも１つの突起と位置合わせされる。ある実施例では、パターニングされた層がポリシリコンを含む。ある実施例では、少なくとも１つの突起が複数の突起を含み、パターニングされた層の不連続な部分が、複数の突起の各々の突起と位置合わせされる。ある実施例では、エッジ終端領域が、ドレイン領域内に複数のガード・リングを備え、パターニングされた層の不連続な部分が、複数のガード・リングの個々のガード・リングと位置合わせされる。
【0013】
別の態様では、個々に若しくは一緒に前述の態様のうちのいずれか並びに／又は本明細書において説明されるような様々な別々の態様及び特徴は、さらなる利点のために組み合わせられてもよい。本明細書において開示したような様々な特徴及び要素のいずれかは、本明細書において反対に指示されない限り１つ又は複数の他の開示した特徴及び要素と組み合わせられてもよい。
【0014】
当業者は、本開示の範囲を認識し、添付の描画図面に関連する好ましい実施例の下記の詳細な説明を読んだ後で本開示のさらなる態様を理解するであろう。
【0015】
この明細書に組み込まれ、一部を形成する添付の描画図面は、開示の原理を説明するように働く記載とともに開示のいくつかの態様を図示する。
【図面の簡単な説明】
【0016】
【図1A】本開示による例示的な半導体デバイスの上面説明図である。
【図8A】パターニングされた層が本開示の原理にしたがって能動領域の外周部の周りに１つ又は複数の連続するリングを形成する半導体デバイスの一部分の上面図である。
【図8B】パターニングされた層が本開示の原理にしたがって能動領域の外周部の周りに１つ又は複数のセグメント化されたリングを形成する半導体デバイスの一部分の上面図である。
【発明を実施するための形態】
【0017】
下記に記述する実施例は、当業者が実施例を実行することを可能にするために必要な情報を表現し、実施例を実行する際の最良の形態を図解する。添付の描画図面を考慮して下記の説明を読むと、当業者は、開示の概念を理解し、本明細書では特に扱われていないこれらの概念の応用を認識するであろう。これらの概念及び応用が、本開示及び別記の特許請求の範囲の範囲内になることが理解されるはずである。
【0018】
第１の、第２の、等の用語が、様々な要素を説明するために本明細書では使用されることがあるとはいえ、これらの要素は、これらの用語によって限定されるべきではないことを理解されたい。これらの用語は、１つの要素をもう１つとは区別するために使用されるに過ぎない。例えば、本開示の範囲から逸脱せずに、第１の要素は第２の要素と称されてもよく、同様に、第２の要素が第１の要素と称されてもよい。本明細書において使用するように、「及び／又は」という用語は、関連して列挙された項目のうちの１つ又は複数の任意の組み合わせ及びすべての組み合わせを含む。
【0019】
層、領域、又は基板などのある要素が別の要素の「上に（ｏｎ）」ある又は「上へと（ｏｎｔｏ）」延びると称されるとき、他の要素の直接上にある若しくは直接上内に延びてもよいこと、又は介在する要素もまた存在してもよいことを理解されたい。対照的に、ある要素が別の要素の「直接上に」ある又は「直接上へと」延びると称されるとき、介在する要素が存在しない。同じように、層、領域、又は基板などのある要素が、別の要素の「上方に（ｏｖｅｒ）」ある、又は「上方に」延びると称されるとき、他の要素の直接上方にある、若しくは直接上方に延びてもよいこと、又は介在する要素もまた存在してもよいことを理解されたい。対照的に、ある要素がもう１つの要素の「直接上方に」ある、又は「直接上方に」延びると称されるとき、介在する要素が存在しない。ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」と称されるとき、他の要素に直接接続される、若しくは結合されてもよいこと、又は介在する要素が存在してもよいこともまた理解されたい。対照的に、ある要素が別の要素に「直接接続される」又は「直接結合される」と称されるとき、介在する要素が存在しない。
【0020】
「より下に（ｂｅｌｏｗ）」若しくは「より上に（ａｂｏｖｅ）」又は「上部に（ｕｐｐｅｒ）」若しくは「下部に（ｌｏｗｅｒ）」又は「水平に（ｈｏｒｉｚｏｎｔａｌ）」若しくは「垂直に（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に図示したように１つの要素、層、又は領域の別の要素、層、又は領域に対する関係を記述するために本明細書では使用されることがある。これらの用語及び上に論じたものは、図に描かれた向きに加えてデバイスの違った向きを包含することを意図するものであることを理解されたい。
【0021】
本明細書において使用される用語法は、単に特定の実施例を説明する目的のためであり、開示を限定することを意図するものではない。本明細書において使用されるように、「１つ（ａ）」、「１つ（ａｎ）」及び「その（ｔｈｅ）」という単数形は、文脈が明らかに別様に指示しない限り、同様に複数形を含むものである。本明細書において使用されるときに「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語が、述べた特徴、整数、ステップ、操作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、構成要素、及び／又はこれらのグループの存在若しくは追加を排除しないことをさらに理解されたい。
【0022】
別様に規定しない限り、本明細書において使用される（技術用語及び科学用語を含め）すべての用語は、この開示が属する技術分野において当業者によって一般に理解されるものと同じ意味を持つ。本明細書において使用される用語が、この明細書の文脈及び関連する技術分野におけるそれらの意味と整合する意味を持つように解釈されるべきであることがさらに理解され、本明細書において明示的にそのように規定されない限り、理想化された概念で又は過度に形式的な概念では解釈され得ないであろう。
【0023】
実施例は、本明細書では開示の実施例の模式的説明図を参照して説明される。それはそうとして、層及び要素の実際の寸法が異なることがあり、例えば、製造技術及び／又は許容誤差の結果として説明図の形状からの変動が予想される。例えば、方形又は矩形として図示された又は説明された領域が、丸まった又は曲がった外形を持つことがあり、直線として示された領域が何らかの異形を有してもよい。このように、図に図示された領域は模式的であり、それらの形状は、デバイスの領域の正確な形状を図示することを意図するものではないし、開示の範囲を限定することを意図するものでもない。加えて、構造又は領域のサイズは、説明的な目的のために他の構造又は領域に比較して誇張されることがあり、したがって、本主題の一般的な構造を図解するために提供され、等尺で描かれることも描かれないこともある。複数の図間の共通の要素が、共通の要素番号を用いて本明細書において示されることがあり、その後には再び説明されないことがある。
【0024】
本開示は、半導体デバイスに関し、特に半導体デバイスのためのパッシベーション構造に関する。半導体デバイスは、能動領域、能動領域の外周部に沿って配置されるエッジ終端領域、及びエッジ終端領域に沿ってダイ・シールを形成できるパッシベーション構造を含むことができる。パッシベーション構造は、配置内にいくつかのパッシベーション層を含むことができ、配置がエッジ終端領域に沿ったパッシベーション構造の機械的な強度及び付着力を向上させる。複数のパッシベーション層のうちの少なくとも１つにより形成される界面は、パワー・サイクル中の熱膨張及び熱収縮に関係する力をより均等に分散させるように働くパターンを設けられてもよく、これによりパッシベーション構造内のクラッキング及び層剥離を減少させる。パターンは、複数のパッシベーション層のうちの少なくとも１つに多数の突起及び凹部を含むことがある。パターニングされた層は、パッシベーション構造の上に重なる部分にパターンを形成するためにパッシベーション構造に少なくとも部分的に埋め込まれることがある。
【0025】
図１Ａは、本開示による例示的な半導体デバイス１０の上面説明図である。半導体デバイス１０は、能動領域１２及び半導体デバイス１０の外周部の付近で能動領域１２を囲むエッジ終端領域１４を含む。特定の用途に応じて、能動領域１２は、とりわけ、１つ又は複数の金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、ショットキー・ダイオード、ジャンクション・バリア・ショットキー（ＪＢＳ）ダイオード、ＰｉＮダイオード、及び絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）などの、能動領域内に形成された１つ若しくは複数の半導体デバイス又は半導体デバイス・セルを含むことができる。半導体デバイス１０は、ワイド・バンドギャップ半導体デバイス、例えば、炭化ケイ素（ＳｉＣ）系のデバイスを含むことができる。エッジ終端領域１４は、半導体デバイスの性能を向上させるために半導体デバイス１０のエッジの電界の集中を減少させるように構成される。例えば、エッジ終端領域１４は、下記に詳細に論じるように、半導体デバイス１０の降伏電圧を高め、経時的な半導体デバイス１０の漏れ電流を減少できる。実例として、エッジ終端領域１４は、１つ又は複数のガード・リング、接合終端エクステンション（ＪＴＥ）、及びこれらの組み合わせを含むことができる。
【0026】
図１Ｂは、半導体デバイス１０がＭＯＳＦＥＴを含む実施例に関する図１Ａの半導体デバイス１０の一部分の断面図を図示する。例示的なＭＯＳＦＥＴが説明される一方で、本開示の原理は、とりわけダイオード、ショットキー・ダイオード、ＪＢＳダイオード、ＰｉＮダイオード、及びＩＧＢＴを含め上に列挙した他の半導体デバイスに適用可能である。半導体デバイス１０は、基板１６及び基板１６上のドリフト領域１８を含む。ドリフト領域１８は、ワイド・バンドギャップ半導体材料、例えば、ＳｉＣの１つ又は複数のドリフト層を具現化できる。エッジ終端領域１４の内側エッジ１４Ａが、能動領域１２からエッジ終端領域１４を線引きするために縦の破線により示される。エッジ終端領域１４の外側エッジ１４Ｂは、半導体デバイス１０の外周エッジに対応してもよい。エッジ終端領域１４では、いくつかのガード・リング２０がドリフト領域１８に設けられる。具体的に、ガード・リング２０は、基板１６とは反対のドリフト領域１８の上面１８Ａに隣接し、それどころか直接隣接して設けられる。ガード・リング２０は、イオン注入によって形成されてもよく、使用される注入物は、ドリフト領域１８がｎ型層として構成されるとき、アルミニウム（Ａｌ）、ホウ素（Ｂ）、又はいずれかの他の好適なｐ型ドーパントを含んでもよい。各々のガード・リング２０は、ドリフト領域１８のドーピング型とは反対であるドーピング型を有する小領域をエッジ終端領域１４内に形成する。本実例では、ドリフト領域１８はｎ型層であり、一方でガード・リング２０はｐ型小領域である。しかしながら、本開示の原理は、図１Ｂに図示したようなドーピング型が逆であり得る反対の極性構成を有するデバイスに同等に当てはまる。例示的な目的で、５つのガード・リング２０が図１Ｂに図示される。様々な実施例では、ガード・リング２０の数は、用途に応じて、５以上、又は１０以上、又は２０以上、又は５から２０までの範囲内、又は１０から２０までの範囲内であってもよい。
【0027】
電圧がドリフト領域１８によりサポートされるとき、エッジ終端領域１４の外側エッジ１４Ｂの電界集中は、エッジ終端領域１４の内側エッジ１４Ａよりも実質的に大きくなる傾向がある。ある実施例では、表面空乏保護領域２２がさらに、エッジ終端領域１４の外側エッジ１４Ｂのドリフト領域１８に設けられることもある。表面空乏保護領域２２は、ドリフト領域１８と同じドーピング型であるが、ドリフト領域１８のドーピング濃度よりも高いドーピング濃度を有してもよい。このようにして、表面空乏保護領域２２は、半導体デバイス１０の性能をさらに向上させるためにドリフト領域１８の上面１８Ａでの空乏化を防止できる。ある実施例では、表面空乏保護領域２２が注入によって設けられる。パッシベーション層２４が、ドリフト領域１８の上面１８Ａを不動態化するために基板１６とは反対のドリフト領域１８の上面１８Ａに設けられてもよい。パッシベーション層２４は、いずれかの好適な材料の絶縁性材料の１つ又は複数の層、例えば、酸化物及び／又は窒化物系の誘電体層の１つ又は複数の層で具現化できる。ある実施例では、パッシベーション層２４は、フィールド酸化物層、１つ若しくは複数の金属間誘電体層、及び上部絶縁性層のうちの１つ又は複数を含む多層構造を具現化できる。
【0028】
基板１６は、１×１０１７ｃｍ－３と１×１０２０ｃｍ－３との間のドーピング濃度を有することがある。様々な実施例では、基板１６のドーピング濃度は、１×１０１７ｃｍ－３と１×１０２０ｃｍ－３との間の任意の小範囲で用意されてもよい。例えば、基板１６のドーピング濃度は、１×１０１８ｃｍ－３と１×１０２０ｃｍ－３との間、１×１０１９ｃｍ－３と１×１０２０ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１９ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１８ｃｍ－３との間、及び１×１０１８ｃｍ－３と１×１０１９ｃｍ－３との間であってもよい。
【0029】
ドリフト領域１８は、１×１０１４ｃｍ－３と１×１０１８ｃｍ－３との間のドーピング濃度を有することがある。様々な実施例では、ドリフト領域１８のドーピング濃度は、１×１０１４ｃｍ－３と１×１０１８ｃｍ－３との間の任意の小範囲で用意されてもよい。例えば、ドリフト領域１８のドーピング濃度は、１×１０１５ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１６ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１７ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１６ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１５ｃｍ－３との間、１×１０１５ｃｍ－３と１×１０１７ｃｍ－３との間、１×１０１５ｃｍ－３と１×１０１６ｃｍ－３との間、及び１×１０１６ｃｍ－３と１×１０１７ｃｍ－３との間であってもよい。表面空乏保護領域２２は、ドリフト領域１８のドーピング濃度よりも高いドーピング濃度を有することがある。様々な実施例では、表面空乏保護領域２２は、ドリフト領域１８のドーピング濃度の２倍から１０５倍までの範囲内のドーピング濃度を有することがある。
【0030】
ガード・リング２０は、５×１０１６ｃｍ－３と１×１０２１ｃｍ－３との間のドーピング濃度を有することがある。様々な実施例では、ガード・リング２０のドーピング濃度は、５×１０１６ｃｍ－３と１×１０２１ｃｍ－３との間の任意の小範囲で用意されてもよい。例えば、ガード・リング２０のドーピング濃度は、５×１０１８ｃｍ－３と１×１０２１ｃｍ－３との間、５×１０１９ｃｍ－３と１×１０２１ｃｍ－３との間、５×１０２０ｃｍ－３と１×１０２１ｃｍ－３との間、５×１０１６ｃｍ－３と１×１０２０ｃｍ－３との間、５×１０１６ｃｍ－３と１×１０１９ｃｍ－３との間、及び５×１０１６ｃｍ－３と１×１０２０ｃｍ－３との間であってもよい。
【0031】
上に論じたように、能動領域１２は、１つ又は複数の半導体デバイスを含むことができる。図１Ｂの実例では、能動領域１２は、少なくとも１つのＭＯＳＦＥＴセル２６、例えば、ドリフト領域１８がＳｉＣの１つ又は複数の層を含むＳｉＣ系のＭＯＳＦＥＴを含む。ＭＯＳＦＥＴセル２６は、基板１６及びドリフト領域１８を含む。いくつかの接合注入部２８が、ドリフト領域１８に、具体的には基板１６とは反対のドリフト領域１８の上面１８Ａに設けられる。接合注入部２８は、ドリフト領域１８のドーピング型と反対であるドーピング型を有する第１のウェル領域２８Ａ及びドリフト領域１８と同じであるドーピング型を有する第２のウェル領域２８Ｂを含む。接合注入部２８は、ＪＦＥＴ領域３０によって互いに分離される。ＪＦＥＴ領域３０は、ドリフト領域１８のドーピング型と同じドーピング型で、ドリフト領域１８のドーピング濃度よりも高いドーピング濃度を有する。ソース・コンタクト３２が、基板１６とは反対のドリフト領域１８の上面１８Ａの複数の接合注入部２８のうちの各々１つの上方に設けられ、その結果、ソース・コンタクト３２が第１のウェル領域２８Ａの一部及び第２のウェル領域２８Ｂと接触する。他の半導体デバイスに関しては他の絶縁性材料を含んでもよいゲート酸化物層３４は、ＪＦＥＴ領域３０及び複数の接合注入部２８のうちの各々１つの一部の上方で基板１６とは反対のドリフト領域１８の上面１８Ａに設けられ、その結果、ゲート酸化物層３４が複数の第２のウェル領域２８Ｂのうちの各々１つと部分的に重なる。ゲート・コンタクト３６が、ゲート酸化物層３４上に設けられる。ドレイン・コンタクト３８が、ドリフト領域１８とは反対の基板１６の表面に設けられる。ＭＯＳＦＥＴセル２６は、能動領域１２の全面にわたって並べられてもよい、又は望まれる機能を与えるために１つ又は複数の他の半導体デバイス（例えば、ダイオード）と望まれるパターンに並べられてもよい。
【0032】
図２Ａは、図１Ｂの半導体デバイス１０に類似する半導体デバイス４０の部分断面図であり、エッジ終端領域１４のより詳細な図を提供する。エッジ終端領域１４は、複数のガード・リング２０間のドリフト領域１８の上面１８Ａに形成された表面電荷補償領域４２を含むことができる。表面電荷補償領域４２は、イオン注入によって形成されてもよく、ドリフト領域１８のドーピング型とは反対であるドーピング型を有することがある。このように、表面電荷補償領域４２は、ガード・リング２０と同じドーピング型を有するがガード・リング２０よりも低いドーピング濃度を有する。本実例では、ドリフト領域１８はｎ型層であり、一方で表面電荷補償領域４２及びガード・リング２０は、ｐ型ドーピングを有する。しかしながら、本開示の原理は、反対の極性構成を有するデバイスに同等に当てはまる。表面電荷補償領域４２は、ガード・リング２０の対応する厚さ以下であるドリフト領域１８の上面１８Ａに関係する厚さを有することがある。表面電荷補償領域４２は、第１のパッシベーション層２４－１とドリフト領域１８との間の界面の表面電荷に対するガード・リング２０の感度を低下できる。
【0033】
図示したように、第１のパッシベーション層２４－１は、ドリフト領域１８の上面１８Ａ及びガード・リング２０の上に形成されることがある。第１のパッシベーション層２４－１は、酸化物層又は図１Ｂのゲート酸化物層３４と同じ製造ステップで形成され、同じ材料を含む他の絶縁層を含むことができる。ある実施例では、第１のパッシベーション層２４－１は、図１Ｂのゲート酸化物層３４の厚さよりも厚い厚さを有することがある。例えば、第１のパッシベーション層２４－１の厚さは、図１Ｂのゲート酸化物層３４の厚さの２倍から１００倍までであってもよい。ＭＯＳＦＥＴ用途に関して、第１のパッシベーション層２４－１は、二酸化シリコンを含んでもよい。他の実施例では、第１のパッシベーション層２４－１は、図１Ｂのゲート酸化物層３４とは異なる誘電体材料を含む。様々な用途では、第１のパッシベーション層２４－１は、半導体デバイス４０に関するフィールド酸化物と称されることがある。第２のパッシベーション層２４－２が、第１のパッシベーション層２４－１の上に設けられることがある。ある実施例では、第２のパッシベーション層２４－２は、二酸化シリコン層と窒化シリコン層との組み合わせを含んでもよい１つ又は複数の誘電体層を含むことができ、誘電体層は、複数の金属インターコネクト配線を電気的に絶縁するための金属間誘電体として働き、さらにポリシリコン・ゲート及び配線を金属インターコネクト配線から電気的に絶縁するための層間誘電体としても働くことができる。半導体デバイス４０では、能動領域１２内の第２のパッシベーション層２４－２の１つ又は複数の部分は、ゲート・インターコネクト３６’及びソース・インターコネクト３２’を少なくとも部分的に画定し、絶縁するように働く。図２Ａのこの断面では、ソース・コンタクト（図１Ｂの３２）は、ソース・インターコネクト３２’が半導体デバイス４０の異なる部分においてソース・コンタクト（図１Ｂの３２）と電気的に接続するランナー又はバスとして構成されるので見えない。図示したように、第２のパッシベーション層２４－２は、外側エッジ１４Ｂへ向かう方向に第１のパッシベーション層２４－１と重なることがあり、ドリフト領域１８の上面１８Ａ及び表面空乏保護領域２２と接触することがある。第３のパッシベーション層２４－３が、第２のパッシベーション層２４－２、ゲート・インターコネクト３６’及びソース・インターコネクト３２’の上方に設けられることがある。第３のパッシベーション層２４－３は、二酸化シリコン層と窒化シリコン層との組み合わせを含むことができる１つ又は複数の誘電体層を含むことができ、誘電体層は、半導体デバイス４０の下にある部分に対する拡散バリア及び／又は水分バリアを形成できる。第３のパッシベーション層２４－３は、外側エッジ１４Ｂへ向かう方向に第２のパッシベーション層２４－２と重なることがあり、ドリフト領域１８の上面１８Ａ及び表面空乏保護領域２２と接触することがある。最後に、第４のパッシベーション層２４－４が第３のパッシベーション層２４－３の上に設けられることがある。ある実施例では、第４のパッシベーション層２４－４は、化学的安定性、機械的安定性、及び高温安定性を有する材料、例えば、半導体デバイス４０用の耐スクラッチ・コーティングを形成できるポリイミドを含むことができる。加えて、パッシベーション層２４－１から２４－４は、半導体デバイス４０が個片化されるときのソー・ストリート又はスクライブ・ストリート用の余裕を与えるためにエッジ終端領域１４の外側エッジ１４Ｂまで完全には広がらなくてもよい。パッシベーション層２４－１から２４－４のうちの１つ又は複数の組み合わせは、半導体デバイス４０に関するパッシベーション構造及び／又はダイ・シールと称されることがある。本実例では、ドリフト領域１８がｎ型層であり、一方でガード・リング２０がｐ型小領域であるとはいえ、逆の極性構成もまた本開示に対して適用可能である。
【0034】
半導体デバイス４０が電気的に作動されると、ドリフト領域１８の裏側（例えば、図１Ｂのドレイン・コンタクト３８）からの電位は、エッジ終端領域１４に沿って電界を集中させる傾向がある。半導体デバイス４０がブロッキング・モードであるとき、ドリフト領域１８によりサポートされる電圧は、外側エッジ１４Ｂで高くなる傾向があり、ガード・リング２０の各々で内側エッジ１４Ａへ向かう方向に低下する。この点に関して、関係する動作温度が高いほど、エッジ終端領域１４には熱ストレスが導入されることがあり、パッシベーション層２４－１から２４－４のうちの１つ又は複数で構造的な破損を助長することがある。例えば、動作条件及び／又は品質認定試験中の熱衝撃及びパワー・サイクルが、複数のパッシベーション層２４－１から２４－４のうちの１つ又は複数の層剥離及び／又はクラッキングをもたらすことがあり、これにより破局的なデバイス故障を引き起こす。特に、層剥離及び／又はクラッキングは、似ていない材料特性及び／又は異なる材料特性を有するパッシベーション層２４－１から２４－４のうちの隣接するものがパワー・サイクル中に熱膨張及び熱収縮を受けるときに、より問題であり得る。似ていない材料特性は、とりわけ熱膨張係数（ＣＴＥ）のミスマッチを含むことがある。実例として、層剥離及び／又はクラッキングは、第２のパッシベーション層２４－２が二酸化シリコンを含み、第３のパッシベーションが窒化シリコンを含む配置では、第２のパッシベーション層２４－２と第３のパッシベーション層２４－３との間の界面で生じることがある。このような構造的な破損の可能性は、第２のパッシベーション層２４－２と第３のパッシベーション層２４－３との間の界面がエッジ終端領域１４の大部分の至るところで実質的に平坦であるときにより高いことがある。これに関して、熱ストレスに関係する力は、第２及び第３のパッシベーション層２４－２、２４－３の連続する平坦部分の面内で、沿って働くことになる。このことは、半導体デバイス４０が自動車ドライブトレーンなどの用途でより高い動作パワーを取り扱うために適した、大きなデバイス・サイズにスケーリングされるときに特に問題になることがある。
【0035】
図２Ｂは、図２Ａの半導体デバイス４０の上面説明図である。図２Ｂは、能動領域１２に対するエッジ終端領域１４の相対的な位置を一般的に図示するために提供される。能動領域１２は、内側領域１２’及び外側領域１２”を含んでもよい。デバイス・コアと称されることがある内側領域１２’は、図１Ｂに図示されたようなソース・コンタクト３２及びゲート・コンタクト３６を含むことができ、外側領域１２”は、図２Ａに図示されたようなゲート・インターコネクト３６’及びソース・インターコネクト３２’を含むことができる。エッジ終端領域１４は、内側領域１４’及び外側領域１４”を含むことができる。外側領域１４”には、図２Ａのパッシベーション層２４－１から２４－４が存在せず、それによって先に説明したようにソー・ストリート又はスクライブ・ストリートの部分を形成する。
【0036】
図３は、図２Ａの半導体デバイス４０に類似しており、構造的な安定性の向上を提供するエッジ終端領域１４内のパッシベーション層２４－１から２４－４の配置をさらに含む半導体デバイス４４の部分断面図である。パッシベーション層２４－１から２４－４の任意の組み合わせが、半導体デバイス４４に関するパッシベーション構造又はダイ・シールと称されることがある。図示したように、第１のパッシベーション層２４－１とは反対の第２のパッシベーション層２４－２の上面は、いくつかの突起２４－２’及び第３のパッシベーション層２４－３と非平面界面又はパターン形成界面を形成するために複数の突起２４－２’のうちの隣接するもの間に形成されるいくつかの対応する凹部２４－２”が形成される。第３のパッシベーション層２４－３の部分は、第２のパッシベーション層２４－２を覆うように凹部２４－２”内及び突起２４－２’の上方に形成される。このようにして、第２のパッシベーション層２４－２と第３のパッシベーション層２４－３との間の界面は、一連の隣接及び非平面のセグメントへと細分化され、パワー・サイクル中の熱膨張及び熱収縮に関係する力を分断することにより付着力を向上させるように働くことができ、これによりクラッキング及び層剥離を減少させる。突起２４－２’及び凹部２４－２”は、凹凸パターンで１つ又は複数の横方向に交互に繰り返してもよい。エッジ終端領域１４が図２Ｂに図示したように能動領域１２の外周部の周りに設けられてもよいので、突起２４－２’及び凹部２４－２”は、能動領域１２をいずれか部分的に又は完全に囲む突起リング及び凹部・リングを具現化できる。図解の目的で、突起２４－２’及び凹部２４－２”は、四角の外形で表現される、しかしながら、突起２４－２’及び凹部２４－２”は、丸まった外形、湾曲した外形、及び／又は角度を付けた外形を有してもよく、直線で表された境界は、幾分かの不規則性を有してもよい。
【0037】
ある実施例では、パターニングされた層４６は、対応するパターンで第２のパッシベーション層２４－２の突起２４－２’及び凹部２４－２”の形成を助長するために第１のパッシベーション層２４－１上に設けられる。特に、パターニングされた層４６の不連続な部分は、複数のガード・リング２０のうちの１つ又は複数と位置合わせされてもよい。第２のパッシベーション層２４－２が第１のパッシベーション層及びパターニングされた層４６の上に形成されるときに、第２のパッシベーション層２４－２の部分は、突起２４－２’を形成するようにパターニングされた層４６の上方にコンフォーマルに形成できる。加えて、第２のパッシベーション層２４－２の他の部分は、第１のパッシベーション層２４－１上で、及び凹部２４－２”を形成するためにパターニングされた層４６の不連続な部分間に形成されたスペース内でコンフォーマルである。図示したように、パターニングされた層４６は、第１のパッシベーション層２４－１と接触しているパターニングされた層４６の部分を除いて、第２のパッシベーション層２４－２内に埋め込まれる又は部分的に埋め込まれることがある。このようにして、パターニングされた層４６は、パッシベーション層２４－１から２４－４のうちの１つ又は複数により形成されるパッシベーション構造内に埋め込まれてもよい。第３のパッシベーション層２４－３が、次いで凹部２４－２”を埋め、突起２４－２’を覆う方式で第２のパッシベーション層２４－２上に形成されることがある。ある実施例では、パターニングされた層４６の不連続な部分のうちの隣接するもの間の相対的な間隔が、エッジ終端領域１４の内側エッジ１４Ａから外側エッジ１４Ｂへの方向に大きくなることがある。このようにして、凹部２４－２”の相対的な幅もまた、内側エッジ１４Ａから外側エッジ１４Ｂへと大きくなることがあり、その結果、外側エッジ１４Ｂに近い凹部２４－２”は広く、内側エッジ１４Ａに近い凹部２４－２”よりも多くの第３のパッシベーション層２４－３で埋められる。このような構成は、クラッキング及び層剥離が生じやすいことがある外側エッジ１４Ｂの近くの構造的な安定性の向上を提供できる。図示したように、凹部２４－２’の幅に応じて、第３のパッシベーション層２４－３は、能動領域１２に最も近いパターニングされた層４６の部分の上方に図示したように平坦な上面又は第４のパッシベーション層２４－４との平坦な界面を形成できる。第３のパッシベーション層２４－３はまた、外側エッジ１４Ｂに最も近いパターニングされた層４６の部分の上方に図示したように、下にある第２のパッシベーション層２４－２にコンフォーマルである上面、又は第４のパッシベーション層２４－４との界面も形成できる。例えば、外側エッジ１４Ｂに最も近い凹部２４－２”は、第４のパッシベーション層２４－４の一部分がこの凹部２４－２”にコンフォーマルである第３のパッシベーション層２４－３部分内に延びる、又は下に向かって突出するために十分に広い。ある実施例では、第３のパッシベーション層２４－３の上面の形状は、厚さの増加がより平坦な上面を一般に助長するはずであり、厚さの減少がよりコンフォーマルな上面を一般に助長するはずである第３のパッシベーション層２４－３の総合的な厚さを調節することにより、さらに制御されてもよい。このようにして、突起２４－２’のパターンは、パッシベーション構造の全体（例えば、図３のすべての４つのパッシベーション層２４－１から２４－４）を通しては伸びないことがある。むしろ突起２４－２’のパターンは、パターニングされた層４６の間隔のうちの１つ若しくは複数並びに／又は上に重なっているパッシベーション層２４－３、２４－４のうちの１つ若しくは複数の相対的な厚さに依存して、上に重なっているパッシベーション層（例えば、図３では２４－３及び２４－４の部分）によって最終的に全体にわたり平滑化されることがある。他の実施例では、パターニングされた層４６の間隔及び／又は上に重なっているパッシベーション層２４－３、２４－４のうちの１つ若しくは複数の相対的な厚さは、突起２４－２’のパターンがパッシベーション構造（２４－１から２４－４）の全体を通して形成されることを可能にするように配置されてもよい。その上さらなる実施例では、突起２４－２’のパターンは、半導体デバイス４４のある部分内だけ全体にわたり平滑化されてもよい。例えば、第３のパッシベーション層２４－３は、内側エッジ１４Ａの近くの突起２４－２’のパターンの部分の全体にわたって平坦化し、一方で第３のパッシベーション層２４－３の他の部分は、図３では外側エッジ１４Ｂの近くでコンフォーマルである。
【0038】
パターニングされた層４６は、第１のパッシベーション層２４－１及び第２のパッシベーション層２４－２とは非反応性である任意の材料を含むことができる。ある実施例では、パターニングされた層４６は、周囲のパッシベーション層２４－１から２４－３よりも熱ストレス下で機械的な安定性の向上を示す材料を含む。例えば、パターニングされた層４６は、熱サイクル下で変形に耐えるために、パッシベーション層２４－１から２４－４のいずれよりも大きな弾性率を有することがある。このようにして、パターニングされた層４６はまた、第２のパッシベーション層２４－２の膨張及び収縮も減少させることができる。ある実施例では、パターニングされた層４６は、ｎ型又はｐ型にドープされてもよいポリシリコンを含むことができ、他の実施例では、パターニングされた層４６は、低ドープ又はアンドープであるポリシリコンを含むことができる。ある実施例では、パターニングされた層４６は、ゲート・コンタクト３６と同じ材料（例えば、ポリシリコン）を含むことができ、これにより、ゲート・コンタクト３６と同じ製造ステップでパターニングされた層４６を形成するという利点を提供する。他の実施例では、パターニングされた層４６は、他のパッシベーション材料又は誘電体材料などの他の材料、及び金属層を含むことができる。その上さらなる実施例では、パターニングされた層４６は、上に説明した材料及びその組み合わせのうちのいずれかの多層を含め多層構造を具現化できる。
【0039】
パターニングされた層４６は、実施例によっては導電性材料又は非導電性材料を含むことができる。パターニングされた層４６が導電性材料、例えば、ドープしたポリシリコン層又は金属層を含むときに、パターニングされた層４６の各々の不連続な部分は、図３に図示したように複数のガード・リング２０のうちの１つと位置合わせされることがある。このようにして、パターニングされた層４６の不連続な部分は、半導体デバイス４４内の電界を安定化させるために対応するガード・リング２０に容量結合されることがある。ある実施例では、パターニングされた層４６の不連続な部分は、ドリフト領域１８に平行な方向に測定したときに、対応するガード・リング２０の幅と同じか狭い、いずれかの幅を有することができる。他の実施例では、パターニングされた層４６の不連続な部分は、対応するガード・リング２０の幅よりも広い幅を有することができる。その上さらなる実施例では、パターニングされた層４６の不連続な部分の幅は、エッジ終端領域１４の外側エッジ１４Ｂと比較して他の場所では、小さくても、大きくても又は同じであってもよい。対応するガード・リング２０の幅と比較してパターニングされた層４６の不連続な部分の幅は、特定の用途では電界に対して調整されることがある。上に説明したように、ガード・リング２０は、能動領域１２の外周部の周りにリングとして形成されてもよい。ある実施例では、パターニングされた層４６の不連続な部分は、また能動領域１２の外周部の周りにも形成されるパターニングされた層４６の対応するリングを形成する。
【0040】
図４は、図３の半導体デバイス４４に類似する半導体デバイス４８の部分断面図であるが、パターニングされた層４６の個々の部分が複数のガード・リング２０のうちの１つよりも多くと位置合わせされる。図４では、パターニングされた層４６の不連続な部分は、２つの別個の隣接するガード・リング２０の上方に広がるように配置される。さらなる実施例では、パターニングされた層４６の不連続な部分は、本開示の原理から乖離せずに３つ以上の別個のガード・リング２０の上方に広がるように配置されてもよい。図示したように、隣接するガード・リング２０間の間隔は、エッジ終端領域１４の内側エッジ１４Ａから外側エッジ１４Ｂへ向かう方向に徐々に増加することがある。したがって、パターニングされた層４６の個々の不連続な部分及び第２のパッシベーション層２４－２の対応する凹部２４－２”の幅もまた、外側エッジ１４Ｂへ向かう方向に大きくなることがある。先に説明したように、パターニングされた層４６は、導電性材料又は非導電性材料を含むことができる。導電性材料に関して、パターニングされた層４６は、電界を調整するために多数のガード・リング２０と位置合わせされてもよい。非導電性材料に関して、パターニングされた層４６は、半導体デバイス４８の電界への最小の影響でガード・リング２０間にあるドリフト領域１８の部分の至るところに設けられてもよい。ある実施例では、パターニングされた層４６の部分は、特定の用途の電界要件に応じて、図４に関して説明したようなパターニングされた層４６の他の部分と組み合わせて図３に関して説明したように設けられることがある。
【0041】
図５は、図３の半導体デバイス４４に類似する半導体デバイス５０の部分断面図であるが、少なくとも１つのガード・リング２０が上に重なる配置でガード・リングと位置合わせされるパターニングされた層４６の一部分を持たない。図示したように、パターニングされた層４６の部分は、能動領域１２の最も近くに配置されるガード・リング２０と位置合わせされない。ある配置では、特にパターニングされた層４６が導電性材料を含むときに、能動領域１２の余りにも近くに配置されたパターニングされた層４６の部分を有することは、ソース・インターコネクト３２’の近くで絶縁の弱さ又は絶縁破壊を引き起こすことがある。これに関して、パターニングされた層４６は、能動領域１２の最も近くに配置される複数のガード・リング２０のうちの１つ又は複数の上方には直接設けられないことがある。そのような配置では、ソース・インターコネクト３２’に最も近い凹部２４－２”は、複数の凹部２４－２”のうちの他のものよりも広い幅であってもよく、一方で他の凹部２４－２”の幅は、先に説明したように外側エッジ１４Ｂに向かう方向に、その時には徐々に大きくなってもよい。能動領域１２に近く、より広い幅の凹部２４－２”を有することは、他の突起２４－２’及び凹部２４－２”との組み合わせでパッシベーション構造の機械的な強度をさらに高めるように働くことができる。他の実施例では、パターニングされた層４６は、突起２４－２’及び凹部２４－２”の異なるパターンを提供する他のガード・リング２０の上方に配置されないことがある。例えば、パターニングされた層４６は、突起２４－２’間により広い幅の凹部２４－２”を設けるために１つ置きのガード・リング２０の上方にだけ設けられてもよい。このような交互の配置はまた、半導体デバイス５０にとっての異なる電界パターンを提供するために利用されてもよい。ある実施例では、半導体デバイス５０のパターニングされた層４６の部分もまた、特定の用途の電界要件に応じて、図４に関して上に説明したように設けられてもよい。
【0042】
図６は、図３の半導体デバイス４４に類似する半導体デバイス５２の部分断面図であるが、少なくとも１つのガード・リング２０が第１のパッシベーション層２４－１を貫通するパターニングされた層４６の部分に電気的に接続される。図６では、能動領域１２に最も近いパターニングされた層４６の部分４６’が、第１のパッシベーション層２４－１に形成された開口部を貫通して下にあるガード・リング２０に電気的に接続される。加えて、パターニングされた層４６の部分４６’は、下にあるガード・リング２０に電気的に接続され、そうでなければパッシベーション層２４－１、２１－２により囲まれる、フィールド・プレート５４を形成するようにパッシベーション層２４－１の上方に延びる。他の実施例では、フィールド・プレート５４は、対応するガード・リング２０に直接電気的に接続されないことがあり、その結果、第１のパッシベーション層２４－１がフィールド・プレート５４とガード・リング２０との間に完全に広がる。得られるフィールド・プレート５４の寸法は、効率向上のためにエッジ終端領域１４に沿った電界プロファイルを調整するように決定されてもよい。フィールド・プレート５４が下にあるガード・リング２０と位置合わせされるので、フィールド・プレート５４は、能動領域１２の周りに連続するフィールド・プレート・リング又はセグメント化されたフィールド・プレート・リングを形成できる。用途に応じて、パターニングされた層４６の他の部分のうちの１つ又は複数もまた、対応する下にあるガード・リング２０と位置合わせされるフィールド・プレート又はフィールド・プレート・リングを形成できる。さらなる実施例では、複数のフィールド・プレート５４のうちの１つ又は複数は、複数のガード・リング２０のうちの隣接するものの上方に延びてもよい。図６に図示したように、パターニングされた層４６のどの部分も、図５に関して説明したように能動領域１２に最も近いガード・リング２０の上方には設けられない。他の実施例では、半導体デバイス５２のパターニングされた層４６の部分もまた、特定の用途の電界要件に応じて、図６と組み合わせて図３及び／又は図４に関して説明したように設けられてもよい。
【0043】
図７は、図３の半導体デバイス４４に類似する半導体デバイス５６の部分断面図であるが、パターニングされた層４６の部分が縦にオフセットした方式で下にあるガード・リング２０と位置合わせされる。図示したように、パターニングされた層４６の各々の不連続な部分が、オフセットした方式で複数のガード・リング２０のうちの対応する１つの上方に設置され、その結果、パターニングされた層４６の各々の不連続な部分もまた、ガード・リング２０に隣接する第１のパッシベーション層２４－１の部分の上方に延びる。パターニングされた層４６の相対的な位置及び寸法は、図６のフィールド・プレート５４に関して説明したような類似の方式で効率向上のためにエッジ終端領域１４に沿った電界プロファイルを調整するために決定されてもよい。パターニングされた層４６のすべての部分がガード・リング２０に対してオフセットした方式で図示されている一方で、他の実施例は、オフセットしたパターニングされた層４６の単一の部分、又はオフセットしたパターニングされた層４６のすべてではないが多数の部分を含むことができる。この点について、パターニングされた層４６の部分は、特定の用途の電界要件に応じて、図３、図４、図５、及び図６のうちのいずれかに図示されたようなパターニングされた層４６の配置のうちのいずれかと組み合わせて図７に図示したように設けられてもよい。
【0044】
先に説明した実施例のうちのいずれかのパターニングされた層４６は、能動領域１２の周りに１つ若しくは複数の連続するリング又は１つ若しくは複数のセグメント化されたリングを形成できる。図８Ａは、パターニングされた層４６が能動領域１２の外周部の周りに１つ又は複数の連続するリングを形成する半導体デバイス５８のある部分の上面図である。図８Ｂは、パターニングされた層４６が能動領域１２の外周部の周りに１つ又は複数のセグメント化されたリングを形成する半導体デバイス６０のある部分の上面図である。図８Ａ及び図８Ｂの両方では、ソース・インターコネクト３２’の部分が、エッジ終端領域１４の隣に認められる。図８Ａ及び図８Ｂに与えられる図は、図２Ｂに図示されたようなエッジ終端領域１４の外周エッジに沿った任意の場所で取られてもよい。例示のために、第２の、第３の、及び第４のパッシベーション層２４－２から２４－４は、パターニングされた層４６の配置を示すために省略される。加えて、図８Ａ及び図８Ｂが本開示の原理を表現するために４つのリングを図示しているが、パターニングされた層４６は、用途に応じて、１つ若しくは複数、又は５以上、又は１０以上、又は２０以上、又は１から２０までの範囲内、又は５から２０までの範囲内、又は１０から２０までの範囲内を含め任意の数のリングを形成できる。
【0045】
図８Ａに図示したように、パターニングされた層４６は、互いに分離された一連のリングを形成し、各々のリングが、エッジ終端領域１４内で連続する。先に説明したように、パターニングされた層４６の各々のリングは、上に重なっているパッシベーション層内に対応する突起を形成でき、パターニングされた層４６の各々のリング間のスペースは、熱ストレス下での機械的な安定性向上のために上に重なっているパッシベーション層に対応する凹部を形成できる。この点について、パターニングされた層４６の各々のリングに対応する突起もまた、能動領域１２の周りに連続するリング突起を形成できる。したがって、エッジ終端領域１４は、内側エッジ１４Ａから外側エッジ１４Ｂへ向かう方向に交互の突起及び凹部を設けられる。
【0046】
図８Ｂに図示したように、パターニングされた層４６は、エッジ終端領域１４を通り能動領域１２の周りに延びる一連のリング・セグメントを形成する。図８Ａに図示したような連続するリングを形成するよりはむしろ、パターニングされた層４６は、エッジ終端領域１４内で能動領域１２の周りに不連続なリング又はセグメント化されたリングを形成する。このようにして、エッジ終端領域１４は、少なくとも２つの方向に、例えば、内側エッジ１４Ａから外側エッジ１４Ｂへ向かう第１の方向に、及び第１の方向に垂直な第２の方向に、交互の突起及び凹部を設けられる。図８Ｂにさらに図示したように、パターニングされた層４６の各々のセグメント化されたリング内のリング・セグメントの相対的な位置は、熱ストレス下での機械的な安定性をさらに向上させるために、外側エッジ１４Ｂへ向かう方向で隣接するセグメント化されたリング内の、リング・セグメント同士の相対的な位置を横方向にオフセットされる。
【0047】
図９は、図３の半導体デバイス４４に類似する半導体デバイス６２の部分断面図であるが、パターニングされた層４６が第１のパッシベーション層２４－１の外周部にリングを形成する。図９では、ゲート・コンタクト３６及びゲート酸化物層３４の一部分が能動領域１２に見られる。エッジ終端領域１４には、パターニングされた層４６が、第１のパッシベーション層２４－１の上面、及びエッジ終端領域１４の外側エッジ１４Ｂの最も近くに配置される、第１のパッシベーション層２４－１の側壁に沿って設けられる。このようにして、パターニングされた層４６は、第１のパッシベーション層２４－１を通り越し、重なって延びてもよい。ある実施例では、パターニングされた層４６の重なった部分は、ドリフト領域１８及び／又は存在するとき、ドリフト領域１８の表面電荷補償領域４２と直接接触してもよい。他の実施例では、パターニングされた層４６の重なった部分は、絶縁性層６４によりドリフト領域１８から分離されてもよい。絶縁性層６４は、ゲート酸化物層３４と同じ製造ステップで形成される同じ材料を含んでもよく、又は絶縁性層６４は、ゲート酸化物層３４とは異なる材料を含んでもよい。第１のパッシベーション層２４－１に対して重なる方式でパターニングされた層４６を設けることによって、第２のパッシベーション層２４－２の対応する突起２４－２’は、熱ストレスがこの場所ではより大きいことがある実施例に関して外側エッジ１４Ｂのより近くに設けられることがある。ある実施例では、図９のパターニングされた層４６は、特定の用途の電界要件に応じて、図３、図４、図５、図６、及び図７のうちのいずれかに図示されたようなパターニングされた層４６の配置のうちのいずれかと組み合わせて設けられてもよい。加えて、図９に図示されたようなパターニングされた層４６は、図８Ａ及び図８Ｂに図示されたような連続するリング又は不連続なリングを形成できる。
【0048】
本開示がＭＯＳＦＥＴを含む例示的な実施例を提供する一方で、本開示の原理はまた、他の半導体デバイス、例えば、とりわけ、ダイオード、ショットキー・ダイオード、ＪＢＳダイオード、ＰｉＮダイオード、及びＩＧＢＴのエッジ終端構造にも適用可能である。本開示の半導体デバイスは、ワイド・バンドギャップ半導体デバイス、例えばＳｉＣ系のデバイスを具現化できる。
【0049】
前述の態様のうちのいずれか、並びに／又は本明細書において説明したような様々な別々の態様及び特徴が、追加の利点のために組み合わせられてもよいことが考えられる。本明細書において開示したような様々な実施例のうちのいずれかは、本明細書において逆に指示されない限り１つ又は複数の他の開示した実施例と組み合わせられてもよい。
【0050】
当業者は、本開示の好ましい実施例への改善及び修正を認識するであろう。すべてのそのような改善及び修正は、本明細書において開示した概念及び後記の特許請求の範囲の範囲内であると考えられる。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【手続補正書】
【提出日】2023-06-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ドリフト領域と、前記ドリフト領域の一部分を含む能動領域と、
前記ドリフト領域内で、前記能動領域の外周部に沿って配置されたエッジ終端領域と、
前記エッジ終端領域上のパッシベーション構造と、
前記パッシベーション構造内に形成されているパターニングされた層と
を備える、半導体デバイス。
【請求項2】
前記パターニングされた層が、前記パッシベーション構造内に埋め込まれている、請求項１に記載の半導体デバイス。
【請求項3】
前記パッシベーション構造が、前記ドリフト領域上の第１のパッシベーション層、及び前記第１のパッシベーション層上にある第２のパッシベーション層を含む、請求項１に記載の半導体デバイス。
【請求項4】
前記パターニングされた層が、前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置されている、請求項３に記載の半導体デバイス。
【請求項5】
前記第２のパッシベーション層が、前記パターニングされた層の少なくとも一部分と位置合わせされている少なくとも１つの突起を形成している、請求項４に記載の半導体デバイス。
【請求項6】
前記パッシベーション構造が、前記第２のパッシベーション層上にある第３のパッシベーション層をさらに備え、前記第２のパッシベーション層の前記少なくとも１つの突起が、前記第３のパッシベーション層内に延びている、請求項５に記載の半導体デバイス。
【請求項7】
前記エッジ終端領域が、前記ドリフト領域内に複数のガード・リングをさらに備え、前記パターニングされた層の前記少なくとも１つの部分が、前記複数のガード・リングの個々のガード・リングと位置合わせされている、
請求項５に記載の半導体デバイス。
【請求項8】
前記パターニングされた層の前記少なくとも１つの部分が、前記パッシベーション構造内にフィールド・プレートを形成している、請求項７に記載の半導体デバイス。
【請求項9】
前記パターニングされた層が、前記能動領域の外周部の周りに少なくとも１つの連続するリングを形成している、請求項１に記載の半導体デバイス。
【請求項10】
前記パターニングされた層が、前記能動領域の外周部の周りに少なくとも１つのセグメント化されたリングを形成している、請求項１に記載の半導体デバイス。【国際調査報告】