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特表2023-550032複数のゲート・トレンチを有する半導体パワー・デバイス及びそのようなデバイスを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-11-30
(54)【発明の名称】複数のゲート・トレンチを有する半導体パワー・デバイス及びそのようなデバイスを形成する方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20231122BHJP
H01L 29/12 20060101ALI20231122BHJP
H01L 21/336 20060101ALI20231122BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/78 658G
H01L29/78 658A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023528133
(86)(22)【出願日】2021-11-11
(85)【翻訳文提出日】2023-07-04
(86)【国際出願番号】 US2021058930
(87)【国際公開番号】W WO2022103930
(87)【国際公開日】2022-05-19
(31)【優先権主張番号】17/097,617
(32)【優先日】2020-11-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】キム、ウンスン
(72)【発明者】
【氏名】リヒテンヴァルナ―、ダニエル ジェニファー
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(72)【発明者】
【氏名】イスラム、ネーム
(57)【要約】
半導体デバイスは、半導体層構造と、半導体層構造内のゲート・トレンチ内に形成されたゲートとを含む。ゲート・トレンチは、第１のレベルの第１の部分及び第１のレベルと異なる第２のレベルの第２の部分を備える下部表面を有する。半導体デバイスを形成する方法は、半導体層構造を設けること、半導体層構造内に第１のゲート・トレンチをエッチングすること、半導体層構造内に第２のゲート・トレンチをエッチングすること、及び、第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施することを含む。第２のゲート・トレンチは第１のゲート・トレンチより深く、第２のゲート・トレンチの少なくとも一部分は第１のゲート・トレンチに接続される。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、半導体層構造と、
前記半導体層構造内のゲート・トレンチ内に形成されたゲートと
を備え、
前記ゲート・トレンチは、第１のレベルの第１の部分及び前記第１のレベルと異なる第２のレベルの第２の部分を備える下部表面を有する、半導体デバイス。
【請求項2】
前記半導体層構造は基板を備え、前記第２のレベルは、前記第１のレベルより前記基板に近い、請求項１に記載の半導体デバイス。
【請求項3】
前記基板は炭化ケイ素を含む、請求項２に記載の半導体デバイス。
【請求項4】
前記半導体層構造は、第１の導電型を有するドリフト領域と、
前記ドリフト領域上の第２の導電型を有するウェル領域と、
前記ゲート・トレンチの前記下部表面の少なくとも一部分の下方の前記第２の導電型を有する深いシールド・パターンと
を備える、請求項１から３までのいずれか一項に記載の半導体デバイス。
【請求項5】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項４に記載の半導体デバイス。
【請求項6】
前記ゲート・トレンチは、前記ゲート・トレンチの側壁と前記ゲート・トレンチの前記下部表面の前記第１の部分との間の第１の角部と、
前記ゲート・トレンチの前記下部表面の前記第１の部分と前記ゲート・トレンチの前記下部表面の前記第２の部分との間の第２の角部と
をさらに備える、請求項４に記載の半導体デバイス。
【請求項7】
前記第２の角部の第２の曲率半径は、前記第１の角部の第１の曲率半径より大きい、請求項６に記載の半導体デバイス。
【請求項8】
前記深いシールド・パターンは、前記第２の角部と前記ドリフト領域との間にある、請求項６に記載の半導体デバイス。
【請求項9】
前記ゲート・トレンチの前記下部表面は、第３のレベルの第３の部分をさらに備え、前記ゲート・トレンチの前記下部表面の前記第３の部分は、前記ゲート・トレンチの前記第１の部分から前記ゲート・トレンチの前記第２の部分の対向する側にある、請求項１から８までのいずれか一項に記載の半導体デバイス。
【請求項10】
前記第１のレベル及び前記第３のレベルは、ほぼ同じレベルにある、請求項９に記載の半導体デバイス。
【請求項11】
半導体デバイスであって、第１の導電型を有する基板と、
前記基板上の前記第１の導電型を有するドリフト領域と、
前記ドリフト領域上の第２の導電型を有するウェル領域と、
前記ウェル領域及び前記ドリフト領域内に貫入するゲート・トレンチと
を備え、
前記ゲート・トレンチは、前記基板に向かって延在する凹所を備える非線形下部表面を有する、半導体デバイス。
【請求項12】
前記ゲート・トレンチの前記下部表面の少なくとも一部分の下方の前記第２の導電型を有する深いシールド・パターンをさらに備える、請求項１１に記載の半導体デバイス。
【請求項13】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項１２に記載の半導体デバイス。
【請求項14】
前記深いシールド・パターンは、前記ゲート・トレンチの前記下部表面内の前記凹所上に延在する、請求項１２に記載の半導体デバイス。
【請求項15】
前記ゲート・トレンチの前記下部表面の第１の部分は、第１のレベルにあり、前記ゲート・トレンチの前記下部表面の第２の部分は、前記第１のレベルと異なる第２のレベルにある、請求項１１から１４までのいずれか一項に記載の半導体デバイス。
【請求項16】
前記ゲート・トレンチの前記下部表面の前記第２の部分は、前記凹所内にある、請求項１５に記載の半導体デバイス。
【請求項17】
前記ゲート・トレンチの前記下部表面は、第３のレベルの第３の部分をさらに備え、前記ゲート・トレンチの前記下部表面の前記第３の部分は、前記ゲート・トレンチの前記第１の部分から前記ゲート・トレンチの前記第２の部分の対向する側にある、請求項１５又は１６に記載の半導体デバイス。
【請求項18】
前記第１のレベル及び前記第３のレベルは、ほぼ同じレベルにある、請求項１７に記載の半導体デバイス。
【請求項19】
前記ゲート・トレンチは、前記ゲート・トレンチの側壁と前記ゲート・トレンチの前記下部表面の前記第１の部分との間の第１の角部と、
前記ゲート・トレンチの前記下部表面の前記第１の部分と前記凹所との間の第２の角部と
をさらに備える、請求項１５に記載の半導体デバイス。
【請求項20】
前記凹所は、前記ゲート・トレンチの前記下部表面の中央部分内にあり、前記下部表面の所定の部分は、前記凹所の対向する側にある、請求項１１から１９までのいずれか一項に記載の半導体デバイス。
【請求項21】
半導体デバイスを形成する方法であって、半導体層構造を設けるステップと、
前記半導体層構造内に第１のゲート・トレンチをエッチングするステップと、
前記半導体層構造内に第２のゲート・トレンチをエッチングするステップと、
前記第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施するステップと
を含み、
前記第２のゲート・トレンチは、前記第１のゲート・トレンチより深く、
前記第２のゲート・トレンチの少なくとも一部分は、前記第１のゲート・トレンチに接続される、方法。
【請求項22】
前記第２のゲート・トレンチをエッチングするステップは、前記第１のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される、請求項２１に記載の方法。
【請求項23】
前記第１のゲート・トレンチ及び前記第２のゲート・トレンチ上にゲート絶縁層を形成するステップと、前記ゲート絶縁層上にゲート電極を形成するステップと
をさらに含む、請求項２１又は２２に記載の方法。
【請求項24】
前記第２のゲート・トレンチをエッチングするステップは、前記第１のゲート・トレンチをエッチングする前に実施される、請求項２１に記載の方法。
【請求項25】
前記第１のゲート・トレンチをエッチングするステップは、前記第２のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される、請求項２４に記載の方法。
【請求項26】
前記第２のゲート・トレンチは、前記第１のゲート・トレンチの下部表面の中央部分を通って延在し、前記第１のゲート・トレンチの前記下部表面の所定の部分は、前記第２のゲート・トレンチの対向する側にある、請求項２４又は２５に記載の方法。
【請求項27】
前記半導体層構造は、第１の導電型を有するドリフト領域を備え、前記方法は、前記第１のゲート・トレンチと前記第２のゲート・トレンチとの間の界面において前記ドリフト領域の角部を処理するステップであって、それにより、前記角部の曲率半径を増加させる、ステップをさらに含む、請求項２１から２６までのいずれか一項に記載の方法。
【請求項28】
前記第２のゲート・トレンチの前記下部表面内に前記イオン・インプランテーションを実施するステップは、角度付きイオン・インプラントを実施するステップを含む、請求項２１から２７までのいずれか一項に記載の方法。
【請求項29】
前記半導体層構造は、第１の導電型を有するドリフト領域及び第２の導電型を有するウェル領域を備え、前記第２のゲート・トレンチの前記下部表面内に前記イオン・インプランテーションを実施するステップは、前記第２のゲート・トレンチの側壁及び前記下部表面内に前記第２の導電型を有する深いシールド・パターンの前記イオン・インプランテーションを実施するステップを含む、請求項２１から２６までのいずれか一項に記載の方法。
【請求項30】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項２９に記載の方法。
【請求項31】
半導体デバイスであって、第１の導電型を有する基板と、
前記基板上の前記第１の導電型を有するドリフト領域と、
前記ドリフト領域上の第２の導電型を有するウェル領域と、
前記ウェル領域及び前記ドリフト領域内に貫入するゲート・トレンチと
を備え、
前記ゲート・トレンチは、第１の部分及び第２の部分を備える下部表面を有し、前記第２の部分は前記第１の部分より前記基板に近い、半導体デバイス。
【請求項32】
前記ゲート・トレンチの前記下部表面の前記第２の部分上に前記第２の導電型を有する深いシールド・パターンをさらに備える、請求項３１に記載の半導体デバイス。
【請求項33】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項３２に記載の半導体デバイス。
【請求項34】
前記ゲート・トレンチの前記下部表面は、第３の部分をさらに備え、前記ゲート・トレンチの前記下部表面の前記第３の部分は、前記ゲート・トレンチの前記第１の部分から前記ゲート・トレンチの前記第２の部分の対向する側にある、請求項３１又は３２に記載の半導体デバイス。
【請求項35】
前記ゲート・トレンチは、前記ゲート・トレンチの第１の側壁と前記ゲート・トレンチの前記下部表面の前記第１の部分との間の第１の角部と、
前記ゲート・トレンチの前記下部表面の前記第１の部分と前記ゲート・トレンチの第２の側壁との間の第２の角部と
をさらに備え、前記第２の側壁は、前記ゲート・トレンチの前記下部表面の前記第１の部分と前記第２の部分との間に延在する、請求項３１に記載の半導体デバイス。
【請求項36】
前記第２の角部の第２の曲率半径は、前記第１の角部の第１の曲率半径より大きい、請求項３５に記載の半導体デバイス。
【請求項37】
前記第２の導電型を有する深いシールド・パターンをさらに備え、前記深いシールド・パターンは、前記ゲート・トレンチの前記第２の角部と前記ドリフト領域との間にある、請求項３５に記載の半導体デバイス。
【請求項38】
前記ゲート・トレンチの前記第１の角部の少なくとも一部分は、前記第１の角部の前記部分と前記ドリフト領域との間の前記深いシールド・パターンがない状態で、前記ドリフト領域に直接接触する、請求項３７に記載の半導体デバイス。
【請求項39】
前記第１の側壁の第１の深さと前記第２の側壁の第２の深さとの比は、１～１０の間である、請求項３５に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２０年１１月１３日に出願された米国特許出願第１７／０９７，６１７号からの優先権を主張し、上記出願の開示は、その全体が参照により本明細書に組み込まれる。
【0002】
本発明は、半導体デバイスに関し、より詳細には、パワー半導体スイッチング・デバイスに関する。
【背景技術】
【0003】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）は、スイッチング・デバイスとして使用され得る、よく知られている型の半導体トランジスタである。ＭＩＳＦＥＴは、ゲート、ドレイン及びソース端子、並びに半導体本体を有する３端子デバイスである。ソース領域及びドレイン領域は、チャネル領域によって分離される半導体本体内に形成され、ゲート電極（ゲート端子として働く、又は、ゲート端子に電気接続され得る）は、チャネル領域に隣接して配設される。ＭＩＳＦＥＴは、バイアス電圧をゲート電極に印加することによってオン又はオフにされ得る。ＭＩＳＦＥＴがオンにされる（すなわち、ＭＩＳＦＥＴがその「オン状態（ｏｎ－ｓｔａｔｅ）」にある）と、電流が、ソース領域とドレイン領域との間でＭＩＳＦＥＴのチャネル領域を通って伝導される。バイアス電圧が、ゲート電極から取り除かれる（又は、閾値レベル未満に減少する）と、電流は、チャネル領域を通って伝導するのを停止する。例として、ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域並びにｐ型チャネルを有する。そのため、ｎ型ＭＩＳＦＥＴは、「ｎ－ｐ－ｎ」設計を有する。ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域を電気的に接続するｐ型チャネル領域内で導電性ｎ型反転層を作成するのに十分であるゲート・バイアス電圧がゲート電極に印加されるとオンになり、それにより、ソース領域とドレイン領域との間での多数キャリア伝導を可能にする
【0004】
パワーＭＩＳＦＥＴのゲート電極は、典型的には、薄いゲート誘電体層によってチャネル領域から分離される。ほとんどの場合、ゲート誘電体層は、酸化物層（例えば、酸化ケイ素層）である。酸化物ゲート誘電体層を有するＭＩＳＦＥＴは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）と呼ばれる。酸化物ゲート誘電体層は、それらの優れた特性によってしばしば使用されるため、本明細書の議論は、ＭＩＳＦＥＴと対照的にＭＯＳＦＥＴに的を絞ることになるが、本明細書で説明される本発明の実施例による技法が、酸化物以外の材料で形成されるゲート誘電体層を有するデバイスに同等に適用可能であることが認識されるであろう。
【0005】
ＭＯＳＦＥＴのゲート電極は、ゲート誘電体層によってチャネル領域から絶縁されるため、ＭＯＳＦＥＴをそのオン状態に維持するか又はＭＯＳＦＥＴをそのオン状態とそのオフ状態との間でスイッチングするために、最小ゲート電流が必要とされる。ゲート電流は、ゲートがチャネル領域と共にコンデンサを形成するため、スイッチング中に小さく維持される。そのため、最小の充電及び放電電流のみが、スイッチング中に必要とされ、複雑でないゲート・ドライブ回路部及びより高速なスイッチング速度を可能にする。ＭＯＳＦＥＴは、独立型デバイスとすることができる、又は、他の回路デバイスと組み合わせることができる。例えば、絶縁ゲート型・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）は、ＭＯＳＦＥＴとバイポーラ接合トランジスタ（「ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ」）の両方を含む半導体デバイスであり、ＢＪＴは、ＭＯＳＦＥＴの高インピーダンス・ゲート電極を、ＢＪＴが提供することができる小さいオン状態伝導損失と組み合わせる。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴ及び出力にＢＪＴを含むダーリントン対として実装することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャネルを通して供給され、それにより、簡略化された外部ドライブ回路を可能にする（ドライブ回路が、ＭＯＳＦＥＴのゲート電極を充電し放電するだけであるため）。
【0006】
ハイ・パワー半導体スイッチング・デバイスであって、それらの「オン」状態において大電流を通過させ、それらの逆阻止状態において、高電圧（例えば、数千ボルト）を阻止することができる、ハイ・パワー半導体スイッチング・デバイスについての需要の増加が存在する。高い電流密度を支持し、そのような高電圧を阻止するために、パワーＭＯＳＦＥＴ及びＩＧＢＴは、典型的には、より高い電圧レベルを阻止するために、肉厚の半導体層構造の対向する側にソース及びドレインを有する垂直構造を有する。非常に高いパワーの用途において、半導体スイッチング・デバイスは、典型的には、例えば、炭化ケイ素（「ＳｉＣ：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ」）等のワイド・バンドギャップ半導体材料システム（本明細書で、用語「ワイド・バンドギャップ半導体（ｗｉｄｅ ｂａｎｄ－ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」は、少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する）で形成され、炭化ケイ素は、例えば、高電界絶縁破壊強度、高熱伝導性、高融点、及び高飽和電子ドリフト速度を含む多数の有利な特性を有する。例えば、ケイ素等の他の半導体材料を使用して形成されるデバイスに対して、炭化ケイを使用して形成される電子デバイスは、より高い温度で、ハイ・パワー密度で、より高速で、より高いパワー・レベルで、及び／又は高放射密度下で動作する能力を有することができる。
【0007】
従来のパワー半導体デバイスは、典型的には、第１の導電型を有する炭化ケイ素基板（例えば、ｎ型基板）等の半導体基板を有し、その基板上に、第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造の一部分（１つ又は複数の別個の層を備えることができる）は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、典型的には、ｐ－ｎ接合等の接合を有する１つ又は複数のパワー半導体デバイスを含む「活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）」を含む。活性領域は、ドリフト領域上及び／又はドリフト領域内に形成され得る。活性領域は、逆バイアス方向の電圧を阻止し、順バイアス方向に電流を提供するための主接合として働く。パワー半導体デバイスは、活性領域に隣接する終端領域内にエッジ終端を有することもできる。１つ又は複数のパワー半導体デバイスは、基板上に形成され得、各パワー半導体デバイスは、典型的には、それ自身のエッジ終端を有することになる。基板が完全に処理された後、結果得られる構造は、個々のエッジ終端付きパワー半導体デバイスを分離するためにダイシングされ得る。パワー半導体デバイスは、単位セル構造を有することができ、単位セル構造において、各パワー半導体デバイスの活性領域は、複数の個々の「単位セル（ｕｎｉｔ ｃｅｌｌ）」デバイスを含み、複数の個々の「単位セル」デバイスは、互いに平行に配設され、共に単一パワー半導体デバイスとして機能する。
【0008】
パワー半導体デバイスは、高電圧及び／又は大電流を（順又は逆阻止状態で）阻止する又は（順方向動作状態で）通過させるように設計される。例えば、阻止状態において、パワー半導体デバイスは、数百又は数千ボルトの電位を維持するように設計され得る。しかしながら、デバイスが阻止するように設計される電圧レベルに印加電圧が近づくか又はそれを超えるとき、少なくないレベルの電流が、パワー半導体デバイスを通して流れ始める場合がある。典型的には、「漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）」と呼ばれるそのような電流は、非常に望ましくない場合がある。漏洩電流は、デバイスの設計電圧阻止能力を超えて電圧が増加する場合に流れ始めることができ、その阻止能力は、とりわけ、ドリフト領域のドーピング及び厚さの関数とすることができる。漏洩電流は、デバイスのエッジ終端及び／又は１次接合の失敗等、他の理由で起こる場合もある。デバイスに印加された電圧が絶縁破壊電圧を超えて増加し臨界レベルに達する場合、電界の増加は、半導体デバイス内の電荷キャリアの制御不能且つ望ましくない暴走発生（ｒｕｎａｗａｙ ｇｅｎｅｒａｔｉｏｎ）をもたらす場合があり、アバランシェ絶縁破壊として知られる状態につながる。
【0009】
パワー半導体デバイスは、少なくない量の漏洩電流が、デバイスの設計された絶縁破壊電圧より低い電圧レベルで流れることを可能にし始めることもできる。特に、漏洩電流は、電界集中効果（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｃｒｏｗｄｉｎｇ ｅｆｆｅｃｔ）によって高電界が起こる場合がある活性領域のエッジで流れ始めることができる。この電界集中（及び、結果得られる漏洩電流の増加）を低減するために、パワー半導体デバイスの活性領域の一部又は全てを囲む上記で述べたエッジ終端が設けられ得る。これらのエッジ終端は、より広いエリアにわたって電界を拡散させることができ、それにより、電界集中を低減する。
【0010】
ＭＯＳＦＥＴトランジスタを含む垂直パワー半導体デバイスは、標準的なゲート電極設計を有することができ、その設計において、トランジスタのゲート電極は、半導体層構造の上部に形成される、又は代替的に、半導体層構造内のトレンチに埋め込まれたゲート電極を有することができる。埋め込み式ゲート電極を有するＭＯＳＦＥＴは、典型的には、ゲート・トレンチＭＯＳＦＥＴと呼ばれる。標準的なゲート電極設計によって、各単位セル・トランジスタのチャネル領域は、ゲート電極の下に水平に配設される。対照的に、ゲート・トレンチＭＯＳＦＥＴ設計において、チャネルは、垂直に配設される。ゲート・トレンチＭＯＳＦＥＴは、性能の向上を提供することができるが、典型的には、より複雑な製造プロセスを利用する。
【発明の概要】
【課題を解決するための手段】
【0011】
本発明の実施例に従って、改善されたゲート・トレンチ構造を有する半導体デバイスが提供され、改善されたゲート・トレンチ構造は、デバイスの阻止及び／又は伝導性能を改善するために、ゲート・トレンチの下部表面内の凹所及び凹所に隣接するドープされたウェルを組み込む。
【0012】
本発明の幾つかの実施例によれば、半導体デバイスは、半導体層構造と、半導体層構造内のゲート・トレンチ内に形成されたゲートとを含む。ゲート・トレンチは、第１のレベルの第１の部分及び第１のレベルと異なる第２のレベルの第２の部分を備える下部表面を有する。
【0013】
幾つかの実施例において、半導体層構造は基板を備え、第２のレベルは、第１のレベルより基板に近い。
【0014】
幾つかの実施例において、基板は炭化ケイ素を含む。
【0015】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト領域と、ドリフト領域上の第２の導電型を有するウェル領域と、ゲート・トレンチの下部表面の少なくとも一部分の下方の第２の導電型を有する深いシールド・パターンとを備える。
【0016】
幾つかの実施例において、深いシールド・パターンは、ウェル領域の少なくとも一部分に接触するために延在する。
【0017】
幾つかの実施例において、ゲート・トレンチは、ゲート・トレンチの側壁とゲート・トレンチの下部表面の第１の部分との間の第１の角部と、ゲート・トレンチの下部表面の第１の部分とゲート・トレンチの下部表面の第２の部分との間の第２の角部とをさらに備える。
【0018】
幾つかの実施例において、第２の角部の第２の曲率半径は、第１の角部の第１の曲率半径より大きい。
【0019】
幾つかの実施例において、深いシールド・パターンは、第２の角部とドリフト領域との間にある。
【0020】
幾つかの実施例において、ゲート・トレンチの下部表面は、第３のレベルの第３の部分をさらに備え、ゲート・トレンチの下部表面の第３の部分は、ゲート・トレンチの第１の部分からゲート・トレンチの第２の部分の対向する側にある。
【0021】
幾つかの実施例において、第１のレベル及び第３のレベルは、ほぼ同じレベルにある。
【0022】
本発明の幾つかの実施例によれば、半導体デバイスは、第１の導電型を有する基板と、基板上の第１の導電型を有するドリフト領域と、ドリフト領域上の第２の導電型を有するウェル領域と、ウェル領域及びドリフト領域内に貫入するゲート・トレンチとを含む。ゲート・トレンチは、基板に向かって延在する凹所を備える非線形下部表面を有する。
【0023】
幾つかの実施例において、半導体デバイスは、ゲート・トレンチの下部表面の少なくとも一部分の下方の第２の導電型を有する深いシールド・パターンをさらに含む。
【0024】
幾つかの実施例において、深いシールド・パターンは、ウェル領域の少なくとも一部分に接触するために延在する。
【0025】
幾つかの実施例において、深いシールド・パターンは、ゲート・トレンチの下部表面内の凹所上に延在する。
【0026】
幾つかの実施例において、ゲート・トレンチの下部表面の第１の部分は第１のレベルにあり、ゲート・トレンチの下部表面の第２の部分は、第１のレベルと異なる第２のレベルにある。
【0027】
幾つかの実施例において、ゲート・トレンチの下部表面の第２の部分は、凹所内にある。
【0028】
幾つかの実施例において、ゲート・トレンチの下部表面は、第３のレベルの第３の部分をさらに備え、ゲート・トレンチの下部表面の第３の部分は、ゲート・トレンチの第１の部分からゲート・トレンチの第２の部分の対向する側にある。
【0029】
幾つかの実施例において、第１のレベル及び第３のレベルは、ほぼ同じレベルにある。
【0030】
幾つかの実施例において、ゲート・トレンチは、ゲート・トレンチの側壁とゲート・トレンチの下部表面の第１の部分との間の第１の角部と、ゲート・トレンチの下部表面の第１の部分と凹所との間の第２の角部とをさらに備える。
【0031】
幾つかの実施例において、凹所は、ゲート・トレンチの下部表面の中央部分内にあり、下部表面の所定の部分は、凹所の対向する側にある。
【0032】
本発明の幾つかの実施例によれば、半導体デバイスを形成する方法は、半導体層構造を設けること、半導体層構造内に第１のゲート・トレンチをエッチングすること、半導体層構造内に第２のゲート・トレンチをエッチングすること、及び、第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施することを含む。第２のゲート・トレンチは第１のゲート・トレンチより深く、第２のゲート・トレンチの少なくとも一部分は第１のゲート・トレンチに接続される。
【0033】
幾つかの実施例において、第２のゲート・トレンチをエッチングすることは、第１のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される。
【0034】
幾つかの実施例において、方法は、第１のゲート・トレンチ及び第２のゲート・トレンチ上にゲート絶縁層を形成すること、並びに、ゲート絶縁層上にゲート電極を形成することをさらに含む。
【0035】
幾つかの実施例において、第２のゲート・トレンチをエッチングすることは、第１のゲート・トレンチをエッチングする前に実施される。
【0036】
幾つかの実施例において、第１のゲート・トレンチをエッチングすることは、第２のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される。
【0037】
幾つかの実施例において、第２のゲート・トレンチは、第１のゲート・トレンチの下部表面の中央部分を通って延在し、第１のゲート・トレンチの下部表面の所定の部分は、第２のゲート・トレンチの対向する側にある。
【0038】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト領域を備え、方法は、第１のゲート・トレンチと第２のゲート・トレンチとの間の界面においてドリフト領域の角部を処理することであって、それにより、角部の曲率半径を増加させる、処理することをさらに含む。
【0039】
幾つかの実施例において、第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施することは、角度付きイオン・インプラントを実施することを含む。
【0040】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト領域及び第２の導電型を有するウェル領域を備え、第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施することは、第２のゲート・トレンチの側壁及び下部表面内に第２の導電型を有する深いシールド・パターンのイオン・インプランテーションを実施することを含む。
【0041】
幾つかの実施例において、深いシールド・パターンは、ウェル領域の少なくとも一部分に接触するために延在する。
【0042】
本発明の幾つかの実施例によれば、半導体デバイスは、第１の導電型を有する基板と、基板上の第１の導電型を有するドリフト領域と、ドリフト領域上の第２の導電型を有するウェル領域と、ウェル領域及びドリフト領域内に貫入するゲート・トレンチとを含む。ゲート・トレンチは、第１の部分及び第２の部分を備える下部表面を有し、第２の部分は第１の部分より基板に近い。
【0043】
幾つかの実施例において、半導体デバイスは、ゲート・トレンチの下部表面の第２の部分上に第２の導電型を有する深いシールド・パターンをさらに含む。
【0044】
幾つかの実施例において、深いシールド・パターンは、ウェル領域の少なくとも一部分に接触するために延在する。
【0045】
幾つかの実施例において、ゲート・トレンチの下部表面は、第３の部分をさらに備え、ゲート・トレンチの下部表面の第３の部分は、ゲート・トレンチの第１の部分からゲート・トレンチの第２の部分の対向する側にある。
【0046】
幾つかの実施例において、ゲート・トレンチは、ゲート・トレンチの第１の側壁とゲート・トレンチの下部表面の第１の部分との間の第１の角部と、ゲート・トレンチの下部表面の第１の部分とゲート・トレンチの第２の側壁との間の第２の角部とをさらに備え、第２の側壁は、ゲート・トレンチの下部表面の第１の部分と第２の部分との間に延在する。
【0047】
幾つかの実施例において、第２の角部の第２の曲率半径は、第１の角部の第１の曲率半径より大きい。
【0048】
幾つかの実施例において、半導体デバイスは、第２の導電型を有する深いシールド・パターンをさらに含み、深いシールド・パターンは、ゲート・トレンチの第２の角部とドリフト領域との間にある。
【0049】
幾つかの実施例において、ゲート・トレンチの第１の角部の少なくとも一部分は、第１の角部のその部分とドリフト領域との間の深いシールド・パターンがない状態で、ドリフト領域に直接接触する。
【0050】
幾つかの実施例において、第１の側壁の第１の深さと第２の側壁の第２の深さとの比は１～１０の間である。
【0051】
幾つかの実施例による他のデバイス、装置、及び／又は方法は、添付図面及び詳細な説明の検討によって当業者に明らかになるであろう。全てのそのようなさらなる実施例が、上記実施例の任意の及び全ての組合せに加えて、本説明に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図される。
【図面の簡単な説明】
【0052】
【図1A】ＭＯＳＦＥＴデバイスのゲート酸化物を電界集中からシールドするために使用される従来のメカニズムを示す図である。
【図1B】ＭＯＳＦＥＴデバイスのゲート酸化物を電界集中からシールドするために使用される従来のメカニズムを示す図である。
【図2A】本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイスの概略断面図である。
【図2B】本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイスの概略断面図である。
【図5A】本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイスの概略断面図である。
【図5B】本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイスの概略断面図である。
【発明を実施するための形態】
【0053】
以下の詳細な説明において、多数の特定の詳細は、本開示の実施例の完全な理解を提供するために述べられる。しかしながら、本開示が、これらの特定の詳細なしで実施され得ることが当業者によって理解されるであろう。幾つかの例において、よく知られている方法、プロシージャ、構成要素、及び回路は、本開示を曖昧にしないために、詳細に説明されていない。本明細書で開示される全ての実施例が、別々に実装され得る或いは任意の方法及び／又は組合せで組み合わされ得ることが意図される。一実施例に関して説明した態様は、異なる実施例に組み込まれるが、それに対して具体的に説明されない場合がある。すなわち、全ての実施例及び／又は任意の実施例の特徴は、任意の方法及び／又は組合せで組み合わされ得る。
【0054】
本明細書で説明される実施例は、ゲート・トレンチ半導体デバイスの性能を改善する、デバイス及びそのようなデバイスを製造するための方法を提供する。本明細書で説明される実施例は、改善されたゲート・トレンチ構造を提供することができ、改善されたゲート・トレンチ構造は、デバイスの阻止及び／又は伝導性能を改善するために、ゲート・トレンチの下部表面内の凹所及び凹所に隣接するドープされたウェルを組み込む。
【0055】
ＳｉＣゲート・トレンチＭＯＳＦＥＴ垂直パワー・デバイスは、それらの固有の低い特定オン抵抗（ｓｐｅｃｉｆｉｃ ｏｎ－ｒｅｓｉｓｔａｎｃｅ）によって魅力的であり、その特定オン抵抗は、軽度から中程度の逆阻止電圧レベル（例えば、６５０～１２００Ｖ）を必要とするパワー・スイッチング動作について、より効率的な動作をもたらす場合がある。トレンチＭＯＳＦＥＴ垂直パワー・デバイスは、オン状態動作中に低い特定抵抗を示すことができる。なぜならば、チャネルがゲート・トレンチの側壁上に形成され、トレンチ設計がデバイスの全体ピッチを低減し、高集積化を可能にするからである。さらに、トレンチＭＯＳＦＥＴの側壁チャネル内のキャリア移動度（ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）は、平面（例えば、横構造）デバイスのチャネル内の対応するキャリア移動度の２～４倍高いことが見出された。この増加したキャリア移動度は電流密度も増大させる。しかしながら、ＳｉＣゲート・トレンチＭＯＳＦＥＴ垂直パワー・デバイスは、トレンチの下部エッジにおける急峻な高電界角部の存在によって酸化物信頼性問題を受ける場合があり、急峻な高電界角部は、経時的にゲート酸化物を絶縁破壊する可能性があり、最終的に、デバイスの故障をもたらす。図１Ａ及び１Ｂは、電界集中からＭＯＳＦＥＴデバイスのゲート酸化物をシールドするために使用される従来のメカニズムを示す。
【0056】
図１Ａは、第１のワイド・バンドギャップ・パワーＭＯＳＦＥＴ１００Ａの概略断面図である。ＭＯＳＦＥＴ１００Ａは下部ゲートｐ＋シールディングを組み込む。図１Ａに示すように、パワーＭＯＳＦＥＴ１００Ａは、高濃度にドープした（ｎ＋）ｎ型炭化ケイ素基板１１０を含む。低濃度にドープした（ｎ－）炭化ケイ素ドリフト領域１２０は、基板１１０上に設けられる。中濃度にドープしたｐ型炭化ケイ素ウェル領域１７０は、ｎ型ドリフト領域１２０の上表面上に形成される。中濃度にドープしたｐ型炭化ケイ素ウェル領域１７０は、例えば、エピタキシャル成長によって形成され得る。この中濃度にドープしたｐ型炭化ケイ素ウェル領域１７０は、デバイス１００Ａ用のｐウェル１７２を提供することができる。トランジスタ・チャネル１７８は、以下で論じるように、ｐウェル１７２内に形成され得る。高濃度にドープしたｎ＋炭化ケイ素ソース領域１６０は、ｐ型炭化ケイ素ウェル領域１７０の上領域内に形成され得る。高濃度にドープしたｎ＋炭化ケイ素ソース領域１６０は、例えば、イオン・インプランテーションによって形成され得る。
【0057】
基板１１０、ドリフト領域１２０、中濃度にドープしたｐ型ウェル領域１７０、及び高濃度にドープしたｎ＋炭化ケイ素ソース領域１６０は、そこに形成される種々の領域／パターンと共に、ＭＯＳＦＥＴ１００Ａの半導体層構造１０６を構成する。
【0058】
ゲート・トレンチ１８０は、半導体層構造１０６内に形成される。ゲート・トレンチ１８０は、高濃度にドープしたｎ＋炭化ケイ素ソース領域１６０及び中濃度にドープしたｐ型ウェル領域１７０を通り、ドリフト領域１２０内に延在することができる。ゲート絶縁層１８６は、各ゲート・トレンチ１８０の下部表面及び側壁上に形成され得る。ゲート電極１８４は、それぞれのゲート・トレンチ１８０を満たすために、各ゲート絶縁層１８６上に形成され得る。垂直チャネル領域１７８は、ゲート絶縁層１８６に隣接してｐウェル１７２内に設けられる。
【0059】
ソース接点１６２は、高濃度にドープしたｎ型ソース領域１６０上に形成され得る。配線層１６５は、ソース接点１６２の種々の接点を接続し得る。ドレイン接点１６４は、基板１１０の下表面上に形成され得る。ゲート接点（図示せず）は、ゲート電極１８４上に形成され得る。
【0060】
典型的には、酸化ケイ素層として実装されるゲート絶縁層１８６が過度に高い電界を受ける場合、ゲート絶縁層１８６は、経時的に劣化し、最終的に、半導体層構造からゲート電極１８４を絶縁することに失敗する可能性があり、それは、デバイス故障をもたらす可能性がある。ゲート絶縁層１８６の角部（例えば、ゲート絶縁層１８６が垂直表面から横表面に移行するエリア）は、そのような高電界を特に受け易い。ゲート絶縁層１８６の信頼性を改善するために、パワーＭＯＳＦＥＴ１００Ａは、ゲート・トレンチ１８０の下に深いシールド・パターン１４０を含む。深いシールド・パターン１４０は、イオン・インプランテーションによってｎ型ドリフト領域１２０の上表面内に形成される高濃度にドープした（ｐ＋）炭化ケイ素パターンとすることができる。
【0061】
深いシールド・パターン１４０は、逆阻止動作（ｒｅｖｅｒｓｅ ｂｌｏｃｋｉｎｇ ｏｐｅｒａｔｉｏｎ）中に高電界からゲート絶縁層１８６の角部を保護するために使用され得る。深いシールド・パターン１４０は、ゲート絶縁層１８６のためのシールドを提供することができ、電流伝導のための２つの側壁面の利用に起因するさらなるデバイス性能を提供することができる。
【0062】
しかしながら、電界を阻止するために、深いシールド・パターン１４０は、ｐウェル１７２に電気接続されるべきである。図１ＡのＭＯＳＦＥＴ１００Ａにおいて、この電気接続は、典型的には、断面図の外側に設けられ、かなりの余分な処理ステップを必要とする場合がある。さらに、図１Ａのデバイスを形成するときに、深いシールド・パターン１４０の形成中にゲート・トレンチ１８０の側壁を保護することは、ゲート・トレンチ１８０の下部表面から跳ね返り、側壁内にインプラントするｐ型イオンの横方向「散逸（ｓｔｒａｇｇｌｅ）」のせいで難しい場合がある。結果として、ゲート・トレンチ１８０の側壁は、イオン・インプランテーションによって損傷される場合がある。さらに、ゲート・トレンチ１８０の下側壁を形成するｎ型ドリフト領域１２０の部分は、低濃度にドープされるだけであり、ｐ型の深いシールド・パターンは、高濃度にドープされるため、十分に多くの数のｐ型イオンがゲート・トレンチ１８０の下側壁内にインプラントされる場合、チャネル１７８の下方にあるｎ型領域はｐ型材料に変換され得る。これが起こる場合、デバイス１００Ａは、動作不能にされる場合がある。
【0063】
図１Ｂは、第２のワイド・バンドギャップ・パワーＭＯＳＦＥＴ１００Ｂの概略断面図である。ＭＯＳＦＥＴ１００Ｂは、非対称ｐ＋シールドを組み込む。図１Ｂにおいて、図１Ａに関して説明した構造と同様である構造の説明は、簡潔にするために反復されない。図１Ｂに示すように、パワーＭＯＳＦＥＴ１００Ｂは、各ゲート・トレンチ１８０の一方の側壁に沿って、ｐウェル１７２と深いシールド・パターン１４０との間に電気接続を組み込む。例えば、ＭＯＳＦＥＴ１００Ｂのｐ型材料は、ゲート・トレンチ１８０の下の深いシールド・パターン１４０から、ゲート・トレンチ１８０の一方の側壁に沿って、ｐウェル１７２まで連続的に延在することができる。ｐウェル１７２と深いシールド・パターン１４０との間の電気接続は、ゲート・トレンチ１８０の右側角部について頑健な保護を提供することができる。しかしながら、図１Ｂに見ることができるように、深いシールド・パターン１４０及び／又はｐウェル１７２は、ゲート・トレンチ１８０の一方の側を覆い、ゲート・トレンチ１８０のその側からチャネルを除去する。結果として、図１Ｂに示す実施例において、１つのチャネル１７８（図１Ｂのゲート・トレンチ１８０の左側）のみが、デバイスのオン状態動作中に利用可能となり得る。
【0064】
本開示は、図１Ａ及び１Ｂに関して説明した技法にわたって改善を示す実施例を提供する。本開示は、ゲート・トレンチの下部に凹所を提供することができるデュアル・トレンチを組み込むゲート・トレンチを有する半導体デバイスを提供する。デュアル・トレンチの使用は、深いシールド・パターンの配置のより精密な制御及び逆阻止動作中のデバイスの保護の増強を可能にする。
【0065】
図２Ａ及び２Ｂは、本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイス２００Ａ、２００Ｂの概略断面図である。図２Ａを参照すると、パワーＭＯＳＦＥＴ２００Ａは、ｎ型ワイド・バンドギャップ半導体基板１１０を含むことができる。基板１１０は、例えば、４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣ基板を備えることができる。他の実施例において、基板１１０は、異なる半導体材料（例えば、３族窒化物ベース材料、Ｓｉ、ＧａＡｓ、ＺｎＯ、ＩｎＰ）又は非半導体材料（例えば、サファイア）であるか若しくはそれを含むことができる。基板１１０は、ｎ型不純物で高濃度にドープされ得る（すなわち、ｎ＋炭化ケイ素基板）。不純物は、例えば、窒素又はリンを含むことができる。基板１１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３と１×１０２１原子／ｃｍ３との間とすることができるが、他のドーピング濃度が使用され得る。基板は、幾つかの実施例において、比較的肉厚（例えば、２０～１００ミクロン以上）とすることができるが、デバイスの他の層及び領域の拡大を可能にするために図２Ａ及び２Ｂ（及び他の図）において薄い層として示される。
【0066】
低濃度にドープしたｎ型（ｎ－）ドリフト領域１２０（例えば、炭化ケイ素）は、基板１１０上に設けられ得る。ｎ型ドリフト領域１２０は、例えば、基板１１０上でのエピタキシャル成長によって形成され得る。ｎ型ドリフト領域１２０は、例えば、１×１０１６～５×１０１７ドーパント／ｃｍ３のドーピング濃度を有することができる。ｎ型ドリフト領域１２０は、例えば、３～１００ミクロンの、基板１１０の上方の垂直高さを有する、肉厚領域とすることができる。幾つかの実施例において、ｎ型ドリフト領域１２０の上部分は、ｎ型ドリフト領域１２０の下部分より高濃度にドープされるｎ型電流拡散層（図示せず）を備えることができる。
【0067】
中濃度にドープしたｐ型ウェル領域１７０（例えば、炭化ケイ素）は、ｎ型ドリフト領域１２０の上表面上に形成され得る。中濃度にドープしたｐ型ウェル領域１７０は、例えば、エピタキシャル成長によって形成され得る。この中濃度にドープしたｐ型ウェル領域１７０は、デバイス２００Ａ用のｐウェル２７２を提供することができる。幾つかの実施例において、ｐウェル２７２は、５×１０１６／ｃｍ３と５×１０１９／ｃｍ３との間のドーピング濃度を有することができる。トランジスタ・チャネル２７８は、以下で論じるように、ｐウェル２７２内に形成され得る。
【0068】
高濃度にドープしたｎ＋ソース領域１６０（例えば、炭化ケイ素）は、ｐ型ウェル領域１７０の上領域内に形成され得る。高濃度にドープしたｎ＋ソース領域１６０は、例えば、イオン・インプランテーションによって形成され得る。
【0069】
基板１１０、ドリフト領域１２０、中濃度にドープしたｐ型ウェル領域１７０、及び高濃度にドープしたｎ＋ソース領域１６０は、そこに形成された種々の領域／パターンと共に、ＭＯＳＦＥＴ２００Ａの半導体層構造２０６を構成する。本明細書で、用語「半導体層構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ ｓｔｒｕｃｔｕｒｅ）」は、１つ又は複数の半導体層、例えば、半導体基板及び／又は半導体エピタキシャル層を含む構造を指す。
【0070】
ゲート・トレンチ２８０は、半導体層構造２０６内に形成され得る。ゲート・トレンチ２８０は、高濃度にドープしたｎ＋ソース領域１６０及び中濃度にドープしたｐ型ウェル領域１７０を通って、ドリフト領域１２０内に延在することができる。ゲート・トレンチ２８０は、第１のトレンチ２８１（第１のゲート・トレンチとも呼ばれる）及び第２のトレンチ２８２（第２のゲート・トレンチとも呼ばれる）を含むことができる。第１のトレンチ２８１の深さは第２のトレンチ２８２より浅いとすることができる。幾つかの実施例において、第２のトレンチ２８２は第１のトレンチ２８１に接続される。例えば、幾つかの実施例において、第２のトレンチ２８２の側壁は、第１のトレンチ２８１の下部又は側壁に接続することができる。幾つかの実施例において、第２のトレンチ２８２は、第１のトレンチ２８１の一方の側に位置することができる。図２Ａにおいて、第２のトレンチ２８２は、第１のトレンチ２８１の右側に位置するが、本開示がそれに限定されないことが理解されるであろう。
【0071】
第１のトレンチ２８１及び第２のトレンチ２８２の構成は、非線形下部表面２８７を有するゲート・トレンチをもたらすことができる。下部表面２８７は、第１のレベルの第１の部分２８７ａ、及び、第１のレベルと異なる第２のレベルの第２の部分２８７ｂを有することができる。幾つかの実施例において、第２の部分２８７ｂの第２のレベルは、第１の部分２８７ａの第１のレベルより深い（例えば、基板１１０に近い）とすることができる。幾つかの実施例において、第１のトレンチ２８１の第１のレベルと第２のトレンチ２８２の第２のレベルとの差は、０．１～４０μｍとすることができる。幾つかの実施例において、第１のトレンチ２８１の第１のレベルと第２のトレンチ２８２の第２のレベルとの差は、０．５～２０μｍとすることができる。幾つかの実施例において、第１のトレンチ２８１の第１のレベルと第２のトレンチ２８２の第２のレベルとの差は、１～１０μｍとすることができる。第１の部分２８７ａ及び第２の部分２８７ｂは共に、比較的平坦とすることができる。結果として、ゲート・トレンチ２８０は、２つ以上の下部角部を有することができる。
【0072】
下部表面２８７の第１の部分２８７ａは、第１のトレンチ２８１の下部表面に対応することができ、下部表面２８７の第２の部分２８７ｂは、第２のトレンチ２８２の下部表面に対応することができる。下部表面２８７の第１の部分２８７ａの第１のレベルは、ｐウェル２７２の下部から第１の距離Ｄ１であるとすることができる。換言すれば、下部表面２８７の第１の部分２８７ａは、ｐウェル２７２より遠くに第１の距離Ｄ１だけドリフト領域１２０内に延在することができる。距離Ｄ１は、デバイスの単位セルのピッチに依存することができる。幾つかの実施例において、距離Ｄ１は、０．１μｍより大きい値から５μｍまでとすることができるが、本開示はそれに限定されない。下部表面２８７の第１及び第２のレベルは、基板１１０に向かって突出するゲート・トレンチ２８０の下部表面２８７内に凹所をもたらすことができる。
【0073】
深いシールド・パターン２４０は、ゲート・トレンチ２８０の下部表面２８７上に形成され得る。深いシールド・パターン２４０は、ｎ型ドリフト領域１２０の上表面内にイオン・インプランテーションによって形成される高濃度のドープした（ｐ＋）パターン（例えば、炭化ケイ素）とすることができる。幾つかの実施例において、深いシールド・パターン２４０は、例えば、１×１０１７／ｃｍ３と１×１０２１／ｃｍ３との間のドーピング濃度を有することができる。幾つかの実施例において、深いシールド・パターン２４０は、ゲート・トレンチ２８０の下部表面２８７の第１の部分２８７ａ及び／又は第２の部分２８７ｂ上にあるとすることができる。幾つかの実施例において、深いシールド・パターン２４０は、第２のトレンチ２８２の下部表面２８７ｂ全体に沿って延在することができる。幾つかの実施例において、深いシールド・パターン２４０は、第２のトレンチ２８２の下部表面２８７ｂ及び側壁とドリフト領域１２０との間にあるとすることができる。幾つかの実施例において、深いシールド・パターン２４０は、第１のトレンチ２８１の側壁又は下部表面の全てを覆わない場合がある。すなわち、第１のトレンチ２８１のその部分は、その部分上に深いシールド・パターン２４０の部分がない状態で、ドリフト領域１２０に直接当接することができる。
【0074】
第１のトレンチ２８１及び第２のトレンチ２８２の使用は、第１のゲート・トレンチ２８１の２つの角部２９０ａ、２９０ｂの形成をもたらす。第１の角部２９０ａは、第１のトレンチ２８１の下部表面（例えば、第１の部分２８７ａ）と第１のトレンチ２８１の側壁との間の角部とすることができる。第２の角部２９０ｂは、第１のトレンチ２８１の下部表面（例えば、第１の部分２８７ａ）と第２のトレンチ２８２の側壁との間の角部とすることができる。幾つかの実施例において、第２の角部２９０ｂの曲率半径は、第１の角部２９０ａの曲率半径より大きいとすることができる。幾つかの実施例において、第１の角部２９０ａの少なくとも一部分は、その部分上に深いシールド・パターン２４０の部分がない状態で、ドリフト領域１２０に直接当接することができる。幾つかの実施例において、深いシールド・パターン２４０は、第２の角部２９０ｂ上にあり、幾つかの実施例において、それを覆うことができる。
【0075】
深いシールド・パターン２４０は、ｐウェル２７２に物理的に及び／又は電気的に接続するために、第２のトレンチ２８２の側壁に沿って延在することができる。深いシールド・パターン２４０とｐウェル２７２との間の接続は、ゲート・トレンチ２８０の一方の側壁について改善された保護を提供することができる。ゲート・トレンチ２８０の対向する側壁は、ＭＯＳＦＥＴ２００Ａ用のチャネル２７８を形成することができる。図１Ｂのデバイスの場合と同様に、ＭＯＳＦＥＴ２００Ａは、動作中に、ゲート・トレンチ２８０の一方の側で伝導する１つのチャネルを有することができる。しかしながら、図１Ｂの実施例と対照的に、ＭＯＳＦＥＴ２００Ａにおける第１及び第２のトレンチ２８１、２８２の使用は、ゲート・トレンチ２８０の第１の角部２９０ａについて改善された保護を可能にすることができる。ＭＯＳＦＥＴ２００Ａにおいて、深いシールド・パターン２４０は、関連するデバイス（図１ＢのＭＯＳＦＥＴ１００Ｂ等）の場合より深く（例えば、基板１１０に近く）形成される。深いシールド・パターン２４０をドリフト領域１２０内により深く有することは、第１の角部２９０ａについて、逆阻止動作中にドリフト領域１２０内で生成される電界からの、よりよい保護を提供する。より深い第２のトレンチ２８２の使用は、深いシールド・パターン２４０が、過剰のインプラント・エネルギーなしで、形成されることを可能にする。
【0076】
第１のゲート・トレンチ２８１及び第２のゲート・トレンチ２８２の形成は、第１の深さ２８１ｓを有する第１のゲート・トレンチ２８１の第１の側壁、及び、第２の深さ２８２ｓを有する第２のゲート・トレンチ２８２の第２の側壁の形成をもたらすことができる。第１の側壁の第１の深さ２８１ｓは、半導体層構造２０６の上部表面から第１の角部２９０ａまで延在する第１のゲート・トレンチ２８１の側壁の部分の深さ（例えば、基板の上部表面に垂直な方向の寸法）とすることができる。第２の側壁の第２の深さ２８２ｓは、第２の角部２９０ｂから第２のゲート・トレンチ２８２の下部表面まで延在する第２のゲート・トレンチ２８２の側壁の部分の深さとすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓと第２の側壁２８２ｓの比（例えば、２８１ｓ／２８２ｓ）は１以上とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓと第２の側壁２８２ｓの比は１と２０との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓと第２の側壁２８２ｓの比は１と１０との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓと第２の側壁２８２ｓの比は１と５との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓと第２の側壁２８２ｓの比は２と１０との間とすることができる。第１の側壁の第１の深さ２８１ｓは、半導体層構造２０６の上部表面とゲート・トレンチ２８０の下部表面２８７の第１の部分２８７ａとの間の距離を示すこともできる。第２の側壁の第２の深さ２８２ｓは、ゲート・トレンチ２８０の下部表面２８７の第１の部分２８７ａと第２の部分２８７ｂとの間の距離を示すこともできる。
【0077】
図２Ａを再び参照すると、ゲート絶縁層２８６は、第１のトレンチ２８１及び第２のトレンチ２８２を含むゲート・トレンチ２８０の下部表面及び側壁上に形成され得る。ゲート電極２８４は、ゲート・トレンチ２８０内にある及び／又はそれを充填するために、ゲート絶縁層２８６上に形成され得る。
【0078】
ソース接点１６２は、高濃度にドープしたｎ型ソース領域１６０上に形成され得る。配線層１６５は、ソース接点１６２の種々の接点を接続することができる。ドレイン接点１６４は、基板１１０の下表面上に形成され得る。ゲート接点（図示せず）は、ゲート電極２８４上に形成され得る。
【0079】
図２Ａは、ｐウェル２７２から第１の距離Ｄ１だけ分離される第１のトレンチ２８１を示すが、本開示がそれに限定されないことが理解されるであろう。幾つかの実施例において、ｐウェル２７２と第１のトレンチ２８１の下部表面２８７ａとの間の距離は変動する場合がある。例えば、図２Ｂは、第１のトレンチ２８１がｐウェル２７２から第２の距離Ｄ２だけ分離され、第２の距離Ｄ２が第１の距離Ｄ１より小さい本開示のＭＯＳＦＥＴ２００Ｂの実例の実施例を示す。幾つかの実施例において、距離Ｄ２は０．１μｍ～５μｍ未満とすることができるが、本開示はそれに限定されない。図２Ａの要素と実質的に同様である図２Ｂの要素は、簡潔にするために説明されない。
【0080】
図２Ｂを参照すると、第１のトレンチ２８１’の深さは、図２Ａに示す実施例より浅く作られ得る。例えば、ゲート・トレンチ２８０の下部表面２８７’の第１の部分２８７ａ’は、半導体層構造２０６の表面のより近くに形成され得る。結果として、下部表面２８７’の第１の部分２８７ａ’と第２の部分２８７ｂとの間の距離は増加することができる。より浅い第１のトレンチ２８１’は、第１の角部２９０ａ’及び／又は第２の角部２９０ｂ’がｐウェル２７２のより近くに配置されることをもたらすことができる。図２Ｂの実施例は、逆阻止中の第１の角部２９０ａ’についてよりよい保護をもたらすことができ、一方、図２Ａの実施例は、図２Ｂの実施例に対して電流が改善されるように、より大きい幅をＪＦＥＴ領域に提供することができる。
【0081】
やはり図２Ｂを参照すると、第１のゲート・トレンチ２８１’及び第２のゲート・トレンチ２８２の形成は、第１の深さ２８１ｓ’を有する第１のゲート・トレンチ２８１’の第１の側壁及び第２の深さ２８２ｓ’を有する第２のゲート・トレンチ２８２の第２の側壁の形成をもたらすことができる。第１の側壁の第１の深さ２８１ｓ’は、半導体層構造２０６の上部表面から第１の角部２９０ａ’まで延在する第１のゲート・トレンチ２８１’の側壁の部分の深さとすることができる。第２の側壁の第２の深さ２８２ｓ’は、第２の角部２９０ｂ’から第２のゲート・トレンチ２８２の下部表面まで延在する第２のゲート・トレンチ２８２の側壁の部分の深さとすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓ’と第２の側壁２８２ｓ’の比（例えば、２８１ｓ’／２８２ｓ’）は１以下とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓ’と第２の側壁２８２ｓ’の比は０．１と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓ’と第２の側壁２８２ｓ’の比は０．０５と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓ’と第２の側壁２８２ｓ’の比は０．２と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ２８１ｓ’と第２の側壁２８２ｓ’の比は０．１と０．５との間とすることができる。第１の側壁の第１の深さ２８１ｓ’は、半導体層構造２０６の上部表面とゲート・トレンチ２８０の下部表面２８７’の第１の部分２８７ａ’との間の距離を示すこともできる。第２の側壁の第２の深さ２８２ｓ’は、ゲート・トレンチ２８０の下部表面２８７’の第１の部分２８７ａ’と第２の部分２８７ｂとの間の距離を示すこともできる。
【0082】
【0083】
【0084】
図３Ａを参照すると、基板１１０が設けられ、ドリフト領域１２０は、エピタキシャル成長によって基板１１０上に形成される。幾つかの実施例において、基板１１０は、高濃度にドープした（ｎ＋）ｎ型炭化ケイ素であり、ドリフト領域１２０は、低濃度にドープした（ｎ－）炭化ケイ素ドリフト領域１２０である。幾つかの実施例において、ドリフト領域１２０の上部分を備えるｎ型炭化ケイ素電流拡散層が形成され得る。
【0085】
中濃度にドープしたｐ型ウェル領域１７０（例えば、炭化ケイ素）は、ｎ型ドリフト領域１２０の上表面上に形成され得、高濃度にドープした（ｎ＋）ｎ型ソース領域１６０（例えば、炭化ケイ素）は、ｐ型ウェル領域１７０の上部分に形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０は、エピタキシャル成長によって形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０は、イオン・インプランテーションによって形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０のドーピング濃度は、不均一とすることができる。例えば、幾つかの実施例において、ｐ型ウェル領域１７０の上部分は、ｐ型ウェル領域１７０の下部分より高いドーピング濃度を有することができる。幾つかの実施例において、イオン・インプランテーションは、ｐ型ウェル領域１７０内にソース領域１６０を形成するために使用され得る。ｎ型ソース領域１６０、ｐ型ウェル領域１７０、ドリフト領域１２０、及び基板１１０は、半導体層構造２０６を形成することができる。
【0086】
図３Ｂを参照すると、第１のマスク３１０は、半導体層構造２０６の上表面上に形成され得る。第１のマスク３１０は、ｎ型ソース領域１６０に隣接するｐ型ウェル領域１７０の上表面を露出させる穴３１０Ｈを有することができる。
【0087】
図３Ｃを参照すると、エッチング・プロセスは、第１のマスク３１０内の穴３１０Ｈを通して実施され得る。エッチング・プロセスは、第１のトレンチ２８１を形成するためにｐ型ウェル領域１７０及びドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。第１のトレンチ２８１の下部表面２８７ａは、ドリフト領域１２０内の第１のレベルで形成され得る。エッチング・プロセスは、第１のトレンチ２８１の下部表面２８７ａがそれに対して形成されるｐ型ウェル領域１７０の下表面からの深さＤを制御するように構成され得る。幾つかの実施例において、深さＤは、図２Ａに示す第１の深さＤ１と同様になるように構成され得る。幾つかの実施例において、深さＤは、図２Ｂに示す第２の深さＤ２と同様になるように構成され得る。すなわち、基板１１０の上方の第１の角部２９０ａ、２９０ａ’（図２Ａ及び図２Ｂ参照）の高さは、第１のトレンチ２８１のエッチングの深さＤを制御することによって制御され得る。
【0088】
図３Ｄを参照すると、第２のマスク３２０は、半導体層構造２０６の上表面上及び第１のトレンチ２８１内に形成され得る。第２のマスク３２０は、第１のトレンチ２８１の下部表面の一部分を露出させる穴３２０Ｈを有することができる。第２のマスク３２０は、第１のトレンチ２８１の第２の側壁を露出させながら、第１のトレンチ２８１の第１の側壁を覆うことができる。幾つかの実施例において、第２のマスク３２０は、第１のマスク３１０を除去した後に形成され得る。幾つかの実施例において、第２のマスク３２０は、第１のマスク３１０にさらなるマスク構造を付加することによって形成され得る。
【0089】
図３Ｅを参照すると、エッチング・プロセスは、第２のマスク３２０内の穴３２０Ｈを通して実施され得る。エッチング・プロセスは、第２のトレンチ２８２を形成するためにｐ型ウェル領域１７０及び／又はドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。エッチング・プロセスは、第２のトレンチ２８２の下部表面２８７ｂがそこで形成される第２のレベルを制御するように構成され得る。第２のトレンチ２８２の下部表面２８７ｂは、第１のトレンチ２８１の下部表面２８７ａの第１のレベルより深いとすることができる。幾つかの実施例において、第２のトレンチ２８２は第１のトレンチ２８１に接続される。例えば、幾つかの実施例において、第２のトレンチ２８２の側壁は、第１のトレンチ２８１の下部又は側壁に接続することができる。幾つかの実施例において、第２のトレンチ２８２は、第１のトレンチ２８１の一方の側に位置することができる。図３Ｅにおいて、第２のトレンチ２８２は、第１のトレンチ２８１の右側に位置するが、本開示がそれに限定されないことが理解されるであろう。第１のトレンチ２８１及び第２のトレンチ２８２はゲート・トレンチ２８０を形成することができる。
【0090】
図３Ｆを参照すると、イオン・インプランテーション・プロセス３２５は、ｐ＋深いシールド・パターン２４０を形成するために実施され得る。幾つかの実施例において、イオン・インプランテーション・プロセス３２５は、１つ又は複数の角度付きイオン・インプランテーション・プロセスを含むことができる。図において、イオン・インプランテーション・プロセスは、ゲート・トレンチ２８０の右側壁にインプラントするために角度付けされるものとして示される。さらなる「ストレート（ｓｔｒａｉｇｈｔ）」（すなわち、基板に垂直な）イオン・インプランテーション・プロセスが実施され得る、及び／又は、左側壁内にイオンをインプラントするさらなる角度付きイオン・インプランテーション・プロセスが任意選択で実施され得る。幾つかの実施例において、ゲート・トレンチ２８０の左側壁は、ゲート・トレンチ２８０の下部表面及び右側壁から反射するイオンによってインプラントされ得るため、角度付きイオン・インプラントは、ゲート・トレンチ２８０の左側壁にインプラントするために必要でないことに留意されたい。イオン・インプランテーション・プロセス３２５は、第２のトレンチ２８２内に比較的深いイオン・インプランテーションをもたらすことができる。イオン・インプランテーション・プロセス３２５は、第２のトレンチ２８２の側壁及び下部表面の所定の部分上での深いシールド・パターン２４０の形成をもたらすことができる。幾つかの実施例において、さらなるｐ型イオンは、ｐ型ウェル領域１７０内の所定の部分内にインプラントされ得る。第２のマスクにより、第１のトレンチ２８１の少なくとも一方の側壁は、イオン・インプランテーションから保護され得る。例えば、ｎ型ソース領域１６０に隣接する第１のトレンチ２８１の側壁は、イオン・インプランテーション・プロセス３２５によってインプラントされないとすることができる。これは、ゲート・トレンチ２８０の左側のｐウェル２７２の下方にあるｎ型ドリフト領域１２０の部分がｐ型イオンをインプラントされないことを保証することができる。
【0091】
幾つかの実施例において、例えば、酸化ケイ素又は窒化ケイ素等のスペーサ誘電体は、イオン・インプランテーション・プロセス３２５を実施することに先だって第２のトレンチ２８２内に堆積され得る。スペーサ誘電体の付加は、インプランテーション深さの調整を可能にし、インプラントされたイオンの横方向散逸のより精密な制御を可能にすることができる。幾つかの実施例において、イオン・インプランテーション・プロセスは、その後、インプラントされたイオンの活性化が続き得る。
【0092】
図３Ｇを参照すると、第２のマスク３２０は、除去され得、ゲート絶縁層３８６は、半導体層構造２０６の上表面上及びゲート・トレンチ２８０（第１のトレンチ２８１及び第２のトレンチ２８２を含む）内に形成され得る。ゲート絶縁層３８６は、例えば、二酸化ケイ素（ＳｉＯ２：ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）層を含むことができるが、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ａｌ２Ｏ３等の他の絶縁材料及び／又は酸化ハフニウム等の高誘電体並びに同様なものが使用され得る。
【0093】
幾つかの実施例において、ゲート絶縁層３８６を形成することに先立って、さらなる処理（例えば、エッチング及び／又は酸化）が、第１のトレンチ２８１と第２のトレンチ２８２との間の界面に形成される第２の角部２９０ｂ、２９０ｂ’（図２Ａ及び２Ｂ参照）に対して実施され得る。さらなる処理は、第２の角部２９０ｂ、２９０ｂ’の曲率半径を増加させるために実施され得る。曲率半径を増加させる（例えば、第２の角部２９０ｂ、２９０ｂ’を急峻でなくする）ことによって、角部は、電界集中からよりよく保護され得る。第２の角部２９０ｂ、２９０ｂ’を変えるさらなる処理は、しかしながらオプションである。幾つかの実施例において、第１のトレンチ２８１の形成後の第２のトレンチ２８２のエッチングは、第２の角部２９０ｂ、２９０ｂ’の曲率半径を当然増加させることができる。
【0094】
電極層３８４は、ゲート絶縁層３８６上に形成され得る。電極層３８４は、ゲート・トレンチ２８０（第１のトレンチ２８１及び第２のトレンチ２８２を含む）内に形成され、且つ幾つかの実施例において、それを充填することもできる。電極層３８４は、例えば、シリサイド、ドープ多結晶シリコン（ポリＳｉ又はポリ）、及び／又は安定導体を含むことができる。
【0095】
図３Ｈを参照すると、電極層３８４及びゲート絶縁層３８６は、ゲート電極２８４及びゲート絶縁層２８６を形成するためにエッチングされ得る。幾つかの実施例において、ゲート電極２８４及びゲート絶縁層２８６の上表面は、半導体層構造２０６の上表面と同一平面上にあるように形成され得るが、本開示の実施例はそれに限定されない。幾つかの実施例において、ゲート絶縁層２８６の少なくとも一部分は、半導体層構造２０６の上表面上に延在することができる。幾つかの実施例において、ゲート電極２８４の上表面のレベルは、半導体層構造２０６の上表面のレベルより上方にあるとすることができる。
【0096】
再び図２Ａ及び２Ｂを参照すると、ソース接点１６２は、高濃度にドープしたｎ型ソース領域１６０上に形成され得る。配線層１６５は、ソース接点１６２の種々の接点を接続するために形成され得る。ドレイン接点１６４は、基板１１０の下表面上に形成され得る。ゲート接点（図示せず）は、ゲート電極２８４上に形成され得る。
【0097】
図３Ａ～３Ｈにおいて、第１のトレンチ２８１は、第２のトレンチ２８２の前に形成されたが、本開示の実施例はそれに限定されない。幾つかの実施例において、第２のトレンチ２８２は、第１のトレンチ２８１の前に形成され得る。
【0098】
図４Ａ～４Ｄは、本開示の幾つかの実施例による、図２Ａ及び２Ｂのパワー・スイッチング・デバイス２００Ａ、２００Ｂを製造する方法を示す概略断面図である。先に説明した図と同じか又はそれと同様である図４Ａ～４Ｄの要素の説明は、簡潔にするために省略される。したがって、図４Ａ～４Ｄの説明は、先に説明した図との差に的を絞る。
【0099】
図４Ａは、図３Ａに関して説明した半導体層構造２０６の形成後のプロセスのステップを示す。図４Ａを参照すると、第１のマスク４１０は、半導体層構造２０６の上表面上に形成され得る。第１のマスク４１０は、ｐ型ウェル領域１７０の上表面を露出させる穴４１０Ｈを有することができる。幾つかの実施例において、穴４１０Ｈは、ｎ型ソース領域１６０から遠いｐ型ウェル領域１７０の上表面を露出させる。エッチング・プロセスは、第１のマスク４１０内の穴４１０Ｈを通して実施され得る。エッチング・プロセスは、第２のトレンチ２８２を形成するためにｐ型ウェル領域１７０及びドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。第２のトレンチ２８２の下部表面２８７ｂは、ドリフト領域１２０内の第２のレベルに形成され得る。
【0100】
図４Ｂを参照すると、イオン・インプランテーション・プロセス４２５は、ｐ＋深いシールド・パターン２４０を形成するために実施され得る。幾つかの実施例において、イオン・インプランテーション・プロセス４２５は、上記で論じたように、１つ又は複数の角度付き及び／又はストレート・イオン・インプランテーション・プロセスを含むことができる。イオン・インプランテーション・プロセス４２５は、第２のトレンチ２８２内に比較的深いイオン・インプランテーションをもたらすことができる。イオン・インプランテーション・プロセス４２５は、第２のトレンチ２８２の側壁及び下部表面の所定の部分上での深いシールド・パターン２４０の形成をもたらすことができる。幾つかの実施例において、さらなるｐ型イオンは、ｐ型ウェル領域１７０内の所定の部分内にインプラントされ得る。
【0101】
幾つかの実施例において、例えば、酸化ケイ素又は窒化ケイ素等のスペーサ誘電体は、イオン・インプランテーション・プロセス４２５を実施することに先だって第２のトレンチ２８２内に堆積され得る。スペーサ誘電体の付加は、インプランテーション深さの調整を可能にし、インプラントされたイオンの横方向散逸のより精密な制御を可能にすることができる。
【0102】
図４Ｃを参照すると、第２のマスク４２０は、半導体層構造２０６の上表面上及び第２のトレンチ２８２内に形成され得る。第２のマスク４２０は、ｎ型ソース領域１６０に隣接するｐ型ウェル領域１７０の上表面を露出させる穴４２０Ｈを有することができる。幾つかの実施例において、第２のマスク４２０は、第２のトレンチ２８２を完全に充填することができる。
【0103】
図４Ｄを参照すると、エッチング・プロセスは、第２のマスク４２０内の穴４２０Ｈを通して実施され得る。エッチング・プロセスは、第１のトレンチ２８１を形成するためにｐ型ウェル領域１７０及び／又はドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。エッチング・プロセスは、第１のトレンチ２８１の下部表面２８７ａがそこで形成されるレベルを制御するように構成され得る。第１のトレンチ２８１の下部表面２８７ａは、ドリフト領域１２０内の第１のレベルに形成され得る。エッチング・プロセスは、第１のトレンチ２８１の下部表面２８７ａがそこで形成されるｐ型ウェル領域１７０の下表面からの深さＤを制御するように構成され得る。幾つかの実施例において、深さＤは、図２Ａに示す第１の深さＤ１と同様になるように構成され得る。幾つかの実施例において、深さＤは、図２Ｂに示す第２の深さＤ２と同様になるように構成され得る。すなわち、第１の角部２９０ａ、２９０ａ’（図２Ａ及び２Ｂ参照）の位置は、第１のトレンチ２８１のエッチングの深さを制御することによって制御され得る。
【0104】
幾つかの実施例において、第１のトレンチ２８１のエッチングは、第２のトレンチ２８２の一方の側壁の所定の部分を除去することができる。結果として、インプラントされた及び／又はイオン・インプランテーションによって損傷されたと思われる第２のトレンチ２８２の側壁の所定の部分は除去され得る。第２のトレンチ２８２の下部表面２８７ｂは、第１のトレンチ２８１の下部表面２８７ａの第１のレベルより深いとすることができる。幾つかの実施例において、第２のトレンチ２８２は第１のトレンチ２８１に接続される。例えば、幾つかの実施例において、第２のトレンチ２８２の側壁は、第１のトレンチ２８１の下部及び側に接続することができる。幾つかの実施例において、第２のトレンチ２８２は、第１のトレンチ２８１の一方の側に位置することができる。図４Ｄにおいて、第２のトレンチ２８２は、第１のトレンチ２８１の右側に位置するが、本開示がそれに限定されないことが理解されるであろう。第１のトレンチ２８１及び第２のトレンチ２８２はゲート・トレンチ２８０を形成することができる。
【0105】
図４Ｄを再び参照すると、第２のマスク４２０は、除去され得、デバイスの処理は、図２Ａ及び２Ｂに示すＭＯＳＦＥＴ２００Ａ及び２００Ｂを形成するために、図３Ｇ及び３Ｈに関して説明したプロセスと同様に継続することができる。幾つかの実施例において、深いシールド・パターン２４０のインプラントされたイオンの活性化は、イオン・インプランテーション・プロセス４２５の後に実施され得る。幾つかの実施例において、活性化は、第１のトレンチ２８１の形成前に実施され得るが、幾つかの実施例において、活性化は、第１のトレンチ２８１の形成後に実施され得る
【0106】
幾つかの実施例において、ゲート絶縁層を形成することに先立って、さらなる処理（例えば、エッチング及び／又は酸化）が、第１のトレンチ２８１と第２のトレンチ２８２との間の界面に形成される第２の角部２９０ｂ、２９０ｂ’に対して実施され得る。さらなる処理は、第２の角部２９０ｂ、２９０ｂ’の曲率半径を増加させるために実施され得る。曲率半径を増加させる（例えば、第２の角部２９０ｂ、２９０ｂ’を急峻でなくする）ことによって、角部は、電界集中からよりよく保護され得る。第２の角部２９０ｂ、２９０ｂ’を変えるさらなる処理は、しかしながらオプションである。幾つかの実施例において、第２のトレンチ２８２の形成後の第１のトレンチ２８１のエッチングは、第２の角部２９０ｂ、２９０ｂ’の曲率半径を当然増加させることができる。
【0107】
先の実施例は、非対称ｐ＋シールドを有するＭＯＳＦＥＴデバイスを説明したが、本開示はそれに限定されない。幾つかの実施例において、改善されたゲート・トレンチＭＯＳＦＥＴデバイスは、チャネルがゲート・トレンチの両側に設けられる構成を含むことができる。図５Ａ及び５Ｂは、本開示の幾つかの実施例による、ＭＯＳＦＥＴデバイス５００Ａ、５００Ｂの概略断面図である。図５Ａ及び５Ｂは、図２Ａ及び２Ｂに関して本明細書で説明した要素と同じか又は同様である要素に対する参照を含む。したがって、図５Ａ及び５Ｂの説明は、ＭＯＳＦＥＴデバイス５００Ａ、５００ＢとＭＯＳＦＥＴデバイス２００Ａ、２００Ｂとの差に的を絞る。
【0108】
図５Ａを参照すると、パワーＭＯＳＦＥＴデバイス５００Ａは、高濃度にドープしたｎ型（ｎ＋）ワイド・バンドギャップ半導体基板１１０（例えば、炭化ケイ素）を含むことができる。低濃度にドープしたｎ型（ｎ－）ドリフト領域１２０（例えば、炭化ケイ素）は、基板１１０上に設けられ得る。幾つかの実施例において、ｎ型ドリフト領域１２０の上部分は、ｎ型ドリフト領域１２０の下部分より高濃度にドープされたｎ型電流拡散層（図示せず）を備えることができる。中濃度にドープしたｐ型ウェル領域１７０（例えば、炭化ケイ素）は、ｎ型ドリフト領域１２０の上表面上に形成され得る。この中濃度にドープしたｐ型ウェル領域１７０は、ＭＯＳＦＥＴデバイス５００Ａ用のｐウェル５７２を提供することができる。高濃度にドープしたｎ＋ソース領域１６０（例えば、炭化ケイ素）は、ｐ型ウェル領域１７０の上領域内に形成され得る。基板１１０、ドリフト領域１２０、中濃度にドープしたｐ型ウェル領域１７０、及び高濃度にドープしたｎ＋ソース領域１６０は、そこに形成される種々の領域／パターンと共に、ＭＯＳＦＥＴ５００Ａの半導体層構造５０６を構成する。
【0109】
ゲート・トレンチ５８０は、半導体層構造５０６内に形成され得る。ゲート・トレンチ５８０は、高濃度にドープしたｎ＋ソース領域１６０及び中濃度にドープしたｐ型ウェル領域１７０を通り、ドリフト領域１２０内に延在することができる。ゲート・トレンチ５８０は、第１のトレンチ５８１及び第２のトレンチ５８２を含むことができる。第１のトレンチ５８１の深さは、第２のトレンチ５８２より浅いとすることができる。幾つかの実施例において、第２のトレンチ５８２は第１のトレンチ５８１に接続される。例えば、幾つかの実施例において、第２のトレンチ５８２の両方の側壁は、第１のトレンチ５８１の下部に接続され得る。幾つかの実施例において、第２のトレンチ５８２は、第１のトレンチ５８１の中央部分に位置することができる。例えば、第２のトレンチ５８２は、第１のトレンチ５８１の下部から延在する凹所を提供することができる。
【0110】
第１のトレンチ５８１及び第２のトレンチ５８２の構成は、非線形下部表面５８７を有するゲート・トレンチ５８０をもたらすことができる。下部表面５８７は、第１のレベルの第１の部分５８７ａ、第２のレベルの第２の部分５８７ｂ、及び第３のレベルの第３の部分５８７ｃを有することができる。幾つかの実施例において、第１のレベル及び第３のレベルは同じレベルとすることができる。幾つかの実施例において、第２のレベルは、第１のレベル及び第３のレベルと異なる。下部表面５８７の第１の部分５８７ａ及び第３の部分５８７ｃは、第１のトレンチ５８１の下部表面に対応することができる。下部表面５８７の第２の部分５８７ｂは、第２のトレンチ５８２の下部表面に対応することができる。幾つかの実施例において、第２の部分５８７ｂの第２のレベルは、第１の部分５８７ａの第１のレベル及び第３の部分５８７ｃの第３のレベルより深い（例えば、基板１１０に近い）とすることができる。下部表面５８７の第１の部分５８７ａの第１のレベル及び第３の部分５８７ｃの第３のレベルは、ｐウェル５７２の下部から第３の距離Ｄ３とすることができる。換言すれば、第１の部分５８７ａの第１のレベル及び第３の部分５８７ｃの第３のレベルは、ｐウェル５７２より第３の距離Ｄ３だけ遠いドリフト領域１２０内に延在することができる。下部表面５８７の第１、第２、及び第３のレベルは、基板１１０に向かって突出するゲート・トレンチ５８０の下部表面５８７内に凹所をもたらすことができる。ゲート・トレンチ５８０の凹所は、ゲート・トレンチ５８０の中央部分から延在することができる。そのため、下部表面５８７は、エッジ部分（例えば、部分５８７ａ及び５８７ｃ）より深くドリフト領域１２０内に延在する中央部分（例えば、部分５８７ｂ）を有することができる。
【0111】
深いシールド・パターン５４０は、ゲート・トレンチ５８０の下部表面５８７上に形成され得る。深いシールド・パターン５４０は、イオン・インプランテーションによってｎ型ドリフト領域１２０の上表面に形成される高濃度にドープした（ｐ＋）（例えば、炭化ケイ素）パターンとすることができる。幾つかの実施例において、深いシールド・パターン５４０は、例えば、１×１０１７／ｃｍ３と１×１０２１／ｃｍ３との間のドーピング濃度を有することができる。幾つかの実施例において、深いシールド・パターン５４０は、ゲート・トレンチ５８０の下部表面５８７の第１の部分５８７ａ、第２の部分５８７ｂ、及び／又は第３の部分５８７ｃ上にあるとすることができる。幾つかの実施例において、深いシールド・パターン５４０は、第２のトレンチ５８２の実質的に下部表面全体に沿って延在することができる。幾つかの実施例において、深いシールド・パターン５４０は、第２のトレンチ５８２の下部及び側壁とドリフト領域１２０との間にあるとすることができる。幾つかの実施例において、深いシールド・パターン５４０は、第１のトレンチ５８１の側壁又は下部表面の全てを覆わない場合がある。すなわち、第１のトレンチ５８１のその部分は、その部分上に深いシールド・パターン５４０の部分がない状態で、ドリフト領域１２０に直接当接することができる。
【0112】
第１のトレンチ５８１及び第２のトレンチ５８２の使用は、ゲート・トレンチ５８０の２つの外側角部５９０ａ及び２つの内側角部５９０ｂの形成をもたらす。２つの外側角部５９０ａは、第１のトレンチ５８１の下部表面（例えば、第１の部分５８７ａ及び第３の部分５８７ｃ）と第１のトレンチ５８１のそれぞれの側壁との間の角部とすることができる。内側角部５９０ｂは、第１のトレンチ５８１の下部表面（例えば、第１の部分５８７ａ及び第３の部分５８７ｃ）と第２のトレンチ５８２のそれぞれの側壁との間の角部とすることができる。幾つかの実施例において、内側角部５９０ｂの曲率半径は、外側角部５９０ａの曲率半径より大きいとすることができる。幾つかの実施例において、外側角部５９０ａの少なくとも一部分は、その部分上に深いシールド・パターン５４０の部分がない状態で、ドリフト領域１２０に直接当接することができる。幾つかの実施例において、内側角部５９０ｂは、深いシールド・パターン５４０によって覆われ得る。
【0113】
深いシールド・パターン５４０は、第２のトレンチ５８２の側壁及び下部表面に沿って延在することができる。深いシールド・パターンは、第１のトレンチ５８１の側壁の少なくとも所定の部分を露出させる（又は、延在しない）場合がある。ゲート・トレンチ５８０の側壁は、ＭＯＳＦＥＴ５００Ａ用のゲート・トレンチ５８０の両側にチャネル５７８を形成することができる。図１Ａのデバイスの場合と同様に、ＭＯＳＦＥＴ５００Ａは、動作中にゲート・トレンチ５８０の両側で伝導するチャネル５７８を有することができる。しかしながら、図１Ａの実施例と対照的に、ＭＯＳＦＥＴ５００Ａにおける第１及び第２のトレンチ５８１、５８２の使用は、ゲート・トレンチ５８０の外側角部５９０ａについて改善された保護を可能にすることができる。ＭＯＳＦＥＴ５００Ａにおいて、深いシールド・パターン５４０は、関連するデバイス（図１ＡのＭＯＳＦＥＴ１００Ａ等）の場合より深く（例えば、基板１１０により近く）形成される。深いシールド・パターン５４０をドリフト層１２０内により深く有することは、阻止動作中に外側角部５９０ａについて電界からのよりよい保護を提供する。より深い第２のトレンチ５８２の使用は、深いシールド・パターン５４０が、過剰のインプラント・エネルギーなしで、形成されることを可能にする。
【0114】
第１のゲート・トレンチ５８１及び第２のゲート・トレンチ５８２の形成は、第１の深さ５８１ｓを有する第１のゲート・トレンチ５８１の第１の側壁、及び、第２の深さ５８２ｓを有する第２のゲート・トレンチ５８２の第２の側壁５８２ｓの形成をもたらすことができる。第１の側壁の第１の深さ５８１ｓは、半導体層構造５０６の上部表面から外側角部５９０ａの一方まで延在する第１のゲート・トレンチ５８１の側壁の部分の深さ（例えば、基板の上部表面に垂直な方向の寸法）とすることができる。第２の側壁の第２の深さ５８２ｓは、内側角部５９０ｂの一方から第２のゲート・トレンチ５８２の下部表面まで延在する第２のゲート・トレンチ５８２の側壁の部分の深さとすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓと第２の側壁５８２ｓの比（例えば、５８１ｓ／５８２ｓ）は１以上とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓと第２の側壁５８２ｓの比は１と２０との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓと第２の側壁５８２ｓの比は１と１０との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓと第２の側壁５８２ｓの比は１と５との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓと第２の側壁５８２ｓの比は２と１０との間とすることができる。第１の側壁の第１の深さ５８１ｓは、半導体層構造５０６の上部表面とゲート・トレンチ５８０の下部表面５８７の第１の部分５８７ａとの間の距離を示すこともできる。第２の側壁の第２の深さ５８２ｓは、ゲート・トレンチ５８０の下部表面５８７の第１の部分５８７ａと第２の部分５８７ｂとの間の距離を示すこともできる。
【0115】
図５Ａを再び参照すると、ゲート絶縁層５８６は、第１のトレンチ５８１及び第２のトレンチ５８２を含むゲート・トレンチ５８０の下部表面及び側壁上に形成され得る。ゲート電極５８４は、ゲート・トレンチ５８０を充填するために、ゲート絶縁層５８６上に形成され得る。
【0116】
ソース接点１６２は、高濃度にドープしたｎ型ソース領域１６０上に形成され得る。配線層１６５は、ソース接点１６２の種々の接点を接続することができる。ドレイン接点１６４は、基板１１０の下表面上に形成され得る。ゲート接点（図示せず）は、ゲート電極５８４上に形成され得る。
【0117】
図５Ａは、第３の距離Ｄ３だけｐウェル５７２から分離される下部表面を有する第１のトレンチ５８１を示すが、本開示はそれに限定されないことが理解されるであろう。幾つかの実施例において、第１のトレンチ５８１の下部表面５８７ａ、５８７ｃの距離は、変動する場合がある。例えば、図５Ｂは、第１のトレンチ５８１が、第４の距離Ｄ４だけｐウェル５７２から分離され、第４の距離Ｄ４が第３の距離Ｄ３より小さい、本開示のＭＯＳＦＥＴ５００Ｂの実例の実施例を示す。図５Ａの要素と実質的に同様である図５Ｂの要素は、簡潔にするために説明されない。
【0118】
図５Ｂを参照すると、第１のトレンチ５８１’の深さは、図５Ａに示す実施例より浅く作られ得る。例えば、ゲート・トレンチ５８０の下部表面５８７’の第１の部分５８７ａ’及び第３の部分５８７ｂ’は、半導体層構造５０６の表面のより近くに形成され得る。結果として、下部表面５８７’の第１の部分５８７ａ’及び第３の部分５８７ｃ’を第２の部分５８７ｂから分離する距離は増加することができる。より浅い第１のトレンチ５８１’は、外側角部５９０ａ’がｐウェル５７２のより近くに配置されることをもたらすことができる。図５Ｂの実施例は、逆阻止中の外側角部５９０ａ’について、よりよい保護をもたらすことができ、一方、図５Ａの実施例は、図５Ｂの実施例に対して電流が改善されるように、より大きい幅をＪＦＥＴ領域に提供することができる。
【0119】
やはり図５Ｂを参照すると、第１のゲート・トレンチ５８１’及び第２のゲート・トレンチ５８２の形成は、第１の深さ５８１ｓ’を有する第１のゲート・トレンチ５８１’の第１の側壁及び第２の深さ５８２ｓ’を有する第２のゲート・トレンチ５８２の第２の側壁の形成をもたらすことができる。第１の側壁の第１の深さ５８１ｓ’は、半導体層構造５０６の上部表面から外側角部５９０ａ’の一方まで延在する第１のゲート・トレンチ５８１’の側壁の部分の深さとすることができる。第２の側壁の第２の深さ５８２ｓ’は、内側角部５９０ｂ’の一方から第２のゲート・トレンチ５８２の下部表面まで延在する第２のゲート・トレンチ５８２の側壁の部分の深さとすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓ’と第２の側壁５８２ｓ’の比（例えば、５８１ｓ’／５８２ｓ’）は１以下とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓ’と第２の側壁５８２ｓ’の比は０．１と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓ’と第２の側壁５８２ｓ’の比は０．０５と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓ’と第２の側壁５８２ｓ’の比は０．２と１との間とすることができる。幾つかの実施例において、第１の側壁の深さ５８１ｓ’と第２の側壁５８２ｓ’の比は０．１と０．５との間とすることができる。第１の側壁の第１の深さ５８１ｓ’は、半導体層構造５０６の上部表面とゲート・トレンチ５８０の下部表面５８７’の第１の部分５８７ａ’との間の距離を示すこともできる。第２の側壁の第２の深さ５８２ｓ’は、ゲート・トレンチ５８０の下部表面５８７’の第１の部分５８７ａ’と第２の部分５８７ｂとの間の距離を示すこともできる。
【0120】
図６Ａ～６Ｆは、本開示の幾つかの実施例による、図５Ａ及び５Ｂのパワー・スイッチング・デバイス５００Ａ、５００Ｂを製造する方法を示す概略断面図である。図２Ａ及び２Ｂの要素と同じか又はそれと同様である図６Ａ～６Ｆの要素の説明は、簡潔にするために省略される。したがって、図６Ａ～６Ｆの説明は、先に説明した図との差に的を絞る。
【0121】
図６Ａを参照すると、基板１１０が設けられ、ドリフト領域１２０は、エピタキシャル成長によって基板１１０上に形成される。幾つかの実施例において、基板１１０は、高濃度にドープした（ｎ＋）ｎ型炭化ケイ素であり、ドリフト領域１２０は、低濃度にドープした（ｎ－）炭化ケイ素ドリフト領域１２０である。幾つかの実施例において、ドリフト領域１２０の上部分を備えるｎ型炭化ケイ素電流拡散層が形成され得る。
【0122】
中濃度にドープしたｐ型ウェル領域１７０は、ｎ型ドリフト領域１２０の上表面上に形成され得、高濃度にドープした（ｎ＋）ｎ型ソース領域１６０は、ｐ型ウェル領域１７０の上部分に形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０は、エピタキシャル成長によって形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０は、イオン・インプランテーションによって形成され得る。幾つかの実施例において、ｐ型ウェル領域１７０のドーピング濃度は、不均一とすることができる。例えば、幾つかの実施例において、ｐ型ウェル領域１７０の上部分は、ｐ型ウェル領域１７０の下部分より高いドーピング濃度を有することができる。幾つかの実施例において、イオン・インプランテーションは、ｐ型ウェル領域１７０内にソース領域１６０を形成するために使用され得る。ｎ型ソース領域１６０、ｐ型ウェル領域１７０、ドリフト領域１２０、及び基板１１０は、半導体層構造５０６を形成することができる。
【0123】
図６Ｂを参照すると、第１のマスク６１０は、半導体層構造５０６の上表面上に形成され得る。第１のマスク６１０は、２つの隣接するｎ型ソース領域１６０の間でｐ型ウェル領域１７０の上表面を露出させる穴６１０Ｈを有することができる。
【0124】
エッチング・プロセスは、第１のマスク６１０内の穴６１０Ｈを通して実施され得る。エッチング・プロセスは、第１のトレンチ５８１を形成するためにｐ型ウェル領域１７０及びドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。第１のトレンチ５８１の下部表面５８７ａは、ドリフト領域１２０内の第１のレベルに形成され得る。エッチング・プロセスは、第１のトレンチ５８１の下部表面５８７ａがそれに対して形成されるｐ型ウェル領域１７０の下表面からの深さＤを制御するように構成され得る。幾つかの実施例において、深さＤは、図５Ａに示す第３の深さＤ３と同様になるように構成され得る。幾つかの実施例において、深さＤは、図５Ｂに示す第４の深さＤ４と同様になるように構成され得る。すなわち、外側角部５９０ａ、５９０ａ’（図５Ａ及び５Ｂ参照）の位置は、第１のトレンチ５８１のエッチングの深さＤを制御することによって制御され得る。
【0125】
図６Ｃを参照すると、第２のマスク６２０は、半導体層構造５０６の上表面上及び第１のトレンチ５８１内に形成され得る。第２のマスク６２０は、第１のトレンチ５８１の下部表面５８７ａの一部分を露出させる穴６２０Ｈを有することができる。第２のマスク６２０は、第１のトレンチ５８１の対向する側壁を覆うことができる。幾つかの実施例において、第２のマスク６２０は、第１のマスク６１０を除去した後に形成され得る。幾つかの実施例において、第２のマスク６２０は、第１のマスク６１０にさらなるマスク構造を付加することによって形成され得る。
【0126】
図６Ｄを参照すると、エッチング・プロセスは、第２のマスク６２０内の穴６２０Ｈを通して実施され得る。エッチング・プロセスは、第２のトレンチ５８２を形成するためにドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。エッチング・プロセスは、第２のトレンチ５８２の下部表面５８７ｂがそこで形成される第２のレベルを制御するように構成され得る。第１のトレンチ５８１及び第２のトレンチ５８２の構成は、非線形下部表面５８７を有するゲート・トレンチ５８０をもたらすことができる。下部表面５８７は、第１のレベルの第１の部分５８７ａ、第２のレベルの第２の部分５８７ｂ、及び第３のレベルの第３の部分５８７ｃを有することができる。第２のトレンチ５８２の形成は、第１のトレンチ５８１の下部表面の第１の部分５８７ａ及び第３の部分５８７ｃを形成するために、第１のトレンチ５８１の下部表面５８７ａに交差することができる。第２のトレンチ５８２の下部表面５８７ｂは、第１のトレンチ５８１の第１の部分５８７ａ及び第３の部分５８７ｃの第１のレベルより深いとすることができる。幾つかの実施例において、第２のトレンチ５８２は第１のトレンチ５８１に接続される。下部表面５８７の第１のレベル～第３のレベルは、基板１１０に向かって突出するゲート・トレンチ５８０の下部表面５８７内に凹所をもたらすことができる。ゲート・トレンチ５８０の下部表面５８７内の凹所は、ゲート・トレンチ５８０の中央部分から延在することができる。そのため、下部表面５８７は、エッジ部分（例えば、第１及び第３の部分５８７ａ及び５８７ｃ）より深くドリフト領域１２０内に延在する中央部分（例えば、第２の部分５８７ｂ）を有することができる。
【0127】
図６Ｅを参照すると、イオン・インプランテーション・プロセス６２５は、ｐ＋深いシールド・パターン５４０を形成するために実施され得る。幾つかの実施例において、イオン・インプランテーション・プロセス６２５は、１つ又は複数の角度付き及び／又はストレート・イオン・インプランテーション・プロセスを含むことができる。イオン・インプランテーション・プロセス６２５は、第２のトレンチ５８２内に比較的深いイオン・インプランテーションをもたらすことができる。イオン・インプランテーション・プロセス６２５は、第２のトレンチ５８２の側壁及び下部表面の所定の部分上での深いシールド・パターン５４０の形成をもたらすことができる。第２のマスク６２０により、第１のトレンチ５８１の側壁は、イオン・インプランテーションから保護され得る。例えば、ｎ型ソース領域１６０に隣接する第１のトレンチ５８１の側壁は、イオン・インプランテーション・プロセス６２５によってインプラントされないとすることができる。幾つかの実施例において、イオン・インプランテーション・プロセスは、その後、インプラントされたイオンの活性化が続き得る。
【0128】
幾つかの実施例において、例えば、酸化ケイ素又は窒化ケイ素等のスペーサ誘電体は、イオン・インプランテーション・プロセス６２５を実施することに先だって第２のトレンチ５８２内に堆積され得る。スペーサ誘電体の付加は、インプランテーション深さの調整を可能にし、インプラントされたイオンの横方向散逸のより精密な制御を可能にすることができる。
【0129】
図６Ｆを参照すると、第２のマスク６２０は、除去され得、ゲート絶縁層６８６は、半導体層構造５０６の上表面上、及びゲート・トレンチ５８０（第１のトレンチ５８１及び第２のトレンチ５８２を含む）内に形成され得る。ゲート絶縁層６８６は、例えば、二酸化ケイ素（ＳｉＯ２）層を含むことができるが、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ａｌ２Ｏ３等の他の絶縁材料及び／又は酸化ハフニウム等の高誘電体並びに同様なものが使用され得る。
【0130】
幾つかの実施例において、ゲート絶縁層６８６を形成することに先立って、さらなる処理（例えば、エッチング及び／又は酸化）が、第１のトレンチ５８１と第２のトレンチ５８２との間の界面に形成されるゲート・トレンチ５８０の２つの内側角部５９０ｂ、５９０ｂ’（図５Ａ及び５Ｂ参照）に対して実施され得る。さらなる処理は、内側角部５９０ｂ、５９０ｂ’の曲率半径を増加させるために実施され得る。曲率半径を増加させる（例えば、内側角部５９０ｂ、５９０ｂ’を急峻でなくする）ことによって、角部は、電界集中からよりよく保護され得る。内側角部５９０ｂ、５９０ｂ’を変えるさらなる処理は、しかしながらオプションである。幾つかの実施例において、第１のトレンチ５８１の形成後の第２のトレンチ５８２のエッチングは、内側角部５９０ｂ、５９０ｂ’の曲率半径を当然増加させることができる。
【0131】
電極層６８４は、ゲート絶縁層６８６上に形成され得る。電極層６８４は、ゲート・トレンチ５８０（第１のトレンチ５８１及び第２のトレンチ５８２を含む）内に形成され、幾つかの実施例において、それを充填することもできる。電極層６８４は、例えば、シリサイド、ドープ多結晶シリコン（ポリＳｉ又はポリ）、及び／又は安定導体を含むことができる。
【0132】
図５Ａ及び５Ｂに戻って参照すると、電極層６８４及びゲート絶縁層６８６は、ゲート電極５８４及びゲート絶縁層５８６を形成するためにエッチングされ得る。幾つかの実施例において、電極５８４及びゲート絶縁層５８６の上表面は、半導体層構造５０６の上表面と同一平面にあるように形成され得るが、本開示の実施例はそれに限定されない。幾つかの実施例において、ゲート絶縁層５８６の少なくとも一部分は、半導体層構造５０６の上表面上に延在することができる。幾つかの実施例において、ゲート電極５８４の上表面のレベルは、半導体層構造５０６の上表面のレベルより上方にあるとすることができる。
【0133】
ソース接点１６２は、高濃度にドープしたｎ型ソース領域１６０上に形成され得る。配線層１６５は、ソース接点１６２の種々の接点を接続し得る。ドレイン接点１６４は、基板１１０の下表面上に形成され得る。ゲート接点（図示せず）は、ゲート電極５８４上に形成され得る。
【0134】
図６Ａ～６Ｆにおいて、第１のトレンチ５８１は、第２のトレンチ５８２の前に形成されたが、本開示の実施例はそれに限定されない。幾つかの実施例において、第２のトレンチ５８２は、第１のトレンチ５８１の前に形成され得る。
【0135】
図７Ａ～７Ｄは、本開示の幾つかの実施例による、図５Ａ及び５Ｂのパワー・スイッチング・デバイス５００Ａ、５００Ｂを製造する方法を示す概略断面図である。先に説明した図と同じか又はそれと同様である図７Ａ～７Ｄの要素の説明は、簡潔にするために省略される。したがって、図７Ａ～７Ｄの説明は、先に説明した図との差に的を絞る。
【0136】
図７Ａは、図６Ａに関して説明した半導体層構造５０６の形成後のプロセスのステップを示す。図７Ａを参照すると、第１のマスク７１０は、半導体層構造５０６の上表面上に形成され得る。第１のマスク７１０は、ｐ型ウェル領域１７０の上表面を露出させる穴７１０Ｈを有することができる。幾つかの実施例において、穴７１０Ｈは、ｎ型ソース領域１６０からオフセットするｐ型ウェル領域１７０の上表面を露出させる。エッチング・プロセスは、第１のマスク７１０内の穴７１０Ｈを通して実施され得る。エッチング・プロセスは、第２のトレンチ５８２を形成するために、ｐ型ウェル領域１７０及びドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。第２のトレンチ５８２の下部表面５８７ｂは、ドリフト領域１２０内の第２のレベルに形成され得る。
【0137】
図７Ｂを参照すると、イオン・インプランテーション・プロセス７２５は、ｐ＋深いシールド・パターン５４０を形成するために実施され得る。幾つかの実施例において、イオン・インプランテーション・プロセス７２５は、１つ又は複数の角度付き及び／又はストレート・イオン・インプランテーション・プロセスを含むことができる。イオン・インプランテーション・プロセス７２５は、第２のトレンチ５８２内に比較的深いイオン・インプランテーションをもたらすことができる。イオン・インプランテーション・プロセス７２５は、第２のトレンチ５８２の側壁及び下部表面の所定の部分上での深いシールド・パターン５４０の形成をもたらすことができる。幾つかの実施例において、さらなるｐ型イオンは、ｐ型ウェル領域１７０の所定の部分内にインプラントされ得る。幾つかの実施例において、イオン・インプランテーション・プロセスは、その後、インプラントされたイオンの活性化が続き得る。
【0138】
幾つかの実施例において、例えば、酸化ケイ素又は窒化ケイ素等のスペーサ誘電体は、イオン・インプランテーション・プロセス７２５を実施することに先だって第２のトレンチ５８２内に堆積され得る。スペーサ誘電体の付加は、インプランテーション深さの調整を可能にし、インプラントされたイオンの横方向散逸のより精密な制御を可能にすることができる。
【0139】
図７Ｃを参照すると、第２のマスク７２０は、半導体層構造５０６の上表面上及び第２のトレンチ５８２内に形成され得る。第２のマスク７２０は、第２のトレンチ５８２の両側でｎ型ソース領域１６０に隣接するｐ型ウェル領域１７０の上表面を露出させる穴７２０Ｈを有することができる。幾つかの実施例において、第２のマスク７２０は、第２のトレンチ５８２を完全に充填しない場合がある。幾つかの実施例において、第２のトレンチ５８２内の第２のマスク７２０の部分７２０ａの上表面は、ｐ型ウェル領域１７０の下部表面から距離Ｄに形成され得る。
【0140】
図７Ｄを参照すると、エッチング・プロセスは、第２のマスク７２０内の穴７２０Ｈを通して実施され得る。エッチング・プロセスは、第１のトレンチ５８１を形成するためにｐ型ウェル領域１７０及び／又はドリフト領域１２０の所定の部分を除去する異方性エッチとすることができる。エッチング・プロセスは、第１のトレンチ５８１の下部表面がそこで形成されるレベルを制御するように構成され得る。第１のトレンチ２８１の下部表面は、ドリフト領域１２０内の第１のレベルに第１の部分５８７ａ及び第３の部分５８７ｃを有するように形成され得る。エッチング・プロセスは、第１のトレンチ５８１の下部表面５８７ａ、５８７ｃがそれに対して形成されるｐ型ウェル領域１７０の下表面からの深さＤを制御するように構成され得る。幾つかの実施例において、深さＤは、図５Ａに示す第３の深さＤ３と同様になるように構成され得る。幾つかの実施例において、深さＤは、図５Ｂに示す第４の深さＤ４と同様になるように構成され得る。すなわち、外側角部５９０ａ、５９０ａ’（図５Ａ及び５Ｂ参照）の位置は、第１のトレンチ５８１のエッチングの深さを制御することによって制御され得る。
【0141】
幾つかの実施例において、第１のトレンチ５８１のエッチングは、第２のトレンチ５８２の側壁の所定の部分を除去することができる。結果として、インプラントされた及び／又はイオン・インプランテーション・プロセス７２５によって損傷されたと思われる第２のトレンチ５８２の側壁の所定の部分は除去され得る。第２のトレンチ５８２の下部表面５８７ｂは、第１のトレンチ５８１の下部表面の第１及び第３の部分５８７ａ、５８７ｃの第１のレベルより深いとすることができる。幾つかの実施例において、第２のトレンチ５８２は第１のトレンチ５８１に接続される。下部表面５８７の第１のレベル～第３のレベルは、基板１１０に向かって突出するゲート・トレンチ５８０の下部表面５８７内に凹所をもたらすことができる。ゲート・トレンチ５８０の下部表面５８７内の凹所は、ゲート・トレンチ５８０の中央部分から延在することができる。そのため、下部表面５８７は、エッジ部分（例えば、部分５８７ａ及び５８７ｃ）より深くドリフト領域１２０内に延在する中央部分（例えば、部分５８７ｂ）を有することができる。第１のトレンチ５８１及び第２のトレンチ５８２は、ゲート・トレンチ５８０を形成することができる。
【0142】
図７Ｄを参照すると、第２のマスク７２０は、除去され得、デバイスの処理は、図５Ａ及び５Ｂに示すＭＯＳＦＥＴ５００Ａ及び５００Ｂを形成するために、図６Ｆに関して説明したプロセスと同様に継続することができる。
【0143】
本開示は、ゲート・トレンチの角部における電界集中による損傷に耐えるトランジスタ・デバイスの能力を改善する装置を説明する。デュアル・トレンチ構造を設けることによって、本明細書で説明する実施例は、改善された性能特性及びより高い堅牢性（ｒｕｇｇｅｄｎｅｓｓ）を有するデバイスを可能にすることができ、これは、パワー・トランジスタ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、又はＩＧＢＴ）内のゲート領域を改善するために特に有用であるとすることができる。
【0144】
上記で論じた実施例のうちの種々の実施例はｎチャネルＭＯＳＦＥＴの単位セルの構造を示すが、本発明のさらなる実施例によれば、各デバイス内の半導体層のそれぞれの半導体層の極性が、対応するｐチャネルＭＯＳＦＥＴを提供するために反転され得ることが認識されるであろう。
【0145】
本発明は、本発明の実施例がそこに示される添付図面を参照して上記で説明された。しかしながら、本発明は、多くの異なる形態で具現化することができ、本明細書で述べる実施例に限定されるものと解釈されるべきでない。むしろ、これらの実施例は、本開示が、徹底的且つ完全であるように、及び当業者に本発明の範囲を完全に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張され得る。要素又は層が、別の要素又は層「の上に（ｏｎ）」存在する、それ「に接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、その要素又は層は、他の要素又は層上に直接、直接接続又は結合され得る、或いは、介在する要素又は層が存在することができることが理解されるであろう。対照的に、要素が、別の要素又は層「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、それ「に直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、介在する要素又は層は存在しない。本明細書で使用されるように、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する列挙項目の１つ又は複数の任意及び全ての組合せを含む。同様の数字は、全体を通して同様の要素を指す。
【0146】
種々の領域、層、及び／又は要素を説明するために、用語、第１及び第２が本明細書で使用されるが、これらの領域、層、及び／又は要素がこれらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素から区別するために使用されるだけである。そのため、以下で論じる第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ぶことができ、同様に、本発明の範囲から逸脱することなく、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ぶことができる。
【0147】
「下（ｌｏｗｅｒ）」又は「下部（ｂｏｔｔｏｍ）」及び「上（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」等の相対的な用語は、図面に示すように、１つの要素の別の要素に対する関係を説明するために本明細書で使用することができる。相対的な用語が、図面に描かれる配向に加えて、デバイスの異なる配向を包含することが意図されることが理解されるであろう。例えば、図面内のデバイスがひっくり返っている場合、他の要素の「下」側面の上に存在するものとして説明される要素は、他の要素の「上」側面の上に配向されることになる。したがって、例示的な用語「下」は、図の特定の配向に応じて、「下」及び「上」の配向を共に包含することができる。同様に、図のうちの１つの図内のデバイスがひっくり返っている場合、他の要素「の下方に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」あるとして説明される要素は、他の要素「の上方に（ａｂｏｖｅ）」配向されることになる。したがって、例示的な用語「の下方に」又は「の下に」は、上方に、及び、下方に、の両方の配向を包含することができる。
【0148】
本明細書で使用する用語は、特定の実施例のみを説明するためのものであり、本発明を制限することは意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別段に明確に指示しない限り、複数形も含むことが意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、述べた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、及び／又はこれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
【0149】
本発明の実施例は、概略図である断面図を参照して本明細書で説明される。したがって、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予測される。そのため、本発明の実施例は、本明細書で示される領域の特定の形状に限定されるものとして解釈されるべきでなく、例えば製造に起因する形状の逸脱を含む。例えば、長方形として示すインプラント済み領域は、典型的には、インプラント済み領域からインプラントされていない領域への２値変化ではなく、その縁部において、丸い又は湾曲した特徴部及び／又はインプラント濃度の勾配を有することになる。そのため、図に示す領域は、本来概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことは意図されず、本発明の範囲を制限することは意図されない。
【0150】
本発明の幾つかの実施例は、層及び／又は領域内の多数キャリア濃度を指すｎ型又はｐ型等の導電型を有するとして特徴付けられる半導体層及び／又は領域を参照して説明される。そのため、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、一方、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。一部の材料は、別の層又は領域と比較して、多数キャリアの相対的に高い（「＋」）又は低い（「－」）濃度を示すために、「＋」又は「－」（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－、又は同様なものの場合として）で指定され得る。しかしながら、そのような表記は、層又は領域内の多数又は少数キャリアの特定の濃度の存在を示唆しない。
【0151】
本明細書で開示される実施例が組み合わされ得ることが理解されるであろう。そのため、第１の実施例に関して描かれる及び／又は説明される特徴は、第２の実施例にも含まれることができ、その逆も同様である。
【0152】
上記実施例は特定の図を参照して説明されるが、本発明の幾つかの実施例が、さらなる及び／又は介在する層、構造、若しくは要素を含むことができる、並びに／或いは、特定の層、構造、若しくは要素が削除され得ることが理解される。本発明の少数の例示的な実施例が説明されたが、多くの変更が、本発明の新奇な教示及び利点から実質上逸脱することなく例示的実施例において可能であることを当業者は容易に認識するであろう。したがって、全てのそのような変更は、特許請求の範囲に規定される本発明の範囲内に含まれることが意図される。したがって、上記が、本発明の例証であり、開示される特定の実施例に限定されるものとして解釈されないこと、及び、開示される実施例並びに他の実施例に対する変更が、添付の特許請求の範囲内に含まれることが意図されることが理解される。本発明は、本明細書に含まれる特許請求の範囲の均等物と共に、添付の特許請求の範囲によって規定される。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7A】
【図7B】
【図7C】
【図7D】
【手続補正書】
【提出日】2023-07-04
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、半導体層構造と、
前記半導体層構造内のゲート・トレンチ内に形成されたゲートと
を備え、
前記ゲート・トレンチは、第１のレベルの第１の部分及び前記第１のレベルと異なる第２のレベルの第２の部分を備える下部表面を有する、半導体デバイス。
【請求項2】
前記半導体層構造は基板を備え、前記第２のレベルは、前記第１のレベルより前記基板に近い、請求項１に記載の半導体デバイス。
【請求項3】
前記基板は炭化ケイ素を含む、請求項２に記載の半導体デバイス。
【請求項4】
前記半導体層構造は、第１の導電型を有するドリフト領域と、
前記ドリフト領域上の第２の導電型を有するウェル領域と、
前記ゲート・トレンチの前記下部表面の少なくとも一部分の下方の前記第２の導電型を有する深いシールド・パターンと
を備える、請求項１から３までのいずれか一項に記載の半導体デバイス。
【請求項5】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項４に記載の半導体デバイス。
【請求項6】
前記ゲート・トレンチは、前記ゲート・トレンチの側壁と前記ゲート・トレンチの前記下部表面の前記第１の部分との間の第１の角部と、
前記ゲート・トレンチの前記下部表面の前記第１の部分と前記ゲート・トレンチの前記下部表面の前記第２の部分との間の第２の角部と
をさらに備える、請求項４に記載の半導体デバイス。
【請求項7】
前記第２の角部の第２の曲率半径は、前記第１の角部の第１の曲率半径より大きい、請求項６に記載の半導体デバイス。
【請求項8】
前記深いシールド・パターンは、前記第２の角部と前記ドリフト領域との間にある、請求項６に記載の半導体デバイス。
【請求項9】
前記ゲート・トレンチの前記下部表面は、第３のレベルの第３の部分をさらに備え、前記ゲート・トレンチの前記下部表面の前記第３の部分は、前記ゲート・トレンチの前記第１の部分から前記ゲート・トレンチの前記第２の部分の対向する側にある、請求項１から８までのいずれか一項に記載の半導体デバイス。
【請求項10】
前記第１のレベル及び前記第３のレベルは、ほぼ同じレベルにある、請求項９に記載の半導体デバイス。
【請求項11】
半導体デバイスを形成する方法であって、半導体層構造を設けるステップと、
前記半導体層構造内に第１のゲート・トレンチをエッチングするステップと、
前記半導体層構造内に第２のゲート・トレンチをエッチングするステップと、
前記第２のゲート・トレンチの下部表面内にイオン・インプランテーションを実施するステップと
を含み、
前記第２のゲート・トレンチは、前記第１のゲート・トレンチより深く、
前記第２のゲート・トレンチの少なくとも一部分は、前記第１のゲート・トレンチに接続される、方法。
【請求項12】
前記第２のゲート・トレンチをエッチングするステップは、前記第１のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される、請求項１１に記載の方法。
【請求項13】
前記第１のゲート・トレンチ及び前記第２のゲート・トレンチ上にゲート絶縁層を形成するステップと、前記ゲート絶縁層上にゲート電極を形成するステップと
をさらに含む、請求項１１又は１２に記載の方法。
【請求項14】
前記第２のゲート・トレンチをエッチングするステップは、前記第１のゲート・トレンチをエッチングする前に実施される、請求項１１に記載の方法。
【請求項15】
前記第１のゲート・トレンチをエッチングするステップは、前記第２のゲート・トレンチの少なくとも一部分上にマスクを形成することによって先行される、請求項１４に記載の方法。
【請求項16】
前記第２のゲート・トレンチは、前記第１のゲート・トレンチの下部表面の中央部分を通って延在し、前記第１のゲート・トレンチの前記下部表面の所定の部分は、前記第２のゲート・トレンチの対向する側にある、請求項１４又は１５に記載の方法。
【請求項17】
前記半導体層構造は、第１の導電型を有するドリフト領域を備え、前記方法は、前記第１のゲート・トレンチと前記第２のゲート・トレンチとの間の界面において前記ドリフト領域の角部を処理するステップであって、それにより、前記角部の曲率半径を増加させる、ステップをさらに含む、請求項１１から１６までのいずれか一項に記載の方法。
【請求項18】
前記第２のゲート・トレンチの前記下部表面内に前記イオン・インプランテーションを実施するステップは、角度付きイオン・インプラントを実施するステップを含む、請求項１１から１７までのいずれか一項に記載の方法。
【請求項19】
前記半導体層構造は、第１の導電型を有するドリフト領域及び第２の導電型を有するウェル領域を備え、前記第２のゲート・トレンチの前記下部表面内に前記イオン・インプランテーションを実施するステップは、前記第２のゲート・トレンチの側壁及び前記下部表面内に前記第２の導電型を有する深いシールド・パターンの前記イオン・インプランテーションを実施するステップを含む、請求項１１から１６までのいずれか一項に記載の方法。
【請求項20】
前記深いシールド・パターンは、前記ウェル領域の少なくとも一部分に接触するために延在する、請求項１９に記載の方法。【国際調査報告】