特表 2023-550646 高速入出力マージン試験のためのシステム、方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-04

(54)【発明の名称】高速入出力マージン試験のためのシステム、方法及び装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20231127BHJP

   G06F 11/263 20060101ALI20231127BHJP

【ＦＩ】

G01R31/28 Q

G01R31/28 R

G06F11/263

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023531531

(86)(22)【出願日】2021-11-23

(85)【翻訳文提出日】2023-07-24

(86)【国際出願番号】 US2021060662

(87)【国際公開番号】W WO2022115494

(87)【国際公開日】2022-06-02

(31)【優先権主張番号】63/117,971

(32)【優先日】2020-11-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】391002340

【氏名又は名称】テクトロニクス・インコーポレイテッド

【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】フローリッヒ・ダニエル・エス

(72)【発明者】

【氏名】ストリックリング・サム・ジェイ

【テーマコード（参考）】

2G132

5B048

【Ｆターム（参考）】

2G132AB06

2G132AB07

2G132AC11

2G132AD10

2G132AG05

2G132AG14

2G132AL11

5B048DD05

(57)【要約】

マージン試験装置は、被試験デバイス（ＤＵＴ）に接続するように構成された少なくとも１つのインタフェースと、擬似ランダム・データのシーケンスと１つ以上の事前定義されたパラメータに基づいて試験信号のセットを作成するように構成された１つ以上のコントローラと、試験信号のセットをＤＵＴに送信するように構成された出力部とを含む。開示されたマージン・テスタ及びその他の試験装置を用いてＤＵＴを試験するための方法及びシステムについても記述する。

【特許請求の範囲】

【請求項1】

被試験デバイス（ＤＵＴ）に接続するように構成された少なくとも１つのインタフェースと、
擬似ランダム・データ・シーケンス及び１つ以上の事前定義パラメータに基づいて試験信号のセットを生成するように構成された１つ以上のコントローラと、
上記試験信号のセットをＤＵＴに送信するように構成された出力部と
を具えるマージン試験装置。

【請求項2】

上記事前定義信号パラメータは、時間マージン、電圧マージン又は時間マージン及び電圧マージンの両方を有する請求項１のマージン試験装置。

【請求項3】

上記１つ以上のコントローラへの任意波形発生装置入力部を更に具え、上記１つ以上のコントローラは、上記任意波形発生装置入力部で受信した信号をランダムに生成された２進数と組み合わせて、上記データ・シーケンスを作成する請求項１のマージン試験装置。

【請求項4】

上記ＤＵＴの状態に基づいてトリガ信号を生成するトリガ出力部を更に具える請求項１のマージン試験装置。

【請求項5】

ユーザが動作エンベロープを作成するために使用される上記事前定義信号パラメータを変更できるユーザ・インタフェースを更に具える請求項１のマージン試験装置。

【請求項6】

上記ユーザ・インタフェースの試験レポート画面に試験結果が表示され、特定の試験が不合格の閾値内で合格したという試験結果を表示する請求項５のマージン試験装置。

【請求項7】

上記閾値をユーザが定義可能である請求項６のマージン試験装置。

【請求項8】

マージン・テスタを動作させる方法であって、
擬似ランダム・バイナリ・データ・シーケンスを生成するステップと、
生成された上記データ・シーケンス及び１つ以上の事前定義されたパラメータに基づいて試験信号のセットを作成するステップと、
上記試験信号のセットをＤＵＴに送信するステップと
を具えるマージン・テスタを動作させる方法。

【請求項9】

１つ以上の事前定義信号パラメータを限界内に限定するステップが、生成された上記データ・シーケンスに時間マージンを追加する処理、生成された上記データ・シーケンスに電圧マージンを追加する処理、又は、生成されたデータ・シーケンスに時間マージン及び電圧マージンの両方を追加する処理を有する請求項８の方法。

【請求項10】

擬似ランダム・バイナリ・データ・シーケンスを生成するステップが、入力として任意波形発生装置を使用して擬似ランダム・バイナリ・データ・シーケンスを生成するステップを有する請求項８の方法。

【請求項11】

上記ＤＵＴの状態に基づいてトリガ信号を生成するステップを更に具える請求項８の方法。

【請求項12】

ユーザ・インタフェースを介してユーザから上記事前定義信号パラメータを受けるステップを更に具える請求項８の方法。

【請求項13】

上記ユーザ・インタフェースの試験レポート画面上に試験結果を表示するステップを更に具え、上記試験結果の中の１つは、特定の試験が不合格の閾値内で合格したことである請求項１２の方法。

【請求項14】

上記ユーザ・インタフェースを介してユーザから閾値を受けるステップを更に具える請求項１３の方法。

【請求項15】

試験システムであって、
被試験デバイスと、
１つ以上のデータ・プローブを介して上記被試験デバイスに結合され、上記被試験デバイス上の信号を捕捉できるオシロスコープと、
マージン試験装置と
を具え、
該マージン試験装置が、
上記被試験デバイスに接続するように構成された少なくとも１つのインタフェースと、
データ・シーケンスを生成するように構成された擬似ランダム・バイナリ・シーケンス発生部と、
生成された上記データ・シーケンスを表す試験信号を生成するコントローラと、
上記試験信号を１つ以上の事前定義信号パラメータで限定するための動作エンベロープ定義部と、
限定された試験信号を被試験デバイスに送信するように構成された出力部と
を有する試験システム。

【請求項16】

上記事前定義信号パラメータが、時間マージン、電圧マージン又は時間マージン及び電圧マージンの両方を含む請求項１５の試験システム。

【請求項17】

上記擬似ランダム・バイナリ・シーケンス発生部への任意波形発生装置入力部を更に具え、上記擬似ランダム・バイナリ・シーケンス発生部が、上記波形発生装置入力部で受信した波形信号をランダムに生成されたバイナリ数と組み合わせて、上記データ・シーケンスを作成する請求項１５の試験システム。

【請求項18】

上記ＤＵＴの状態に基づいてトリガ信号を生成するマージン試験装置のトリガ出力部を更に含み、上記トリガ信号を受信する上記オシロスコープのトリガ入力部を更に含む請求項１５の試験システム。

【請求項19】

ユーザ・インタフェースを更に具え、該ユーザ・インタフェースによって、ユーザは、上記動作エンベロープを作成するために使用される事前定義信号パラメータを変更できる請求項１５の試験システム。

【請求項20】

試験結果が上記ユーザ・インタフェースの試験レポート画面に表示され、上記試験結果の中の１つは、特定の試験が不合格の閾値内で合格したことである請求項１５の試験システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、試験測定システムに関し、より詳細には、電気的被試験デバイス（ＤＵＴ）上で電気的マージン試験を使用してデバイスの特性評価を行うためのシステム及び方法に関する。

【背景技術】

【0002】

多くの通信規格は、被試験装置（ＤＵＴ）が指定された適合マージンを備えた全ての性能試験に合格するかどうかを判定するための、一連のストレス試験シナリオを概説している。例えば、任意波形又は関数発生装置やビット・エラー・レート・テスタ（ＢＥＲＴ）などの信号源を備えた試験測定装置は、ストレス試験用の波形を生成し、受信した信号に応じたＤＵＴの性能マージンを測定するために使用できる。このような試験は、新しいデバイスを設計するエンジニアリング特性評価段階で実行され、デバイスの実際の電気的性能とシミュレートされた性能を比較して、デバイスが設計通りに動作していることを確認する。

【0003】

多くの電気装置は、高速Ｉ/Ｏ信号経路又はバスを含む。例えば、最新のパーソナル・コンピュータ（ＰＣ）のマザーボードや他のタイプの電気デバイスには、多くの場合、高速シリアルＰＣＩ Express（ＰＣＩｅ又はＰＣＩ-ｅとも略される）バスが含まれており、これは、ＰＣＩ Express 高速シリアル・コンピュータ拡張バス規格に準拠して動作するバスである。ＰＣＩ Express 規格のフォーマット仕様は、ＰＣＩ Special Interest Group（PCI-SIG）によって維持及び開発されている。これらのバスは、通常、マザーボードと、マザーボード上のＰＣＩｅコネクタ・スロット又はポートに差し込まれるアドイン/ドーター・カードとの間の通信に使用される。マザーボード以外の多くの電気デバイスも、高速Ｉ/ＯのためにＰＣＩｅバスとコネクタを採用している。ＰＣＩｅ Generation 4（Gen４又はバージョン４）デバイスは、最大１６ギガ転送/秒（GT/s）の帯域幅を実現できる。ＰＣＩｅ Generation 5（Gen５又はバージョン５）デバイスは、最大３２GT/sの帯域幅を実現できる。

【0004】

ＰＣＩｅデバイスは、相互接続又はリンクと呼ばれる論理接続を介して通信する。リンクは、同時双方向トラフィックを可能にする２つのＰＣＩｅポート間のポイント・ツー・ポイント通信チャンネルである。物理レベルでは、リンクは１つ以上のレーンで構成される。低速ＰＣＩｅデバイスは、シングル・レーン（x１）リンクを使用するが、グラフィックス・アダプタなどの高速ＰＣＩｅデバイスは、通常、より幅が広く高速な１６レーン（x16）リンクを使用する。１つのレーンは、２つの差動信号ペアで構成され、１つのペアはデータの受信用、もう１つのペアは送信用である。従って、各レーンは、４本のワイヤ又は信号トレースで構成される。従来、ＰＣＩｅデバイスのレーンの性能は、ビット・エラー・レート・テスタ（ＢＥＲＴ）や高速信号発生装置及びオシロスコープ（スコープ）を用いて試験されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許出願公開第２０１３／０１４５２１２号明細書

【特許文献2】米国特許出願公開第２０１８／０２８５２２５号明細書

【特許文献3】米国特許出願公開第２０２０／００２５８２４号明細書

【特許文献4】米国特許出願公開第２０１４／０２２９６６６号明細書

【特許文献5】米国特許出願公開第２０２０／０２５０３６８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

プリント回路基板（ＰＣＢ）の開発のエンジニアリング・ベンチ試験やエンジニアリング特性評価段階では、基板設計の高速ルート（例えば、ＰＣＩｅ相互接続）がシミュレーションされるか又は設計「レシピ」又は基準設計が追跡される。その後、量産前の基板サンプルが作成され、試験されることがよくある。しかし、ビット・エラー・レート・テスタ（ＢＥＲＴ）とオシロスコープを使用して、全ての高速Ｉ/Ｏについて各ボードのサンプルと各レーンを試験することは、コスト、時間、複雑さの制約により、通常は実現できない。特に、ＰＣＩｅなどの高速Ｉ/Ｏ規格を試験する従来のＢＥＲＴ及びスコープは、データ・レートの増加に伴い、コストと複雑さが増加し続けている。単一のＰＣＩｅレーンを一度に試験する単一のトランスミッタ（Ｔｘ）及びレシーバ（Ｒｘ）試験ステーションのコストは、１００万ドルを超える場合がある。これら装置は、また、従来のＴｘ及びＲｘ試験並びに校正や専門家（多くの場合博士レベル）のユーザにとっては、使用するのが難しく、測定が正しく行われ、装置が正常に動作する状態を維持することを確認するには、かなりの時間が必要である。更に、一般的なＢＥＲＴは、一度に１つのレーンのみの試験が可能で、そのため、試験は、これらのＩ/Ｏリンクの実際の動作とは異なる環境で行われる。これらのＩ/Ｏリンクは、通常、マルチ・レーン・リンクを形成し、実際の動作時には、重大なクロストークが発生して、問題を抱える可能性がある。このため、ＢＥＲＴを使用してマルチ・レーン・デバイスの全てのレーンを試験すると、費用と時間がかかり、必ずしも現実世界の状況を試験できるわけではない。これらの制約の結果、従来のＢＥＲＴとオシロスコープは、量産前のシリコン、基板、ＰＣＢ、ケーブルの電気試験であまり使用されない。

【0007】

現在のマージン・テスタは、ＰＣＩｅ、ＵＳＢ、ＤＤＲなどの所定のコンプライアンス・パッケージ試験スクリプトに従うことができる。これらのスクリプトに合格することにより、設計及び動作仕様への最小限のコンプライアンスが保証される。しかし、堅牢な設計を開発するには、新しい設計が、単に最小限の試験スクリプトに合格することを保証するという最小限以上のことが必要になる場合がある。現在、マージン・テスタには、新しい設計を徹底的に試験する試験スクリプトを開発したり、デバイスの特性を完全に評価したりする機能はない。

【0008】

本開示技術の実施形態は、現在のマージン試験装置のこれら及び他の問題に取り組むものである。

【図面の簡単な説明】

【0009】

【図1】図１は、例示的な実施形態による、高速入出力（Ｉ/Ｏ）マージン試験のためのシステム、装置及び方法の実施形態が実装されても良い例示的な環境を示す概略ブロック図である。

【図2】図２は、例示的な実施形態による、PCI Express マザーボード・スロットをマージン試験するための、PCI Express 高速シリアル・コンピュータ拡張バス規格に準拠した特定技術用アドイン・カード・マージン・テスタの一例を示すブロック図である。

【図3】図３は、例示的な実施形態による、PCI Express アドイン・カードをマージン試験するためのPCI Express高速シリアル・コンピュータ拡張バス規格に準拠したスロットを備えたマザーボードを示すブロック図である。

【図4】図４は、送信（Ｔｘ）方向と受信（Ｒｘ）方向の両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを評価するために、少なくとも１つの試験フィクスチャにケーブル接続されるように構成された、例示的な実施形態による複数のインタフェースを備えた汎用マージン・テスタを示すブロック図である。

【図5】図５は、例示的な実施形態による、Ｔｘ方向とＲｘ方向の両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタのブロック図である。

【図6】図６は、Ｔｘ方向とＲｘ方向の両方で、マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いように構成された例示的な実施形態によるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の一例のブロック図である。

【図7】図７は、例示的な実施形態による、Ｔｘ方向とＲｘ方向の両方で、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための別のマージン・テスタのブロック図である。

【図8A】図８Ａは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。

【図8B】図８Ｂは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。

【図8C】図８Ｃは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。

【図8D】図８Ｄは、例示的な実施形態による、Ｔｘ方向でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラで使用されても良いＦＰＧＡの例示的な出力駆動回路のオプションを示すブロック図である。

【図9】図９は、例示的な実施形態による、高速Ｉ/Ｏマージン・テスタによって実行される被試験デバイス（ＤＵＴ）の例示的なマージン試験の結果と、その結果に基づく潜在的なＤＵＴアセンブリ又は製造上の問題の特定を示すチャートである。

【図10】図１０は、マージン・エラー・テスタにおいて、ＰＲＢＳモードを使用してユーザがカスタム試験を定義できるようにする本発明の実施形態によるインタフェースの一例である。

【図11】図１１は、図１０のインタフェースを使用して定義されたカスタム定義試験の結果を示す本発明の実施形態によるインタフェースの一例である。

【発明を実施するための形態】

【0010】

図１は、高速Ｉ/Ｏマージン試験のためのシステム、装置及び方法の実施形態が実装されても良い例示的な環境を示す概略ブロック図である。マージン・テスタ１０２は、マルチ・レーン高速Ｉ/Ｏリンク１１０を介して被試験デバイス（ＤＵＴ）１０４に結合される。Ｉ/Ｏリンク１１０は、Ｔｘ方向とＲｘ方向の両方を含む。

【0011】

マージン・テスタ１０２は、データ接続部１０３を通して、マルチ・レーン高速Ｉ/Ｏリンク１１０の様々な特性を表すアイ・パターン表示又はデータのアイ・ダイアグラム１０８を処理、複製又は提示できる試験ステーション、ＰＣ、端末、オシロスコープ、その他の表示装置１０６に結合されても良い。いくつかの実施形態では、表示装置１０６は、マージン・テスタ１０２と統合される。

【0012】

データ接続部１０３を介して渡されるデータには、クロック信号が含まれても良く、このため、マージン・テスタ１０２の動作は、試験セットアップにおいて接続されることがある他の装置と同期できる。データ接続部１０３は、Ｉ／Ｏリンク１１０の送信（Ｔｘ）部分若しくは受信（Ｒｘ）部分又はその両方で送受信されたデータのコピーをオシロスコープ又は他の装置に送信するために使用することもできる。データ接続部１０３は、更に、特定の試験結果に基づいてマージン・テスタ１０２によって生成された１つ以上のトリガを伝達できる。後述するように、任意波形発生装置（ＡＷＧ）若しくは任意関数発生装置（ＡＦＧ）又はその両方などのオプションの波形発生装置１０５をマージン・テスタ１０２に結合して、試験用の信号を提供できる。いくつかの実施形態では、波形発生装置１０５は、マージン・テスタ１０２内に含まれても良い。

【0013】

アイ・パターン表示又はデータ・アイ・ダイアグラム１０８は、信号の電気的品質の重要なパラメータを迅速に視覚化して決定できるようにする高速デジタル信号の表現であり、従って、そこからのデータを使用して、統計的に有効なＤＵＴの動作マージンを決定できる。アイ・パターン表示又はデータ・アイ・ダイアグラム１０８は、個々のビットに対応する波形の部分を縦軸に信号振幅、横軸に時間を示す単一のグラフに折り畳むことによって、デジタル波形から構築される。この構築を多数の波形サンプルに対して繰り返すことによって、結果として得られるグラフは、信号の平均統計値を表し、目（アイ）に似たものになる。

【0014】

アイ開口部は、１ビット周期に対応し、通常、アイ・パターン表示又はデータ・アイ・ダイアグラム１０８のユニット・インターバル（ＵＩ）幅と呼ばれる。ビット周期は、アイ・ダイアグラムの交点におけるアイ・ダイアグラムの水平開口部の大きさである。通常、高速デジタル信号の場合はピコ秒単位で測定される（つまり、５Ｇｂｐｓ信号には、２００ｐｓが使用される）。データ・レートは、ビット周期の逆数（１/ビット周期）である。アイ・ダイアグラムを説明する場合、ビット周期は、概してユニット・インターバル（ＵＩ）と呼ばれる。横軸に実際の時間の代わりにＵＩを使用する利点は、これは正規化されており、異なるデータ・レートのアイ・ダイアグラムを簡単に比較できることである。

【0015】

アイの幅は、アイ・ダイアグラムの水平方向の開口部の大きさである。これは、アイの交点の統計的平均の差を測定することによって計算される。立ち上がり時間は、アイ・ダイアグラムの上り勾配におけるデータの平均遷移時間の大きさである。通常、測定は傾斜の２０パーセントと８０パーセント又は１０パーセントと９０パーセントのレベルで行われる。立ち下がり時間は、アイ・ダイアグラムの下向きのデータの平均遷移時間の大きさである。通常、測定は傾斜の２０パーセントと８０パーセント又は１０パーセントと９０パーセントのレベルで行われる。

【0016】

ジッタは、データ・ビット・イベントの理想的なタイミングからの時間偏差であり、高速デジタル・データ信号の重要な特性である。ジッタを計算するには、アイ・ダイアグラムの立ち上がりエッジと立ち下がりエッジの遷移の交差点における時間偏差を測定する。変動は、ランダム又はデターミニスティック（deterministic）である可能性がある。偏差の時間ヒストグラムを分析することで、ジッタの量を決定できる。ピーク・ツー・ピーク（p-p）ジッタは、ヒストグラムの全幅として定義され、存在する全てのデータ・ポイントを意味する。二乗平均平方根（RMS）ジッタは、ヒストグラムの標準偏差として定義される。高速デジタル信号のジッタ測定の単位は、通常、ピコ秒である。

【0017】

マージン・テスタ１０２の実施形態は、特定技術用と汎用という少なくとも２つの形態をとることができる。マージン・テスタ１０２は、任意のリンク幅（レーン数）の任意の高速Ｉ/Ｏプロトコル・リンクで使用でき、限定するものではないが、ノン・リターン・トゥ・ゼロ（ＮＲＺ）、３値パルス振幅変調（ＰＡＭ-３）及び４値パルス振幅変調（ＰＡＭ-４）を含む、任意の形式の高速差動シグナリングを使用できる。試験に関する具体的な実施形態の例のために、PCI Expressが使用される。しかし、異なる高速シリアル・バス規格、ハードウェア、プロトコルが使用されても良い。

【0018】

図２は、例示的な実施形態による、PCI Expressマザーボード・スロット２０６をマージン試験するための、PCI Express 高速シリアル・コンピュータ拡張バス規格に準拠した例示的な特定技術用アドイン・カード・マージン・テスタ２０２を示すブロック図である。特定技術用の形態では、マージン・テスタの一実施形態は、例えば、被試験のマザーボード２０４のPCI Expressマザーボード・スロット２０６を試験するためのPCI Expressアドイン・カード・マージン・テスタ２０２として実装できる。PCI Expressアドイン・カード・マージン・テスタ２０２は、PCI Express ｘ 16 ＣＥＭ（card electromechanical）仕様のフォーム・ファクタ・アドイン・カードであっても良い。

【0019】

PCI Express アドイン・カード・マージン・テスタ２０２は、特定のPCI Expressフォーム・ファクタ（例えば、ＣＥＭ又はＭ.２（以前は、次世代フォーム・ファクタ（NGFF）として知られていた）又はＵ.２（以前はSFF-8639として知られていた）など）用の標準的なPCI Express準拠のアドイン・カードのフォーム・ファクタであっても良い。PCI Expressアドイン・カード・マージン・テスタ２０２は、ＰＣＢ２１２などの１つ以上のプリント回路基板（ＰＣＢ）と、準拠したPCI Expressの物理リンク層及び論理リンク層を各レーンに実装した１つ以上のコンポーネントとを有していても良い。PCI Express アドイン・カード・マージン・テスタ２０２は、ＰＣＢ２１２及びコントローラ２１０に結合された、コネクタ２０８などの多数のインタフェースを有していても良い。コントローラ２１０は、単一のコントローラに限定されず、連携して動作する１つ以上のコントローラを含んでもよい。

【0020】

コネクタ２０８は、マザーボード・スロット２０６とマージン・テスタ・トランスミッタを接続し、これは、コントローラ２１０の制御下で、マザーボード２０４を試験するために、制御されたノイズをリンクに注入する機能をオプションで有する。注入されるノイズとしては、例えば、電圧スイング及び正弦波ジッタが含まれても良い。すると、このようなノイズが注入された後、被試験マザーボード２０４上でソフトウェアを実行する必要なしに、被試験マザーボード２０４のレシーバで予期されるアイ・マージンを、時間（タイミング）又は電圧マージンの特定の目標に合わせて変更できる。コントローラ２１０は、更に、メモリ２１４に結合されても良く、メモリ２１４は、本願で説明される機能を実行するために、コントローラ２１０が読み出し、使用し、又は、実行しても良い命令及び他のデータを記憶しても良い。

【0021】

マージン・テスタの様々な実施形態は、ノイズ注入を伴う場合も、伴わない場合もある。コストを重視した製造試験の場合、ノイズ注入のない実施形態の方が魅力的な場合がある。準拠した物理層実装のマージン・テスタ・レシーバには、PCI Express 4.0/5.0 レーン・マージン仕様で定義されているように、リンクにマージンを取る機能が含まれる場合があるが、より高度なオンダイ（on-die）マージン機能が追加で含まれる場合もある。一実施形態では、マージン・テスタ・レシーバは、独立したエラー検出器を移動させ、データ・サンプラを使って不一致に関して比較することによってアイ・マージンを測定できる。一実装形態では、マージン・テスタ１０２に本願で説明する機能を実行させるコントローラ２１０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及びＦＰＧＡ Ｉ/Ｏを用いて実装されても良い。これは、図５、６及び７に更に詳細に示されている。構成変更可能なコントローラのハードウェア、ファームウェア又はソフトウェアの他の組み合わせも、追加で、又は、代替して使用されても良い。

【0022】

図３は、例示的な実施形態による、PCI Expressアドイン・カードをマージン試験するための、PCI Express高速シリアル・コンピュータ拡張バス規格に準拠したスロットを備えた例示的な特定技術用のマザーボード・マージン・テスタ３０２を示すブロック図である。マザーボード・マージン・テスタ３０２は、本願に開示されるマージン・テスタ１０２の特定技術用の実施形態の別の例であり、ＰＣＩｅなどのPCI Express アドイン・カードを試験するための１つ以上のPCI Expressスロット３０６を備えたマザーボード・マージン・テスタ３０２として実装される。マザーボード・マージン・テスタ３０２は、ＰＣＢ３１２及びコントローラ３１０に結合されたいくつかのインタフェース（例えば、１つ以上のPCI Expressスロット３０６）を有していても良い。例えば、このようなインタフェースは、試験のためにＰＣＩｅ ｘ 16 アドイン・カードＤＵＴ３０４を挿入できる１つ以上のPCI Express スロット３０６を有していても良い。図２に示す実施形態とは異なり、マザーボード・マージン・テスタ３０２は、ＰＣＩｅカードとして形成されるＤＵＴ３０４に対して上述のマージン試験を実行するコントローラ３１０及びメモリ３１４を含む。コントローラ３１０及びメモリ３１４は、図２を参照して上述したコントローラ２１０及びメモリ２１４の実施形態であり、これらと同じ機能を実行できる。また、コントローラ３１０は、複数のレーンにわたってレーン間のスキューを変化させる量を導入するように少なくとも構成されることによって、シングル・レーン又はマルチ・レーンのレーン高速Ｉ/Ｏリンクの電気的マージンを評価するように構成することもできる。

【0023】

図４は、例えば、１つ以上のケーブルを介して少なくとも１つの試験フィクスチャ（fixture）に接続され、Ｔｘ方向及びＲｘ方向のいずれか又は両方で、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを評価するように構成された多数の個別のインタフェース４０４を備えた例示的な実施形態による汎用マージン・テスタ４０２を示すブロック図である。汎用マージン・テスタ４０２は、コントローラ４１０及び関連するメモリ４１４を含み、メモリ４１４は、上述したようにコントローラ２１０及びメモリ２１４を参照して説明した機能を実行するためにコントローラ４１０が読み出し、使用し及び／又は実行できる命令及び他のデータを記憶しても良い。マージン・テスタ４０２は、試験で使用するために、波形又は関数発生装置４０５からの入力信号を受けても良い。簡潔にするため、これらの機能と動作の説明の繰り返しは省略する。マージン・テスタ４０２は、アドイン・カードを試験するための標準的な PCI Express コンプライアンス・ベース・ボード（ＣＢＢ）を含む試験フィクスチャにケーブル接続することによって、アドイン・カードを試験するために使用することもできる。マージン・テスタ４０２のインタフェース４０４は、各高速差動信号用の標準的な同軸コネクタ又は他のコネクタ及びケーブルを含んでも良いし、又は、他の様々な実施形態では、ケーブル数を最小限に抑えて、ＤＵＴから別のＤＵＴへの切り替えを効率的に行うために、カスタムの高密度コネクタ及びフィクスチャを有していても良い。

【0024】

いくつかの例では、ＤＵＴは、試験対象の相互接続であっても良く、これは、伝統的にベクトル・ネットワーク・アナライザ（ＶＮＡ）を用いて試験されている。しかし、ＶＮＡは、多くの場合、コストが高く、複雑である。更に、ＶＮＡの測定によって生成されるＳ（scattering）パラメータは、概して、特に高速シリアル・リンクの統計的シミュレーションで使用される場合、高周波数では、一層信頼性が低くなると考えられる。

【0025】

しかし、本開示の例は、マージン・テスタ１０２、２０２、３０２又は４０２のいずれかを使用して、１つ以上のケーブルやＰＣＢセグメントを含むパッシブ又はアクティブ相互接続部を試験し、多数のレーンや部品にわたって実際のマージン差を素早く評価できる。これらの試験では、相互接続部の最悪のケースとリスクのレベルを簡単に特定できる。このため、マージン・テスタには、アクティブ又はパッシブの相互接続部を試験するための「ＶＮＡ」モードを含めることができる。

【0026】

シングル・ポート・マージン・テスタが使用される場合、シングル・ポートのトランスミッタは、概して試験対象の相互接続部の一方の側に接続され、シングル・ポートのレシーバは、相互接続部のもう一方の側に接続される。次に、非プロトコルＰＲＢＳでのマージン試験を実行して、試験対象の相互接続部を試験できる。しかし、本開示の例は、試験対象の相互接続部を試験するためのシングル・マージン・テスタに限定されない。むしろ、試験は、第１のマージン・テスタのトランスミッタを試験対象の相互接続部に接続し、第２のマージン・テスタのレシーバを試験対象の相互接続部の他方の端部に接続した状態で、実行しても良い。この説明では、マージン・テスタ１００という用語は、マージン・テスタ１０２、２０２、３０２若しくは４０２のいずれか、後述するマージン・テスタ５０２若しくは７０２、又は、それらの同等物を言及するものとして良い。

【0027】

加えて又は代替として、マルチ・ポート・マージン・テスタ１００を使用して、トレーニング後のアクティブ・プロトコル状態で試験中の相互接続部を測定できる。このようなセットアップでは、試験対象の相互接続部をマルチ・ポート・マージン・テスタ１００の一方のポートに接続することができ、試験対象の相互接続部の他方の側をマルチ・ポート・マージン・テスタ１００の別の異なるポートに接続できる。次に、試験対象の相互接続部を試験して、トレーニング後のアクティブ・プロトコル状態のプロトコルでマージンを測定できる。あるいは、マルチ・ポート・テスタ１００ではなく、マルチ・マージン・テスタ１００を使用して、試験対象の相互接続部のマージン試験を実行することもできる。

【0028】

図５は、例示的な実施形態による、Ｔｘ及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタ５０２のブロック図である。マージン・テスタ１０２、２０２、３０２及び４０２のいずれも、マージン・テスタ５０２を参照して説明する構成要素や機能を含んも良い。図５のマージン・テスタ５０２には、ＦＰＧＡ５１４があって、サポート・ユニット５１０（これには、イーサネット及び他の通信機能が含まれても良い）、システム基準クロックを提供するためのタイムベース・ユニット５０８、高速Ｉ/Ｏ（high-speed I/O：ＨＳＩＯ）出力ユニット５０２及びＨＳＩＯ入力ユニット５０４に影響を与えるように結合されている。マージン・テスタ５０２は、ＡＣ/ＤＣ電源ユニット５１６によって電源が供給されても良い。ＨＳＩＯ出力ユニット５０２及びＨＳＩＯ入力ユニット５０４は、Ｉ/Ｏコネクタ５０６にも影響を与えるように結合される。ＦＰＧＡ５１４は、プログラマブル相互接続を介して接続された構成変更可能な論理ブロック（configurable logic block：ＣＬＢ）のマトリクスをベースとする半導体デバイスである。様々な実施形態において、マージン・テスタ５０２は、示されているよりも少ない又は多い構成要素を有しても良く、示されているいくつかの構成要素又は構成要素の機能は、マージン・テスタ５０２に対して影響を与えるように通信しているが、マージン・テスタの外部に配置されても良いし、マージン・テスタから分離して配置されても良いし、又は、ＦＰＧＡ５１４内に配置若しくは統合されても良い。

【0029】

ＦＰＧＡ５１４は、例えば、本願に記載のマージン・テスタ５０２の機能を実行するように、製造後に所望のアプリケーション又は機能要件に合わせて再プログラムできる。例えば、ＦＰＧＡ５１４上のファームウェアは、マージン・テスタ１００のいずれかが、反対方向のトラフィックに基づいて、ＤＵＴレシーバでいつエラーが開始するかを推論し、エラーが発生するとマージン・ストレスを迅速に軽減して、致命的なリンク障害を防ぐためのリンク層ロジックを含む、エンドポイントとも呼ばれる標準的なPCI Expressの上流ポート（アドイン・カード・マージン・テスタ２０２の実施形態のようにマザーボードを試験するため）、又は、上流ポート若しくはルート・コンプレックスとも呼ばれる標準的なPCI Expressのルート・ポート（マザーボード・マージン・テスタ３０２の実施形態のように、アドイン・カードを試験するため）として機能しても良い。いくつかの実施形態では、ＦＰＧＡ５１４が、ＦＰＧＡ５１４内にメモリ、インタフェースなどを組み込むことができるシステム・オン・モジュール（SoM）アーキテクチャを使用して実装されるか、又は、ＳｏＭアーキテクチャを他の方法で有していても良い。ＳｏＭは、例えば、高度なＲＩＳＣ（Reduced Instruction Set）マシン（元々は、ＡＲＭ（Acorn RISC Machine）アーキテクチャ）を用いて実装されてもよい。

【0030】

環境設定（configuration）アプリケーションやスクリプトは、ＦＰＧＡ５１４によって実装することもできるし、後述の１つ以上のオプションを複数の実行することを含めて、エンド・ユーザが、マージン・テスタ５０２のマージン・テスタ・オプションを容易に設定変更できるようにする、アクセス可能な別のメモリ・デバイス又は他の非一時的なコンピュータ可読記憶媒体に記憶しても良い。いくつかの実施形態では、マージンのスキャンのためにビット・エラー・レート（ＢＥＲ）の目標（ターゲット）に関するオプションを設定できる（Ｅ-６タイプのマージンについてはミリ秒単位、Ｅ-１２タイプのマージンについては分単位）。例えば、そのような目標には、限定するものではないが、マージンまでの回数、マージンのタイミングや電圧、マージン・テスタ又はＤＵＴトランスミッタのＴｘ等化処理の補正、マージン・テスタ・レシーバのＲｘＣＴＬＥ及びＤＦＥの補正に関する目標が含まれる。

【0031】

いくつかの実施形態では、オプションのアプリケーションやスクリプトが提供され、マージン・テスタ５０２からデータを移動させて、ユーザに対して、複数の製品／サンプルにわたるマージン・データの大規模なセットを表示し、平均、実行ごとの変動及び時間の経過に伴う傾向を表示し、様々な環境設定オプション（補正したＴｘ等化処理など）を使用して同じＤＵＴ上で複数回実行した場合のマージンを比較するための視覚化ツールを提供する。いくつかの実施形態では、被試験マザーボードにインストールするために起動可能なドライブに実装できるオプションのアプリケーションが提供され、マザーボード試験のための追加オプションのロックを解除する。このマザーボード試験には、限定するものではないが、Ｌ０の代わりにループバックで実行して特定のパターンを使用するもの、ＤＵＴトランスミッタの電圧スイングとＳjマージン処理の代わりに、ＤＵＴシリコンのオンダイ・マージン機能を使用するもの、及び、両方の方法を実行して結果を比較するものが含まれる。

【0032】

いくつかの実施形態では、オプションのプラグイン・モデルが提供され、これにより、特定のＤＵＴシリコンにプラグインが提供される場合、マージン・テスタの環境設定アプリケーションが、ＤＵＴシリコン上でＲｘ等化処理設定を設定することも可能になる。いくつかの実施形態では、オプションのＩＢＩＳ-ＡＭＩ（又は同様の）ソフトウェア・モデルが、個々のマージン試験ユニットごとに提供され、これを、設計者及びシステム・インテグレータが、顧客の特定の設定に関する試験限界／方法論を確立するのを助けるために、彼らのシミュレーションに入れて使用しても良い。ＩＢＩＳ-ＡＭＩは、シリアライザ/デシリアライザ（SerDes）物理層（PHY）のモデリング規格であり、マルチ・ギガ・ビット・シリアル・リンクの高速、正確、統計的に重要なシミュレーションを可能にする。いくつかの実施形態では、オプションのＩＢＩＳ-ＡＭＩモデルが、顧客モデル（ＩＢＩＳ-ＡＭＩ又はＳ（scattering）パラメータ）とともにマージン試験ユニットに関して提供され、精度と再現性を向上させるためにディエンベッドされた、ある程度のレベルのシステムを組み込む後続の取り組みでも利用できる。マージン・テスタ５０２の一般的なモデルを、モデルとして提供することも、製造試験及び特性評価の一環としてチューニングを行った特定のマージン・テスタ５０２用に特別にチューニングされたモデルを生成することもできる。

【0033】

図６は、図５に示すような環境設定されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）５１４の一例のブロック図であり、これは、Ｔｘ方向及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的な実施形態によるマージン・テスタ１００のコントローラ２１０、３１０、４１０のいずれかで使用しても良い。様々な実施形態において、ＦＰＧＡ５１４は、図示されているよりも多いか又は少ないコンポーネントを有しても良く、また、図示されているいくつかのコンポーネントやこれらコンポーネントの機能は、ＦＰＧＡ５１４に影響を与えるように通信し、ＦＰＧＡ５１４の外部か又はＦＰＧＡ５１４とは別個に配置されても良い。

【0034】

ローカル・エリア・ネットワーク（ＬＡＮ）接続６０２に影響を与えるように接続されたレジスタ・インタフェース６０４が図示しているが、これは、ＳｅｒＤｅｓを有していても良い。レジスタ・インタフェース６０４は、リンク・トレーニング及びステータス・ステート・マシン（ＬＴＳＳＭ）、Ｒｘコントローラ６０６にも影響を与えるように結合される。マージン・テスタ１００の動作の物理層におけるプロセスの１つは、リンク初期化及びトレーニング・プロセスである。PCI Express デバイスでは、このプロセスにより、リンク幅ネゴシエーション、リンク・データ・レート・ネゴシエーション、レーン毎のビット・ロック、レーン毎のシンボル・ロック/ブロック・アライメントなどの多くの重要なタスクが確立される。これらの機能は全て、ＬＴＳＳＭデバイスによって実行されるもので、ＬＴＳＳＭデバイスは、リモート・リンク・パートナーからの刺激とリンクの現在の状態を監視し、それに応じて応答する。レジスタ・インタフェース６０４は、また、ＬＴＳＳＭユニバーサル・シリアル・バス（ＵＳＢ）コントローラ６０８及び追加のＬＴＳＳＭ ＵＳＢコントローラ６１０などの１つ以上の追加のＬＴＳＳＭコントローラ・ユニットに影響を与えるように結合される。

【0035】

スキュー制御ユニット６２６は、また、プログラム可能なスキューを制御するためにＦＰＧＡ５１４の一部であるか又はＦＰＧＡ５１４に影響を与えるように結合されても良い。従来、複数のレーンにわたってレーン毎に様々な量のスキューを生成できる唯一の試験装置は、非常に複雑で高価なマルチ・レーンＢＥＲＴであった。しかし、マルチ・レーンＢＥＲＴは、ＰＣＩｅのような最新のプロトコルのための伝送等化処理トレーニングを含む、本願で開示されるマージン・テスタのような完全なトレーニング・プロトコルを実行することができない。そのため、これまでは、非常に高価で複雑な試験設定を行わずに、プロトコルと様々なスキューを使用してラボ試験を行う方法はなかった。しかし、本開示の例は、スキュー制御ユニット６２６を使用して、多数の様々な方法でレーン毎の送信スキューを追加できる。

【0036】

例えば、スキュー制御ユニット６２６は、各レーン毎のスキュー量を設定するために、レーン毎に長さをプログラム可能な先入れ先出し（ＦＩＦＯ）バッファを個別に含んでもよい。加えて又は代替として、スキュー制御ユニット６２６は、各レーンのＦＰＧＡ５１４ファブリック内の可変長送信ＦＩＦＯをレーン毎にプログラムできる。加えて又は代替として、スキュー制御ユニット６２６は、各物理層トランスミッタに供給する、レーン毎にプログラム可能な可変長伝送ＦＩＦＯを有するようにコントローラ・ロジックを変更できるソフトウェア・コントローラを含むことができる。

【0037】

ジッタ制御ユニット６１６も、ＦＰＧＡ５１４の一部として存在するか、ＦＰＧＡ５１４に影響を与えるように結合され、ジッタ挿入ユニットを制御して、ＤＵＴ上でソフトウェアを実行する必要なしに、ＤＵＴレシーバで予期されるアイ・マージンを、時間（タイミング）又は電圧マージンに関する特定の目標に合わせて変更できるようにする。

【0038】

擬似ランダム・バイナリ・シーケンス（ＰＲＢＳ）発生部６１７は、ＤＵＴを試験するためのランダム化された試験データを作成するために、ＦＰＧＡ５１４の一部として存在するか又はＦＰＧＡ５１４に影響を及ぼすように結合されても良い。ＰＲＢＳ発生部６１７は、後述するように、ジッタ及び他の試験動作をシミュレートできる外部又は内部の任意波形発生装置と連携して動作しても良い。

【0039】

マージン・テスタ１００が、ＰＣＩｅなどの特定のプロトコルを試験しているとき、マージン・テスタは、完全なプロトコルを実行し、リンクがＬＴＳＳＭコントローラ・ユニット６０６、６０８及び６０８を介してアクティブ状態にトレーニングされるときに、リンク状態を追跡できる。マージン・テスタ５０２のＦＰＧＡ５１４は、トレーニングが進行しながらマージン測定を繰り返し実行し、一方向又は両方向の電気的マージン対時間の形式で、リンク・トレーニング状態のログを捕捉できる。

【0040】

図７は、自己校正機能を備えたマージン・テスタ７０２の例を示す。マージン・テスタ７０２の校正は、トランスミッタをレシーバに電気的に接続することによって実行できる。これは、例えば、同じマージン・テスタ７０２内のトランスミッタをレシーバに電気的に接続するためのマージン・テスタ７０２内のスイッチによって行うことができる。これにより、外部の試験装置の必要性がなくなる。この手法は、上述したマージン・テスタ１００のいずれにも使用できる。

【0041】

図７は、図５を参照して説明した実施形態と類似している。図７は、自己校正機能も備える共に、Ｔｘ及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するための例示的なマージン・テスタ７０２のブロック図である。自己校正を実行するために、１つ以上のスイッチ７０１を設けて、ＨＳＩＯ出力ユニット７０２内のトランスミッタの夫々をＨＳＩＯ入力ユニット７０４のレシーバの夫々に接続できる。トランスミッタが信号を出力し、レシーバが信号を受信すると、マージン・テスタ７０２が所望のレンジ内にあるかどうかを判断できる。説明を簡単にするため、図７では単一のスイッチ７０１が示されているが、当業者には理解されるように、トランスミッタをレシーバに接続するために複数のスイッチ７０１を設けることができる。スイッチ７０１に代えて、校正装置又は校正フィクスチャをＩ/Ｏコネクタ７０６に設けて、トランスミッタにレシーバへとループバックさせることで、自己校正を実行しても良い。

【0042】

マージン・テスタ７０２の校正を実行するために、異なる動作モードが用意されても良い。例えば、自己校正は、１つ以上のＩ/Ｏコネクタ７０６を通してトランスミッタをレシーバに接続できる特別なループバック・フィクスチャを使って、工場でのみ実行されても良い。用意されても良い別の動作モードとしては、エンド・ユーザにマージン・テスタ７０２のセルフ試験を実行させることがある。これは、マージン・テスタ７０２のトランスミッタをレシーバに配線できるスイッチ７０１を動作せるか、又は、フィクスチャを挿入することによって実行できる。自己試験中、マージン・テスタ７０２は、結果が指定されたレンジ外にあるか否かをフロント・パネル・インジケータ７１２に出力できる。

【0043】

いくつかの例では、校正は、プロトコル・モード、ＰＲＢＳパターン非プロトコル・モード又はその両方で実行できる。しかし、プロトコル・モードでは、Ｉ/Ｏコネクタ７０６は、ホストと試験デバイスの両方として同時に機能できない可能性がある。マージン・テスタ７０２が２組のＩ/Ｏコネクタ７０６を有する場合、マージン・テスタ７０２は、２組の異なるＩ/Ｏコネクタ７０６を接続させるか又は第２のマージン・テスタ７０２が接続されても良い。内部校正は、従来の装置よりも、マージン・テスタ７０２についての迅速で、潜在的に安価な工場校正を提供できる。内部校正により、エンド・ユーザが、自分たち自身で校正試験を実行できるようにできる。

【0044】

図８Ａ、８Ｂ、８Ｃ及び８Ｄは、例示的な実施形態による、先の図のＦＰＧＡ５１４のようなＦＰＧＡの例示的な出力駆動オプションを示すブロック図であり、これらは、Ｔｘ方向及びＲｘ方向のいずれか又は両方でＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するためのマージン・テスタのコントローラ２１０、３１０又は４１０ようなコントローラで使用されても良い。

【0045】

図８Ａは、ＦＰＧＡ直接駆動回路オプション８１８を示し、これは、バッファされず、バラクタ（可変容量ダイオード）による何らか遅延の注入又はジッタ注入もない。図８Ｂに示される第２出力駆動回路オプションは、バッファ付き駆動回路オプション８２０であって、これには、差動出力電圧（Ｖｏｄ）を伴う線形バッファ又は制限アンプ８２６があるが、バラクタによる遅延注入又はジッタ注入はない。図８Ｃに示される第３出力駆動回路オプションは、バラクタによる遅延注入オプション８２２であり、これには、線形バッファ８２６及びバラクタ・コンポーネント８２８があり、その結果、シンボル間干渉（ＩＳＩ）に加えていくらかの遅延（例えば、約３～５ピコ秒）が生じる。図８Ｄに示す第４出力駆動回路オプションは、ジッタ注入オプション８２４であり、一実施形態では、オプションの線形バッファ８２６とジッタ注入回路８３０を含んでも良い。一実施形態では、ジッタ注入回路８３０は、ＡＤＳＡＮＴＥＣ社から入手可能な、ジッタ（３２ＧＢｄで約１００ｐｓ）を生成する特定用途向け集積回路（ＡＳＩＣ）である。いくつかの実施形態では、線形バッファ８２６が含まれない。他の実施形態では、ジッタ注入回路は、差動ノイズ注入又は他の既知の方法によって実行されても良い。

【0046】

様々な実施形態において、マージン・テスタ１００は、様々な種類のストレスを使用して、多種多様な対応する障害モードを特定しても良く、これら障害モードには、限定するものではないが、アセンブリ、相互接続（表面実装技術（SMT）、パッケージ、コネクタ、スルーホール、ビアなど）、欠陥、直列抵抗に影響を与えるもの、ＩＳＩ及びベースライン・ワンダを引き起こす障害モード、アイが閉じることに影響するもの、幅が狭まる以外のことを引き起こす障害モード、機能試験の回避、オペレータ設定エラー、新たな材料、プロセスの変動、レシーバの帯域幅（これは相互接続の変更に似ている）、電源電圧変動除去比（PSRR）、垂直/水平のアイを閉じること、PLLの安定性、デザイン、レーン間のデルタ（変化量）に関連する障害モードが含まれても良い。ジッタ注入のためのバラクタ・ベースの方法は、アセンブリ関連の欠陥を悪化させるのにより効果的なことがある。

【0047】

上述のように、マージン・テスタ１００は、ＤＵＴに対してマージン試験を実行するように構成又はプログラムされても良い。いくつかの実施形態では、被試験デバイス（ＤＵＴ）のマルチ・レーン高速Ｉ/Ｏリンクを確立した後、マージン・テスタ１００は、マルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーン毎に、送信（Ｔｘ）方向と受信（Ｒｘ）方向のいずれか又は両方で電気的マージンを評価する。例えば、電気的マージンの評価には、マルチ・レーン高速Ｉ/Ｏリンクのマージン試験トランスミッタに調整可能なストレスを注入することが含まれても良い。調整可能なストレスには、マルチ・レーン高速Ｉ/Ｏリンクの全てのレーンに同時に印可されるジッタの注入と、電圧スイングの印可が含まれても良い。電気的マージンの評価には、マルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーンに関して、送信（Ｔｘ）方向と受信（Ｒｘ）方向の両方で同時に電気的マージンを評価することも含まれることがある。

【0048】

マージン・テスタ１００は、Ｔｘ方向及びＲｘ方向のいずれか又は両方におけるＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの電気的マージンを試験するマージンに基づいて、潜在的なＤＵＴアセンブリ又は製造上の問題を特定するためにも使用されても良い。この動作モードでは、マージン・テスタ１００は、複数のＤＵＴのうちの各ＤＵＴについて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの各高速入力／出力（Ｉ/Ｏ）レーンのＴｘ方向及び受信Ｒｘ方向のいずれか又は両方におけるタイミング・アイ幅マージンを評価する。一例では、マージン・テスタ１００は、複数のＤＵＴにわたる同じレーンに関して、所定の最小閾値を一貫して下回っている、複数のＤＵＴの各ＤＵＴについてのタイミング・アイ幅マージン測定値の検出に基づいて、潜在的なＤＵＴ設計の問題を特定する。検出する処理は、更に又は代替として、複数のＤＵＴにわたる様々なレーンに関する所定の閾値を夫々下回る上記複数のＤＵＴの中のいくつかのＤＵＴのタイミング・アイ幅マージン測定値を、評価することに基づいて、検出する処理を含んでもよい。

【0049】

いくつかの実施形態では、マージン・テスタ１００は、次のようにプログラム又は構成されても良い。即ち、例えば、
１つ以上の異なる高速Ｉ/Ｏプロトコルを選択し、これらを用いて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクに基づいてマージン試験を実行する。
複数のプロトコルをミックスして使用してＤＵＴの複数のポートを同時に試験する。
マルチ・レーン高速Ｉ/Ｏリンクに対するマージン・テスタの任意の回数のマージン試験実行にわたる実行毎のマージンの変動を出力する。
ＤＵＴに固定のＴｘ等化処理（ＥＱ）を実装して、ＴｘＥＱトレーニングの変動によるマージンの変動がどの程度であるかを試験する。
マージン・テスタのレシーバで固定ＣＴＬＥを使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
マージン・テスタのレシーバで判定帰還等化処理（ＤＦＥ）を使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
対象のチャンネルに基づいて、マージン・テスタの期待される想マージンを計算する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合に、デバッグ情報を自動的に生成する。
可変シンボル間干渉（ＩＳＩ）信号源を使用するように切り替えて、どの程度のＩＳＩがマルチ・レーン高速Ｉ/Ｏリンクのレーンに障害を起こすかを確認する。
各レーンを個別に試験して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのクロストークによるマージン損失の量を特定する。
マージン・テスタのレシーバのＤＦＥをオフにして、ＤＦＥの有無によるマージンと、マルチ・レーン高速Ｉ/Ｏリンクに関連する各チャンネルの非線形不連続性の量を評価する。
基準レシーバと一般的なチャンネルを使って期待されるマージンを示すマージン・テスタの特性評価データを生成し、期待よりも低いマージンが、１つのＤＵＴ及び複数のＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの全てのレーンにわたって一貫している場合でも、期待よりも低いマージンにフラグを立てることができるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの複数の速度から選択して、それについて、電気的マージンの評価を行う。
マージン・テスタが、プロトコル固有の知識を使用して、マルチ・レーン高速Ｉ/Ｏリンク上を逆方向に移動するトラフィックに基づいて、ＤＵＴのレシーバでエラーがいつ発生したかを推測し、ＤＵＴについてのソフトウェアがなくても、マージン・テスタが製造ラインでマージン試験を実行できるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射率測定値（ＴＤＲ）を自動的に捕捉する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合、オシロスコープへ自動的に接続し、デジタル化された波形を自動的に捕捉する。それから、
１つ以上のユーザ選択可能なオプションを実装するようにＤＵＴシリコンを構成することによって、ＤＵＴの１つ以上のユーザ選択可能なオプションを設定する。

【0050】

いくつかの実施形態では、マージン検出器１００が、ＤＵＴの校正を実行するためのオプションを提供するか又はＤＵＴの校正を実行し、ユーザが一連の基準チャンネルを用いて期待されるマージンのセットを受け取ることができるようにできる。これらの実施形態では、校正されたマージン・テスタ１００は、特別な試験モードを使用せずに、ＤＵＴの完全に動作する動作リンクを用いて、被試験デバイス（ＤＵＴ）の送信（Ｔｘ）方向と受信（Ｒｘ）方向のいずれか又は両方の電気的アイ・マージンを測定し、完全な負荷とクロストークの影響を捕捉するように構成されている。マージン・テスタ用に個別に校正されたモデルも提供され、個別のシステム・チャンネル、レシーバ・モデル及びトランスミッタ・モデルの中の１つ以上を使用して期待されるマージンを計算できる。また、マージン・テスタがベンダ定義のメッセージ又は別のプロトコル・メカニズムを使用して、マージン・テスタによって、マージン試験が行われようとしていることを示すことを可能にするＤＵＴシリコンの機能が提供され、これによりＤＵＴシリコンは、マージン試験の期間中、エラーが原因でリンク幅又はリンク速度を低下させるロジックを無効できる。

【0051】

マージン・テスタのソフトウェア・アプリケーションも提供され、これにより、マージン・テスタが被試験チャネル・コンポーネント（例えば、裸のプリント回路基板（ＰＣＢ）又はケーブル）のどちらか一方又は両方に使用される試験環境設定において、被試験チャネル・コンポーネントのマージン・テスタによる試験を実行できる。いくつかの実施形態では、マージン・テスタのハードウェアは、プリント回路基板（ＰＣＢ）を製造する会社に提供され、マージン・テスタの使用に関連するデータは、ＰＣＢの製造に使用されるシリコンを提供するシリコン会社に提供される。

【0052】

また、マージン・テスタ１００は、ＤＵＴのシリコンに関して異なる条件で、マージン・テスタ１００によるマージン試験を実行するように、接続されたＤＵＴを設定しても良い。マージン・テスタ１００は、ＤＵＴのシリコンの異なる条件下でマージン・テスタ１００によるマージン試験を実行するための環境設定及びＤＵＴシリコン・パラメータを利用可能にするソフトウェア・プラグインを受け取ることができる。ＤＵＴシリコン・パラメータとしては、限定するものではないが、レシーバの連続時間ＣＴＬＥに関連するパラメータ及びＤＦＥに関連するパラメータの中の１つ以上が含まれても良い。

【0053】

開示された実施形態の利点、利点及び改良点には、限定するものではないが、以下の特徴が含まれる。いくつかの実施形態は、標準的なＦＰＧＡ及び正弦波ジッタ注入チップ又は遅延線を含む既製のコンポーネントでほぼ完全に実装でき、従来のＢＥＲＴ及びオシロスコープと比較して非常に低コストである。例示的な実施形態は、特別なソフトウェアを必要とせずに、通常の動作状態で動作する完全なマルチ・レーン・リンク上で動作し、全てのレーンが同時に動作することによる影響を捕捉できる。もう１つの利点は、本開示技術の実施形態が、単一の内蔵ユニットでいずれか又は両方の方向（Ｔｘ及びＲｘ）で試験できることである。

【0054】

様々な実施形態は、ＤＵＴにソフトウェアや変更を加える必要はなしに、製造環境（例えば、マザーボードの製造試験環境で）でも実行できる。プロトコルによって異なる試験固有のロジックをマージン・テスタ１０２のシリコン/ファームウェアに提供して、被試験デバイスによってマージン・テスタに返送されるデータに基づいて、ＤＵＴのレシーバでエラーが発生していることを非常に迅速に認識できる。いくつかの例示的な実施形態は、PCI Expressベンダー固有メッセージ又は他の標準プロトコル機能を通じて、マージン試験が行われることを認識し、ＤＵＴシリコンを、通常、エラーが原因で、リンク幅や速度を低下させない状態に置くためのＤＵＴシリコン内に実装される機能を含む。これにより、ノイズ注入や電圧スイング調整を使用してＤＵＴレシーバにおいてマージンを設けるプロセスが、通常のプロトコルのメカニズムを通じて、リンク幅や速度を低下させるリスクを伴うことなく、確実に実行できるようになる。これは、エラーの開始時期を迅速に推測し、リンクや速度の低下が発生する前にストレスを軽減するための特別なロジックの代替手段である。

【0055】

開示された技術の実施形態の追加の特徴には、コントローラ２１０、３１０、４１０のいずれかの制御下で、実行（例えば、構成されたＦＰＧＡに従って又は別の非一時的コンピュータ可読記憶媒体から読み出された命令を実行する）されても良い以下の機能が含まれても良い。
１つ以上の異なる高速Ｉ/Ｏプロトコルを選択し、これを用いて、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクに基づいてマージン試験を実行する。
複数のプロトコルをミックスして使用し、ＤＵＴの複数のポートを同時に試験する。
マルチ・レーン高速Ｉ/Ｏリンクに対するマージン・テスタの任意の回数のマージン試験実行にわたる実行毎のマージンの変動を出力する。
ＤＵＴに固定のＴｘ等化処理（ＥＱ）を実装して、ＴｘＥＱトレーニングの変動によるマージンの変動がどの程度であるかを試験する。
マージン・テスタのレシーバで固定ＣＴＬＥを使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
マージン・テスタのレシーバで判定帰還等化処理（ＤＦＥ）を使用して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのマージンに対するレシーバの等化処理の影響を試験する。
対象のチャンネルに基づいて、マージン・テスタの期待されるマージンを計算する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合に、デバッグ情報を自動的に生成する。
可変シンボル間干渉（ＩＳＩ）信号源を使用するように切り替えて、どの程度のＩＳＩがマルチ・レーン高速Ｉ/Ｏリンクのレーンに障害を起こすかを確認する。
各レーンを個別に試験して、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクのクロストークによるマージン損失の量を特定する。
マージン・テスタのレシーバのＤＦＥをオフにして、ＤＦＥの有無によるマージンと、マルチ・レーン高速Ｉ/Ｏリンクに関連する各チャンネルの非線形不連続性の量を評価する。
基準レシーバと一般的なチャンネルを使って期待されるマージンを示すマージン・テスタの特性評価データを生成し、期待よりも低いマージンが、１つのＤＵＴ及び複数のＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの全てのレーンにわたって一貫している場合でも、期待よりも低いマージンにフラグを立てることができるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの複数の速度から選択して、それについて、電気的マージンの評価を行う。
マージン・テスタが、プロトコル固有の知識を使用して、マルチ・レーン高速Ｉ/Ｏリンク上を逆方向に移動するトラフィックに基づいて、ＤＵＴのレシーバでエラーがいつ発生したかを推測し、ＤＵＴについてのソフトウェアがなくても、マージン・テスタが製造ラインでマージン試験を実行できるようにする。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として検出された低マージンのチャンネルの時間領域反射率測定値（ＴＤＲ）を自動的に捕捉する。
マルチ・レーン高速Ｉ/Ｏリンクの電気的マージンの評価の結果として低いマージンが検出された場合、オシロスコープへ自動的に接続し、デジタル化された波形を自動的に捕捉する。それから、
ソフトウェア・プラグインを供給し、１つ以上のユーザ選択可能なオプションを実装するようにＤＵＴシリコンを構成することによって、ＤＵＴに関する１つ以上のユーザ選択可能なオプションを設定する。
コントローラ２１０の制御下で、上記の機能の一部は、マージン・テスタ１０２を動作させるためのユーザ選択可能なオプションとして提供されても良い。

【0056】

例示的な実施形態では、マージン試験には、複数の被試験デバイス（ＤＵＴ）の各ＤＵＴについて、マージン・テスタ１００によって、ＤＵＴのマルチ・レーン高速Ｉ/Ｏリンクの各高速入出力（Ｉ/Ｏ）レーンについて、Ｔｘ方向とＲｘ方向のいずれか又は両方において、タイミング・アイ幅マージンを評価することが含まれても良い。そのため、マージン・テスタ１００は、複数のＤＵＴのうちのいくつのＤＵＴについて、複数のＤＵＴにわたる異なるレーンについて夫々所定の閾値を下回るタイミング・アイ幅マージン測定値を検出しても良い。次いで、複数のＤＵＴにわたる異なるレーンについて夫々所定の閾値を下回る複数のＤＵＴのタイミング・アイ幅マージン測定値の検出に基づいて、潜在的なＤＵＴアセンブリ又は製造上の問題が（マージン・テスタ１０２によって視覚的に又は自動的に）検出されても良い。。

【0057】

一例として、一実施形態では、図２に示されるアドイン・カード・マージン・テスタ２０２などのアドイン・カード・マージン・テスタは、ＰＣＩｅｘ８スロットが１つあるマザーボードの量産前のサンプルのベンチ試験／特性評価に使用されても良い。以下の試験プロセス例は、アドイン・カード・マージン・テスタ２０２を使用して、Ｅ－６タイミング・アイ幅マージン（左＋右）に関して行われ、各レーンで同時に数ミリ秒の試験中に、スロットに関して測定されても良い。この例には、簡単にするためにタイミング（時間測定）だけが含まれているが、他の実施形態では、他の測定値が含まれていても良い。この例において、各測定は３回行われる。しかし、これは、様々な実施形態において、ユーザがプログラム可能であっても良い。

【0058】

チャート９０２（図９）に示される測定は、マージン・テスタのレシーバ及びマザーボードＤＵＴのレシーバで実行される。測定は、マザーボードＤＵＴのレシーバで行われ、２つの方法で実行できる。第１の方法では、マージン・テスタのジッタ（Sj）と電圧スイング・スイープを使用しても良い。第２の方法では、マザーボードのレシーバでオンダイ（on-die）マージン試験を利用しても良い。例えば、マザーボードのレシーバにおけるオンダイ・マージン試験は、アドイン・カード・マージン・テスタ２０２のコントローラ２１０の制御の下で、マザーボードＤＵＴに接続されたブートタブル・ドライブ上のソフトウェアによって、又は、マザーボードＤＵＴ上のＢＩＯＳ（basic input/output system）ソフトウェアによって、サポートされている速度に関して実行されても良い。この例では、測定は１６ＧＴ／ｓで行われるが、変更しても良く、ユーザが設定変更できても良い。

【0059】

図９は、高速Ｉ/Ｏマージン・テスタ１０２によって実行されたいくつかのＤＵＴの例示的なマージン試験の結果と、マージン試験の結果に基づく潜在的なＤＵＴアセンブリ又は製造上の問題の特定を示す、例示的な実施形態によるチャート９０２である。チャート９０２に示すように、５つのＤＵＴ全て（ＤＵＴ＃１からＤＵＴ＃５）にわたるレーン２上のマージンが一貫して低いことは、全てのＤＵＴで低いマージンが発生するため、デバイスの潜在的な設計上の問題を示している可能性がある。対照的に、ＤＵＴ#１のレーン４、ＤＵＴ#３のレーン０、ＤＵＴ#４のレーン６についての低マージンは、これら低マージンの数値に、悪いマージンの決まったパターンがあるわけではないので、特定のＤＵＴ上の特定のレーンに関しての潜在的なアセンブリ又は製造上の問題を示している可能性がある。

【0060】

本発明の実施形態は、ユーザが非準拠モードにある間にＤＵＴを試験できるようにするマージン・テスタ用のＰＲＢＳ試験モードを提供するか、あるいは、ランダムな２進数シーケンスを試験データとして送信することによってユーザがＤＵＴを柔軟に試験できるようにする。ＰＲＢＳは、一般に、ランダムに生成された２進数（つまり、１と０）のシーケンスである。本発明の実施形態は、更に、データをデータ信号としてＤＵＴに送信する前に、ＰＲＢＳデータにジッタ、スキュー及び電圧振幅変動を組み合わせて、ランダム化されたデータ及びマージンを使用して完全なマージン試験を提供できる。

【0061】

ＰＲＢＳ試験により、シミュレートされた送信を試験したり、ＤＵＴの特定の部分をストレス試験したりするための堅牢な試験が可能になる。本発明の実施形態により、ユーザは、様々な規格に対する準拠性試験など、以前に定義された標準的な試験パターンを使用する必要なしに、カスタムな試験手順を定義できる。ＰＲＢＳデータは、ランダム化されたデータであるため、本発明の実施形態によるマージン・テスタにより、ユーザは、試験用のパラメータを定義でき、ＰＲＢＳ試験モードで、定義されたパラメータ内でランダム化されたデータを生成できるようになる。ランダムなデータ・セットであるため、マージン・テスタにより、ユーザは、完全に既知の状態に限定されず、変動性のあるトレーニングを行える。従って、ＰＲＢＳデータは、統計的にバランスが取れているため、ＰＲＢＳ試験モードを使用すると、エラー・トレーニングの効率も高まる。

【0062】

図１０は、本発明の実施形態によるマージン・エラー・テスタにおいて、ＰＲＢＳモードを使用して、ユーザが、カスタムな試験又は動作パラメータを定義できるようにするインタフェース１０００の一例である。インタフェース１０００は、上述のマージン・テスタ１００のいずれかに統合されても良いし、いくつかの実施形態ではマージン・テスタのいずれかに影響を及ぼすよう（operatively）に接続されても良い。

【0063】

概して、インタフェース１０００により、ユーザは、ＰＲＢＳモードでＤＵＴに送信される１組の試験信号に関するカスタムな設計を生成できる。上述及び後述のように、ＰＲＢＳモードを使用してＤＵＴの試験データを生成すると、従来の定義されたコンプライアンス試験では不可能だったＤＵＴの部分を試験するための柔軟性と制御が得られる。

【0064】

ウィンドウ１０１０では、ユーザは、以前に定義された試験モード・プロファイルを選択でき、ウィンドウ１０１２では、ユーザは、現在の設定を新しいモード・プロファイルとして保存できる。この機能により、ユーザは、インタフェース１０００上で利用可能な全ての条件及びオプションを入力する必要なく、プロファイルを簡単に再実行できる。一部の実施形態では、試験モード・プロファイルは、ローカル・ネットワーク上の中央リポジトリに記憶されても良く、このため、リンクされたマシンは、別のマシン上で定義されたプロファイルを使用できる。他の実施形態では、プロファイルは、インターネット・ストレージなどのクラウド・ネットワーク上に保存され、パスワード・アクセスなどによってその保存場所にアクセスできる人が利用できる。

【0065】

概して、ＰＲＢＳ試験モードの動作エンベロープ（operating envelope：動作範囲を定めるもの）又は動作サンドボックスは、時間マージン、電圧マージン及び電力状態について、１つ以上のパラメータをユーザが選択することによって定義される。時間マージンは、ウィンドウ１０２０で選択される。ユーザが時間マージン試験を有効にしない場合、ＰＲＢＳデータは、クロック信号に合わせて接続されたＤＵＴに送信される。言い換えれば、時間マージンが選択されていない場合、ＰＲＢＳデータのタイミングに、スキューやジッタは追加されない。現在の試験システムとは異なり、本発明の実施形態は、事前定義された時間（タイミング）マージン閾値に限定されるのではなく、ユーザが合格マージン閾値及び不合格マージン閾値を定義できる機能を提供する。ウィンドウ１０２０は、そのような不合格閾値及び合格閾値をカスタム設計するための入力をユーザに提供する。更に、本発明の実施形態は、これもウィンドウ１０２０に示されているように、ユーザが警告レベル、即ちマージン・テスタに警告信号を生成させるマージン・レベル又はマージン・レベル・インターバルをカスタムに定義できるようにする。現在のシステムは合否情報のみを提供し、警告信号を含まない試験フィードバックを提供するため、この機能は設計エンジニアにとって非常に有益である。ウィンドウ１０２０に示すように、ユーザは、時間マージンが１０ｐｓ未満の場合に合格閾値を設定し、時間マージンが４ｐｓ未満の場合に不合格閾値を設定することを選択し、時間マージンが５ｐｓと９ｐｓとの間の場合にテスタに警告信号を生成させることを選択している。

【0066】

インタフェース１０００のウィンドウ１０３０は、ＤＵＴ試験に電圧マージン試験を含める能力をユーザに提供する。デバイスの試験で知られているように、電圧マージンは、電圧マージン試験中に変化する信号振幅に基づいて、信号の状態を正確に判断するデバイスの能力を測定する。ウィンドウ１０３０により、ユーザは、まず、試験されるパラメータとして電圧マージン試験を含めるかどうかを決定できる。そうでない場合、ＤＵＴに送信される試験データの振幅は変化しない。ユーザが電圧マージン試験を含めることを選択した場合、ＰＲＢＳデータ信号の振幅は、ＰＲＢＳモード試験中に変化する。時間マージンと同様に、本発明の実施形態により、ユーザは、合格及び不合格の電圧マージン・レベル、並びに試験システムに警告としてフラグを立てる電圧マージン・レベルの範囲を選択できる。

【0067】

ＰＲＢＳ試験モードのいくつかの実施形態では、ウィンドウ１０４０に示すように、ユーザが試験を特定のリンク電力状態に限定するかどうかを選択できるようにする。その後、ＰＲＢＳ試験モードのリンク電力状態は選択された状態に限定され、これによりユーザは更に非常に具体的なＤＵＴ試験を定義できるようになる。

【0068】

いくつかの実施形態では、上述したようなＤＵＴの温度範囲や他の試験パラメータなど、他の最小又は最大動作パラメータが試験環境に対する限界（limitation：制限）として含まれても良い。

【0069】

ウィンドウ１０８０により、ユーザは試験を実行する時間を制御できるようになる。本発明の実施形態によるマージン・テスタはランダム・データをＤＵＴに送信しており、事前定義された試験計画に従って動作していないため、ユーザは試験期間を指示する。試験期間は、数秒から数時間、又はそれ以上に及ぶ場合があり、期間はウィンドウ１０８０内のスライダを使用して選択することも、テキスト・ボックスに直接入力することもできる。高速試験を選択すると、重大なエラーが早期に検出される可能性があるが、より長い試験を選択すると、大量のＰＲＢＳデータを使用してＤＵＴをストレス試験するのに役立つ場合がある。

【0070】

ウィンドウ１０７０により、ユーザは、ＤＵＴの何個のレーンを同時に試験するかを制御できる。最大数のレーンが選択されている場合は、もちろん全てのレーンがＰＲＢＳデータで試験される。最大レーン数よりも少ないレーンが選択された場合、本発明の実施形態によるマージン・テスタは、最大レーン数までのどのレーンをいくつ試験するかをランダムに選択しても良い。例えば、８レーンのデバイスから７レーンが選択された場合、ＤＵＴの１つ以上のレーンは特定の試験実行中に試験されない。ＰＲＢＳ試験は、ランダムな試験であるため、選択されていないレーンもランダムに選択される可能性がある。

【0071】

ウィンドウ１０５０により、ユーザは、データをＤＵＴの送信機（Ｔｘ）チャンネルに送信するかどうか、送信する場合にはどのように送信するかを選択できる。データは、デバイスの状態のプリセット値、つまり、以前に定義された値に基づいて送信される。又は、データは、事前に定義されたレートではなく、可変レートの試験を可能にするスペクトラム拡散クロッキング（ＳＳＣ）の形式を使用して送信されても良い。同様に、ウィンドウ１０６０により、ユーザは、受信機（Ｒｘ）チャンネルから受信したデータに対して連続時間線形イコライザ（ＣＴＬＥ）を使用するか又は判定帰還イコライザ（ＤＦＥ）を使用するかを選択できる。

【0072】

ユーザが開始ボタン１０８４を押すことによってＰＲＢＳ試験モードに入ると、マージン・テスタは、ランダムに生成されたデータをＤＵＴに送信し始める。生のバイナリ・データは、ＰＲＢＳ発生部によって生成される。次いで、ユーザがウィンドウ１０２０で時間マージン試験を有効にしている場合、データのタイミングは最大タイミング・エラーまでランダムに変化し、これもユーザが選択しても良い。更に、ユーザがウィンドウ１０３で電圧マージン試験を有効にしている場合、データを送信する信号の振幅は最大振幅エラーまでランダムに変化し、これもユーザが選択しても良い。ＰＲＢＳで生成されたデータは、タイミング・エラーと電圧エラーの両方を試験するように変調され、試験信号のセット（a set of test signals）になって、ＰＲＢＳ試験モード中にＤＵＴに送信される。また、試験信号は物理層で送信されるため、変調されたデジタル信号ではなくて、ＰＲＢＳで生成されたデータにノイズを混ぜ、この混ぜたバージョンをアナログ信号としてＤＵＴに送信することが可能である。

【0073】

ＤＵＴに供給されるランダム・データにより、ユーザは、完全に既知の状態とは対照的に、変動のあるもの（variance）をトレーニングできる。言い換えれば、ＰＲＢＳ試験モードのランダムな性質により、標準的な試験計画で見られる応答を超える応答がＤＵＴに発生する可能性がある。例えば、ＰＲＢＳデータにより、中間状態を経由せずにＤＵＴが低リンク電力状態から高リンク電力状態にジャンプする可能性があり、マージン・テスタは、ＤＵＴの応答を判定できる。事前に定義された試験パターンではなく、このようなランダム・データを使用すると、ＤＵＴが予期しない動作をしたり、予期しないモードに入ったりする可能性があり、検出されたら更に調査しても良い。このように、ＰＲＢＳ試験モードを使用すると、特に事前定義された試験シナリオに従う場合と比較して、ＤＵＴの動作を迅速かつ効率的に調査できる。更に、ＰＲＢＳ試験モードでは、事前定義された試験スクリプトを実行しても検出されない潜在的な問題が検出される。また、ＰＲＢＳ試験モードは、ＤＵＴ内の特定の対象領域に対して、高度に構成変更可能な方法でストレス試験を提供する機能を提供する。

【0074】

オシロスコープが試験装置の一部である場合、オシロスコープは、ＰＲＢＳ試験モード中にＤＵＴ上のデータを監視できる。オシロスコープによって測定されたこの追加情報は、ＤＵＴの動作について、テスタに更に通知できる。上述したように、マージン・テスタとオシロスコープとの間のデータ接続部１０３は、クロック信号を含むことができるので、マージン・テスタは、上述のオシロスコープのような他の測定装置とペアリングできる。オシロスコープと組み合わせたＰＲＢＳ試験モードを含むマージン・テスタは、ＢＥＲＴ及びオシロスコープと同様に動作し、ＤＵＴを試験するための同一又は類似の機能をはるかに低コストで提供できる。図１０を参照して説明したように、ユーザは、マージン・テスタのＰＲＢＳ試験モードの試験パラメータを定義できる。次に、オシロスコープでＤＵＴのレーン上のトラフィックを監視しながら、ＤＵＴが故障するまで駆動する。マージン検出器は、ＤＵＴエラーを報告するだけでなく、チャンネルのアイ・ダイアグラムを提供することができ、オシロスコープを使用して特定のエラーの原因となったデータを捕捉することもできる。

【0075】

関連して、本発明の実施形態によるＰＲＢＳ試験モードを備えたマージン・テスタは、ＰＲＢＳ試験中に引き起こされたＤＵＴ応答に基づいてトリガ・イベントを生成するために使用することもできる。次に、トリガを接続されたオシロスコープに送信してＤＵＴのレーン上のデータ・トラフィックを捕捉し、ユーザがＰＲＢＳ試験モードによって生成された特定のデータを解釈してトリガ・イベントを生成できるようにする。トリガは、図１０のインタフェース１０００のウィンドウ１０９０で定義できる。トリガ定義は、オシロスコープによってのみ認識されるものである必要はなく、イベント状態、例えば特定の電圧状態又はレベルでトリガを生成するように構成することもできる。他のトリガも可能である。

【0076】

ＰＲＢＳ試験モードの別の利点は、ＤＵＴが特定の動作状態に入る必要がなく、試験装置は、ユーザが、状態制限なしに、ＤＵＴの動作を調査できることである。

【0077】

図１１は、本発明の実施形態による、図１０のインタフェースを使用して定義されたカスタム定義試験の結果を示すインタフェース１１００の一例である。インタフェース１１００は、上述のマージン・テスタ１００のいずれかに統合されても良いし、いくつかの実施形態ではマージン・テスタのいずれかに影響を及ぼすよう（operatively）に接続されても良い。

【0078】

インタフェース１１００は、いくつかのレポート・ウィンドウを含む。全体的なレポート・ウィンドウ１１００は、ＰＲＢＳ試験のステータスをユーザに知らせる。図示の実施形態では、全体的な試験は不合格となっている。ウィンドウ１１００の詳細は、２つのレーンが上述したユーザ定義のマージンのパラメータを満たしていないことを示している。ウィンドウ１１００は、また、不合格となった試験の中の２つのレーンは、マージン・パラメータには合格したが、これらは、閾値、即ち、図１０のインタフェース１０００で定義された警告閾値内にあったことを示す。設定可能な警告閾値があることは、開発者にとって有用なツールである。これにより、パラメータが、合格しているにしても閾値に近いかどうかを確認できる。このようなものは、既存のツールを使用して明確に視覚化することは、非常に困難又は不可能なことである。ウィンドウ１１００は、経過時間が１分７秒であったことも報告している。実際の試験の実行時間は、ウィンドウ１０８０（図１０）で選択された予想実行時間と一致しない場合がある。なぜなら、例えば、電源投入状態やリンク接続状態での時間変動、又は、ＤＵＴのその他の状態変化が異なると、時間変動が生じるからである。

【0079】

レポート・ウィンドウ１１２０は、特定のＰＲＢＳ試験に対してユーザが選択したマージン閾値を画面上に呼び出している。

【0080】

レポート・ウィンドウ１１３０及び１１４０は互いに関連しており、ＰＲＢＳ試験の試験結果を示す。これらの報告された結果では、レーン１５はマージン試験に不合格であった。また、レーン８は、ＤＵＴのレシーバ（受信）側で警告を生成し、レーン１３は、ＤＵＴのトランスミッタ（送信）側で警告を生成していた。試験結果の詳細は、ウィンドウ１１４０に示されるが、図１１では、省略している部分がある（truncated）。詳細には、送受信されたデータの数値表示が含まれ、更に、試験が十分に長い場合には、チャンネルのマージン健全性を示すアイ・ダイアグラムが生成される。図示されていないが、チャンネル８、１３及び１５の詳細は、それらが試験に不合格の理由又は試験に不合格となる閾値内にあった理由に関する情報を提供する。

【0081】

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

【0082】

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

【0083】

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

【0084】

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。

実施例

【0085】

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

【0086】

実施例１は、マージン試験装置であって、被試験デバイス（ＤＵＴ）に接続するように構成された少なくとも１つのインタフェースと、擬似ランダム・データ・シーケンス及び１つ以上の事前定義パラメータに基づいて試験信号のセット（a set of test signals）を生成するように構成された１つ以上のコントローラと、上記試験信号のセットをＤＵＴに送信するように構成された出力部とを含む。

【0087】

実施例２は、実施例１による実施例であって、上記事前定義信号パラメータは、時間マージン、電圧マージン又は時間マージン及び電圧マージンの両方を含む。

【0088】

実施例３は、上記実施例のいずれかによる実施例であって、１つ以上のコントローラへの任意波形発生装置入力部を更に具え、上記１つ以上のコントローラは、上記任意波形発生装置入力部で受信した信号をランダムに生成された２進数と組み合わせて、上記データ・シーケンスを作成する。

【0089】

実施例４は、上記実施例のいずれかによる実施例であって、上記ＤＵＴの状態に基づいてトリガ信号を生成するトリガ出力部を更に含む。

【0090】

実施例５は、上記実施例のいずれかによる実施例であって、ユーザが動作エンベロープ（動作範囲を定めるもの）を作成するために使用される上記事前定義信号パラメータを変更できるユーザ・インタフェースを更に具える。

【0091】

実施例６は、実施例５による実施例であって、上記ユーザ・インタフェースの試験レポート画面に試験結果が表示され、特定の試験が不合格の閾値内で合格したという試験結果を表示する。

【0092】

実施例７は、実施例６による実施例であって、上記閾値をユーザが定義可能である。

【0093】

実施例８は、マージン・テスタを動作させる方法であって、擬似ランダム・バイナリ・データ・シーケンスを生成するステップと、生成された上記データ・シーケンス及び１つ以上の事前定義されたパラメータに基づいて試験信号のセットを作成するステップと、試験信号のセットをＤＵＴに送信するステップとを含む。

【0094】

実施例９は、実施例８の方法であって、１つ以上の事前定義信号パラメータを限界内に限定するステップが、生成された上記データ・シーケンスに時間マージンを追加する処理、生成された上記データ・シーケンスに電圧マージンを追加する処理、又は、生成されたデータ・シーケンスに時間マージン及び電圧マージンの両方を追加する処理を含む。

【0095】

実施例１０は、上記実施例の方法のいずれかの方法であって、擬似ランダム・バイナリ・データ・シーケンスを生成するステップが、入力として任意波形発生装置を使用して擬似ランダム・バイナリ・データ・シーケンスを生成するステップを含む。

【0096】

実施例１１は、上記実施例の方法のいずれかの方法であって、ＤＵＴの状態に基づいてトリガ信号を生成するステップを更に含む。

【0097】

実施例１２は、上記実施例の方法のいずれかの方法であって、ユーザ・インタフェースを介してユーザから上記事前定義信号パラメータを受けるステップを更に具える。

【0098】

実施例１３は、実施例１２の方法であって、上記ユーザ・インタフェースの試験レポート画面上に試験結果を表示するステップを更に具え、上記試験結果の中の１つは、特定の試験が不合格の閾値内で合格したことである。

【0099】

実施例１４は、実施例１２～１３の方法であって、上記ユーザ・インタフェースを介してユーザから閾値を受けるステップを更に具える。

【0100】

実施例１５は、試験システムであって、被試験デバイスと、１つ以上のデータ・プローブを介して上記被試験デバイスに結合され、上記被試験デバイス上の信号を捕捉できるオシロスコープと、マージン試験装置とを有し、該マージン試験装置が、上記被試験デバイスに接続するように構成された少なくとも１つのインタフェースと、データ・シーケンスを生成するように構成された擬似ランダム・バイナリ・シーケンス発生部と、生成されたデータ・シーケンスを表す試験信号を生成するコントローラと、上記試験信号を１つ以上の事前定義信号パラメータで限定する（limit：限界内に限定する）ための動作エンベロープ定義部と、限定された試験信号を被試験デバイスに送信するように構成された出力部とを有する。

【0101】

実施例１６は、実施例１５のシステムであって、上記事前定義信号パラメータが、時間マージン、電圧マージン又は時間マージン及び電圧マージンの両方を含む。

【0102】

実施例１７は、上記実施例１５～１６のいずれかのシステムであって、上記擬似ランダム・バイナリ・シーケンス発生部への任意波形発生装置入力部を更に具え、上記擬似ランダム・バイナリ・シーケンス発生部が、波形発生装置入力部で受信した波形信号をランダムに生成されたバイナリ数と組み合わせて、データ・シーケンスを作成する。

【0103】

実施例１８は、上記実施例のいずれかのシステムであって、上記ＤＵＴの状態に基づいてトリガ信号を生成するマージン試験装置のトリガ出力部を更に含み、上記トリガ信号を受信する上記オシロスコープのトリガ入力部を更に含む。

【0104】

実施例１８は、上記実施例のいずれかのシステムであって、ユーザ・インタフェースを更に有し、該ユーザ・インタフェースによって、ユーザは、上記動作エンベロープを作成するために使用される事前定義信号パラメータを変更できる。

【0105】

実施例１８は、上記実施例のいずれかのシステムであって、試験結果が上記ユーザ・インタフェースの試験レポート画面に表示され、上記試験結果の中の１つは、特定の試験が不合格の閾値内で合格したことである。

【0106】

加えて、本願の説明は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。

【0107】

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

【0108】

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図9】

【図10】

【図11】

【国際調査報告】