ホーム > 特許ランキング > ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-21
(54)【発明の名称】フィンＦＥＴパワー半導体デバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20231214BHJP
H01L 29/12 20060101ALI20231214BHJP
【ＦＩ】
H01L29/78 652A
H01L29/78 652T
H01L29/78 652E
H01L29/78 653
H01L29/78 652J
H01L29/78 652F
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023532285
(86)(22)【出願日】2021-11-24
(85)【翻訳文提出日】2023-07-26
(86)【国際出願番号】 US2021060699
(87)【国際公開番号】W WO2022119743
(87)【国際公開日】2022-06-09
(31)【優先権主張番号】17/108,505
(32)【優先日】2020-12-01
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】イスラム、ネーム
(72)【発明者】
【氏名】キム、ウンスン
(72)【発明者】
【氏名】リヒテンヴァルナ―、ダニエル ジェニファー
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(57)【要約】
パワー半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型のドリフト領域と、ドリフト領域から突出する複数のフィン構造とを含む。フィン構造は、第１の導電型のそれぞれのソース領域と、それぞれのソース領域とドリフト領域との間のそれぞれのチャネル領域とを備える。関連するデバイス及び方法についても論じられる。
【特許請求の範囲】
【請求項1】
ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型のドリフト領域と、前記ドリフト領域から突出する複数のフィン構造とを含む半導体層構造を備え、前記フィン構造は、前記第１の導電型のそれぞれのソース領域と、前記それぞれのソース領域と前記ドリフト領域との間のそれぞれのチャネル領域とを備える、
パワー半導体デバイス。
【請求項2】
前記ドリフト領域が第１のドーパント濃度を含み、前記それぞれのチャネル領域は、前記第１のドーパント濃度よりも低い第２のドーパント濃度を含む、請求項１に記載のパワー半導体デバイス。
【請求項3】
前記それぞれのソース領域は、前記第１及び第２のドーパント濃度よりも高い第３のドーパント濃度を含む、請求項２に記載のパワー半導体デバイス。
【請求項4】
前記それぞれのチャネル領域は、前記第２のドーパント濃度を有する前記第１の導電型の領域を備える、請求項２又は３に記載のパワー半導体デバイス。
【請求項5】
前記それぞれのチャネル領域は、前記第２のドーパント濃度を有する第２の導電型のウェル領域を備える、請求項２又は３に記載のパワー半導体デバイス。
【請求項6】
前記フィン構造と前記半導体層構造の基板との間の前記ドリフト領域の部分に第２の導電型のシールド領域を更に備える、請求項２又は３に記載のパワー半導体デバイス。
【請求項7】
前記シールド領域のそれぞれの境界が、前記フィン構造のそれぞれの側壁と実質的に位置合わせされる、請求項６に記載のパワー半導体デバイス。
【請求項8】
前記それぞれのチャネル領域が第１のチャネル領域を備え、前記シールド領域と、前記フィン構造が突出する前記ドリフト領域の表面との間の第２のチャネル領域を更に備える、
請求項７に記載のパワー半導体デバイス。
【請求項9】
前記シールド領域間の前記ドリフト領域の部分に前記第１の導電型のそれぞれの埋め込み領域を更に備え、前記それぞれの埋め込み領域が前記ドリフト領域よりも高いドーパント濃度を含む、請求項７に記載のパワー半導体デバイス。
【請求項10】
前記シールド領域は、前記フィン構造のうちの隣接するフィン構造間で横方向に延在するとともに、前記フィン構造のうちの前記隣接するフィン構造間の電気的なグランドに接続される、請求項６に記載のパワー半導体デバイス。
【請求項11】
前記シールド領域のそれぞれの境界が、前記フィン構造のそれぞれの側壁からオフセットされる、請求項６に記載のパワー半導体デバイス。
【請求項12】
前記フィン構造間の前記ドリフト領域内へと延びるそれぞれのトレンチを更に備え、前記それぞれのトレンチが前記フィン構造のそれぞれの側壁からオフセットされ、前記シールド領域が前記それぞれのトレンチの床面に沿って延びる、請求項６に記載のパワー半導体デバイス。
【請求項13】
前記シールド領域は、前記ワイド・バンドギャップ半導体材料とは異なる半導体材料を含む、請求項６に記載のパワー半導体デバイス。
【請求項14】
前記フィン構造のそれぞれのフィン構造の両側の前記シールド領域が非対称である、請求項６に記載のパワー半導体デバイス。
【請求項15】
前記それぞれのチャネル領域は、前記第１の導電型を有し、その中にｐ－ｎ接合部が存在しない、請求項１から１４までのいずれか一項に記載のパワー半導体デバイス。
【請求項16】
前記フィン構造は、第１の方向に沿って互いに離間され、前記フィン構造は、前記第１の方向で約２マイクロメートル（μｍ）以下のそれぞれの幅を備える、請求項１から１５までのいずれか一項に記載のパワー半導体デバイス。
【請求項17】
前記フィン構造の少なくとも１つの側壁にそれぞれゲート構造を更に備え、前記それぞれのチャネル領域は、前記ゲート構造に印加される電圧に応じて前記フィン構造のそれぞれの体積の大部分にわたって前記それぞれのソース領域と前記ドリフト領域との間で電流を導通させるように構成される、請求項１から１６までのいずれか一項に記載のパワー半導体デバイス。
【請求項18】
前記フィン構造が前記半導体層構造の表面から突出し、前記フィン構造は、前記表面に沿う第１及び第２の方向に沿って互いに離間される、請求項１から１７までのいずれか一項に記載のパワー半導体デバイス。
【請求項19】
ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型のドリフト領域と、前記ドリフト領域から突出する複数のフィン構造とを含み、前記フィン構造が、前記第１の導電型のそれぞれのソース領域と、前記それぞれのソース領域と前記ドリフト領域との間のそれぞれのチャネル領域とを備える、半導体層構造と、前記フィン構造の少なくとも１つの側壁のそれぞれにおけるゲート構造と
を備え、
前記それぞれのチャネル領域は、前記ゲート構造に印加される電圧に応じて、前記フィン構造のそれぞれの体積の大部分にわたって前記それぞれのソース領域と前記ドリフト領域との間で電流を導通させるように構成される、
パワー半導体デバイス。
【請求項20】
前記それぞれのチャネル領域は、前記フィン構造の前記それぞれの体積の実質的に全体にわたって前記電流を導通させるように構成される、請求項１９に記載のパワー半導体デバイス。
【請求項21】
前記それぞれのチャネル領域は、前記第１の導電型を有し、その中にｐ－ｎ接合部が存在しない、請求項１９又は２０に記載のパワー半導体デバイス。
【請求項22】
前記それぞれのチャネル領域が第２の導電型のウェル領域を備える、請求項１９又は２０に記載のパワー半導体デバイス。
【請求項23】
前記ドリフト領域が第１のドーパント濃度を含み、前記それぞれのチャネル領域は、前記第１のドーパント濃度よりも低い第２のドーパント濃度を含む、請求項１９から２２までのいずれか一項に記載のパワー半導体デバイス。
【請求項24】
前記それぞれのソース領域は、前記第１及び第２のドーパント濃度よりも高い第３のドーパント濃度を含む、請求項２３に記載のパワー半導体デバイス。
【請求項25】
前記フィン構造と前記半導体層構造の基板との間の前記ドリフト領域の部分に第２の導電型のシールド領域を更に備える、請求項１９から２４までのいずれか一項に記載のパワー半導体デバイス。
【請求項26】
前記それぞれのチャネル領域が第１のチャネル領域を備え、前記シールド領域と、前記フィン構造が突出する前記ドリフト領域の表面との間の第２のチャネル領域を更に備える、請求項２５に記載のパワー半導体デバイス。
【請求項27】
前記シールド領域のそれぞれの境界が、前記フィン構造のそれぞれの側壁と実質的に位置合わせされる、又は前記フィン構造のそれぞれの側壁からオフセットされる、請求項２５に記載のパワー半導体デバイス。
【請求項28】
ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型のドリフト領域と、前記半導体層構造の表面から突出する複数のフィン構造とを含む半導体層構造を備え、前記フィン構造は、前記第１の導電型のそれぞれのソース領域と、前記それぞれのソース領域と前記ドリフト領域との間のそれぞれのチャネル領域とを備え、前記フィン構造は、前記表面に沿う第１及び第２の方向に沿って互いに離間される、
パワー半導体デバイス。
【請求項29】
前記フィン構造の少なくとも１つの側壁のそれぞれにゲート構造を更に備え、前記それぞれのチャネル領域は、前記ゲート構造に印加される電圧に応じて前記フィン構造のそれぞれの体積の大部分にわたって前記それぞれのソース領域と前記ドリフト領域との間で電流を導通させるように構成される、請求項２８に記載のパワー半導体デバイス。
【請求項30】
前記第１の方向が前記第２の方向に対して実質的に垂直であり、前記フィン構造は、前記第１の方向に沿うそれぞれの幅と、前記第２の方向に沿うそれぞれの長さとを有する、請求項２８に記載のパワー半導体デバイス。
【請求項31】
前記それぞれの幅が前記第１の方向に沿って約２マイクロメートル（μｍ）以下である、請求項３０に記載のパワー半導体デバイス。
【請求項32】
前記ドリフト領域が第１のドーパント濃度を含み、前記それぞれのチャネル領域は、前記第１のドーパント濃度よりも低い第２のドーパント濃度を含む、請求項２８に記載のパワー半導体デバイス。
【請求項33】
前記それぞれのチャネル領域は、前記第１の導電型を有し、その中にｐ－ｎ接合部が存在しない、請求項２８から３２までのいずれか一項に記載のパワー半導体デバイス。
【請求項34】
前記それぞれのチャネル領域は、第２の導電型のウェル領域を備える、請求項２８から３２までのいずれか一項に記載のパワー半導体デバイス。
【請求項35】
前記フィン構造の下方の前記ドリフト領域の部分に第２の導電型のシールド領域を更に備える、請求項２８から３４までのいずれか一項に記載のパワー半導体デバイス。
【請求項36】
前記シールド領域のそれぞれの境界が、前記フィン構造のそれぞれの側壁と実質的に位置合わせされるか、又は前記フィン構造のそれぞれの側壁からオフセットされる、請求項３５に記載のパワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、その開示内容が参照によりその全体が本明細書に組み入れられる、２０２０年１２月１日に出願された米国特許出願第１７／１０８，５０５号からの優先権を主張する。
【0002】
本発明は、半導体デバイスに関し、より詳細には、パワー半導体デバイスに関する。
【背景技術】
【0003】
パワー半導体デバイスは、大電流を流して高電圧をサポートするために使用される。例えば、パワー金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ」、金属酸化膜半導体ＦＥＴ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ」）を含む）、バイポーラ接合トランジスタ（「ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ」）、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ」）、ジャンクション・バリア・ショットキー・ダイオード、ゲート・ターンオフ・トランジスタ（「ＧＴＯ：Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ Ｔｒａｎｓｉｓｔｏｒｓ」）、ＭＯＳ制御サイリスタ、及びその他の様々なデバイスを含む、多種多様なパワー半導体デバイスが当技術分野で知られている。これらのパワー半導体デバイスは、一般に、炭化ケイ素（「ＳｉＣ」）又はＩＩＩ族窒化物（例えば、窒化ガリウム（「ＧａＮ」））系の半導体材料などのワイド・バンドギャップ半導体材料から製造される。本明細書では、ワイド・バンドギャップ半導体材料は、約１．４０ｅＶよりも大きい、例えば、約２ｅＶよりも大きいバンドギャップを有する半導体材料を指す。
【0004】
従来のパワー半導体デバイスは、一般に、第１の導電型を有する半導体基板（例えば、ｎ型基板）を有し、当該基板上に第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造の一部（１つ又は複数の別個の層を備えてもよい）は、パワー半導体デバイスのドリフト層又はドリフト領域として機能する。デバイスは、一般に、例えばｐ－ｎ接合部などの接合部を有する１つ又は複数の「ユニット・セル」を含む「活性領域」を含む。活性領域は、ドリフト領域上及び／又はドリフト領域内に形成される場合がある。活性領域は、逆バイアス方向の電圧を遮断して順バイアス方向に電流を流すための主接合部として作用する。パワー半導体デバイスはまた、活性領域に隣接する終端領域にエッジ終端を有する場合もある。１つ又は複数のパワー半導体デバイスを基板上に形成することができ、各パワー半導体デバイスは、一般に、それ自体のエッジ終端を有する。基板が完全に処理された後、結果として得られる構造をダイシングして、個々のエッジ終端パワー半導体デバイスを分離することができる。
【0005】
パワー半導体デバイスは、活性領域の多数の個別のユニット・セル構造が電気的に並列に接続されて単一のパワー半導体デバイスとして機能する、ユニット・セル構成を有する場合がある。高電力用途では、そのようなパワー半導体デバイスは、単一のチップ又は「ダイ」に実装された数千又は数万のユニット・セルを含む場合がある。ダイ又はチップは、電子回路素子が製造される半導体材料又は他の基板の小さなブロックを含む場合がある。
【0006】
パワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスのドレイン端子、ゲート端子、及びソース端子）は、半導体層構造の同じ主面（例えば、上面又は底面）上にある。これに対し、縦型構造を有するデバイスでは、少なくとも１つの端子が半導体層構造の各主面に設けられる（例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上面にあってもよく、ドレインが半導体層構造の底面にあってもよい）。半導体層構造は、下にある基板を含んでも含まなくてもよい。本明細書において、「半導体層構造」という用語は、１つ又は複数の層、例えば、半導体基板及び／又は半導体エピタキシャル層を含む構造を指す。
【0007】
パワー半導体デバイスは、大きな電圧及び／又は電流を（順方向又は逆方向遮断状態で）遮断又は（順方向動作状態で）通過させるように設計される。例えば、遮断状態では、パワー半導体デバイスは、数百ボルト又は数千ボルトの電位を維持するように設計され得る。デバイスが遮断するように設計される電圧レベルに印加電圧が近づく又は超えると、無視できないレベルの電流（漏れ電流と呼ばれる）がパワー半導体デバイスを通じて流れ始める場合がある。デバイスの遮断能力は、とりわけ、ドリフト領域のドーピング密度／濃度と厚さとの関数であり得る。漏れ電流はまた、デバイスのエッジ終端及び／又は一次接合部の不具合など、他の理由でも発生する場合がある。デバイスに印加される電圧が降伏電圧を超えて臨界レベルまで増大される場合には、電界の増大により、半導体デバイス内で制御不能且つ望ましくない上昇の一途をたどる電荷キャリアの生成が起こり、それにより、アバランシェ降伏として知られる状態が引き起こされる場合がある。
【発明の概要】
【課題を解決するための手段】
【0008】
幾つかの実施例によれば、パワー半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型のドリフト領域と、ドリフト領域から突出する複数のフィン構造とを含む。フィン構造は、第１の導電型のそれぞれのソース領域と、それぞれのソース領域とドリフト領域との間のそれぞれのチャネル領域とを含む。
【0009】
幾つかの実施例では、ドリフト領域が第１のドーパント濃度を含んでもよく、それぞれのチャネル領域は、第１のドーパント濃度よりも低い第２のドーパント濃度を含んでもよい。
【0010】
幾つかの実施例では、それぞれのソース領域は、第１及び第２のドーパント濃度よりも高い第３のドーパント濃度を含んでもよい。
【0011】
幾つかの実施例では、それぞれのチャネル領域は、第２のドーパント濃度を有する第１の導電型の領域を含んでもよい。
【0012】
幾つかの実施例では、それぞれのチャネル領域は、第２のドーパント濃度を有する第２の導電型のウェル領域を含んでもよい。
【0013】
幾つかの実施例では、第２の導電型のシールド領域がフィン構造と半導体層構造の基板との間のドリフト領域の部分に設けられてもよい。
【0014】
幾つかの実施例では、シールド領域のそれぞれの境界が、フィン構造のそれぞれの側壁と実質的に位置合わせされてもよい。
【0015】
幾つかの実施例では、それぞれのチャネル領域が第１のチャネル領域であってもよく、第２のチャネル領域がシールド領域と、フィン構造が突出するドリフト領域の表面との間に設けられてもよい。
【0016】
幾つかの実施例では、第１の導電型のそれぞれの埋め込み領域が、シールド領域間のドリフト領域の部分に設けられてもよい。それぞれの埋め込み領域は、ドリフト領域よりも高いドーパント濃度を含んでもよい。
【0017】
幾つかの実施例では、シールド領域は、フィン構造のうちの隣接するフィン構造間で横方向に延在してもよい。
【0018】
幾つかの実施例では、シールド領域は、フィン構造のうちの隣接するフィン構造間の電気的なグランドに接続されてもよい。
【0019】
幾つかの実施例では、シールド領域のそれぞれの境界が、フィン構造のそれぞれの側壁からオフセットされてもよい。
【0020】
幾つかの実施例では、それぞれのトレンチがフィン構造間のドリフト領域内へと延びてもよい。それぞれのトレンチがフィン構造のそれぞれの側壁からオフセットされてもよく、シールド領域がそれぞれのトレンチの床面に沿って延びてもよい。
【0021】
幾つかの実施例では、シールド領域は、ワイド・バンドギャップ半導体材料とは異なる半導体材料を含んでもよい。幾つかの実施例では、ワイド・バンドギャップ半導体材料が炭化ケイ素であってもよく、シールド領域がポリシリコンであってもよい。
【0022】
幾つかの実施例では、フィン構造のそれぞれの両側のシールド領域が非対称であってもよい。
【0023】
幾つかの実施例では、それぞれのチャネル領域は、第１の導電型を有してもよく、その中にｐ－ｎ接合部が存在しなくてもよい。
【0024】
幾つかの実施例では、フィン構造は、第１の方向に沿って互いに離間されてもよい。フィン構造は、第１の方向に約２マイクロメートル（μｍ）以下のそれぞれの幅を有してもよい。
【0025】
幾つかの実施例では、フィン構造の少なくとも１つの側壁にそれぞれゲート構造が設けられてもよい。それぞれのチャネル領域は、ゲート構造に印加される電圧に応じてフィン構造のそれぞれの体積の大部分にわたって、それぞれのソース領域とドリフト領域との間で電流を導通させるように構成されてもよい。
【0026】
幾つかの実施例では、フィン構造が半導体層構造の表面から突出してもよく、フィン構造は、表面に沿う第１及び第２の方向に沿って互いに離間されてもよい。
【0027】
幾つかの実施例によれば、パワー半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型のドリフト領域と、ドリフト領域から突出する複数のフィン構造とを含む。フィン構造は、第１の導電型のそれぞれのソース領域と、それぞれのソース領域とドリフト領域との間のそれぞれのチャネル領域とを含む。フィン構造の少なくとも１つの側壁のそれぞれにゲート構造が設けられる。それぞれのチャネル領域は、ゲート構造に印加される電圧に応じて、フィン構造のそれぞれの体積の大部分にわたってそれぞれのソース領域とドリフト領域との間で電流を導通させるように構成される。
【0028】
幾つかの実施例では、それぞれのチャネル領域は、フィン構造のそれぞれの体積の実質的に全体にわたって電流を導通させるように構成されてもよい。
【0029】
幾つかの実施例では、それぞれのチャネル領域は、第１の導電型を有してもよく、その中にｐ－ｎ接合部が存在しなくてもよい。
【0030】
幾つかの実施例では、それぞれのチャネル領域が第２の導電型のウェル領域を含んでもよい。
【0031】
幾つかの実施例では、ドリフト領域が第１のドーパント濃度を含んでもよく、それぞれのチャネル領域は、第１のドーパント濃度よりも低い第２のドーパント濃度を含んでもよい。
【0032】
幾つかの実施例では、それぞれのソース領域は、第１及び第２のドーパント濃度よりも高い第３のドーパント濃度を含んでもよい。
【0033】
幾つかの実施例では、フィン構造と半導体層構造の基板との間のドリフト領域の部分に第２の導電型のシールド領域が設けられてもよい。
【0034】
幾つかの実施例では、それぞれのチャネル領域が第１のチャネル領域であってもよく、シールド領域と、フィン構造が突出するドリフト領域の表面との間に第２のチャネル領域が設けられてもよい。
【0035】
幾つかの実施例では、シールド領域のそれぞれの境界が、フィン構造のそれぞれの側壁と実質的に位置合わせされるか、又はフィン構造のそれぞれの側壁からオフセットされてもよい。
【0036】
幾つかの実施例によれば、パワー半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型のドリフト領域と、半導体層構造の表面から突出する複数のフィン構造とを含む。フィン構造は、第１の導電型のそれぞれのソース領域と、それぞれのソース領域とドリフト領域との間のそれぞれのチャネル領域とを含む。フィン構造は、表面に沿う第１及び第２の方向に沿って互いに離間される。
【0037】
幾つかの実施例では、フィン構造の少なくとも１つの側壁のそれぞれにゲート構造が設けられてもよい。それぞれのチャネル領域は、ゲート構造に印加される電圧に応じてフィン構造のそれぞれの体積の大部分にわたってそれぞれのソース領域とドリフト領域との間で電流を導通させるように構成されてもよい。
【0038】
幾つかの実施例では、第１の方向が第２の方向に対して実質的に垂直であってもよい。フィン構造は、第１の方向に沿うそれぞれの幅と、第２の方向に沿うそれぞれの長さとを有してもよい。
【0039】
幾つかの実施例では、それぞれの幅が第１の方向に沿って約２マイクロメートル（μｍ）以下であってもよい。
【0040】
幾つかの実施例では、ドリフト領域が第１のドーパント濃度を含んでもよく、それぞれのチャネル領域は、第１のドーパント濃度よりも低い第２のドーパント濃度を含んでもよい。
【0041】
幾つかの実施例では、それぞれのチャネル領域は、第１の導電型を有してもよく、その中にｐ－ｎ接合部が存在しなくてもよい。
【0042】
幾つかの実施例では、それぞれのチャネル領域は、第２の導電型のウェル領域を含んでもよい。
【0043】
幾つかの実施例では、フィン構造の下方のドリフト領域の部分に第２の導電型のシールド領域が設けられてもよい。
【0044】
幾つかの実施例では、シールド領域のそれぞれの境界が、フィン構造のそれぞれの側壁と実質的に位置合わせされるか、又はフィン構造のそれぞれの側壁からオフセットされてもよい。
【0045】
幾つかの実施例に係る他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すれば、当業者に明らかとなる。そのような更なる実施例の全ては、上記の実施例の任意及び全ての組合せに加えて、この説明内に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図される。
【図面の簡単な説明】
【0046】
【図1A】プレーナ型トランジスタ構造を有する縦型パワー半導体デバイスの実例を示す概略断面図である。
【図1B】トレンチ構造を有する縦型パワー半導体デバイスの実例を示す概略断面図である。
【図2A】本発明の幾つかの実施例に係るパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図2B】本発明の幾つかの実施例に係るパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図2C】本発明の幾つかの実施例に係るパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図3A】本発明の幾つかの実施例に係るシールド領域及び平行チャネル領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図3B】本発明の幾つかの実施例に係るシールド領域及び平行チャネル領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図4A】本発明の幾つかの実施例に係るシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す平面図である。
【図5】本発明の幾つかの実施例に係るシールド領域及び高濃度にドープされたＪＦＥＴ領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図6】本発明の幾つかの実施例に係るオフセット・シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図7】本発明の幾つかの実施例に係るディープ・トレンチ領域内にオフセット・シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図8】本発明の幾つかの実施例に係るディープ・トレンチ領域内に形成されるオフセット・ポリシリコン・シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図9】本発明の幾つかの実施例に係る非対称シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図10】本発明の幾つかの実施例に係るチャネル領域の下方のドリフト領域の部分に更なる、より狭いシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図11】本発明の幾つかの実施例に係るチャネル領域の下方のドリフト領域の部分に幅広いシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図12】本発明の幾つかの実施例に係る反対の導電型ウェル領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【図13】本発明の幾つかの実施例に係るパワー半導体デバイスにおける連続フィン構造を示す斜視図である。
【図14】本発明の幾つかの実施例に係るパワー半導体デバイスにおける島状又は柱状のフィン構造を示す斜視図である。
【図15A】本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイスにおけるフィン構造を示す平面図である。
【図15B】本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイスにおけるフィン構造を示す平面図である。
【図15C】本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイスにおけるフィン構造を示す平面図である。
【図15D】本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイスにおけるフィン構造を示す平面図である。
【図15E】本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイスにおけるフィン構造を示す平面図である。
【発明を実施するための形態】
【0047】
ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、幾つかの異なるワイド・バンドギャップ半導体構造を使用して実装され得る。例えば、プレーナ型ＭＯＳＦＥＴ構造は、トランジスタのゲート電極が半導体層構造の上端に形成される標準的なゲート電極設計を含むことができる。トレンチ型ＭＯＳＦＥＴ構造は、半導体層構造内のトレンチに埋め込まれたゲート電極を含むことができ、ゲート・トレンチ型ＭＯＳＦＥＴと呼ばれることもある。これらの縦型パワー半導体デバイス構造は、ｐ－ｎ接合部バリアとドープされたウェル領域の反転を利用して、ソースからドレインへの垂直方向の電子の流れをもたらす。本明細書では、実例として特定の導電型（すなわち、ｎ型及びｐ型）の領域に関連して説明及び図示されているが、本発明の実施例によれば、図示された実例のいずれかにおける領域の導電型は逆（すなわち、ｐ型及びｎ型）であってもよいことが理解される。
【0048】
図１Ａ及び図１Ｂは、それぞれ、プレーナ型ＭＯＳＦＥＴ１００ａ及びトレンチ型ＭＯＳＦＥＴ１００ｂのユニット・セルとして示される、縦型パワー半導体デバイスの実例を示す概略断面図である。図１Ａ及び図１Ｂに示されるように、パワーＭＯＳＦＥＴ１００ａ、１００ｂはそれぞれ、高濃度にドープされた（例えば、ｎ＋）ｎ型基板１１０、例えば炭化ケイ素基板を含む。低濃度にドープされた（例えば、ｎ－）ｎ型ドリフト層又は領域１２０が、例えばエピタキシャル成長によって基板１１０上に設けられる。幾つかの実施例では、ｎ型ドリフト領域１２０の一部は、ドリフト領域１２０よりも高いドーピング又はドーパント濃度を有するｎ型電流拡散層（「ＣＳＬ：ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ ｌａｙｅｒ」）１３０を含むことができる。適度にドープされたｐ型層が、ドリフト領域１２０上に（例えば、エピタキシャル成長又は注入によって）形成され、デバイス１００ａ、１００ｂのためのウェル領域（又は「Ｐウェル」）１７０として作用する。高濃度にドープされたｎ＋ソース領域１６０は、例えばイオン注入によってウェル領域１７０の上部に形成される。基板１１０、ドリフト領域１２０（電流拡散層１３０を含む）、ウェル領域１７０を画定する適度にドープされたｐ型層、及びソース領域１６０は、その中に形成された様々な領域／パターンと共に、半導体層構造１０６に含まれる。ゲート絶縁層、例えば酸化物層１８２ａ、１８２ｂ（総称して１８２）が、ドリフト領域１２０、ウェル領域１７０、及びソース領域１６０の一部上に形成される。ゲート電極（又は「ゲート」）１８４ａ、１８４ｂ（総称して１８４）がゲート酸化物層１８２上に形成される。
【0049】
より具体的には、図１Ａのプレーナ型ＭＯＳＦＥＴ１００ａでは、ゲート酸化物層１８２ａは、半導体層構造１０６の表面に隣接するドリフト領域１２０、ウェル領域１７０、及びソース領域１６０の部分上に形成され、ゲート１８４ａは、構造１０６の表面に沿って延在するゲート酸化物層１８２ａ上に形成される。各プレーナ型ＭＯＳＦＥＴ１００ａのユニット・セルのためのトランジスタ・チャネル領域１７８ａ（破線の矢印で示される導通）は、ウェル１７０及びゲート１８４ａの下方のドリフト領域１２０の部分を通って画定される。例えば、プレーナ型ＳｉＣ ＭＯＳＦＥＴの反転チャネル１７８ａは、ＳｉＣのＳｉ面上にあってもよい。
【0050】
図１Ｂのトレンチ型ＭＯＳＦＥＴ１００ｂでは、半導体層構造１０６の表面からドリフト領域１２０内に延在するゲート・トレンチ１８０が形成され、ゲート酸化物層１８２ａがゲート・トレンチ１８０の側壁及び底面上に形成され、トレンチ１８０を充填するためにゲート酸化物層１８２ａ上にゲート１８４ｂが形成される。各トレンチ型ＭＯＳＦＥＴ１００ｂのユニット・セルのトランジスタ・チャネル領域１７８ｂ（破線の矢印で示される導通を有する）は、ゲート・トレンチ１８０の側壁に沿ってウェル１７０を垂直に通って画定される。例えば、トレンチ型ＳｉＣ ＭＯＳＦＥＴの反転チャネル１７８ｂは、ＳｉＣのａ面又はｍ面上のトレンチの側壁に沿っていてもよい。
【0051】
図１Ｂのトレンチ型ＭＯＳＦＥＴ１００ｂは、特に電界レベルがより集中する可能性があるゲート・トレンチ１８０の角部におけるゲート絶縁層１８２ｂ内の電界レベルを低減するために、ゲート・トレンチ１８０の下方に深いシールド・パターン１４０を更に含む。深いシールド・パターン１４０は、ウェル領域１７０と同じ導電型（この実例ではｐ型）を有するが、より高いドーパント濃度を有する高濃度にドープされた半導体層を含む。
【0052】
トレンチ型縦型パワー・デバイスを炭化ケイ素又は他のワイド・バンドギャップ半導体材料で製造する場合、ドーピング特性が変化する領域を形成することは課題を引き起こす場合がある。半導体材料にｎ型及び／又はｐ型ドーパントをドープするための方法は、（１）半導体材料をその成長中にドープする、（２）ドーパントを半導体材料中に拡散する、及び（３）イオン注入を使用して半導体材料にドーパントを選択的に注入することを含む。しかしながら、エピタキシャル成長中に炭化ケイ素をドープすると、ドーパントが不均一に蓄積する傾向があるため、ドーパント濃度が変動する可能性があり（例えば±１５％だけ）、デバイスの動作及び／又は信頼性に悪影響を与える可能性がある。更に、炭化ケイ素、窒化ガリウム、及び様々なワイド・バンドギャップ半導体デバイスでは、高温でもこれらの材料にｎ型及びｐ型ドーパントが十分に（又は全く）拡散しない傾向があるため、拡散によるドーピングは困難な場合がある。本明細書では主に、様々なドーピング特性の領域を形成するためのイオン注入に関して実施例を説明するが、本発明の実施例はそれに限定されないことが理解される。
【0053】
更に図１Ａ及び図１Ｂを参照すると、金属間誘電体（ＩＭＤ：ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層１８６がゲート１８４上に形成され得、ソース接点１９０がソース領域１６０上に形成され得る。幾つかの実施例では、ソース接点１９０がオーム金属であり得る。ドレイン接点１９２が基板１１０の下面上に形成される。ゲート接点（図示せず）が各ゲート電極１８４上に形成され得る。
【0054】
図１Ａ及び図１ＢのＭＯＳＦＥＴ１００ａ及び１００ｂでは、チャネル領域１７８ａ及び１７８ｂは、第１の導電型（例えば、ｎ型）のドリフト領域１２０を形成し、ドリフト領域１２０中又はドリフト領域１２０上に異なる／反対の第２の導電型（例えば、ｐ型）のウェル領域１７０を形成し、ウェル領域１７０上に第１の導電型のソース領域１６０を形成することによって画定され得る。ウェル領域１７０及び／又はソース領域１６０は、ドリフト領域１２０上でのイオン注入又はエピタキシャル成長によって形成することができ、ＭＯＳＦＥＴ１００ａ、１００ｂのオン状態動作はウェル領域１７０の反転に依存する。
【0055】
図１Ａ及び図１Ｂのプレーナ型ＭＯＳＦＥＴ１００ａ及びトレンチ型ＭＯＳＦＥＴ１００ｂなどの幾つかのＳｉＣベースの縦型パワー半導体デバイスは、特に、ゲート・トレンチの側壁上にチャネルを形成することによって達成される比較的狭いユニット・セル・ピッチを伴う実装では、より低い固有オン抵抗を本質的に有し得る。更に、トレンチ型ＭＯＳＦＥＴにおけるゲート・トレンチ側壁の（例えば、ＳｉＣのａ面又はｍ面に沿った）チャネル移動度は、プレーナ型ＭＯＳＦＥＴの（例えば、ＳｉＣのＳｉ面に沿った）チャネル移動度よりも約２～４倍高くなる可能性があり、これにより電流密度が増大する場合がある。しかしながら、上述したように、幾つかの従来のトレンチ型ＭＯＳＦＥＴのオン状態動作では、ドレインからソースへの電流導通のために反転チャネル（例えば、ｎ－ＭＯＳＦＥＴの場合、ゲートに隣接するＰウェルの部分）内の比較的狭い局所的なキャリア密度が利用される場合がある。
【0056】
本発明の実施例は、幾つかの従来のプレーナ型及び／又はトレンチ型パワー半導体デバイスと比較して、より高いチャネル・キャリア密度及びより低いチャネル固有オン抵抗を達成することができる、ＭＯＳＦＥＴ、ＩＧＢＴ、及び関連するパワー半導体デバイスなどの縦型パワー半導体デバイスを対象とする。特に、キャリア密度は、幾つかの実施例では、それぞれの体積の大部分（又は実質的に最大で全体）にわたって電流を導通するように構成される（本明細書では体積電流の流れ又は導通とも呼ばれる）寸法を有するオン状態導通領域を画定するメサ形状又はフィン形状の半導体構造（本明細書では一般にフィン構造と呼ばれる）を使用して、チャネル領域内で体積キャリア分布を達成することによって増大され得る。例えば、フィン構造は、約１マイクロメートル未満、例えば約５００ナノメートル未満の（例えば、隣接するフィン構造間の分離方向に沿う）幅寸法を有してもよい。これに加えて又は代えて、フィン構造は、２つの方向（例えば、半導体層構造の表面に沿う幅方向及び長さ方向）で互いに離間され、例えば配列を成す島状フィン構造（ｉｓｌａｎｄ－ｓｈａｐｅｄ ｆｉｎ ｓｔｒｕｃｔｕｒｅ）を画定することができる。幾つかの実施例では、フィン構造は、接合部のないチャネル領域を画定することができる。本明細書で使用される場合、接合部のないチャネル領域は、ｐ－ｎ接合部の存在を伴うことなく又は反転層チャネルを形成することなく、印加電圧に応じてチャネル領域を制御することによって、オン（導通）状態とオフ（非導通）状態との間で切り替えることができる。例えば、接合部のないチャネル領域のドーパント濃度は、電界が印加されていない場合には導通するには不十分である場合があるが、電界の印加に応じて電子の蓄積及び導通が可能になる場合がある。
【0057】
それにより、本発明の実施例における半導体構造は、チャネル・キャリア密度を改善し、したがってパワー半導体デバイスにおけるチャネル比オン抵抗を低減することができる。導通損失とスイッチング損失の低減により、受動部品の要件を低減しながら、高周波、低電圧から中電圧（例えば、約６５０Ｖ～約１２００Ｖ）の電力用途に応じてデバイスを反転させることを可能にし得る。すなわち、より高い周波数、より低い抵抗及び損失が達成されると、他の回路要素（例えば、コンデンサ及び／又はインダクタ（整合ネットワーク又はその他で使用される）、ヒート・シンクなど）を簡素化することができる。したがって、本発明の実施例は、軽量化、低コスト化、及び単純又はそれほど複雑ではない冷却努力を提供することができる。また、フィン構造は、体積電流の流れをもたらすように寸法設定されているため（及び、幾つかの実施例では、反対の導電型のウェル領域がない）、デバイスのユニット面積ごとのフィン構造の数が増やされ、それにより、幾つかの従来のデバイスと比較して、パワー半導体デバイスの面積又は設置面積あたりの全体的な導通が向上する場合がある。
【0058】
したがって、本発明の実施例は、接合部のないオン状態動作を伴う（例えば、ｐ－ｎ接合部のないチャネル領域を伴う）幾つかの実施例では比オン抵抗を低減する体積キャリア分布を与えるオン状態導通領域を利用するレイアウト及び設計配置を含むパワー半導体デバイスを提供することができる。本明細書に記載される更なる実施例は、プロセスの柔軟性を可能にし得るシールド領域及び／又は関連する注入アプローチを提供する。
【0059】
図２Ａ及び図２Ｂは、本発明の幾つかの実施例に係るパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図２Ａは、パワー半導体デバイスにおける接合部がない構造の実例を示し、一方、図２Ｂは、図２Ａの実例の構造における電子の流れを示す。前述したように、本発明の実施例によれば、図示された実例のいずれの領域の導電型も逆（すなわち、ｐ型及びｎ型）にすることができる。
【0060】
図２Ａ及び図２Ｂに示されるように、パワーＭＯＳＦＥＴ２００（本明細書ではフィンＦＥＴとも呼ばれる）のユニット・セルとして示される縦型パワー半導体デバイスの実例は、ワイド・バンドギャップ半導体材料、例えば炭化ケイ素から形成される第１の導電型（例えば、ｎ型）の基板２１０を含む。基板２１０は、デバイス２００のドレイン領域を画定することができる。第１の導電型のドリフト層又は領域２２０が、例えばエピタキシャル成長によって基板２１０上に設けられる。ドリフト領域２２０は、第１の導電型の不純物（例えば、ｎ型ドリフト領域の場合は窒素（Ｎ）又はリン（Ｐ））でドープされてもよく、約５×１０１４～５×１０１７原子／ｃｍ３、例えば約５×１０１５～５×１０１６、約８×１０１５～２×１０１６原子／ｃｍ３、又は約９×１０１５～１×１０１６原子／ｃｍ３のドーパント濃度を有してもよい。
【0061】
第１の導電型の低濃度にドープされた（例えば、ｎ－）部分又は領域を含むメサ形状又はフィン形状構造２７５は、ドリフト領域２２０から突出する。フィン構造２７５は、第１の導電型のドーパント（例えば、ｎ型不純物）でドープされてもよく、約１×１０１４～８×１０１６原子／ｃｍ３、例えば、約５×１０１４～５×１０１６原子／ｃｍ３、約１×１０１５～１×１０１６原子／ｃｍ３、又は約１×１０１５～５×１０１５原子／ｃｍ３のドーパント濃度を有してもよい。フィン構造２７５は、ＭＯＳＦＥＴ２００のチャネル領域又はオン状態導通領域２７８を画定する。したがって、チャネル領域２７８は、ドリフト領域２２０のドーパント濃度よりも、例えば幾つかの実施例では約１０倍以上、低いドーパント濃度を有する。
【0062】
第１の導電型の高濃度にドープされた（例えばｎ＋）ソース領域２６０が、例えばイオン注入によってフィン構造２７５の上部に形成される。ソース領域２６０は、ｎ型不純物でドープされてもよく、約５×１０１８～５×１０２１原子／ｃｍ３、例えば、約８×１０１８～１×１０２１原子／ｃｍ３、約１×１０１９～５×１０２０原子／ｃｍ３、又は約５×１０１９～１×１０２０原子／ｃｍ３のドーパント濃度を有してもよい。すなわち、ソース領域２６０は、ドリフト領域２２０のドーパント濃度よりも、例えば幾つかの実施例では約１０倍以上、高いドーパント濃度を有する。ソース領域２６０は、フィン構造２７５のそれぞれの角部まで延在してもよい。すなわち、ソース領域２６０は、隣接するゲート・トレンチ２８０間のフィン構造２７５の対向する縁部の周囲に沿って又は対向する縁部の間で連続的に延在してもよい。したがって、フィン構造２７５は、第１の導電型のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間で垂直に延びるチャネル領域２７８とを含み、それにより、ソース領域２６０がドリフト領域２２０の反対側のチャネル領域２７８上に積層されるようにする。基板２１０、ドリフト領域２２０、及びフィン構造２７５は、その中に形成された様々な領域／パターンと共に、半導体層構造２０６に含まれる。
【0063】
メサ形状又はフィン形状の半導体構造２７５は、キャリア密度の向上及び比オン抵抗の低減をもたらす。図２Ａ及び図２Ｂには示されないが、逆動作シールド領域を設けることもできる。半導体層構造２０６は、基板２１０上にエピタキシャル成長させることができる。実例のＭＯＳＦＥＴ２００では、半導体層構造２０６は、（ｉ）（例えば、ｐ型）シールド領域が実現される場合（図３～図１６の実例に示されるような場合）に逆方向阻止電圧をサポートするための（例えば、ｎ型）エピタキシャル層２２０、（ｉｉ）チャネル領域２７８を画定する低濃度にドープされた（例えば、ｎ－）メサ又はフィン構造２７５、及び（ｉｉｉ）チャネル領域２７８の上部の高濃度にドープされた（例えば、ｎ＋）ソース領域２６０を含むが、これらに限定されない。
【0064】
トレンチ・エッチング・プロセスを使用して、エピタキシャル層／ドリフト領域２２０の一部をエッチングして、その中に複数のゲート・トレンチ２８０を画定することができる。狭いフィン構造２７５は、フィン構造２７５がドリフト領域２２０から突出するように、隣接するゲート・トレンチ２８０の側壁間に画定され得る。フィン構造２７５は、（例えば、図１３に示されるストライプ状フィン２７５’によって示されるように）半導体層構造２０６の表面に沿って連続的に延在してもよく、又は、表面に沿って不連続に延びてもよい（例えば、図１４の柱状フィン２７５’’によって示されるように）。ゲート絶縁層２８２がフィン構造２７５の少なくとも１つの側壁上に形成され（図２Ａ及び図２Ｂでは対向する側壁に沿うように示される）、ゲート電極又はゲート２８４が、それらの間にゲート絶縁層２８２を伴ってフィン構造２７５の少なくとも１つの側壁に沿って形成される。ゲート絶縁層２８２及びその上のゲート２８４は、本明細書では総称してゲート構造と呼ばれる場合がある。金属間誘電体（ＩＭＤ）層２８６がゲート２８４上に形成されてソース領域２６０の表面を露出することができ、ソース接点２９０がソース領域２６０上に形成され得る。幾つかの実施例では、ソース接点２９０がオーム金属であってもよい。ドレイン接点２９２が基板２１０の下面上に形成され得る。ゲート接点（図示せず）が各ゲート電極２８４上に形成され得る。
【0065】
各トレンチ型ＭＯＳＦＥＴ２００のユニット・セルのトランジスタ・チャネル領域２７８（図２Ｂに破線矢印で示す電流／電子の流れの導通を有する）は、フィン構造２７５内に垂直に画定される。例えば、ＭＯＳＦＥＴ２００がＳｉＣベースである実施例では、チャネル２７８がＳｉＣのａ面又はｍ面に沿っていてもよい。
【0066】
本発明の幾つかの実施例は、フィン構造２７５内で体積キャリア分布を達成することができる。特に、図２Ａ及び図２Ｂでは、フィン構造２７５が互いに離間する方向（例えば、ｘ方向）に沿ったフィン構造２７５の幅は、フィン構造２７５内で低濃度にドープされたｎ型チャネル領域２７８の空乏化を可能にするとともにゲート２８４にバイアス電圧が印加されていないときの電流導通を防止するように十分狭くてもよい。幾つかの実施例では、フィン構造２７５は、約３５ナノメートル（ｎｍ）～約５マイクロメートル（μｍ）、例えば、約５０ｎｍ～約２μｍ、又は約１００ｎｍ～約１μｍのそれぞれの幅を有し得る。幾つかの実施例では、フィン構造２７５は、約５００ｎｍ未満のそれぞれの幅又は約３００ｎｍ以下の幅、例えば約５０～２００ｎｍの幅を有してもよい。したがって、図２Ａ及び図２ＢのＭＯＳＦＥＴ２００は、ゲート２８４に電圧が印加されていない「オフ」状態にある。フィン構造２７５はまた、約３００ｎｍ～約３．５μｍのそれぞれの高さ（例えば、ｚ方向）、例えば、約２００ｎｍ～約３μｍ、又は約５００ｎｍ～１．５μｍの高さを有してもよい。
【0067】
ＭＯＳＦＥＴ２００は、ゲート２８４に（閾値電圧を超える）十分な電圧を印加することによって「オン」にすることができ、その結果、ソース領域２６０とドレイン２９２の間の導通のために、ゲート絶縁層２８２とフィン構造２７５の側壁の半導体との間の界面に沿って、例えば酸化物半導体界面において、電子が蓄積されることになる。図２Ｂに示されるように、閾値電圧を超えるゲート電圧を印加すると、ドレイン２９２に印加されるバイアス電圧の下で、フィン構造２７５のそれぞれの体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるためのチャネル２７８が作成される。すなわち、本明細書に記載されるフィン構造２７５の１つ又は複数の寸法及び／又はドーパント濃度は、フィン構造２７５の体積の大部分（例えば、５０パーセントを超える、７５パーセントを超える、又は最大で全体にわたる）にわたってキャリア分布又は電流の流れをもたらすように構成され得る。幾つかの実施例では、半導体層構造２０６のフィン構造２７５内に画定されるチャネル２７８は、接合部がない、すなわちｐ－ｎ接合部がなくてもよい。
【0068】
図２Ａ及び図２Ｂでは、フィン構造２７５の上面及び両側壁面にゲート構造２８２、２８４を含むように示されるが、本発明の実施例は、この構成に限定されず、ゲート構造２８２、２８４がフィン構造２７５の少なくとも１つの側壁に設けられる他の構成を含み得ることが理解される。例えば、幾つかの実施例では、フィン構造２７５は、フィン構造２７５の一方の側壁のみでゲート構造２８２、２８４を使用して体積導通が達成され得るように十分に狭くてもよい。幾つかの実施例では、ゲート構造２８２’、２８４’はフィン構造２７５の対向する側壁に設けられてもよく、図２Ｃに示されるように、フィン構造２７５の上面にはゲート電極２８４’及び／又はゲート絶縁層２８２’がなくてもよい。フィン構造２７５の対向する側壁上のゲート２８４、２８４’は、フィン構造２７５の外側のデバイス２００’の部分に電気的に接続され得る。すなわち、主に、フィン構造２７５の３つの表面上に延在するゲート構造２８２、２８４を含むものとして示されるが、フィン構造２７５の少なくとも上面にはゲート２８４がなくてもよく、ゲート２８４の電気的接続はフィン構造２７５の外側のデバイス領域にある。
【0069】
実例のパワーＭＯＳＦＥＴ２００は、本発明の幾つかの実施例の動作の基本原理を示すが、本明細書で説明される実施例は、図２Ａ及び図２Ｂに示されるものを超える更なる要素又は領域を含み得る。例えば、幾つかの実施例は、メサ又はフィン２７５の下方のドリフト領域２２０の部分に、ドリフト領域２２０と同じ導電型の（しかし、より高いドーパント濃度を有する）電流拡散層ＣＳＬを更に含むことができる。更に、本発明の実施例は、図３～図１６の実例に示すように、逆電圧動作のためのシールド領域を更に含むことができる。
【0070】
図３Ａ及び図３Ｂは、本発明の幾つかの実施例に係るシールド領域と平行チャネル領域とを含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図３Ａの実例は、ドリフト領域と反対の導電型のシールド領域を有するフィンＦＥＴ構造を示し、一方、図３Ｂの実例は、電流導通のための平行チャネルを含む、図３Ａの構造における電子の流れを示す。
【0071】
図３Ａ及び図３Ｂに示されるように、パワーＭＯＳＦＥＴ３００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造３０６を含む。半導体層構造３０６は、半導体層構造２０６と同様の１つ又は複数の層を含む。特に、半導体層構造３０６は、ワイド・バンドギャップ半導体材料から形成された第１の導電型（例えば、ｎ型）の基板２１０と、（例えば、エピタキシャル成長による）第１の導電型のドリフト領域２２０と、ドリフト領域２２０から突出する第１の導電型の低濃度にドープされた（例えば、ｎ－）部分又は領域を含むメサ又はフィン形状構造２７５とを含む。フィン構造２７５は、第１の導電型の高濃度にドープされた（例えば、ｎ＋）ソース領域２６０と、ソース領域２６０とドリフト領域２２０との間のチャネル領域２７８とを含み、チャネル領域２７８は、ドリフト領域２２０のドーパント濃度よりも低いドーパント濃度を有する。
【0072】
半導体層構造３０６は、ドリフト領域２２０内に第２の導電型（例えば、ｐ型）の逆動作シールド・パターン又は領域３４０を更に含む。特に、フィンＦＥＴデバイス３００は、フィン構造２７５の外側のゲート・トレンチ２８０の下方のドリフト領域２２０の部分にシールド領域３４０を含む。シールド領域３４０は、ドリフト領域２２０とは反対の導電型（例えば、ｐ型）を成し、本明細書では逆遮断能力を与えるとも称される、逆遮断電圧をサポートするように構成される。シールド接続パターン（図示せず）をシールド領域３４０及びソース接点２９０（例えば、デバイス３００の上端）に接続して、シールド領域３４０を電気的に接地できるようにしてもよい。
【0073】
シールド領域３４０は、注入プロセスによって、例えば、ゲート絶縁層２８２及びゲート電極２８４を形成する前に、第２の導電型のドーパント（例えば、ｐ型シールド領域の場合はアルミニウム（Ａｌ）又はホウ素（Ｂ））をゲート・トレンチ２８０の底面に注入することによって形成され得る。例えば、本明細書に記載のシールド領域は、約１×１０１５原子／ｃｍ３～１×１０２０原子／ｃｍ３、例えば１×１０１７原子／ｃｍ３以上の濃度のｐ型ドーパントを注入することによって形成され得る。シールド領域３４０の境界は、フィン構造２７５の側壁と位置合わせされ、フィン構造２７５の幅に対応するギャップｇによって分離され得る。
【0074】
幾つかの実施例では、シールド領域のドーパント濃度は実質的に均一であり得る。幾つかの実施例では、シールド領域のドーピング濃度は段階的又は連続的な勾配を成していてもよい。例えば、シールド領域３４０の第２の導電型ドーパントのドーパント濃度は、深さに沿って（すなわち、基板２１０に向かって／フィン構造２７５から離れる方向に、例えば、ｚ方向に）増大することができ、これは、逆遮断動作及びトレンチ下のフィールド・クラウディングからの酸化物保護のために与えられ得る。
【0075】
フィン構造２７５は、チャネル本体２７８がゼロ・バイアス・ゲート条件で完全に空乏化されるように構成され、それによって、通常「オフ」型のデバイス３００を規定するように１つ又は複数の寸法及び／又はドーピング（図２Ａ及び図２Ｂを参照して上述したように）を含む。ＭＯＳＦＥＴ３００は、ゲート２８４に（閾値電圧を超える）十分な電圧を印加することによって「オン」にすることができ、その結果、ゲート絶縁層２８２とフィン構造２７５の側壁の半導体材料との間の界面に沿って電子が蓄積されることになる。図３Ｂに示されるように、閾値電圧を超えるゲート電圧を印加すると、体積電荷の流れのためのチャネル又はオン状態導通領域２７８が作成され、すなわち、ドレイン２９２に印加されるバイアス電圧下でフィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流が導通する。例えば、フィン構造２７５が互いに離間する方向に沿ったフィン構造２７５の幅は、ゲート２８４にバイアス電圧が印加されていないときに低濃度にドープされたｎ型チャネル領域２７８の空乏化を可能にするとともに、ゲート２８４への、閾値電圧を超える電圧の印加に応じてフィン構造２７８の体積の大部分にわたってキャリア分布又は電流の流れをもたらすために十分に狭くてもよい。
【0076】
図３Ａ及び図３Ｂのデバイス３００の実例では、半導体層構造３０６は、フィン構造２７５内に反対の導電型（例えば、ｐ－）のドープされたウェル領域又はチャネル領域を含まない。すなわち、プロセス又は製造に関連した利点を提供することができるとともにランダムなドーパントに関連した変動がなくなり得る幾つかの実施例では、ドリフト領域２２０とは反対の導電型のウェル領域がフィン構造２７５になくてもよい（すなわち、ｐ－ｎ接合部がない、又は接合部がない）。フィン構造２７５における第１の導電型のドーパント濃度は、幾つかの従来のトレンチ型ＭＯＳＦＥＴと比較してより高いキャリア移動度を実現するのに役立ち得るオン状態での体積多数キャリアの流れを利用して、ドリフト領域２２０におけるドーパント濃度よりも大幅に低くてもよい（例えば、約１０倍以上）。
【0077】
更に図３Ａ及び図３Ｂを参照すると、ゲート・トレンチ２８０の底部のゲート絶縁層２８２とドリフト領域２２０の上端の半導体との間の界面（例えば、酸化物半導体界面）は、第２の導電型の比較的低くドープされた領域であってもよく、ゲート電極２８４に印加される電圧に応じた反転下で平行導通チャネル３７８として利用され得る。すなわち、幾つかの実施例では、フィン構造２７５が第１又は一次チャネル領域２７８を画定することができ、一方、シールド領域３４０とドリフト領域２２０との間のｐ－ｎ接合部は、第２の又は二次チャネル領域３７８を画定することができる（両方のチャネル２７８及び３７８に対する電流／電子の流れの導通が図３Ｂの破線の矢印によって示される）。例示的なＭＯＳＦＥＴ３００では、第１のチャネル領域２７８を画定するフィン構造２７５にはｐ－ｎ接合部が存在しないが、フィン構造２７５の外側のドリフト領域２２０の部分（例えば、フィン構造２７５のベースに隣接する部分）は、第２のチャネル領域３７８を画定するｐ－ｎ接合部を含む。
【0078】
図４Ａは、本発明の幾つかの実施例に係るシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す平面図である。図４Ｂ及び図４Ｃは、図４ＡのＢ－Ｂ’線及びＣ－Ｃ’線のそれぞれに沿って取られた断面図である。図３Ａ及び図３Ｂと比較すると、図４Ａ～図４Ｃの実例は、ドリフト領域とは反対の導電型のより広いシールド領域を伴うとともに平行な導通チャネルを伴わないフィンＦＥＴ構造を示す。
【0079】
図４Ａ～図４Ｃに示されるように、パワーＭＯＳＦＥＴ４００のユニット・セルとして示される縦型パワー半導体デバイスの一例は、半導体層構造４０６を含む。半導体層構造４０６は、半導体層構造３０６と同様の１つ又は複数の層を含む。特に、半導体層構造４０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出しており、より高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含む。フィン構造２７５は、チャネル本体２７８がゼロ・バイアス・ゲート条件で完全に空乏化される（これにより、通常「オフ」型デバイス４００を規定する）ように構成されるとともに、ドレイン２９２に印加されるバイアス電圧下で（この例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたる（又は実質的にその全体に至るまでの）電流の導通を伴って十分な電圧（閾値電圧を超える）をゲート２８４に印加することによって「オン」にされるように構成される１つ若しくは複数の寸法及び／又はドーピング濃度を含む。
【0080】
半導体層構造４０６は、ドリフト領域２２０内に第２の導電型（例えば、ｐ型）の逆動作シールド領域４４０を更に含む。特に、フィンＦＥＴデバイス４００は、フィン構造２７５の外側のゲート・トレンチ２８０の下方のドリフト領域の部分に、隣接するフィン構造２７５間で延びるシールド領域４４０を含む。シールド領域４４０は、図３Ａ及び図３Ｂに関連して上述したように、実質的に均一な濃度又は段階的若しくは連続的な勾配を伴って、注入プロセスによって画定され得る。シールド領域４４０の境界は、フィン構造２７５の側壁と位置合わせされ、フィン２７５の幅に対応するギャップｇによって分離され得る。図３Ａ及び図３Ｂのシールド領域３４０とは対照的に、シールド領域４４０は、ゲート絶縁層２８２を越えて連続的に延在してソース接点２９０と接触する。したがって、フィンＦＥＴデバイス４００は平行チャネル３７８を含まず、図示のようにソース接点２９０とシールド領域４４０との間の電気接触をユニット・セル内で行なうことができる。シールド接続パターン４４１は、デバイス４００の上端に設けることができ、シールド領域４４０を電気的に接地できる又は低側電圧に接続できるようにするために（例えば、ソース接点２９０によって）、シールド領域４４０に電気的に接続することができる。また、図４Ａでは、ユニット・セルの面積全体にわたって連続的に延びるように示されるが、シールド領域４４０は、例えば平面図に「ストライプ」を画定するユニット・セルの部分に選択的に設けられ得る。シールド領域４４０のストライプも同様にシールド接続パターン４４１に接続され得る。
【0081】
図５は、本発明の幾つかの実施例に係るシールド領域及び高濃度にドープされたＪＦＥＴ領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図５は、隣接するゲート・トレンチ間のドリフト領域の上部（本明細書では「ＪＦＥＴ領域」とも称される）の抵抗を低減するために、第２の導電型のシールド領域間に第１の導電型の埋め込み高ドーパント濃度領域を含む逆動作保護実装の実例を示す。
【0082】
図５に示されるように、パワーＭＯＳＦＥＴ５００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造５０６を含む。半導体層構造５０６は、半導体層構造４０６と同様の１つ又は複数の層を含む。特に、半導体層構造５０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出するとともに、より高いドーパント濃度（例えば、ｎ＋＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含み、ドレイン２９２に印加されるバイアス電圧下で（この実例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体２７８が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を伴う。
【0083】
半導体層構造５０６は、ドリフト領域２２０内に第２の導電型（例えば、ｐ型）の逆動作シールド領域５４０を更に含む。特に、フィンＦＥＴデバイス５００は、フィン構造２７５の外側のゲート・トレンチ２８０の下方のドリフト領域２２０の部分に、隣接するフィン構造２７５間で延びるシールド領域５４０を含む。シールド領域５４０は、上述したように、実質的に均一な濃度又は段階的若しくは連続的な勾配を伴って、注入プロセスによって画定することができる。シールド領域５４０の境界は、フィン構造２７５の側壁と位置合わせされ、この例ではフィン２７５の幅に対応するギャップｇによって分離され得る。シールド領域５４０は、ゲート絶縁層２８２を越えて連続的に延在して、ユニット・セル内の電気的なグランドに接続するためにソース接点２９０と接触し、それにより、信頼性及び堅牢性を向上することができる。
【0084】
更に、任意選択的なチャネル拡張領域２７８ｅが、より広いチャネル領域を画定するため、及び／又はゲート２８４を接地されたシールド領域５４０から更に離間させるために、ゲート２８４の下方で横方向に（例えば、ｘ方向に）延在する。チャネル拡張領域２７８ｅも同様に、ドリフト領域２２０のドーパント濃度よりも低いか、又はチャネル領域２７８のドーパント濃度と同様であってもよい、第１の導電型（例えば、ｎ－）のドーパント濃度を有する。
【0085】
幾つかの実施例では（例えば、図４Ａ～図４Ｃのデバイス４００において）、隣接するゲート・トレンチ２８０間のドリフト領域２２０の上部（すなわち、ＪＦＥＴ領域）の抵抗は、ギャップｇによって示される、ゲート・トレンチ２８０の下方のシールド領域５４０間の比較的狭い空間的差異に起因して増大する可能性がある。したがって、図５に示される幾つかの実施例では、ＭＯＳＦＥＴ５００は、ＪＦＥＴ領域内、例えばシールド領域５４０間のギャップｇ内に、第１の導電型のより高いドーパント濃度（例えば、ｎ＋）の埋め込み領域５３０を更に含む。埋め込み領域５３０は、ドリフト領域２２０のドーパント濃度よりも（例えば、幾つかの実施例では約１０倍以上）高いドーパント濃度を有し、これにより、ＪＦＥＴ領域の寄生抵抗が低減し得る。埋め込み領域５３０は、高められたドーピング濃度を提供するために、（例えば、イオン注入により又はエピタキシャル成長中に）より高濃度にドープされてもよい。例えば、ＪＦＥＴ領域５３０は、ｎ型不純物でドープされてもよく、約１×１０１５～１×１０２０原子／ｃｍ３、又は約１×１０１６～２×１０１８原子／ｃｍ３のドーパント濃度を有してもよい。幾つかの実施例では、ＪＦＥＴ領域５３０は、ソース領域２６０のドーパント濃度よりも低いドーパント濃度を有してもよい。
【0086】
図６は、本発明の幾つかの実施例に係るシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図６は、ＪＦＥＴ領域の抵抗を低減するために、ゲート・トレンチの縁部又はフィン構造の側壁からオフセットされる第２の導電型のシールド領域を含む逆動作保護実装の実例を示す。
【0087】
図６に示されるように、パワーＭＯＳＦＥＴ６００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造６０６を含む。半導体層構造６０６は、半導体層構造４０６と同様の１つ又は複数の層を含む。特に、半導体層構造５０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出するとともに、より高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含み、ドレイン２９２に印加されるバイアス電圧下で（この実例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体２７８が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を伴う。
【0088】
半導体層構造６０６は、ドリフト領域２２０内に第２の導電型（例えば、ｐ型）の逆動作シールド領域６４０を更に含む。特に、フィンＦＥＴデバイス６００は、フィン構造２７５の外側のゲート・トレンチ２８０の下方のドリフト領域２２０の部分にシールド領域６４０を含む。シールド領域６４０のそれぞれの境界は、フィン構造２７５の側壁又は隣接するフィン構造２７５間のゲート・トレンチ２８０の縁部からオフセットされる。シールド領域６４０は、実質的に均一な濃度又は段階的若しくは連続的な勾配を伴って注入プロセスによって画定されてもよく、上述したように、ゲート絶縁層２８２を越えて延在して、ユニット・セル内の電気的なグランドに接続するためにソース接点２９０と接触してもよい。
【0089】
図６の実例では、オフセット・シールド領域６４０は、フィン構造２７５の幅よりも大きいギャップｇ’によって分離され、それによって、シールド領域６４０間のＪＦＥＴ領域６３０内の抵抗を低減する。例えば、シールド領域６４０は、フィン２７５の幅を超えてギャップｇ’を増大させる（したがって、ＪＦＥＴ領域６３０のサイズを増大させる）ためにゲート・トレンチ２８０の縁部からオフセットして実行される注入プロセスによって形成され得る。増大したギャップｇ’は、ＪＦＥＴ領域６３０内の寄生抵抗を低減し得るが、ゲート・トレンチ２８０のベースのゲート絶縁層２８２の底部における電界クラウディングを増大させ得る。幾つかの実施例では、（基板２１０に対する）シールド領域６４０の深さ及び／又はシールド領域６４０のドーパント濃度は、ギャップｇ’が広がるにつれて（すなわち、シールド領域６４０の境界とゲート・トレンチ２８０の縁部との間のオフセット量が増大するにつれて）増大され得る。より一般的には、オフセット・シールド領域６４０間のギャップｇ’は、フィン構造２７５の幅又は他の寸法に対応しない場合がある。
【0090】
図７は、本発明の幾つかの実施例に係るオフセット・シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図７は、ゲート・トレンチの縁部からオフセットされ、且つ（基板を基準として）ゲート・トレンチよりも深く延びる二次トレンチ内に設けられる第２の導電型のシールド領域を含む逆動作保護実装の実例を示す。
【0091】
図７に示されるように、パワーＭＯＳＦＥＴ７００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造７０６を含む。半導体層構造７０６は、半導体層構造６０６と同様の１つ又は複数の層を含む。特に、半導体層構造７０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出するとともに、より高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含み、ドレイン２９２に印加されるバイアス電圧下で（この実例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体２７８が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を伴う。
【0092】
半導体層構造７０６は、フィン構造２７５の外側のドリフト領域２２０内に、フィン構造２７５の側壁／隣接するフィン構造２７５間のゲート・トレンチ２８０の縁部からオフセットされた境界を伴って、第２の導電型（例えば、ｐ型）の逆動作シールド領域７４０を更に含む。オフセット・シールド領域７４０は、フィン構造２７５の幅よりも大きいギャップｇ’によって分離される。特に、フィンＦＥＴデバイス７００は、ゲート・トレンチ２８０の底面又は床面（点線で示す）に二次トレンチ７８０（破線で示す）を含む。したがって、二次トレンチ７８０は、ゲート・トレンチ２８０よりも深い深さまで基板２１０に向かって延在する。より深い二次トレンチ７８０は、より浅い一次ゲート・トレンチ２８０の側壁又は縁部からオフセットされ、シールド領域７４０は、二次トレンチ７８０の下方のドリフト領域２２０内に設けられる。例えば、シールド領域７４０は、同様に上で論じたように、注入プロセスによって、実質的に均一な濃度又は段階的若しくは連続的な勾配を伴って、二次トレンチ７８０の床面に画定され得る。シールド領域７４０も同様に、ゲート絶縁層２８２を越えて延在して、ユニット・セル内の電気的なグランドに接続するためにソース接点２９０と接触することができる。図７に示されるより深いシールド領域７４０は、寄生抵抗を低減するためにＪＦＥＴ領域６３０内のギャップｇ’も維持しながら、ゲート絶縁層２８２を早期破壊からより効果的に保護することができる。
【0093】
図８は、本発明の幾つかの実施例に係るオフセット・シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、図８は、（基板を基準として）ゲート・トレンチよりも深く延びてドリフト領域のワイド・バンドギャップ半導体材料とは異なる材料（例えば、ポリシリコン）から形成される二次トレンチ内に設けられる、ゲート・トレンチの縁部からオフセットされる第２の導電型のシールド領域を含む逆動作保護実装の実例を示す。
【0094】
図８に示されるように、パワーＭＯＳＦＥＴ８００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造８０６を含む。半導体層構造８０６は、半導体層構造６０６と同様の１つ又は複数の層を含む。特に、半導体層構造８０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出するとともに、より高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含み、ドレイン２９２に印加されるバイアス電圧下で（この実例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体２７８が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を伴う。
【0095】
半導体層構造８０６は、フィン構造２７５の外側のドリフト領域２２０内に、フィン構造２７５の側壁／隣接するフィン構造２７５間のゲート・トレンチ２８０の縁部からオフセットされた境界を伴って、第２の導電型（例えば、ｐ型）の逆動作シールド領域８４０を更に含む。シールド領域８４０は、フィン構造２７５の幅よりも大きいギャップｇ’によって分離される。図８の実例では、シールド領域８４０は、ドリフト領域２２０のワイド・バンドギャップ材料とは異なる材料、例えば、ワイド・バンドギャップ材料よりも低い抵抗を有する半導体材料で形成される。例えば、ドリフト領域２２０がＳｉＣであってもよく、シールド領域８４０がポリシリコン（ポリＳｉ）であってもよい。
【0096】
特に、フィンＦＥＴデバイス８００は、ゲート・トレンチ２８０（破線で示す）の底面に形成される二次トレンチ８８０（破線で示す）を含む。二次トレンチ８８０は、ゲート・トレンチ２８０よりも深い深さまで基板２１０に向かって延在する。より深い二次トレンチ８８０は、より浅い一次ゲート・トレンチ２８０の縁部からオフセットされ、シールド領域８４０は二次トレンチ８８０内に例えば堆積プロセスによって形成される。例えば、二次トレンチ８８０には第２の導電型のポリシリコンが充填され、ＳｉＣドリフト領域２２０内にポリＳｉシールド領域８４０を画定することができる。ゲート・トレンチ２８０の底部のゲート絶縁層２８２は、ゲート・トレンチ２８０のトレンチ縁部又は側壁から一定のオフセットでシールド領域８４０を実装することによって保護され得る。ポリＳｉ－ＳｉＣヘテロ接合が、ＳｉＣドリフト領域２２０とポリＳｉシールド領域８４０との間の界面に画定される。ポリシリコン・シールド領域８４０（例えば、ｐ型ポリＳｉ）は、シールド領域６４０（例えば、ｐ型ドープＳｉＣ）などのＳｉＣシールド領域のバルク抵抗よりも約３桁低いバルク抵抗を有することができ、これにより、より高速なスイッチング及び／又はデバイスの信頼性と堅牢性とを向上させることが可能になり得る。
【0097】
図９、図１０、及び図１１は、本発明の実施例に係る様々なシールド領域の実装を示す。特に、図９は、非対称シールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図であり、図１０は、チャネル領域の下のドリフト領域の部分に狭いシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図であり、図１１は、本発明の幾つかの実施例に係るチャネル領域の下のドリフト領域の部分に広いシールド領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。
【0098】
図９、図１０、及び図１１に示されるように、パワーＭＯＳＦＥＴ９００、１０００、１１００のユニット・セルとして示される縦型パワー半導体デバイスの実例はそれぞれ半導体層構造９０６、１００６、１１０６を含む。半導体層構造９０６、１００６、１１０６は、半導体層構造６０６と同様の１つ又は複数の層を含む。特に、半導体層構造９０６、１００６、１１０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造２７５は、ドリフト領域２２０から突出するとともに、より高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第１の導電型のより低いドーパント濃度（例えば、ｎ－）のチャネル領域２７８とを含み、ドレイン２９２に印加されるバイアス電圧下で（この実例では、反対の導電型のウェル又はチャネル領域をフィン構造２７５に伴わない）フィン構造２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体２７８が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を伴う。
【0099】
半導体層構造９０６、１００６、１１０６は、フィン構造２７５の外側のドリフト領域２２０の部分、及びフィン構造２７５とドレイン領域２１０との間に、第２の導電型（例えば、ｐ型）の逆動作シールド領域９４０、１０４０、１１４０を更に含む。図９及び図１０のシールド領域９４０及び１０４０は、ギャップ（それぞれｇ’’及びｇ’として示される）によって分離される。本明細書に記載されるシールド領域（例えば、３４０～１２４０）間のギャップ（例えば、ｇ、ｇ’、ｇ’’）は、フィン構造２７５に対して狭くても、広くても、又は非対称であってもよく、ギャップは、フィン構造２７５の幅又は他の寸法に対応してもしなくてもよい。すなわち、シールド領域は、本明細書に記載される実例に示されるものよりも近くても遠くてもよく、及び／又はフィン構造２７５に対してより深い又はより浅い深さまで延在してもよい。
【0100】
図９のデバイス９００では、シールド領域９４０は、フィン構造２７５の幅よりも狭いギャップｇ’’によって分離される。図１０のデバイス１０００では、シールド領域１０４０は、フィン構造２７５の幅よりも大きいギャップｇ’によって分離される。幾つかの実施例では、図９、図１０、及び図１１に示されるように、中央シールド領域９４０ｃ、１０４０ｃ、１１４０がフィン構造２７５の下方に設けられてもよい。中央シールド領域９４０ｃ、１０４０ｃ、１１４０は、フィン構造２７５のベースの又はその下方の埋め込み領域であってもよく、例えば、イオン注入によって、及び周辺に位置するシールド領域（例えば、９４０、１０４０）と同様のドーパント濃度を伴って形成され得る。中央シールド領域は、フィン領域よりも（例えば、図１１のシールド領域１１４０によって示されるように）広くてもよく、（図１０のシールド領域１０４０ｃによって示されるように）狭くてもよく、或いは（図９のｘ方向に沿って延びる、左側シールド領域９４０の横方向に延びる部分９４０ｃによって示されるように）フィン構造２７５に対して非対称であってもよい。すなわち、フィン構造２７５の下方の中央シールド領域９４０ｃ、１０４０ｃ、１１４０は、フィン構造２７５の幅又は他の寸法に対応してもしなくてもよい。幾つかの実施例では、図９に示されるように、中央シールド領域９４０ｃは、例えば、周期的に（例えば、１つおきのシールド領域、２つおきのシールド領域など）、１つ又は複数の周辺シールド領域９４０に接続され得る。
【0101】
図９、図１０、及び図１１に示されるシールド領域構成は、本明細書に記載のフィン構造２７５の異なる断面を表わしており、より一般的には、相互に及び／又は本明細書に記載の任意の実施例と組み合わせて使用することができる。例えば、フィン構造２７５の長さに沿って（例えば、ｙ方向に沿って）取られたそれぞれの断面は、図９のシールド領域９４０、９４０ｃと交互になっている図６に示されるシールド領域６４０を含むことができ、幾つかの実施例では、フィン構造２７５の左側（図９に示すように）から右側へと交互になるシールド領域９４０と９４０ｃとの間のギャップｇ’’を伴う。すなわち、図６及び図９の断面図は、同じフィン構造２７５のｙ方向に沿って交互になっていてもよい。別の例として、図１０及び図９の断面図は、同じフィン構造２７５のｙ方向に沿って交互になっていてもよく、図１０の中央シールド領域１０４０ｃ及び図９の中央シールド領域９４０ｃは、フィン構造２７５の長さに沿ってｙ方向に連続的に延びる同じ中央シールド領域、及び、部分９４０ｃで中央シールド領域への接続をもたらす周辺シールド領域９４０、それぞれの断面を示す。すなわち、本明細書に記載されるフィン構造２７５のシールド領域構成は、本明細書に示される断面図のいずれか１つに限定されるものではなく、むしろ、例えば、シールド領域の中央部分と縁部分との間の接続を提供するために本明細書に示される断面図の任意の組合せに従って、フィン構造２７５の長さに沿って（例えば、ｙ方向に沿って）変化してもよい。
【0102】
より一般的には、本明細書に記載されるシールド領域３４０～１２４０の深さ及び／又はドーパント濃度は、（例えば、シールド領域間のギャップに応じて）十分な又は所望の遮断能力を与えるために増減され得る。シールド領域３４０～１２４０は、ｐ－ｎ接合部に関連して図示されているが、代わりに、超接合（交互に深いシールド領域を有する）として、又は遮断能力を与えるヘテロ接合として実装することもできる。また、シールド領域３４０～１２４０は、ドリフト領域２２０の半導体材料への注入（例えば、ｐ型ドーパント注入）によって、又はドリフト領域２２０の半導体材料のエッチング部分上又はエッチング部分内の異なる材料（例えば、ｐ型ポリシリコン）の堆積又は成長によって、形成され得る。
【0103】
図１２は、本発明の幾つかの実施例に係る反対の導電型ウェル領域を含むパワー半導体デバイスのユニット・セル構造を示す断面図である。特に、幾つかの実施例における接合部のないデバイスとは対照的に、図１２は、フィン構造内のｐ－ｎ接合部により体積電流の流れをもたらすように構成されるフィンＦＥＴデバイスを示す。
【0104】
図１２に示されるように、パワーＭＯＳＦＥＴ１２００のユニット・セルとして示される縦型パワー半導体デバイスの実例は、半導体層構造１２０６を含む。半導体層構造１２０６は、基板２１０と、第１の導電型（例えば、ｎ型）のドリフト領域２２０とを含む。フィン構造１２７５は、ドリフト領域２２０から突出する。フィン構造１２７５は、第１の導電型のより高いドーパント濃度（例えば、ｎ＋）のソース領域２６０と、ソース領域２６０とドリフト領域２２０との間の第２の導電型のより低いドーパント濃度（例えば、ｐ－）のウェル領域１２７８とを含む。したがって、フィン構造１２７５は、ドレイン２９２に印加されるバイアス電圧下でフィン構造１２７５の体積の大部分にわたって（又は実質的にその全体に至るまで）電流を導通させるようにチャネル本体（ウェル領域１２７８の反転によってもたらされる）が構成されるような１つ若しくは複数の寸法及び／又はドーピング濃度を含む。
【0105】
ドリフト領域２２０とは反対の導電型のウェル領域１２７８を含むフィン構造１２７５は、本明細書に記載される接合部のないチャネル領域２７８を含むフィン構造２７５と同様の１つ又は複数の寸法（例えば、幅、長さ、及び／又は高さ）を有し得る。フィン構造１２７５は、第２の導電型のドーパント（例えば、ｐ型不純物）でドープされてもよく、フィン構造１２７５の寸法（例えば、幅、高さ）と共に変化し得る、約１×１０１４～１×１０１７原子／ｃｍ３、例えば約５×１０１４～５×１０１６原子／ｃｍ３、約１×１０１５～１×１０１６原子／ｃｍ３、又は約１×１０１５～５×１０１５原子／ｃｍ３の比較的低いドーパント濃度を有してもよい。フィン構造１２７５は、ＭＯＳＦＥＴ１２００のためのチャネル領域１２７８を画定する。したがって、ウェル領域１２７８内に画定されるチャネル領域は、ドリフト領域２２０とは反対の導電型を成し、且つドリフト領域２２０のドーパント濃度よりも、例えば幾つかの実施例では約１０倍以上、低いドーパント濃度を有する。ｐ－ｎ接合部は、ｎ型フィン構造１２７５の部分とフィン構造１２７５内の反対の導電型のウェル領域１２７８との間の界面に画定される。
【0106】
したがって、ＭＯＳＦＥＴ１２００は、ゲート２８４に電圧が印加されていない「オフ」状態にあり、ウェル領域１２７８の反転及びソース領域２６０とドレイン２９２との間の導通のためにゲート２８４に十分な電圧（閾値電圧を超える）を印加することによって「オン」にすることができる。フィン構造２７５の寸法と、その中の反対の導電型ウェル領域１２７８のドーパント濃度とに基づき、ウェル領域１２７８の大部分の（又は実質的にその全体に至る）反転は、印加されたゲート電圧に応じて実現され、それにより、ドレイン２９２に印加されるバイアス電圧下でフィン構造１２７５のそれぞれの体積の大部分にわたって（又は実質的にその全体に至るまで）電流又は電子の流れの導通を可能にすることができる。すなわち、フィン構造１２７５の１つ又は複数の寸法と、本明細書に記載されるウェル領域１２７８のドーパント濃度との組合せは、各フィン構造１２７５の体積の大部分（例えば、５０パーセントを超える、７５パーセントを超える、又は最大で全体）にわたるキャリア分布又は電流の流れをもたらすように構成され得る。
【0107】
前の実施例と同様に、半導体層構造１２０６は、ドリフト領域２２０内、ゲート・トレンチ２８０の下方、及びフィン構造１２７５の外側で、隣接するフィン構造２７５間に、第２の導電型（例えば、ｐ型）の逆動作シールド領域４４０を含む。更に、第２の導電型のより高濃度にドープされた（例えば、ｐ＋）領域１２８８が、ソース接点２９０と接触して、フィン構造１２７５の上端のソース領域２６０間に設けられてもよい。シールド接続パターン（図示せず）は、シールド領域４４０を電気的に接地できるように（例えば、ソース接点２９０によって）シールド領域４４０に電気的に接続され得る。
【0108】
図１２の実例に示される反対の導電型のウェル領域１２７８は、本明細書に記載の任意の構成において接合部のないチャネル領域２７８の代わりに使用できることが理解される。すなわち、本明細書では主に接合部のないチャネル２７８に関して説明するが、本発明の実施例は、接合部のない実装に限定されず、むしろ、電流の体積導通をもたらすように構成される任意のフィン構造を含み得ることが理解される。
【0109】
図１３は、本発明の幾つかの実施例に係るパワー半導体デバイスにおける連続フィン構造を示す斜視図である。図１４は、本発明の幾つかの実施例に係るパワー半導体デバイスにおける島状フィン構造を示す斜視図である。
【0110】
図１３及び図１４に示されるように、本明細書に記載のフィン構造２７５は、１つ又は複数の方向に、（図１３のストライプ形状のフィン構造２７５’により示されるように）連続的に延びてもよく、（図１４の島状又は柱状のフィン構造２７５’’により示されるように）不連続に延びてもよい。例えば、半導体層構造１３０６、１４０６は、第１の方向（例えば、ｘで示されるｘ方向又は幅方向Ｗで）で互いに離間されて第１の方向に対して垂直な異なる第２の方向（例えば、図示のｙ方向又は長さ方向Ｌに）に連続的又は不連続的に延びるフィン構造２７５’、２７５’’を含む。隣接するフィン間の間隔又は距離（例えば、後述するトレンチ幅Ｔ）は、第１及び／又は第２の方向において同じ又は類似していてもよい。したがって、フィン構造２７５、２７５’、２７５’’は、ドリフト領域２２０から第３の方向（例えば、図示のｚ方向又は高さ方向Ｈ）に突出するとともに、第１の導電型のそれぞれのソース領域２６０と、ソース領域２６０とドリフト領域２２０との間で垂直方向又は高さ方向Ｈに延在するそれぞれのチャネル領域２７８とを含む。言い換えれば、それぞれのソース領域２６０は、ドリフト領域２２０の反対側のそれぞれのチャネル領域２７８上に積層される。デバイス１３００及び１４００の、ソース接点（ソース領域２６０上）、ドレイン接点（ドリフト領域２２０上又はソース領域２６０の反対側の下にある基板上）、ゲート、及び他の様々な特徴は、半導体層構造１３０６及び１４０６の説明を容易にするために、図１３及び図１４には示されない。
【0111】
幾つかの実施例では、パワー半導体デバイス１３００、１４００の全表面積又は設置面積に対するフィン構造２７５、２７５’、２７５’’の密度を高めるために、フィン構造２７５、２７５’、２７５’’は、幅Ｗ及び／又は長さＬ方向に沿って、より間隔が密であってもよい。例えば、隣接するフィン構造２７５、２７５’、２７５’’間のゲート・トレンチのトレンチ幅Ｔは、デバイス１３００、１４００内のフィン構造２７５、２７５’、２７５’’の数を増大又は最大化するために減少されるか又は最小限に抑えられてもよい。例えば、ゲート・トレンチは、約３５ナノメートル（ｎｍ）～約２．５マイクロメートル（μｍ）、例えば約５０ｎｍ～約２μｍ、又は約１００ｎｍ～約１μｍのそれぞれのトレンチ幅Ｔを有してもよい。幾つかの実施例では、トレンチ幅Ｔとフィン幅Ｗとの比が約１：１となり得るように、トレンチ幅Ｔがフィン幅Ｗと同様であってもよい。
【0112】
フィン構造２７５、２７５’、２７５’’は、体積電流が流れるオン状態の導通領域をもたらすように寸法設定されているため、デバイス１３００、１４００内のフィン構造２７５、２７５’、２７５’’の数を増やすことにより、幾つかの従来のデバイスと比較して全体の導通面積を高めることができる。幾つかの実施例では、本明細書に記載のパワー半導体デバイスは、デバイス１３００、１４００の全表面積又は設置面積（例えば、Ｄ１×Ｄ２によって規定される表面積）の約５０％以上（例えば、約６０％以上、約７５％以上、又は約１００％以上）の導通面積（フィン構造２７５、２７５’、２７５’’のそれぞれの設置面積によって集合的に規定される）をもたらし得る。デバイスの導通面積は、フィン構造２７５（したがって側壁面）の高さＨにも依存し得る。例えば、フィンの高さＨ（すなわち、トレンチの深さ）が２つのフィン２７５間の間隔（すなわち、トレンチ幅Ｔ）より大きい場合、Ｄ１×Ｄ２によって規定される表面積の１００％を超える導通面積を得ることができる。幾つかの実施例では、導通面積は、所望のシールド能力又は要件に基づいて制限され得る。
【0113】
図１５Ａは、本発明の幾つかの実施例に係るシールド領域及びシールド接続パターンを含むパワー半導体デバイス１５００ａのフィン構造を示す平面図である。図１５Ｂ、図１５Ｄ、及び図１５Ｅは、本発明の幾つかの実施例に係るパワー半導体デバイス１５００ｂ、１５００ｄ、及び１５００ｅにおける代替のフィン構造を示す平面図である。図１５Ｃは、本発明の幾つかの実施例に係るパワー半導体デバイス１５００ｃにおける代替のシールド接続パターンを示す平面図である。
【0114】
図１５Ａ～図１５Ｅに示されるように、フィン構造２７５－１、２７５－２、２７５－３（総称して２７５）は、平面図では異なる第１の方向（例えば、ｘ方向又は幅方向）及び第２の方向（例えば、ｙ方向又は長さ方向）に延びる島形状を有する。図１５Ａ及び図１５Ｃでは、フィン構造２７５－１は、平面図では正方形又は長方形の形状を有する。図１５Ｂでは、フィン構造２７５－２は、平面図では十字形状（例えば、それぞれが異なる方向に延びる２つ以上の交差部分を有する）を有する。図１５Ｄ及び図１５Ｅでは、フィン構造２７５－３は、平面図では六角形の形状を有する。フィン構造２７５は、平面図において長方形又は正方形のパターン（図１５Ａ～図１５Ｄ）或いは六角形のパターン（図１５Ｅ）を集合的に画定するように配置され得る。より一般的には、平面図において様々な形状に関連して示されるが、本発明の実施例に係るフィン又はピラーは、図示された形状に限定されず、他の形状（例えば、他の多角形又は楕円形、例えば円形）、又は本明細書に記載されるような体積導通をもたらすように構成される任意の適切な形状を含んでもよい。
【0115】
シールド接続パターン４４１、４４１’は、平面図においてドリフト領域２２０内で１つ又は複数の方向に延在する第２の導電型の高濃度にドープされた領域（例えば、ｐ＋領域）を含む。シールド接続パターン４４１、４４１’は、フィン構造２７５、２７５’’’の側壁と位置合わせされるか（図１５Ａから図１５Ｃに示すように）又はフィン構造２７５、２７５’’’の側壁からオフセットして設けられ得る、シールド領域４４０への電気的接続を可能にするように配置される。図１５Ａ、図１５Ｂ、図１５Ｄ、及び図１５Ｅでは、シールド接続パターン４４１は、図示されたフィン構造２７５のサブセットの両側で一方向に連続的に延在する（例えば、フィン構造２７５の幅方向に沿ってストライプ形状を画定する）。図１５Ｃでは、シールド接続パターン４４１’は、図示されたサブセットのフィン構造２７５間で一方向に不連続に延びる（例えば、フィン構造２７５の幅方向に沿ってセグメント化されたストライプを画定する）が、シールド接続パターン４４１よりも高い頻度で延びる。例えば、図１５Ｃのシールド接続パターン４４１’は、下にある中央シールド領域（例えば、１０４０ｃ、１１４０）と接触するように２つの隣接するフィン構造２７５間で延在し得る。
【0116】
より一般的には、シールド接続パターン４４１、４４１’は、シールド領域４４０のための電気的接地接続をもたらすために、１つ又は複数の方向に連続的又は不連続に延在することができる。同様に、図１５Ａ～図１５Ｅでは島状フィン構造２７５間で連続的に延在するように示されるが、シールド領域４４０（及び本明細書に記載のシールド領域３４０～１２４０）は、フィン構造２７５間で、１つ又は複数の方向（例えば、フィン構造２７５の幅方向及び／又は長さ方向に沿って）に連続的又は不連続的に延在することができる。
【0117】
本明細書に記載の実施例は、トレンチ型縦型半導体パワー・トランジスタ（ＭＯＳＦＥＴ又はＩＧＢＴ）に使用することができる。より一般的には、本明細書に開示した異なる実施例の特徴を任意の方法で組み合わせて、多くの更なる実施例を提供できることが理解される。また、本発明は主にパワーＭＯＳＦＥＴの実装に関して上で説明されているが、本明細書で説明される技術は、高電圧遮断を必要とする他の同様のパワー半導体デバイスにも同様に良く適用することが理解され得る。したがって、本発明の実施例はＭＯＳＦＥＴに限定されず、本明細書に開示される技術はＩＧＢＴ又は他の任意の適切なゲート・トレンチ・デバイスに使用することができる。例えば、本明細書で説明される任意のＭＯＳＦＥＴ実施例の特徴は、ＳｉＣ又は他の半導体材料、例えばＳｉ上に製造されるＩＧＢＴ実施例に組み込むことができる。したがって、本明細書では、本発明の概念の様々な特徴が特定の例に関して説明されているが、これらの特徴は、他の実施例に追加することができ、及び／又は他の実施例の実例の特徴の代わりに使用して、多くの更なる実施例を提供できることが理解される。したがって、本発明はこれらの異なる組合せを包含するものと理解されるべきである。
【0118】
上記の説明では、各実例の実施例が、特定の導電型の領域に関連して説明されている。上記の実施例の各々におけるｎ型層とｐ型層の導電率を単純に逆転させることによって、反対の導電型のデバイスを形成できることが理解される。したがって、本発明は、異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴなど）ごとにｎチャネル・デバイスとｐチャネル・デバイスの両方をカバーすることが理解される。
【0119】
本発明は、主に炭化ケイ素ベースのパワー半導体デバイスに関して上で議論された。しかしながら、本明細書では炭化ケイ素が実例として使用されており、本明細書で議論されるデバイスは任意の適切なワイド・バンドギャップ半導体材料系で形成され得ることが理解される。１つの実例として、窒化ガリウムベースの半導体材料（例えば、窒化ガリウム、窒化アルミニウムガリウムなど）を、上述の実施例のいずれかにおいて炭化ケイ素の代わりに使用することができる。より一般的には、炭化ケイ素デバイスに関連して議論したが、本発明の実施例は、それに限定されず、他のワイド・バンドギャップ半導体材料、例えば窒化ガリウム、セレン化亜鉛、又は他の任意のＩＩ－ＶＩ又はＩＩＩ－Ｖワイド・バンドギャップ化合物半導体材料を使用して形成されたデバイスに対して適用可能性を有し得る。
【0120】
本発明の実施例を示す添付の図面を参照して、本発明の実施例を説明した。しかしながら、本発明は、多くの異なる形態で具現化することができ、上記の実施例に限定されると解釈されるべきではないことが理解される。むしろ、これらの実施例は、この開示が徹底的且つ完全になり、本発明の範囲を当業者に十分に伝えるように提供される。同様の番号は、全体を通して同様の要素を指す。
【0121】
第１の及び第２の、などの用語は、様々な要素を説明するために本明細書全体で使用されるが、これらの要素はこれらの用語によって限定されるべきではないことが理解される。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連する列挙された項目のうちの１つ又は複数の任意及び全ての組合せを含む。
【0122】
本明細書で使用される用語は、特定の実施例を説明することだけを目的としており、本発明を限定することを意図していない。本明細書で使用されるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が明確に別段の指示をしない限り、複数形も含むことを意図している。本明細書で使用される場合、用語「備える」「備えている」「含む」及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことが更に理解される。
【0123】
層、領域、又は基板などの要素が、別の要素の「上に」ある、又は「上へと」延在していると言及される場合、それは、他の要素の直接上にある又はその上に直接延在することができ、或いは、介在要素も存在し得ることが理解される。これに対し、ある要素が別の要素の「直接上に」ある又は「上に直接」延在していると言及される場合、介在要素は存在しない。要素が別の要素に「接続されている」又は「結合されている」と言及される場合、それは他の要素に直接接続又は結合され得るか、又は介在要素が存在し得ることも理解される。これに対し、要素が別の要素に「直接接続されている」又は「直接結合されている」と言及される場合、介在要素は存在しない。
【0124】
「下方」又は「上方」又は「上側」又は「下側」又は「上端」又は「下端」などの相対的な用語は、本明細書では、図に示されるような、ある要素、層、又は領域と別の要素、層、又は領域との関係を説明するために使用され得る。これらの用語は、図に示されている方向に加えて、デバイスの異なる方向を包含することを意図していることが理解される。
【0125】
本明細書では、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して、本発明の実施例を説明する。図面における層及び領域の厚さは、明確にするために誇張されている場合がある。更に、例えば、製造技術及び／又は公差の結果としての図の形状からの変動が予想される。本発明の実施例はまた、製造工程に関連して説明される。製造工程に示されているステップは、示されている順序で実行される必要はないことが理解される。
【0126】
本発明の幾つかの実施例は、半導体層及び／又は領域の多数キャリア濃度を指すｎ型又はｐ型などの導電型を有することを特徴とする層及び／又は領域に関連して説明される。したがって、ｎ型材料は負に帯電した電子の過半数平衡濃度を有し、ｐ型材料は正に帯電した正孔の過半数平衡濃度を有する。幾つかの材料は、別の層又は領域と比較した多数キャリアの比較的大きい濃度（「＋」）又は小さい濃度（「－」）を示すために「＋」又は「－」で表記される場合がある（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－などのように）。しかしながら、そのような表記は、層又は領域における多数キャリア又は少数キャリアの特定の濃度の存在を意味するものではない。
【0127】
図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的及び説明的な意味でのみ使用されており、限定の目的では使用されておらず、本発明の範囲は添付の特許請求の範囲に記載されている。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【国際調査報告】