特表 2023-553679 三次元トランジスタを有するメモリ周辺回路及びその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-25

(54)【発明の名称】三次元トランジスタを有するメモリ周辺回路及びその形成方法

(51)【国際特許分類】

   H10B 43/40 20230101AFI20231218BHJP

   H10B 43/27 20230101ALI20231218BHJP

   H01L 21/336 20060101ALI20231218BHJP

   H01L 21/8234 20060101ALI20231218BHJP

   H10B 12/00 20230101ALI20231218BHJP

   H10B 41/27 20230101ALI20231218BHJP

   H10B 41/40 20230101ALI20231218BHJP

【ＦＩ】

H10B43/40

H10B43/27

H01L29/78 371

H01L27/06 102A

H01L27/088 E

H10B12/00 681F

H01L29/78 301X

H01L27/088 B

H01L27/088 C

H10B41/27

H10B41/40

H10B12/00 671A

H10B12/00 671Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023536581

(86)(22)【出願日】2021-06-30

(85)【翻訳文提出日】2023-06-15

(86)【国際出願番号】 CN2021103677

(87)【国際公開番号】W WO2022236944

(87)【国際公開日】2022-11-17

(31)【優先権主張番号】PCT/CN2021/093323

(32)【優先日】2021-05-12

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＦＩＲＥＷＩＲＥ

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】スン・チャオ

(72)【発明者】

【氏名】チェン・リアン

(72)【発明者】

【氏名】シュイ・ウェンシャン

(72)【発明者】

【氏名】リウ・ウェイ

(72)【発明者】

【氏名】ジァン・ニン

(72)【発明者】

【氏名】シュエ・レイ

(72)【発明者】

【氏名】ティエン・ウー

【テーマコード（参考）】

5F048

5F083

5F101

5F140

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048AC03

5F048AC10

5F048BA01

5F048BA14

5F048BA15

5F048BA16

5F048BA19

5F048BA20

5F048BB01

5F048BB05

5F048BB09

5F048BB11

5F048BB16

5F048BC01

5F048BC03

5F048BC18

5F048BD02

5F048BD06

5F048BD07

5F048BE02

5F048BF02

5F048BF03

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048BG13

5F048BG14

5F048CB01

5F048CB03

5F048CB04

5F083AD24

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083ER23

5F083GA10

5F083HA02

5F083HA06

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA05

5F083LA10

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083NA01

5F083ZA21

5F101BA01

5F101BA41

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BF05

5F140AB01

5F140AC32

5F140AC36

5F140BA01

5F140BA03

5F140BA05

5F140BA07

5F140BB01

5F140BB05

5F140BD07

5F140BD09

5F140BD11

5F140BE10

5F140BF04

5F140BF05

5F140BF07

5F140BF10

5F140BG28

5F140CB04

(57)【要約】

特定の態様において、三次元（３Ｄ）メモリデバイスは、メモリセルのアレイを含む第１の半導体構造と、周辺回路を含む第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。周辺回路は３Ｄトランジスタを含む。メモリセルのアレイは、接合界面を横切って周辺回路に結合される。

【特許請求の範囲】

【請求項1】

メモリセルのアレイを含む第１の半導体構造と、
周辺回路を含む第２の半導体構造であって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造と、
前記第１の半導体構造と前記第２の半導体構造との間の接合界面であって、前記メモリセルのアレイが、前記接合界面を横切って前記周辺回路に結合される、接合界面と、を備える
三次元（３Ｄ）メモリデバイス。

【請求項2】

前記３Ｄトランジスタがマルチゲートトランジスタである
請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記マルチゲートトランジスタがフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む
請求項２に記載の３Ｄメモリデバイス。

【請求項4】

前記マルチゲートトランジスタがゲートオールアラウンド（ＧＡＡ）ＦＥＴを含む
請求項２に記載の３Ｄメモリデバイス。

【請求項5】

前記３Ｄトランジスタは、
３Ｄ半導体本体と、
前記３Ｄ半導体本体の複数の側面と接触するゲート構造であって、ゲート誘電体及びゲート電極を含む、ゲート構造と、を備える
請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。

【請求項6】

前記周辺回路は、第１の周辺回路及び第２の周辺回路を含み、
前記３Ｄトランジスタは、前記第１の周辺回路の第１の３Ｄトランジスタ及び前記第２の周辺回路の第２の３Ｄトランジスタを含み、
前記第１の周辺回路の前記第１の３Ｄトランジスタは、第１の電圧を受け、
前記第２の周辺回路の前記第２の３Ｄトランジスタは、前記第１の電圧よりも大きい第２の電圧を受ける
請求項５に記載の３Ｄメモリデバイス。

【請求項7】

前記周辺回路は、第３の周辺回路を更に備え、
前記３Ｄトランジスタは、前記第３の周辺回路の第３の３Ｄトランジスタを更に含み、
前記第３の周辺回路の前記第３の３Ｄトランジスタは、前記第２の電圧よりも大きい第３の電圧を受ける
請求項６に記載の３Ｄメモリデバイス。

【請求項8】

前記第１の周辺回路は、入力／出力（Ｉ／Ｏ）回路を含み、
前記第２の周辺回路は、ページバッファの少なくとも一部を含み、
前記第３の周辺回路は、ワード線ドライバを含む
請求項７に記載の３Ｄメモリデバイス。

【請求項9】

前記第１の半導体構造は、前記メモリセルのアレイに結合された複数のビット線及び複数のワード線を更に含み、
第２の周辺回路の前記第２の３Ｄトランジスタは、前記ビット線のうちの少なくとも１つを介して前記メモリセルのアレイに結合され、
前記第３の周辺回路の前記第３の３Ｄトランジスタは、前記ワード線のうちの少なくとも１つを介して前記メモリセルのアレイに結合される
請求項７又は８に記載の３Ｄメモリデバイス。

【請求項10】

前記第３の３Ｄトランジスタの前記ゲート誘電体の厚さは、前記第２の３Ｄトランジスタの前記ゲート誘電体の厚さよりも大きく、
前記第２の３Ｄトランジスタの前記ゲート誘電体の厚さは、前記第１の３Ｄトランジスタの前記ゲート誘電体の厚さよりも大きい
請求項７から９のいずれか一項に記載の３Ｄメモリデバイス。

【請求項11】

前記第３の３Ｄトランジスタは、ドリフト領域と、ソース及びドレインとを更に含み、
前記ドリフト領域のドーピング濃度は、前記ソース及びドレインのドーピング濃度よりも低い
請求項７から１０のいずれか一項に記載の３Ｄメモリデバイス。

【請求項12】

前記第１の３Ｄトランジスタの前記ゲート電極は、金属を含み、
前記第１の３Ｄトランジスタの前記ゲート誘電体は、高誘電率（高－ｋ）誘電体を含む
請求項６から１１のいずれか一項に記載の３Ｄメモリデバイス。

【請求項13】

前記第１の３Ｄトランジスタ又は前記第２の３Ｄトランジスタの前記３Ｄ半導体本体は、平面視においてダンベル形状を有する
請求項６から１２のいずれか一項に記載の３Ｄメモリデバイス。

【請求項14】

前記ゲート電極は、ポリシリコンを含む
請求項５から１３のいずれか一項に記載の３Ｄメモリデバイス。

【請求項15】

前記ゲート誘電体は、酸化ケイ素を含む
請求項５から１４のいずれか一項に記載の３Ｄメモリデバイス。

【請求項16】

前記３Ｄ半導体本体の幅は、１０ｎｍよりも大きい
請求項５から１５のいずれか一項に記載の３Ｄメモリデバイス。

【請求項17】

前記３Ｄ半導体本体の前記幅は、３０ｎｍ～１，０００ｎｍである
請求項１６に記載の３Ｄメモリデバイス。

【請求項18】

前記３Ｄ半導体本体の高さは、４０ｎｍよりも大きい
請求項５から１７のいずれか一項に記載の３Ｄメモリデバイス。

【請求項19】

前記３Ｄ半導体本体の前記高さは、５０ｎｍ～１，０００ｎｍである
請求項１８に記載の３Ｄメモリデバイス。

【請求項20】

前記３Ｄ半導体本体のチャネル長は、３０ｎｍよりも大きい
請求項５から１９のいずれか一項に記載の３Ｄメモリデバイス。

【請求項21】

前記３Ｄ半導体本体の前記チャネル長は、５０ｎｍ～１，５００ｎｍである
請求項２０に記載の３Ｄメモリデバイス。

【請求項22】

前記ゲート誘電体の厚さは、１．８ｎｍよりも大きい
請求項５から２１のいずれか一項に記載の３Ｄメモリデバイス。

【請求項23】

前記ゲート誘電体の前記厚さは、２ｎｍ～１００ｎｍである
請求項２２に記載の３Ｄメモリデバイス。

【請求項24】

前記３Ｄトランジスタは、ストレッサを含まない
請求項１から２３のいずれか一項に記載の３Ｄメモリデバイス。

【請求項25】

前記周辺回路は、平面トランジスタを含まない
請求項１から２４のいずれか一項に記載の３Ｄメモリデバイス。

【請求項26】

前記周辺回路は、平面トランジスタを更に含む
請求項１から２４のいずれか一項に記載の３Ｄメモリデバイス。

【請求項27】

前記周辺回路は、
他の３Ｄトランジスタと、
他の平面トランジスタと、
前記３Ｄトランジスタと前記他の３Ｄトランジスタとの間の第１のトレンチアイソレーションと、
前記平面トランジスタと前記他の平面トランジスタとの間の第２のトレンチアイソレーションと、を更に含む
請求項２６に記載の３Ｄメモリデバイス。

【請求項28】

前記第１のトレンチアイソレーション及び前記第２のトレンチアイソレーションは、異なる深さを有する
請求項２７に記載の３Ｄメモリデバイス。

【請求項29】

前記第２のトレンチアイソレーションは、前記第１のトレンチアイソレーションよりも深い
請求項２８に記載の３Ｄメモリデバイス。

【請求項30】

前記第１の半導体構造は、複数の第１の接合接点を備える第１の接合層を更に含み、
前記第２の半導体構造は、複数の第２の接合接点を備える第２の接合層を更に含み、
前記第１の接合接点は、前記接合界面において前記第２の接合接点と接触する
請求項１から２９のいずれか一項に記載の３Ｄメモリデバイス。

【請求項31】

前記メモリセルのアレイは、３ＤＮＡＮＤメモリストリングのアレイを含む
請求項１から３０のいずれか一項に記載の３Ｄメモリデバイス。

【請求項32】

データを記憶するように構成されるメモリデバイスであって、
メモリセルのアレイを含む第１の半導体構造と、
周辺回路を含む第２の半導体構造であって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造と、
前記第１の半導体構造と前記第２の半導体構造との間の接合界面であって、前記メモリセルのアレイが、前記接合界面を横切って前記周辺回路に結合される、接合界面と、を有するメモリデバイスと、
前記メモリデバイスに結合され、前記周辺回路を介して前記メモリセルのアレイを制御するように構成されるメモリコントローラと、を備える
システム。

【請求項33】

前記メモリコントローラに結合され、前記データを送信又は受信するように構成されるホストを更に備える
請求項３２に記載のシステム。

【請求項34】

三次元（３Ｄ）メモリデバイスを形成するための方法であって、
第１の基板上に、メモリセルのアレイを含む第１の半導体構造を形成するステップと、
第２の基板上に、周辺回路を含む第２の半導体構造を形成するステップであって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造を形成するステップと、
前記メモリセルのアレイが接合界面を横切って前記周辺回路に結合されるように、前記第１の半導体構造と前記第２の半導体構造とを対面方式で接合するステップと、を含む
方法。

【請求項35】

前記第２の半導体構造を形成するステップは、
前記第２の基板から３Ｄ半導体本体を形成するステップと、
前記３Ｄ半導体本体の複数の側面と接触するゲート構造を形成するステップと、を含む
請求項３４に記載の方法。

【請求項36】

前記３Ｄ半導体本体を形成するステップは、
前記第２の基板の一部分を取り囲むトレンチアイソレーションを前記第２の基板内に形成するステップと、
前記トレンチアイソレーションをエッチバックして、前記第２の基板の前記一部分の少なくとも一部を露出させるステップと、を含む
請求項３５に記載の方法。

【請求項37】

前記３Ｄ半導体本体を形成するステップは、
前記第２の基板の一部分を取り囲むトレンチを前記第２の基板内に形成するステップと、
前記トレンチを部分的に充填して前記第２の基板の前記一部分の少なくとも一部を露出させるために分離材料を堆積させるステップと、を含む
請求項３５に記載の方法。

【請求項38】

前記ゲート構造を形成するステップは、
後続して、前記３Ｄ半導体本体の前記複数の側面上にゲート誘電体層及びゲート電極層を形成するステップと、
前記ゲート電極層をパターニングしてゲート電極を形成するステップと、を含む
請求項３５から３７のいずれか一項に記載の方法。

【請求項39】

前記ゲート誘電体層は、酸化ケイ素を含み、
前記ゲート電極層は、ポリシリコンを含む
請求項３８に記載の方法。

【請求項40】

前記第２の半導体構造を形成するステップは、前記３Ｄ半導体本体内にソース及びドレインを形成するステップを更に含む
請求項３８又は３９に記載の方法。

【請求項41】

前記ソース及びドレインを形成するステップは、前記ゲート電極によって覆われていない前記３Ｄ半導体本体の部分をドープするステップを含む
請求項４０に記載の方法。

【請求項42】

前記第１の半導体構造を形成するステップは、複数の３ＤＮＡＮＤメモリストリングを形成するステップを含む
請求項３４から４１のいずれか一項に記載の方法。

【請求項43】

前記第１の半導体構造を形成するステップは、前記メモリセルのアレイの上方に複数の第１の接合接点を備える第１の接合層を形成するステップを含み、
前記第２の半導体構造を形成するステップは、前記周辺回路の上方に複数の第２の接合接点を備える第２の接合層を形成するステップを含み、
前記第１の接合接点は、前記接合後の前記接合界面において前記第２の接合接点と接触している
請求項３４から４２のいずれか一項に記載の方法。

【請求項44】

前記接合後に、前記第１及び第２の基板のうちの一方を薄くするステップであって、前記一方は、前記第１及び第２の基板のうちの他方の上方にある、薄くするステップと、
前記薄くされた第１又は第２の基板上に相互接続層を形成するステップと、を更に含む
請求項３４から４３のいずれか一項に記載の方法。

【請求項45】

前記接合は、ハイブリッド接合を含む
請求項３４から４４のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
この出願は、その全体が参照により本願に組み入れられる、２０２１年５月１２日に出願された「三次元トランジスタを有するメモリ周辺回路及びその形成方法」と題される国際出願第ＰＣＴ／ＣＮ２０２１／０９３３２３号に対する優先権の利益を主張する。

【0002】

本開示は、メモリデバイス及びその製造方法に関する。

【背景技術】

【0003】

平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセス及び製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度が上限に近づく。

【0004】

３次元（３Ｄ）メモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイの動作を容易にするための周辺回路とを含む。

【発明の概要】

【0005】

一態様において、３Ｄメモリデバイスは、メモリセルのアレイを含む第１の半導体構造と、周辺回路を含む第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。周辺回路は３Ｄトランジスタを含む。メモリセルのアレイは、接合界面を横切って周辺回路に結合される。

【0006】

他の態様において、システムは、データを記憶するように構成されるメモリデバイスを備える。メモリデバイスは、メモリセルのアレイを含む第１の半導体構造と、周辺回路を含む第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。周辺回路は３Ｄトランジスタを含む。メモリセルのアレイは、接合界面を横切って周辺回路に結合される。また、システムは、メモリデバイスに結合されて周辺回路を介してメモリセルのアレイを制御するように構成されるメモリコントローラも含む。

【0007】

更に別の態様では、３Ｄメモリデバイスを形成するための方法が開示される。メモリセルのアレイを含む第１の半導体構造が第１の基板上に形成される。第２の基板には、周辺回路を含む第２の半導体構造が形成される。周辺回路は３Ｄトランジスタを含む。第１の半導体構造及び第２の半導体構造は、メモリセルのアレイが接合界面を横切って周辺回路に結合されるように、対面方式で接合される。

【図面の簡単な説明】

【0008】

本明細書に組み込まれて本明細書の一部を形成する添付図面は、本開示の態様を示し、説明と共に、本開示の原理を説明して、当業者が本開示を作成及び使用できるようにするのに更に役立つ。

【図1A】本開示の幾つかの態様に係る、３Ｄメモリデバイスの断面の概略図を示す。

【図1B】本開示の幾つかの態様に係る、他の３Ｄメモリデバイスの断面の概略図を示す。

【図2】本開示の幾つかの態様に係る、周辺回路を含むメモリデバイスの概略回路図を示す。

【図3】本開示の幾つかの態様に係る、メモリセルアレイ及び周辺回路を含むメモリデバイスのブロック図を示す。

【図4】本開示の幾つかの態様に係る平面トランジスタの斜視図を示す。

【図5】本開示の幾つかの態様に係る、３Ｄトランジスタの斜視図を示す。

【図6A】本開示の幾つかの態様に係る、図５の３Ｄトランジスタの断面の側面図を示す。

【図6B】本開示の幾つかの態様に係る、図５の３Ｄトランジスタの断面の側面図を示す。

【図7A】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7B】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7C】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7D】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7E】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7F】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7G】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7H】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図7I】本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。

【図8A】本開示の幾つかの態様に係る、３Ｄメモリデバイスの断面の側面図を示す。

【図8B】本開示の幾つかの態様に係る、他の３Ｄメモリデバイスの断面の側面図を示す。

【図8C】本開示の幾つかの態様に係る、更に他の３Ｄメモリデバイスの断面の側面図を示す。

【図9】本開示の幾つかの態様に係る、様々な電圧が与えられる周辺回路のブロック図を示す。

【図10】本開示の幾つかの態様に係る、入力／出力（Ｉ／Ｏ）回路を含むメモリデバイスのブロック図を示す。

【図11A】本開示の幾つかの態様に係る、図１０のＩ／Ｏ回路における３Ｄトランジスタの斜視図を示す。

【図11B】本開示の幾つかの態様に係る、図１０のＩ／Ｏ回路における３Ｄトランジスタの側面図を示す。

【図12A】平面トランジスタの斜視図を示す。

【図12B】平面トランジスタの側面図を示す。

【図13】本開示の幾つかの態様に係る、ワード線ドライバ及びページバッファを含むメモリデバイスのブロック図を示す。

【図14】本開示の幾つかの態様に係る、図１３のワード線ドライバ及びページバッファの概略回路図を示す。

【図15】本開示の幾つかの態様に係る、複数の平面及びページバッファを有するメモリデバイスの概略平面図を示す。

【図16】本開示の幾つかの態様に係る、メモリセルアレイと、ページバッファ及びワード線ドライバを含む周辺回路とを有するメモリデバイスの概略平面図を示す。

【図17】ワード線ドライバ又はページバッファにおける平面トランジスタの設計レイアウトを示す。

【図18】本開示の幾つかの態様に係る、図１３のワード線ドライバ又はページバッファにおける３Ｄトランジスタの設計レイアウトを示す。

【図19】本開示の幾つかの態様に係る、３Ｄトランジスタを有するストリングドライバを含む３Ｄメモリデバイスの断面の側面図である。

【図20A】本開示の幾つかの態様に係る、図１３のページバッファにおける３Ｄトランジスタの斜視図を示す。

【図20B】本開示の幾つかの態様に係る、図１３のページバッファにおける３Ｄトランジスタの側面図を示す。

【図21A】本開示の幾つかの態様に係る、図１３のワード線ドライバにおける３Ｄトランジスタの斜視図を示す。

【図21B】本開示の幾つかの態様に係る、図１３のワード線ドライバにおける３Ｄトランジスタの側面図を示す。

【図22A】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22B】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22C】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22D】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22E】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22F】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22G】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22H】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22I】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図22J】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。

【図23】本開示の幾つかの態様に係る、典型的な３Ｄメモリデバイスを形成するための方法のフローチャートを示す。

【図24A】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための方法のフローチャートを示す。

【図24B】本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための他の方法のフローチャートを示す。

【図25】本開示の幾つかの態様に係る、メモリデバイスを有する典型的なシステムのブロック図を示す。

【図26A】本開示の幾つかの態様に係る、メモリデバイスを有する例示的なメモリカードの図を示す。

【図26B】本開示の幾つかの態様に係る、メモリデバイスを有する典型的なソリッドステートドライブ（ＳＳＤ）を示す。

【0009】

添付図面を参照して本開示を説明する。

【発明を実施するための形態】

【0010】

特定の構成及び配置について説明するが、これは例示のみを目的として行われることを理解すべきである。したがって、本開示の範囲から逸脱することなく、他の構成及び配置を使用することができる。また、本開示は、他の様々な用途にも適用することができる。本開示に記載された機能的及び構造的特徴は、これらの組み合わせ、調整、及び修正が本開示の範囲内にあるように、互いに、及び図面に具体的に示されていない方法で組み合わせること、調整すること、及び修正することができる。

【0011】

一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ以上」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。更に、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。

【0012】

本開示における「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、及び「上にわたって（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴又は層を有する何かの「上に（ｏｎ）」の意味も含み、「上方に（ａｂｏｖｅ）」又は「上にわたって（ｏｖｅｒ）」は何かの「上方に（ａｂｏｖｅ）」又は「上にわたって（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴又は層を有さない（すなわち、何かの上に直接）何かの「上方に（ａｂｏｖｅ）」又は「上にわたって（ｏｖｅｒ）」であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。

【0013】

更に、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中の装置の異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。

【0014】

本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。更に、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。或いは、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。

【0015】

本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、又は下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。更に、層は、連続構造の厚さよりも小さい厚さを有する均一又は不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、又は上面と底面との間の任意の対の水平面の間に位置することができる。層は、水平方向、垂直方向、及び／又はテーパ面に沿って延びることができる。基板は、層とすることができ、その中に１つ以上の層を含むことができ、及び／又はその上、その上方、及び／又はその下方に１つ以上の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ以上の導体及び接触層（相互接続線及び／又は垂直相互接続アクセス（ビア）接点が形成される）並びに１つ以上の誘電体層を含むことができる。

【0016】

マイクロプロセッサなどのロジックデバイスと比較して、ＮＡＮＤフラッシュメモリなどのメモリデバイスの周辺回路に使用される相補型金属酸化膜半導体（ＣＭＯＳ）技術ノードは、メモリ周辺回路が低コスト及び低リーク電流（別名オフ電流Ｉ_ｏｆｆ）を必要とするため、あまり進歩していない（例えば、６０ｎｍ以上）。３ＤＮＡＮＤフラッシュメモリデバイスなどの３Ｄメモリデバイスの開発により、より多くの積層（例えば、ワード線）が３Ｄメモリデバイスを動作させるためにより多くの周辺回路を必要とし、それによって周辺回路のより小さいユニットサイズが要求される。例えば、ページバッファの数及び／又はサイズは、増加したメモリセルの数に一致するように増加する必要がある。場合によっては、ページバッファによって占有されるチップ面積は、３ＤＮＡＮＤフラッシュメモリにおいて、例えば、チップ総面積の５０％を超えるなど、支配的になり得る。別の例では、ワード線ドライバ内のストリングドライバの数は、３ＤＮＡＮＤフラッシュメモリ内のワード線の数に比例する。したがって、ワード線の連続的な増加はまた、ワード線ドライバによって占有される面積、並びに金属ルーティングの複雑さ、時には金属層の数さえも増加させる。更に、メモリセルアレイ及び周辺回路が異なる基板上に製造され、互いに接合される幾つかの３Ｄメモリデバイスでは、周辺回路領域、特にページバッファ領域の連続的な増加は、チップサイズ全体を縮小するためのボトルネックとなる。

【0017】

しかしながら、ロジックデバイスに使用される先進技術ノードの傾向に従って周辺回路サイズを縮小すると、大幅なコスト増加及びより高いリーク電流が発生し、メモリデバイスにとって望ましくない。更に、３ＤＮＡＮＤフラッシュメモリデバイスは、ＣＭＯＳ技術ノードが進むにつれてその動作電圧を低減することができるロジックデバイスとは異なり、プログラム及び消去などの特定のメモリ動作において比較的高い電圧（例えば、５Ｖ超）を必要とするため、メモリ周辺回路に提供される電圧を低減することはできない。その結果、通常のロジックデバイスのように、ＣＭＯＳ技術ノードを進化させる傾向に追従してメモリ周辺回路のサイズを縮小することは実現不可能になる。

【0018】

一方、３ＤＮＡＮＤ型フラッシュメモリに対するＩ／Ｏ速度の高速化の要求が高まっており、メモリＩ／Ｏ回路に用いられるトランジスタの飽和ドレイン電流（Ｉ_ｄｓａｔ、別名オン電流Ｉ_ｏｎ）を大きくする必要がある。しかしながら、Ｉ／Ｏ回路などの既存のメモリ周辺回路で一般的に使用される平面トランジスタは、飽和ドレイン電流が増加し続けると高いリーク電流を被ることになり、これはメモリデバイスにとっても望ましくない。

【0019】

要約すると、３ＤＮＡＮＤフラッシュメモリなどのメモリデバイスの連続的な進歩は、ますます困難になっているメモリ周辺回路に対して、コストを増加させることなく、高速、低リーク電流、高電圧、及び小型を同時に必要とする。既存のメモリ周辺回路で使用される全平面トランジスタ解決策も、ロジックデバイスで使用される高度なＣＭＯＳ技術ノード解決策も、同時に上記の要件を満たすことはできない。

【0020】

前述の問題の１つ以上に対処するために、本開示は、Ｉ／Ｏ回路、ページバッファ、及びワード線ドライバなどのメモリ周辺回路の少なくとも幾つかにおいて、従来の平面トランジスタを３Ｄトランジスタ（別名非平面トランジスタ）に置き換える解決策を導入する。幾つかの実装形態では、本明細書に開示される３Ｄトランジスタの製造プロセスは平面トランジスタと互換性があるため、平面トランジスタ及び３Ｄトランジスタは同じプロセスフローで製造され、３Ｄトランジスタと平面トランジスタの両方を有するメモリ周辺回路のハイブリッド構成を達成する。

【0021】

平面トランジスタと比較して、３Ｄトランジスタは、より小さいサブスレッショルド振れを伴ってより良好なチャネル制御を達成するために、より大きいゲート制御領域を有することができる。オフ状態の間、チャネルは完全に空乏化されるので、３Ｄトランジスタのリーク電流を大幅に低減することができる。したがって、平面トランジスタの代わりに３Ｄトランジスタを使用するＩ／Ｏ回路などのメモリ周辺回路は、はるかに良好な速度（飽和ドレイン電流）／リーク電流性能を達成することができる。例えば、同じ寸法及び同じリーク電流を有する本発明者らによってなされた幾つかの研究によれば、３Ｄトランジスタの飽和ドレイン電流は、平面トランジスタの飽和ドレイン電流の２倍を超える（例えば、３倍）ことができる。

【0022】

飽和ドレイン電流が大きいことによるスイッチ速度の高速化に加えて、平面トランジスタを３Ｄトランジスタに置き換えることにより、メモリ周辺回路のサイズも小さくすることができる。例えば、本発明者らが行った幾つかの研究によれば、３Ｄトランジスタの飽和ドレイン電流は、同じ寸法の平面トランジスタの飽和ドレイン電流及びリーク電流の２倍を超える（例えば、３倍）ことができる。したがって、ページバッファ及びワード線ドライバなど、高速化よりもサイズ縮小が望ましい特定のメモリ周辺回路では、同じリーク電流及び固定ドレイン電流を維持しながら、周辺回路のサイズを縮小することができる。更に、本発明者らが行った幾つかの研究によれば、例えばゲート幅が１８０ｎｍ未満である場合、狭いチャネル効果のためにリーク電流を劇的に増加させることができるので、平面トランジスタのトランジスタ寸法を低減する単純な解決策は実現可能ではない。

【0023】

一方、本明細書で開示される３Ｄトランジスタは、メモリ周辺回路の低リーク電流、高電圧、及び低コストの要件を満たすために、ロジックデバイスと比較してより進歩していないＣＭＯＳ技術ノード（例えば、１４ｎｍ超）を使用して製造することができる。例えば、先進的なＣＭＯＳ技術ノード（例えば、２２ｎｍ未満）は、トランジスタ寸法を低減することができるが、リーク電流の増大を回避するために、電圧を低減（例えば、０．９Ｖまで）しなければならない。しかしながら、電圧低下は、メモリ動作中に特定の電圧レベルで動作する必要があるメモリ周辺回路には許容できない。また、高度なＣＭＯＳ技術ノード、並びに歪み制御及び高誘電率（高－ｋ）／メタルゲート（ＨＫＭＧ）のためのストレッサなどの関連するプロセス及び構造は、製造の複雑さを増加させ、製造歩留まりを低下させ、したがってコストを増加させる可能性があり、これはコストに敏感なメモリ周辺回路には適さない可能性がある。

【0024】

本開示の範囲と一致して、本開示の幾つかの態様によれば、３Ｄトランジスタ及びメモリセルアレイを有する周辺回路は、異なるウェハ上に形成され、対面方式で互いに接合することができる。したがって、メモリセルアレイを製造するサーマルバジェットは、周辺回路の製造に影響を与えない。周辺回路及びメモリセルアレイが同じウェハ上に製造される既存のメモリデバイスの場合、トランジスタ寸法の縮小は、メモリセルアレイを形成する熱収支によって制限される。これに対して、本開示では、メモリセルアレイのサーマルバジェットに制約されることなく、メモリ周辺回路を構成するトランジスタ（例えば、３Ｄトランジスタ）の寸法を小さくすることができる。更に、幾つかの実装形態では、接合後、３Ｄトランジスタの寸法（例えば、ワード線ドライバのストリングドライバ）が低減された特定の周辺回路を、他の基板上に形成されたメモリセルアレイの階段構造に面するように配置することができ、それによって金属ルーティングが簡素化される。

【0025】

図１Ａは、本開示の幾つかの態様に係る、３Ｄメモリデバイス１００の断面の概略図を示す。３Ｄメモリデバイス１００は、接合チップの一例に相当する。３Ｄメモリデバイス１００の構成要素（例えば、メモリセルアレイ及び周辺回路）は、異なる基板上に別々に形成され、次いで接合されて接合チップを形成することができる。３Ｄメモリデバイス１００は、メモリセルのアレイ（メモリセルアレイ）を含む第１の半導体構造１０２を含むことができる。幾つかの実装形態では、メモリセルアレイがＮＡＮＤフラッシュメモリセルのアレイを含む。説明を容易にするために、本開示におけるメモリセルアレイを説明するための例として、ＮＡＮＤフラッシュメモリセルアレイを使用することができる。しかし、メモリセルアレイは、ＮＡＮＤフラッシュメモリセルアレイに限定されず、幾つか例を挙げると、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルアレイ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルアレイ、ＮＯＲフラッシュメモリセルアレイ、相変化メモリ（ＰＣＭ）セルアレイ、抵抗メモリセルアレイ、磁気メモリセルアレイ、スピン注入トルク（ＳＴＴ）メモリセルアレイ、又はそれらの任意の組み合わせなど、任意の他の適切なタイプのメモリセルアレイを含んでもよいことが理解される。

【0026】

第１の半導体構造１０２は、メモリセルが３ＤＮＡＮＤメモリストリングのアレイ及び／又は二次元（２Ｄ）ＮＡＮＤメモリセルのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスとすることができる。ＮＡＮＤメモリセルは、ページ又はフィンガに編成することができ、次いでブロックに編成され、ブロックにおいて、各ＮＡＮＤメモリセルは、ビット線（ＢＬ）と呼ばれる別個の線に電気的に接続される。ＮＡＮＤメモリセル内の同じ垂直位置を有する全てのセルは、ワード線（ＷＬ）によって制御ゲートを介して電気的に接続することができる。幾つかの実装形態では、平面が、同じビット線を介して電気的に接続される特定の数のブロックを含む。第１の半導体構造１０２は１つ以上の平面を含むことができ、全ての読み出し／プログラム（書き込み）／消去動作を行うために必要な周辺回路は第２の半導体構造１０４に含まれ得る。

【0027】

幾つかの実装形態において、ＮＡＮＤメモリセルのアレイは、それぞれがフローティングゲートトランジスタを含む２ＤＮＡＮＤメモリセルのアレイである。幾つかの実装形態によれば、２ＤＮＡＮＤメモリセルのアレイは、複数の２ＤＮＡＮＤメモリストリングを含み、そのそれぞれは、直列に接続された複数のメモリセル（例えば、３２～１２８個のメモリセル）（ＮＡＮＤゲートに似ている）及び２つの選択トランジスタを含む。幾つかの実装形態によれば、各２ＤＮＡＮＤメモリストリングは、基板上の同じ平面内（２Ｄ内）に配置される。幾つかの実装形態において、ＮＡＮＤメモリセルのアレイは、３ＤＮＡＮＤメモリストリングのアレイであり、そのそれぞれは、スタック構造、例えばメモリスタックを通じて基板の上方に（３Ｄで）垂直に延在する。３ＤＮＡＮＤ技術（例えば、メモリスタック内の層／階層の数）に応じて、３ＤＮＡＮＤメモリストリングは、一般に、それぞれがフローティングゲートトランジスタ又は電荷トラップトランジスタを含む３２～２５６個のＮＡＮＤメモリセルを含む。

【0028】

図１Ａに示されるように、３Ｄメモリデバイス１００は、第１の半導体構造１０２のメモリセルアレイの周辺回路を含む第２の半導体構造１０４も含むことができる。周辺回路（別名、制御・検出回路）は、メモリセルアレイの動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号回路を含むことができる。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センス増幅器、ドライバ（例えば、ワード線ドライバ）、Ｉ／Ｏ回路、チャージポンプ、電圧源もしくは電圧生成器、電流もしくは電圧基準、前述の機能回路の任意の部分（例えば、サブ回路）、又は回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ以上を含むことができる。第２の半導体構造１０４内の周辺回路は、例えば、ロジックプロセス（例えば、９０ｎｍ、６５ｎｍ、６０ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍなどの技術ノード）を用いて実装され得るＣＭＯＳ技術を使用する。上記及び以下で詳細に説明するように、本開示の範囲と一致して、第２の半導体構造１０４内の周辺回路を製造するために使用される技術ノードは、リーク電流を低減し、特定の電圧レベル（例えば１．２Ｖ以上）を維持し、コストを低減するために、２２ｎｍを超える。

【0029】

図１Ａに示されるように、３Ｄメモリデバイス１００は、第１の半導体構造１０２と第２の半導体構造１０４との間に垂直に接合界面１０６を更に含む。以下で詳細に説明するように、第１及び第２の半導体構造１０２及び１０４は、第１及び第２の半導体構造１０２及び１０４のうちの一方を製造するサーマルバジェットが第１及び第２の半導体構造１０２及び１０４のうちの他方を製造するプロセスを限定しないように、別々に（幾つかの実装形態では並列に）製造することができる。更に、接合界面１０６を介して多数の相互接続（例えば、接合接点）を形成して、プリント回路基板（ＰＣＢ）などの回路基板上の長距離（例えば、ミリメートル又はセンチメートルレベル）チップ間データバスとは対照的に、第１の半導体構造１０２と第２の半導体構造１０４との間に直接短距離（例えば、ミクロンレベル）電気接続を行うことができ、それによってチップ界面遅延を排除し、消費電力を低減した高速Ｉ／Ｏスループットを達成することができる。第１の半導体構造１０２内のメモリセルアレイと第２の半導体構造１０４内の周辺回路との間のデータ転送は、接合界面１０６を横切る相互接続（例えば、接合接点）を介して行うことができる。第１の半導体構造１０２と第２の半導体構造１０４を垂直に組み込むことで、チップサイズを小さくし、メモリセル密度を高くすることができる。

【0030】

積層された第１の及び第２の半導体構造１０２、１０４の相対位置は限定されないことが理解される。図１Ｂは、幾つかの実装形態に係る、他の典型的な３Ｄメモリデバイス１０１の断面の概略図を示す。周辺回路を含む第２の半導体構造１０４がメモリセルアレイを含む第１の半導体構造１０２の上方にある図１Ａの３Ｄメモリデバイス１００と異なり、図１Ｂの３Ｄメモリデバイス１０１では、メモリセルアレイを含む第１の半導体構造１０２が周辺回路を含む第２の半導体構造１０４の上方にある。それにもかかわらず、幾つかの実装形態によれば、接合界面１０６は、３Ｄメモリデバイス１０１内の第１の半導体構造１０２と第２の半導体構造１０４との間に垂直に形成され、第１の半導体構造１０２及び第２の半導体構造１０４は、接合（例えば、ハイブリッド接合）を介して垂直に接合される。「金属／誘電体ハイブリッド接合」としても知られるハイブリッド接合は、直接接合技術（例えば、はんだ又は接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属（例えば、Ｃｕ－Ｃｕ）接合及び誘電体－誘電体（例えば、ＳｉＯ_２－ＳｉＯ_２）接合を同時に得ることができる。第１の半導体構造１０２内のメモリセルアレイと第２の半導体構造１０４内の周辺回路との間のデータ転送は、接合界面１０６を横切る相互接続（例えば、接合接点）を介して行うことができる。

【0031】

図２は、本開示の幾つかの態様に係る、周辺回路を含むメモリデバイス２００の概略回路図を示す。メモリデバイス２００は、メモリセルアレイ２０１と、メモリセルアレイ２０１に結合された周辺回路２０２とを含むことができる。３Ｄメモリデバイス１００及び１０１は、メモリセルアレイ２０１及び周辺回路２０２がそれぞれ第１及び第２の半導体構造１０２及び１０４に含まれ得るメモリデバイス２００の例であり得る。メモリセルアレイ２０１は、それぞれが基板（図示せず）の上方に垂直に延在する３ＤＮＡＮＤメモリストリング２０８のアレイの形態でメモリセル２０６が設けられるＮＡＮＤフラッシュメモリセルアレイとすることができる。幾つかの実装形態において、各３ＤＮＡＮＤメモリストリング２０８は、直列に結合されて垂直に積み重ねられる複数のメモリセル２０６を含む。各メモリセル２０６は、メモリセル２０６の領域内に捕捉された電子の数に依存する電圧又は電荷などの連続的なアナログ値を保持することができる。各メモリセル２０６は、フローティングゲートトランジスタを含むフローティングゲート型のメモリセル、又は電荷トラップトランジスタを含む電荷トラップ型のメモリセルのいずれかとすることができる。

【0032】

幾つかの実装形態において、各メモリセル２０６はシングルレベルセル（ＳＬＣ）であり、このセルは、２つの可能なメモリ状態を有し、したがって、１ビットのデータを記憶することができ例えば、第１のメモリ状態「０」は第１の電圧範囲に対応することができ、第２のメモリ状態「１」は第２の電圧範囲に対応することができる。幾つかの実装形態において、各メモリセル２０６は、４つ以上のメモリ状態において単一ビットを超えるデータを記憶することができるマルチレベルセル（ＭＬＣ）である。例えば、ＭＬＣは、セル当たり２ビット、セル当たり３ビット（トリプルレベルセル（ＴＬＣ）としても知られる）、又はセル当たり４ビット（クァッドレベルセル（ＱＬＣ）としても知られる）を記憶することができる。各ＭＬＣは、可能な公称記憶値の範囲を想定するようにプログラムすることができる。一例では、各ＭＬＣが２ビットのデータを記憶する場合、３つの可能な公称記憶値のうちの１つをセルに書き込むことによって、消去状態から３つの可能なプログラミングレベルのうちの１つをとるようにＭＬＣをプログラムすることができる。第４の公称記憶値を消去状態のために使用することができる。

【0033】

図２に示されるように、各３ＤＮＡＮＤメモリストリング２０８は、そのソース端にソース選択ゲート（ＳＳＧ）トランジスタ２１０を含むことができ、そのドレイン端にドレイン選択ゲート（ＤＳＧ）トランジスタ２１２を含むことができる。ＳＳＧトランジスタ２１０及びＤＳＧトランジスタ２１２は、読み出し動作中及びプログラム動作中に選択された３ＤＮＡＮＤメモリストリング２０８（アレイの列）をアクティブにするように構成することができる。幾つかの実装形態において、同じブロック２０４内の３ＤＮＡＮＤメモリストリング２０８のＳＳＧトランジスタ２１０のソースは、同じソース線（ＳＬ）２１４、例えば共通のＳＬを介して、例えばグランドに結合される。幾つかの実装形態によれば、各３ＤＮＡＮＤメモリストリング２０８のＤＳＧトランジスタ２１２は、それぞれのビット線２１６に結合され、該ビット線２１６から出力バス（図示せず）を介してデータを読み取る又はプログラムすることができる。幾つかの実装形態において、各３ＤＮＡＮＤメモリストリング２０８は、１つ以上のＤＳＧ線２１３を介してそれぞれのＤＳＧトランジスタ２１２に選択電圧（例えば、ＤＳＧトランジスタ２１２の閾値電圧を超える）又は選択解除電圧（例えば、０Ｖ）を印加することによって、及び／又は１つ以上のＳＳＧ線２１５を介してそれぞれのＳＳＧトランジスタ２１０に選択電圧（例えば、ＳＳＧトランジスタ２１０の閾値電圧を超える）又は選択解除電圧（例えば、０Ｖ）を印加することによって、選択又は選択解除されるように構成される。

【0034】

図２に示すように、３ＤＮＡＮＤメモリストリング２０８は、それぞれが共通のソース線２１４を有することができる複数のブロック２０４に編成することができる。幾つかの実装形態では、各ブロック２０４が消去動作のための基本データ単位であり、すなわち、同じブロック２０４上の全てのメモリセル２０６が同時に消去される。メモリセル２０６は、メモリセル２０６のどの行が読み出し動作及びプログラム動作の影響を受けるかを選択するワード線２１８を介して結合することができる。幾つかの実装形態において、各ワード線２１８は、プログラム動作及び読み出し動作のための基本データユニットであるメモリセル２０６の行２２０に結合される。各ワード線２１８は、それぞれの行２２０内の各メモリセル２０６における複数の制御ゲート（ゲート電極）と、制御ゲートを結合するゲート線とを含むことができる。

【0035】

周辺回路２０２は、ビット線２１６、ワード線２１８、ソース線２１４、ＳＳＧ線２１５、及びＤＳＧ線２１３を介してメモリセルアレイ２０１に結合することができる。前述したように、周辺回路２０２は、ワード線２１８、ソース線２１４、ＳＳＧ線２１５、及びＤＳＧ線２１３を介して各ターゲットメモリセル２０６にビット線２１６を介して電圧信号及び／又は電流信号を印加する及び各ターゲットメモリセル２０６からビット線２１６を介して電圧信号及び／又は電流信号を感知することによって、メモリセルアレイ２０１の動作を容易にするための任意の適切な回路を含むことができる。周辺回路２０２は、ＣＭＯＳ技術を使用して形成された様々なタイプの周辺回路を含むことができる。例えば、図３は、ページバッファ３０４、列デコーダ／ビット線ドライバ３０６、行デコーダ／ワード線ドライバ３０８、電圧生成器３１０、制御ロジック３１２、レジスタ３１４、インタフェース（Ｉ／Ｆ）３１６、及びデータバス３１８を含む幾つかの例示的な周辺回路２０２を示す。幾つかの例では、更なる周辺回路２０２も含まれ得ることが理解される。

【0036】

ページバッファ３０４は、制御ロジック３１２の制御信号に従って、メモリセルアレイ２０１から読み出された又はメモリセルアレイにプログラムされたデータをバッファリングするように構成することができる。一例では、ページバッファ３０４は、メモリセルアレイ２０１の１つの行２２０にプログラムされるべきプログラムデータ（書き込みデータ）の１つのページを記憶してもよい。他の例において、ページバッファ３０４は、データが選択されたワード線２１８に結合されたメモリセル２０６に適切にプログラムされているようにするためにプログラム検証動作も実行する。

【0037】

行デコーダ／ワード線ドライバ３０８は、制御ロジック３１２によって制御され、メモリセルアレイ２０１のブロック２０４を選択又は選択解除し、選択されたブロック２０４のワード線２１８を選択又は選択解除するように構成され得る。行デコーダ／ワード線ドライバ３０８は、メモリセルアレイ２０１を駆動するように更に構成することができる。例えば、行デコーダ／ワード線ドライバ３０８は、電圧生成器３１０から生成されたワード線電圧を使用して、選択されたワード線２１８に結合されたメモリセル２０６を駆動することができる。幾つかの実装形態において、行デコーダ／ワード線ドライバ３０８は、ローカルワード線及びワード線２１８に結合されたデコーダ及びストリングドライバ（駆動トランジスタ）を含むことができる。

【0038】

電圧生成器３１０は、制御ロジック３１２によって制御されてメモリセルアレイ２０１に供給されるべきワード線電圧（例えば、読み出し電圧、プログラム電圧、パス電圧、ローカル電圧、及び検証電圧）を生成するように構成され得る。幾つかの実装形態において、電圧生成器３１０は、以下で詳細に説明するように、異なる周辺回路２０２の様々なレベルで電圧を与える電圧源の一部である。本開示の範囲と一致して、幾つかの実装形態では、電圧生成器３１０によって、例えば行デコーダ／ワード線ドライバ３０８及びページバッファ３０４に供給される電圧は、メモリ動作を実行するのに十分な特定のレベルを上回る。例えば、ページバッファ３０４に供給される電圧は、３．３Ｖなど、２Ｖ～３．３Ｖであってもよく、行デコーダ／ワード線ドライバ３０８に供給される電圧は、３．３Ｖ～３０Ｖなど、３．３Ｖより大きくてもよい。

【0039】

列デコーダ／ビット線ドライバ３０６は、制御ロジック３１２によって制御され、電圧生成器３１０から生成されたビット線電圧を印加することによって、１つ以上の３ＤＮＡＮＤメモリストリング２０８を選択するように構成され得る。例えば、列デコーダ／ビット線ドライバ３０６は、読み出し動作において出力されるべきＮビットのデータのセットをページバッファ３０４から選択するための列信号を印加することができる。

【0040】

制御ロジック３１２は、各周辺回路２０２に結合可能であり、周辺回路２０２の動作を制御するように構成され得る。レジスタ３１４は、制御ロジック３１２に結合可能であるとともに、状態情報、コマンド演算コード（ＯＰコード）、及び各周辺回路２０２の動作を制御するためのコマンドアドレスを記憶するための状態レジスタ、コマンドレジスタ、及びアドレスレジスタを含むことができる。

【0041】

インタフェース３１６は、制御ロジック３１２に結合可能であるとともに、メモリセルアレイ２０１をメモリコントローラ（図示せず）とインタフェースするように構成され得る。幾つかの実装形態において、インタフェース３１６は、メモリコントローラ及び／又はホスト（図示せず）から受信した制御コマンドをバッファリングして制御ロジック３１２に中継し、制御ロジック３１２から受信した状態情報をメモリコントローラ及び／又はホストに中継するための制御バッファとして機能する。また、インタフェース３１６は、データバス３１８を介してページバッファ３０４及び列デコーダ／ビット線ドライバ３０６に結合可能であり、メモリコントローラ及び／又はホストから受信したプログラムデータをバッファリングしてページバッファ３０４に中継し、ページバッファ３０４から読み出したデータをメモリコントローラ及び／又はホストに中継するためのＩ／Ｏインタフェース及びデータバッファとしても機能する。幾つかの実装形態において、インタフェース３１６及びデータバス３１８は、周辺回路２０２のＩ／Ｏ回路の一部である。

【0042】

本開示の範囲と一致して、メモリデバイス２００の少なくとも１つの周辺回路２０２は、コストを増加させることなく、高速、低リーク電流、高電圧、及び小型を同時に達成するために、平面トランジスタの代わりに３Ｄトランジスタを有することができる。幾つかの実装形態では、各周辺回路２０２内の全ての平面トランジスタが３Ｄトランジスタに置き換えられる。すなわち、周辺回路２０２は、平面トランジスタを全く有していなくてもよい。幾つかの実装形態では、本明細書に開示される３Ｄトランジスタの製造プロセスは平面トランジスタと互換性があるため、平面トランジスタ及び３Ｄトランジスタは同じプロセスフローで製造され、３Ｄトランジスタと平面トランジスタの両方を有するメモリ周辺回路のハイブリッド構成を達成する。すなわち、周辺回路２０２は、平面トランジスタを有していてもよい。例えば、１つ以上の周辺回路２０２は３Ｄトランジスタを有することができるが、他の周辺回路２０２は依然として平面トランジスタを有することができる。幾つかの例では、３Ｄトランジスタと平面トランジスタの両方が同じ周辺回路２０２で使用されてもよいことが理解される。例えば、図４は、本開示の幾つかの態様に係る平面トランジスタの斜視図を示し、図５は、本開示の幾つかの態様に係る３Ｄトランジスタの斜視図を示す。

【0043】

図４に示されるように、平面トランジスタ４００は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、又は任意の他の適切な材料を含むことができる基板４０２上のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）となり得る。半導体デバイス（例えば、平面トランジスタ４００）の構成要素の空間的関係を更に示すために、図４ではｘ軸及びｙ軸が追加されることに留意されたい。基板４０２は、ｘ方向（横方向又は幅方向）で横方向に延びる２つの側面（例えば、上面及び底面）を有する。本明細書で使用される場合、１つの構成要素（例えば、層又はデバイス）が半導体デバイス（例えば、平面トランジスタ４００）の他の構成要素（例えば、層又はデバイス）の「上」、「上方」、又は「下方」であるかどうかは、基板がｙ方向において半導体デバイスの最も低い平面に位置するとき、ｙ方向（垂直方向又は厚さ方向）において半導体デバイス（例えば、基板４０２）の基板に対して決定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。

【0044】

電流漏れを低減するために、シャロートレンチアイソレーション（ＳＴＩ）のようなトレンチアイソレーション４０４が、基板４０２内に且つ隣接する平面トランジスタ４００間に形成され得る。トレンチアイソレーション４０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は高ｋ誘電体（例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなど）などの任意の適切な誘電体材料を含むことができる。幾つかの実装形態において、高ｋ誘電体材料は、窒化ケイ素の誘電率よりも高い誘電率又はｋ値（ｋ＞７）を有する任意の誘電体を含む。幾つかの実装形態では、トレンチアイソレーション４０４が酸化ケイ素を含む。

【0045】

図４に示されるように、平面トランジスタ４００は、基板４０２上にゲート構造４０８を含むこともできる。幾つかの実装形態では、ゲート構造４０８が基板４０２の上面にある。図示されていないが、ゲート構造４０８は、基板４０２上に、すなわち基板４０２の上面の上方で基板４０２の上面と接触しているゲート誘電体を含むことができる。ゲート構造４０８は、ゲート誘電体上に、すなわちゲート誘電体の上方でゲート誘電体と接触しているゲート電極を含むことができる。ゲート誘電体は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は高ｋ誘電体などの任意の適切な誘電体材料を含むことができる。幾つかの実装形態では、ゲート誘電体が酸化ケイ素、すなわちゲート酸化物を含む。ゲート電極は、ポリシリコン、金属（例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）など。）、金属化合物（例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など）、又はケイ化物などの任意の適切な導電性材料を含むことができる。幾つかの実装形態において、ゲート電極は、ドープされたポリシリコン、すなわちゲートポリを含む。

【0046】

図４に示されるように、平面トランジスタ４００は、基板４０２内に一対のソース及びドレイン４０６を更に含むことができる。ソース及びドレイン４０６は、ホウ素（Ｂ）もしくはガリウム（Ｇａ）などの任意の適切なＰ型ドーパント、又はリン（Ｐ）もしくはヒ素（Ａｓ）などの任意の適切なＮ型ドーパントでドープされ得る。ソース及びドレイン４０６は、平面視においてゲート構造４０８によって分離され得る。言い換えれば、幾つかの実装形態によれば、ゲート構造４０８は、平面視においてソースとドレイン４０６との間に形成される。基板４０２内の平面トランジスタ４００のチャネル４１０は、ゲート構造４０８のゲート電極に印加されるゲート電圧が平面トランジスタ４００の閾値電圧を上回るとき、ゲート構造４０８の下方でソースとドレイン４０６との間に横方向で形成され得る。図４に示されるように、ゲート構造４０８は、チャネル４１０が形成され得る基板４０２の部分の上面（活性領域）の上方にあってこの上面と接触することができる。すなわち、幾つかの実装形態によれば、ゲート構造４０８は、活性領域の片側のみと接触している、すなわち基板４０２の上面の平面内にある。ゲート構造４０８は、ゲート電極とチャネル４１０との間にゲート誘電体（例えば、図４には示されていないゲート酸化物）を更に含む。図４には示されていないが、平面トランジスタ４００は、ウェル及びスペーサなどの更なる構成要素を含んでもよいことが理解される。

【0047】

図５に示されるように、３Ｄトランジスタ５００は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、シリコン・オン・インシュレータＳＯＩ、又は任意の他の適切な材料を含むことができる基板５０２上のＭＯＳＦＥＴとなり得る。幾つかの実装形態では、基板５０２が単結晶シリコンを含む。ＳＴＩなどのトレンチアイソレーション５０４を基板５０２内及び隣接する３Ｄトランジスタ５００間に形成して、電流漏れを低減することができる。トレンチアイソレーション５０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は高ｋ誘電体（例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなど）などの任意の適切な誘電体材料を含むことができる。幾つかの実装形態において、高ｋ誘電体材料は、窒化ケイ素の誘電率よりも高い誘電率又はｋ値（ｋ＞７）を有する任意の誘電体を含む。幾つかの実装形態では、トレンチアイソレーション４０４が酸化ケイ素を含む。

【0048】

図５に示されるように、平面トランジスタ４００とは異なり、３Ｄトランジスタ５００は、基板５０２の上方に３Ｄ半導体本体５０５を更に含むことができる。すなわち、幾つかの実装形態において、３Ｄ半導体本体５０５は、基板５０２の上面の上方に少なくとも部分的に延在して、３Ｄ半導体本体５０５の上面だけでなく、２つの側面も露出させる。図５に示されるように、例えば、３Ｄ半導体本体５０５は、その３つの側面を露出させるために「フィン」としても知られる３Ｄ構造であってもよい。３Ｄトランジスタ５００の製造プロセスに関して以下に説明するように、３Ｄ半導体本体５０５は、基板５０２から形成され、したがって、幾つかの実装形態によれば、基板５０２と同じ半導体材料を有する。幾つかの実装形態では、３Ｄ半導体本体５０５が単結晶シリコンを含む。チャネルを３Ｄ半導体本体５０５内に形成することができるので、基板５０２とは対照的に、３Ｄ半導体本体５０５（例えば、フィン）は、３Ｄトランジスタ５００の活性領域として見ることができる。

【0049】

図６Ａは、本開示の幾つかの態様に係る、図５における３Ｄトランジスタ５００のＡＡ平面における断面の側面図を示す。図６Ｂは、本開示の幾つかの態様に係る、図５における３Ｄトランジスタ５００のＢＢ平面における断面の側面図を示す。図５及び図６Ｂに示されるように、３Ｄトランジスタ５００は、基板５０２上にゲート構造５０８も含むことができる。ゲート構造４０８が活性領域の片側のみと接触している、すなわち基板４０２の上面の平面内にある平面トランジスタ４００とは異なり、３Ｄトランジスタ５００のゲート構造５０８は、活性領域の複数の側面と接触し得る、すなわち、３Ｄ半導体本体５０５の上面及び側面の複数の平面内にあり得る。言い換えれば、３Ｄトランジスタ５００の活性領域、すなわち３Ｄ半導体本体５０５は、ゲート構造５０８によって少なくとも部分的に取り囲まれ得る。

【0050】

ゲート構造５０８は、例えば、３Ｄ半導体本体５０５の上面及び２つの側面に接触して、３Ｄ半導体本体５０５の上にわたってゲート誘電体６０２を含むことができる。ゲート構造５０８は、ゲート誘電体６０２の上にわたってゲート誘電体６０２と接触するゲート電極６０４を含むこともできる。ゲート誘電体６０２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は高ｋ誘電体などの任意の適切な誘電体材料を含むことができる。幾つかの実装形態において、ゲート誘電体６０２は酸化ケイ素、すなわちゲート酸化物を含む。ゲート電極６０４は、ポリシリコン、金属（例えば、Ｗ、Ｃｕ、Ａｌなど）、金属化合物（例えば、ＴｉＮ、ＴａＮなど）、又はケイ化物などの任意の適切な導電性材料を含むことができる。幾つかの実装形態において、ゲート電極６０４は、ドープされたポリシリコン、すなわちゲートポリを含む。

【0051】

図５及び図６Ａに示されるように、３Ｄトランジスタ５００は、基板５０２内に一対のソース及びドレイン５０６（ドープ領域、別名、ソース電極及びドレイン電極）を更に含むことができる。ソース及びドレイン５０６は、ＢもしくはＧａなどの任意の適切なＰ型ドーパント、又はＰもしくはＡｒなどの任意の適切なＮ型ドーパントでドープすることができる。ソース及びドレイン５０６は、平面視においてゲート構造５０８によって分離され得る。言い換えれば、幾つかの実装形態によれば、ゲート構造５０８は、平面視においてソースとドレイン５０６との間に形成される。その結果、ゲート構造５０８のゲート電極６０４に印加されるゲート電圧が３Ｄトランジスタ５００の閾値電圧を上回るとき、３Ｄ半導体本体５０５内の３Ｄトランジスタ５００の複数のチャネルを、ゲート構造５０８によって取り囲まれたソースとドレイン５０６との間に横方向で形成することができる。基板４０２の上面に単一のチャネルのみを形成することができる平面トランジスタ４００とは異なり、３Ｄトランジスタ５００では、３Ｄ半導体本体５０５の上面及び側面に複数のチャネルを形成することができる。幾つかの実装形態では、３Ｄトランジスタ５００がマルチゲートトランジスタを含む。すなわち、単一のゲートのみを含む平面トランジスタ４００とは異なり、３Ｄ半導体本体５０５の３Ｄ構造と、３Ｄ半導体本体５０５の複数の側面を取り囲むゲート構造５０８とに起因して、３Ｄトランジスタ５００は、３Ｄ半導体本体５０５の複数の側面に複数のゲートを有することができる。結果として、平面トランジスタ４００と比較して、３Ｄトランジスタ５００は、より小さいサブスレッショルド振れを伴ってより良好なチャネル制御を達成するために、より大きいゲート制御領域を有することができる。オフ状態の間、チャネルは完全に空乏化しているので、３Ｄトランジスタ５００のリーク電流（Ｉ_ｏｆｆ）を大幅に低減することができる。一方、平面トランジスタ４００と同じ電気的性能（例えば、チャネル制御、サブスレッショルド振れ、及び／又はリーク電流）を依然として維持しながら、３Ｄトランジスタ５００の寸法を平面トランジスタ４００から大幅に縮小することができる。

【0052】

前述したように、３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス（例えば、マイクロプロセッサ）にも使用されるが、ロジックデバイスとメモリ周辺回路との間のトランジスタの要件が異なるため、３Ｄトランジスタ５００の設計がロジックデバイスに使用される３Ｄトランジスタには見られない固有の特徴を呈し得ることが理解される。材料の観点から、幾つかの実装形態では、ＨＫＭＧ（すなわち、ゲート誘電体に関しては高ｋ誘電体、ゲート電極に関しては金属）を使用する先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス内の３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）とは異なり、メモリ周辺回路内の３Ｄトランジスタ５００は、製造コスト及び複雑さを低減するためにＨＫＭＧの代わりにゲートポリ及びゲート酸化物を使用する。

【0053】

トランジスタ寸法の観点から、メモリ周辺回路内の３Ｄトランジスタ５００は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス（例えば、マイクロプロセッサ）の同じ傾向に従って縮小することができない。寸法の違いにより、３Ｄトランジスタ５００を、一般的には使用されず且つ先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス内の３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）にとって望ましくないより高い電圧（例えば３．３Ｖ以上）で使用することが可能になる。寸法の差は、メモリ周辺回路内の３Ｄトランジスタ５００の製造コスト及び複雑さを大幅に低減することもできる。

【0054】

例えば、幾つかの実装形態では、図６Ｂに示されるように、３Ｄ半導体本体５０５の幅（Ｗ）は１０ｎｍよりも大きい。例えば、３Ｄ半導体本体５０５の幅は、３０ｎｍ～１，０００ｎｍ（例えば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１，０００ｎｍ、これらの値のいずれかによって下端により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ５００の幅は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の幅よりも大幅に大きくてもよい（例えば、１倍以上、又は１桁以上大きい大きさであってもよい）。

【0055】

幾つかの実装形態では、図６Ｂに示されるように、３Ｄ半導体本体５０５の高さ（Ｈ）は、４０ｎｍよりも大きい。例えば、３Ｄ半導体本体５０５の高さは、５０ｎｍ～１，０００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１，０００ｎｍ、これらの値のいずれかによって下端により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ５００の高さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の高さよりも大幅に大きくてもよい（例えば、１倍以上、又は１桁以上大きい大きさであってもよい）。

【0056】

幾つかの実装形態では、図６Ｂに示されるように、ゲート誘電体６０２の厚さ（Ｔ）は１．８ｎｍより大きい。例えば、ゲート誘電体６０２の厚さは、２ｎｍ～１００ｎｍ（例えば、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下端により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。ゲート誘電体６０２の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さよりも大幅に大きくてもよい（例えば、１倍以上、又は１桁以上大きい大きさであってもよい）。結果として、より厚いゲート誘電体６０２を用いて、３Ｄトランジスタ５００は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）よりも高い電圧（例えば３．３Ｖ以上）を維持することができる。

【0057】

幾つかの実装形態では、図６Ａに示されるように、３Ｄトランジスタ５００のチャネル長（Ｌ）は３０ｎｍより大きい。例えば、３Ｄトランジスタ５００のチャネル長は、５０ｎｍ～１，５００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１，０００ｎｍ、１，１００ｎｍ、１，２００ｎｍ、１，３００ｎｍ、１，４００ｎｍ、１，５００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ５００のチャネル長は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）のチャネル長よりも大幅に大きくてもよい（例えば、１倍以上、又は１桁以上大きい大きさであってもよい）。

【0058】

図５、図６Ａ、及び図６Ｂに示されないが、３Ｄトランジスタ５００がウェル及びスペーサなどの更なる構成要素を含むことができることが理解される。キャリア移動度を高めるために、ソース及びドレインにＧａＡｓ又はＳｉＧｅ（別名、歪み要素）を含むストレッサを含む又はチャネルに歪みを加えるために歪みシリコン技術を使用する先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）とは異なり、３Ｄトランジスタ５００は、ソース及びドレイン５０６にストレッサを含まなくてもよく、及び／又はその比較的大きい寸法に起因して、並びに製造の複雑さ及びコストを低減するために、３Ｄ半導体本体５０５内に歪み半導体材料を使用しなくてもよいことも理解される。

【0059】

図５、図６Ａ、及び図６Ｂが、メモリ周辺回路で使用することができる３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の一例を示しており、ゲートオールアラウンド（ＧＡＡ）ＦＥＴなどの任意の他の適切な３Ｄトランジスタもメモリ周辺回路で使用できることも更に理解される。例えば、図７Ａ～図７Ｉは、本開示の様々な態様に係る、様々な３Ｄトランジスタの断面の側面図を示す。図５、図６Ａ、及び図６Ｂにおける３Ｄトランジスタ５００と同様に、図７Ａ～図７Ｉにおける３Ｄトランジスタは、基板の上方の３Ｄ半導体本体と３Ｄ半導体本体の２つ以上の側面と接触するゲート構造とを有するマルチゲートトランジスタとなり得る。ゲート構造は、ゲート誘電体及びゲート電極を含むことができる。例えば、図７Ａ、図７Ｂ、図７Ｃは、それぞれがダブルゲートトランジスタと見なされるゲートオールアラウンド（ＧＡＡ）シリコン・オン・ナッシング（ＳＯＮ）トランジスタ、マルチプル・インディペンデント・ゲートＦＥＴ（ＭＩＧＥＴ）、ＦｉｎＦＥＴをそれぞれ示す。例えば、図７Ｄ、図７Ｅ、図７Ｆは、それぞれがトリプルゲートトランジスタと見なされる、トリゲートＦＥＴ、フリーゲートＦＥＴ、Ω－ＦＥＴを示す。例えば、図７Ｇ、図７Ｈ、図７Ｉは、それぞれがサラウディングゲートトランジスタと見なされる、クワドループルゲートＦＥＴ、円筒型ＦＥＴ、マルチブリッジ／積層ナノワイヤＦＥＴを示す。図７Ａ～図７Ｉから分かるように、側面図における３Ｄ半導体本体の断面は、正方形、長方形（又は台形）、円形（又は楕円形）、又は任意の他の適切な形状を有することができる。本開示の範囲と一致して、それらの断面の円形又は楕円形の形状を有する３Ｄ半導体本体に関して、３Ｄ半導体本体は、ゲート構造が３Ｄ半導体本体の２つ以上の側面と接触するように、依然として複数の側面を有すると考えることができることが理解される。幾つかの例では、複数の３Ｄトランジスタ（例えば、複数のＦｉｎＦＥＴ）は、単一の３Ｄ半導体本体（例えば、フィン）を共有してもよく、すなわち、単一の３Ｄ半導体本体上に形成されてもよいことが理解される。例えば、複数のＦｉｎＦＥＴが同じフィン上に並列に配置されてもよく、ＦｉｎＦＥＴを分散させるために同じフィンを共有する複数のＦｉｎＦＥＴの間に形成されるいかなるトレンチアイソレーション（例えば、ＳＴＩ）も存在しなくてもよい。

【0060】

図１Ａ及び図１Ｂに関して前述したように、３Ｄトランジスタ５００は、メモリセルアレイを有する第１の半導体構造１０２と接合された第２の半導体構造１０４の周辺回路におけるトランジスタの一例であってもよい。例えば、図８Ａは、幾つかの実装形態に係る、典型的な３Ｄメモリデバイス８００の断面の側面図を示す。図８Ａは、例示のみを目的としており、実際には必ずしも実際のデバイス構造（例えば、相互接続）を反映していない場合があることが理解される。図１Ａに関して前述した３Ｄメモリデバイス１００の一例として、３Ｄメモリデバイス８００は、第１の半導体構造８０２と、第１の半導体構造８０２上にわたって積層された第２の半導体構造８０４とを含む接合チップである。幾つかの実装形態によれば、第１及び第２の半導体構造８０２及び８０４は、それらの間の接合界面８０６で接合される。図８Ａに示されるように、第１の半導体構造８０２は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、又は任意の他の適切な材料を含むことができる基板８０８を含むことができる。

【0061】

第１の半導体構造８０２は、基板８０８の上方にデバイス層８１０を含むことができる。幾つかの実装形態において、デバイス層８１０は、第１の周辺回路８１２（例えば、ページバッファ３０４、ワード線ドライバ３０８、並びに／又はＩ／Ｏ回路３１６及び３１８）と、第２の周辺回路８１４（例えば、制御ロジック３１２、レジスタ３１４など）とを含む。幾つかの実装形態では、第１の周辺回路８１２が複数の３Ｄトランジスタ８１６（例えば、３Ｄトランジスタ５００に対応する）を含み、第２の周辺回路８１４が複数の平面トランジスタ８１８（例えば、平面トランジスタ４００に対応する）を含む。トレンチアイソレーション８６０及び８６２（例えば、ＳＴＩ）並びにドープ領域（例えば、トランジスタ８１６及び８１８のウェル、ソース、及びドレイン）を基板８０８上又は基板８０８中に形成することもできる。幾つかの実装形態では、トレンチアイソレーション８６０が、基板８０８上に、横方向で隣接する２つの３Ｄトランジスタ８１６間にあり、トレンチアイソレーション８６２が、基板８０８内へと、平面視において横方向に隣接する２つの平面トランジスタ８１８間で延在する。幾つかの実装形態において、トレンチアイソレーション８６２及びトレンチアイソレーション８６０は、それぞれ平面トランジスタ８１８及び３Ｄトランジスタ８１６という異なるタイプのトランジスタを分離するため、異なる深さ（例えば、その底面がｙ方向において異なる平面内にある）を有する。例えば、図８Ａに示されるように、トレンチアイソレーション８６２は、トレンチアイソレーション８６０よりも深い深さを有してもよい。異なる製造プロセスに応じて、幾つかの例では、トレンチアイソレーション８６２及びトレンチアイソレーション８６０が同じ深さ（例えば、その底面がｙ方向において同じ平面内にある）を有することが理解される。

【0062】

幾つかの実装形態において、第１の半導体構造８０２は、周辺回路８１２及び８１４との間で電気信号を転送するためにデバイス層８１０の上方に相互接続層８２０を更に含む。相互接続層８２０は、横方向相互接続線及び垂直相互接続アクセス（ＶＩＡ）接点を含む、複数の相互接続（本明細書では「接点」とも呼ばれる）を含むことができる。本明細書で使用される「相互接続」という用語は、ミドル－エンド－オブ線（ＭＥＯＬ）相互接続及びバック－エンド－オブ線（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層８２０は、相互接続線及びビア接点が形成し得る１つ以上の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）を更に含むことができる。すなわち、相互接続層８２０は、複数のＩＬＤ層内に相互接続線及びビア接点を含むことができる。幾つかの実装形態において、デバイス層８１０内のデバイスは、相互接続層８２０内の相互接続を介して互いに結合される。例えば、周辺回路８１２は、相互接続層８２０を介して周辺回路８１４に結合されてもよい。

【0063】

図８Ａに示されるように、第１の半導体構造８０２は、接合界面８０６において且つ相互接続層８２０及びデバイス層８１０の上方に接合層８２２を更に含むことができる。接合層８２２は、複数の接合接点８２４と、接合接点８２４を電気的に絶縁する誘電体とを含むことができる。接合接点８２４は、導電性材料を含むことができる。接合層８２２の残りの領域は、誘電材料で形成することができる。接合接点８２４及び接合層８２２内の周囲の誘電体は、ハイブリッド接合のために使用することができる。同様に、図８Ａに示されるように、第２の半導体構造８０４は、接合界面８０６に及び第１の半導体構造８０２の接合層８２２の上方に接合層８２６を含むこともできる。接合層８２６は、複数の接合接点８２８と、接合接点８２８を電気的に絶縁する誘電体とを含むことができる。接合接点８２８は、導電性材料を含むことができる。接合層８２６の残りの領域は、誘電材料で形成することができる。接合接点８２８及び接合層８２６内の周囲の誘電体は、ハイブリッド接合のために使用することができる。幾つかの実装形態によれば、接合接点８２８は接合界面８０６で接合接点８２４と接触している。

【0064】

第２の半導体構造８０４は、接合界面８０６において対面方式で第１の半導体構造８０２の上に接合され得る。幾つかの実装形態において、接合界面８０６は、直接接合技術（例えば、はんだ又は接着剤などの中間層を使用せずに表面間の接合を形成する）であって金属－金属接合及び誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層８２２及び８２６間に配置される。幾つかの実装形態において、接合界面８０６は、接合層８２２及び８２６が直面されて接合される場所である。実際には、接合界面８０６は、第１の半導体構造８０２の接合層８２２の上面及び第２の半導体構造８０４の接合層８２６の底面を含む特定の厚さを有する層となり得る。

【0065】

幾つかの実装形態において、第２の半導体構造８０４は、電気信号を転送するために接合層８２６の上方に相互接続層８３０を更に含む。相互接続層８３０は、ＭＥＯＬ相互接続及びＢＥＯＬ相互接続などの複数の相互接続を含むことができる。幾つかの実装形態において、相互接続層８３０における相互接続は、ビット線、ビット線接点、及びワード線接点などのローカル相互接続も含む。相互接続層８３０は、相互接続線及びビア接点が形成し得る１つ以上のＩＬＤ層を更に含むことができる。幾つかの実装形態では、第１の周辺回路８１２がページバッファ３０４であり、第１の周辺回路８１２の３Ｄトランジスタ８１６が第２の半導体構造８０４のビット線に結合される。幾つかの実装形態では、第１の周辺回路８１２がワード線ドライバ３０８であり、第１の周辺回路８１２の３Ｄトランジスタ８１６が第２の半導体構造８０４のワード線（例えば、導電層８３４）に結合される。

【0066】

幾つかの実装形態において、第２の半導体構造８０４は、メモリセルが相互接続層８３０及び接合層８２６の上方に３ＤＮＡＮＤメモリストリング８３８のアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスを含む。幾つかの実装形態によれば、各３ＤＮＡＮＤメモリストリング８３８は、それぞれが導電層８３４及び誘電体層８３６を含む複数の対を通じて垂直に延在する。積層されて交互配置された導電層８３４及び誘電体層８３６は、本明細書ではスタック構造、例えばメモリスタック８３２とも呼ばれる。幾つかの実装形態によれば、メモリスタック８３２内の交互配置された導電層８３４及び誘電体層８３６は垂直方向で交互になる。各導電層８３４は、接着層及びゲート誘電体層によって取り囲まれたゲート電極（ゲート線）を含むことができる。スタック導電層８３４のゲート電極は、ワード線として横方向に延在し、メモリスタック８３２の１つ以上の階段構造で終端することができる。

【0067】

幾つかの実装形態において、各３ＤＮＡＮＤメモリストリング８３８は、半導体チャネル及びメモリ膜を含む「電荷トラップ」タイプのＮＡＮＤメモリストリングである。幾つかの実装形態において、半導体チャネルは、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。幾つかの実装形態において、メモリ膜は、トンネル層、ストレージ層（「電荷トラップ／ストレージ層」としても知られる）、及びブロッキング層を含む複合誘電体層である。各３ＤＮＡＮＤメモリストリング８３８は、円柱形状（例えば、ピラー形状）を有することができる。幾つかの実装形態によれば、メモリ膜の半導体チャネル、トンネル層、ストレージ層、及びブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。幾つかの実装形態において、３ＤＮＡＮＤメモリストリング８３８は、複数の制御ゲート（それぞれがワード線の一部である）を更に含む。メモリスタック８３２内の各導電層８３４は、３ＤＮＡＮＤメモリストリング８３８の各メモリセルの制御ゲートとして機能することができる。

【0068】

幾つかの実装形態において、第２の半導体構造８０４は、メモリスタック８３２及び３ＤＮＡＮＤメモリストリング８３８の上方に配置された半導体層８４８を更に含む。半導体層８４８は、その上にメモリスタック８３２及び３ＤＮＡＮＤメモリストリング８３８が形成される薄くされた基板となり得る。幾つかの実装形態では、半導体層８４８が単結晶シリコンを含む。半導体層８４８は、絶縁及びドープ領域（例えば、図示されていないが、３ＤＮＡＮＤメモリストリング８３８のためのアレイ共通ソース（ＡＣＳ）として機能する）を含むこともできる。３ＤＮＡＮＤメモリストリング８３８は、「電荷トラップ」タイプの３ＤＮＡＮＤメモリストリングに限定されず、他の例では「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングであってもよいことが理解される。半導体層８４８は、「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングのソースプレートとしてポリシリコンを含むことができる。

【0069】

図８Ａに示されるように、第２の半導体構造８０４は、半導体層８４８の上方にパッドアウト相互接続層８５０を更に含むことができる。パッドアウト相互接続層８５０は、１つ以上のＩＬＤ層に相互接続、例えば接触パッド８５２を含むことができる。パッドアウト相互接続層８５０及び相互接続層８３０は、半導体層８４８の両側に形成され得る。幾つかの実装形態において、パッドアウト相互接続層８５０内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス８００と外部回路との間で電気信号を転送することができる。幾つかの実装形態において、第２の半導体構造８０４は、パッドアウト相互接続層８５０と相互接続層８３０及び８２０とを電気的に接続するために半導体層８４８を通じて延在する１つ以上の接点８５４を更に含む。結果として、周辺回路８１２及び８１４は、相互接続層８３０及び８２０並びに接合接点８２８及び８２４を介して３ＤＮＡＮＤメモリストリング８３８のアレイに結合され得る。すなわち、３ＤＮＡＮＤメモリストリング８３８のアレイは、接合界面８０６を横切って３Ｄトランジスタ８１６及び平面トランジスタ８１８に結合され得る。更に、周辺回路８１２及び８１４並びに３ＤＮＡＮＤメモリストリング８３８のアレイは、接点８５４及びパッドアウト相互接続層８５０を介して外部回路に結合され得る。

【0070】

図８Ｂは、本開示の幾つかの態様に係る、他の典型的な３Ｄメモリデバイス８０１の断面を示す。図８Ｂは、例示のみを目的としており、実際には必ずしも実際のデバイス構造（例えば、相互接続）を反映していない場合があることが理解される。図１Ｂに関連して前述した３Ｄメモリデバイス１０１の一例として、３Ｄメモリデバイス８０１は、第２の半導体構造８０３と、第２の半導体構造８０３上にわたって積層された第１の半導体構造８０５とを含む接合チップである。図８Ａで前述した３Ｄメモリデバイス８００と同様に、３Ｄメモリデバイス８０１は、第１の半導体構造８０５及び第２の半導体構造８０３が別々に形成されて接合界面８０７において対面方式で接合される接合チップの一例に相当する。３Ｄメモリデバイス８００及び８０１の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返されないことが理解される。

【0071】

第２の半導体構造８０３は、基板８０９と、基板８０９の上方に交互配置された導電層８１３及び誘電体層８１５を含むメモリスタック８１１とを含むことができる。幾つかの実装形態において、３ＤＮＡＮＤメモリストリング８１７のアレイはそれぞれ、基板８０９の上方のメモリスタック８１１内の交互配置された導電層８１３及び誘電体層８１５を通って垂直に延在する。各３ＤＮＡＮＤメモリストリング８１７は、半導体チャネル及びメモリ膜を含むことができる。３ＤＮＡＮＤメモリストリング８１７は、「電荷トラップ」タイプの３ＤＮＡＮＤメモリストリング又は「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングとなり得る。

【0072】

幾つかの実装形態において、第２の半導体構造８０３は、３ＤＮＡＮＤメモリストリング８１７との間で電気信号を転送するために、メモリスタック８１１及び３ＤＮＡＮＤメモリストリング８１７の上方に相互接続層８２７も含み、相互接続層８２７は、相互接続線及びビア接点を含む、複数の相互接続を含むことができる。幾つかの実装形態において、相互接続層８２７内の相互接続は、ビット線、ビット線接点及びワード線接点などのローカル相互接続も含む。幾つかの実装形態において、第２の半導体構造８０３は、接合界面８０７における相互接続層８２７及びメモリスタック８１１の上方の接合層８２９と、３ＤＮＡＮＤメモリストリング８１７とを更に含む。接合層８２９は、複数の接合接点８５５と、接合接点８５５を取り囲んで電気的に絶縁する誘電体とを含むことができる。

【0073】

図８Ｂに示されるように、第１の半導体構造８０５は、接合界面８０７において接合層８２９の上方に他の接合層８５１を有する。接合層８５１は、複数の接合接点８５３と、接合接点８５３を取り囲んで電気的に絶縁する誘電体とを含むことができる。幾つかの実装形態によれば、接合接点８５３は、接合界面８０７で接合接点８５５と接触している。幾つかの実装形態において、第１の半導体構造８０５は、電気信号を転送するために接合層８５１の上方に相互接続層８５７も含む。相互接続層８５７は、相互接続線及びビア接点を含む、複数の相互接続を含むことができる。

【0074】

第１の半導体構造８０５は、相互接続層８５７及び接合層８５１の上方にデバイス層８３１を更に含むことができる。幾つかの実装形態において、デバイス層８３１は、第１の周辺回路８３５（例えば、ページバッファ３０４、ワード線ドライバ３０８、並びに／又はＩ／Ｏ回路３１６及び３１８）と、第２の周辺回路８３７（例えば、制御ロジック３１２、レジスタ３１４など）とを含む。幾つかの実装形態では、周辺回路８３５が複数の３Ｄトランジスタ８３９（例えば、３Ｄトランジスタ５００に対応する）を含み、周辺回路８３７が複数の平面トランジスタ８４１（例えば、平面トランジスタ４００に対応する）を含む。トレンチアイソレーション８６１及び８６３（例えば、ＳＴＩ）並びにドープ領域（例えば、トランジスタ８３９及び８４１のウェル、ソース、及びドレイン）は、半導体層８３３（例えば、薄くされた基板）上又は半導体層８３３中に形成され得る。幾つかの実装形態において、トレンチアイソレーション８６１は、半導体層８３３の下方に、横方向で隣接する２つの３Ｄトランジスタ８３９間にあり、トレンチアイソレーション８６３は、半導体層８３３内へと、平面視においてに横方向に隣接する２つの平面トランジスタ８４１間で延在する。幾つかの実装形態において、トレンチアイソレーション８６１及びトレンチアイソレーション８６３は、それぞれ平面トランジスタ８４１及び３Ｄトランジスタ８３９という異なるタイプのトランジスタを分離するため、異なる深さ（例えば、その上面がｙ方向において異なる平面内にある）を有する。例えば、図８Ｂに示されるように、トレンチアイソレーション８６３は、トレンチアイソレーション８６１よりも深い深さを有することができる。異なる製造プロセスに応じて、幾つかの例では、トレンチアイソレーション８６３及びトレンチアイソレーション８６１が同じ深さ（例えば、その上面がｙ方向において同じ平面内にある）を有することが理解される。

【0075】

幾つかの実装形態では、第１の周辺回路８３５がページバッファ３０４であり、第１の周辺回路８３５の３Ｄトランジスタ８３９が第２の半導体構造８０３のビット線に結合される。幾つかの実装形態では、第１の周辺回路８３５がワード線ドライバ３０８であり、第１の周辺回路８３５の３Ｄトランジスタ８３９が第２の半導体構造８０３のワード線（例えば、導電層８３４）に結合される。

【0076】

幾つかの実装形態において、第１の半導体構造８０５は、デバイス層８３１の上方に配置された半導体層８３３を更に含む。半導体層８３３は、周辺回路８３５及び８３７の上方で周辺回路８３５及び８３７と接触することができる。半導体層８３３は、トランジスタ８３９及び８４１がその上に形成される薄くされた基板となり得る。幾つかの実装形態では、半導体層８３３が単結晶シリコンを含む。半導体層８３３は、絶縁及びドープ領域を含むこともできる。

【0077】

図８Ｂに示されるように、第１の半導体構造８０５は、半導体層８３３の上方にパッドアウト相互接続層８４３を更に含むことができる。パッドアウト相互接続層８４３は、１つ以上のＩＬＤ層に相互接続、例えば接触パッド８４５を含むことができる。幾つかの実装形態において、パッドアウト相互接続層８４３内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス８０１と外部回路との間で電気信号を転送することができる。幾つかの実装形態において、第１の半導体構造８０５は、パッドアウト相互接続層８４３と相互接続層８５７及び８２７とを結合するために半導体層８３３を通じて延在する１つ以上の接点８４７を更に含む。結果として、周辺回路８３５及び８３７は、相互接続層８５７及び８２７並びに接合接点８５３及び８５５を介して３ＤＮＡＮＤメモリストリング８１７のアレイに結合することもできる。すなわち、３ＤＮＡＮＤメモリストリング８１７のアレイは、接合界面８０７を横切って３Ｄトランジスタ８３９及び平面トランジスタ８４１に結合され得る。更に、周辺回路８３５及び８３７並びに３ＤＮＡＮＤメモリストリング８１７のアレイは、接点８４７及びパッドアウト相互接続層８４３を介して外部回路に電気的に接続され得る。

【0078】

前述したように、半導体構造１０２内のメモリセルアレイは、図８Ａ及び図８Ｂに示されるようなＮＡＮＤフラッシュメモリセルアレイに限定されず、ＤＲＡＭセルアレイなどの任意の他の適切なメモリセルアレイを含むことができる。例えば、図８Ｃは、本開示の幾つかの態様に係る、他の典型的な３Ｄメモリデバイス８９９の断面を示す。図８Ｃは、例示のみを目的としており、実際には必ずしも実際のデバイス構造（例えば、相互接続）を反映していない場合があることが理解される。３Ｄメモリデバイス８９９は、ＮＡＮＤメモリストリング８３８のアレイとは対照的にメモリセルアレイがＤＲＡＭセル８９０のアレイを含むことを除き、図８Ａの３Ｄメモリデバイス８００と同様である。３Ｄメモリデバイス８００及び８９９の両方における同様の構造（例えば、第１の半導体構造８０２の材料、製造プロセス、機能等）の詳細は、以下では繰り返されないことが理解される。

【0079】

図８Ｃに示されるように、第２の半導体構造８０４は、接合界面８０６において対面方式で３Ｄトランジスタ８１６を含む第１の半導体構造８０２の上に接合され得る。幾つかの実装形態において、接合界面８０６は、ハイブリッド接合の結果として接合層８２２，８２６間に配置される。

【0080】

幾つかの実装形態において、半導体デバイス８９９の第２の半導体構造８０４は、ＤＲＡＭセル８９０との間で電気信号を転送するために、接合層８２６の上方に相互接続層８３０を更に含む。相互接続層８３０は、ＭＥＯＬ相互接続及びＢＥＯＬ相互接続などの複数の相互接続を含むことができる。幾つかの実装形態において、相互接続層８３０内の相互接続は、ビット線接点及びワード線接点などのローカル相互接続も含む。相互接続層８３０は、相互接続線及びビア接点が形成し得る１つ以上のＩＬＤ層を更に含むことができる。

【0081】

半導体デバイス８９９の第２の半導体構造８０４は、相互接続層８３０及び接合層８２６の上方にデバイス層８８１を更に含むことができる。幾つかの実施形態において、デバイス層８８１は、相互接続層８３０及び接合層８２６の上方にＤＲＡＭセル８９０のアレイを含む。幾つかの実施形態において、各ＤＲＡＭセル８９０は、ＤＲＡＭ選択トランジスタ８８６及びコンデンサ８８８を含む。ＤＲＡＭセル８９０は、１つのトランジスタ及び１つのコンデンサから成る１Ｔ１Ｃセルとなり得る。ＤＲＡＭセル８９０は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。幾つかの実装形態では、ＤＲＡＭ選択トランジスタ８８６が半導体層８４８「上」に形成され、この場合、ＤＲＡＭ選択トランジスタ８８６の全体又は一部は半導体層８４８内に（例えば、半導体層８４８の上面の下方）及び／又は半導体層８４８上に直接に形成される。分離領域（例えば、ＳＴＩ）及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ８８６のソース領域及びドレイン領域）も半導体層８４８内に形成され得る。幾つかの実装形態において、コンデンサ８８８は、ＤＲＡＭ選択トランジスタ８８６の下方に配置される。各コンデンサ８８８は、幾つかの実装形態によれば、その一方がそれぞれのＤＲＡＭ選択トランジスタ８８６の一方のノードに電気的に接続される２つの電極を含む。幾つかの実装形態によれば、各ＤＲＡＭ選択トランジスタ８８６の他のノードは、ＤＲＡＭのビット線８８０に結合される。各コンデンサ８８８の他の電極は、共通プレート８８２、例えば共通グランドに結合され得る。ＤＲＡＭセル８９０の構造及び構成は、図８Ｃの例に限定されず、任意の適切な構造及び構成を含み得ることが理解される。例えば、コンデンサ８８８は、平面コンデンサ、スタックコンデンサ、マルチフィンコンデンサ、シリンダコンデンサ、トレンチコンデンサ、又は基板コンデンサであってもよい。

【0082】

幾つかの実装形態において、第２の半導体構造８０４は、デバイス層８８１の上方に配置された半導体層８４８を更に含む。半導体層８４８は、ＤＲＡＭセル８９０のアレイの上方で該アレイと接触することができる。半導体層８４８は、ＤＲＡＭ選択トランジスタ８８６がその上に形成される薄くされた基板となり得る。幾つかの実装形態では、半導体層８４８が単結晶シリコンを含む。幾つかの実装形態において、半導体層８４８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、又は任意の他の適切な材料を含むことができる。半導体層８４８は、分離領域及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ８８６のソース及びドレインとして）を含むこともできる。

【0083】

前述したように、ロジックデバイスとは異なり、３ＤＮＡＮＤフラッシュメモリなどのメモリデバイスは、特に高度なＣＭＯＳ技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス（例えば、マイクロプロセッサ）には適していないが、メモリ動作に必要なより高い電圧（例えば、３．３Ｖ以上）を含む、異なるメモリ周辺回路に供給される広範囲の電圧を必要とする。例えば、図９は、本開示の幾つかの態様に係る、様々な電圧が供給される周辺回路のブロック図を示す。幾つかの実装形態において、メモリデバイス（例えば、メモリデバイス２００）は、低い低電圧（ＬＬＶ）源９０１、低電圧（ＬＶ）源９０３、及び高電圧（ＨＶ）源９０５を含み、これらのそれぞれは、それぞれのレベル（Ｖｄｄ１、Ｖｄｄ２、又はＶｄｄ３、この場合、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３）の電圧を供給するように構成される。各電圧源９０１，９０３又は９０５は、外部電源（例えば、バッテリ）から適切なレベルの電圧入力を受けることができる。また、各電圧源９０１，９０３又は９０５は、外部電圧入力をそれぞれのレベル（Ｖｄｄ１、Ｖｄｄ２又はＶｄｄ３）に変換し、対応する電力レールを介してそれぞれのレベル（Ｖｄｄ１、Ｖｄｄ２又はＶｄｄ３）の電圧を維持及び出力するための電圧変換器及び／又は電圧レギュレータを含むこともできる。幾つかの実装形態において、メモリデバイス２００の電圧生成器３１０は、電圧源９０１，９０３、及び９０５の一部である。

【0084】

幾つかの実装形態において、ＬＬＶ源９０１は、０．９Ｖ～２．０Ｖ（例えば、０．９Ｖ、０．９５Ｖ、１Ｖ、１．０５Ｖ、１．１Ｖ、１．１５Ｖ、１．２Ｖ、１．２５Ｖ、１．３Ｖ、１．３５Ｖ、１．４Ｖ、１．４５Ｖ、１．５Ｖ、１．５５Ｖ、１．６Ｖ、１．６５Ｖ、１．７Ｖ、１．７５Ｖ、１．８Ｖ、１．８５Ｖ、１．９Ｖ、１．９５Ｖ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）の電圧を供給するように構成される。一例では、電圧が１．２Ｖである。幾つかの実装形態において、ＬＶ源９０３は、２Ｖ～３．３Ｖ（例えば、２Ｖ、２．１Ｖ、２．２Ｖ、２．３Ｖ、２．４Ｖ、２．５Ｖ、２．６Ｖ、２．７Ｖ、２．８Ｖ、２．９Ｖ、３Ｖ、３．１Ｖ、３．２Ｖ、３．３Ｖ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）の電圧を供給するように構成される。一例では、電圧が３．３Ｖである。幾つかの実装形態において、ＨＶ源９０５は、３．３Ｖを超える電圧を供給するように構成される。一例において、電圧は、５Ｖ～３０Ｖ（例えば、５Ｖ、６Ｖ、７Ｖ、８Ｖ、９Ｖ、１０Ｖ、１１Ｖ、１２Ｖ、１３Ｖ、１４Ｖ、１５Ｖ、１６Ｖ、１７Ｖ、１８Ｖ、１９Ｖ、２０Ｖ、２１Ｖ、２２Ｖ、２３Ｖ、２４Ｖ、２５Ｖ、２６Ｖ、２７Ｖ、２８Ｖ、２９Ｖ、３０Ｖ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）である。ＨＶ源９０５、ＬＶ源９０３、及びＬＬＶ源９０１に関して前述した電圧範囲は、例示目的のためのものであり、非限定的であり、任意の他の適切な電圧範囲がＨＶ源９０５、ＬＶ源９０３、及びＬＬＶ源９０１によって供給され得ることが理解される。それにもかかわらず、少なくともＬＶ源９０３及びＨＶ源９０５（例えば、２Ｖ以上）によって供給される電圧レベルは、高度ＣＭＯＳ技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイス内の３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）には適していない可能性がある。

【0085】

それらの適切な電圧レベル（Ｖｄｄ１、Ｖｄｄ２、又はＶｄｄ３）に基づいて、メモリ周辺回路（例えば、周辺回路２０２）は、ＬＬＶ源９０１、ＬＶ源９０３、及びＨＶ源９０５にそれぞれ結合され得るＬＬＶ回路９０２、ＬＶ回路９０４、及びＨＶ回路９０６に分類することができる。幾つかの実装形態では、ＨＶ回路９０６が１つ以上のドライバを含み、該ドライバは、ワード線、ビット線、ＳＳＧ線、ＤＳＧ線、ソース線などを介してメモリセルアレイ（例えば、メモリセルアレイ２０１）に結合されるとともに、メモリ動作（例えば、読み出し、プログラム、又は消去）を実行するときに、ワード線、ビット線、ＳＳＧ線、ＤＳＧ線、ソース線などに適切なレベルの電圧を印加することによってメモリセルアレイを駆動するように構成される。一例において、ＨＶ回路９０６は、プログラム動作中にワード線に例えば５Ｖ～３０Ｖの範囲内のプログラム電圧（Ｖｐｒｏｇ）又はパス電圧（Ｖｐａｓｓ）を印加するワード線ドライバ（例えば、行デコーダ／ワード線ドライバ３０８）を含むことができる。他の例において、ＨＶ回路９０６は、消去動作中にビット線に例えば５Ｖ～３０Ｖの範囲の消去電圧（Ｖｅｒａｓ）を印加するビット線ドライバ（例えば、列デコーダ／ビット線ドライバ３０６）を含んでもよい。幾つかの実装形態において、ＬＶ回路９０４は、メモリセルアレイから読み出された又はメモリセルアレイにプログラムされたデータをバッファリングするように構成されたページバッファ（例えば、ページバッファ３０４）を含む。例えば、ページバッファには、ＬＶ源９０３によって、例えば３．３Ｖの電圧が供給され得る。幾つかの実装形態において、ＬＬＶ回路９０２は、メモリセルアレイをメモリコントローラとインタフェースするように構成されたＩ／Ｏ回路（例えば、インタフェース３１６及び／又はデータバス３１８）を含む。例えば、Ｉ／Ｏ回路には、ＬＬＶ源９０１によって、例えば１．２Ｖの電圧が供給されてもよい。

【0086】

ＬＬＶ回路９０２、ＬＶ回路９０４、又はＨＶ回路９０６のうちの少なくとも１つは、本明細書に開示される３Ｄトランジスタ（例えば、３Ｄトランジスタ５００）を含むことができる。幾つかの実装形態において、ＬＬＶ回路９０２、ＬＶ回路９０４、及びＨＶ回路９０６のそれぞれは、３Ｄトランジスタを含む。幾つかの実装形態では、ＬＬＶ回路９０２及びＬＶ回路９０４のそれぞれが３Ｄトランジスタを含み、一方、ＨＶ回路９０６は本明細書に開示される平面回路（例えば、平面トランジスタ４００）を含む。更に、ＬＬＶ回路９０２、ＬＶ回路９０４、又はＨＶ回路９０６は、図８Ａ～図８Ｃにおいて周辺回路８１２，８１４，８３５及び８３７として本明細書に開示される任意の適切な組み合わせの３Ｄトランジスタ及び／又は平面トランジスタを伴って実装され得る。

【0087】

本開示の範囲と一致して、ＬＬＶ回路９０２、ＬＶ回路９０４、及びＨＶ回路９０６でそれぞれ使用されるのに適した３Ｄトランジスタの様々な形態を以下に詳細に説明する。本開示の幾つかの態様によれば、図１０に示されるように、メモリデバイス２００のＬＬＶ回路９０２は、例えば、インタフェース３１６及びデータバス３１８を含むＩ／Ｏ回路によって表され得る。Ｉ／Ｏ回路は、メモリセルアレイ２０１をメモリコントローラとインタフェースするように構成され得る。幾つかの実装形態では、Ｉ／Ｏ回路に、ＬＬＶ源９０１によって０．９Ｖ～２．０Ｖ、例えば１．２Ｖの電圧が供給される。

【0088】

図１１Ａ及び図１１Ｂは、本開示の幾つかの態様に係る、図１０のＩ／Ｏ回路における３Ｄトランジスタ１１００の斜視図及び側面図をそれぞれ示す。３Ｄトランジスタ１１００は、図５、図６Ａ、及び図６Ｂにおける３Ｄトランジスタ５００の一例であってもよく、詳細に後述するように、Ｉ／Ｏ回路又は任意の他の適切なＬＬＶ回路９０２の特定の要件を満たすように設計される。図１１Ｂは、図１１Ａの３Ｄトランジスタ１１００のＢＢ面での断面の側面図を示す。図１１Ａ及び図１１Ｂに示されるように、３Ｄトランジスタ１１００は、基板１１０２の上方の３Ｄ半導体本体１１０４と、３Ｄ半導体本体１１０４の複数の側面（例えば、上面及び両側面）に接触するゲート構造１１０８とを含むことができる。３Ｄトランジスタ１１００は、例えば、図７Ａ～図７Ｉに示されるように、任意の適切なマルチゲートトランジスタであってもよいことが理解される。幾つかの実装形態において、ゲート構造１１０８は、３Ｄ半導体本体１１０４の複数の側面と接触するゲート誘電体１１０７と、ゲート誘電体１１０７と接触するゲート電極１１０９とを含む。図１１Ａ及び図１１Ｂに示されるように、ゲート構造１１０８（例えば、ゲート電極１１０９）の上面は湾曲している。

【0089】

図１１Ａ及び図１１Ｂに示されるように、３Ｄトランジスタ１１００は、平面視においてゲート構造１１０８によって分離された３Ｄ半導体本体１１０４内のソース及びドレイン１１０６の対を含むことができる。図１１Ｂに示されるように、トレンチアイソレーション１１０３（例えば、ＳＴＩ）を基板１１０２内に形成することができ、それによって、ゲート構造１１０８をトレンチアイソレーション１１０３上に形成することができる。幾つかの実装形態において、トレンチアイソレーション１１０３は、リーク電流を低減するために、隣接する３Ｄトランジスタ１１００間に横方向でも形成される。説明を容易にするために、トレンチアイソレーション１１０３は、図１１Ｂには示されるが、図１１Ａには示されないことが理解される。また、３Ｄトランジスタ１１００は、ウェル及びスペーサなどの図１１Ａ及び図１１Ｂに示されない更なる構成要素を含んでもよいことも理解される。

【0090】

メモリデバイス２００のＩ／Ｏ回路で用いられる３Ｄトランジスタ１１００にとって、スイッチ速度は重要な特性である。特に、メモリデバイス２００が、３Ｄメモリデバイス８００及び８０１のように、２つの接合された半導体構造間の直接的な短距離（例えば、ミクロンレベル）電気接続を使用することによって消費電力を低減して高速Ｉ／Ｏスループットを達成することができる接合チップである場合、Ｉ／Ｏ回路を形成するトランジスタのスイッチング速度は、Ｉ／Ｏ回路の性能のボトルネックになる可能性がある。スイッチング速度を速くするためには、前述したように、トランジスタのオン電流（Ｉ_ｏｎ又はＩ_ｄｓａｔ）を大きくする必要がある。しかしながら、同時に、オフ状態のリーク電流（Ｉ_ｏｆｆ）も増加させることができず、これは平面トランジスタによって達成することが困難である。

【0091】

例えば、図１２Ａ及び図１２Ｂは、平面トランジスタ１２００の斜視図及び側面図をそれぞれ示す。平面トランジスタ１２００は、図４の平面トランジスタ４００の一例であってよい。平面トランジスタ１２００は、基板２１０２上にゲート構造１２０８を含み、すなわち、ゲート構造１２０８は、基板１２０２の上面の上方にあって、基板の上面と接触している。ゲート構造１２０８は、基板１２０２の上面の上方にあって該上面と接触する平面ゲート誘電体１２０７と、平面ゲート誘電体１２０７上のゲート電極１２０９とを含む。平面トランジスタ１２００は、基板１２０２内に一対のソース及びドレイン１２０６も含み、平面視においてゲート構造１２０８によって分離される。トレンチアイソレーション１２０３（例えば、ＳＴＩ）が、基板１２０２内に、隣接する平面トランジスタ１２００間で横方向に形成される。説明を容易にするために、トレンチアイソレーション１２０３は、図１２Ｂには示されるが、図１２Ａには示されていないことが理解される。３Ｄトランジスタ１１００と比較してチャネル及びゲートの数が少ないため、平面トランジスタ１２００のチャネル制御及びサブスレッショルド振れは劣る可能性がある。その結果、本発明者らによって行われた研究によれば、同一の寸法及びリーク電流（オフ電流）において、３Ｄトランジスタ１１００の飽和ドレイン電流（オン電流）は、平面トランジスタ１２００のそれよりも数倍高くなり得る（例えば、２倍を超える）。一方、平面トランジスタ１２００と同じスイッチ速度及びリーク電流を維持するために、３Ｄトランジスタ１１００の寸法を縮小することができる。更に、Ｉ／Ｏ回路の電気的性能を更に改善するために、ＨＫＭＧを、より大きな寸法を有する平面トランジスタ１２００によって使用されない３Ｄトランジスタ１１００のゲート構造１１０８において使用することができる。

【0092】

図１１Ａ及び図１１Ｂに戻って参照すると、幾つかの実装形態において、メモリデバイス２００のＩ／Ｏ回路内の３Ｄトランジスタ１１００のゲート電極１１０９は、Ｃｕなどの金属を含む。幾つかの実装形態において、３Ｄトランジスタ１１００のゲート誘電体１１０７は、二酸化ハフニウムジルコニウム、二酸化チタン、又は窒化シリコンよりも高い、例えば３．９を超える誘電率を有する任意の他の誘電体などの高ｋ誘電体を含む。すなわち、ＨＫＭＧは、メモリデバイス２００のＩ／Ｏ回路内の３Ｄトランジスタ１１００のゲート構造１１０８を形成するために使用することができる。幾つかの例では、ゲートポリ及びゲート酸化物もゲート構造１１０８として使用され得ることが理解される。

【0093】

幾つかの実装形態では、図１１Ｂに示すように、ゲート誘電体１１０７の厚さ（Ｔ）が１．８ｎｍ～１０ｎｍである。例えば、ゲート誘電体１１０７の厚さは、２ｎｍ～４ｎｍ（例えば、２ｎｍ、２．１ｎｍ、２．２ｎｍ、２．３ｎｍ、２．４ｎｍ、２．５ｎｍ、２．６ｎｍ、２．７ｎｍ、２．８ｎｍ、２．９ｎｍ、３ｎｍ、３．１ｎｍ、３．２ｎｍ、３．３ｎｍ、３．４ｎｍ、３．５ｎｍ、３．６ｎｍ、３．７ｎｍ、３．８ｎｍ、３．９ｎｍ、４ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。ゲート誘電体１１０７の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大きくてもよく（例えば、１倍以上）、０．９Ｖ～２．０Ｖ（例えば、１．２Ｖ）など、詳細に前述したように、Ｉ／Ｏ回路に印加されるＬＬＶ電圧範囲に相応のものであってもよい。

【0094】

幾つかの実装形態では、図１１Ｂに示すように、３Ｄ半導体本体１１０４の幅（Ｗ）が１０ｎｍ～１８０ｎｍである。３Ｄ半導体本体１１０４の幅は、図１１Ｂに示すように、３Ｄ半導体本体１１０４の上部の幅（例えば、上部限界寸法（ＣＤ））を指すことができる。例えば、３Ｄ半導体本体１１０４の幅は、３０ｎｍ～１００ｎｍ（例えば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ１１００の幅は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の幅より大きくてもよい（例えば、１倍以上）。一方、３Ｄトランジスタ１１００の幅は、既存のメモリデバイスのＩ／Ｏ回路に用いられる平面トランジスタ１２００の幅よりも小さくてもよい。幾つかの例において、３Ｄ半導体本体１１０４は、ソース及びドレイン１１０６を形成するのに十分ではない３Ｄ半導体本体１１０４の比較的小さい幅に起因してソース及びドレイン１１０６が形成される２つの側面における３Ｄ半導体本体１１０４の幅がソースとドレイン１１０６との間の半導体本体１１０４の幅よりも大きい「ダンベル」形状を有することができることが理解される。

【0095】

幾つかの実装形態では、ソースとドレイン１１０６との間の３Ｄトランジスタ１１００のチャネル長が３０ｎｍ～１８０ｎｍである。３Ｄトランジスタ１１００のチャネル長は、ソースとドレイン１１０６との間の距離、すなわち、チャネルの上面と接触するゲート構造１１０４の寸法を指すことができる。例えば、３Ｄトランジスタ１１００のチャネル長は、５０ｎｍ～１２０ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ１１００のチャネル長は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）のチャネル長よりも大きくてもよい（例えば、１倍以上）。一方、３Ｄトランジスタ１１００のチャネル長は、既存のメモリデバイスのＩ／Ｏ回路に用いられる平面トランジスタ１２００より短くてもよい。

【0096】

幾つかの実装形態では、図１１Ｂに示すように、３Ｄ半導体本体１１０４の高さ（Ｈ）が４０ｎｍ～３００ｎｍである。例えば、３Ｄ半導体本体１１０４の高さは、５０ｎｍ～１００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄ半導体本体１１０４の高さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の高さよりも高くてもよい（例えば、１倍以上）。

【0097】

幾つかの実装形態では、図１１Ｂに示すように、トレンチアイソレーション１１０３の厚さ（ｔ）が３Ｄ半導体本体１１０４の高さと同じである。例えば、トレンチアイソレーション１１０３の厚さは、５０ｎｍ～１００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。トレンチアイソレーション１１０３の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大きくてもよい（例えば、１倍以上）。

【0098】

本開示の幾つかの態様によれば、図１３に示すように、メモリデバイス２００のＬＶ回路９０４が例えばページバッファ３０４によって表されてもよい。ページバッファ３０４は、メモリセルアレイ２０１から読み出された又はメモリセルアレイにプログラムされたデータをバッファリングするように構成され得る。幾つかの実装形態において、ページバッファ３０４には、ＬＶ源９０３によって２Ｖ～３．３Ｖの電圧、例えば３．３Ｖが供給される。本開示の幾つかの態様によれば、図１３に示すように、メモリデバイス２００のＨＶ回路９０６は、例えば、ワード線ドライバ３０８によって表されてもよい。ワード線ドライバ３０８は、ワード線を介してメモリセルアレイ２０１を駆動するように構成され得る。幾つかの実装形態において、ワード線ドライバ３０８には、ＨＶ源９０５によって、３．３Ｖより大きい電圧、例えば５Ｖ～３０Ｖの電圧が供給される。

【0099】

図１４は、本開示の幾つかの態様に係る、図１３のワード線ドライバ３０８及びページバッファ３０４の概略回路図を示す。幾つかの実装形態において、ページバッファ３０４は、それぞれのビット線２１６を介してそれぞれが１つの３ＤＮＡＮＤメモリストリング２０８に結合された複数のサブページバッファ回路１４０２を含む。すなわち、メモリデバイス２００は、それぞれ３ＤＮＡＮＤメモリストリング２０８に結合されたビット線２１６を含むことができ、ページバッファ３０４は、それぞれビット線２１６及び３ＤＮＡＮＤメモリストリング２０８に結合されたサブページバッファ回路１４０２を含むことができる。各サブページバッファ回路１４０２は、１つ以上のラッチ、スイッチ、電源、ノード（例えば、データノード及びＩ／Ｏノード）、電流ミラー、検証ロジック、センス回路などを含むことができる。幾つかの実装形態において、各サブページバッファ回路１４０２は、読み出しデータに対応するそれぞれのビット線２１６から受信した感知データ、例えば感知電流を記憶するように構成される。各サブページバッファ回路１４０２は、読み出し動作時に、記憶されたセンシングデータも出力するように構成され得る。各サブページバッファ回路１４０２は、プログラムデータを記憶し、プログラム動作時に記憶されたプログラムデータをそれぞれのビット線２１６に出力するように更に構成することができる。

【0100】

図１４に示されるように、各サブページバッファ回路１４０２は、図２０Ａ及び図２０Ｂに関して以下に詳細に開示される３Ｄトランジスタ２０００などの複数のトランジスタを含むことができる。３Ｄトランジスタ２０００は、ページバッファ３０４内にサブページバッファ回路１４０２の要素を形成するのに適した３Ｄトランジスタ５００の一例であってもよい。幾つかの実装形態では、ページバッファ３０４内の３Ｄトランジスタ２０００がビット線２１６に結合される。したがって、ページバッファ３０４内の３Ｄトランジスタ２０００は、ビット線２１６を介してメモリセルアレイ２０１に結合され得る。

【0101】

幾つかの実装形態において、ワード線ドライバ３０８は、それぞれワード線２１８に結合された複数のストリングドライバ１４０４（別名、駆動要素）を含む。ワード線ドライバ３０８は、それぞれストリングドライバ１４０４に結合された複数のローカルワード線１４０６（ＬＷＬ）を含むこともできる。各ストリングドライバ１４０４は、デコーダ（図示せず）に結合されるゲートと、それぞれのローカルワード線１４０６に結合されるソース／ドレインと、それぞれのワード線２１８に結合される他のソース／ドレインとを含むことができる。幾つかのメモリ動作において、デコーダは、例えば、各選択されたストリングドライバ１４０４によってそれぞれのローカルワード線１４０６に電圧が印加されるように、ストリングドライバ１４０４の閾値電圧よりも大きい電圧信号及び電圧（例えば、プログラム電圧、パス電圧、又は消去電圧）を各ローカルワード線２１８に印加することによって、特定のストリングドライバ１４０４を選択することができる。これに対し、デコーダは、例えば、それぞれの選択解除されたストリングドライバ１４０４がメモリ動作中にそれぞれのワード線２１８を浮動させるように、ストリングドライバ１４０４の閾値電圧よりも小さい電圧信号を印加することによって、特定のストリングドライバ１４０４を選択解除することもできる。

【0102】

図１４に示されるように、各ストリングドライバ１４０４は、図２１Ａ及び図２１Ｂに関して以下に詳細に開示される３Ｄトランジスタ２１００などの１つ以上のトランジスタを含むことができる。３Ｄトランジスタ２１００は、ワード線ドライバ３０８内のストリングドライバ１４０４の要素を形成するのに適した３Ｄトランジスタ５００の一例であってもよい。幾つかの実装形態では、ワード線ドライバ３０８内の３Ｄトランジスタ２１００がワード線２１８に結合される。したがって、ワード線ドライバ３０８内の３Ｄトランジスタ２１００は、ワード線２１８を介してメモリセルアレイ２０１に結合され得る。

【0103】

図１５に示されるように、幾つかの実装形態において、メモリセルアレイ２０１は、それぞれが複数のブロック２０４及びそれ自体のページバッファ３０４を有する複数の平面１５０２内に配置される。すなわち、メモリデバイス２００は、メモリセル２０６の複数の平面１５０２と、複数の平面１５０２にそれぞれ結合された複数のページバッファ３０４とを含むことができる。図１５には示されないが、幾つかの例では、各平面１５０２は、ページバッファ３０４、行デコーダ／ワード線ドライバ３０８、及び列デコーダ／ビット線ドライバ３０６のそれ自体のセットを有することができ、それにより、制御ロジック３１２は、メモリデバイス２００の動作速度を増加させるために同期方式又は非同期方式で並列に複数の平面１５０２の動作を制御することができることが理解される。図２及び図１４に関して前述したように、平面１５０２、ブロック２０４、及び／又は３ＤＮＡＮＤメモリストリング２０８（ビット線２１６）の数の増加に起因してメモリセルの数が増加するにつれて、ページバッファ３０４の数、及び各ページバッファ３０４内のサブページバッファ回路１４０２の数が増加し得ることが理解される。したがって、サブページバッファ回路１４０２を形成する各トランジスタのデバイスサイズが縮小しなければ、ページバッファ３０４の総面積は増加し続ける。同様に、ストリングドライバ１４０４の数は、平面１５０２、ブロック２０４、及び／又は行２２０（ワード線２１８）の数の増加に起因してメモリセルの数が増加するにつれて増加し得る。従って、ストリングドライバ１４０４を形成する各トランジスタのデバイスサイズが縮小しなければ、ワード線ドライバ３０８の総面積は増加し続ける。

【0104】

また、周辺回路とメモリセルアレイとが接合チップにおいて互いの上にわたって積層される３Ｄメモリデバイス１００又は１０１において、３Ｄメモリデバイス１００又は１０１のサイズは、第１の又は第２の半導体構造１０２又は１０４の大きい方のサイズに依存する。図１６に示されるように、ページバッファ３０４の面積が連続的に増加するにつれて、ページバッファ３０４、ワード線ドライバ３０８、及び他の周辺回路１６００（例えば、Ｉ／Ｏ回路など）を有する第２の半導体構造１０４（例えば、図１Ａ及び図１Ｂに示される）のサイズは、最終的に、メモリセルアレイを有する第１の半導体構造１０２のサイズよりも大きくなる可能性があり、したがって、３Ｄメモリデバイス１００又は１０１のサイズを支配する。結果として、メモリデバイス２００（特に、３Ｄメモリデバイス１００又は１０１）のサイズ増加を補償するために、ページバッファ３０４及びワード線ドライバ３０８を形成する各トランジスタのデバイスサイズは、前述したように、トランジスタ電流リーク、並びに製造歩留まり及びコストなどの性能をあまり犠牲にすることなく減少する必要がある。

【0105】

前述したように、３Ｄトランジスタは、サブページバッファ回路やストリングドライバなどの既存のメモリ周辺回路を形成するために使用される平面トランジスタと比較して、ゲート制御面積が大きく、オン電流が高く、オフ電流が低いため、リーク電流や製造の複雑さやコストなどの性能の多くを犠牲にすることなく、デバイス寸法を縮小することができる。例えば、図１７は、ワード線ドライバ又はページバッファにおける平面トランジスタの設計レイアウトを示し、比較として、図１８は、本開示の幾つかの態様に係る、図１３のワード線ドライバ３０８又はページバッファ３０４における３Ｄトランジスタの設計レイアウトを示す。

【0106】

図１７及び図１８に示されるように、アクティブ領域の幅（Ｗ）（すなわち、チャネル幅）及び／又はゲート構造の長さ（Ｌ）（すなわち、チャネル長）は、平面トランジスタから３Ｄトランジスタへのスイッチングによって影響を受ける可能性がある。結果として、ワード線ドライバ３０８又はページバッファ３０４における幅方向のピッチ（ＰＷ）及び／又は長さ方向のピッチ（ＰＬ）を小さくすることができる。幾つかの実装形態では、ページバッファ３０４に関し、平面トランジスタを使用してサブページバッファ回路１４０２を形成することは、著しいリーク電流の増加を導入することなく１８０ｎｍの最小チャネル幅（Ｗ１）しか達成することができない。これに対して、発明者らの研究によれば、３Ｄトランジスタを用いてサブページバッファ回路１４０２を形成することにより、大きなリーク電流の増加を導入することなく、チャネル幅（Ｗ２）を１８０ｎｍ未満に抑えることができる。例えば、同じリーク電流であれば、サブページバッファ回路１４０２を形成する際に、平面トランジスタを３Ｄトランジスタに置き換えることで、幅方向のピッチを５％～５０％（例えば、２５％）小さくすることができ、それにより、ページバッファ３０４の総面積を小さくすることができる。更に、ビット線２１６を幅方向に沿って配置することができるので、サブページバッファ回路１４０２の幅方向に沿ったピッチを縮小することにより、より多くのビット線２１６及び３ＤＮＡＮＤメモリストリング２０８を収容することもできる。

【0107】

幾つかの実装形態では、ページバッファ３０４と同様に、平面トランジスタの代わりに３Ｄトランジスタを使用してストリングドライバ１４０４を形成するワード線ドライバ３０８の場合、例えば１，９００ｎｍから５００ｎｍへと、大きなリーク電流増加を導入することなくチャネル幅を縮小することができ、それによってワード線ドライバ３０８の総面積を縮小する。また、ストリングドライバ１４０４において、平面トランジスタを３Ｄトランジスタに置き換えることにより、チャネル長を短くすることもできる。その結果、３Ｄトランジスタを使用することによってゲート構造とウェルの境界との間の距離を増加させることができ、それによってワード線ドライバ３０８などのＨＶ回路９０６の重要な特性である耐圧（ＢＶ）に対するマージンを拡大する。更に、ワード線２１８を長さ方向に沿って配置することができるため、ストリングドライバ１４０４の長さ方向に沿ったピッチの縮小は、より多くのワード線２１８を収容することもできる。ストリングドライバ１４０４のサイズ削減は、より多くのストリングドライバ１４０４が、接合された３Ｄメモリデバイス（例えば、３Ｄメモリデバイス８００及び８０１）の階段構造に面することができるようにし、したがって金属ルーティング及び金属層を削減することができる。幾つかの実装形態において、ワード線ドライバ３０８又は任意の他のＨＶ回路９０６に関し、チャネル長（Ｌ２）は、ワード線ドライバ３０８（例えば、図１７に示される）を形成する平面トランジスタとは異なる、図１８に示される３Ｄトランジスタのチャネル幅（Ｗ２）よりも大きい。ワード線ドライバ３０８又は任意の他のＨＶ回路９０６に関し、図１８に示されているものとは異なり、３Ｄトランジスタのソース／ドレインの幅（Ｗ２’）は、３Ｄトランジスタのチャネル幅（Ｗ２、すなわち、ソースとドレインとの間の３Ｄ半導体本体／活性領域の幅）と同じであってもよく、それによって、３Ｄトランジスタの３Ｄ半導体本体は、平面視においてダンベル形状を有さず、むしろチャネル長方向に沿って均一な幅を有することができることが理解される。

【0108】

例えば、図１９は、本開示の幾つかの態様に係る、３Ｄトランジスタを有するストリングドライバを含む３Ｄメモリデバイス１９００の断面の側面図を示す。３Ｄメモリデバイス１９００は、３Ｄメモリデバイス８００の一例であってよい。図１９に示されるように、３Ｄメモリデバイス１９００は、接合界面１９１５において対面方式で互いに接合された第１の半導体構造１９０２及び第２の半導体構造１９０４を含むことができる。他の例では、第１及び第２の半導体構造の相対位置を切り替えてもよいことが理解される。第１の半導体構造１９０２は、交互配置されたワード線１９０５及び誘電体層１９０７を含むスタック構造、例えばメモリスタック１９０６を含むことができる。幾つかの実装形態では、交互配置されたワード線１９０５及び誘電体層１９０７の縁部は、メモリスタック１９０６の１つ以上の側面上に１つ以上の階段構造１９０８を画定する。階段構造１９０８は、ワード線接点１９１２を介してワード線１９０５を相互接続するために使用することができる。第１の半導体構造１９０２は、それぞれがメモリスタック１９０６を通じて垂直に延びる３ＤＮＡＮＤメモリストリング１９１０のアレイなどのメモリセルのアレイを含むこともできる。

【0109】

第２の半導体構造１９０４は、ワード線１９０５に対応する複数のストリングドライバ１９１４をそれぞれ含むことができる。各ストリングドライバ１９１４は、本明細書に開示されるＨＶ回路９０６用の３Ｄトランジスタを含むことができる。図１９に示すように、３Ｄトランジスタを使用して各トランジスタサイズを縮小することにより、ストリングドライバ１９１４は、各ワード線接点１９１２が平面視において階段領域の外側にルーティングすることなくワード線１９０５とストリングドライバ１９１４との対を電気的に接続できるようにするために、接合界面１９１５を横切って階段構造１９０８に面することができる。

【0110】

すなわち、全てのストリングドライバ１９１４を階段構造１９０８の真下又は真上に配置することができる。したがって、階段領域の外側の余分な金属ルーティング及び結果として生じる余分な金属層は、平面トランジスタをストリングドライバ１９１４内の３Ｄトランジスタで置き換えることによって回避することができる。図１９のワード線接点１９１２は、例示のみを目的としており、３Ｄメモリデバイス１９００の様々な相互接続層及び接合層（図示せず）内の相互接続を含むことができることが理解される。図８Ａ及び図８Ｂに示されるように、第１及び第２の半導体構造１９０２及び１９０４は、ストリングドライバ１９１４の３Ｄトランジスタが第１の及び第２の相互接続層並びに第１の及び第２の接合層を介してワード線１９０５にそれぞれ結合され得るように、それら自体の相互接続層及び接合層を含んでもよい。

【0111】

図２０Ａ及び図２０Ｂは、本開示の幾つかの態様に係る、図１３のページバッファ３０４における３Ｄトランジスタ２０００の斜視図及び側面図をそれぞれ示す。３Ｄトランジスタ２０００は、図５、図６Ａ、及び図６Ｂにおける３Ｄトランジスタ５００の一例であってもよく、詳細に後述するように、ページバッファ３０４又は任意の他の適切なＬＶ回路９０４の特定の要件を満たすように設計される。図２０Ｂは、図２０Ａの３Ｄトランジスタ２０００のＢＢ面での断面の側面図を示す。図２０Ａ及び図２０Ｂに示されるように、３Ｄトランジスタ２０００は、基板２００２の上方の３Ｄ半導体本体２００４と、３Ｄ半導体本体２００４の複数の側面（例えば、上面及び両側面）と接触するゲート構造２００８とを含むことができる。３Ｄトランジスタ２０００は、例えば、図７Ａ～図７Ｉに示すように、任意の適切なマルチゲートトランジスタであってもよいことが理解される。幾つかの実装形態において、ゲート構造２００８は、３Ｄ半導体本体２００４の複数の側面と接触するゲート誘電体２００７と、ゲート誘電体２００７と接触するゲート電極２００９とを含む。図２０Ａ及び図２０Ｂに示されるように、ゲート構造２００８（例えば、ゲート電極２００９）の上面は湾曲している。

【0112】

図２０Ａ及び図２０Ｂに示されるように、３Ｄトランジスタ１１００は、平面視においてゲート構造２００８によって分離された３Ｄ半導体本体２００４におけるソース及びドレイン２００６の対を含むことができる。図２０Ｂに示されるように、トレンチアイソレーション２００３（例えば、ＳＴＩ）を基板２００２内に形成することができ、それによって、ゲート構造２００８をトレンチアイソレーション２００３上に形成することができる。幾つかの実装形態において、トレンチアイソレーション２００３は、リーク電流を低減するために、隣接する３Ｄトランジスタ２０００間に横方向でも形成される。説明を容易にするために、トレンチアイソレーション２００３は、図２０Ｂには示されるが、図２０Ａには示されていないことが理解される。また、３Ｄトランジスタ２０００は、ウェル及びスペーサなどの図２０Ａ及び図２０Ｂに示されない更なる構成要素を含んでもよいことも理解される。

【0113】

前述したように、メモリデバイス２００のページバッファ３０４で用いられる３Ｄトランジスタ２０００の場合、デバイス寸法が重要な特性である。一方、オフ状態のリーク電流（Ｉ_ｏｆｆ）を大きくして電流リークを低減することもできず、これは平面トランジスタでは実現が困難であった。更に、例えば２Ｖ～３．３Ｖ（例えば、３Ｖ）の電圧で動作するＬＶ回路９０４として、３Ｄトランジスタ２０００のサイズ削減は、高度なＣＭＯＳ技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタによって達成することが困難な電圧削減に依存することができない。ページバッファ３０４は、ＨＶ回路９０６及びＬＶ回路９０４の両方を含むことができることが理解される。一例では、ページバッファ３０４のＬＶ回路９０４は３Ｄトランジスタ２０００を含むことができ、一方、ページバッファ３０４のＨＶ回路９０６は平面トランジスタ（例えば、平面トランジスタ４００）を含むことができる。他の例において、ページバッファ３０４内のＬＶ回路９０４のうちの１つは、図１１Ａ及び図１１Ｂのような構造を有する３Ｄトランジスタを含むことができる。ページバッファ内のＨＶ回路９０６のうちの１つは、図２１Ａ及び図２１Ｂのような構造を有する３Ｄトランジスタを含む。ページバッファ内の２つの３Ｄトランジスタは、異なる構造及び異なるサイズを有する。ＨＶ回路９０６における３Ｄトランジスタのサイズは、ＬＶ回路９０４における３Ｄトランジスタのサイズよりも大きい。３Ｄトランジスタのサイズは、３Ｄトランジスタのチャネル長、３Ｄトランジスタの３Ｄ半導体本体の高さ、３Ｄトランジスタの３Ｄ半導体本体の幅、３Ｄトランジスタの面積の少なくとも１つを含む。幾つかの実装形態では、周辺回路において、ページバッファ及び他の回路は全て３Ｄトランジスタを含み、ページバッファ内の３Ｄトランジスタは単一のフィンを含み、他の周辺回路内の３Ｄトランジスタは２つ以上のフィンを含む。

【0114】

幾つかの実装形態では、図２０Ｂに示されるように、ゲート誘電体２００７の厚さ（Ｔ）が１．８ｎｍ～１０ｎｍである。例えば、ゲート誘電体２００７の厚さは、２ｎｍ～８ｎｍ（例えば、２ｎｍ、２．１ｎｍ、２．２ｎｍ、２．３ｎｍ、２．４ｎｍ、２．５ｎｍ、２．６ｎｍ、２．７ｎｍ、２．８ｎｍ、２．９ｎｍ、３ｎｍ、３．１ｎｍ、３．２ｎｍ、３．３ｎｍ、３．４ｎｍ、３．５ｎｍ、３．６ｎｍ、３．７ｎｍ、３．８ｎｍ、３．９ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、５．５ｎｍ、６ｎｍ、６．５ｎｍ、７ｎｍ、７．５ｎｍ、８ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定された任意の範囲）であってもよい。ゲート誘電体２００７の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大きくてもよく（例えば、１倍以上）、２Ｖ～３．３Ｖ（例えば、３．３Ｖ）など、詳細に前述したように、ページバッファ３０４に印加されるＬＶ電圧範囲に相応のものであってもよい。また、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００と比較して、幾つかの実装形態では、３Ｄトランジスタ２０００のゲート誘電体２００７の厚さは、より高い動作電圧に起因して、例えば、４ｎｍ～８ｎｍ、５ｎｍ～８ｎｍなど、厚くなっている。

【0115】

幾つかの実装形態では、図２０Ｂに示されるように、３Ｄ半導体本体２００４の幅（Ｗ）が１０ｎｍ～１８０ｎｍである。３Ｄ半導体本体２００４の幅は、図２０Ｂに示されるように、３Ｄ半導体本体２００４の上端（例えば、上端ＣＤ）の幅を指すことができる。例えば、３Ｄ半導体本体１１０４の幅は、３０ｎｍ～１００ｎｍ（例えば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ２０００の幅は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の幅より大きくてもよい（例えば、１倍以上）。一方、前述したように、３Ｄトランジスタ２０００の幅は、既存のメモリデバイスのページバッファに用いられる平面トランジスタより小さくてもよく、例えば１８０ｎｍより大きくてもよい。幾つかの例において、３Ｄ半導体本体２００４は、ソース及びドレイン２００６を形成するのに十分ではない３Ｄ半導体本体２００４の比較的小さい幅に起因してソース及びドレイン２００６が形成される２つの側面における３Ｄ半導体本体２００４の幅がソースとドレイン２００６との間の３Ｄ半導体本体２００４の幅よりも大きい「ダンベル」形状を有することができることが理解される。例えば、図１８に示されるように、３Ｄトランジスタのソース／ドレインの幅（Ｗ２’）は、３Ｄトランジスタのチャネル幅（Ｗ２、すなわち、ソースとドレインとの間の３Ｄ半導体本体／活性領域の幅）より大きくてもよい。

【0116】

幾つかの実装形態では、ソースとドレイン２００６との間の３Ｄトランジスタ２０００のチャネル長が３０ｎｍ～１８０ｎｍである。３Ｄトランジスタ２０００のチャネル長は、ソースとドレイン２００６との間の距離、すなわち、チャネルの上面と接触するゲート構造２００８の寸法を指すことができる。例えば、３Ｄトランジスタ２０００のチャネル長は、５０ｎｍ～１２０ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ２０００のチャネル長は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）のチャネル長より大きくてもよい（例えば、１倍以上）。一方、３Ｄトランジスタ２０００のチャネル長は、既存のメモリデバイスのページバッファに用いられる平面トランジスタよりも短くてもよく、例えば１８０ｎｍより大きくてもよい。

【0117】

幾つかの実装形態では、図２０Ｂに示されるように、３Ｄ半導体本体２００４の高さ（Ｈ）が４０ｎｍ～３００ｎｍである。例えば、３Ｄ半導体本体２００４の高さは、５０ｎｍ～１００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄ半導体本体２００４の高さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の高さより高くてもよい（例えば、１倍以上）。

【0118】

幾つかの実装形態では、図２０Ｂに示されるように、トレンチアイソレーション２００３の厚さ（ｔ）は、３Ｄ半導体本体２００４の高さと同じである。例えば、トレンチアイソレーション２００３の厚さは、５０ｎｍ～１００ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。トレンチアイソレーション２００３の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大きくてもよい（例えば、１倍以上）。

【0119】

先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）と比較して、例えば、材料を変更し、及び／又は構造及びプロセスを単純化することによって、３Ｄトランジスタ２０００の製造歩留まり及びコストも改善することができる。幾つかの実装形態では、ＨＫＭＧを使用する代わりに、メモリデバイス２００のページバッファ３０４内の３Ｄトランジスタ２０００のゲート電極２００９は、ポリシリコン、例えば、窒化物（Ｎ）でドープされたポリシリコンを含む。幾つかの実装形態では、３Ｄトランジスタ２０００のゲート誘電体２００７は酸化ケイ素を含む。すなわち、ゲート構造２００８としてゲートポリ及びゲート酸化物を使用して、製造の複雑さ及びコストを低減することができる。幾つかの実装形態において、３Ｄトランジスタ２０００は、ソース及びドレイン２００６にストレッサを含まず、及び／又は製造の複雑さ及びコストを低減するために３Ｄ半導体本体２００４内の歪み半導体材料を使用しない。

【0120】

図２１Ａ及び図２１Ｂは、本開示の幾つかの態様に係る、図１３のワード線ドライバ３０８内の３Ｄトランジスタ２１００の斜視図及び側面図をそれぞれ示す。３Ｄトランジスタ２１００は、図５、図６Ａ、及び図６Ｂにおける３Ｄトランジスタ５００の一例であってもよく、ワード線ドライバ３０８又は任意の他の適切なＨＶ回路９０６の特定の要件を満たすように設計される。図２１Ｂは、図２１Ａの３Ｄトランジスタ２１００のＢＢ面での断面の側面図を示す。図２１Ａ及び図２１Ｂに示されるように、３Ｄトランジスタ２１００は、基板２１０２の上方の３Ｄ半導体本体２１０４と、３Ｄ半導体本体２１０４の複数の側面（例えば、上面及び両側面）に接触するゲート構造２１０８とを含むことができる。３Ｄトランジスタ２１００は、例えば、図７Ａ～図７Ｉに示すように、任意の適切なマルチゲートトランジスタであってもよいことが理解される。幾つかの実装形態において、ゲート構造２１０８は、３Ｄ半導体本体２１０４の複数の側面と接触するゲート誘電体２１０７と、ゲート誘電体２１０７と接触するゲート電極２１０９とを含む。

【0121】

図２１Ａ及び図２１Ｂに示されるように、３Ｄトランジスタ２１００は、平面視においてゲート構造２１０８によって分離された３Ｄ半導体本体２１０４におけるソース及びドレイン２１０６の対を含むこともできる。ＨＶ回路９０６で使用される３Ｄトランジスタ２１００に比較的高い電圧が印加されるため、３Ｄトランジスタ２１００は、３Ｄ半導体本体２１０４内にドリフト領域２１１０を更に含むことができる。ソース及びドレイン２１０６は、ドリフト領域２１１０と接触することができる。幾つかの例において、ＬＬＶ回路９０２及びＬＶ回路９０４で使用される３Ｄトランジスタ１１００及び２０００は、３Ｄトランジスタ１１００及び２０００に印加される電圧がより低く、破壊の懸念がより少ないため、ドリフト領域２１１０を含まなくてもよいことが理解される。ドリフト領域２１１０は、ソース及びドレイン２１０６と同様であるが、ソース及びドレイン２１０６よりも低いドーピング濃度を有する、３Ｄ半導体本体２１０４内のドープ領域となり得る。すなわち、ソース及びドレイン２１０６は、３Ｄトランジスタ２１００内の低濃度にドープされた領域（すなわち、ドリフト領域２１１０）に形成された高濃度にドープされた領域となり得る。幾つかの実装形態において、ドリフト領域２１１０並びにソース及びドレイン２１０６は、ソース及びドレイン２１０６が低濃度Ｎ型ドープ領域（Ｎ、すなわちドリフト領域２１１０）内の高濃度Ｎ型ドープ領域（Ｎ＋）になるように、Ｎ型ドーパントでドープされる。ＨＶ回路９０６で使用される３Ｄトランジスタ２１００に印加される比較的高い電圧を維持し、破壊を回避するために、幾つかの実装形態において、ソース／ドレイン２１０６とゲート構造２１０８との間の距離（ｄ１）は、ソース／ドレイン２１０６と３Ｄ半導体構造２１０４の縁部との間の距離（ｄ２）よりも大きい。例えば、ｄ１は、ｄ２の２倍以上であってもよい。図２１Ｂに示されるように、トレンチアイソレーション２１０３（例えば、ＳＴＩ）を基板２１０２内に形成することができ、それによって、ゲート構造２１０８をトレンチアイソレーション２１０３上に形成することができる。幾つかの実装形態では、トレンチアイソレーション２１０３は、リーク電流を低減するために、隣接する３Ｄトランジスタ２１００間に横方向でも形成される。説明を容易にするために、トレンチアイソレーション２１０３は、図２１Ｂには示されるが、図２１Ａには示されないことが理解される。また、３Ｄトランジスタ２１００は、ウェル及びスペーサなどの図２１Ａ及び図２１Ｂに示されない更なる構成要素を含んでもよいことも理解される。

【0122】

前述したように、メモリデバイス２００のワード線ドライバ３０８で用いられる３Ｄトランジスタ２１００の場合、デバイス寸法が重要な特性である。一方、オフ状態のリーク電流（Ｉ_ｏｆｆ）を大きくして電流リークを低減することもできず、これは平面トランジスタでは実現が困難であった。更に、例えば３．３Ｖを超える電圧（例えば、５Ｖ～３０Ｖ）で動作するＨＶ回路９０６として、３Ｄトランジスタ２１００のサイズ削減は、高度なＣＭＯＳ技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタによって達成することが困難な電圧削減に依存することができない。

【0123】

幾つかの実装形態では、図２１Ｂに示されるように、ゲート誘電体２１０７の厚さ（Ｔ）が１０ｎｍよりも大きい。例えば、ゲート誘電体２１０７の厚さは、２０ｎｍ～８０ｎｍ（例えば、２０ｎｍ、２１ｎｍ、２２ｎｍ、２３ｎｍ、２４ｎｍ、２５ｎｍ、２６ｎｍ、２７ｎｍ、２８ｎｍ、２９ｎｍ、３０ｎｍ、３１ｎｍ、３２ｎｍ、３３ｎｍ、３４ｎｍ、３５ｎｍ、３６ｎｍ、３７ｎｍ、３８ｎｍ、３９ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定された任意の範囲）であってもよい。ゲート誘電体２１０７の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大幅に大きくてもよく（例えば、１桁以上の大きさ）、３．３Ｖを超える（例えば、５Ｖ～３０Ｖ）など、詳細に前述したように、ワード線ドライバ３０８に印加されるＨＶ電圧範囲に相応のものであってもよい。また、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００、並びにページバッファ３０４などのＬＶ回路９０４内の３Ｄトランジスタ２０００と比較して、幾つかの実装形態では、３Ｄトランジスタ２１００のゲート誘電体２１０７の厚さは、より高い動作電圧に起因してより厚い。

【0124】

幾つかの実装形態では、図２１Ｂに示されるように、３Ｄ半導体本体２１０４の幅（Ｗ）が１００ｎｍよりも大きい。３Ｄ半導体本体２１０４の幅は、図２１Ｂに示されるように、３Ｄ半導体本体２１０４の上端（例えば、上端ＣＤ）の幅を指すことができる。例えば、３Ｄ半導体本体１１０４の幅は、３００ｎｍ～１，０００ｎｍ（例えば、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１，０００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ２１００の幅は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の幅より大幅に大きくてもよい（例えば、１桁以上の大きさ）。一方、前述したように、３Ｄトランジスタ２１００の幅は、既存のメモリデバイスのワード線ドライバに用いられる平面トランジスタよりも小さくてもよく、例えば１，９００ｎｍであってもよい。また、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００、並びにページバッファ３０４などのＬＶ回路９０４内の３Ｄトランジスタ２０００と比較して、幾つかの実装形態では、３Ｄトランジスタ２１００の３Ｄ半導体本体２１０４の幅は、より高い動作電圧に起因してより大きい。幾つかの例では、３Ｄ半導体本体１１０４及び２００４が平面視においてダンベル形状を有する幾つかの例とは異なり、３Ｄ半導体本体１１０４はソース及びドレイン２１０６を形成するのに十分な比較的大きい幅を有することができるので、３Ｄ半導体本体２１０４は平面視においてダンベル形状を有さず、すなわち均一な幅を有することができることが理解される。

【0125】

幾つかの実装形態では、ソースとドレイン２１０６との間の３Ｄトランジスタ２１００のチャネル長が１２０ｎｍよりも大きい。３Ｄトランジスタ２１００のチャネル長は、ソースとドレイン２１０６との間の距離、すなわち、チャネルの上面と接触するゲート構造２１０８の寸法を指すことができる。例えば、３Ｄトランジスタ２１００のチャネル長は、５００ｎｍ～１，２００ｎｍ（例えば、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１，０００ｎｍ、１，１００ｎｍ、１，２００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ２１００のチャネル長は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）のチャネル長より大幅に大きくてもよい（例えば、１桁以上の大きさ）。一方、３Ｄトランジスタ２１００のチャネル長は、既存のメモリデバイスのワード線ドライバに用いられる平面トランジスタよりも短く、例えば９００ｎｍであってもよい。また、幾つかの実装形態では、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００、並びにページバッファ３０４などのＬＶ回路９０４内の３Ｄトランジスタ２０００と比較して、３Ｄトランジスタ２１００のチャネル長は、より高い動作電圧に起因してより大きい。

【0126】

幾つかの実装形態では、図２１Ｂに示されるように、３Ｄ半導体本体２１０４の高さ（Ｈ）が５０ｎｍよりも大きい。例えば、３Ｄ半導体本体２１０４の高さは、３００ｎｍ～５００ｎｍ（例えば、３００ｎｍ、３５０ｎｍ、４００ｎｍ、４５０ｎｍ、５００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄ半導体本体２１０４の高さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の高さより大幅に大きくてもよい（例えば、１桁以上の大きさ）。また、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００、並びにページバッファ３０４などのＬＶ回路９０４内の３Ｄトランジスタ２０００と比較して、幾つかの実装形態では、３Ｄトランジスタ２１００の３Ｄ半導体本体２１０４の高さは、より高い動作電圧に起因してより大きい。

【0127】

幾つかの実装形態では、図２１Ｂに示されるように、トレンチアイソレーション２１０３の厚さ（ｔ）が３Ｄ半導体本体２１０４の高さの３分の１（１／３）以下など、より小さい。例えば、トレンチアイソレーション２１０３の厚さは、１００ｎｍ～２００ｎｍ（例えば、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、１３０ｎｍ、１４０ｎｍ、１５０ｎｍ、１６０ｎｍ、１７０ｎｍ、１８０ｎｍ、１９０ｎｍ、２００ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。トレンチアイソレーション２１０３の厚さは、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）の厚さより大きくてもよい（例えば、１倍以上）。また、幾つかの実装形態では、Ｉ／Ｏ回路などのＬＬＶ回路９０２内の３Ｄトランジスタ１１００、並びにページバッファ３０４などのＬＶ回路９０４内の３Ｄトランジスタ２０００と比較して、３Ｄトランジスタ２１００のトレンチアイソレーション２１０３の厚さは、より高い動作電圧に起因してより小さい。

【0128】

先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）と比較して、例えば、材料を変更し、及び／又は構造及びプロセスを単純化することによって、３Ｄトランジスタ２１００の製造歩留まり及びコストも改善することができる。幾つかの実装形態では、ＨＫＭＧを使用する代わりに、メモリデバイス２００のワード線ドライバ３０８内の３Ｄトランジスタ２１００のゲート電極２１０９は、ポリシリコン、例えば、Ｐ型ドーパント又はＮ型ドーパントでドープされたポリシリコンを含み、３Ｄトランジスタ２１００のゲート誘電体２１０７は、窒素（Ｎ２）でドープされた酸化ケイ素を含む。幾つかの実装形態では、３Ｄトランジスタ２１００のゲート誘電体２１０７が酸化ケイ素を含む。すなわち、ゲート構造２１０８としてゲートポリ及びゲート酸化物を使用して、製造の複雑さ及びコストを低減することができる。幾つかの実装形態では、３Ｄトランジスタ２１００は、ソース及びドレイン２１０６にストレッサを含まず、及び／又は製造の複雑さ及びコストを低減するために３Ｄ半導体本体２１０４内の歪み半導体材料を使用しない。

【0129】

本開示の範囲と一致して、周辺回路２０２は、３Ｄトランジスタ１１００を有するＬＬＶ回路９０２（例えば、インタフェース３１６及びデータバス３１８のＩ／Ｏ回路）、３Ｄトランジスタ２０００を有するＬＶ回路９０４（例えば、ページバッファ３０４の一部）、及び３Ｄトランジスタ２１００を有するＨＶ回路９０６（例えば、ワード線ドライバ３０８）を含むことができる。ＬＬＶ源９０１は、ＬＬＶ回路９０２に結合されて、Ｖｄｄ１を３Ｄトランジスタ１１００に供給するように構成可能であり、ＬＶ源９０３は、ＬＶ回路９０４に結合されて、Ｖｄｄ２を３Ｄトランジスタ２０００に供給するように構成可能であり、ＨＶ源９０５は、ＨＶ回路９０６に結合されて、Ｖｄｄ３を３Ｄトランジスタ２１００に供給するように構成可能であり、Ｖｄｄ３＞Ｖｄｄ２＞Ｖｄｄ１である。例えば、ワード線ドライバ３０８内の３Ｄトランジスタ２１００は、ワード線２１８を介してメモリセルアレイ２０１に結合することができ、例えば、ページバッファ３０４内の３Ｄトランジスタ２０００は、ビット線２１６を介してメモリセルアレイ２０１に結合することができる。異なる動作電圧に起因して、３Ｄトランジスタ２１００のゲート誘電体厚さ（Ｔ）は、３Ｄトランジスタ２０００のゲート誘電体厚さよりも大きくすることができ、３Ｄトランジスタ２０００のゲート誘電体厚さは、３Ｄトランジスタ１１００のゲート誘電体厚さよりも大きくすることができる。詳細に前述したように、３Ｄトランジスタ２１００に印加されるより高い動作電圧に起因して、チャネル長（Ｌ）、３Ｄ半導体本体の高さ（Ｈ）、３Ｄ半導体本体の幅（Ｗ）など、３Ｄトランジスタ２０００の他のサイズ／寸法は、３Ｄトランジスタ２１００及び／又は３Ｄトランジスタ２１００のサイズ／寸法よりも大きくてもよいことが理解される。幾つかの実装形態では、ＬＬＶ回路９０２及びＬＶ回路９０４の３Ｄトランジスタ１１００及び２０００とは異なり、ＨＶ回路９０６の３Ｄトランジスタ２１００は、Ｖｄｄ２及びＶｄｄ１よりも高いＶｄｄ３の電圧を維持するために、ソース／ドレイン２１０６のドーピング濃度よりも低いドーピング濃度を有するドリフト領域２１１０を更に含む。幾つかの実装形態では、ポリゲート及びゲート酸化物のゲート構造２００８及び２１０８を有する３Ｄトランジスタ２０００及び２１００とは異なり、３Ｄトランジスタ１１００は、３Ｄトランジスタ２０００及び２１００よりも速いスイッチ速度を達成するためにＨＫＭＧのゲート構造１１０８を有する。

【0130】

図２５は、本開示の幾つかの態様に係る、メモリデバイスを有するシステム２５００のブロック図を示す。システム２５００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲームコンソール、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、引数現実（ＡＲ）デバイス、又は内部にストレージを有する任意の他の適切な電子デバイスとなり得る。図２５に示されるように、システム２５００は、ホスト２５０８と、１つ以上のメモリデバイス２５０４及びメモリコントローラ２５０６を有するメモリシステム２５０２とを含むことができる。ホスト２５０８は、中央処理ユニット（ＣＰＵ）などの電子デバイスのプロセッサ、又はアプリケーションプロセッサ（ＡＰ）などのシステムオンチップ（ＳｏＣ）となり得る。ホスト２５０８は、メモリデバイス２５０４との間でデータを送受信するように構成され得る。

【0131】

メモリデバイス２５０４は、３Ｄメモリデバイス１００及び１０１、メモリデバイス２００、３Ｄメモリデバイス８００，８０１、及び１９００など、本明細書に開示されている任意のメモリデバイスとなり得る。幾つかの実装形態において、各メモリデバイス２５０４は、詳細に前述したように、３Ｄトランジスタを有する周辺回路を含む。

【0132】

メモリコントローラ２５０６は、幾つかの実装形態によれば、メモリデバイス２５０４及びホスト２５０８に結合され、メモリデバイス２５０４を制御するように構成される。メモリコントローラ２５０６は、メモリデバイス２５０４に記憶されたデータを管理し、ホスト２５０８と通信することができる。幾つかの実装形態において、メモリコントローラ２５０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、又はパーソナルコンピュータ、デジタルカメラ、携帯電話などの電子デバイスで使用するための他の媒体のような低デューティサイクル環境で動作するように設計される。幾つかの実装形態において、メモリコントローラ２５０６は、スマートフォン、タブレット、ラップトップコンピュータなどのモバイルデバイス、及び企業ストレージアレイのデータストレージとして使用される高デューティサイクル環境ＳＳＤ又は組み込みマルチメディアカード（ｅＭＭＣ）で動作するように設計される。メモリコントローラ２５０６は、読み出し、消去、及びプログラム動作などのメモリデバイス２５０４の動作を制御するように構成され得る。メモリコントローラ２５０６は、バッドブロック管理、ガベージコレクション、ロジック物理アドレス変換、ウェアレベリングなどを含むがこれらに限定されない、メモリデバイス２５０４に記憶された又は記憶されるべきデータに関する様々な機能を管理するように構成することもできる。幾つかの実装形態において、メモリコントローラ２５０６は、メモリデバイス２５０４から読み出された又はメモリデバイスに書き込まれたデータに関して誤り訂正符号（ＥＣＣ）を処理するように更に構成される。任意の他の適切な機能、例えば、メモリデバイス２５０４をフォーマットすることも、メモリコントローラ２５０６によって実行することができる。メモリコントローラ２５０６は、特定の通信プロトコルに従って外部デバイス（例えば、ホスト２５０８）と通信することができる。例えば、メモリコントローラ２５０６は、ＵＳＢプロトコル、ＭＭＣプロトコル、周辺機器相互接続（ＰＣＩ）プロトコル、ＰＣＩエクスプレス（ＰＣＩ－Ｅ）プロトコル、アドバンストテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピュータスモールインタフェース（ＳＣＳＩ）プロトコル、拡張スモールディスクインタフェース（ＥＳＤＩ）プロトコル、統合ドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなどの様々なインタフェースプロトコルのうちの少なくとも１つを介して外部デバイスと通信することができる。

【0133】

メモリコントローラ２５０６及び１つ以上のメモリデバイス２５０４は、様々なタイプの記憶デバイスに組み込むことができ、例えば、ユニバーサル・フラッシュ・ストレージ（ＵＦＳ）パッケージ又はｅＭＭＣパッケージなどの同じパッケージに含めることができる。すなわち、メモリシステム２５０２は、異なるタイプの最終電子製品に実装及びパッケージ化することができる。図２６Ａに示す一例では、メモリコントローラ２５０６及び単一のメモリデバイス２５０４は、メモリカード２６０２に組み込まれてもよい。メモリカード２６０２は、ＰＣカード（ＰＣＭＣＩＡ，Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ，ｍｉｎｉＳＤ，ｍｉｃｒｏＳＤ，ＳＤＨＣ）、ＵＦＳなどを含むことができる。メモリカード２６０２は、メモリカード２６０２をホスト（例えば、図２５のホスト２５０８）と結合するメモリカードコネクタ２６０４を更に含むことができる。図２６Ｂに示す別の例では、メモリコントローラ２５０６及び複数のメモリデバイス２５０４は、ＳＳＤ２６０６に組み込まれてもよい。ＳＳＤ２６０６は、ＳＳＤ２６０６をホスト（例えば、図２５のホスト２５０８）と結合するＳＳＤコネクタ２６０８を更に含むことができる。幾つかの実装形態では、ＳＳＤ２６０６の記憶容量及び／又は動作速度は、メモリカード２６０２の記憶容量及び／又は動作速度よりも大きい。

【0134】

図２２Ａ～図２２Ｊは、本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための製造プロセスを示す。図２３は、本開示の幾つかの態様に係る、典型的な３Ｄメモリデバイスを形成するための方法２３００のフローチャートを示す。図２４Ａは、本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための方法２４００のフローチャートを示す。図２４Ｂは、本開示の幾つかの態様に係る、３Ｄトランジスタを形成するための他の方法２４０１のフローチャートを示す。図２３に示される３Ｄメモリデバイスの例は、図８Ａ～図８Ｃに描かれる３Ｄメモリデバイス８００，８０１及び８９９を含む。図２２Ａ～図２２Ｊ、図２４Ａ、及び図２４Ｂに描かれる３Ｄトランジスタの例としては、図５、図１１Ａ、図１１Ａ、図２０Ａ、及び図２１Ａに描かれる３Ｄトランジスタ５００、１１００、２０００、及び２１００が挙げられる。図２２Ａ～図２２Ｊ、図２３、図２４Ａ、及び図２４Ｂについてまとめて説明する。方法２３００、２４００、及び２４０１に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、又は間に他の動作も実行できることが理解される。更に、動作の幾つかは、同時に実行されてもよく、図２３、図２４Ａ、及び図２４Ｂに示されている順序とは異なる順序で実行されてもよい。

【0135】

図２３を参照すると、方法２３００は工程２３０２で開始し、該工程２３０２では、メモリセルのアレイを含む第１の半導体構造が第１の基板上に形成される。幾つかの実装形態では、メモリセルのアレイを形成するために、３ＤＮＡＮＤメモリストリングのアレイが形成される。例えば、図８Ｂに示されるように、３ＤＮＡＮＤメモリストリング８１７のアレイが基板８０９上に形成される。方法２３００は、図２３に示すように、工程２３０４に進み、この工程２３０４では、複数の第１の接合接点を含む第１の接合層が、ＮＡＮＤメモリストリングのアレイの上方に形成される。例えば、図８Ｂに示されるように、３ＤＮＡＮＤメモリストリング８１７のアレイの上方に、接合接点８５５を含む接合層８２９が形成される。

【0136】

方法２３００は、図２３に示されるように、工程２３０６に進み、この工程２３０６では、３Ｄトランジスタを含む周辺回路を含む第２の半導体構造が、第２の基板上に形成される。凹部ゲートトランジスタは、第２の基板内に突出する凹部ゲート構造を含むことができる。第２の半導体構造を形成するために、第２の基板から３Ｄ半導体本体が形成され、３Ｄ半導体本体の複数の側面に接触してゲート構造が形成される。

【0137】

３Ｄ半導体本体は、様々な製造プロセスを使用して形成することができる。幾つかの実装形態では、図２４Ａに示すように、工程２４０２において、３Ｄ半導体本体を形成するために、第２の基板の一部を取り囲むトレンチアイソレーションが第２の基板内に形成される。基板はシリコン基板とすることができる。

【0138】

図２２Ａに示されるように、ＳＴＩなどのトレンチアイソレーション２２０４が、例えば、酸化ケイ素の湿式／乾式エッチング及び薄膜堆積を使用してシリコン基板２２０２内に形成される。トレンチアイソレーション２２０４の上面は、例えば、化学機械研磨（ＣＭＰ）を使用して平坦化することができる。トレンチアイソレーション２２０４は、シリコン基板２２０２を、複数の３Ｄトランジスタをそれぞれ形成することができる複数の領域に分割することができる。トレンチアイソレーション２２０４を形成する前に、３Ｄトランジスタの３Ｄ半導体本体が形成される領域を覆うように犠牲層２２０６を形成することができる。幾つかの実装形態では、シリコン基板２２０２及びトレンチアイソレーション２２０４とは異なる犠牲材料の層、例えば窒化シリコンが、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスを使用して堆積される。次いで、堆積した犠牲材料層を、リソグラフィ及びウェット／ドライエッチングを使用してパターニングして、犠牲層２２０６を形成することができる。したがって、トレンチアイソレーション２２０４は、犠牲層２２０６によって覆われたシリコン基板２２０２の一部に形成することができない。その結果、図２２Ａに示すように、トレンチアイソレーション２２０４は、犠牲層２２０６によって覆われるシリコン基板２２０２の一部を取り囲む。図示されていないが、その後、シリコン基板２２０２にウェルが形成されてもよい。リソグラフィを使用してトレンチアイソレーション２２０４間にウェルをパターニング及び位置合わせし、続いてＮ型ドーパント及び／又はＰ型ドーパントをイオン注入することができる。

【0139】

図２４Ａに示すように、工程２４０４において、トレンチアイソレーションがエッチバックされて、第２の基板の部分の少なくとも一部が露出される。図２２Ｂに示すように、幾つかの実装形態によれば、犠牲層２２０６によって覆われ、トレンチアイソレーション２２０４によって囲まれたシリコン基板２２０２の部分（例えば、図２２Ａ）の少なくとも一部を露出させるために、例えばウェット／ドライエッチングを使用してトレンチアイソレーション２２０４をエッチバックすることによってトレンチアイソレーション２２０４に凹部が形成される。結果として、幾つかの実装形態によれば、シリコン基板２２０２の露出部分は、ここで、凹部形成（エッチバック）後にシリコン基板２２０２及びトレンチアイソレーション２２０４の結果として得られる上面の上方にある３Ｄ半導体本体２２０８になる。

【0140】

図２２Ａ、図２２Ｂ、及び図２４Ａに示されるように、トレンチアイソレーションを形成した後に３Ｄ半導体本体を形成する代わりに、図２２Ｈ、図２２Ｉ、及び図２４Ｂに示されるように、トレンチアイソレーションを形成する前に３Ｄ半導体本体が形成されてもよい。幾つかの実装形態では、図２４Ｂに示すように、工程２４０３において、３Ｄ半導体本体を形成するために、第２の基板の一部を取り囲むトレンチが第２の基板に形成される。図２２Ｈに示されるように、例えば、ドライ／ウェットエッチングを用いてシリコン基板２２０２をエッチングすることにより、シリコン基板２２０２にトレンチ２２０９を形成する。幾つかの実装形態では、３Ｄ半導体本体２２０８が形成されることになるシリコン基板２２０２の一部を覆うために、エッチングの前に犠牲層２２０６が形成される。結果として、幾つかの実装形態によれば、シリコン基板２２０２の一部がトレンチ２２０９によって取り囲まれる。

【0141】

図２４Ｂに示されるように、工程２４０５において、分離材料が堆積されてトレンチを部分的に充填し、第２の基板の部分の少なくとも一部を露出させる。図２２Ｉに示されるように、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスを使用して、酸化ケイ素などの分離材料をトレンチ２２０９内に堆積させることによって、トレンチアイソレーション２２０４がトレンチ２２０９内に形成される（例えば、図２２Ｈに示される）。３Ｄ半導体本体２２０８を形成するために、堆積速度及び／又は持続時間を制御してトレンチ２２０９を部分的に充填し、シリコン基板２２０２の部分の少なくとも一部を露出させることができる。結果として、幾つかの実装形態によれば、シリコン基板２２０２の露出部分は、トレンチアイソレーション２２０４の形成後にシリコン基板２２０２及びトレンチアイソレーション２２０４の結果として得られる上面の上方にある３Ｄ半導体本体２２０８になる。

【0142】

再び図２２Ｃを参照すると、トレンチアイソレーション２２０４の形成の前又は後に形成されるかどうかにかかわらず、３Ｄ半導体本体２２０８の形成後、犠牲層２２０６（例えば、図２２Ｂ及び図２２Ｉに示される）が、例えば、ウェット／ドライエッチングによって除去される。

【0143】

幾つかの実装形態では、後続して、ゲート構造を形成するために、図２４Ａ及び図２４Ｂに示されるように、工程２４０６において、ゲート誘電体層及びゲート電極層が、３Ｄ半導体本体の複数の側面上に形成される。図２２Ｄに示されるように、３Ｄ半導体本体２２０８の複数の側面には、酸化ケイ素層や高ｋ誘電体層などのゲート誘電体層２２１０が形成される。幾つかの実装形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスを使用して、誘電体材料の層が３Ｄ半導体本体２２０８の全ての露出面上に堆積される。ゲート誘電体層２２１０が酸化ケイ素層である幾つかの実装形態では、乾式／湿式酸化を使用して、露出した表面で３Ｄ半導体本体２２０８内のシリコンの一部を酸化してゲート誘電体層２２１０を形成する。

【0144】

図２２Ｅに示されるように、ドープポリシリコン層又は金属層などのゲート電極層２２１２が、ゲート誘電体層２２１０の上に形成される。幾つかの実装形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスを使用して、ゲート誘電体層２２１０の上に半導体又は導電性材料の層が堆積される。ゲート電極層２２１２がポリシリコン層である幾つかの実装形態では、ポリシリコン層をドープするためにｉｎ－ｓｉｔｕドーピングが実行されるか、又はポリシリコン層をドープするために堆積後にイオン注入などのドーピングプロセスが実行される。

【0145】

幾つかの実装形態では、ゲート構造を形成するために、図２４Ａ及び図２４Ｂに示されるように、工程２４０８において、ゲート電極層がパターニングされてゲート電極が形成される。図２２Ｆに示されるように、例えばリソグラフィとウェット／ドライエッチングを用いて、ゲート電極層２２１２（例えば、図２２Ｅに示される）をパターニングしてゲート電極２２１４を形成する。

【0146】

図２４Ａ及び図２４Ｂに示されるように、工程２４１０において、ソース及びドレインが３Ｄ半導体本体内に形成される。幾つかの実装形態では、ソース及びドレインを形成するために、ゲート構造によって覆われていない３Ｄ半導体本体の部分がドープされる。図２２Ｇに示されるように、例えばイオン注入法を用いて、ゲート電極２２１４に覆われていない３Ｄ半導体本体２２０８の部分にドープすることにより、３Ｄ半導体本体２２０８に一対のソース及びドレイン２２１６を形成する。結果として、幾つかの実装形態によれば、ソース及びドレイン２２１６は、ソースとドレイン２２１６との間にチャネルを形成することができるようにゲート電極２２１４の直下には形成されない。図示しないが、幾つかの実装形態では、ソース及びドレインコンタクト（図示せず）を形成することができるソース及びドレイン２２１６の一部を露出させるために、ソース及びドレイン２２１６を覆うゲート誘電体層２２１０の一部は、例えばドライエッチング／ｗｅエッチングによって除去される。

【0147】

幾つかの実装形態によれば、３Ｄ半導体本体２２０８、ゲート電極２２１４、ゲート誘電体層２２１０、並びにソース及びドレイン２２１６を有する３Ｄトランジスタがそれによって形成される。３Ｄトランジスタを形成するための前述の製造プロセスは平面トランジスタを形成するための製造プロセスと適合するため、幾つかの例では、３Ｄトランジスタと同じトレンチアイソレーション深さ又は異なるトレンチアイソレーション深さを有する平面トランジスタは、前述の同じ製造プロセスを使用して形成され得ることが理解される。一例では、図２４Ａに記載された製造プロセスを使用して、同じトレンチアイソレーション深さを有する３Ｄトランジスタ及び平面トランジスタを形成することができる。同じトレンチアイソレーション深さは、３Ｄ半導体本体２２０８の形成前のトレンチアイソレーション２２０４の形成によって決定されてもよい。別の例では、図２４Ｂに記載の製造プロセスを使用して、異なるトレンチアイソレーション深さを有する３Ｄトランジスタ及び平面トランジスタを形成することができる。

【0148】

図２２Ａ～図２２Ｇに示されるように、同じトレンチアイソレーション深さを有する３Ｄトランジスタ及び平面トランジスタを形成するために、同じシリコン基板２２０２の第１の領域２２０１には３Ｄトランジスタが形成され、第２の領域２２０３には平面トランジスタが形成されてもよい。図２２Ａに示されるように、ＳＴＩなどのトレンチアイソレーション２２０４は、図２２Ａに関して詳細に前述した同じ製造プロセスにおいて、３Ｄトランジスタ及び平面トランジスタをそれぞれ形成するために第１の領域２２０１及び第２の領域２２０３の両方に形成することができる。したがって、３Ｄトランジスタのためのトレンチアイソレーション２２０４及び平面トランジスタのためのトレンチアイソレーション２２０４は同じ深さを有することができる。図２２Ｂに示されるように、トレンチアイソレーション２２０４のエッチバックは、第１の領域２２０１でのみ行うことができ、第２の領域２２０３では行うことができない。言い換えれば、幾つかの実装形態によれば、第２の領域２２０３内の平面トランジスタのためのトレンチアイソレーション２２０４は、第１の領域２２０１内の３Ｄトランジスタのためのトレンチアイソレーション２２０４の凹部を形成するときに凹部を伴うことなく不変のままである。幾つかの実装形態では、第２の領域２２０３内のトレンチアイソレーション２２０４を保護するために第１の領域２２０１内のトレンチアイソレーション２２０４をエッチバックする前に、第２の領域２２０３を覆い、第１の領域２２０１のみを露出するようにエッチングマスクがパターニングされる。図２２Ｃに示すように、第１の及び第２の領域２２０１及び２２０３の両方の犠牲層２２０６は、図２２Ｃに関して詳細に前述した同じ製造プロセスで除去することができる。図２２Ｄに示すように、第２の領域２２０３内の平面トランジスタのゲート誘電体層２２１１は、図２２Ｄに関して詳細に前述したように、第１の領域２２０１内の３Ｄトランジスタのゲート誘電体層２２１０を形成するのと同じ製造プロセスで形成することができる。図２２Ｅに示すように、ゲート電極層２２１２は、図２２Ｅに関して詳細に前述したのと同じ製造プロセスで、第１の領域２２０１及び第２の領域２２０３の両方のゲート誘電体層２２１０及び２２１１上にわたって形成することができる。図２２Ｆに示すように、第２の領域２２０３内の平面トランジスタのゲート電極２２１５は、図２２Ｆに関して詳細に前述したように、第１の領域２２０１内の３Ｄトランジスタのゲート電極２２１４をパターニングするための同じ製造プロセスにおいてゲート電極層２２１２からパターニングすることができる。図２２Ｇに示すように、第２の領域２２０３における平面トランジスタの一対のソース及びドレイン２２１７は、図２２Ｇに関して詳細に前述したように、第１の領域２２０１における３Ｄトランジスタの一対のソース及びドレイン２２１６を形成するための同じ製造プロセスにおいて形成することができる。それにより、幾つかの実装形態によれば、ゲート電極２２１５、ゲート誘電体層２２１１、並びにソース及びドレイン２２１７を有する平面トランジスタが、３Ｄ半導体本体２２０８、ゲート電極２２１４、ゲート誘電体層２２１０、並びにソース及びドレイン２２１６を有する３Ｄトランジスタを形成するための同じプロセスフロー（図２２Ｂのエッチバックプロセスを除く）で形成される。

【0149】

例えば、異なる印加電圧を伴う周辺回路（例えば、ＬＬＶ回路９０２、ＬＶ回路９０４、及びＨＶ回路９０６）のための、異なる分離トレンチ深さを有する３Ｄトランジスタは、トレンチアイソレーション２２０４をエッチバックするときに凹部深さを変えることによって形成され得ることが更に理解される。図２２Ｊに示すように、シリコン基板２２０２の第３の領域２２０５内の３Ｄ半導体本体２２１９は、第１の領域２２０１及び第３の領域２２０５内のトレンチアイソレーション２２０４の異なる凹部深さをエッチバックすることによって、図２２Ｄの第１の領域２２０１内の３Ｄ半導体本体２２０８とは異なる凹部深さを有することができる。幾つかの実装形態では、３Ｄ半導体本体２２１９は、ＨＶ回路９０６内の３Ｄトランジスタの一部であり、３Ｄ半導体本体２２０８は、ＬＬＶ回路９０２及び／又はＬＶ回路９０４内の３Ｄトランジスタの一部であり、３Ｄ半導体本体２２１９を形成するための第１の凹部深さは、３Ｄ半導体本体２２０８を形成するための第２の凹部深さよりも大きい。一例では、第１の凹部深さが３００ｎｍ～４００ｎｍであってもよく、第２の凹部深さが５０ｎｍ～１００ｎｍであってもよい。

【0150】

図２３を参照すると、方法２３００は、複数の第２の接合接点を含む第２の接合層が周辺回路の上方に形成される工程２３０８に進む。例えば、図８Ｂに示されるように、周辺回路８３５の３Ｄトランジスタ８３９の上方に、接合接点８５３を含む接合層８５１を形成する。方法２３００は、図２３に示すように、工程２３１０に進み、この工程２３１０では、メモリセルのアレイが接合界面を横切って周辺回路に結合されるように、第１の半導体構造及び第２の半導体構造が対面方式で接合される。接合はハイブリッド接合とすることができる。幾つかの実装形態では、第２の半導体構造は、接合後に第１の半導体構造の上方にある。幾つかの実装形態では、第１の半導体構造は、接合後に第２の半導体構造の上方にある。

【0151】

図８Ａに示されるように、３ＤＮＡＮＤメモリストリング８３８を有する第２の半導体構造８０４を上下反転させる。下向きの接合層８２６は、上向きの接合層８２２と接合され、すなわち対面方式に接合され、それによって接合界面８０６を形成する。幾つかの実装形態では、処理プロセス、例えばプラズマ処理、湿式処理、及び／又は熱処理が、接合前に接合面に適用される。接合後、接合層８２６内の接合接点８２８及び接合層８２２内の接合接点８２４は、３ＤＮＡＮＤメモリストリング８３８をデバイス層８１０（例えば、周辺回路８１２及び８１４）に結合することができるように、位置合わせされ、互いに接触する。同様に、図８Ｂに示すように、周辺回路８３５、８３７を有する第１の半導体構造８０５を上下反転させる。下向きの接合層８５１は、上向きの接合層８２９と接合され、すなわち対面方式に接合され、それによって接合界面８０７を形成する。接合後、接合層８５１内の接合接点８５３及び接合層８２９内の接合接点８５５は、３ＤＮＡＮＤメモリストリング８１７をデバイス層８３１（例えば、周辺回路８３５及び８３７）に結合することができるように、位置合わせされ、互いに接触する。

【0152】

方法２３００は、図２３に示すように、工程２３１２に進み、この工程２３１２では、接合後に第１及び第２の基板のうちの他方の上方にある第１の及び第２の基板のうちの一方が薄くされる。図８Ａに示されるように、３ＤＮＡＮＤメモリストリング８３８を有する第２の半導体構造８０４の基板は、周辺回路８１２及び８１４を有する第１の半導体構造８０２の基板の上方にあるため、第２の半導体構造８０４の基板は、ＣＭＰ及び／又はエッチングプロセスを使用して半導体層８４８を形成するために薄くされる。同様に、図８Ｂに示されるように、周辺回路８３５及び８３７を有する第１の半導体構造８０５の基板は、３ＤＮＡＮＤメモリストリング８１７を有する第２の半導体構造８０３の基板の上方にあるため、第１の半導体構造８０５の基板は、ＣＭＰ及び／又はエッチングプロセスを使用して半導体層８３３を形成するために薄くされる。

【0153】

方法２３００は、図２３に示されるように、工程２３１４に進み、この工程２３１４では、相互接続層が、薄くされた第１又は第２の基板上に形成される。図８Ａに示されるように、半導体層８４８（薄化された上端基板）の上方には、パッドアウトされた相互接続層８５０が形成される。同様に、図８Ｂに示されるように、半導体層８３３（薄化された上端基板）の上方に、パッドアウトされた相互接続層８４３が形成される。

【0154】

本開示の一態様によれば、３Ｄメモリデバイスは、メモリセルのアレイを含む第１の半導体構造と、周辺回路を含む第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを備える。周辺回路は３Ｄトランジスタを含む。メモリセルのアレイは、接合界面を横切って周辺回路に結合される。

【0155】

幾つかの実装形態では、３Ｄトランジスタがマルチゲートトランジスタである。

【0156】

幾つかの実装形態では、マルチゲートトランジスタがＦｉｎＦＥＴを含む。

【0157】

幾つかの実装形態では、マルチゲートトランジスタがＧＡＡＦＥＴを含む。

【0158】

幾つかの実装形態において、３Ｄトランジスタは、３Ｄ半導体本体と、３Ｄ半導体本体の複数の側面と接触するゲート構造とを備える。ゲート構造は、ゲート誘電体及びゲート電極を含むことができる。

【0159】

幾つかの実装形態において、周辺回路は第１の周辺回路及び第２の周辺回路を含み、３Ｄトランジスタは第１の周辺回路の第１の３Ｄトランジスタ及び第２の周辺回路の第２の３Ｄトランジスタを含み、第１の周辺回路の第１の３Ｄトランジスタは第１の電圧を受け、第２の周辺回路の第２の３Ｄトランジスタは第１の電圧よりも大きい第２の電圧を受ける。

【0160】

幾つかの実装形態では、周辺回路が第３の周辺回路を更に含み、３Ｄトランジスタは第３の周辺回路の第３の３Ｄトランジスタを更に含み、第３の周辺回路の第３の３Ｄトランジスタは第２の電圧よりも大きい第３の電圧を受ける。

【0161】

幾つかの実装形態では、第１の周辺回路がＩ／Ｏ回路を含み、第２の周辺回路がページバッファの少なくとも一部を含み、第３の周辺回路がワード線ドライバを含む。

【0162】

幾つかの実装形態において、第１の半導体構造は、メモリセルのアレイに結合された複数のビット線及び複数のワード線を更に含み、第２の周辺回路の第２の３Ｄトランジスタは、ビット線のうちの少なくとも１つを介してメモリセルのアレイに結合され、第３の周辺回路の第３の３Ｄトランジスタは、ワード線のうちの少なくとも１つを介してメモリセルのアレイに結合される。

【0163】

幾つかの実装形態において、第３の３Ｄトランジスタのゲート誘電体の厚さは、第２の３Ｄトランジスタのゲート誘電体の厚さよりも大きく、第２の３Ｄトランジスタのゲート誘電体の厚さは、第１の３Ｄトランジスタのゲート誘電体の厚さよりも大きい。

【0164】

幾つかの実装形態において、第３の３Ｄトランジスタは、ドリフト領域と、ソース及びドレインとを更に含み、ドリフト領域のドーピング濃度は、ソース及びドレインのドーピング濃度よりも低い。

【0165】

幾つかの実装形態では、第１の３Ｄトランジスタのゲート電極が金属を含み、第１の３Ｄトランジスタのゲート誘電体が高ｋ誘電体を含む。

【0166】

幾つかの実装形態において、第１の３Ｄトランジスタ又は第２の３Ｄトランジスタの３Ｄ半導体本体は、平面視においてダンベル形状を有する。

【0167】

幾つかの実装形態では、ゲート電極がポリシリコンを含む。

【0168】

幾つかの実装形態では、ゲート誘電体が酸化ケイ素を含む。

【0169】

幾つかの実装形態では、３Ｄ半導体本体の幅が１０ｎｍよりも大きい。幾つかの実装形態では、３Ｄ半導体本体の幅が３０ｎｍ～１，０００ｎｍである。

【0170】

幾つかの実装形態では、３Ｄ半導体本体の高さが４０ｎｍよりも大きい。幾つかの実装形態では、３Ｄ半導体本体の高さが５０ｎｍ～１，０００ｎｍである。

【0171】

幾つかの実装形態では、３Ｄ半導体本体のチャネル長が３０ｎｍよりも大きい。幾つかの実装形態では、３Ｄ半導体本体のチャネル長が５０ｎｍ～１，５００ｎｍである。

【0172】

幾つかの実装形態では、ゲート誘電体の厚さが１．８ｎｍよりも大きい。幾つかの実装形態では、ゲート誘電体の厚さが２ｎｍ～１００ｎｍである。

【0173】

幾つかの実装形態では、３Ｄトランジスタがストレッサを含まない。

【0174】

幾つかの実装形態では、周辺回路が平面トランジスタを含まない。

【0175】

幾つかの実装形態では、周辺回路が平面トランジスタを更に含む。

【0176】

幾つかの実装形態において、周辺回路は、他の３Ｄトランジスタと、他の平面トランジスタと、３Ｄトランジスタと他の３Ｄトランジスタとの間の第１のトレンチアイソレーションと、平面トランジスタと他の平面トランジスタとの間の第２のトレンチアイソレーションとを更に含む。

【0177】

幾つかの実装形態では、第１のトレンチアイソレーション及び第２のトレンチアイソレーションが同じ深さを有する。

【0178】

幾つかの実装形態では、第１のトレンチアイソレーションと第２のトレンチアイソレーションとが異なる深さを有する。

【0179】

幾つかの実装形態では、第２のトレンチアイソレーションが第１のトレンチアイソレーションよりも深い。

【0180】

幾つかの実装形態において、第１の半導体構造は、複数の第１の接合接点を含む第１の接合層を更に含み、第２の半導体構造は、複数の第２の接合接点を含む第２の接合層を更に含み、第１の接合接点は、接合界面で第２の接合接点と接触している。

【0181】

幾つかの実装形態では、メモリセルのアレイが３ＤＮＡＮＤメモリストリングのアレイを含む。

【0182】

本開示の他の態様によれば、システムは、データを記憶するように構成されるメモリデバイスを備える。メモリデバイスは、メモリセルのアレイを含む第１の半導体構造と、周辺回路を含む第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。周辺回路は３Ｄトランジスタを含む。メモリセルのアレイは、接合界面を横切って周辺回路に結合される。また、システムは、メモリデバイスに結合されて周辺回路を介してメモリセルのアレイを制御するように構成されるメモリコントローラも含む。

【0183】

幾つかの実装形態において、システムは、メモリコントローラに結合されてデータを送信又は受信するように構成されるホストを更に含む。

【0184】

本開示の更に他の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。メモリセルのアレイを含む第１の半導体構造が第１の基板上に形成される。第２の基板には、周辺回路を含む第２の半導体構造が形成される。周辺回路は３Ｄトランジスタを含む。第１の半導体構造及び第２の半導体構造は、メモリセルのアレイが接合界面を横切って周辺回路に結合されるように、対面方式で接合される。

【0185】

幾つかの実装形態では、第２の半導体を形成するために、３Ｄ半導体本体が第２の基板から形成され、３Ｄ半導体本体の複数の側面と接触するゲート構造が形成される。

【0186】

幾つかの実装形態では、３Ｄ半導体本体を形成するために、第２の基板の一部を取り囲むトレンチアイソレーションが第２の基板に形成され、トレンチアイソレーションをエッチバックして第２の基板の一部の少なくとも一部分を露出させる。

【0187】

幾つかの実装形態では、３Ｄ半導体本体を形成するために、第２の基板の一部を取り囲むトレンチが第２の基板に形成され、トレンチを部分的に充填して第２の基板の一部の少なくとも一部分を露出させるために分離材料が堆積される。

【0188】

幾つかの実装形態では、後続して、ゲート構造を形成するために、ゲート誘電体層及びゲート電極層が３Ｄ半導体本体の複数の側面上に形成され、ゲート電極層がパターニングされてゲート電極が形成される。

【0189】

幾つかの実装形態では、ゲート誘電体層が酸化ケイ素を含み、ゲート電極層がポリシリコンを含む。

【0190】

幾つかの実装形態では、第２の半導体構造を形成するために、ソース及びドレインが３Ｄ半導体本体内に形成される。

【0191】

幾つかの実装形態では、ソース及びドレインを形成するために、ゲート電極によって覆われていない３Ｄ半導体本体の部分がドープされる。

【0192】

幾つかの実装形態では、第１の半導体構造を形成するために、複数の３ＤＮＡＮＤメモリストリングが形成される。

【0193】

幾つかの実装形態では、第１の半導体構造を形成するために、メモリセルのアレイの上方に複数の第１の接合接点を含む第１の接合層が形成される。幾つかの実装形態では、第２の半導体構造を形成するために、周辺回路の上方に複数の第２の接合接点を含む第２の接合層が形成される。幾つかの実装形態において、第１の接合接点は、接合後に接合界面で第２の接合接点と接触している。

【0194】

幾つかの実装形態において、第１及び第２の基板のうちの他方の基板の上方にある第１及び第２の基板のうちの一方は、接合後に薄くされ、薄くされた第１又は第２の基板上に相互接続層が形成される。

【0195】

幾つかの実装形態では、接合がハイブリッド接合を含む。

【0196】

特定の実装形態の前述の説明は、様々な用途のために容易に修正され及び／又は適合され得る。したがって、そのような適合及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実装形態の均等物の意味及び範囲内にあることが意図される。

【0197】

本開示の幅及び範囲は、前述の例示的な実装形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図7G】

【図7H】

【図7I】

【図8A】

【図8B】

【図8C】

【図9】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図21A】

【図21B】

【図22A】

【図22B】

【図22C】

【図22D】

【図22E】

【図22F】

【図22G】

【図22H】

【図22I】

【図22J】

【図23】

【図24A】

【図24B】

【図25】

【図26A】

【図26B】

【手続補正書】

【提出日】2023-06-15

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリセルのアレイを含む第１の半導体構造と、
周辺回路を含む第２の半導体構造であって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造と、
前記第１の半導体構造と前記第２の半導体構造との間の接合界面であって、前記メモリセルのアレイが、前記接合界面を横切って前記周辺回路に結合される、接合界面と、を備える
三次元（３Ｄ）メモリデバイス。

【請求項2】

前記３Ｄトランジスタがマルチゲートトランジスタである
請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記３Ｄトランジスタは、
３Ｄ半導体本体と、
前記３Ｄ半導体本体の複数の側面と接触するゲート構造であって、ゲート誘電体及びゲート電極を含む、ゲート構造と、を備える
請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記周辺回路は、第１の周辺回路及び第２の周辺回路を含み、
前記３Ｄトランジスタは、前記第１の周辺回路の第１の３Ｄトランジスタ及び前記第２の周辺回路の第２の３Ｄトランジスタを含み、
前記第１の周辺回路の前記第１の３Ｄトランジスタは、第１の電圧を受け、
前記第２の周辺回路の前記第２の３Ｄトランジスタは、前記第１の電圧よりも大きい第２の電圧を受ける
請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記周辺回路は、第３の周辺回路を更に備え、
前記３Ｄトランジスタは、前記第３の周辺回路の第３の３Ｄトランジスタを更に含み、
前記第３の周辺回路の前記第３の３Ｄトランジスタは、前記第２の電圧よりも大きい第３の電圧を受ける
請求項４に記載の３Ｄメモリデバイス。

【請求項6】

前記第１の周辺回路は、入力／出力（Ｉ／Ｏ）回路を含み、
前記第２の周辺回路は、ページバッファの少なくとも一部を含み、
前記第３の周辺回路は、ワード線ドライバを含む
請求項５に記載の３Ｄメモリデバイス。

【請求項7】

前記第１の半導体構造は、前記メモリセルのアレイに結合された複数のビット線及び複数のワード線を更に含み、
第２の周辺回路の前記第２の３Ｄトランジスタは、前記ビット線のうちの少なくとも１つを介して前記メモリセルのアレイに結合され、
前記第３の周辺回路の前記第３の３Ｄトランジスタは、前記ワード線のうちの少なくとも１つを介して前記メモリセルのアレイに結合される
請求項５に記載の３Ｄメモリデバイス。

【請求項8】

前記第３の３Ｄトランジスタの前記ゲート誘電体の厚さは、前記第２の３Ｄトランジスタの前記ゲート誘電体の厚さよりも大きく、
前記第２の３Ｄトランジスタの前記ゲート誘電体の厚さは、前記第１の３Ｄトランジスタの前記ゲート誘電体の厚さよりも大きい
請求項５に記載の３Ｄメモリデバイス。

【請求項9】

前記第３の３Ｄトランジスタは、ドリフト領域と、ソース及びドレインとを更に含み、
前記ドリフト領域のドーピング濃度は、前記ソース及びドレインのドーピング濃度よりも低い
請求項５に記載の３Ｄメモリデバイス。

【請求項10】

前記第１の３Ｄトランジスタの前記ゲート電極は、金属を含み、
前記第１の３Ｄトランジスタの前記ゲート誘電体は、高誘電率（高－ｋ）誘電体を含む
請求項４に記載の３Ｄメモリデバイス。

【請求項11】

前記第１の３Ｄトランジスタ又は前記第２の３Ｄトランジスタの前記３Ｄ半導体本体は、平面視においてダンベル形状を有する
請求項４に記載の３Ｄメモリデバイス。

【請求項12】

前記３Ｄ半導体本体の幅は、１０ｎｍよりも大きく、
前記３Ｄ半導体本体の高さは、４０ｎｍよりも大きく、
前記３Ｄ半導体本体のチャネル長は、３０ｎｍよりも大きい
請求項３に記載の３Ｄメモリデバイス。

【請求項13】

前記ゲート誘電体の厚さは、１．８ｎｍよりも大きい
請求項３に記載の３Ｄメモリデバイス。

【請求項14】

前記周辺回路は、平面トランジスタを更に含む
請求項１に記載の３Ｄメモリデバイス。

【請求項15】

前記周辺回路は、
他の３Ｄトランジスタと、
他の平面トランジスタと、
前記３Ｄトランジスタと前記他の３Ｄトランジスタとの間の第１のトレンチアイソレーションと、
前記平面トランジスタと前記他の平面トランジスタとの間の第２のトレンチアイソレーションと、を更に含む
請求項１４に記載の３Ｄメモリデバイス。

【請求項16】

前記第２のトレンチアイソレーションは、前記第１のトレンチアイソレーションよりも深い
請求項１５に記載の３Ｄメモリデバイス。

【請求項17】

データを記憶するように構成されるメモリデバイスであって、
メモリセルのアレイを含む第１の半導体構造と、
周辺回路を含む第２の半導体構造であって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造と、
前記第１の半導体構造と前記第２の半導体構造との間の接合界面であって、前記メモリセルのアレイが、前記接合界面を横切って前記周辺回路に結合される、接合界面と、を有するメモリデバイスと、
前記メモリデバイスに結合され、前記周辺回路を介して前記メモリセルのアレイを制御するように構成されるメモリコントローラと、を備える
システム。

【請求項18】

三次元（３Ｄ）メモリデバイスを形成するための方法であって、
第１の基板上に、メモリセルのアレイを含む第１の半導体構造を形成するステップと、
第２の基板上に、周辺回路を含む第２の半導体構造を形成するステップであって、前記周辺回路が３Ｄトランジスタを含む、第２の半導体構造を形成するステップと、
前記メモリセルのアレイが接合界面を横切って前記周辺回路に結合されるように、前記第１の半導体構造と前記第２の半導体構造とを対面方式で接合するステップと、を含む
方法。

【請求項19】

前記第２の半導体構造を形成するステップは、
前記第２の基板から３Ｄ半導体本体を形成するステップと、
前記３Ｄ半導体本体の複数の側面と接触するゲート構造を形成するステップと、を含む
請求項１８に記載の方法。

【請求項20】

前記３Ｄ半導体本体を形成するステップは、
前記第２の基板の一部分を取り囲むトレンチアイソレーションを前記第２の基板内に形成するステップと、
前記トレンチアイソレーションをエッチバックして、前記第２の基板の前記一部分の少なくとも一部を露出させるステップと、を含む
請求項１９に記載の方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正の内容】

【0095】

幾つかの実装形態では、ソースとドレイン１１０６との間の３Ｄトランジスタ１１００のチャネル長が３０ｎｍ～１８０ｎｍである。３Ｄトランジスタ１１００のチャネル長は、ソースとドレイン１１０６との間の距離、すなわち、チャネルの上面と接触するゲート構造１１０８の寸法を指すことができる。例えば、３Ｄトランジスタ１１００のチャネル長は、５０ｎｍ～１２０ｎｍ（例えば、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１１０ｎｍ、１２０ｎｍ、これらの値のいずれかによって下限により境界付けられる任意の範囲、又はこれらの値のいずれか２つによって規定される任意の範囲）であってもよい。３Ｄトランジスタ１１００のチャネル長は、先進技術ノード（例えば、２２ｎｍ未満）を使用するロジックデバイスで使用される３Ｄトランジスタ（例えば、ＦｉｎＦＥＴ）のチャネル長よりも大きくてもよい（例えば、１倍以上）。一方、３Ｄトランジスタ１１００のチャネル長は、既存のメモリデバイスのＩ／Ｏ回路に用いられる平面トランジスタ１２００より短くてもよい。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】０１２１

【補正方法】変更

【補正の内容】

【0121】

図２１Ａ及び図２１Ｂに示されるように、３Ｄトランジスタ２１００は、平面視においてゲート構造２１０８によって分離された３Ｄ半導体本体２１０４におけるソース及びドレイン２１０６の対を含むこともできる。ＨＶ回路９０６で使用される３Ｄトランジスタ２１００に比較的高い電圧が印加されるため、３Ｄトランジスタ２１００は、３Ｄ半導体本体２１０４内にドリフト領域２１１０を更に含むことができる。ソース及びドレイン２１０６は、ドリフト領域２１１０と接触することができる。幾つかの例において、ＬＬＶ回路９０２及びＬＶ回路９０４で使用される３Ｄトランジスタ１１００及び２０００は、３Ｄトランジスタ１１００及び２０００に印加される電圧がより低く、破壊の懸念がより少ないため、ドリフト領域２１１０を含まなくてもよいことが理解される。ドリフト領域２１１０は、ソース及びドレイン２１０６と同様であるが、ソース及びドレイン２１０６よりも低いドーピング濃度を有する、３Ｄ半導体本体２１０４内のドープ領域となり得る。すなわち、ソース及びドレイン２１０６は、３Ｄトランジスタ２１００内の低濃度にドープされた領域（すなわち、ドリフト領域２１１０）に形成された高濃度にドープされた領域となり得る。幾つかの実装形態において、ドリフト領域２１１０並びにソース及びドレイン２１０６は、ソース及びドレイン２１０６が低濃度Ｎ型ドープ領域（Ｎ、すなわちドリフト領域２１１０）内の高濃度Ｎ型ドープ領域（Ｎ＋）になるように、Ｎ型ドーパントでドープされる。ＨＶ回路９０６で使用される３Ｄトランジスタ２１００に印加される比較的高い電圧を維持し、破壊を回避するために、幾つかの実装形態において、ソース／ドレイン２１０６とゲート構造２１０８との間の距離（ｄ１）は、ソース／ドレイン２１０６と３Ｄ半導体本体２１０４の縁部との間の距離（ｄ２）よりも大きい。例えば、ｄ１は、ｄ２の２倍以上であってもよい。図２１Ｂに示されるように、トレンチアイソレーション２１０３（例えば、ＳＴＩ）を基板２１０２内に形成することができ、それによって、ゲート構造２１０８をトレンチアイソレーション２１０３上に形成することができる。幾つかの実装形態では、トレンチアイソレーション２１０３は、リーク電流を低減するために、隣接する３Ｄトランジスタ２１００間に横方向でも形成される。説明を容易にするために、トレンチアイソレーション２１０３は、図２１Ｂには示されるが、図２１Ａには示されないことが理解される。また、３Ｄトランジスタ２１００は、ウェル及びスペーサなどの図２１Ａ及び図２１Ｂに示されない更なる構成要素を含んでもよいことも理解される。

【国際調査報告】