特表2023-554343半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-12-27
(54)【発明の名称】半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20231220BHJP
G01N 21/956 20060101ALI20231220BHJP
【ＦＩ】
H01L21/66 J
H01L21/66 H
G01N21/956 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023535855
(86)(22)【出願日】2021-12-16
(85)【翻訳文提出日】2023-06-23
(86)【国際出願番号】 US2021063649
(87)【国際公開番号】W WO2022132990
(87)【国際公開日】2022-06-23
(31)【優先権主張番号】202041055201
(32)【優先日】2020-12-18
(33)【優先権主張国・地域又は機関】IN
(31)【優先権主張番号】63/144,997
(32)【優先日】2021-02-03
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/321,263
(32)【優先日】2021-05-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】プライス デビッド ダブリュ
(72)【発明者】
【氏名】ラサート ロバート ジェイ
(72)【発明者】
【氏名】レノックス チェット
(72)【発明者】
【氏名】シャーマン カラ
(72)【発明者】
【氏名】リム テン ソン
(72)【発明者】
【氏名】グロース トーマス
(72)【発明者】
【氏名】ボン デン ホフ マイク
(72)【発明者】
【氏名】ドンゼラ オレステ
(72)【発明者】
【氏名】ナラシンハン ナラヤニ
(72)【発明者】
【氏名】サビル バレー
(72)【発明者】
【氏名】ラッチ ジャスティン
(72)【発明者】
【氏名】ロビンソン ジョン
【テーマコード（参考）】
2G051
4M106
【Ｆターム（参考）】
2G051AA51
2G051AB02
4M106AA01
4M106AA02
4M106BA02
4M106BA04
4M106CA39
4M106DB07
4M106DB08
4M106DD01
4M106DH34
4M106DJ15
4M106DJ17
4M106DJ20
4M106DJ27
(57)【要約】
半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別することは、1つ以上の半導体製造サブシステムによって取得された1つ以上の半導体デバイスの特性測定に基づいて、複数の半導体ダイを有する1つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定することと、1つ以上の試験ツールサブシステムによって取得された試験測定に基づいて、少なくとも1つの試験に合格する少なくとも1つの半導体ダイを決定することとを含む。少なくとも1つの試験に合格する少なくとも1つの半導体ダイ上の少なくとも1つの見かけのキラー欠陥を決定するために、特性測定を試験測定と相関させ、少なくとも1つの試験に合格する少なくとも1つの半導体ダイ上の少なくとも1つの見かけのキラー欠陥に基づいて、欠陥ベースの試験カバレッジのための1つまたは複数の半導体デバイス上の1つまたは複数のギャップエリアを決定する。
【特許請求の範囲】
【請求項1】
システムであって、１つ以上の半導体製造サブシステムおよび１つ以上の試験ツールサブシステムに通信可能に結合されたコントローラであって、前記コントローラは、プログラム命令を実行するように構成された１つ以上のプロセッサを含み、
特性測定サブシステムを介して、前記１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、前記１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定するステップであって、前記１つ以上の半導体デバイスが複数の半導体ダイを含む、ステップと、
試験サブシステムを介して、前記１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて、複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを決定するステップと、
相関サブシステムを介して、前記特性測定値を前記試験測定値と相関させて、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格する複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するステップと、
位置特定サブシステムを介して、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格した少なくとも１つの明らかなキラー欠陥に基づいて、欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアを決定するステップ、
を実行するシステム。
【請求項2】
前記１つ以上のプロセッサは、前記特性測定サブシステムを介して、前記１つ以上の半導体デバイスの製造中に前記１つ以上の半導体製造サブシステムによって取得された特性測定値を受信するステップ
を実行するようにさらに構成される、請求項１に記載のシステム。
【請求項3】
前記１つ以上の特性測定サブシステムは、１つ以上のインライン欠陥検査プロセスまたは１つ以上の計測プロセスのうちの少なくとも１つを実行するように構成された１つ以上の特性測定ツールを含むことを特徴とする請求項１に記載のシステム。
【請求項4】
前記特性測定サブシステムは、高度深層学習技術または機械学習技術のうちの少なくとも１つを用いて、前記特性測定値に基づいて前記１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定するように構成されることを特徴とする請求項１に記載のシステム。
【請求項5】
前記１つ以上のプロセッサは、前記試験サブシステムを介して、前記１つ以上の試験ツールサブシステムによって取得された前記１つ以上の半導体デバイスの試験測定値を受信するステップ
を実行するようにさらに構成される、請求項１に記載のシステム。
【請求項6】
前記１つ以上の試験ツールサブシステムは、１つ以上の電気ウェハソートプロセス、ユニットプローブプロセス、クラスプローブプロセス、または最終試験プロセスのうちの少なくとも１つを実行するように構成された１つ以上の試験ツールを含むことを特徴とする請求項１に記載のシステム。
【請求項7】
前記複数の半導体ダイのうちの少なくとも１つの半導体ダイは、前記複数の試験のうちの全ての試験に合格することを特徴とする請求項１に記載のシステム。
【請求項8】
前記位置特定サブシステムは、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥の位置または頻度のうちの少なくとも１つを分析し、複数の試験のうちの少なくとも１つの試験に合格することを特徴とする請求項１に記載のシステム。
【請求項9】
前記１つ以上のプロセッサは、前記１つ以上の半導体デバイス上の欠陥ベースの試験カバレッジ内の１つ以上のギャップエリアに基づいて１つ以上の報告を生成するステップ
を実行するようにさらに構成される、請求項１に記載のシステム。
【請求項10】
前記１つ以上の報告は、前記１つ以上の半導体製造サブシステムまたは前記１つ以上の試験ツールサブシステムの少なくとも１つを調整して、欠陥ベースの試験カバレッジのために前記１つ以上の半導体デバイス上の１つ以上のギャップエリアを軽減するための少なくとも１つのメトリックを含むことを特徴とする請求項９に記載のシステム。
【請求項11】
前記１つ以上の報告は、前記欠陥ベースの試験カバレッジについて前記１つ以上の半導体デバイス上の前記１つ以上のギャップエリアを評価するように構成された少なくとも１つのチャートを含むことを特徴とする請求項９に記載のシステム。
【請求項12】
前記少なくとも１つのチャートは、特定の半導体デバイス設計について、ある時間範囲にわたる試験カバーギャップ傾向を比較するように構成されることを特徴とする請求項１１に記載のシステム。
【請求項13】
前記少なくとも１つのチャートは、複数の半導体デバイス設計に対する試験カバーギャップを比較するように構成されることを特徴とする請求項１１に記載のシステム。
【請求項14】
前記１つ以上のプロセッサは、前記欠陥ベースの試験カバレッジのための前記１つ以上の半導体デバイス上の１つ以上のギャップエリアに基づいて、半導体デバイスの製造、特性測定、または試験のうちの少なくとも１つに対する１つ以上の調整を決定するステップ
を実行するようにさらに構成される、請求項１に記載のシステム。
【請求項15】
前記１つ以上のプロセッサは、前記半導体デバイスの製造、特性測定、または試験のうちの少なくとも１つに対する１つ以上の調整に基づいて、１つ以上の制御信号を生成するステップ
を実行するようにさらに構成される、請求項１４に記載のシステム。
【請求項16】
前記１つ以上の制御信号は、前記半導体デバイス上の選択インライン欠陥部分平均検査（ｌ－ＰＡＴ）ケアエリアをターゲットにするように構成されることを特徴とする請求項１５に記載のシステム。
【請求項17】
方法であって、コントローラの特性測定サブシステムを介して、１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定するステップであって、１つ以上の半導体デバイスは、複数の半導体ダイを含む、ステップと、
前記コントローラの試験サブシステムを介して、１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて、複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを決定するステップと、
前記コントローラの相関サブシステムを介して、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の複数の試験のうちの少なくとも１つの試験に合格する複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するために、前記特性測定値を前記試験測定値と相関させるステップと、
前記コントローラの位置特定サブシステムを介して、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格した少なくとも１つの明らかなキラー欠陥に基づいて、欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアを決定するステップと、
を含む方法。
【請求項18】
前記コントローラの特性測定サブシステムを介して、前記１つ以上の半導体デバイスの製造中に前記１つ以上の半導体製造サブシステムによって取得された前記特性測定値を受信するステップをさらに含む請求項１７に記載の方法。
【請求項19】
前記１つ以上の特性測定サブシステムは、１つ以上のインライン欠陥検査プロセスまたは１つ以上の計測プロセスのうちの少なくとも１つを実行するように構成された１つ以上の特性測定ツールを含むことを特徴とする請求項１７に記載の方法。
【請求項20】
前記特性測定サブシステムは、高度深層学習技術または機械学習技術のうちの少なくとも１つを用いて、前記特性測定値に基づいて前記１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定するように構成されることを特徴とする請求項１７に記載の方法。
【請求項21】
前記コントローラの試験サブシステムを介して、前記１つ以上の試験ツールサブシステムによって取得された前記１つ以上の半導体デバイスの前記試験測定値を受信するステップをさらに含む請求項１７に記載の方法。
【請求項22】
前記１つ以上の試験ツールサブシステムは、１つ以上の電気ウェハソートプロセス、ユニットプローブプロセス、クラスプローブプロセス、または最終試験プロセスのうちの少なくとも１つを実行するように構成された１つ以上の試験ツールを含むことを特徴とする請求項１７に記載の方法。
【請求項23】
前記複数の半導体ダイのうちの少なくとも１つの半導体ダイは、複数の試験のうちの全ての試験に合格することを特徴とする請求項１７に記載の方法。
【請求項24】
前記位置特定サブシステムは、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥の位置または頻度のうちの少なくとも１つを分析し、複数の試験のうちの少なくとも１つの試験に合格することを特徴とする請求項１７に記載の方法。
【請求項25】
前記コントローラを介して、前記１つ以上の半導体デバイス上の欠陥ベースの試験カバレッジ内の１つ以上のギャップエリアに基づいて１つ以上の報告を生成するステップをさらに含む請求項１７に記載の方法。
【請求項26】
前記１つ以上の報告は、前記１つ以上の半導体製造サブシステムまたは前記１つ以上の試験ツールサブシステムの少なくとも１つを調整して、欠陥ベースの試験カバレッジのために１つ以上の半導体デバイス上の１つ以上のギャップエリアを軽減するための少なくとも１つのメトリックを含むことを特徴とする請求項２５に記載の方法。
【請求項27】
前記１つ以上の報告は、前記欠陥ベースの試験カバレッジについて前記１つ以上の半導体デバイス上の１つ以上のギャップエリアを評価するように構成された少なくとも１つのチャートを含むことを特徴とする請求項２５に記載の方法。
【請求項28】
前記少なくとも１つのチャートは、特定の半導体デバイス設計について、ある時間範囲にわたる試験カバーギャップ傾向を比較するように構成されることを特徴とする請求項２７に記載の方法。
【請求項29】
前記少なくとも１つのチャートは、複数の半導体デバイス設計に対する試験カバーギャップを比較するように構成されることを特徴とする請求項２７に記載の方法。
【請求項30】
前記コントローラを介して、前記欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアに基づいて、半導体デバイスの製造、特性測定、または試験のうちの少なくとも１つに対する１つ以上の調整を決定するステップをさらに含む請求項１７に記載の方法。
【請求項31】
前記コントローラを介して、半導体デバイスの製造、特性測定、または試験のうちの少なくとも１つに対する１つ以上の調整に基づいて、１つ以上の制御信号を生成するステップをさらに含む請求項３０に記載の方法。
【請求項32】
前記１つ以上の制御信号は、半導体デバイス上の選択インライン欠陥部分平均検査（ｌ－ＰＡＴ）ケアエリアをターゲットにするように構成されることを特徴とする請求項３１に記載の方法。
【請求項33】
システムであって、１つ以上の半導体製造サブシステムと、
１つ以上の試験ツールサブシステムと、
前記１つ以上の半導体製造サブシステムおよび前記１つ以上の試験ツールサブシステムに通信可能に結合されたコントローラであり、プログラム命令を実行するように構成された１つ以上のプロセッサを含み、
特性測定サブシステムを介して、前記１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定するステップであって、前記１つ以上の半導体デバイスが複数の半導体ダイを含む、ステップと、
試験サブシステムを介して、前記１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて、複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを決定するステップと、
相関サブシステムを介して、前記特性測定値を前記試験測定値と相関させて、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格する複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するステップと、
位置特定サブシステムを介して、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格した少なくとも１つの明らかなキラー欠陥に基づいて、欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアを決定するステップ
を実行するシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して半導体デバイスに関し、より詳細には、半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法に関する。
【背景技術】
【0002】
関連出願の参照
本出願は、インド仮出願２０２０４１０５５２０１（２０２０年１２月１８日）に対する優先権および米国仮出願６３／１４４，９９７（２０２１年２月３日）に対する優先権を主張し、これらの両方は、参照によりその全体が本明細書に組み込まれる。
本出願は、インド仮出願２０２０４１０５５２０１（２０２０年１２月１８日）に対する優先権および米国仮出願６３／１４４，９９７（２０２１年２月３日）に対する優先権を主張し、これらの両方は、参照によりその全体が本明細書に組み込まれる。
【0003】
半導体デバイスの製造は、典型的には、機能するデバイスを形成するために、数万以上の処理ステップを必要とする場合がある。これらの処理ステップの過程で、様々な検査および／または計測測定を実行して、欠陥を識別し、および／またはデバイス上の様々なパラメータを監視することができる。電気的試験はまた、デバイスの機能性を検証または評価するために行われてもよい。しかしながら、いくつかの検出された欠陥および計測誤差は、デバイス故障を明確に示すほど重大であり得るが、より少ない変動は、それらの作業環境への暴露後にデバイスの早期信頼性故障を引き起こし得る。自動車用途、軍事用途、航空用途、および医療用途などの半導体デバイスの危険にさらされるユーザは、現在のパーツパーミリオン（ＰＰＭ）レベルを超えるパーツパービリオン（ＰＰＢ）範囲の故障率を探し始めている。信頼性欠陥の認識および制御は、自動車、軍事、航空、および医療用途における半導体デバイスの必要性が増加し続けているので、これらの業界の要件を満たす上で重要である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０１８／０２７５１８９号
【特許文献2】米国特許出願公開第２０１９／０２９５９０８号
【特許文献3】米国特許出願公開第２０１５／０１５４７４６号
【発明の概要】
【発明が解決しようとする課題】
【0005】
したがって、信頼性欠陥検出のためのシステムおよび方法を提供することが望ましい場合がある。
【課題を解決するための手段】
【0006】
本開示の１つ以上の実施形態によるシステムが開示される。１つの例示的な実施形態では、システムは、１つ以上の半導体製造サブシステムおよび１つ以上の試験ツールサブシステムに通信可能に結合されたコントローラを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに、特性測定サブシステムを介して、１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、１つ以上の半導体デバイスは、複数の半導体ダイを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに、１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを試験サブシステムを介して決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、コントローラは、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格する複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するために、相関サブシステムを介して、特性測定値を試験測定値と相関させることを１つ以上のプロセッサに行わせるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに位置特定サブシステムを介して決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の少なくとも１つの明らかなキラー欠陥に基づく欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアは、複数の試験のうちの少なくとも１つの試験に合格する。
【0007】
本開示の１つ以上の実施形態による方法が開示される。例示的な一実施形態では、この方法は、コントローラの特性測定サブシステムを介して、１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、１つ以上の半導体デバイス上の複数の明らかなキラー欠陥を決定することを含むが、これに限定されない。別の例示的な実施形態では、１つ以上の半導体デバイスは、複数の半導体ダイを含む。別の例示的な実施形態では、本方法は、コントローラの試験サブシステムを介して、１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを決定することを含み得るが、これに限定されない。別の例示的な実施形態では、方法は、限定はしないが、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するために、コントローラの相関サブシステムを介して、特性測定値を試験測定値と相関させることを含むことができる。別の例示的な実施形態では、方法は、限定はしないが、コントローラの位置特定サブシステムを介して、複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の少なくとも１つの明らかなキラー欠陥に基づいて、欠陥ベースの試験カバレッジのために１つ以上の半導体デバイス上の１つ以上のギャップエリアを決定することを含み得る。
【0008】
本開示の１つ以上の実施形態によるシステムが開示される。１つの例示的な実施形態では、システムは、１つ以上の半導体製造サブシステムを含む。別の例示的な実施形態では、システムは、１つ以上の試験ツールサブシステムを含む。別の例示的な実施形態では、システムは、１つ以上の半導体製造サブシステムおよび１つ以上の試験ツールサブシステムに通信可能に結合されたコントローラを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに、特性測定サブシステムを介して、１つ以上の半導体製造サブシステムによって取得された１つ以上の半導体デバイスの特性測定値に基づいて、１つ以上の半導体デバイス上の複数の見かけのキラー欠陥を決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、１つ以上の半導体デバイスは、複数の半導体ダイを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに、１つ以上の試験ツールサブシステムによって取得された試験測定値に基づいて複数の試験のうちの少なくとも１つの試験に合格する複数の半導体ダイのうちの少なくとも１つの半導体ダイを試験サブシステムを介して決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、コントローラは、複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の、複数の試験のうちの少なくとも１つの試験に合格する複数の見かけのキラー欠陥のうちの少なくとも１つの見かけのキラー欠陥を決定するために、相関サブシステムを介して、特性測定値を試験測定値と相関させることを１つ以上のプロセッサに行わせるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の例示的な実施形態では、コントローラは、１つ以上のプロセッサに位置特定サブシステムを介して決定させるプログラム命令を実行するように構成された１つ以上のプロセッサを含む。複数の半導体ダイのうちの少なくとも１つの半導体ダイ上の少なくとも１つの明らかなキラー欠陥に基づく欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアは、複数の試験のうちの少なくとも１つの試験に合格する。
【0009】
前述の概要および以下の詳細な説明の両方は、例示的および説明的なものにすぎず、特許請求される本発明を必ずしも限定するものではないことを理解されたい。明細書に組み込まれ、明細書の一部を構成する添付の図面は、本発明の実施形態を示し、全般的な説明とともに、本発明の原理を説明するのに役立つ。
【0010】
本開示の多数の利点は、添付の図面を参照することによって当業者によってよりよく理解され得る：
【図面の簡単な説明】
【0011】
【図1】本開示の１つ以上の実施形態による、半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するための方法またはプロセスにおいて実行されるステップを示す流れ図である。
【図2】本開示の１つ以上の実施形態による、半導体デバイス内の欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムのブロック図である。
【図3A】本開示の１つ以上の実施形態による、試験に合格する半導体ダイ内のキラー欠陥の概念図である。
【図3B】本開示の１つ以上の実施形態による、試験に合格する半導体ダイ内のキラー欠陥の概念図である。
【図3C】本開示の１つ以上の実施形態による、試験に合格する半導体ダイ内のキラー欠陥の概念図である。
【図3D】本開示の１つ以上の実施形態による、試験に合格する半導体ダイ内のキラー欠陥の概念図である。
【図4A】本開示の１つ以上の実施形態による、半導体ダイレイアウトの概念図である。
【図4B】本開示の１つ以上の実施形態による、キラー欠陥が重ね合わされた半導体ダイレイアウトの概念図である。
【図4C】本開示の１つ以上の実施形態による、潜在的な欠陥ベースの試験カバレッジギャップエリアを含むキラー欠陥が重ね合わされた半導体ダイレイアウトの概念図である。
【図5A】本開示の１つ以上の実施形態による、経時的な試験カバー間隙傾向を図示するチャートである。
【図5B】本開示の１つ以上の実施形態による、製品ごとの試験カバーギャップ傾向を示すチャートである。
【図6】本開示の１つ以上の実施形態による、半導体デバイスを製造するための方法またはプロセスにおいて実行されるステップを示す流れ図である。
【図7A】本開示の１つ以上の実施形態による、半導体デバイスを製造するためのシステムのブロック図である。
【図7B】本開示の１つ以上の実施形態による、半導体デバイスを製造するためのシステムのブロック図である。
【発明を実施するための形態】
【0012】
ここで、添付の図面に示される開示された主題を詳細に参照する。本開示は、特定の実施形態およびその特定の特徴に関して具体的に示され、説明されてきた。本明細書に記載される実施形態は、限定的ではなく例示的であると解釈される。本開示の精神および範囲から逸脱することなく、形態および詳細における種々の変更および修正が行われ得ることが、当業者に容易に明白となるはずである。
【0013】
製造プロセス中に生じる欠陥は、当該分野におけるデバイスの性能に広範な影響を及ぼし得る。例えば、「キラー」欠陥は、即時のデバイス故障をもたらし得る。別の例として、わずかな欠陥は、デバイス寿命を通してデバイスの性能にほとんどまたは全く影響を及ぼさない可能性がある。別の例として、潜在的信頼性欠陥（ＬＲＤ）として知られる欠陥のクラスは、製造／試験中の故障につながらない場合があり、または動作中の即時のデバイス故障につながらない場合があるが、作業環境で使用されるとき、動作中のデバイスの早期寿命故障につながる場合がある。本明細書において、「製造プロセス」および「製造プロセス」という用語は、本開示の目的のために、用語（例えば、「製造ライン」や「製造ライン」などである）のそれぞれの変形とともに等価と見なされ得ることに留意されたい。
【0014】
キラー欠陥は、設計内の既知または未知の位置で発生し得る。未知の位置は、試験ギャップにおけるキラー欠陥から逃れる信頼性に対する感受性を有する場合に特に問題がある。Ｉｎｌｉｎｅ Ｄｅｆｅｃｔ Ｐａｒｔ Ａｖｅｒａｇｅ Ｔｅｓｔｉｎｇ（Ｉ－ＰＡＴ）の実施に関連する発展は、信頼性エスケープの比較的大きいパーセンテージが、試験カバレッジギャップにおける明らかなキラー欠陥に起因する可能性があることを示す。信頼性エスケープがある場合、半導体デバイスは、処理後に機能的に死亡することがあるが、デバイスメーカは、試験における制限により、この判定を行うことができない。１－ＰＡＴを実装する例は、それぞれ全体が本明細書に組み込まれる米国特許１０，７６１，１２８（２０２０年９月１日）、及び米国特許出願１７／１０１，８５６（２０２０年１１月２３日）に見出すことができる。
【0015】
試験カバレッジギャップは、多数のソースのうちの１つから生じ得る。例えば、試験カバレッジギャップは、デバイスの論理レイアウトに起因して試験不可能な半導体デバイスの領域において生じ得る。別の例として、試験カバレッジギャップは、単に正しいオン／オフ状態であるというわけではない故障識別に起因して、実際には包括的に測定するのが困難すぎる半導体デバイスの領域（例えば、アナログ回路等である）において生じ得る。別の例として、試験カバレッジギャップは、試験カバレッジを伴う試験の費用の増加に関連するコスト上の考慮事項に起因して、試験されない半導体デバイスの領域において生じ得る。
【0016】
半導体デバイス上の試験カバレッジエスケープのための高リスクエリアを識別するための古い方法またはプロセスは、概して、半導体製造業者が、チップの複雑さおよびサイズに応じて、パーツパーミリオン（ＰＰＭ）レベルのベースライン信頼性欠陥制御を達成することを可能にし得る。しかしながら、選択された半導体製造業者（例えば、自動車用半導体製造業者、軍事用半導体製造業者、航空用半導体製造業者、医療用半導体製造業者など）は、信頼性障害の原因を特定し、ベースライン信頼性欠陥制御のパーツパービリオン（ＰＰＢ）レベルを達成するために、新しい革新的な方法を積極的に追求している。
【0017】
例えば、古い方法またはプロセスは、試験シミュレーションソフトウェアパッケージなどの予測方法を含む。しかしながら、予測方法は、装置依存性が高い様々な程度の有効性を有する。例えば、アナログデバイスは、デジタルデバイスよりも予測がはるかに困難である。加えて、回路レイアウトの特定の領域は、どれだけの試験時間が割り当てられるかにかかわらず、「試験不能」とみなされることが多い。さらに、予測方法は、その性質上、試験カバレッジギャップの予想外の領域を同定することができない。
【0018】
別の例として、古い方法またはプロセスはまた、過去の半導体デバイスに基づくトライバル知識を含む。過去のデバイスに基づくトライバル知識は、概して、デバイスメーカが適切な試験戦略を設計するための良好な出発点を提供する。しかし、これは包括的でも定量的でもない。
【0019】
別の例として、古い方法またはプロセスはまた、ストレス試験またはフィールド信頼性リターンからの物理的故障分析（ＰＦＡ）を含む。例えば、自動車半導体製造業者は、応力試験されたダイまたはフィールド信頼性リターンのＰＦＡを実行することが要求され得る。後者は、Ｔｉｅｒ１コンポーネントサプライヤからのリターン、自動車ＯＥＭでのアセンブリ、または最終消費者からの保証フィールドリターンであり得る。必要なタスクではあるが、ＰＦＡは、デバイスの試験カバレッジギャップの包括的な画像を作成するのに充分な情報を提供しない。例えば、故障のＰＰＭ数が非常に小さいため、手軽な現場リターンからベースライン信頼性パレートの包括的な理解を得ることが困難であり、その結果、半導体製造業者は少数のパズルしか見ないことになるため、統計的有意性が欠如している可能性がある。別の例として、フィールドリターンは、概して、故障したデバイスが製造された時点での半導体製造業者の信頼性の問題を反映する情報を提供するが、これは過去数年であり、現在の設計にもはや関連しない可能性がある。別の例として、物理的故障分析は、高価であり、時間がかかり、しばしば不確定または不正確なものである。別の例として、信頼性障害の根本原因は、欠陥の活性化によって、またはＰＦＡ遅延プロセスからの付随的な損傷によって、しばしば破壊される。
【0020】
本開示の実施形態は、半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法を対象とする。特に、本開示の実施形態は、試験ギャップ内のキラー欠陥から逃げる信頼性に対する感受性が高い設計内の以前に未知であった場所の自動識別を可能にすることを対象とする。加えて、本開示の実施形態は、試験カバレッジギャップを系統的に識別するために経験的欠陥データを使用することを対象とする。さらに、本開示の実施形態は、改善が行われるにつれて、デバイスごとに、または経時的に、信頼性回避のリスクを定量化するための新しいメトリックを提供することを対象とする。さらに、本開示の実施形態は、継続的な改善を実証し、試験プログラム変更の有効性を評価し、改善が行われるにつれて、デバイスごとに、または経時的に製品ポートフォリオ内の異なるデバイス間の試験ギャップ差を定量化するための新しいメトリックおよび／またはチャートを提供することを対象とする。
【0021】
図１は、本開示の１つ以上の実施形態による、半導体デバイス内の欠陥ベースの試験カバレッジギャップを自動的に識別するための方法またはプロセス１００を示す。図２は、本開示の１つ以上の実施形態による、半導体デバイス内の欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステム２００のブロック図を示す。本明細書では、方法またはプロセス１００のステップは、図２に示すシステム２００によってすべてまたは部分的に実装され得ることに留意されたい。しかしながら、方法またはプロセス１００は、追加のまたは代替のシステムレベルの実施形態が方法またはプロセス１００のステップのすべてまたは一部を実行し得るという点で、図２に示されるシステム２００に限定されないことがさらに認識される。
【0022】
ステップ１０２において、１つ以上の半導体デバイスの特性測定値が受信される。いくつかの実施形態では、システム２００は、１つ以上の半導体製造サブシステム２０２によって出力された情報を受信する。特性測定は、１つ以上の半導体デバイスの製造中に実行することができる。例えば、１つ以上の半導体製造サブシステム２０２は、１、２、．．．を含む半導体デバイスを製造するように構成された１つ以上のプロセスツールを含むことができるが、これに限定されない。いくつかの製作プロセスによって実行されるいくつか（例えば、数万回）のステップに従って製作されるＮ個の層。別の例として、 １つ以上の半導体製造サブシステム２０２は、半導体デバイスの特性を評価するように構成された １つ以上のインライン欠陥検査及び／又は計測ツールを含むことができるが、これらに限定されない。たとえば、１つ以上の出力は、限定はしないが、ベースライン検査（たとえば、サンプリングベースの検査）、キー半導体デバイス層におけるスクリーニング検査などを含み得る。本開示の目的のために、「特性測定」は、インライン欠陥検査またはインライン計測測定のいずれかを指し得る。
【0023】
ステップ１０４において、１つ以上の半導体デバイス上の１つ以上の明らかなキラー欠陥が、１つ以上の半導体デバイスの特定測定値に基づいて決定される。いくつかの実施形態では、システム２００は、特性測定サブシステム２０４またはサブシステムＡを含む。特性測定サブシステム２０４は、半導体デバイスの特性測定に続いて生成された１つ以上の半導体製造サブシステム２０２によって出力された情報を受信することができる。特性測定サブシステム２０４は、受け取ったインライン欠陥データに１つ以上のプロセスを適用して、明らかなキラー欠陥である欠陥を、デバイス性能に影響を及ぼす確率が低い欠陥から分離することによって、情報から１つ以上の明らかなキラー欠陥を決定することができる。例えば、特性測定サブシステム２０４は、決定論的および／または統計的閾値化技法を実装してもよい。別の例として、高度な深層学習または機械学習技法は、潜在的に大きいデータセットおよび／または検出性における潜在的変動により実装され得る。概して、機械学習技法は、教師あり学習、教師なし学習、または線形回帰、ニューラルネットワークもしくは深層ニューラルネットワーク、ヒューリスティックベースのモデルなどであるがこれらに限定されない他の学習ベースのプロセスを含むがこれらに限定されない、当技術分野で知られている任意の技法であり得る。本明細書において、明らかなキラー欠陥のない半導体ダイまたはウェハは、さらなる検討のために（例えば、他のタイプの欠陥のために）フラグが立てられ得ることに留意されたい。
【0024】
ステップ１０６において、１つ以上の半導体デバイスの試験測定値が受信される。いくつかの実施形態では、システム２００は、１つ以上の試験ツールサブシステム２０６によって出力された情報を受信する。試験測定値は、１つ以上の半導体デバイスについて取得され得る。例えば、１つ以上の試験ツールサブシステム２０６は、１つ以上の電気試験ツール、１つ以上の応力試験ツール、または同等物を含んでもよいが、それらに限定されない。１つ以上の試験ツールサブシステム２０６は、１つ以上の半導体製造サブシステム２０２を介して実行される１つ以上の半導体製造プロセスによって製造された半導体デバイスを試験するように構成することができる。本開示の目的のために、「試験」は、製造プロセスの終わり（例えば、電気ウェハソート（ＥＷＳ）プロセスなど）、パッケージングの終わり（例えば、ユニットプローブプロセス、クラスプローブプロセスなど）、および／または最終試験の終わり（例えば、バーンインプロセスおよび他の品質チェックプロセスの後）におけるデバイス機能性を電気的に評価するプロセスを指すものとして理解され得る。本明細書では、非通過半導体ダイまたはウェハは、通過半導体ダイまたはウェハから隔離され、および／またはさらなる試験のためにフラグが立てられてもよいことに留意されたい。
【0025】
ステップ１０８において、１つ以上の半導体デバイスの試験測定に基づいて、１つ以上の実行された試験に合格する１つ以上の半導体ダイが決定される。いくつかの実施形態では、システム２００は、試験サブシステム２０８またはサブシステムＢを含む。試験サブシステム２０８は、１つ以上の半導体製造サブシステム２０２を介して実行される１つ以上の半導体製造プロセスによって製造される半導体デバイスの試験に続いて、１つ以上の試験ツールサブシステム２０６によって出力される情報を受信することができる。試験サブシステム２０８は、実施された試験に合格した半導体ダイを、実施された試験に合格しなかった半導体ダイから分離することができる（例えば、プロービング、電気的試験、ストレス試験などを含むがこれらに限定されない、実施された試験）。例えば、半導体ダイは、製造中にビン番号が与えられてもよく、サブシステムＢは、ビン番号に基づいて、実行された試験に合格した半導体ダイを、実行された試験に合格しなかった半導体ダイから分離してもよい。例えば、全ての実行された試験に合格する半導体ダイのみが、試験サブシステム２０８によって受け入れられ得る。代替として、実行された試験の選択サブセットに合格する任意の半導体ダイが、試験サブシステム２０８によって受け入れられてもよく、選択サブセットは、実行された試験の全セット未満である。本明細書では、非通過半導体ダイまたはウェハは、考慮から除去され（例えば、廃棄され）、および／またはさらなる試験のためにフラグが立てられてもよいことに留意されたい。
【0026】
ステップ１１０において、１つ以上の実施された試験に合格する１つ以上の半導体デバイスの１つ以上の半導体ダイ上の１つ以上の明らかなキラー欠陥を決定するために、特性測定値を試験測定値と相関させる。いくつかの実施形態では、システム２００は、相関サブシステム２１０またはサブシステムＣを含む。相関サブシステム２１０は、特性測定サブシステム２０４によって出力された、見かけ上のキラー欠陥に関する情報を受け取ることができる。相関サブシステム２１０は、実行された試験の選択されたサブセットまたはすべてに合格する半導体ダイに関して試験サブシステム２０８によって出力された情報を受信することができる。相関サブシステム２１０は、特性測定サブシステム２０４によって出力された情報を、試験サブシステム２０８によって出力された情報と相関させて、実施された試験の選択されたサブセットまたはすべてに合格する半導体ダイ上に存在する見かけのキラー欠陥の部分母集団を決定することができる。
【0027】
図３Ａ～図３Ｄは、本開示の１つ以上の実施形態による、１つ以上の試験ツールサブシステム２０６によって実行される試験の選択されたサブセットまたはすべてに合格し得る半導体ダイ内のキラー欠陥の概念図を示す。図３Ａでは、画像３００は、パターン３０４内の埋込粒子３０２を図示する。図３Ｂでは、画像３１０は、パターン３１４内の短絡ブリッジ３１２を図示する。図３Ｃでは、画像３２０は、パターン３２４に近接する銅めっきアンダー研磨のインスタンス３２２を図示する。図３Ｄでは、画像３３０は、パターン３３４内の表面ギャップ３３２を図示する。
【0028】
ステップ１１２において、１つ以上の実施された試験に合格した１つ以上の半導体デバイスの１つ以上の半導体ダイ上の１つ以上の明らかなキラー欠陥に基づいて、欠陥ベースの試験カバレッジのための１つ以上のギャップエリアが決定される。いくつかの実施形態では、システム２００は、位置特定サブシステム２１２またはサブシステムＤを含む。位置特定サブシステム２１２は、選択されたサブセットまたは実行された試験のすべてに合格する半導体ダイ上に存在する見かけのキラー欠陥の部分母集団についての相関サブシステム２１０によって出力される情報を受信することができる。欠陥を決定するために半導体ダイに適切に応力が加えられていない欠陥ベースの試験カバレッジ内のギャップエリアは、システム２００によって決定することができる。位置特定サブシステム２１２は、実行された試験の選択されたサブセットまたはすべてに合格する半導体ダイ内の見かけのキラー欠陥の位置および頻度を分析することができる。例えば、位置特定サブシステム２１２は、欠陥ベースの試験カバレッジ内のギャップエリアの半導体ダイ全体にわたる１つ以上のインスタンスの系統的拡散を決定することができる。
【0029】
ステップ１１４において、１つ以上の半導体デバイス上の欠陥ベースの試験カバレッジ内の１つ以上のギャップエリアについて、１つ以上の報告が生成される。いくつかの実施形態では、システム２００は、結果サブシステム２１４またはサブシステムＥを含む。結果サブシステム２１４は、実施された試験の選択されたサブセットまたはすべてに合格する半導体ダイ内の見かけのキラー欠陥の位置および／または頻度についての、位置特定サブシステム２１２によって出力される情報を受信することができる。結果サブシステム２１４は、１つ以上のメトリックおよび／または１つ以上のチャート化関数を含む報告を作成して、半導体製造業者が修正措置を講じ、および／または試験プログラム変更の有効性を評価するのを支援するように構成された形態に結果をレンダリングすることができる。例えば、是正措置の例は、欠陥ベースの試験カバレッジにおける判定されたギャップエリアのより大きなカバレッジを提供するための試験プログラムの調整によって引き起こされる検査スクリーニング（例えば、Ｉ－ＰＡＴ等である。）改善による試験ギャップの一時的な軽減などを含むことができるが、これに限定されない。
【0030】
１－ＰＡＴを実装する例は、米国特許１０，７６１，１２８（２０２０年９月１日）、及び米国特許出願１７／１０１，８５６（２０２０年１１月２３日）に見出すことができ、それぞれ、その全体が本明細書に以前に組み込まれている。組み込まれた特許および出願において提供される例は、製品の処分（例えば、「スクリーニング」）の目的でカバーギャップを試験するために高いリスクで特定のダイを同定することに焦点を当てている。しかしながら、本明細書では、本開示は、半導体デバイスの全てのチップの先天的信頼性を向上させる目的で、および／または直接的な軽減努力のために、半導体デバイスの系統的に危険な領域を自動的に識別することを対象とし、入力としてスクリーニングデータを必要としない場合があることに留意されたい。この点に関して、Ｉ－ＰＡＴは、本開示において実装され得るが、必須ではない。
【0031】
図４Ａ－４Ｃは、本開示の１つ以上の実施形態による、結果サブシステム２１４からの出力の概念図を図示する。
【0032】
図４Ａでは、画像４００は、半導体ダイレイアウト４０４内の１つ以上の機能的半導体ダイブロック４０２を図示する。
【0033】
図４Ｂでは、画像４１０は、実施された試験の選択されたサブセットまたは全てに続いて分析される全ての半導体ダイからの１つ以上の見かけのキラー欠陥４１２を図示し、１つ以上の見かけのキラー欠陥４１２は、半導体ダイレイアウト４０４内の１つ以上の機能的半導体ダイブロック４０２上にオーバーレイされる。例えば、画像４１０は、特性測定サブシステム２０４によって決定されるような見かけのキラー欠陥を表すことができる。
【0034】
図４Ｃでは、画像４２０は、欠陥ベースの試験カバレッジ内のギャップエリア４２２内で実行された試験の選択されたサブセットまたはすべてを通過した１つ以上の明らかなキラー欠陥４１２を示し、ギャップエリア４２２は、半導体ダイレイアウト４０４内の１つ以上の機能半導体ダイブロック４０２上に重ねられる。例えば、画像４２０は、相関サブシステム２１０によって決定されたギャップ領域４２２を表すことができる。
【0035】
本明細書では、画像４００、４１０、４２０の正確なレイアウトおよび／または構成は、例示目的でのみ提供されることに留意されたい。例えば、半導体ダイブロック４０２の正確なレイアウトは、図４Ａ－４Ｃに図示されるものと異なる場合がある。別の例として、見かけのキラー欠陥４１２および／またはギャップ領域４２２のグラフ図は、図４Ｂおよび図４Ｃに示すものとは異なる場合がある。したがって、上記の説明は、本開示の範囲に対する限定として解釈されるべきではなく、単なる例示として解釈されるべきである。
【0036】
【0037】
図５Ａにおいて、チャート５００は、時間の範囲と比較して、合格パーセンテージ５０２および不合格パーセンテージ５０４に分離された特定の試験された半導体デバイス設計を示し、不合格パーセンテージは、欠陥ベースの試験カバレッジにおける潜在的なギャップエリアを表し得る。例えば、時間範囲は、四分、月、週、日などであってもよい。図５Ａに示すように、半導体デバイスの製造、特性測定、及び／又は試験を調整するために軽減ステップが取られるので、経時的な試験カバーギャップ傾向（例えば、合格パーセンテージ５０２と不合格パーセンテージ５０４との間の比率が増加する）が改善され得る。
【0038】
図５Ｂにおいて、チャート５１０は、製品ラインまたはポートフォリオにわたる複数の異なる試験された半導体デバイス設計（１）－（５）を示し、特定の時点および／またはある時間範囲における合格パーセンテージ５０２および不合格パーセンテージ５０４に分離され、不合格パーセンテージは、欠陥ベースの試験カバレッジにおける潜在的なギャップエリアを表し得る。図５Ｂに示すように、選択された半導体デバイス（例えば、デバイス（２）～（４））は、より高い閾値環境（例えば、パーツパービリオン（ＰＰＢ）範囲の故障率を必要とする自動車等である）で使用するために分離されてもよく、他の半導体デバイス（例えば、デバイス（１）および（５））は、より低い閾値環境（例えば、パーツパーミリオン（ＰＰＭ）範囲の故障率を必要とするテレビ、スマートフォンなど）で使用するために分離されてもよい。
【0039】
本明細書では、チャート５００、５１０の正確なレイアウトおよび／または構成は、例示目的でのみ提供されることに留意されたい。例えば、チャート５００、５１０は、異なる種類のデータ表示装置以外の棒グラフよりも（例えば、線図、散布図、または他のグラフである）（図５（ａ）に示すように。別の例として、チャート５００、５１０は、図５Ａおよび図５Ｂに示されるものとは異なる情報を提供し得る。したがって、上記の説明は、本開示の範囲に対する限定として解釈されるべきではなく、単なる例示として解釈されるべきである。
【0040】
本開示の実施形態は、サブシステム２０４、２０８、２１０、２１２、２１４がシステム２００内の別個のまたは独立したサブシステムであることを示すが、本明細書では、サブシステム２０４、２０８、２１０、２１２、２１４のうちの１つ以上は、組み合わされるか、または統合されたサブシステムであり得ることに留意されたい。したがって、上記の説明は、本開示の範囲に対する限定として解釈されるべきではなく、単なる例示として解釈されるべきである。
【0041】
ステップ１１６において、欠陥ベースの試験カバレッジのための１つ以上の半導体デバイス上の１つ以上のギャップエリアに基づいて、半導体デバイスの製造、特性測定、または試験のうちの少なくとも１つのための１つ以上の調整が決定される。いくつかの実施形態では、システム２００は、情報を外部のシステムまたはサブシステムに出力してもよく、情報は、半導体デバイスの製造、特性測定、および／または試験を修正するための是正措置を含む。例えば、軽減ステップ２１６のセットは、外部システムまたはサブシステムへのフィードフォワードループにおいて提供されるターゲットケアエリア（例えば、Ｉ－ＰＡＴケアエリア等である）を含み得る。例えば、ターゲットケア領域は、半導体ダイをインクまたはスクラップするための詳細なまたは微調整された検査（例えば、１つ以上の制御信号を介して生成される）を含んでもよい。別の例として、軽減ステップ２１８のセットは、外部システムまたはサブシステムへのフィードバックループで提供される製造プロセスまたは方法、特性測定プロセスまたは方法、試験プロセスまたは方法などに対する修正を含むことができる。例えば、製造プロセスまたは方法、特性測定プロセスまたは方法、試験プロセスまたは方法などは、欠陥ベースの試験カバレッジ内の決定されたギャップエリアに基づいて調整することができる（例えば、１つ以上の制御信号を介する）。本明細書では、軽減ステップ２１６、２１８のセットのいずれかまたは両方は、独立型プロセスとして別々に実行されてもよく、軽減ステップ２１６、２１８のセットは、任意の順番で実行されてもよく、または軽減ステップ２１６、２１８のセットは、同時に実行されてもよいことに留意されたい。
【0042】
いくつかの実施形態では、システム２００、１つ以上の半導体製造サブシステム２０２、および１つ以上の試験ツールサブシステム２０６は、本開示の目的のために、半導体デバイス製造および欠陥ベースの試験カバレッジギャップ識別システム２２０の部分である。
【0043】
図６は、本開示の１つ以上の実施形態による、半導体デバイス内の欠陥ベースの試験カバレッジギャップを自動的に識別するための方法またはプロセス６００を示す。図７Ａおよび図７Ｂは、本開示の１つ以上の実施形態による、半導体デバイス製造および欠陥ベースの試験カバレッジギャップ識別システム２２０、または「システム２２０」のブロック図を示す。本明細書では、システム２２０は、本開示全体にわたって説明されるように、半導体ダイを加工および／または分析するための処理ステップを行うように構成されてもよいことに留意されたい。さらに、本明細書では、方法またはプロセス６００のステップは、図７に示すシステム２２０によってすべてまたは部分的に実装され得ることに留意されたい。しかしながら、方法またはプロセス６００は、追加のまたは代替のシステムレベルの実施形態が方法またはプロセス６００のステップのすべてまたは一部を実行し得るという点で、図７に示されるシステム２２０に限定されないことがさらに認識される。
【0044】
ステップ６０２において、１つ以上の半導体デバイスの特性測定値が取得される。いくつかの実施形態では、システム２２０は、１つ以上の半導体製造サブシステム２０２を含む。
【0045】
１つの非限定的な例では、１つ以上の半導体製造サブシステム２０２は、試料７０２の１つ以上の層内の欠陥を検出するための少なくとも１つの検査ツール７００（たとえば、インライン試料分析ツール）を含むことができる。システム２２０は、概して、任意の数またはタイプの検査ツール７００を含み得る。例えば、検査ツール７００は、限定はしないが、レーザ源、ランプ源、Ｘ線源、または広帯域プラズマ源などの任意の源からの光による試料７０２のインタロゲーションに基づいて欠陥を検出するように構成された光学検査ツールを含むことができる。別の例として、検査ツール７００は、限定はしないが、電子ビーム、イオンビーム、または中性粒子ビームなどの１つ以上の粒子ビームによる試料のインタロゲーションに基づいて欠陥を検出するように構成された粒子ビーム検査ツールを含むことができる。例えば、検査ツール７００は、透過型電子顕微鏡（ＴＥＭ）または走査型電子顕微鏡（ＳＥＭ）を含み得る。本開示の目的のために、本明細書において、少なくとも１つの検査ツール７００は、単一の検査ツール７００であってもよく、又は検査ツール７００のグループを表してもよいことに留意されたい。
【0046】
本明細書において、試料７０２は、複数の半導体ウェハの半導体ウェハであってもよく、複数の半導体ウェハの各半導体ウェハは複数の層を含み、複数の層の各層は複数の半導体ダイを含み、複数の半導体ダイの各半導体ダイは複数のブロックを含むことに留意されたい。加えて、本明細書では、サンプル７０２は、進歩したダイパッケージまたは３Ｄダイパッケージの内側の基板上にベアダイの２．５Ｄ横方向組合せで配置された複数の半導体ダイから形成された半導体ダイパッケージであり得ることに留意されたい。
【0047】
本開示の目的のために、用語「欠陥」は、インライン検査ツール、計測測定外れ値、または異常であるとみなされる半導体デバイスの他の物理的特性によって見出される物理的欠陥を指し得る。欠陥は、物理的、機械的、化学的、または光学的特性を含むがこれらに限定されない設計特性からの、製造された層または層内の製造されたパターンの任意の逸脱であるとみなすことができる。加えて、欠陥は、製造された半導体ダイパッケージ内の構成要素の整合または接合における任意の偏差であると見なされ得る。さらに、欠陥は、半導体ダイまたはその上の特徴に対して任意のサイズを有し得る。このようにして、欠陥は、半導体ダイ（例えば、１つ以上のパターン化されたフィーチャのスケールである）より小さくてもよく、または半導体ダイ（例えば、ウェハスケールのスクラッチまたはパターンの一部として）より大きくてもよい。例えば、欠陥は、パターニング前またはパターニング後の試料層の厚さまたは組成の偏差を含み得る。別の例として、欠陥は、パターン化されたフィーチャのサイズ、形状、向き、または位置の偏差を含み得る。別の例として、欠陥は、隣接する構造間のブリッジ（またはその欠如）、ピット、または穴等であるが、それらに限定されない、リソグラフィおよび／またはエッチングステップと関連付けられる欠陥を含み得る。別の例として、欠陥は、限定はしないが、スクラッチまたはチップなどの試料７０２の損傷部分を含み得る。例えば、欠陥（例えば、スクラッチの長さ、ピットの深さ、欠陥の測定された大きさまたは極性などである）の７０％が重要であり、考慮され得る。別の例として、欠陥は、試料７０２に導入された異物を含み得る。別の例として、欠陥は、試料７０２上の誤整列および／または誤接合パッケージ構成要素であり得る。したがって、本開示における欠陥の例は、単に例示を目的として提供され、限定として解釈されるべきではないことを理解されたい。
【0048】
別の非限定的な例では、１つ以上の半導体製造サブシステム２０２は、試料７０２またはその１つ以上の層の１つ以上の特性を測定するための少なくとも１つの計測ツール７０４（例えば、インライン試料分析ツール）を含む。例えば、計測ツール７０４は、層厚、層組成、限界寸法（ＣＤ）、オーバーレイ、またはリソグラフィ処理パラメータ（例えば、リソグラフィステップ中の照明の強度または線量）などであるがこれらに限定されない特性を評価することができる。この点に関して、計測ツール７０４は、試料７０２、試料７０２の１つ以上の層、または試料７０２の１つ以上のダイの製造に関する情報を提供することができ、この情報は、結果として得られる製造デバイスの信頼性の問題につながり得る製造欠陥の確率に関連し得る。本開示の目的のために、本明細書において、少なくとも１つの計測ツール７０４は、単一の計測ツール７０４であってもよく、又は計測ツール７０４のグループを表してもよいことに留意されたい。
【0049】
いくつかの実施形態では、１つ以上の半導体製造サブシステム２０２は、少なくとも１つの半導体製造ツールまたはプロセスツール７０６を含む。例えば、プロセスツール７０６は、限定はしないが、エッチャー、スキャナ、ステッパ、クリーナなどを含む、当技術分野で知られている任意のツールを含むことができる。例えば、製造プロセスは、試料の表面（例えば、半導体ウェハ等である）にわたって分布する複数のダイを製造することを含むことができ、各ダイは、デバイス構成要素を形成する材料の複数のパターン形成された層を含む。各パターン化層は、材料堆積、リソグラフィ、対象のパターンを生成するためのエッチング、および／または１つ以上の露光ステップ（例えば、スキャナ、ステッパ等によって実行される）を含む一連のステップを介して、プロセスツール７０６によって形成されてもよい。別の例として、プロセスツール７０６は、半導体ダイを２．５Ｄおよび／または３Ｄ半導体ダイパッケージにパッケージングおよび／または結合するように構成された当技術分野で知られている任意のツールを含むことができる。例えば、製造プロセスは、半導体ダイおよび／または半導体ダイ上の電気構成要素を整合させることを含んでもよいが、それらに限定されない。加えて、製造プロセスは、ハイブリッド接合（例えば、ダイツーダイ、ダイツーウェハ、ウェハツーウェハなどである）はんだ、接着剤、締結具、または同等物を介して、半導体ダイおよび／または半導体ダイ上の電気構成要素を接合することを含んでもよいが、それらに限定されない。本開示の目的のために、少なくとも１つのプロセスツール７０６は、単一のプロセスツール７０６であってもよく、またはプロセスツール７０６のグループを表してもよいことに留意されたい。
【0050】
ステップ６０４において、１つ以上の半導体デバイス上の１つ以上の半導体ダイの試験測定値が取得される。いくつかの実施形態では、システム２２０は、製造されたデバイスの１つ以上の部分の機能性を試験するための１つ以上の試験ツールサブシステム２０６を含む。
【0051】
１つの非限定的な例では、１つ以上の試験ツールサブシステム２０６は、ウェハレベルで予備プロービングを完了するために、任意の数またはタイプの電気的試験ツール７０８を含むことができる。例えば、予備プロービングは、ウェハレベルで故障を強制することを試みるように設計されない。
【0052】
別の非限定的な例では、１つ以上の試験ツールサブシステム２０６は、製造サイクルの任意の時点で製造されたデバイスの１つ以上の部分の特性を試験、検査、または他の方法で特性測定するための任意の数またはタイプの応力試験ツール７１０を含むことができる。例えば、応力試験ツール７１０は、試料７０２を加熱し（例えば、オーブンまたは他の熱源である）、試料７０２を冷却する（例えば、冷凍庫または他の冷熱源である）ように構成されたバーンイン前電気ウェハソート及び最終試験（例えば、ｅ試験）又はバーンイン後電気試験を含むことができるが、これらに限定されない。試料７０２を誤った電圧（例えば、電源）などで動作させる。
【0053】
いくつかの実施形態では、欠陥は、半導体ダイおよび／または半導体ダイパッケージ内の対象の層に対して１つ以上のプロセスツール７０６によって実行される１つ以上の処理ステップ（例えば、リソグラフィ、エッチング、位置合わせ、接合など）の後に、特性測定サブシステム２０４（例えば、検査ツール７００、計測ツール７０４などである）、試験ツールサブシステム２０６（例えば、電気的試験ツール７０８および／または応力試験ツール７１０などを含む）の任意の組み合わせを使用して識別される。これに関して、製造プロセスの様々な段階における欠陥検出は、インライン欠陥検出と呼ばれ得る。
【0054】
ステップ６０６において、特性測定値および試験測定値は、１つ以上の半導体デバイスの欠陥ベースの試験カバレッジ内の１つ以上のギャップエリアを決定するためのシステムに自動的に送信される。
【0055】
いくつかの実施形態では、システム２２０はコントローラ７１２を含む。コントローラ７１２は、メモリ７１６（例えば、記憶媒体、記憶装置等である）上に維持されるプログラム命令を実行するように構成された１つ以上のプロセッサ７１４を含むことができる。さらに、コントローラ７１２は、検査ツール７００、計測ツール７０４、電気試験ツール７０８および／または応力試験ツール７１０を含む試験ツール７０８、システム２００などを含むがこれらに限定されない、システム２２０の構成要素のいずれかと通信可能に結合され得る。
【0056】
方法またはプロセス１００の１つ以上のステップは、自動的に実行され得る。たとえば、コントローラ７１２の１つ以上のプロセッサ７１４は、選択された半導体デバイス上で実行される特性測定測定のための情報を受信し、インライン検査および計測測定のための情報から１つ以上の明らかなキラー欠陥を決定し、選択された半導体デバイスについて行われた試験測定のための情報を受信し、選択された半導体デバイスについて行われた試験測定から選択された試験に合格する１つ以上の半導体ダイを決定するように構成され得る。選択された半導体デバイス上で実行される特性測定測定のために受信された情報を、選択された半導体デバイスについて取られた試験測定のために受信された情報と相関させ、相関された情報から欠陥ベースの試験カバレッジのための１つ以上のギャップエリアを決定し、および／または決定された１つ以上のギャップエリアに基づいて半導体デバイスの製造、特性測定、および／または試験に対する１つ以上の調整を決定する。本明細書では、方法またはプロセス１００の１つ以上のステップは、特性測定測定から新しいデータが絶えず利用可能になるにつれて連続的に実行され得ることに留意されたい。
【0057】
コントローラ７１２の１つ以上のプロセッサ７１４は、当技術分野で知られている任意のプロセッサまたは処理要素を含むことができる。本開示の目的のために、「プロセッサ」または「処理要素」という用語は、１つ以上の処理または論理要素（例えば、１つ以上のマイクロプロセッサデバイス、１つ以上の特定用途向け集積回路（ＡＳＩＣ）デバイス、１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または１つ以上のデジタル信号プロセッサ（ＤＳＰ））を有する任意のデバイスを包含するように広く定義され得る。この意味で、コントローラ７１２の１つ以上のプロセッサ７１４は、アルゴリズムおよび／または命令（たとえば、メモリに記憶されたプログラム命令）を実行するように構成された任意のデバイスを含み得る。一実施形態では、コントローラ７１２の１つ以上のプロセッサ７１４は、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、画像コンピュータ、並列プロセッサ、ネットワークコンピュータ、または本開示全体にわたって説明されるように、システム２００の構成要素とともに動作または動作するように構成されるプログラムを実行するように構成された任意の他のコンピュータシステムとして具現化され得る。
【0058】
コントローラ７１２のメモリ７１６は、コントローラ７１２の関連する１つ以上のプロセッサ７１４のそれぞれによって実行可能なプログラム命令を記憶するのに適した、当技術分野で知られている任意の記憶媒体を含み得る。例えば、コントローラ７１２のメモリ７１６は、持続性メモリ媒体を含んでもよい。別の例として、コントローラ７１２のメモリ７１６は、限定はしないが、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気または光メモリデバイス（たとえば、ディスク）、磁気テープ、ソリッドステートドライブなどを含み得る。さらに、コントローラ７１２のメモリ７１６は、１つ以上のプロセッサ７１４とともに共通のコントローラハウジング内に収容され得ることに留意されたい。一実施形態では、コントローラ７１２のメモリ７１６は、コントローラ７１２のそれぞれの１つ以上のプロセッサ７１４の物理的場所に対して遠隔に位置してもよい。たとえば、コントローラ７１２のそれぞれの１つ以上のプロセッサ７１４は、ネットワーク（例えば、インターネット、イントラネットなど）を介してアクセス可能なリモートメモリ（たとえば、サーバ）にアクセスすることができる。
【0059】
別の実施形態では、システム２２０は、コントローラ７１２に結合された（例えば、物理的に結合される、電気的に結合される、通信可能に結合されるなどである）ユーザインターフェース７１８を含む。例えば、ユーザインターフェース７１８は、コントローラ７１２に結合された別個のデバイスであってもよい。別の例として、ユーザインターフェース７１８およびコントローラ７１２は、共通または共有ハウジング内に配置され得る。しかしながら、本明細書では、コントローラ７１２は、ユーザインターフェース７１８を含む、必要とする、またはそれに結合されなくてもよいことに留意されたい。
【0060】
コントローラ７１２のユーザインターフェース７１８は、限定はしないが、１つ以上のデスクトップ、ラップトップ、タブレットなどを含むことができる。コントローラ７１２のユーザインターフェース７１８は、システム２００のデータをユーザに表示するために使用されるディスプレイを含んでもよい。コントローラ７１２のユーザインターフェース７１８のディスプレイは、当技術分野で知られている任意のディスプレイを含み得る。例えば、ディスプレイは、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ベースのディスプレイ、またはＣＲＴディスプレイを含んでもよいが、それらに限定されない。当業者は、コントローラ７１２のユーザインターフェース７１８と統合可能な任意のディスプレイデバイスが、本開示における実装に好適であることを認識するはずである。別の実施形態では、ユーザは、コントローラ７１２のユーザインターフェース７１８のユーザ入力デバイスを介して、ユーザに表示されるデータに応答して、選択および／または命令を入力してもよい。
【0061】
ステップ６０８において、１つ以上の半導体デバイスの製造、特性測定、又は試験のうちの少なくとも１つに対する欠陥ベースの試験カバレッジにおける１つ以上のギャップエリアに基づき１つ以上の調整のための１つ以上の制御信号が生成される。例えば、１つ以上の制御信号は、１つ以上の半導体製造サブシステム２０２および／または１つ以上の製造プロセスもしくは方法、または１つ以上の半導体製造サブシステム２０２によって採用される１つ以上の特性測定プロセスもしくは方法を調整してもよい。（例えば、現在の半導体デバイスを補正するための）フィードフォワードループまたは（例えば、将来の半導体デバイスを調整するための）フィードバックループのいずれかを介して。別の例として、１つ以上の制御信号は、フィードフォワードループ（例えば、現在の半導体デバイスを補正するため）またはフィードバックループ（例えば、将来の半導体デバイスを調整するため）のいずれかを介して、１つ以上の試験ツールサブシステム２０６および／または１つ以上の試験ツールサブシステム２０６によって採用される１つ以上の試験プロセスまたは方法を調整してもよい。
【0062】
本開示の実施形態は、コントローラ７１２によって実行される方法またはプロセス１００、６００のステップを示すが、本明細書では、方法またはプロセス１００、６００のステップのいくつかまたはすべては、コントローラ７１２に通信可能に結合されたサーバまたはコントローラによって実行され得ることに留意されたい。たとえば、サーバまたはコントローラは、プロセッサおよびメモリと、本開示全体にわたって説明されるような他の通信可能に結合された構成要素とを含み得る。
【0063】
本明細書では、図７Ａに示される実施形態および図７Ｂに示される実施形態は、本開示の目的のために、同じシステム２２０の部分、異なるシステム２２０の部分、または異なるシステム２２０の異なるサブシステムの部分と見なされ得ることに留意されたい。例えば、システム２２０がインライン特性測定を含む場合、特性測定ツール７００、７０４及び／又はプロセスツール７０６は、試料７０２の製造中の異なる段階で試料７０２を受け取るように編成することができる。さらに、本明細書では、図７Ａに示すシステム２２０内の構成要素および図７Ｂに示すシステム２２０内の構成要素は、直接通信することができるか、またはコントローラ７１２を介して通信することができることに留意されたい。
【0064】
本明細書では、方法またはプロセス１００および６００は、提供されるステップおよび／またはサブステップに限定されないことに留意されたい。方法またはプロセス１００および６００は、より多いまたはより少ないステップおよび／またはサブステップを含んでもよい。方法またはプロセス１００および６００は、ステップおよび／またはサブステップを同時に実行することができる。方法またはプロセス１００および６００は、提供された順序または提供された以外の順序を含む、ステップおよび／またはサブステップを連続的に実行することができる。したがって、上記の説明は、本開示の範囲に対する限定として解釈されるべきではなく、単なる例示として解釈されるべきである。
【0065】
この点に関して、システム２００（およびシステム２２０）および方法またはプロセス１００は、欠陥ベースの試験カバレッジ内のギャップエリアに起因する試験時間と半導体ダイリターンの数との間の経済的トレードオフを提供することができる。加えて、システム２００（およびシステム２２０）および方法またはプロセス１００は、信頼性のリスクが上昇した半導体ダイ領域の正確な経験的画像、および／または欠陥ベースの試験カバレッジギャップのパーセンテージ面積に対する半導体デバイス設計間の定量的比較を半導体製造業者に提供することができる。
【0066】
例えば、システム２００（及びシステム２２０）及び方法又はプロセス１００は、ベースライン試験カバレッジギャップに対する改善された洞察を提供することができ、自動車用半導体デバイス製造業者がＰＰＭからＰＰＢ範囲までの信頼性障害を低減することを可能にするのに役立つ。半導体故障は、自動車製造のための１つの故障アイテムの数であり、この問題は、自動車のための半導体内容物が成長するにつれてより強くなる（例えば、自律走行及び電気自動車の実装を伴う）。同様に、信頼性の懸念も、産業、生物医学、防御、航空宇宙、ハイパースケールデータセンタなどにおいてますます重要になってきている。試験カバレッジギャップを識別することは、電気的試験方法の制限の認識をもたらし、したがって、これらの問題を軽減するためのインライン欠陥スクリーニング検査の採用を推進する。
【0067】
１つの非限定的な例では、インライン特性測定は、選択された（たとえば、クリティカルな）層で実行され得る。ユーザ選択可能な時間間隔（例えば、四分ごと、月ごと、週ごとなどである）において、システム２００は、半導体デバイスにわたる試験カバレッジギャップのベースラインを提供するために、方法またはプロセス１００の１つ以上のステップを介して監視されているすべての半導体デバイスについての報告を生成することができる。例えば、報告は、半導体デバイスの選択領域が、全ての試験に合格する半導体ダイ内の見かけのキラー欠陥の統計的に高いレベルを有する場合に警告し得る。本明細書において、報告は、予め定義された閾値に達すると自動的にトリガされ得ることに留意されたい。加えて、本明細書では、信頼性の問題に対する高い精査の下にあるデバイスについて、経時的な改善を理解するために報告頻度を増加させることができることに留意されたい。さらに、本明細書では、実験計画（ＤＯＥ）研究を実施して、試験プロトコルを変更することによって試験カバレッジギャップを減少させることができることに留意されたい。さらに、本明細書では、システム２００は、そのような変更の有効性に関するリアルタイムフィードバックを提供し、新しい／将来のデバイスを適格とするとき、および／または「安全な起動」活動中に、システム２００および方法またはプロセス１００の使用を可能にし得ることに留意されたい。
【0068】
本開示の利点は、半導体デバイスにおける欠陥ベースの試験カバレッジギャップを自動的に識別するためのシステムおよび方法を対象とする。特に、本開示の利点は、試験ギャップ内のキラー欠陥から逃げる信頼性に対する感受性が高い設計内の以前は未知であった場所の自動識別を可能にすることに関する。本開示の利点はまた、経験的欠陥データを使用して、試験カバレッジギャップを系統的に識別することを対象とする。本開示の利点はまた、継続的な改善を実証し、試験プログラム変更の有効性を評価し、改善が行われるにつれて、デバイスごとに、または経時的に製品ポートフォリオ内の異なるデバイス間の試験ギャップ差を定量化するための新しいメトリックおよび／またはチャート化を提供することを対象とする。
【0069】
本明細書で説明される主題は、場合によっては、他の構成要素内に含まれる、または他の構成要素と接続される、異なる構成要素を図示する。そのような描写されたアーキテクチャは、単なる例示であり、実際には、同じ機能性を達成する多くの他のアーキテクチャが実装され得ることを理解されたい。概念的な意味では、同じ機能を達成するための構成要素の任意の配置は、所望の機能が達成されるように効果的に「関連付けられる」。したがって、特定の機能を達成するために組み合わされた本明細書の任意の２つの構成要素は、アーキテクチャまたは中間構成要素にかかわらず、所望の機能が達成されるように互いに「関連付けられる」と見なすことができる。同様に、そのように関連付けられた任意の２つの構成要素はまた、所望の機能性を達成するために、相互に「接続」または「結合」されていると見なされることができ、そのように関連付けられることが可能な任意の２つの構成要素はまた、所望の機能性を達成するために、相互に「結合可能」であると見なされることができる。結合可能な特定の例は、物理的に相互作用可能な及び／又は物理的に相互作用するコンポーネント及び／又は無線で相互作用可能な及び／又は無線で相互作用するコンポーネント及び／又は論理的に相互作用可能な及び／又は論理的に相互作用するコンポーネントを含むが、これらに限定されない。
【0070】
本開示およびその付随する利点の多くは、前述の説明によって理解されるであろうと考えられ、開示される主題から逸脱することなく、またはその物質的利点の全てを犠牲にすることなく、構成要素の形態、構造、および配置において種々の変更が行われ得ることが明白となるであろう。説明される形態は単なる説明であり、そのような変更を包含し、含むことが以下の特許請求の範囲の意図である。さらに、本発明は添付の特許請求の範囲によって定義されることを理解されたい。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【国際調査報告】