特表 2024-500937 メモリデバイスをプログラムする方法、メモリデバイス、及びメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-10

(54)【発明の名称】メモリデバイスをプログラムする方法、メモリデバイス、及びメモリシステム

(51)【国際特許分類】

   G11C 16/10 20060101AFI20231227BHJP

   G11C 16/04 20060101ALI20231227BHJP

【ＦＩ】

G11C16/10 140

G11C16/04 170

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023538725

(86)(22)【出願日】2021-08-31

(85)【翻訳文提出日】2023-06-22

(86)【国際出願番号】 CN2021115848

(87)【国際公開番号】W WO2023028898

(87)【国際公開日】2023-03-09

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】チアン・コー

(72)【発明者】

【氏名】メイ・シァオドン

(72)【発明者】

【氏名】クオ・シァオジァン

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA19

5B225DB08

5B225DB22

5B225DB30

5B225DB31

5B225DE06

5B225EA05

5B225FA01

5B225FA02

(57)【要約】

メモリデバイスをプログラムする方法が開示される。メモリデバイスは、プレーンを含む。方法は、第１のステップサイズでインクリメントされるプログラミング電圧を使用することによってプレーンのうちの少なくとも２つをプログラムすることと、少なくとも２つのプレーンを検証することと、少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定したことに応答して、検証例外を有する少なくとも１つのプレーンを無効にすることと、少なくとも２つのプレーンのうちの少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない少なくとも２つのプレーンのうちの少なくとも１つをプログラムすることと、を含み、第２のステップサイズは第１のステップサイズより小さい、メモリデバイスをプログラムする。

【特許請求の範囲】

【請求項1】

プレーンを備えるメモリデバイスをプログラムする方法であって、前記方法は、第１のステップサイズでインクリメントされるプログラミング電圧を使用することによって前記プレーンのうちの少なくとも２つをプログラムすることと、
前記少なくとも２つのプレーンを検証することと、前記少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定したことに応答して、前記検証例外を有する前記少なくとも１つのプレーンを無効にすることと、
前記少なくとも２つのプレーンのうちの前記少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない前記少なくとも２つのプレーンのうちの少なくとも１つをプログラムすることと、を含み、
前記第２のステップサイズは前記第１のステップサイズより小さい、メモリデバイスをプログラムする方法。

【請求項2】

前記第２のステップサイズは、前記少なくとも１つの無効にされたプレーンの数に従って決定される、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項3】

前記少なくとも１つの無効にされたプレーンの数が第１の値である場合、前記第２のステップサイズは第２の値であり、前記少なくとも１つの無効にされたプレーンの数が第３の値である場合、前記第２のステップサイズは第４の値であり、前記第３の値は前記第１の値よりも大きく、それに対応して、前記第４の値は前記第３の値よりも小さい、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項4】

前記少なくとも２つのプレーンの各々は、行及び列に配置された複数のメモリセルを含み、前記第１のステップサイズでインクリメントされる前記プログラミング電圧を使用して前記プレーンのうちの前記少なくとも２つを前記プログラムすることは、
前記第１のステップサイズでインクリメントされる前記プログラミング電圧を使用して前記プレーンのうちの前記少なくとも２つ内の複数の選択されたメモリセルをプログラムすることを含む、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項5】

前記第１のステップサイズでインクリメントされる前記プログラミング電圧を使用して前記複数のプレーンのうちの前記少なくとも２つをプログラムする場合、前記複数のプレーンのうちの前記少なくとも２つ内の複数の選択されていないメモリセルに、第３のステップサイズでインクリメントされるパス電圧を印加することを更に含む、請求項４に記載のメモリデバイスをプログラムする方法。

【請求項6】

前記第２のステップサイズでインクリメントされる前記プログラミング電圧を用いて無効にされていない前記少なくとも２つのプレーンのうちの前記少なくとも１つをプログラムする場合、第４のステップサイズでインクリメントされるパス電圧を、無効にされていない前記少なくとも２つのプレーンのうちの前記少なくとも１つ内の選択されていないメモリセルに印加することを更に含み、
前記第４のステップサイズは、前記第３のステップサイズよりも小さい、請求項５に記載のメモリデバイスをプログラムする方法。

【請求項7】

前記第１のステップサイズは、０．１５ボルト～０．５ボルトの範囲内であり、前記第２のステップサイズは、０．１ボルト～０．４５ボルトの範囲内である、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項8】

前記少なくとも２つのプレーンを前記検証し、前記少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと前記判定することは、
前記少なくとも２つのプレーンの各々が所定のプログラミング状態に達するかどうかを検証することと、
前記プレーンが所定回数検証され、前記所定のプログラミング状態に達していない場合に、前記少なくとも２つのプレーンが前記検証例外を有するプレーンを含むと判定することと、を含む、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項9】

前記少なくとも２つのプレーンが無効にされている場合に、前記少なくとも２つのプレーンのプログラミングを終了することを更に含む、請求項１に記載のメモリデバイスをプログラムする方法。

【請求項10】

メモリデバイスであって、
プレーンを備えるメモリアレイと、
第１のステップサイズでインクリメントされるプログラミング電圧を前記プレーンのうちの少なくとも２つに印加するように構成される行ドライバと、
制御論理回路であって、前記少なくとも２つのプレーンを検証し、前記少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定したことに応答して、前記検証例外を有する前記少なくとも１つのプレーンを無効にするように構成される、制御論理回路と、を備え、
前記行ドライバは、前記少なくとも２つのプレーンのうちの前記少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない前記少なくとも２つのプレーンのうちの少なくとも１つをプログラムするように更に構成されており、
前記第２のステップサイズは前記第１のステップサイズより小さい、メモリデバイス。

【請求項11】

前記第２のステップサイズは、前記少なくとも１つの無効にされたプレーンの数に従って決定される、請求項１０に記載のメモリデバイス。

【請求項12】

前記少なくとも１つの無効にされたプレーンの数が第１の値である場合、前記第２のステップサイズは第２の値であり、前記少なくとも１つの無効にされたプレーンの数が第３の値である場合、前記第２のステップサイズは第４の値であり、前記第３の値は前記第１の値よりも大きく、それに対応して、前記第４の値は前記第３の値よりも小さい、請求項１０に記載のメモリデバイス。

【請求項13】

前記少なくとも２つのプレーンの各々は、行及び列に配置されたメモリセルを備え、前記行ドライバは、前記第１のステップサイズでインクリメントされる前記プログラミング電圧を前記プレーンのうちの前記少なくとも２つにおける選択されたメモリセルに印加するように特に構成されている、請求項１０に記載のメモリデバイス。

【請求項14】

前記行ドライバは、第３のステップサイズでインクリメントされたパス電圧を、前記プレーンのうちの前記少なくとも２つのプレーン内の選択されていないメモリセルに印加するように更に構成されている、請求項１３に記載のメモリデバイス。

【請求項15】

前記行ドライバは、第４のステップサイズでインクリメントされるパス電圧を、無効にされていない前記少なくとも２つのプレーンのうちの前記少なくとも１つ内の選択されていないメモリセルに印加するように更に構成されており、
前記第４のステップサイズは、前記第３のステップサイズよりも小さい、請求項１４に記載のメモリデバイス。

【請求項16】

前記第１のステップサイズは、０．１５ボルト～１ボルトの範囲内であり、前記第２のステップサイズは、０．１ボルト～０．４５ボルトの範囲内である、請求項１０に記載のメモリデバイス。

【請求項17】

前記制御論理回路は、前記少なくとも２つのプレーンの各々が所定のプログラミング状態に達するかどうかを検証し、前記プレーンが所定回数検証され、前記所定のプログラミング状態に達していない場合に、前記少なくとも２つのプレーンが前記検証例外を有するプレーンを含むと判定するように特に構成されている、請求項１０に記載のメモリデバイス。

【請求項18】

前記制御論理回路は、前記少なくとも２つのプレーンが無効にされている場合に、前記少なくとも２つのプレーンのプログラミングを終了するように更に構成されている、請求項１０に記載のメモリデバイス

【請求項19】

メモリシステムであって、
請求項１０から１８のいずれか一項に記載の１つ以上のメモリデバイスと、
前記メモリデバイスに結合されたメモリコントローラと、
を備える、メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体の技術分野に関し、特に、メモリデバイスをプログラムする方法、メモリデバイス、及びメモリシステムに関する。

【背景技術】

【0002】

不揮発性メモリは、パーソナルコンピュータ、電気通信、家電などの分野で広く使用されている。電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）及びフラッシュメモリは、最も広く使用されている不揮発性メモリの１つである。

【0003】

メモリアレイの構造構成に応じて、メモリデバイスは、シングルプレーンタイプとマルチプレーンタイプとに分類され得る。シングルプレーンタイプのメモリデバイスは、単一のプレーンに配置されたメモリアレイを備え、マルチプレーンタイプのメモリデバイスは、複数のプレーンに配置されたメモリアレイを備える。マルチプレーンタイプのメモリデバイスのプログラミング中、プログラミング効率を高めるために、２つ以上のプレーンが同時にプログラムされてもよい。２つ以上のプレーンを同時にプログラムするこのプログラミングモードは、マルチプレーンプログラミングと呼ばれる。

【発明の概要】

【0004】

第１の態様によれば、本開示の一実施形態は、プレーンを含むメモリデバイスをプログラムする方法を提供し、本方法は、第１のステップサイズでインクリメントされるプログラミング電圧を使用することによってプレーンのうちの少なくとも２つをプログラムすることと、
少なくとも２つのプレーンを検証することと、少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定したことに応答して、検証例外を有する少なくとも１つのプレーンを無効にすることと、
少なくとも２つのプレーンのうちの少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない少なくとも２つのプレーンのうちの少なくとも１つをプログラムすることと、を含み、
第２のステップサイズは第１のステップサイズより小さい。

【0005】

代替的な実装形態では、第２のステップサイズは、少なくとも１つの無効にされたプレーンの数に従って決定される。

【0006】

代替的な実装形態では、少なくとも２つのプレーンの各々は、行及び列に配置された複数のメモリセルを含み、第１のステップサイズでインクリメントされるプログラミング電圧を使用して複数のプレーンのうちの少なくとも２つをプログラムすることは、
第１のステップサイズでインクリメントされるプログラミング電圧を使用して、複数のプレーンのうちの少なくとも２つ内の複数の選択されたメモリセルをプログラムすることを含む。

【0007】

代替的な実装形態では、方法は、
第１のステップサイズでインクリメントされるプログラミング電圧を使用して複数のプレーンのうちの少なくとも２つをプログラムする場合、複数のプレーンのうちの少なくとも２つ内の複数の選択されていないメモリセルに、第３のステップサイズでインクリメントされるパス電圧を印加することを更に含む。

【0008】

代替的な実装形態では、方法は、
第２のステップサイズでインクリメントされるプログラミング電圧を用いて無効にされていない少なくとも２つのプレーンのうちの少なくとも１つをプログラムする場合、第４のステップサイズでインクリメントされるパス電圧を、無効にされていない少なくとも２つのプレーンのうちの少なくとも１つにおける複数の選択されていないメモリセルに印加することを更に含み、
第４のステップサイズは第３のステップサイズより小さい。

【0009】

代替的な実装形態では、第１のステップサイズは、０．１５ボルト～０．５ボルトの範囲内であり、第２のステップサイズは、０．１ボルト～０．４５ボルトの範囲内である。

【0010】

代替的な実装形態では、少なくとも１つの無効にされたプレーンの数が第１の値である場合、第２のステップサイズは第２の値であり、少なくとも１つの無効にされたプレーンの数が第３の値である場合、第２のステップサイズは第４の値であり、第３の値は第１の値よりも大きく、それに対応して、第４の値は第３の値よりも小さい。

【0011】

代替的な実装形態では、少なくとも２つのプレーンを検証し、少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定することは、
プレーンが所定のプログラミング状態に達したかどうかを検証するために少なくとも２つのプレーンの各々を検証することと、プレーンが所定回数検証され、所定のプログラミング状態に達していない場合に、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定することと、を含む。

【0012】

代替的な実装形態では、方法は、
少なくとも２つのプレーンの両方が無効にされている場合に、少なくとも２つのプレーンのプログラミングを終了させることを更に含む。

【0013】

第２の態様によれば、本開示の一実施形態は、メモリデバイスであって、プレーンを備えるメモリアレイと、第１のステップサイズでインクリメントされるプログラミング電圧をプレーンのうちの少なくとも２つに印加するように構成される行ドライバと、制御論理回路であって、少なくとも２つのプレーンを検証し、少なくとも２つのプレーンが検証例外を有する少なくとも１つのプレーンを含むと判定したことに応答して、検証例外を有する少なくとも１つのプレーンを無効にするように構成される、制御論理回路と、を備え、行ドライバは、少なくとも２つのプレーンのうちの少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない少なくとも２つのプレーンのうちの少なくとも１つをプログラムするように更に構成されており、第２のステップサイズは第１のステップサイズより小さい、メモリデバイスを提供する。

【0014】

代替的な実装形態では、第２のステップサイズは、少なくとも１つの無効にされたプレーンの数に従って決定される。

【0015】

代替的な実装形態では、少なくとも２つのプレーンの各々は、行及び列に配置された複数のメモリセルを備え、行ドライバは、第１のステップサイズでインクリメントされるプログラミング電圧を複数のプレーンのうちの少なくとも２つにおける複数の選択されたメモリセルに印加するように特に構成されている。

【0016】

代替的な実装形態では、行ドライバは、第３のステップサイズでインクリメントされたパス電圧を、複数のプレーンのうちの少なくとも２つにおける複数の選択されていないメモリセルに印加するように更に構成されている。

【0017】

代替的な実装形態では、行ドライバは、第４のステップサイズでインクリメントされるパス電圧を、無効にされていない少なくとも２つのプレーンのうちの少なくとも１つにおける複数の選択されていないメモリセルに印加するように更に構成されている。

【0018】

第４のステップサイズは第３のステップサイズより小さい。

【0019】

代替的な実装形態では、第１のステップサイズは、０．１５ボルト～１ボルトの範囲内であり、第２のステップサイズは、０．１ボルト～０．４５ボルトの範囲内である。

【0020】

代替的な実装形態では、少なくとも１つの無効にされたプレーンの数が第１の値である場合、第２のステップサイズは第２の値であり、少なくとも１つの無効にされたプレーンの数が第３の値である場合、第２のステップサイズは第４の値であり、第３の値は第１の値よりも大きく、それに対応して、第４の値は第３の値よりも小さい。

【0021】

代替的な実装形態では、制御論理回路は、少なくとも２つのプレーンの各々を検証して、プレーンが所定のプログラミング状態に達するかどうかを検証し、プレーンが所定回数検証され、所定のプログラミング状態に達していない場合に、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定するように特に構成されている。

【0022】

代替的な実装形態では、制御論理回路は、少なくとも２つのプレーンの両方が無効にされている場合に、少なくとも２つのプレーンのプログラミングを終了するように更に構成されている。

【0023】

第３の態様によれば、本開示の一実施形態は、第２の態様のいずれか１つによる１つ以上のメモリデバイスと、メモリデバイスに結合されたメモリコントローラと、を含むメモリシステムを提供する。

【図面の簡単な説明】

【0024】

図面において、同じ参照番号は、特に明記しない限り、複数の図面を通して同じ又は類似の構成要素又は要素を指す。これらの図面は必ずしも縮尺通りに描かれていない。これらの図面は、本開示に従って開示された幾つかの実装形態を示すにすぎず、本開示の範囲を限定するものと見なされるべきではないことを理解されたい。

【図1】本開示の一実施形態によるマルチプレーンプログラミングの概略タイミング図である。

【図2】本開示の一実施形態によるメモリデバイスをプログラムする方法の第１の概略フローチャートである。

【図3】本開示の一実施形態による、シングルプレーンプログラミング及びマルチプレーンプログラミングのプログラミング電圧タイミング図である。

【図4】本開示の一実施形態によるメモリデバイスをプログラムする方法の第２の概略フローチャートである。

【図5】本開示の一実施形態によるメモリデバイスの概略構造図である。

【図6】本開示の一実施形態によるメモリセルアレイの概略図である。

【発明を実施するための形態】

【0025】

本明細書で開示される典型的な実装形態は、図面を参照して以下により詳細に説明される。本開示の典型的な実装形態が図面に示されているが、本開示は、本明細書に記載の特定の実装形態によって限定されることなく様々な形態で実施され得ることを理解されたい。対照的に、これらの実装形態は、本開示のより完全な理解を有効にし、本開示における開示の全範囲が当業者に伝達されることを有効にするために提供される。

【0026】

以下の説明では、本開示のより完全な理解を提供するためにいくつかの具体的な詳細が与えられる。しかしながら、本開示がこれらの詳細の１つ以上がなくても実施され得ることは、当業者には明らかであろう。他の例では、当技術分野で知られているいくつかの技術的特徴は、本開示との混同を避けるために記載されていない。すなわち、実際の実施形態の全ての特徴はここでは説明されず、周知の機能及び構造は詳細には説明されない。

【0027】

更に、図面は、本開示の概略図にすぎず、必ずしも一定の縮尺で描かれていない。図面において同一の符号は同一又は類似の部分を示し、したがって、重複する説明は省略する。図面に示されるブロック図のいくつかは、必ずしも物理的又は論理的に独立したエンティティに対応しない機能エンティティである。機能エンティティは、ソフトウェア形態で、又は１つ以上のハードウェアモジュール若しくは集積回路で、又は異なるネットワーク及び／若しくはプロセッサデバイス及び／若しくはマイクロコントローラデバイスで実装されてもよい。

【0028】

なお、各図に示すフローチャートは一例であり、必ずしも全ての動作を含むものではない。例えば、動作の一部が分解されてもよく、一部が組み合わされてもよく、又は部分的に組み合わされてもよく、その結果、実際の実行の順序は実際の状況に応じて異なり得る。

【0029】

本明細書で使用される用語は、単に特定の実施形態を説明することを意図しており、本開示を限定することを意図していない。本明細書で使用される場合、単数形「ａ」、「ａｎ」及び「ｔｈｅ／ｓａｉｄ」はまた、文脈が明らかにそうでないことを指示しない限り、複数形を含むことが意図される。「組成」及び／又は「含む」という用語は、本明細書で使用される場合、特徴、整数、ステップ、動作、要素及び／又は構成要素の存在が決定されるが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素及び／又はグループの存在又は追加は除外されないことも理解されたい。本明細書で使用される場合、「及び／又は」という用語は、関連する列挙された項目のありとあらゆる組み合わせを含む。

【0030】

プログラムされたメモリセルの閾値電圧分布をより正確に制御するために、増加型ステップパルスプログラミング（ＩＳＰＰ）モードがしばしば使用される。ＩＳＰＰモードでは、ワード線に印加されるプログラミング電圧は、プログラミングサイクルの間に徐々に上昇する。プログラミング電圧は、「上昇率」とも呼ばれる所定のステップサイズ（ΔＶ）でインクリメントされる。プログラムシーケンスでは、プログラムされたメモリセルのセル閾値電圧は、プログラミングサイクルごとに予め定められた割合で上昇する。不揮発性メモリデバイスはプログラムされ、各プログラミングサイクルは通常、プログラミング期間及びプログラミング検証期間を含む。プログラミング期間中、選択されたメモリセルは所与のバイアス条件下でプログラムされ、プログラミング電圧が選択されたメモリセルの対応するワード線に印加される。プログラミング検証期間中、プログラムされたメモリセルは、プログラムされたメモリセルが目標閾値電圧の条件に達するかどうかを確認するために検証される。プログラミング検証動作は、読み出しデータをデバイスの外部に出力しない点を除いて、読み出し動作と同様である。

【0031】

本開示の一実施形態では、ＩＳＰＰプログラミング処理中、プログラミング電圧の各印加後、いくつかのメモリセルの閾値電圧Ｖｔｈは検証電圧Ｖｖｅｒｉｆｙよりも大きいが、他のメモリセルの閾値電圧Ｖｔｈは依然として検証電圧Ｖｖｅｒｉｆｙよりも小さい。プログラミング電圧を複数回上昇させてプログラミングを行った後、設定内の全てのメモリセルの閾値電圧Ｖｔｈが最終的に検証電圧Ｖｖｅｒｉｆｙより大きくなることで、プログラミング処理が完了する。

【0032】

検証動作では、プログラムされたメモリセルが目標閾値電圧に到達したか否かを検証するために、プログラムされたメモリセルに対応するワード線に検証電圧Ｖｖｅｒｉｆｙが印加される。到達していない場合、選択されたメモリセルは失敗であると検証することができ、到達している場合、選択されたメモリセルは成功であると検証することができる。

【0033】

図１は、本開示の一実施形態によるマルチプレーンプログラミングの概略タイミング図である。図１に示すように、マルチプレーンプログラミングが行われる場合、プログラミング速度は最も遅いプレーンによって決定される。したがって、最も遅いプレーンのプログラミング速度が他のプレーンのプログラミング速度よりもはるかに低いとき、他のプレーンは、隣接プレーンディスターブ（ＮＰＤ）の影響を受けやすい。

【0034】

したがって、本開示は、以下の実施形態を提案する。本開示の一実施形態は、メモリデバイスをプログラムする方法を提供する。図２は、本開示の一実施形態によるメモリデバイスをプログラムする方法の第１の概略フローチャートである。メモリデバイスは、複数のプレーンを含む。図２に示すように、方法は以下の動作を含む。

【0035】

２１０において、複数のプレーンのうちの少なくとも２つは、第１のステップサイズでインクリメントされるプログラミング電圧を使用することによってプログラムされる。

【0036】

２２０において、少なくとも２つのプレーンが検証され、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定したことに応答して、検証例外を有するプレーンは無効にされる。

【0037】

２３０で、少なくとも２つのプレーンのうちの少なくとも１つのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていない少なくとも２つのプレーンのうちのあるプレーンがプログラムされ、第２のステップサイズは第１のステップサイズより小さい。

【0038】

本開示の一実施形態では、メモリセルは、シングルレベルセル（ＳＬＣ）タイプ、マルチレベルセル（ＭＬＣ）タイプ、トリナリーレベルセル（ＴＬＣ）タイプ、クワッドレベルセル（ＱＬＣ）タイプ、ペンタレベルセル（ＰＬＣ）タイプ、又は上位レベルタイプのものであってもよい。各ＳＬＣは１ビットデータを記憶することができ、各ＭＬＣは２ビットデータを記憶することができ、各ＴＬＣは３ビットデータを記憶することができ、各ＱＬＣは４ビットデータを記憶することができ、各ＰＬＣは５ビットデータを記憶することができる。各メモリセルは、Ｑ個の可能なデータ状態のうちの１つを維持することができ、Ｑは２以上の正の整数である。例えば、ＳＬＣの場合、Ｑ＝２であり、ＭＬＣの場合、Ｑ＝４であり、ＴＬＣの場合、Ｑ＝８であり、ＱＬＣの場合、Ｑ＝１６であり、ＰＬＣの場合、Ｑ＝３２である。Ｑ個の可能なデータ状態は、消去状態Ｓ（０）及びプログラミング状態Ｓ（１）～Ｓ（Ｑ－１）を含むことができ、プログラミング状態Ｓ（１）は最低のプログラミング状態であり、プログラミング状態Ｓ（Ｑ－１）は最高のプログラミング状態である。一例では、ＴＬＣは、８つの可能なデータ状態のうちの１つにプログラムされてもよく、プログラミング状態Ｓ（１）は最低のプログラミング状態であり、プログラミング状態Ｓ（７）は最高のプログラミング状態である。

【0039】

メモリセルは、最初に消去状態Ｓ（０）に設定されてもよく、次いで、メモリセルに対して一連のプログラミング及び検証動作を実行して、メモリセルを対応する目標プログラミング状態にプログラムすることができる。一連のプログラミング及び検証動作は、最低のプログラミング状態Ｓ（１）から始まり、次いで、選択されたメモリセルの閾値電圧Ｖｔｈが対応する目標プログラミング状態の対応する検証電圧レベルに達するまで、より高いプログラミング状態に進むことができる。いくつかの実施形態では、プログラミング状態Ｓ（１）～Ｓ（Ｑ－１）の閾値電圧分布曲線の最小閾値電圧を、それぞれプログラミング状態Ｓ（１）～Ｓ（Ｑ－１）の検証電圧として使用することができる。各プログラミングサイクルは、プログラミング動作及び後続の検証動作を含むことができる。プログラミング動作において、メモリセルのいくつかは、第１の行から第Ｎの行まで、又は第Ｎの行から第１の行まで、行ごとに選択されてプログラミング状態にプログラムされてもよい。後続の検証動作では、選択されたメモリセルが第１の行から第Ｎの行まで、又は第Ｎの行から第１の行まで、行ごとにプログラミング状態に達したかどうかが検証されてもよい。このようにして、メモリセルを対応する目標プログラミング状態にプログラムすることができる。

【0040】

本開示の一実施形態では、一例として４つのプレーンのマルチプレーンプログラミングが使用される。なお、メモリデバイスに含まれるプレーンの数は４以上であってもよい。

【0041】

本開示の一実施形態では、第２のステップサイズΔＶ２は、無効にされたプレーンの数に従って決定されてもよい。具体的には、４つのプレーンは、第１のステップサイズΔＶ１でインクリメントされるプログラミング電圧を使用することによってプログラムされる。プログラミング後に各プレーンに対してプログラミング検証動作が実行され、４つのプレーンが検証例外を有するプレーンを含むと判定したことに応答して、検証例外を有するプレーンは無効にされる。このとき、第２のステップサイズΔＶ２は、無効にされたプレーンの数に応じて決定されてもよい。いくつかの実施形態では、無効にされたプレーンの数が第１の値である場合、第２のステップサイズは第２の値であり、無効にされたプレーンの数が第３の値である場合、第２のステップサイズは第４の値である。第３の値が第１の値よりも大きく、それに対応して、第４の値は第３の値よりも小さい。例えば、無効にされたプレーンの数が１である場合、第２のステップサイズΔＶ２は、０．１５ボルト（Ｖ）であってもよく、無効にされたプレーンの数が２である場合、第２のステップサイズΔＶ２は、０．１Ｖであってもよく、無効にされたプレーンの数が３である場合、第２ステップサイズΔＶ２は０．０５Ｖであってもよい。ここで、第２のステップサイズΔＶ２は、無効にされたプレーンの数が多いほど小さくてもよい。

【0042】

ここで、第１のステップサイズΔＶ１でインクリメントされるプログラミング電圧を使用して４つのプレーンをプログラムする具体的なプロセスは、４つのプレーンが初期プログラミング電圧を使用してプログラムされ、その後、初期プログラミング電圧が第１のステップサイズΔＶ１でインクリメントされる、すなわち、４つのプレーン内の選択されたメモリセルが所定のプログラミング状態又は目標プログラミング状態に達するまで、４つのプレーンが初期プログラミング電圧＋ΔＶ１などを使用して連続的にプログラムされることである。なお、第１のステップサイズΔＶ１でインクリメントされたプログラミング電圧を用いて４つのプレーンをプログラムする処理において、各プログラミング電圧の印加後に検証動作を行ってもよいし、Ｚ回ごとにプログラミング電圧を印加した後に検証動作を行ってもよい。Ｚは２以上である。

【0043】

本開示の一実施形態では、プレーンが所定のプログラミング状態に達したかどうかを検証するために、少なくとも２つのプレーンの各々が検証され、プレーンが所定回数検証され、所定のプログラミング状態に達していない場合に、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定される。ここで、所定回数は、所定のプログラミング状態に対応する最大失敗カウントである。失敗カウントは、失敗したプレーン検証の数のカウントである。

【0044】

本開示の一実施形態では、各プレーンについて、プレーンが所定回数検証されず、所定のプログラミング状態に達しない場合、検証回数がインクリメントされる。

【0045】

本開示の一実施形態では、各プレーンは、行及び列に配置された複数のメモリセルを含む。第１のステップサイズΔＶ１でインクリメントされるプログラミング電圧を用いて４つのプレーン内の複数の選択されたメモリセルをプログラムする場合に、複数のプレーンのうちの少なくとも２つにおける複数の選択されていないメモリセルに、第３のステップサイズΔＶ３でインクリメントされたパス電圧が印加される。例えば、所定のプログラミング状態Ｓ（ｑ）へのプログラミング中に、４つのプレーン内の複数の選択されたメモリセルに初期プログラミング電圧Ｖｐｇｍ１が印加され、４つのプレーン内の複数の選択されていないメモリセルに初期パス電圧Ｖｐａｓｓ１が印加される。検証動作が実行された後、検証に失敗した（所定のプログラミング状態Ｓ（ｑ）に達していない）メモリセルに対しては、プログラミング動作が継続して行われる。４つのプレーン内の複数の選択されたメモリセルが所定のプログラミング状態Ｓ（ｑ）に達するか、又は４つのプレーンが検証例外を有するプレーンを含むまで、４つのプレーンにおける所定のプログラミング状態Ｓ（ｑ）に達していない複数のメモリセルには、第２のプログラミング電圧Ｖｐｇｍ２＝Ｖｐｇｍ１＋ΔＶ１が印加され、４つのプレーン内の複数の選択されていないメモリセルには、第２のパス電圧Ｖｐａｓｓ２＝Ｖｐａｓｓ１＋ΔＶ３が印加される。ここで、初期プログラミング電圧Ｖｐｇｍ１及び初期パス電圧Ｖｐａｓｓ１は、それぞれ、所定のプログラミング状態Ｓ（ｑ）に対応する初期プログラミング電圧及び初期パス電圧である。

【0046】

本開示の一実施形態では、４つのプレーンが無効にされたプレーンを含む場合、第２のステップサイズΔＶ２でインクリメントされたプログラミング電圧を使用して、無効にされていないプレーンをプログラムするときに、第４のステップサイズΔＶ４でインクリメントされたパス電圧が、無効にされていないプレーン内の複数の選択されていないメモリセルに印加される。第４のステップサイズΔＶ４は、第３のステップサイズΔＶ３よりも小さい。ここで、無効にされていないプレーンは、所定のプログラミング状態Ｓ（ｑ）に達したプレーンである。このとき、所定のプログラミング状態Ｓ（ｑ）が目標のプログラミング状態でなければ、所定のプログラミング状態Ｓ（ｑ）を次のプログラミング状態Ｓ（ｑ＋１）とする。例えば、所定のプログラミング状態Ｓ（ｑ＋１）へのプログラミング中、無効にされていないプレーン内の複数の選択されたメモリセルには初期プログラミング電圧Ｖｐｇｍ１が印加され、無効にされていないプレーン内の複数の選択されていないメモリセルには初期パス電圧Ｖｐａｓｓ１が印加される。検証動作が実行された後、検証に失敗した（所定のプログラミング状態に達していない）メモリセルに対しては、プログラミング動作が継続して行われる。無効にされていないプレーン内の複数の選択されたメモリセルが所定のプログラミング状態Ｓ（ｑ＋１）に達するか、又は検証例外を有するプレーンが無効にされていないプレーンにおいて発生するまで、４つのプレーンにおける所定のプログラミング状態Ｓ（ｑ＋１）に達していない複数のメモリセルには、第２のプログラミング電圧Ｖｐｇｍ２＝Ｖｐｇｍ１＋ΔＶ２が印加され、４つのプレーン内の複数の選択されていないメモリセルには、第２のパス電圧Ｖｐａｓｓ２＝Ｖｐａｓｓ１＋ΔＶ４が印加される。ここで、初期プログラミング電圧Ｖｐｇｍ１及び初期パス電圧Ｖｐａｓｓ１は、それぞれ、所定のプログラミング状態Ｓ（ｑ＋１）に対応する初期プログラミング電圧及び初期パス電圧である。

【0047】

本開示の一実施形態では、プレーンごとに、複数の選択されたメモリセルが所定のプログラミング状態に達したか否かが検証される。所定のプログラミング状態に達しない複数の選択されたメモリセルが予め設定された数よりも多い場合、プレーン検証は失敗する。所定のプログラミング状態に達しない複数の選択されたメモリセルが予め設定された数よりも少ない場合、プレーン検証は成功する。

【0048】

本開示の一実施形態では、第１のステップサイズは０．１５Ｖ～０．５Ｖの範囲内であり、第２のステップサイズは０．１Ｖ～０．４５Ｖの範囲内である。本開示の一実施形態では、第１のステップサイズは、第２のステップサイズよりも約０．１Ｖ大きい。別の実施形態では、第１のステップサイズと第２のステップサイズとの差は０．０７Ｖである。更に別の実施形態では、第１のステップサイズと第２のステップサイズとの差は、０．１３Ｖ、０．１５Ｖ、又は０．１８Ｖである。

【0049】

本開示の一実施形態では、少なくとも２つのプレーンのプログラミングは、少なくとも２つのプレーンの両方が無効にされたときに終了する。例えば、４つのプレーンが全て無効にされると、４つのプレーンのマルチプレーンプログラミングが終了される。

【0050】

図３は、本開示の一実施形態による、シングルプレーンプログラミング及びマルチプレーンプログラミングのプログラミング電圧タイミング図である。横軸は時間、縦軸は電圧である。図３のプログラミング処理の解析から分かるように、シングルプレーンプログラミングモードでのプログラミング電圧Ｖｐｇｍの変化速度は速く、すなわち、シングルプレーンプログラミングモードでのプログラミング電圧Ｖｐｇｍの充電時間は、マルチプレーンプログラミングモードでのプログラミング電圧Ｖｐｇｍの充電時間よりも短い。したがって、同じプログラミング電圧Ｖｐｇｍであれば、マルチプレーンプログラミングモード内のプログラミング電圧Ｖｐｇｍの保持時間は、シングルプレーンプログラミングモード内のプログラミング電圧Ｖｐｇｍの保持時間よりも短い。言い換えれば、マルチプレーンプログラミングは、シングルプレーンプログラムよりも長い充電時間を必要とする。このことから、マルチプレーンプログラミングモードでは、プレーンが無効にされている場合（すなわち、プログラムされるプレーンの数が減少する）、その後プログラムされ続けるプレーンのプログラミング電圧Ｖｐｇｍの充電時間が短縮され、その保持時間が増大され、それによってプログラミング時間が増大される。そのため、このときプログラミング電圧のステップサイズを小さく（プログラミング電圧を小さく）して、プレーンのプログラミング電圧Ｖｐｇｍの充電時間と保持時間とのバランスをとることで、全体のプログラミング時間を制御し、プログラミング効率を向上させる。

【0051】

図４は、本開示の一実施形態によるメモリデバイスをプログラムするための方法の第２の概略フローチャートである。図４に示すように、方法は以下の動作を含む。

【0052】

４１０において、プログラミング準備が実行される。

【0053】

４２０において、プログラミング電圧が複数のプレーン内の選択されたメモリセルに印加され、パス電圧が複数のプレーン内の選択されていないメモリセルに印加される。

【0054】

４３０において、複数のプレーンが検証され、検証例外のプレーンが存在するかどうかが判定され、そうである場合、ステップ４４０が実行され、そうでない場合、ステップ４２０が実行される。

【0055】

４４０において、全てのプレーンが検証例外を有するかどうかが判定され、そうである場合、ステップ４９０が実行され、そうでない場合、ステップ４５０が実行される。

【0056】

４５０において、検証例外を有するプレーンは無効にされ、プログラミング電圧及びパス電圧のステップサイズが低減される。

【0057】

４６０において、プログラミング状態が目標プログラミング状態であるかどうかが判定され、そうでない場合、ステップ４７０が実行され、そうである場合、ステップ４８０が実行される。

【0058】

４７０で、プログラミング状態がインクリメントされ、無効にされていないプレーンに対してステップ４２０が実行される。

【0059】

４８０において、マルチプレーンプログラミングが成功する。

【0060】

４９０において、マルチプレーンプログラミングが失敗する。

【0061】

本開示の一実施形態では、例えば、マルチプレーンプログラミングは４つのプレーンで実行され、メモリセルはＴＬＣメモリセルである。マルチプレーンプログラミングでは、メモリデバイス内の４つのプレーンがプログラムされる。４つのプレーン内の複数の選択されたメモリセルにはプログラミング電圧が印加され、４つのプレーン内の複数の選択されていないメモリセルにはパス電圧が印加される。

【0062】

４つのプレーン内の選択されたメモリセルは、４つのプレーン内の選択されたメモリセルが所定のプログラミング状態Ｓ（１）に達するかどうかを検証するために検証される。所定のプログラミング状態Ｓ（１）に達していないメモリセルが所定数より多い場合、プレーン検証は失敗する。所定のプログラミング状態Ｓ（１）に達していないメモリセルが所定数より少ない場合、プレーン検証は成功する。

【0063】

プレーンの検証に失敗した場合、次に、検証失敗カウントがプログラミング状態Ｓ（１）の最大失敗カウント（所定回数）未満であるかどうかが判定される。いくつかの実施形態では、最大失敗カウントは４であり得る。検証失敗カウントが最大失敗カウント未満である場合、検証失敗カウントは１だけインクリメントされる。検証失敗カウントが最大失敗カウント以上である場合、４つのプレーンは検証例外のプレーンを含むと判定され、このとき、検証例外のプレーンは無効にされ、プログラミング電圧及びパス電圧のステップサイズが減少される。

【0064】

無効にされていないプレーンについては、そのプログラミング状態が目標プログラミング状態であるか否かが判定される。プログラミング状態が目標プログラミング状態でない場合、プログラミング状態はインクリメントされる、すなわち、プログラミング状態はＳ（２）にインクリメントされる。無効にされていないプレーンは、低減されたプログラミング電圧及びパス電圧のステップサイズで、プログラミング状態Ｓ（２）においてプログラムされる。ここで、プログラミング状態Ｓ（１）のプログラミング処理におけるプログラミング電圧及びパス電圧のステップサイズがそれぞれ第１のステップサイズ及び第３のステップサイズであり、プログラミング状態Ｓ（２）のプログラミング処理におけるプログラミング電圧及びパス電圧のステップサイズがそれぞれ第２のステップサイズ及び第４のステップサイズである場合、第２のステップサイズは第１のステップサイズよりも小さく、第４のステップサイズは第３のステップサイズよりも小さい。

【0065】

ここで、プログラミング状態Ｓ（２）のプログラミング処理は、プログラミング状態Ｓ（１）のプログラミング処理と同様であるため、再度の説明は省略する。プログラミング状態Ｓ（２）のプログラミング中に検証例外のプレーンが含まれる場合、検証例外のプレーンは無効にされ続け、プログラミング電圧及びパス電圧のステップサイズは低減され続ける。プログラミング状態はＳ（３）にインクリメントされる。無効にされていないプレーンは、再び低減されたプログラミング電圧及びパス電圧のステップサイズで、プログラミング状態Ｓ（３）にプログラムされる。ここで、プログラミング状態Ｓ（２）のプログラミング処理におけるプログラミング電圧及びパス電圧のステップサイズがそれぞれ第２のステップサイズ及び第４のステップサイズであり、プログラミング状態Ｓ（３）のプログラミング処理におけるプログラミング電圧及びパス電圧のステップサイズがそれぞれ第５のステップサイズ及び第６のステップサイズである場合、第５のステップサイズは第２のステップサイズよりも小さく、第６のステップサイズは第４のステップサイズよりも小さい。

【0066】

プログラミング状態Ｓ（３）が目標プログラミング状態である場合、マルチプレーンプログラミングは成功し、マルチプレーンプログラミングを終了する。マルチプレーンプログラミングのプロセス中、検証例外のない（無効にされていない）プレーンのみがプログラムされたことに留意されたい。

【0067】

上記のプロセスでは、全てのプレーンが検証例外を有する場合、マルチプレーンプログラミングは失敗し、マルチプレーンプログラミングは終了することに留意されたい。

【0068】

いくつかの実施形態では、制御論理回路は、プログラミングサイクルを終了したときにプログラミングの結果を示すための状態報告を生成することができる。マルチプレーンのうちの少なくとも１つが最高状態のプログラミングを完了すると、状態報告は、プログラミングが成功であることを示してもよい。状態報告は、最高状態のプログラミングが完了する前に複数のプレーンが全て無効にされたときにプログラミングが失敗であることを示してもよい。状態報告は、ホスト又はメモリコントローラに送信されてもよい。

【0069】

本開示で提供される技術的解決策では、メモリデバイスをプログラムする方法であって、複数のプレーンが第１のステップサイズでインクリメントされるプログラミング電圧でプログラムされるとき、プレーンが所定回数検証された場合、その後のプレーンのプログラムが禁止される、方法が提供される。その後のプログラミングでは、プログラミング電圧のステップサイズが低減され、無効にされていないプレーンは、第２のステップサイズでインクリメントされたプログラミング電圧でプログラムされる。本開示の実施形態では、検証に失敗したプレーンを無効にすることによって、マルチプレーンプログラミング処理におけるプログラミング干渉を低減することができ、無効にされたプレーンが複数のプレーンにある場合、プログラミング電圧のステップサイズを小さくすることによって、プログラミング電圧の充電時間と保持時間とのバランスがとられる。

【0070】

メモリデバイスをプログラムする前述の方法と同じ技術概念に基づいて、本開示の一実施形態はメモリデバイスを提供する。図５は、本開示の一実施形態によるメモリデバイスの概略構造図である。図５に示すように、メモリデバイス５００は、
複数のプレーン５１０を含むメモリアレイと、
複数のプレーンのうちの少なくとも２つに第１のステップサイズでインクリメントされたプログラミング電圧を印加するように構成された行ドライバ５２０と、
少なくとも２つのプレーンを検証し、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定したことに応答して、検証例外を有するプレーンを無効にするように構成された制御論理回路５３０と、を含み、
行ドライバ５２０は、少なくとも２つのプレーンのうちのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていないプレーンをプログラムするように更に構成され、
第２のステップサイズは第１のステップサイズより小さい。

【0071】

図５は、説明のためにデュアルプレーン構造を有するメモリデバイス５００を例に取ることに留意されたい。メモリデバイス５００は、周辺回路を含んでもよい。周辺回路は、制御論理回路５３０、電圧生成回路５４０、行ドライバ５２０、及び列ドライバ５５０を含むことができる。本実施形態ではデュアルプレーン構造が使用されているが、本開示の範囲内で他の数のプレーンが使用されてもよいことを理解されたい。マルチプレーンプログラミングモードが使用される場合、プレーン５１０は同時にプログラムされ得る。

【0072】

いくつかの実施形態では、メモリデバイス５００は、周辺回路と、複数のプレーン５１０を含むメモリアレイとを含む。周辺回路は、第１のステップサイズでインクリメントされるプログラミング電圧を複数のプレーンのうちの少なくとも２つに印加し、少なくとも２つのプレーンを検証し、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定したことに応答して、検証例外を有するプレーンを無効にし、少なくとも２つのプレーンのうちのプレーンが無効にされていることに応答して、第２のステップサイズでインクリメントされる別のプログラミング電圧を使用することによって、無効にされていないプレーンをプログラムするように構成され、第２のステップサイズは第１のステップサイズより小さい。

【0073】

実際の用途では、制御論理回路５３０は、電圧生成回路５４０、行ドライバ５２０、及び列ドライバ５５０に結合されてもよい。電圧生成回路５４０は、行ドライバ５２０に結合されてもよい。行ドライバ５２０は、ドレイン選択線ＤＳＬ１、ワード線ＷＬ（１）～ＷＬ（Ｎ）、及びストリング選択線ＳＳＬ１を介してプレーン５１０に結合することができる。Ｎは正の整数であり、例えば、Ｎ＝１２８である。行ドライバ１２は、ドレイン選択線ＤＳＬ２、ワード線ＷＬ２（１）～ＷＬ２（Ｎ）、及びストリング選択線ＳＳＬ２を介して別のプレーン５１０に結合することができる。列ドライバ５５０は、ビット線ＢＬ１（１）～ＢＬ１（Ｍ）を介してプレーン５１０に結合され得る。Ｍは正の整数であり、例えば、Ｍ＝１３１０７２である。列ドライバ５５０は、ビット線ＢＬ２（１）～ＢＬ２（Ｍ）を介して別のプレーン５１０に結合され得る。プレーン５１０の各々は複数のブロックを含んでもよく、各ブロックは複数のページを含んでもよく、各ページは複数のメモリセルを含んでもよい。プレーン５１０内のメモリセルは、ワード線ＷＬ１（１）～ＷＬ１（Ｎ）及びビット線ＢＬ１（１）～ＢＬ１（Ｍ）によってアドレス指定されてもよく、別のプレーン５１０内のメモリセルは、ワード線ＷＬ２（１）～ＷＬ２（Ｎ）及びビット線ＢＬ２（１）～ＢＬ２（Ｍ）によってアドレス指定されてもよい。

【0074】

制御論理回路５３０は、ホスト又はメモリコントローラと通信して、プレーン５１０内に記憶するためのデータを受信し、プレーン５１０から取得されたデータを送信することができる。制御論理回路５３０は、ホスト又はメモリコントローラからコマンド、アドレス、又はデータを受信し、列アドレス信号Ｓｃａｄｒ１、Ｓｃａｄｒ２、行アドレス信号Ｓｒａｄｒ、及び電圧制御信号Ｓｖｃを生成することができる。制御論理回路５３０からの電圧制御信号Ｓｖｃに応答して、電圧生成回路５４０は、読み出し、プログラミング、消去、及び検証動作のための電圧を生成することができる。電圧生成回路５４０が生成する電圧は、メモリデバイスに供給される電源電圧を超えてもよい。行ドライバ５２０は、制御論理回路５３０からの行アドレス信号Ｓｒａｄｒに応答して動作して、読み出し、プログラミング、消去、及び検証動作のためのワード線を選択することができる。列ドライバ５５０は、制御論理回路５３０からの列アドレス信号Ｓｃａｄｒ１、Ｓｃａｄｒ２に応答して動作して、読み出し、プログラミング、消去、及び検証動作のためにビット線を選択するためのビット線信号を生成することができる。

【0075】

本開示の一実施形態では、行ドライバ５２０及び列ドライバ５５０は、全ての複数のプレーン５１０に結合され、制御論理回路５３０によって制御される。行ドライバは、マルチプレーンプログラミングモードにおいて同時にプログラミング動作が実行される少なくとも２つのプレーンにワード線駆動電圧を印加するように構成される。

【0076】

実際の用途では、制御論理回路５３０は、電圧生成回路を制御して初期プログラミング電圧／初期パス電圧をより低いレベルで出力させ、かつ行ドライバを制御して、プレーン内の選択されたワード線に初期プログラミング電圧を印加させ、選択されていないワード線に初期パス電圧を印加させる。

【0077】

本開示の一実施形態では、第２のステップサイズは、無効にされたプレーンの数に従って決定される。

【0078】

本開示の一実施形態では、各プレーン５１０は、行及び列に配置された複数のメモリセルを含む。行ドライバ５２０は、具体的には、複数のプレーンのうちの少なくとも２つにおける複数の選択されたメモリセルに、第１のステップサイズでインクリメントされたプログラミング電圧を印加するように構成されている。

【0079】

本開示の一実施形態では、行ドライバ５２０は、第３のステップサイズでインクリメントされたパス電圧を、複数のプレーンのうちの少なくとも２つにおける複数の選択されていないメモリセルに印加するように更に構成されている。

【0080】

本開示の一実施形態では、行ドライバ５２０は、無効にされていないプレーン内の複数の選択されていないメモリセルに第４のステップサイズでインクリメントされるパス電圧を印加するように更に構成され、第４のステップサイズは第３のステップサイズよりも小さい。

【0081】

本開示の一実施形態では、第１のステップサイズは０．１５Ｖ～０．５Ｖの範囲内であり、第２のステップサイズは０．１Ｖ～０．４５Ｖの範囲内である。

【0082】

本開示の一実施形態では、制御論理回路５３０は、少なくとも２つのプレーンの各々を検証して、プレーンが所定のプログラミング状態に達するかどうかを検証し、プレーンが所定回数検証され、所定のプログラミング状態に達していない場合に、少なくとも２つのプレーンが検証例外を有するプレーンを含むと判定するように特に構成されている。

【0083】

本開示の一実施形態では、制御論理回路５３０は、少なくとも２つのプレーンが無効にされている場合に、少なくとも２つのプレーンのプログラミングを終了するように更に構成されている。

【0084】

メモリデバイスの前述の説明は、メモリデバイスをプログラムするための上述の方法実施形態の説明と同様であり、メモリデバイスをプログラムするための方法実施形態の説明と同様の有利な効果を有することに留意されたい。したがって、詳細は説明しない。本開示の実施形態のメモリデバイスに開示されていない技術的詳細については、本開示の実施形態のメモリデバイスをプログラムする方法の説明を参照されたい。

【0085】

図６は、本開示の一実施形態によるメモリセルアレイの概略図である。各プレーンは、複数のブロックを含み得る。メモリセルアレイ内のメモリセルは、ワード線ＷＬ及びビット線ＢＬによってアドレス指定されてもよい。図６に示すように、メモリセルアレイは、複数のメモリセル３１０と、ストリング選択ユニット３２０と、グランド選択ユニット３３０とを備えてもよい。メモリセル３１０は、フローティングゲートトランジスタ又は電荷トラップトランジスタであってもよく、メモリセル３１０、ストリング選択ユニット３２０、及びグランド選択ユニット３３０の各々は、制御端子、第１の端子、及び第２の端子を含んでもよい。ドレイン選択線ＤＳＬはストリング選択ユニット３２０の制御端子に結合されてもよく、ビット線ＢＬはそれぞれストリング選択ユニット３２０の第１の端子に結合されてもよい。メモリセル３１０は、それぞれのワード線ＷＬに結合されたメモリセルの行に配置されてもよい。ワード線ＷＬは、第１の行のメモリセルの制御端子、第Ｎの行のメモリセルの制御端子にそれぞれ結合されてもよく、メモリセル３１０の第１の端子は、ストリング選択ユニット３２０の第２の端子にそれぞれ結合されてもよい。ストリング選択線ＳＳＬは、グランド選択ユニット３３０の制御端子に結合されてもよく、グランド選択ユニット３３０の第１の端子は、メモリセル３１０の第２の端子にそれぞれ結合されてもよく、グランド選択ユニット３３０の第２の端子は、共通ソース線ＣＳＬに結合されてもよい。共通ソース線ＣＳＬは、グランド電圧を提供することができる。

【0086】

本開示の一実施形態は、前述のメモリデバイスと、メモリデバイスに結合されたメモリコントローラとを含むメモリシステムを更に提供する。

【0087】

いくつかの実施形態では、メモリデバイスは、具体的には、３Ｄ ＮＡＮＤメモリであってもよい。

【0088】

具体的には、メモリシステムは、電子コンピュータ、スマートフォン、スマートテレビ、スマートセットトップボックス、スマートルータ、電子デジタルカメラ、又はＳＳＤなどのメモリデバイスを有するデバイスであってもよい。本開示のメモリシステムは、一般に、コントローラ、入出力デバイス、ディスプレイデバイスなどを更に備える。メモリデバイスは、ファイル又はデータを記憶し、コントローラによって呼び出されるように構成される。具体的には、メモリコントローラは、本開示において提供されるメモリデバイスにデータを書き込んでもよいし、本開示において提供されるメモリデバイスからデータを読み出してもよい。入出力デバイスは、命令を入力又は信号を出力するように構成され、ディスプレイデバイスは、信号を視覚化し、メモリシステムの様々な機能を実施する。

【0089】

本明細書で提供されるいくつかの方法実施形態で開示される方法は、新しい方法実施形態を得るために矛盾することなく任意に組み合わせることができる。

【0090】

本明細書で提供されるいくつかのデバイス実施形態に開示された特徴は、新しいデバイス実施形態を得るために矛盾することなく任意に組み合わせることができる。

【0091】

前述の説明は、本開示の特定の実装形態にすぎないが、本開示の保護の範囲はこれに限定されない。本開示に開示された技術的範囲内で当業者によって容易に企図される変更又は置換は、本開示の保護範囲内に入るものとする。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】