特表 2024-501013 ファイバ取り付け機能を備える光学ダイラストウエハレベルファンアウトパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-01-10

(54)【発明の名称】ファイバ取り付け機能を備える光学ダイラストウエハレベルファンアウトパッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20231227BHJP

   H01L 25/04 20230101ALI20231227BHJP

【ＦＩ】

H01L23/12 501P

H01L25/04 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023539256

(86)(22)【出願日】2021-12-21

(85)【翻訳文提出日】2023-08-18

(86)【国際出願番号】 US2021064702

(87)【国際公開番号】W WO2022146797

(87)【国際公開日】2022-07-07

(31)【優先権主張番号】17/134,756

(32)【優先日】2020-12-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】シッダルタ ラヴィチャンドラン

(72)【発明者】

【氏名】ブレット ピー． ウィルカーソン

(72)【発明者】

【氏名】ラフール アガルワル

(57)【要約】

光ファイバ取り付け機能を備える半導体チップパッケージの製造は、前側ファイバ結合領域にＶ溝をエッチングすることによって、フォトニック集積回路を準備することと、フォトニック集積回路を有機再配線層上で組み立てることと、有機再配線層をエッチングすることと、光ファイバを前側ファイバ結合領域に取り付けることと、を含む。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法であって、
前側ファイバ結合領域にＶ溝をエッチングすることによって、フォトニック集積回路を準備することと、
前記フォトニック集積回路を有機再配線層上で組み立てることと、
前記有機再配線層をエッチングすることと、
光ファイバを前記前側ファイバ結合領域に取り付けることと、を含む、
方法。

【請求項2】

システムオンチップを準備することと、
前記システムオンチップを前記有機再配線層上で組み立てることと、を更に含む、
請求項１の方法。

【請求項3】

アンダーフィルを塗布することと、
前記アンダーフィルをエッチングすることと、を更に含む、
請求項１の方法。

【請求項4】

前記Ｖ溝を保護する犠牲層を塗布することと、
前記犠牲層をエッチングすることと、を更に含む、
請求項１の方法。

【請求項5】

前記有機再配線層を第１キャリアから解放することと、
前記フォトニック集積回路を第２キャリアに転送することと、を更に含む、
請求項１の方法。

【請求項6】

前記フォトニック集積回路を前記第２キャリアから解放することと、
前記フォトニック集積回路を基板に取り付けることと、を更に含む、
請求項５の方法。

【請求項7】

前記半導体チップパッケージは、ダイラストウエハレベルファンアウトパッケージである、
請求項１の方法。

【請求項8】

成形化合物は、前記フォトニック集積回路、前記システムオンチップ及び前記取り付け後のファイバを封止する、
請求項２の方法。

【請求項9】

光ファイバ取り付け機能を備える装置であって、
システムオンチップと、
前側ファイバ結合領域にＶ溝を有するフォトニック集積回路と、
前記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、
前記前側ファイバ結合領域に取り付けられた光ファイバと、を備える、
装置。

【請求項10】

前記装置は、ダイラストウエハレベルファンアウトパッケージである、
請求項９の装置。

【請求項11】

成形化合物は、前記システムオンチップ、前記フォトニック集積回路及び前記取り付け後のファイバを封止する、
請求項９の装置。

【請求項12】

前記取り付け後のファイバは、グローブトップによって固定される、
請求項９の装置。

【請求項13】

光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法であって、
フォトニック集積回路を有機再配線層上で組み立てることと、
前記フォトニック集積回路上の裏側ファイバ結合領域をエッチングすることによって、前記フォトニック集積回路内のグレーティングカプラへのレンズの作動距離を短縮することと、
光ファイバを前記裏側ファイバ結合領域に取り付けることと、を含む、
方法。

【請求項14】

システムオンチップを準備することと、
前記システムオンチップを前記有機再配線層上で組み立てることと、を更に含む、
請求項１３の方法。

【請求項15】

成形化合物を塗布することと、
アンダーフィルを塗布することと、
前記成形化合物をエッチングすることと、を更に含む、
請求項１３の方法。

【請求項16】

前記有機再配線層を第１キャリアから解放することと、
前記フォトニック集積回路を第２キャリアに転送することと、を更に含む、
請求項１３の方法。

【請求項17】

前記フォトニック集積回路を前記第２キャリアから解放することと、
前記フォトニック集積回路を基板に取り付けることと、を更に含む、
請求項１６の方法。

【請求項18】

前記パッケージは、ダイラストウエハレベルファンアウトパッケージである、
請求項１３の方法。

【請求項19】

成形化合物は、前記フォトニック集積回路及び前記システムオンチップを封止する、
請求項１４の方法。

【請求項20】

光ファイバ取り付け機能を備える装置であって、
システムオンチップと、
薄化された裏側結合領域を有するフォトニック集積回路と、
前記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、
前記薄化された裏側ファイバ結合領域に取り付けられ、前記フォトニック集積回路内のグレーティングカプラへのレンズの作動距離を短縮する光ファイバと、を備える、
装置。

【請求項21】

前記装置は、ダイラストウエハレベルファンアウトパッケージである、
請求項２０の装置。

【請求項22】

成形化合物は、前記システムオンチップ及び前記フォトニック集積回路を封止する、
請求項２０の装置。

【発明の詳細な説明】

【背景技術】

【0001】

フォトニック集積回路は高帯域幅通信を可能とし、効率が高い。フォトニック集積回路を、システムオンチップ及びメモリチップを含む他のチップとコパッケージング（co-packaging）することには課題がある。

【図面の簡単な説明】

【0002】

【図1A】幾つかの実施形態に係る、光ファイバ取り付け機能を備える非限定的な例示の半導体チップパッケージの上面図である。

【図1B】幾つかの実施形態に係る、光ファイバ取り付け機能を備える例示の半導体チップパッケージの断面について説明する図である。

【図2A】幾つかの実施形態に係る、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図である。

【図2B】幾つかの実施形態に係る、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図である。

【図2C】幾つかの実施形態に係る、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図である。

【図3A】幾つかの実施形態に係る、光ファイバ取り付け機能を備える非限定的な例示の半導体チップパッケージの上面図である。

【図3B】幾つかの実施形態に係る、光ファイバ取り付け機能を備える例示の半導体チップパッケージの断面について説明する図である。

【図4A】幾つかの実施形態に係る、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図である。

【図4B】幾つかの実施形態に係る、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図である。

【発明を実施するための形態】

【0003】

幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、前側ファイバ結合領域にＶ溝をエッチングすることで、フォトニック集積回路を準備することと、上記フォトニック集積回路を有機再配線層上で組み立てることと、上記有機再配線層をエッチングすることと、光ファイバを前側ファイバ結合領域に取り付けることと、を含む。

【0004】

幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、システムオンチップを準備することと、上記システムオンチップを上記有機再配線層上で組み立てることと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、アンダーフィルを塗布することと、上記アンダーフィルをエッチングすることと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、上記Ｖ溝を保護する犠牲層を塗布することと、上記犠牲層をエッチングすることと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、上記有機再配線層を第１キャリアから解放することと、上記フォトニック集積回路を第２キャリアに転送（transferring）することと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、上記フォトニック集積回路を上記第２キャリアから解放することと、上記フォトニック集積回路を基板に取り付けることと、を含む。

【0005】

幾つかの実施形態において、上記半導体チップパッケージは、ダイラストウエハレベルファンアウトパッケージである。幾つかの実施形態において、成形化合物は、上記フォトニック集積回路及び上記取り付け後のファイバを封止する。

【0006】

幾つかの実施形態において、光ファイバ取り付け機能を備える装置は、システムオンチップと、前側ファイバ結合領域にＶ溝を有するフォトニック集積回路と、上記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、上記前側ファイバ結合領域に取り付けられた光ファイバと、を含む。

【0007】

幾つかの実施形態において、上記装置は、ダイラストウエハレベルファンアウトパッケージである。幾つかの実施形態において、成形化合物は、上記システムオンチップ、上記フォトニック集積回路及び上記取り付け後のファイバを封止する。幾つかの実施形態において、上記取り付け後のファイバは、グローブトップ（glob top）で固定される。

【0008】

幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、フォトニック集積回路を有機再配線層上で組み立てることと、上記フォトニック集積回路上で裏側ファイバ結合領域をエッチングすることにより、上記フォトニック集積回路内のグレーティングカプラ（grating coupler）へのレンズの作動距離を短縮することと、光ファイバを上記裏側ファイバ結合領域に取り付けることと、を含む。

【0009】

幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、システムオンチップを準備することと、上記システムオンチップを上記有機再配線層上で組み立てることと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、成形化合物を塗布することと、アンダーフィルを塗布することと、上記成形化合物をエッチングすることと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、上記有機再配線層を第１キャリアから解放することと、上記フォトニック集積回路を第２キャリアに転送することと、を含む。幾つかの実施形態において、光ファイバ取り付け機能を備える半導体チップパッケージを製造する方法は、上記フォトニック集積回路を上記第２キャリアから解放することと、上記フォトニック集積回路を基板に取り付けることと、を含む。

【0010】

幾つかの実施形態において、上記半導体チップパッケージは、ダイラストウエハレベルファンアウトパッケージである。幾つかの実施形態において、成形化合物は、上記フォトニック集積回路及び上記取り付け後のファイバを封止する。

【0011】

幾つかの実施形態において、光ファイバ取り付け機能を備える装置は、システムオンチップと、薄化された裏側結合領域を有するフォトニック集積回路と、上記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、上記薄化された裏側ファイバ結合領域に取り付けられた光ファイバと、を含む。

【0012】

幾つかの実施形態において、上記装置は、ダイラストウエハレベルファンアウトパッケージである。幾つかの実施形態において、成形化合物は、上記システムオンチップ及び上記フォトニック集積回路を封止する。

【0013】

近年の半導体チップでは、マイクロチップの速度と能力を向上させるために、モジュール型チップ又はチップレットを積層してパッケージにする。三次元（３Ｄ）チップでは、幾つかのチップレットをインターポーザ上で垂直に積層する。二次元（２．５Ｄ）チップでは、チップレットをインターポーザ上で単一層として積層する。

【0014】

ファンアウトパッケージングにおいて、チップレットは、インターポーザの有無にかかわらず、再配線層上でパッケージ化される。最終的なウエハが個々のチップにダイシング又は個片化されてから接合及び封止される従来のパッケージングとは異なり、ウエハレベルパッケージングでは、ダイはウエハ上にある状態でパッケージ化される。ダイファーストファンアウト型ウエハレベルパッケージングにおいて、ダイは、個片化されてから、フェイスダウン又はフェイスアップで一時的キャリアに配置される。そして、ダイファーストファンアウト型ウエハレベルパッケージングは、再構成後のキャリアを成形することと、再配線層を構築し、はんだボールを実装して、一時的キャリアから解放し、更に、再構成後のキャリアを個々のパッケージへとダイシングすることと、を含む。ダイラストファンアウト型ウエハレベルパッケージングにおいて、再配線層をウエハ上で構築してから、ダイを個片化して、再配線層上で組み立て、はんだボールを実装し、一時的キャリアを解放し、そして、再構成後のウエハを個々のパッケージにダイシングする。

【0015】

図１Ａは、非限定的な例示の半導体チップパッケージ１００の上面図である。幾つかの実施形態において、半導体チップパッケージ１００は、ダイラストファンアウト型ウエハレベルパッケージである。半導体チップパッケージ１００は、システムオンチップ（ＳＯＣ１０５）と、フォトニック集積回路（ＰＩＣ１１０とＰＩＣ１１５）と、を含む。幾つかの実施形態において、パッケージ１００は、追加のＳＯＣ又はメモリチップを含むことができる。更に、幾つかの実施形態では、パッケージ１００は、追加のＰＩＣを含むことができる。

【0016】

ＳＯＣ１０５は、中央処理装置（ＣＰＵ）及びメモリを含む、幾つかの構成要素を集積した集積回路又はチップレットである。幾つかの実施形態において、ＳＯＣ１０５は、入力／出力ポート及び他の相互接続部を含む。ＰＩＣ１１０及びＰＩＣ１１５は、高帯域幅の光ファイバ通信を提供するフォトニクスＩＣである。ＰＩＣ１１０は、取り付け後のファイバ１２０を含み、ＰＩＣ１１５は取り付け後のファイバ１２５を含む。幾つかの実施形態において、ＰＩＣ１１０、ファイバ１２０、ＰＩＣ１１５及びファイバ１２５は、レンズ装置及びグレーティングカプラ等のカプラを含むことができる。ＳＯＣ１０５、ＰＩＣ１１０及びＰＩＣ１１５は、成形化合物１３０によって封止され、基板１３５上で組み立てられる。幾つかの実施形態において、成形化合物１３０は、エポキシ等のプラスチック複合材料であってもよい。幾つかの実施形態において、基板１３５は有機ラミネート、ガラス又はシリコンでもよい。図１Ａで見られるように、基板１３５と成形化合物１３０は、ファイバ１２０とファイバ１２５とが接合する切り込み部を含む。パッケージは、蓋体（図示せず）で覆われていてもよい。

【0017】

更なる説明のために、図１Ｂでは、例示の半導体チップパッケージ１００の断面を示す。図１Ａで上述したように、ＳＯＣ１０５、ＰＩＣ１１０及びＰＩＣ１１５は、基板１３５上のバンプ１６０でアンダーフィル１５５により固定されたマイクロバンプ１４５を含む有機再配線層（ＲＤＬ１４０）に取り付けられている。幾つかの実施形態において、有機再配線層１４０は、高分子又は高分子層である。幾つかの実施形態において、バンプ１６０は、ボールグリッドアレイ（ＢＧＡ）又は崩壊制御チップ接続（controlled collapse chip connection）（Ｃ４）バンプでよい。ＳＯＣ１０５及びＰＩＣ１１０は、成形化合物１３０によって封止されている。断面の視点により、１つのＰＩＣ１１０及び１本のファイバ１２０が図示されている。ファイバ１２０は、ＰＩＣ１１０の前側ファイバ結合領域のＶ溝へと取り付けられている。ファイバ１２０は、グローブトップ１５０で固定される。幾つかの実施形態において、グローブトップ１５０は、エポキシ材料であってよい。

【0018】

更なる説明のために、図２Ａ、図２Ｂ及び図２Ｃでは、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図を示す。工程数が多いことにより、フロー図は、図２Ａ、図２Ｂ及び図２Ｃへと分割されている。工程は順番に示されているが、実施形態によっては、工程を並べ替えたり、置き換えたり、あるいは、追加の工程を加えてもよい。図２Ａの方法は、前側ファイバ結合領域にＶ溝をエッチングすることを含めて、フォトニック集積回路を準備すること２０２を含む。フォトニック集積回路は、ＰＩＣ１１０、及び、他の多くのＰＩＣを含むウエハ上にある。幾つかの実施形態において、全てのＰＩＣは、前側ファイバ結合領域にＶ溝をエッチングすることで準備される。

【0019】

図２Ａの方法は、前側ファイバ結合領域のＶ溝にわたり犠牲層（sacrificial layer）を塗布すること２０４も含む。更に、マイクロバンプ１４５という、再配線層への接続部に相当する微細なはんだボールも塗布する。更に、ＰＩＣウエハを個々のＰＩＣにダイシング又は個片化する。幾つかの実施形態において、各ＰＩＣが前側結合領域においてダミーシリコンの短い延長部を有するように、ＰＩＣウエハを個片化する。

【0020】

図２Ａの方法は、システムオンチップを準備すること２０６も含む。システムオンチップは、ＳＯＣ１０５、及び、他の多くのＳＯＣを含むウエハ上にある。ＳＯＣを準備すること２０４は、マイクロバンプ１４５を塗布することを含む。ＳＯＣ１０５を準備すること２０４は、ＳＯＣウエハを個々のＳＯＣにダイシング又は個片化することも更に含む。

【0021】

図２Ａの方法は、ＰＩＣを有機再配線層上に組み立てること２０８も更に含む。ＰＩＣ１１０を有機再配線層１４０上に組み立てることは、ＰＩＣマイクロバンプ１４５を有機再配線層１４０上のそれらの位置に配置することも含む。上記のように、幾つかの実施形態において、有機再配線層１４０は、第１キャリア上に形成された高分子又は高分子層である。

【0022】

図２Ａの方法は、ＳＯＣを有機再配線層上に組み立てること２１０も更に含む。ＳＯＣ１０５を有機再配線層１４０上に組み立てることは、ＳＯＣマイクロバンプ１４５を、第１キャリア上に形成された有機再配線層１４０上のそれらの位置に配置することを含む。

【0023】

図２Ｂの方法は、アンダーフィルを塗布すること２１２も更に含む。アンダーフィル１５５を塗布すること２１２は、流動性のある樹脂又はエポキシを塗布することを含む。幾つかの実施形態において、アンダーフィル１５５は、相互接続部１４５を安定化させて、ＳＯＣ１０５及びＰＩＣ１１０の配置を確実にするように、作用する。

【0024】

図２Ｂの方法は、成形化合物を堆積すること２１４も更に含む。成形化合物を堆積すること２１４は、ＳＯＣ１０５及びＰＩＣ１１０の頂部と側部全体に成形化合物１３０を堆積することを含む。幾つかの実施形態において、成形化合物１３０は、エポキシ材料である。

【0025】

図２Ｂの方法は、成形化合物を研磨すること２１６も更に含む。成形化合物１３０を研磨すること２１６は、ＳＯＣ１０５及びＰＩＣ１１０の裏側を露出させるように、成形化合物１３０を研磨することを含む。

【0026】

図２Ｂの方法は、有機再配線層を第１キャリアから解放し、ＳＯＣ及びＰＩＣの裏側を第２キャリアに転送すること２１８も更に含む。第１キャリアから解放し、第２キャリアに転送すること２１８は、ＳＯＣ１０５及びＰＩＣ１１０を裏返すことを含む。

【0027】

図２Ｂの方法は、有機再配線層をエッチングすること２２０も更に含む。有機再配線層１４０をエッチングすること２２０は、ＳＯＣ１０５及びＰＩＣ１１０上で有機再配線層１４０をマスキングし、前側ファイバ結合領域上で有機再配線層１４０をエッチングすることを含む。

【0028】

図２Ｃの方法は、接続部を有機再配線層に取り付けること２２２も更に含む。幾つかの実施形態において、接続部１６０は、ボールグリッドアレイ（ＢＧＡ）又は崩壊制御チップ接続（Ｃ４）バンプでよい。

【0029】

図２Ｃの方法は、前側ファイバ結合領域のＶ溝をカバーしながら、犠牲層をエッチングすること２２４も更に含む。犠牲層をエッチングすること２２４は、Ｖ溝を保護するために塗布された犠牲層を除去することを含む。犠牲層を除去することで、前側ファイバ結合領域のＶ溝が露出する。

【0030】

図２Ｃの方法は、第２キャリアを解放すること２２６も更に含む。第２キャリアを解放すること２２６は、ＳＯＣ１０５及びＰＩＣ１１０の裏側を第２キャリアから解放することを含む。

【0031】

図２Ｃの方法は、パッケージを個片化すること２２８も更に含む。パッケージを個片化すること２２８は、再構成後のウエハをダイシングして、パッケージを分離することを含む。ＰＩＣ１１０を個片化すること２２８は、過剰なダミーシリコンを除去するために、Ｖ溝をダイシングすることを含む。

【0032】

図２Ｃの方法は、基板を取り付けること２３０も更に含む。基板１３５を取り付けること２３０は、パッケージをＢＦＡ又はＣ４接続部１４５上に配置することを含む。

【0033】

図２Ｃの方法は、ファイバを取り付けること２３２も更に含む。ファイバを取り付けること２３２は、ファイバ及びレンズ装置１２０を前側ファイバ結合領域におけるＶ溝に取り付けることと、ファイバ及びレンズ装置１２０をグローブトップ１５０で固定することと、を含む。幾つかの実施形態において、ファイバ及びレンズ装置１２０は、高帯域幅ファイバ通信用に使用される他のデバイスを含む。

【0034】

図３Ａは、非限定的な例示の半導体チップパッケージ３００の上面図である。幾つかの実施形態において、半導体チップパッケージ３００は、ダイラストファンアウト型ウエハレベルパッケージである。図１Ａ及び図１Ｂの半導体チップパッケージ１００と同様に、半導体チップパッケージ３００は、システムオンチップ（ＳＯＣ３０５）及びフォトニック集積回路（ＰＩＣ３１０とＰＩＣ３１５）を含む。幾つかの実施形態において、パッケージ３００は、追加のＳＯＣ又はメモリチップを含むことができる。更に、幾つかの実施形態では、パッケージ３００は、追加のＰＩＣを含むことができる。

【0035】

図１Ａ及び図１Ｂの半導体チップパッケージ１００と同様に、ＳＯＣ３０５は、中央処理装置（ＣＰＵ）及びメモリを含む、幾つかの構成要素を集積した集積回路又はチップレットである。幾つかの実施形態において、ＳＯＣ３０５は、入力／出力ポート及び他の相互接続部を含む。ＰＩＣ３１０及びＰＩＣ３１５は、高帯域幅光ファイバ通信を提供するフォトニクスＩＣである。ＰＩＣ３１０は、取り付け後のファイバ３２０を含み、ＰＩＣ３１５は取り付け後のファイバ３２５を含む。幾つかの実施形態において、ＰＩＣ３１０、ファイバ３２０、ＰＩＣ３１５及びファイバ３２５は、レンズ装置及びグレーティングカプラ等のカプラを含むことができる。ＳＯＣ３０５、ＰＩＣ３１０及びＰＩＣ３１５は、成形化合物３３０によって封止され、基板３３５上で組み立てられる。幾つかの実施形態において、成形化合物３３０は、エポキシ等のプラスチック複合材料であってもよい。幾つかの実施形態において、基板３３５はガラス又はシリコンでもよい。パッケージは、蓋体（図示せず）で覆われていてもよい。

【0036】

更なる説明のために、図３Ｂでは、例示の半導体チップパッケージ３００の断面を示す。図３Ａで上述したように、ＳＯＣ３０５、ＰＩＣ３１０及びＰＩＣ３１５は、基板１３５上のバンプ３６０上でアンダーフィル３５５により固定されたマイクロバンプ３４５を含む有機再配線層（ＲＤＬ３４０）に取り付けられている。幾つかの実施形態において、有機再配線層３４０は、高分子又は高分子層である。幾つかの実施形態において、バンプ３６０は、ボールグリッドアレイ（ＢＧＡ）又は崩壊制御チップ接続（Ｃ４）バンプでよい。ＳＯＣ３０５及びＰＩＣ３１０は、成形化合物３３０によって封止されている。断面の視点により、１つのＰＩＣ３１０及び１本のファイバ３２０が図示されている。ファイバ３２０は、ＰＩＣ３１０の裏側ファイバ結合領域へと取り付けられている。

【0037】

更なる説明のために、図４Ａ及び図４Ｂでは、光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法について説明するフロー図を示す。工程数が多いことにより、フロー図は、図４Ａ及び図４Ｂへと分割されている。工程は順番に示されているが、実施形態によっては、工程を並べ替えたり、置き換えたり、あるいは、追加の工程を加えてもよい。図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、フォトニック集積回路を準備すること４０２を含む。ＰＩＣを準備すること４０２は、マイクロバンプ３４５という、再配線層への接続部に相当する微細なはんだボールも塗布することを含む。フォトニック集積回路は、ＰＩＣ３１０、及び、他の多くのＰＩＣを含むウエハ上にある。更に、ＰＩＣウエハを個々のＰＩＣにダイシング又は個片化する。

【0038】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、システムオンチップを準備すること４０４を含む。ＳＯＣを準備すること４０４は、マイクロバンプ３４５を塗布することを含む。システムオンチップは、ＳＯＣ３０５、及び、他の多くのＳＯＣを含むウエハ上にある。ＳＯＣを準備すること４０４は、ＳＯＣウエハを個々のＳＯＣにダイシング又は個片化することも更に含む。

【0039】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、ＰＩＣを有機再配線層上に組み立てること４０６も更に含む。ＰＩＣ３１０を有機再配線層３４０上に組み立てることは、ＰＩＣマイクロバンプ３４５を有機再配線層３４０上のそれらの位置に配置することも含む。上記のように、幾つかの実施形態において、有機再配線層３４０は、第１キャリア上に形成された高分子又は高分子層である。

【0040】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、ＳＯＣを有機再配線層上に組み立てること４０８も更に含む。ＳＯＣ３０５を有機再配線層３４０上に組み立てることは、ＳＯＣマイクロバンプ３４５を、第１キャリア上に形成された有機再配線層３４０上のそれらの位置に配置することを含む。

【0041】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、アンダーフィル３５５を塗布すること４１０も更に含む。アンダーフィル３５５を塗布すること４１０は、流動性のある樹脂又はエポキシを塗布することを含む。幾つかの実施形態において、アンダーフィルは、相互接続部を安定化させて、ＳＯＣ３０５及びＰＩＣ３１０の配置を確実にするように作用する。

【0042】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、成形化合物を堆積すること４１２も更に含む。成形化合物を堆積すること４１２は、ＳＯＣ３０５及びＰＩＣ３１０の頂部と側部全体に成形化合物３３０を堆積することを含む。幾つかの実施形態において、成形化合物３３０は、エポキシ材料である。

【0043】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ａの方法は、成形化合物を研磨すること４１４も更に含む。成形化合物３３０を研磨すること４１４は、ＳＯＣ３０５及びＰＩＣ３１０の裏側を露出させるように、成形化合物３３０を研磨することを含む。

【0044】

図４Ｂの方法は、ＰＩＣ３１０上に裏側ファイバ結合領域をエッチングすること４１６も更に含む。裏側ファイバ結合領域をエッチングすること４１６は、ＳＯＣ３０５及びＰＩＣ３１０の裏側をマスキングし、裏側ファイバ結合領域をエッチングすることを含む。ＰＩＣ３１０を薄くすることにより、レンズ装置３２０とＰＩＣ３１０内のグレーティングカプラとの作動距離（working distance）が短くなる。レンズ３２０によって、光波はグレーティングカプラでファイバ３２０へと導かれ、そして、ＰＩＣ３１０を薄くすることで短くなった作動距離により、結合効率が向上する。

【0045】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ｂの方法は、有機再配線層を第１キャリアから解放し、ＳＯＣ３０５及びＰＩＣ３１０の裏側を第２キャリアに転送すること４１８も更に含む。第１キャリアから解放し、第２キャリアに転送すること４１８は、ＳＯＣ３０５及びＰＩＣ３１０を裏返すことを含む。

【0046】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ｂの方法は、接続部を有機再配線層に取り付けること４２０も更に含む。幾つかの実施形態において、接続部３６０は、ボールグリッドアレイ（ＢＧＡ）又は崩壊制御チップ接続（Ｃ４）バンプでよい。

【0047】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ｂの方法は、第２キャリアを解放すること４２２も更に含む。第２キャリアを解放すること４２２は、ＳＯＣ３０５及びＰＩＣ３１０の裏側を第２キャリアから解放することを含む。

【0048】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ｂの方法は、パッケージを個片化すること４２４も更に含む。パッケージを個片化すること４２４は、再構成後のウエハをダイシングして、パッケージを分離することを含む。

【0049】

図２Ａ、図２Ｂ及び図２Ｃにおける光ファイバ取り付け機能を備える半導体チップパッケージを製造する例示的な方法と同様に、図４Ｂの方法は、基板を取り付けること４２６も更に含む。基板３３５を取り付けること４２６は、パッケージをＢＦＡ又はＣ４接続部３４５上に配置することを含む。

【0050】

図４Ｂの方法は、ファイバを取り付けること４２８も更に含む。ファイバを取り付けること４２８は、ファイバ及びレンズ装置１２０を薄化された裏側ファイバ結合領域に取り付けることを含む。幾つかの実施形態において、ファイバ及びレンズ装置３２０は、高帯域幅ファイバ通信用に使用される他のデバイスを含む。

【0051】

上記説明を鑑みて、読者は、光ファイバ取り付け機能を備える半導体チップパッケージを製造することで得られる利点には、以下のようなものが挙げられることが分かるであろう。
●ダイラストウエハレベルファンアウト手法を使用することで、フォトニック集積回路及び他のチップレットのコパッケージングが改善する。
●ダイの領域は、通常、パッケージとして封止される挿入済みファイバに提示される。

【0052】

システムオンチップ、メモリ及びフォトニック集積回路を含む、複合チップ又はチップレットを１つのパッケージにコパッケージングすることにより、パッケージは、小さなフォームファクタで特定の機能を実行することができる。ダイラストウエハレベルファンアウト手法を使用することによって、コスト、市場投入期間及び歩留まりを含む製造が改善する。

【0053】

コパッケージングされたシステムオンチップ及びフォトニック集積回路は、高帯域幅かつ効率に優れた用途で使用可能である。パッケージは、一般的なデータセンタ、あるいは、特定用途デバイスでも使用できる。

【0054】

本開示の様々な実施形態において修正及び変更を行うことができることは、前述の記載から理解されるであろう。本明細書における記載は、例示のみを目的としており、限定的な意味で解釈されるべきではない。本開示の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4A】

【図4B】

【手続補正書】

【提出日】2023-08-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

光ファイバ取り付け機能を備える装置であって、
システムオンチップと、
前側ファイバ結合領域にＶ溝を有するフォトニック集積回路と、
前記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、
前記前側ファイバ結合領域に取り付けられた光ファイバと、を備える、
装置。

【請求項2】

前記装置は、ダイラストウエハレベルファンアウトパッケージである、
請求項１の装置。

【請求項3】

成形化合物は、前記システムオンチップ、前記フォトニック集積回路及び前記取り付け後のファイバを封止する、
請求項１の装置。

【請求項4】

前記取り付け後のファイバは、グローブトップによって固定される、
請求項１の装置。

【請求項5】

光ファイバ取り付け機能を備える装置であって、
システムオンチップと、
薄化された裏側結合領域を有するフォトニック集積回路と、
前記システムオンチップ及びフォトニック集積回路と通信する有機再配線層と、
前記薄化された裏側ファイバ結合領域に取り付けられ、前記フォトニック集積回路内のグレーティングカプラへのレンズの作動距離を短縮する光ファイバと、を備える、
装置。

【請求項6】

前記装置は、ダイラストウエハレベルファンアウトパッケージである、
請求項５の装置。

【請求項7】

成形化合物は、前記システムオンチップ及び前記フォトニック集積回路を封止する、
請求項５の装置。

【国際調査報告】