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▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-17
(54)【発明の名称】基板を処理するための方法及び装置
(51)【国際特許分類】
H01L 21/768 20060101AFI20240110BHJP
H01L 29/786 20060101ALI20240110BHJP
H01L 21/336 20060101ALI20240110BHJP
【ＦＩ】
H01L21/90 A
H01L21/90 B
H01L29/78 618B
H01L29/78 617T
H01L29/78 617M
H01L29/78 618D
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023539285
(86)(22)【出願日】2021-10-19
(85)【翻訳文提出日】2023-08-22
(86)【国際出願番号】 US2021055502
(87)【国際公開番号】W WO2022146533
(87)【国際公開日】2022-07-07
(31)【優先権主張番号】17/139,169
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】バトラ， シュブニーシュ
(72)【発明者】
【氏名】シー， グァン フアイ
【テーマコード（参考）】
5F033
5F110
【Ｆターム（参考）】
5F033GG04
5F033HH11
5F033HH18
5F033HH20
5F033JJ01
5F033KK11
5F033KK18
5F033KK20
5F033NN12
5F033PP15
5F033PP26
5F033QQ08
5F033QQ09
5F033QQ11
5F033QQ12
5F033QQ19
5F033QQ37
5F033RR01
5F033RR03
5F033RR04
5F033RR06
5F033RR21
5F033SS07
5F033SS08
5F033SS15
5F033VV07
5F033VV15
5F033XX34
5F110AA17
5F110CC07
5F110DD01
5F110EE02
5F110EE03
5F110EE04
5F110EE44
5F110FF01
5F110FF02
5F110FF03
5F110FF29
5F110GG01
5F110GG25
5F110GG43
5F110HK02
5F110HK03
5F110HK04
5F110HK33
5F110NN02
5F110NN27
(57)【要約】
基板を処理するための方法及び装置が提供される。例えば、方法が、基板上に第１の金属層を堆積させ、第１の金属層をエッチングしてゲート電極を形成することと、ゲート電極の上に誘電体層を堆積させることと、ゲート電極の部分を覆うために、誘電体層の上に半導電性酸化物層を堆積させることと、半導電性酸化物層で覆われていないゲート電極の部分から誘電体層をエッチングして、ゲートアクセスビアを形成することと、誘電体層及び半導電性酸化物層の上、並びにゲートアクセスビア内に第２の金属層を堆積させることと、を含みうる。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
基板を処理する方法であって、基板上に第１の金属層を堆積させ、前記第１の金属層をエッチングしてゲート電極を形成することと、
前記ゲート電極の上に誘電体層を堆積させることと、
前記ゲート電極の部分を覆うために、前記誘電体層の上に半導電性酸化物層を堆積させることと、
前記半導電性酸化物層で覆われていない前記ゲート電極の部分から前記誘電体層をエッチングして、ゲートアクセスビアを形成することと、
前記誘電体層及び前記半導電性酸化物層の上、並びに前記ゲートアクセスビア内に第２の金属層を堆積させることと、
を含む、方法。
【請求項2】
前記第１の金属層を堆積させることが、チタン、銅、又はモリブデンの少なくとも１つを堆積させることを含む、請求項１に記載の方法。
【請求項3】
前記第１の金属層が約１００ｎｍの厚さを有する、請求項１に記載の方法。
【請求項4】
前記誘電体層を堆積させることが、酸化ケイ素、窒化ケイ素、又は窒化アルミニウムの少なくとも１つを堆積させることを含む、請求項１に記載の方法。
【請求項5】
前記誘電体層が約２００ｎｍの厚さを有する、請求項１に記載の方法。
【請求項6】
前記半導電性酸化物層を堆積させることが、亜鉛酸化物、アルミニウムがドープされた亜鉛酸化物（Ａｌ－ＺＯ）、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）の少なくとも１つを堆積させることを含む、請求項１に記載の方法。
【請求項7】
前記半導電性酸化物層が約５０ｎｍの厚さを有する、請求項１に記載の方法。
【請求項8】
前記誘電体層をエッチングすることがドライエッチングプロセスを実行することを含む、請求項１に記載の方法。
【請求項9】
前記第２の金属層を堆積させることが、チタン、銅、又はモリブデンの少なくとも１つを堆積させることを含む、請求項１に記載の方法。
【請求項10】
前記第２の金属層が約１００ｎｍの厚さを有する、請求項１に記載の方法。
【請求項11】
ポリマーコーティング層を堆積させて前記第２の金属層を覆うこと、及び、前記ポリマーコーティング層をエッチングして前記第２の金属層を露出させるビアを形成することをさらに含む、請求項１に記載の方法。
【請求項12】
前記ビアを充填し、前記ポリマーコーティング層の上に少なくとも１つの金属コンタクトを形成するために、第３の金属を堆積させることをさらに含む、請求項１１に記載の方法。
【請求項13】
デジタル回路、ダイナミックランダムアクセスメモリ、又は集積回路の少なくとも１つを、前記少なくとも１つの金属コンタクトに接続することをさらに含む、請求項１２に記載の方法。
【請求項14】
前記デジタル回路、前記ダイナミックランダムアクセスメモリ、又は前記集積回路の前記少なくとも１つを前記少なくとも１つの金属コンタクトに接続した後に前記基板を除去すること、及び、前記誘電体層の底面上にはんだバンプを形成するために、アンダーバンプメタライゼーションを実行することをさらに含む、請求項１から１３のいずれか一項に記載の方法。
【請求項15】
前記基板が、ケイ素、ガラス若しくはガラス繊維から作製されたキャリア基板、再分配層インターポーザ若しくは基板相互接続のうちの一方の金属層、又は、デジタル回路、ダイナミックランダムアクセスメモリ、若しくは集積回路の少なくとも１つ、のうちの１つである、請求項１から１３のいずれかに記載の方法。
【請求項16】
命令が格納された非一過性コンピュータ可読記憶媒体であって、前記命令は、プロセッサによって実行されると、基板を処理する方法を実行し、前記方法が、キャリア基板上に第１の金属層を堆積させ、前記第１の金属層の一部をエッチングしてゲート電極を形成することと、
前記ゲート電極の上に誘電体層を堆積させることと、
前記ゲート電極の部分を覆うために、前記誘電体層の上に半導電性酸化物層を堆積させることと、
前記半導電性酸化物層で覆われていない前記ゲート電極の部分から前記誘電体層をエッチングして、ゲートアクセスビアを形成することと、
前記誘電体層及び前記半導電性酸化物層の上、並びに前記ゲートアクセスビア内に第２の金属層を堆積させることと、
を含む、非一過性コンピュータ可読記憶媒体。
【請求項17】
前記第１の金属層を堆積させることが、チタン、銅、又はモリブデンの少なくとも１つを堆積させることを含み、前記第１の金属層が約１００ｎｍの厚さを有する、請求項１６に記載の非一過性のコンピュータ可読記憶媒体。
【請求項18】
前記第１の金属層の一部をエッチングすることが、ドライエッチングプロセスを実行することを含む、請求項１６に記載の非一過性コンピュータ可読記憶媒体。
【請求項19】
前記誘電体層を堆積させることが、酸化ケイ素、窒化ケイ素、又は窒化アルミニウムの１つを堆積させることを含み、前記誘電体層が約２００ｎｍの厚さを有する、請求項１６から１８のいずれか一項に記載の非一過性コンピュータ可読記憶媒体。
【請求項20】
キャリア基板上に堆積された第１の金属層であって、ゲート電極が上に形成されている第１の金属層と、前記ゲート電極の上に堆積させられた誘電体層と、
前記ゲート電極の部分を覆うために、前記誘電体層の上に堆積させられた半導電性酸化物層と、
前記半導電性酸化物層で覆われていない前記ゲート電極の部分において形成されたゲートアクセスと、
前記誘電体層及び前記半導電性酸化物層の上、並びに前記ゲートアクセスビア内に堆積させられた第２の金属層と、
を含む、薄膜トランジスタとともに使用するための装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、概して、基板を処理するための方法及び装置に関し、より詳細には、ポリマー基板上の能動素子としての低温薄膜トランジスタのために構成された方法及び装置に関する。
【背景技術】
【0002】
今日の半導体バックエンドパッケージング用途では、基板が、例えば高性能及び低電力が重要な用途において、同じ半導体パッケージ内に複数のダイを含む可能性がある。例えば、高性能及び／又は低電力は典型的に、インターポーザ（再分配層（ＲＤＬ：ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）又は基板）としてのケイ素（Ｓｉ）又は１つ以上のポリマーのいずれかを使用して確立することが可能な、基板上に配置された１つ以上の集積回路（ＩＣ）チップ間の通信のために要求される。例えば、（例えば、パッケージ統合における２．１Ｄ又は３Ｄシステムのための）ポリマーインターポーザは、従来では、例えば通信用のシリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ ｖｉａｓ）を含むチップ又はレイヤといった、Ｓｉ基板を使用して統合された受動的な相互接続（例えば、銅）である。しかしながら、このようなデバイスは、損失の多いＳｉ基板／ＴＳＶを信号が通る必要があり、基板上の高価なロジック領域を費やす。
【0003】
これに対応して、発明者らは、ポリマー基板上の能動素子としての低温薄膜トランジスタのために構成された方法及び装置を提供してきた。
【発明の概要】
【0004】
基板を処理するための方法及び装置が提供される。幾つかの実施形態において、基板を処理する方法が、基板上に第１の金属層を堆積させ、第１の金属層をエッチングしてゲート電極を形成することと、ゲート電極の上に誘電体層を堆積させることと、ゲート電極の部分を覆うために、誘電体層の上に半導電性酸化物層を堆積させることと、半導電性酸化物層で覆われていないゲート電極の部分から誘電体層をエッチングして、ゲートアクセスビアを形成することと、誘電体層及び半導電性酸化物層の上、並びにゲートアクセスビア内に第２の金属層を堆積させることと、を含む。
【0005】
少なくとも幾つかの実施形態に従って、非一過性コンピュータ可能記憶媒体には命令が格納されており、上記命令は、プロセッサによって実行されると、基板を処理する方法を実行する。上記方法が、基板上に第１の金属層を堆積させ、第１の金属層をエッチングしてゲート電極を形成することと、ゲート電極の上に誘電体層を堆積させることと、ゲート電極の部分を覆うために、誘電体層の上に半導電性酸化物層を堆積させることと、半導電性酸化物層で覆われていないゲート電極の部分から誘電体層をエッチングして、ゲートアクセスビアを形成することと、誘電体層及び半導電性酸化物層の上、並びにゲートアクセスビア内に第２の金属層を堆積させることと、を含む。
【0006】
少なくとも幾つかの実施形態に従って、薄膜トランジスタとともに使用するための装置が、キャリア基板上に堆積された第１の金属層であって、ゲート電極が上に形成された第１の金属層と、ゲート電極の上に堆積させられた誘電体層と、ゲート電極の部分を覆うために、誘電体層の上に堆積させられた半導電性酸化物層と、半導電性酸化物層で覆われていないゲート電極の部分において形成されたゲートアクセスと、誘電体層及び半導電性酸化物層の上、並びにゲートアクセスビア内に堆積させられた第２の金属層と、を含む。
【0007】
本開示の他の実施形態及び更なる実施形態については、以下で説明する。
【0008】
上記で簡潔に要約し、下記でより詳細に述べる本開示の実施形態は、添付の図面に示す本開示の例示的な実施形態を参照することによって、理解することができる。しかしながら、本開示は他の等しく有効な実施形態を許容しうることから、添付の図面は、この開示の典型的な実施形態のみを例示しており、従って、範囲を限定していると見なされるべきではない。
【図面の簡単な説明】
【0009】
【0010】
理解を容易にするため、可能な場合には、複数の図に共通する同一の要素を示すのに同一の参照番号を使用した。図は縮尺どおりには描かれておらず、分かり易くするために簡略化されることがある。１の実施形態の要素及び特徴は、更なる記載がなくとも、他の実施形態に有益に組み込まれうる。
【発明を実施するための形態】
【0011】
例えば、方法は、例えば、ファンアウト・ウエハレベル・パッケージング（ｆａｎ－ｏｕｔ ｗａｆｅｒ－ｌｅｖｅｌ ｐａｃｋａｇｉｎｇ）、基板技術における埋め込みパッケージングなどのために、ポリマーＲＤＬインターポーザのマトリックス内に薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を埋め込むことを含みうる。ＴＦＴは、ＲＤＬインターポーザの１つ以上の層（例えば、第１の層、第２の層、第３の層など）に埋め込まれうる。少なくとも幾つかの実施形態において、ＴＦＴは、ＲＤＬの第１の金属層上に埋め込まれうる。最下層、最上層、又はデュアルゲート（最上層＆最下層）にゲート金属が配置されたＴＦＴゲートが形成されうる。ＴＦＴは、１つ以上の適切な金属酸化物（例えば、亜鉛酸化物、アルミニウムがドープされた亜鉛酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）など）を使用して形成され、アクティブチャネルを形成しうる。ポリマー又はＲＤＬインターポーザのマトリックス内にＴＦＴを埋め込むことで、例えばＳｉ基板／ＴＳＶを必要とせずに、経路がより短い信号バファリング（ｓｉｇｎａｌ ｂｕｆｆｅｒｉｎｇ）が提供され、従って、ファンアウト・ウエハレベル・パッケージング、基板技術における埋め込みパッケージングなどのための従来のインターポーザと比較して、より優れた性能、及びより低コストのシステム統合が可能となる。
【0012】
【0013】
方法１００は、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＣＶＤ）といった化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、及び／又は、プラズマＡＬＤ（ＰＥＡＬＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＡＬＤ）若しくは熱ＡＬＤ（例えば、プラズマ形成なし）といった原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、のうちの１つ以上のために構成された任意の適切な処理チャンバを含むツール２００内で実行されうる。本明細書に開示される発明の方法を実行するために使用できる例示的な処理システムは、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ、Ｉｎｃ．から入手可能である。他の製造業者から入手可能な処理チャンバを含む他の処理チャンバも、本明細書で提供される教示に関連して適切に使用することができる。
【0014】
ツール２００は、スタンドアロン構成において、又は（例えば、以下に図２に関連して記載する統合された）クラスタツールの一部として提供されうる個別の処理チャンバ内で具現化されうる。統合されたツールの例は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能である。本明細書に記載の方法は、適切な処理チャンバが自身に連結された他のクラスタツールを用いて、又は、他の適切な処理チャンバ内で実践されうる。例えば、幾つかの実施形態において、上記発明の方法は、処理ステップ間の真空破壊が制限され又は当該真空破壊が存在しないように、統合されたツール内で実施されうる。例えば、真空破壊の低減により、基板のチタンバリア層又は他の部分の汚染（例えば、酸化）が制限され又は防止されうる。
【0015】
統合されたツールは、処理プラットフォーム２０１（真空気密処理プラットフォーム）、ファクトリインタフェース２０４、及びシステムコントローラ２０２を含む。処理プラットフォーム２０１は、移送チャンバ２０３（真空基板移送チャンバ）に動作可能に結合された、２１４Ａ、２１４Ｂ、２１４Ｃ、２１４Ｄなどの複数の処理チャンバを含む。ファクトリインタフェース２０４は、１つ以上のロードロックチャンバ（図２に示す２０６Ａ及び２０６Ｂといった２つのロードロックチャンバ）によって、移送チャンバ２０３に動作可能に結合されている。
【0016】
幾つかの実施形態において、ファクトリインタフェース２０４が、ドッキングステーション２０７、１つ以上の半導体基板（ウエハ）の移送を促進するファクトリインタフェースロボット２３８を含む。ドッキングステーション２０７は、１つ以上の前方開口型統一ポッド（ＦＯＵＰ：ｆｒｏｎｔ ｏｐｅｎｉｎｇ ｕｎｉｆｉｅｄ ｐｏｄ）を収容するよう構成されている。図２の実施形態では、２０５Ａ、２０５Ｂ、２０５Ｃ、２０５Ｄといった４つのＦＯＵＰが示されている。ファクトリインタフェースロボット２３８は、２０６Ａ及び２０６Ｂといったロードロックチャンバを介して、ファクトリインタフェース２０４から処理プラットフォーム２０１へと基板を移送するよう構成されている。ロードロックチャンバ２０６Ａ～２０６Ｂは、ファクトリインタフェース２０４に接続された第１のポートと、移送チャンバ２０３に接続された第２のポートと、を有する。ロードロックチャンバ２０６Ａ～２０６Ｂは、圧力制御システム（図示せず）に結合されており、この圧力制御システムは、移送チャンバ２０３の真空環境と、ファクトリインタフェース２０４の実質的な周囲環境（例えば大気環境）と、の間の基板の通過を容易にするため、ロードロックチャンバ２０６Ａ～２０６Ｂをポンプダウンしてベントする。移送チャンバ２０３は、当該移送チャンバ２０３内に配置された真空ロボット２４２を有する。真空ロボット２４２は、ロードロックチャンバ２０６Ａ～２０６Ｂと、処理チャンバ２１４Ａ、２１４Ｂ、２１４Ｃ、及び２１４Ｄと、の間で基板２２１を移送することができる。
【0017】
幾つかの実施形態において、処理チャンバ２１４Ａ、２１４Ｂ、２１４Ｃ、及び２１４Ｄが、移送チャンバ２０３に結合されている。処理チャンバ２１４Ａ、２１４Ｂ、２１４Ｃ、及び２１４Ｄは少なくとも、ＡＬＤチャンバ、ＣＶＤチャンバ、ＰＶＤチャンバ、電子ビーム堆積チャンバ、電気めっき、無電解（ＥＥＰ）堆積チャンバ、ウェットエッチングチャンバ、ドライエッエッチングチャンバ、アニールチャンバ、及び／又は本明細書に記載の方法を実行するのに適した他のチャンバを含む。
【0018】
幾つかの実施形態において、１つ以上の任意選択的なサービスチャンバ（２１６Ａ及び２１６Ｂとして図示）が、移送チャンバ２０３に結合されうる。サービスチャンバ２１６Ａ及び２１６Ｂは、脱ガス、ボンディング、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）、ウエハ劈開、エッチング、プラズマダイシング、配向、基板計測、冷却などの他の基板プロセスを実行するよう構成されうる。
【0019】
システムコントローラ２０２が、処理チャンバ２１４Ａ、２１４Ｂ、２１４Ｃ、及び２１４Ｄへの直接的な制御を使用して、又は代替的に、処理チャンバ２１４Ａ、２１４Ｂ、２１４Ｃ、及び２１４Ｄ、並びにツール２００と関連付けられたコンピュータ（又は、コントローラ）を制御することで、ツール２００の動作を制御する。動作中には、システムコントローラ２０２によって、ツール２００の性能を最適化するための、それぞれのチャンバ及びシステムからのデータ収集及びフィードバックが可能になる。システムコントローラ２０２は、概して、中央処理ユニット（ＣＰＵ）２３０、メモリ２３４、及び支援回路２３２を含む。ＣＰＵ２３０は、産業用設定で使用されうる任意の形態の汎用コンピュータプロセッサでありうる。支持回路２３２は、従来ではＣＰＵ２３０に接続されており、キャッシュ、クロック回路、入力／出力サブシステム、電源などを含みうる。先に記載の処理方法といったソフトウェアルーチンは、メモリ２３４（例えば、命令が格納された非一過性コンピュータ可読記憶媒体）に格納することができ、ＣＰＵ２３０によって実行されたときには、ＣＰＵ２３０をシステムコントローラ２０２（特定用途コンピュータ）に変えることができる。ソフトウェアルーチンはまた、ツール２００から離れて位置している第２のコントローラ（図示せず）によって格納及び／又は実行されうる。
【0020】
引き続き図１を参照すると、方法１００は、１つ以上の基板上に薄膜トランジスタ（ＴＦＴ）を作製するために使用することが可能である。例えば、少なくとも幾つかの実施形態において、ＴＦＴの使用目的に従って、基板は、キャリア基板とすることができ、上記キャリア基板は、ガラス、再分配層インターポーザ（ＲＤＬ）若しくは基板相互接続のうちの一方の金属層、又は、デジタル回路、ダイナミックランダムアクセスメモリ、若しくは集積回路（ダイ）の少なくとも１つから作製されうる。図３Ａ～図３Ｌの実施形態では、ＴＦＴは、ＲＤＬインターポーザの１つ以上の層（例えば、ポリマー／金属層）に埋め込むことが可能な、ケイ素、ガラス、又はガラス繊維から作製されたキャリア基板といった基板３００上に作製されるものとして記載されている。
【0021】
上述したように、本方法１００は、最下層、最上層、又はデュアルゲート（最上層及び最下層）にゲート金属が配置されたＴＦＴゲートを形成するため使用することが可能である。説明の便宜上、方法１００は、ＴＦＴがＲＤＬインターポーザの第１の層（例えば、最下層－ボトムゲート）に埋め込まれているという観点で記載される。ＴＦＴが最後の層（例えば、最上層－トップゲート）に埋め込まれる実施形態では、方法１００は、逆方向の動作シーケンスを使用することになり、デュアルゲートは、トップゲートとボトムゲートの両方の組み合わせであり、より優れたゲート制御を提供することが可能である。
【0022】
最初に、基板３００が、２０５Ａ、２０５Ｂ、２０５Ｃ、２０５Ｄといった４つのＦＯＵＰのうちの１つ以上にロードされうる。例えば、少なくとも幾つかの実施形態において、基板３００がＦＯＵＰ２０５Ａにロードされうる。
【0023】
方法１００は、１０２において、基板３００上に第１の金属層３０２を堆積させ、第１の金属層をエッチングして１つ以上のゲート電極を形成することを含む。例えば、一旦ロードされると、ファクトリインタフェースロボット２３８は、ファクトリインタフェース２０４から、例えばロードロックチャンバ２０６Ａを介して処理プラットフォーム２０１へと基板３００を移送することが可能である。真空ロボット２４２は、ロードロックチャンバ２０６Ａから、処理チャンバ２１４Ａ～２１４Ｄ及び／又はサービスチャンバ２１６Ａ及び２１６Ｂのうちの１つ以上へと基板３００を移送すること、及びこれらのチャンバから基板３００を移送することが可能である。例えば、真空ロボット２４２は、１つ以上の上述の堆積プロセスを使用して第１の金属層３０２を堆積させるために、基板３００を処理チャンバ２１４Ａへと移送することが可能である。少なくとも幾つかの実施形態において、処理チャンバ２１４Ａは、チタン、銅、モリブデン、又は他の適切な金属の少なくとも１つでありうる第１の金属層を堆積させるために、ＰＶＤ（例えば、ＤＣスパッタリング）を実行するよう構成されうる。少なくとも幾つかの実施形態において、第１の金属層はチタンとすることができる。さらに、少なくとも幾つかの実施形態において、１０２において第１の金属層３０２を堆積させる前に、基板３００上に剥離層３０１をコーティングすることが可能である。剥離層３０１は、任意の適切な材料から作製されうる。例えば、少なくとも幾つかの実施形態において、剥離層３０１が、ＵＶ光、熱処理又は機械的剥離で溶解可能な有機材料から作製されうる。
【0024】
１０２において、ＰＶＤ堆積が、約１０ｍＴｏｒｒ未満の圧力、約１０ｋＷ～約２０ｋＷのＤＣ電力で、流量が約２０ｓｃｃｍ～約６０ｓｃｃｍの、アルゴンといった１つ以上のプロセスガスを用いて実施されうる。
【0025】
第１の金属層３０２は、１つ以上の適切な厚さまで堆積させることができる。例えば、第１の金属層３０２の厚さは、約１００ｎｍ～約１０００ｎｍでありうる。少なくとも幾つかの実施形態において、第１の金属層３０２は、約１００ｎｍの厚さを有しうる。
【0026】
第１の金属層３０２が基板３００上に所望の厚さまで堆積させられた後で、１０２において、真空ロボット２４２は、基板３００を処理チャンバ２１４Ａから処理チャンバ２１４Ｂに移送することができる。例えば、処理チャンバ２１４Ｂは、１つ以上の適切なエッチングプロセスを使用して第１の金属層３０２をエッチングし、１つ以上のゲート電極、例えばゲート電極３０４を形成するよう構成されうる。例えば、少なくとも幾つかの実施形態において、第１の金属層３０２が、ドライエッチプロセス及びマスキング層（図示せず）を使用してエッチングされ、ゲート電極３０４（図３Ｂ）が形成されうる。マスキング層は、基板３００を処理チャンバ２１４Ａから処理チャンバ２１４Ｂに移送する前に、処理チャンバ２１４Ａ内で堆積させることができる。ドライエッチプロセスは、約１０ｍＴｏｒｒ～約８０ｍＴｏｒｒの圧力、約１０００Ｗ～約３０００ＷのＲＦソース電力、約５００Ｗ～約１２００ＷのＲＦバイアス電力、０～約－２０℃のカソード温度で、及び、Ｃ４Ｆ８、ＳＦ６、Ａｒといった１つ以上のプロセスガス（例えば、エッチガス）で、実施されうる。
【0027】
次に、１０４において、方法１００は、ゲート電極３０４の上に誘電体層３０６を堆積させることを含む（図３Ｃ）。例えば、真空ロボット２４２は、処理チャンバ２１４Ｂから、１つ以上の上記の堆積プロセスを実行するよう構成可能な処理チャンバ２１４Ｃへと、基板３００を移送することが可能である。例えば、処理チャンバ２１４Ｃは、少なくともゲート電極３０４の上に誘電体層３０６を堆積させるために、１つ以上のＣＶＤプロセス（例えば、ＰＥＣＶＤ）又はＰＶＤ（例えば、パルススパッタリング）を実施するよう構成されうる。誘電体３０６は、低誘電率材料又は高誘電率材料から形成されうる。少なくとも幾つかの実施形態において、誘電体層３０６は高誘電率材料から形成することができ、例えば、酸化ケイ素、窒化ケイ素、又は窒化アルミニウムの少なくとも１つから形成することができる。少なくとも幾つかの実施形態において、誘電体層３０６は酸化ケイ素でありうる。誘電体層３０６は、１つ以上の適切な厚さまで堆積させることが可能である。例えば、誘電体層３０６の厚さは、約１０ｎｍ～約１０００ｎｍでありうる。少なくとも幾つかの実施形態において、誘電体層３０６が、約２００ｎｍの厚さを有しうる。ＰＥＣＶＤプロセスは、約１Ｔｏｒｒ～約１０Ｔｏｒｒの圧力、約１０００Ｗ～約２０００ＷのＲＦソース電力、約１００Ｗ～約１０００ＷのＲＦバイアス電力、約１００℃～約４００℃の温度で、オルトケイ酸テトラエチル（ＴＥＯＳ）、Ｏ２、Ｈ３といった１つ以上のプロセスガス（例えば、堆積用）を使用して実施されうる。
【0028】
次に、１０６において、方法１００は、トランジスタチャネルを形成するゲート電極の部分を覆うために、誘電体層１０６の上に半導電性酸化物層３０８を堆積させることを含みうる（図３Ｄ）。例えば、真空ロボット２４２は、半導電性酸化物層３０８を形成する（例えば、トランジスタチャネルを形成する）ためにＰＶＤを実施するために、基板３００を処理チャンバ２１４Ｃから処理チャンバ２１４Ａへと移送することが可能である。説明の便宜上、半導電性酸化物層３０８は、左側のゲート電極上に堆積している様子が示されている。半導電性酸化物層３０８は、亜鉛酸化物、アルミニウムがドープされた亜鉛酸化物（Ａｌ－ＺＯ）、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）の少なくとも１つとすることができる。例えば、少なくとも幾つかの実施形態において、半導電性酸化物層３０８が、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）でありうる。半導電性酸化物層３０８は、１つ以上の適切な厚さまで堆積させることが可能である。例えば、半導電性酸化物層３０８の厚さは、約１０ｎｍ～約２０００ｎｍとすることができる。少なくとも幾つかの実施形態において、半導電性酸化物層３０８が約５０ｎｍの厚さを有しうる。
【0029】
１０６において、ＲＦ ＰＶＤ堆積が、１０２に関して上述したのと同様のプロセスパラメータを使用して、例えば、約１０ｍＴｏｒｒ未満の圧力、約１０ｋＷ～約２０ｋＷのＲＦ電力で、流量が２０ｓｃｃｍ～約６０ｓｃｃｍの、アルゴンといった１つ以上のプロセスガスを用いて、実施されうる。
【0030】
少なくとも幾つかの実施形態において、１０６において、１つ以上の既知のエッチングプロセス及びマスキング層（図示せず）が、ゲート電極１０４の被覆を促進するために使用されうる。例えば、少なくとも幾つかの実施形態において、半導電性酸化物層３０８を、誘電体層１０６を覆う（又は実質的に覆う）よう堆積させることができる。その後で、マスキング層を堆積させることができ、ドライエッチプラズマ又はウェットエッチプロセスといったエッチングプロセスが、誘電体層３０６から（例えば、右側のゲート電極から）半導電性酸化物層３０８を除去するために実行されうる。処理チャンバ２１４Ｄは、例えば、ドライエッチプロセスを実行するよう構成可能である。
【0031】
次に、１０８において、本方法は、半導電性酸化物層３０８で覆われていないゲート電極の部分から誘電体層３０６をエッチングして、ゲートアクセスビア３１０（図３Ｅ）を形成することを含む。説明のために、先に記載したように、半導電性酸化物層３０８は、左側のゲート電極３０４に堆積している様子が示されており、従って、誘電体層３０６は、右側のゲート電極３０４からエッチングされる。真空ロボット２４２は、右側のゲート電極３０４から誘電体層３０６をエッチングするために、基板３００を処理チャンバ２１４Ａから処理チャンバ２１４Ｂへと移送することが可能である。基板３００を処理チャンバ２１４Ａから処理チャンバ２１４Ｂに移送する前に、処理チャンバ２１４Ａでマスキング層を堆積させることができる。１０８において、処理チャンバ２１４Ｂは、ゲートアクセスビア３１０を形成するためのドライエッチングプロセスを実行するよう構成されうる。１０８において、エッチングプロセスが、約１０ｍＴｏｒｒ～約８０ｍＴの圧力、約１０００Ｗ～約３０００ＷのＲＦソース電力、約５００Ｗ～約１２００ＷのＲＦバイアス電力、約０～約－２０℃のカソード温度で、Ｃ４Ｆ８、ＳＦ６、Ａｒといった１つ以上のプロセスガスで、実施されうる。
【0032】
次に、１１０において、方法１００は、例えばゲート金属、ソース金属、ドレイン金属の接続性形成のために、誘電体層３０６及び半導電性酸化物層３０８の上、並びにゲートアクセスビア３１０内に第２の金属層３１２を堆積させることを含む（図３Ｆ）。真空ロボット２４２は、基板３００を処理チャンバ２１４Ｂから処理チャンバ２１４Ａへと移送することが可能である。第２の金属層３１２は、チタン、銅、又はモリブデンの少なくとも１つとすることができる。幾つかの実施形態において、第２の金属層が胴である。第２の金属層３１２は、１つ以上の適切な厚さまで堆積させることができる。例えば、第２の金属層３１２の厚さは、約１μｍ～約５μｍでありうる。少なくとも幾つかの実施形態において、第２の金属層が約１０００ｎｍの厚さを有しうる。さらに、Ｘ軸（図３Ｌ）に沿って、例えば、１１０で形成されたソース／ドレイン（Ｓ／Ｄ））間で測定された半導電性酸化物層３０８の長さＬは、約１μｍ～約２０μｍとすることができる。同様に、Ｙ軸（図３Ｌ）に沿って、例えば、１１０で形成されたソース／ドレイン（Ｓ／Ｄ））間で測定された半導電性酸化物層３０８の幅Ｗは、約１μｍ～約２０μｍとすることができる。
【0033】
１１０において、ＰＶＤ堆積が、約１０ｍＴｏｒｒ未満の圧力、約１０ｋＷ～約２０ｋＷのＤＣ電力で、流量が２０ｓｃｃｍ～約６０ｓｃｃｍの、アルゴンといった１つ以上のプロセスガスを用いて実施されうる。
【0034】
少なくとも幾つかの実施形態において、１１０において、１つ以上の上述のエッチングプロセス及びマスキング層（図示せず）が、ゲート金属、ソース金属、ドレイン金属の接続性形成のために使用されうる。
【0035】
次に、方法１００は、第２の金属層３１２を覆うために、ポリマーコーティング層３１４（例えば、感光性ポリマーコーティング層、図３Ｇ）を堆積させ、ポリマーコーティング層３１４をマスクし、パターニングして現像して、第２の金属層３１２を露出させるビア３１６を形成する（例えば、ＲＤＬインターポーザのポリマー層を現像する）ことを含みうる。ポリマーコーティング層３１４は、ＲＤＬインターポーザの層を現像するのに適した１つ以上の既知のポリマーから作製されうる。例えば、少なくとも幾つかの実施形態において、ポリマーコーティング層３１４が、ポリアミド、フェノール、ポリベンゾオキサゾール、エポキシから作製されうる。ポリマーコーティング層３１４は、スピンコータ、例えば、現像及びベーキング機能を備えたスピンコータを使用して、約１μｍ～約１０μｍの厚さまで堆積させることができる。
【0036】
例えば、ビア３１６がポリマーコーティング層３１４に形成された後で、真空ロボット２４２は、第３の金属（例えば、チタン、銅、又はモリブデン）をバリアシード金属として堆積させるために、基板３００を移送することができる。フォトレジストが塗布され、リソグラフィでパターニングされて、再分配層のデザインを形成する。その後、ビア３１６を充填し、かつポリマーコーティング層３１４の上に少なくとも１つの金属コンタクトを形成するために、ウエハが銅でメッキされる。例えば、図３Ｈに示すように、３つの金属コンタクト３１８がビア３１６において形成されている。第３の金属は、約１μｍ～約５μｍの厚さまでメッキされうる。
【0037】
図３Ｇ及び図３Ｈに示す方法１００のプロセスを繰り返して、図３Ｉに示すように、ポリマー及び金属コンタクトの層を必要なだけ形成することが可能である。その後に、方法１００は、任意選択的に、１つ以上の電気デバイス３２０を、（例えば、既知の接続プロセス／装置を使用して）最後のポリマーコーティング層（図３Ｊ）上に形成された金属コンタクト３１８に接続することを任意に含みうる。例えば、少なくとも幾つかの実施形態において、１つ以上の電気デバイス３２０は、デジタル回路、ダイナミックランダムアクセスメモリ、又は集積回路（ダイ）の少なくとも１つを含みうるが、これらに限定されない。少なくとも幾つかの実施形態において、アンダーバンプメタライゼーション（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌｌｉｚａｔｉｏｎ）を使用して、１つ以上の電気デバイス３２０上の金属コンタクトと、金属コンタクト３１８とに接続するための、はんだバンプ３２２を形成することが可能である。本発明者らは、１つ以上の電気デバイス３２０を、ＴＦＴが埋め込まれたＲＤＬインターポーザに接続することで、経路がより短い信号バッファリングが提供され（例えば、シリコン基板／ＴＳＶが不要）、より優れた性能が可能になり、比較的低コストのシステム統合の代替案が提供され、歩留まり管理のための相互接続の冗長性が提供され、Ｉ／Ｏチャネルの１：１マッチングと、６層より多い高密度相互接続と、が時折必要となりうる従来のＲＤＬインターポーザと比較して金属層が削減された、集積回路間の多重化／逆多重化が提供されることを見出した。
【0038】
少なくとも幾つかの実施形態において、方法１００は、任意選択的に、１つ以上の電気デバイス３２０を金属コンタクト３１８に接続した後で基板３００（及び、設けられている場合は剥離層３０１）を除去すること、及び、誘電体層の底面上にはんだバンプ３２２を形成するために、アンダーバンプメタライゼーションを実行することを含みうる（例えば、形成されたＴＦＴは、第１のポリマーコーティング層に埋め込まれている）。幾つかの実施形態において、１つ以上の適切なモールド３２４を堆積させて、１つ以上の電気デバイス３２０、金属コンタクト３１８、及び最後のポリマーコーティング層を覆うことが可能である（図３Ｋ）。
【0039】
本明細書に記載の方法は、他のファンアウトプロセススキームにおいても使用可能である。例えば、本明細書では、方法１００は、ＲＤＬ ｆｉｒｓｔファンアウトプロセススキーム（例えば、ＲＤＬ １ｓｔが、ダイ／チップに接続する前の相互接続のＲＤＬを形成する）として記載されてきたが、方法１００はそのようには限定されない。例えば、ファンアウトプロセススキームは、ＲＤＬ ｌａｓｔを含みうる（例えば、ダイがウエハフォーマットに埋め込まれ／再構成され、次いで、ＲＤＬが、再構成されたパッケージの上に形成されて外部接続性を形成する）。
【0040】
先の記載は、本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及び更なる実施形態が考案されうる。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F.3L】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【国際調査報告】