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特表2024-503693ゲートオールアラウンドＦＥＴアーキテクチャ用の閾値電圧調節
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-01-26
(54)【発明の名称】ゲートオールアラウンドＦＥＴアーキテクチャ用の閾値電圧調節
(51)【国際特許分類】
H01L 21/336 20060101AFI20240119BHJP
H01L 21/316 20060101ALI20240119BHJP
H01L 21/31 20060101ALI20240119BHJP
H01L 21/8234 20060101ALI20240119BHJP
H01L 21/8238 20060101ALI20240119BHJP
【ＦＩ】
H01L29/78 301G
H01L21/316 X
H01L21/31 C
H01L29/78 301Y
H01L29/78 301X
H01L27/088 C
H01L27/092 D
H01L27/092 A
H01L27/088 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023542923
(86)(22)【出願日】2021-11-17
(85)【翻訳文提出日】2023-09-07
(86)【国際出願番号】 US2021059779
(87)【国際公開番号】W WO2022159165
(87)【国際公開日】2022-07-28
(31)【優先権主張番号】63/141,276
(32)【優先日】2021-01-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ハン， スティーヴン シー．エイチ．
(72)【発明者】
【氏名】コロンボー， ベンジャミン
(72)【発明者】
【氏名】キム， ミョンソン
(72)【発明者】
【氏名】ガンディコッタ， シュリーニヴァース
(72)【発明者】
【氏名】ヤン， イーシオン
(72)【発明者】
【氏名】レンチ， ジャックリーン サマンサ
(72)【発明者】
【氏名】ヤン， ヨン
【テーマコード（参考）】
5F045
5F048
5F058
5F140
【Ｆターム（参考）】
5F045AA06
5F045AA08
5F045AA15
5F045AB31
5F045AC07
5F045AC11
5F045EE19
5F045HA16
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5F048AC01
5F048AC03
5F048BA01
5F048BA16
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5F048BB11
5F048BB14
5F048BD01
5F048BD06
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5F058BF07
5F058BF27
5F058BF29
5F058BF37
5F058BH02
5F058BH04
5F140AA39
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5F140BD17
5F140BE07
5F140BE08
5F140BE10
5F140BE14
5F140BE16
5F140BE17
5F140BE18
5F140BF05
5F140BF07
(57)【要約】
ゲートスタック構造を形成する方法が、基板上に形成された半導体構造上の高誘電率ゲート誘電体層上に双極子金属層を形成すること、双極子金属層をアニーリングすること、及び双極子金属層を除去することを含む。双極子金属層は、高誘電率ゲート誘電体層内のドーパントを含む。
【選択図】図３Ａ
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
ゲートスタック構造を形成する方法であって、基板上に形成された半導体構造上の高誘電率ゲート誘電体層上に双極子金属層を形成すること、
前記双極子金属層をアニーリングすること、及び
前記双極子金属層を除去することを含み、
前記双極子金属層は、前記高誘電率ゲート誘電体層内のドーパントを含む、方法。
【請求項2】
前記双極子金属層を形成することは、前記半導体構造上に前記双極子金属層をブランケット堆積させること、及び
前記双極子金属層をパターニングすることを含む、請求項１に記載の方法。
【請求項3】
前記高誘電率ゲート誘電体層は、酸化ハフニウム（HfO2）を含む、請求項１に記載の方法。
【請求項4】
前記双極子金属層は、ランタン（La）含む、請求項３に記載の方法。
【請求項5】
前記双極子金属層は、アルミニウム（Al）を含む、請求項３に記載の方法。
【請求項6】
前記双極子金属層は、ニオブ（Nb）含む、請求項３に記載の方法。
【請求項7】
前記双極子金属層は、３Åと２０Åとの間の厚さを有する、請求項１に記載の方法。
【請求項8】
ゲートスタック構造を形成する方法であって、基板上に形成された半導体構造上の高誘電率ゲート誘電体層上にｐ型仕事関数調整層を形成すること、
前記ｐ型仕事関数調整層上にｎ型仕事関数調整層を形成すること、
前記ｎ型仕事関数調整層上に高誘電率ゲート誘電体キャップ層を形成すること、及び
前記高誘電率ゲート誘電体キャップ層上に金属ゲート電極を形成することを含み、
前記ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、
前記ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含む、方法。
【請求項9】
前記金属ゲート電極は、タングステン（W）を含む、請求項８に記載の方法。
【請求項10】
前記ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、５Åと３０Åとの間の厚さを有する、請求項８に記載の方法。
【請求項11】
前記ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含み、５Åと３０Åとの間の厚さを有する、請求項８に記載の方法。
【請求項12】
半導体構造上にゲートスタック構造を形成する方法であって、半導体構造上に界面層を形成すること、
前記界面層上に高誘電率ゲート誘電体層を形成すること、
前記高誘電率ゲート誘電体層上に、前記高誘電率ゲート誘電体層内のドーパントを含む双極子金属層を形成すること、
前記双極子金属層をアニーリングすること、
前記双極子金属層を除去すること、
前記高誘電率ゲート誘電体層上に第１の高誘電率誘電体キャップ層を形成すること、
前記高誘電率ゲート誘電体層上にｐ型仕事関数調整層を形成すること、
前記高誘電率ゲート誘電体層上にｎ型仕事関数調整層を形成すること、
前記ｐ型仕事関数調整層及び前記ｎ型仕事関数調整層上に第２の高誘電率誘電体キャップ層を形成すること、並びに
前記第２の高誘電率誘電体キャップ層上に金属ゲート電極を形成することを含み、
前記ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、
前記ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含む、方法。
【請求項13】
前記双極子金属層を形成することは、前記高誘電率ゲート誘電体層上に前記双極子金属層をブランケット堆積させること、及び
前記双極子金属層をパターニングすることを含む、請求項１２に記載の方法。
【請求項14】
前記高誘電率ゲート誘電体層は、酸化ハフニウム（HfO2）を含む、請求項１２に記載の方法。
【請求項15】
前記双極子金属層は、ランタン（La）含む、請求項１４に記載の方法。
【請求項16】
前記双極子金属層は、アルミニウム（Ａｌ）又はニオブ（Nb）含む、請求項１４に記載の方法。
【請求項17】
前記金属ゲート電極は、タングステン（W）を含む、請求項１２に記載の方法。
【請求項18】
前記ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、５Åと３０Åとの間の厚さを有する、請求項１７に記載の方法。
【請求項19】
前記ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含み、５Åと３０Åとの間の厚さを有する、請求項１７に記載の方法。
【請求項20】
前記第１の高誘電率誘電体キャップ層と前記第２の高誘電率誘電体キャップ層は、各々、窒化チタン（TiN）を含む、請求項１２に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
[0001] 本明細書で説明される実施形態は、広くは、半導体デバイス製造に関し、特に、ゲートオールアラウンド電界効果トランジスタ（FET）内にゲートスタックを形成するシステム及び方法に関する。
【背景技術】
【0002】
[0002] 金属酸化膜半導体電界効果トランジスタ（MOSFET）における電力、タイミング、及び面積の制約について最適化を行うために、複数の閾値電圧Vt（マルチVt）技法が一般に採用されている。低閾値電圧Vt（低Vt）モジュールは、入力信号に応じて迅速にスイッチングするが、より多くの漏れ電力を消費する。高閾値電圧Vt（高Vt）モジュールは、スイッチング速度が遅いが、漏れ電力の消費は少ない。典型的な電力最適化設計では、最も少ない電力損失で速度及び面積の制約を満たすために、低Vtモジュールと高Vtモジュールが混在する。
【0003】
[0003] MOSFETにおける閾値電圧Vtは、従来、高誘電率（high-k）／金属ゲートスタック内に界面双極子層を挿入するか、又はゲート電極に仕事関数調整層を追加することによって調節されている。しかし、従来のVt調節方法は、ゲートがチャネルの４辺全てに置かれるゲートオールアラウンドFET（GAA FET）などの、１０～１５nm以下の技術ノード向けのアーキテクチャとは相容れない可能性がある。
【0004】
[0004] したがって、調節された閾値電圧Vtを持つ、より新規でより小さいFETデバイスを製造し得るシステム及び方法が必要とされている。
【発明の概要】
【0005】
[0005] 本開示の複数の実施形態は、ゲートスタック構造を形成する方法を提供する。該方法は、基板上に形成された半導体構造上の高誘電率ゲート誘電体層上に双極子金属層（dipole metal layer）を形成すること、双極子金属層をアニーリングすること、及び双極子金属層を除去することを含む。双極子金属層は、高誘電率ゲート誘電体層内のドーパントを含む。
【0006】
[0006] 本開示の複数の実施形態は、ゲートスタック構造を形成する方法も提供する。該方法は、基板上に形成された半導体構造上の高誘電率ゲート誘電体層上にｐ型仕事関数調整層を形成すること、高誘電率ゲート誘電体層上にｎ型仕事関数調整層を形成すること、並びにｐ型仕事関数調整層及びｎ型仕事関数調整層上に金属ゲート電極を形成することを含む。ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含む。
【0007】
[0007] 本開示の複数の実施形態は、半導体構造上にゲートスタック構造を形成する方法を更に提供する。該方法は、半導体構造上に界面層を形成すること、界面層上に高誘電率ゲート誘電体層を形成すること、高誘電率ゲート誘電体層上に高誘電率ゲート誘電体層内のドーパントを含む双極子金属層を形成すること、双極子金属層をアニーリングすること、双極子金属層除去すること、高誘電率ゲート誘電体層上に第１の高誘電率誘電体キャップ層を形成すること、高誘電率ゲート誘電体層上にｐ型仕事関数調整層を形成すること、高誘電率ゲート誘電体層上にｎ型仕事関数調整層を形成すること、ｐ型仕事関数調整層及びｎ型仕事関数調整層上に第２の高誘電率誘電体キャップ層を形成すること、並びに第２の高誘電率誘電体キャップ層上に金属ゲート電極を形成することを含む。ｐ型仕事関数調整層は、ｐ型ドープされた導電性材料を含み、ｎ型仕事関数調整層は、ｎ型ドープされた導電性材料を含む。
【0008】
[0008] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は、本開示の典型的な実施形態のみを例示しており、本開示は他の等しく有効な実施形態も許容し得るので、添付の図面は、本開示の範囲を限定すると見なすべきではないことに留意されたい。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
[0013] 理解を容易にするために、可能な場合には、図面に共通する同一の要素を指し示すのに同一の参照番号が使用された。一実施形態の要素及び特徴は、追加の記述がなくても、他の複数の実施形態に有益に組み込むことができると考えられている。
【0011】
[0014] 本明細書で説明される複数の実施形態は、調節された閾値電圧Vtを持つゲートオールアラウンド（GAA）FETなどの、極めて微細化されたプロセスノード用のトランジスタデバイスを形成するためのシステム及び方法を提供する。このようなデバイスでは、従来の二酸化ケイ素（SiO2）ゲート誘電体の代わりに、高誘電率誘電材料（例えば、酸化ハフニウム（HfO2））が、ゲート誘電体として使用され、従来の多結晶シリコン（ポリシリコン）ゲートの代わりに、金属層（例えば、チタン（Ti）、タンタル（Ta）、タングステン（W））、又は導電性化合物層（例えば、窒化チタン（TiN）、窒化タンタル（TaN））が、ゲート電極として使用される。閾値電圧Vtは、高誘電率ゲート誘電体内に双極子層を誘起すること、ゲート電極に仕事関数調整層を追加すること、及びそれらの厚さを調節すること、又はこれらの組み合わせによって調節される。
【0012】
[0015] 図１は、本開示の幾つかの実施例によるマルチチャンバ処理システム１００の一実施例の概略上面図である。処理システム１００は、概して、ファクトリインターフェース１０２、ロードロックチャンバ１０４、１０６、それぞれの移送ロボット１１２、１１４を有する移送チャンバ１０８、１１０、保持チャンバ１１６、１１８、及び処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０を含む。本明細書で詳述されるように、処理システム１００内のウエハは、処理システム１００の外部の周囲環境（例えば、製造工場内などに存在してよい大気周囲環境）にウエハを曝露することなしに、様々なチャンバ内で処理され、様々なチャンバの間で移送され得る。例えば、ウエハは、処理システム１００内でウエハに対して実行される様々なプロセスの間に低圧又は減圧環境を壊すことなしに、低圧（例えば、約３００Torr以下）又は減圧環境において、様々なチャンバ内で処理され、様々なチャンバの間で移送され得る。したがって、処理システム１００は、ウエハの幾つかの処理向けに統合された解決策を提供してよい。
【0013】
[0016] 本明細書で提供される教示に従って適切に改変されてよい処理システムの例には、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なEndura（登録商標）、Producer（登録商標）、若しくはCentura（登録商標）集積処理システム、又は他の適切な処理システムが含まれる。他の処理システム（他の製造業者からのものを含む）が、本明細書で説明される複数の態様から利益を受けるように適合されてよいことも考慮されている。
【0014】
[0017] 図１で示されている一実施例では、ファクトリインターフェース１０２が、ウエハの移送を容易にするために、ドッキングステーション１４０及びファクトリインターフェースロボット１４２を含む。ドッキングステーション１４０は、１以上の前方開口型統一ポッド（FOUP）１４４を受容するように構成されている。幾つかの実施例では、各ファクトリインターフェースロボット１４２が、概して、ファクトリインターフェース１０２からロードロックチャンバ１０４、１０６へウエハを移送するように構成されたそれぞれのファクトリインターフェースロボット１４２の一端に配置されたブレード１４８を備える。
【0015】
[0018] ロードロックチャンバ１０４、１０６は、ファクトリインターフェース１０２に結合されたそれぞれのポート１５０、１５２、及び移送チャンバ１０８に結合されたそれぞれのポート１５４、１５６を有する。移送チャンバ１０８は、保持チャンバ１１６、１１８に結合されたそれぞれのポート１５８、１６０、及び処理チャンバ１２０、１２２に結合されたそれぞれのポート１６２、１６４を更に有する。同様に、移送チャンバ１１０は、保持チャンバ１１６、１１８に結合されたそれぞれのポート１６６、１６８、及び処理チャンバ１２４、１２６、１２８、１３０に結合されたそれぞれのポート１７０、１７２、１７４、１７６を有する。ポート１５４、１５６、１５８、１６０、１６２、１６４、１６６、１６８、１７０、１７２、１７４、１７６は、例えば、移送ロボット１１２、１１４によってそこを貫通してウエハを移送するための、及び、それぞれのチャンバの間でガスが通過することを防止するためにそれぞれのチャンバの間に密封を提供するための、スリットバルブを有するスリットバルブ開口部であり得る。概して、任意のポートは、そこを貫通してウエハを移送するために開かれる。そうでなければ、ポートは閉じられる。
【0016】
[0019] ロードロックチャンバ１０４、１０６、移送チャンバ１０８、１１０、保持チャンバ１１６、１１８、及び処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０は、ガス及び圧力制御システム（特に図示せず）に流体結合されてよい。ガス及び圧力制御システムは、１以上のガスポンプ（例えば、ターボポンプ、クライオポンプ、ラフィングポンプ）、ガス源、様々なバルブ、及び様々なチャンバに流体結合された導管を含み得る。動作では、ファクトリインターフェースロボット１４２が、ウエハをFOUP１４４からポート１５０又は１５２を貫通してロードロックチャンバ１０４又は１０６に移送する。次いで、ガス及び圧力制御システムは、ロードロックチャンバ１０４又は１０６をポンプダウンする。ガス及び圧力制御システムは、移送チャンバ１０８、１１０及び保持チャンバ１１６、１１８を、内部低圧又は減圧環境（不活性ガスを含んでよい）で更に維持する。したがって、ロードロックチャンバ１０４又は１０６のポンプダウンは、例えば、ファクトリインターフェース１０２の大気環境と移送チャンバ１０８の低圧又は減圧環境との間で、ウエハを通過させることを容易にする。
【0017】
[0020] ウエハがポンプダウンされたロードロックチャンバ１０４又は１０６内にある状態で、移送ロボット１１２は、ウエハをロードロックチャンバ１０４又は１０６からポート１５４又は１５６を貫通して移送チャンバ１０８の中に移送する。次いで、移送ロボット１１２は、処理のためにそれぞれのポート１６２、１６４を貫通して処理チャンバ１２０、１２２、及び、更なる移送を待つように保持するためにそれぞれのポート１５８、１６０を貫通して保持チャンバ１１６、１１８のいずれかに、並びに／又は、それらの間でウエハを移送することができる。同様に、移送ロボット１１４は、ポート１６６又は１６８を貫通して保持チャンバ１１６又は１１８内のウエハにアクセスすることができ、処理のためにそれぞれのポート１７０、１７２、１７４、１７６を貫通して処理チャンバ１２４、１２６、１２８、１３０、及び、更なる移送を待つように保持するためにそれぞれのポート１６６、１６８を貫通して保持チャンバ１１６、１１８のいずれかに、並びに／又は、それらの間でウエハを移送することができる。様々なチャンバ内で及び様々なチャンバの間でウエハを移送及び保持することは、ガス及び圧力制御システムによって提供される低圧又は減圧環境内で行われ得る。
【0018】
[0021] 処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０は、ウエハを処理するための任意の適切なチャンバであり得る。幾つかの実施例では、処理チャンバ１２２が、洗浄プロセスを実行することができ、処理チャンバ１２０が、エッチングプロセスを実行することができ、処理チャンバ１２４、１２６、１２８、１３０が、それぞれのエピタキシャル成長プロセスを実行することができる。処理チャンバ１２２は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なSiCoNi（商標）Precleanチャンバであってよい。処理チャンバ１２０は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なSelectra（商標）Etchチャンバであってよい。
【0019】
[0022] システムコントローラ１９０が、処理システム１００又はその構成要素を制御するために処理システム１００に結合されている。例えば、システムコントローラ１９０は、処理システム１００のチャンバ１０４、１０６、１０８、１１６、１１８、１１０、１２０、１２２、１２４、１２６、１２８、１３０の直接制御を使用して、又はチャンバ１０４、１０６、１０８、１１６、１１８、１１０、１２０、１２２、１２４、１２６、１２８、１３０に関連付けられたコントローラを制御することによって、処理システム１００の動作を制御してよい。動作では、システムコントローラ１９０が、処理システム１００の性能を調整するために、それぞれのチャンバからのデータ収集及びフィードバックを可能にする。
【0020】
［0023] システムコントローラ１９０は、概して、中央処理装置（CPU）１９２、メモリ１９４、及びサポート回路１９６を含む。CPU１９２は、産業用設定で使用できる任意の形態の汎用プロセッサのうちの１つであってよい。メモリ１９４又は非一時的なコンピュータ可読媒体は、CPU１９２によってアクセス可能であり、ローカル若しくはリモートの、ランダムアクセスメモリ（RAM）、リードオンリーメモリ（ROM）、フロッピーディスク、ハードディスク、又は任意の他の形態のディジタルストレージなどの、１以上のメモリであってよい。サポート回路１９６は、CPU１９２に結合され、キャッシュ、クロック回路、入／出力サブシステム、電源などを備えてよい。本明細書で開示される様々な方法は、概して、CPU１９２が、例えば、ソフトウェアルーチンとしてメモリ１９４内（又は特定のプロセスチャンバのメモリ内）に記憶されたコンピュータ指示命令コードを実行することによって、CPU１９２の制御の下で実施されてよい。コンピュータ指示命令コードがCPU１９２によって実行されると、CPU１９２は、様々な方法に従ってプロセスを実行するようにチャンバを制御する。
【0021】
[0024] 他の処理システムは、他の構成を採り得る。例えば、より多くの又はより少ない処理チャンバが、移送装置に結合されてよい。図示されている一実施例では、移送装置が、移送チャンバ１０８、１１０及び保持チャンバ１１６、１１８を含む。他の複数の実施例では、より多くの又はより少ない移送チャンバ（例えば、１つの移送チャンバ）及び／又はより多くの又はより少ない保持チャンバ（例えば、保持チャンバなし）が、処理システム内の移送装置として実装されてよい。
【0022】
［0025］ 図２Ａ及び図２Ｂは、本開示の１以上の実施態様による、半導体構造３００内にゲートスタック構造を形成する方法２００のプロセスフロー図を描いている。図３Ａは、半導体構造３００の等角図である。図３Ｂ及び図３Ｃは、それぞれ、図３Ａの線Ｂ‐Ｂ’及び線Ｃ‐Ｃ’に沿って切り取られた、半導体構造３００の一部分の断面図である。図３Ｄは、図３Ｂの線Ｄ‐Ｄ’に沿って切り取られた半導体構造３００の一部分の拡大された断面図である。図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆ、図４Ｇ、及び図４Ｈは、方法２００の様々な段階に対応する半導体構造３００内に形成されたゲートスタック構造の一部分の断面図である。図３Ａ、図３Ｂ、及び図３Ｃは、半導体構造３００の部分的な概略図のみを示しており、半導体構造３００は、図面において示されているような複数の態様を有する任意の数のトランジスタセクション及び更なる材料を含んでよいことが理解されるべきである。図２Ａ及び図２Ｂで示されている方法ステップは、順次説明されるが、省略された及び／若しくは追加された並びに／又は別の所望の順序に再配置された１以上の方法ステップを含む他のプロセスシーケンスが、本明細書で提供される本開示の複数の実施形態の範囲内に入ることも留意されるべきである。
【0023】
[0026] 図３Ａを参照すると、半導体構造３００は、第１の領域R1及び第２の領域R2を有する基板３０２を含んでよい。R1では、第１のゲートオールアラウンド電界効果トランジスタ（GAA FET）モジュールTR1が形成され、R2では、第２のGAA FETモジュールTR2が形成される。GAA FETモジュールTR1とGAA FETモジュールTR2は、モジュール間絶縁層３０４によって、互いに、及び図３Ａで示されていない半導体構造３００内の他のGAA FETモジュールから電気的に絶縁されている。
【0024】
[0027] 本明細書で使用される「基板」という用語は、後続の処理動作の土台として働く材料の層であって、洗浄されるべき表面を含む材料の層のことを指す。基板３０２は、必要に応じて、シリコン系材料又は任意の適切な絶縁材料若しくは導電性材料であってよい。基板３０２は、結晶シリコン（例えば、Si<100>又はSi<111>）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ及びパターニングされた若しくはパターニングされていないウエハ、シリコンオンインシュレータ（SOI）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、又はサファイアといった材料を含んでよい。モジュール間の絶縁層３０４は、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素などの、シリコン含有誘電材料で形成されてよい。
【0025】
[0028] 一実施例では、第１の領域R1が高電圧領域であり、第２の領域R2が低電圧領域である。別の一実施例では、第１の領域R1がｐ型MOSFET（ｐ-MOSFET）領域であり、第２の領域R2がｎ型MOSFET（ｎ-MOSFET）領域である。GAA FETモジュールTR1とTR2の各々は、チャネル領域CHと、チャネル領域CHによってX方向に分離されたソース／ドレイン領域SDとを含んでよい。ソース／ドレイン領域SDは、チャネル領域CHよりもY方向に広くてよい。
【0026】
[0029] 図３Ａ、図３Ｂ、及び図３Ｃを参照すると、ソース／ドレイン領域SDは、基板３０２上で交互に且つ繰り返し積み重ねられた第１の半導体層３０６と第２の半導体層３０８を含んでよい。第１の半導体層３０６は、第２の半導体層３０８が形成される第２の材料に対するエッチング選択性を有する第１の材料で形成される（すなわち、第１の材料のエッチング速度は、第２の材料のエッチング速度よりも高い）。エッチング選択性（すなわち、第２の材料のエッチング速度に対する第１の材料のエッチング速度）は、約１０：１から２００：１の間である。第１の材料と第２の材料の例示的な組み合わせには、シリコンゲルマニウム（SiGe）／シリコン（Si）、シリコンゲルマニウム（SiGe）／ゲルマニウム（Ge）、及びゲルマニウムスズ（GeSn）／シリコン（Si）が含まれる。ソース／ドレイン領域SDの第１の半導体層３０６の部分は、ゲート電極GEによってX方向において分離されてよい。GEの各々は、チャネル領域CH内に形成されたゲートスタック３１０によって囲まれている。チャネル領域CHの第２の半導体層３０８は、数ナノメートルと数百ナノメートルとの間の幅を有するナノワイヤ又はナノチューブとして働いてよい。
【0027】
[0030］ 第１及び第２の半導体層３０６及び３０８は、化学気相堆積（CVD）、原子層堆積（ALD）、又は物理的気相堆積（PVD）などの任意の適切な堆積技法、並びにリソグラフィ及びエッチングプロセスなどのパターニング技法を使用して形成されてよい。
【0028】
[0031] 第１及び第２の半導体層３０６及び３０８は、各々、約６nmから約１４nm、例えば約１０nmの厚さを有してよい。
【0029】
[0032] 図３Ｄを参照すると、ゲートスタック３１０は、第２の半導体層３０８上に順次形成された、界面層３１２、高誘電率ゲート誘電体層３１４、第１の高誘電率誘電体キャップ層３１６、ｐ型仕事関数調整層３１８、ｎ型仕事関数調整層３２０、及び第２の高誘電率誘電体キャップ層３２２を含む。ゲート電極GEが、第２の高誘電率誘電体キャップ層３２２上に形成される。
【0030】
[0033] 方法２００は、ブロック２０５において界面形成プロセスで開始し、図４Ａで示されているように、第２の半導体層３０８上に界面層３１２を形成する。界面形成プロセスは、亜酸化窒素（N2O）ガスを利用する改良されたインシトゥ（その場）蒸気発生（eISSG）プロセスなどの、適切な熱酸化プロセスを含んでよい。ブロック２０５において形成される界面層３１２は、酸化ケイ素の１以上の単層に対応する、約３Åと約１０Åとの間（例えば、約５Å）の厚さを有する、薄い非晶質（アモルファス：amorphous）の酸化ケイ素（SiO2）層である。幾つかの実施形態では、界面層３１２が、H2及びO2ガスを利用するインシトゥ蒸気生成（ISSG）プロセス、又はNH3及びO2ガスを利用する急速熱酸化（RTO）プロセスによって形成されてよい。界面層３１２は、その上に堆積される高誘電率ゲート誘電体層３１４の核形性層として作用してよく、第２の半導体層３０８と高誘電率ゲート誘電体層３１４との間の界面の品質（例えば、界面状態密度、蓄積容量、周波数分散、及び漏れ電流など）を改善する。界面形成プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0031】
[0034] 幾つかの実施形態では、ブロック２０５における界面形成プロセスが省略され、第２の半導体層３０８上への高誘電率ゲート誘電体層３１４の堆積前に、界面層３１２が形成されない。その場合、界面層３１２は、第２の半導体層３０８上に堆積された高誘電率ゲート誘電体層３１４を介して第２の半導体層３０８を熱的に酸化する後続の熱酸化プロセスによって形成される。後続の熱酸化プロセスによって形成される界面層３１２は、信頼性の高いデバイス特性（例えば、界面状態密度、蓄積容量、周波数分散、及び漏れ電流など）を確保し、高誘電率ゲート誘電体層３１４から第２の半導体層３０８への原子拡散を低減させるのに十分な厚さであってよく、約０．３nmと約１nmとの間、例えば０．５nmの厚さ有する。
【0032】
[0035] ブロック２１０では、図４Ｂで示されているように、高誘電率ゲート誘電体層３１４を界面層３１２上に堆積させるために、堆積プロセスが実行される。高誘電率ゲート誘電体層３１４は、二酸化ハフニウム（HfO2）、二酸化ジルコニウム（ZrO2）、酸化イッテルビウム（Y2O3）、酸化アルミニウム（Al2O3）などの高誘電率誘電材料、HfZrO、HfLaOx、HfTiOなどの既存の金属酸化物の高誘電率誘電体ホスト材料の中にドープされた第三元素を有する三元の高誘電率誘電体膜で形成されてよい。堆積プロセスは、原子層堆積（ALD）プロセスを含んでよい。ALDプロセスでは、金属含有前駆体と酸素含有前駆体とが、交互に界面層３１２に供給される。幾つかの実施形態では、金属含有前駆体が、酸素含有前駆体を供給する前にパージされる。金属は、ハフニウム（Hf）、ジルコニウム（Zr）、若しくはチタン（Ti）などの遷移金属、ランタン（La）、イッテルビウム（Yb）、若しくはイットリウム（Y）などの希土類金属、ストロンチウム（Sr）などのアルカリ土類金属、又はアルミニウム（Al）などの他の金属であってよい。酸化剤については、金属と反応してよい任意の酸素含有前駆体が使用されてよい。例えば、酸素含有前駆体は、水、二原子酸素、オゾン、ヒドロキシル含有前駆体若しくはアルコール、窒素及び酸素含有前駆体、局所的又は遠隔的に強化された酸素を含むプラズマ強化酸素、又は界面層３１２の上の金属の酸化物の層を生成するために金属に組み込まれてよい酸素を含む任意の他の材料であってよく或いはこれらを含んでよい。一実施例では、金属含有前駆体が四塩化ハフニウム（HfCl4）であり、酸化剤が水（H2O）であり、二酸化ハフニウム（HfO2）層を形成する。ALDプロセスは、２００℃と約４００℃との間、例えば約２７０℃の温度で実行されてよい。ALDプロセスによって堆積される高誘電率ゲート誘電体層３１４は、非晶質であってよく、約１０Åと約３０Åとの間の厚さを有してよい。堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0033】
[0036] ブロック２１５では、堆積されたままの高誘電率ゲート誘電体層３１４を硬化させ及び高密度化するために、任意選択的な堆積後アニールプロセスが実行される。堆積されたままの非晶質の高誘電率ゲート誘電体層３１４の結晶化が生じてよい。堆積後アニールプロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、窒素（N2）及びアルゴン（Ar）雰囲気などの不活性雰囲気中での熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。堆積後アニールプロセスは、界面層３１２及び高誘電率誘電体層３１４を熱的に硬化させ及び高密度化してよい。
【0034】
[0037] 堆積後アニールプロセスは、約１秒と約６０秒との間、約５００℃と約８００℃との間の温度、及び約０．０１Torrと１００Torrとの間の圧力で実行されてよい。
【0035】
[0038] ブロック２２０では、高誘電率ゲート誘電体層３１４内の空孔及び欠陥の中に窒素原子を挿入するために、プラズマ窒化プロセスが実行される。プラズマ窒化プロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なCENTURA（登録商標）DPNチャンバなどのDPNチャンバ内で実行されるデカップルドプラズマ窒化（DPN）プロセスであってよい。DPNチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。プラズマ窒化プロセスは、高誘電率ゲート誘電体層３１４を窒素プラズマに曝露する。これは、窒素ラジカル又は窒素原子が、高誘電率ゲート誘電体層３１４の厚さ全体を通して高誘電率ゲート誘電体層３１４内に取り込まれることを可能にしてよい。プラズマ窒化プロセス中に、窒素原子が、酸素（O）との準安定結合を形成してよい。プラズマプロセスにおいて使用されてよいガスには、窒素（N2）、アンモニア（NH3）、又はそれらの混合物などの窒素含有ガスが含まれる。一実施例では、窒素ガスが、約３％から約８％の窒素（N2）と混合されたアンモニア（NH3）である。プラズマ窒化プロセスは、堆積されたままの高誘電率ゲート誘電体層３１４内の空孔及び欠陥に窒素が取り込まれた結果として、高誘電率ゲート誘電体層３１４の厚さを変化させない場合がある。
【0036】
[0039] 窒化プロセスは、約１０秒と約３００秒との間、約０℃と約５００℃との間の温度で実行されてよい。
【0037】
[0040] ブロック２２５では、プラズマ窒化された高誘電率ゲート誘電体層３１４内の空孔及び欠陥の中に窒素原子を更に挿入するために、任意選択的な熱窒化プロセスが実行される。熱窒化プロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、アンモニア（NH3）雰囲気中での熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。
【0038】
[0041] 熱窒化プロセスは、約１０秒と約３００秒との間、約７００℃と約９００℃との間の温度、及び約１０Torrと７４０Torrとの間の圧力で実行されてよい。
【0039】
[0042] ブロック２３０では、プラズマ窒化された高誘電率ゲート誘電体層３１４内の残っている化学結合を不動態化するために、窒化後アニールプロセスが実行される。窒化後アニールプロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、窒素（N2）及びアルゴン（Ar）雰囲気中でのスパイク熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。窒化後アニールプロセスは、ブロック２２０においてプラズマ窒化プロセスで形成された準安定窒素結合を不動態化してよく、非晶質の高誘電率ゲート誘電体層３１４の結晶化が生じてよい。
【0040】
[0043] スパイク熱アニールプロセスは、約１秒と約３０秒との間、約７００℃と約８５０℃との間の温度、及び約１０Torrと７４０Torrとの間の圧力で実行されてよい。
【0041】
[0044] ブロック２３５では、図４Ｃで示されているように、高誘電率ゲート誘電体層３１４上に双極子金属層４０２を形成するために、双極子形成プロセスが実行される。ブロック２３５における双極子形成プロセスは、半導体構造３００内の高誘電率ゲート誘電体層３１４の露出表面全体にわたる双極子金属層４０２のブランケット堆積、並びに、双極子金属層４０２をパターニングするための後続のリソグラフィ及びエッチングプロセスを含む（すなわち、半導体構造３００の一部の領域では双極子金属層４０２を形成し、半導体構造３００の他の一部の領域では双極子金属層４０２を形成しないように）。
【0042】
[0045] 幾つかの実施形態では、双極子金属層４０２が、二酸化ハフニウム（HfO2）などの高誘電率誘電材料内のｎ型ドーパントを含有する材料で形成される。適切なｎ型ドーパントには、ランタン（La）、イットリウム（Y）、及びイッテルビウム（Yb）などの希土類金属、又はマグネシウム（Mg）などのハフニウム（Hf）よりも高いフェルミ準位を有する任意の金属物質が含まれる。適切なランタン（La）含有材料には、酸化ランタン（La2O3）、窒化ランタン（LaN）、ランタン（La）、及び窒化チタンランタン（TiLaN）が含まれる。後続のアニールプロセスでは、双極子金属層４０２からのｎ型ドーパント種が、下層の高誘電率ゲート誘電体層３１４の中に拡散し、取り込まれる。これは、ｎ‐MOSFETの閾値電圧Vtを低下させる。ｎ型ドーパント種の量は、閾値電圧Vtの変化を決定する。例えば、高誘電率ゲート誘電体層３１４内への約１原子％と約５原子％との間のランタン（La）種の取り込みは、閾値電圧Vtを約１０eVだけ変化させる。
【0043】
[0046] 幾つかの実施形態では、双極子金属層４０２が、二酸化ハフニウム（HfO2）などの高誘電率誘電材料内のｐ型ドーパントを含有する材料で形成される。適切なｐ型ドーパントには、アルミニウム（Al）、ニオブ（Nb）、タンタル（Ta）、又はハフニウム（Hf）よりも低いフェルミ準位を有する任意の金属物質が含まれる。適切なアルミニウム（Al）含有材料には、酸化アルミニウム（Al2O3）が含まれる。適切なニオブ（Nb）含有材料には、窒化ニオブ（NbN）、酸化ニオブ（NbOx）、及び窒化チタンニオブ（TiNbN）が含まれる。後続のアニールプロセスでは、ｐ型ドーパント種が、下層の高誘電率ゲート誘電体層３１４の中に拡散し、取り込まれる。これは、ｐ‐MOSFETの閾値電圧Vtを低下させる。ｐ型ドーパント種の量は、閾値電圧Vtの変化を決定する。例えば、高誘電率ゲート誘電体層３１４内への約１原子％と約５原子％との間のアルミニウム（Al）種の取り込みは、閾値電圧Vtを約８０eVだけ変化させる。例えば、高誘電率ゲート誘電体層３１４内への約１原子％と約５原子％との間のニオブ（Nb）種の取り込みは、閾値電圧Vtを約１２０eVだけ変化させる。
【0044】
[0047] ブランケット堆積プロセスは、原子層堆積（ALD）プロセスを含んでよい。ALDプロセスは、２００℃と約４００℃との間、例えば約３００℃の温度で実行されてよい。ALDプロセスによって堆積される双極子金属層４０２は、約３Åと約２０Åとの間、例えば１０Åの厚さを有してよい。堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0045】
[0048] ブロック２４０では、ドーパント種（ランタン（La）、アルミニウム（Al）、又はニオブ（Nb））を下層の高誘電率ゲート誘電体層３１４の中に拡散させるために、アニールプロセスが実行される。ブロック２４０におけるアニールプロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、窒素（N2）及びアルゴン（Ar）雰囲気などの不活性雰囲気中での熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。
【0046】
[0049] ブロック２４０におけるアニールプロセスは、約１秒と約３０秒との間、約６００℃と約１０００℃との間、例えば約９００℃の温度、及び約０．１Torrと１００Torrとの間の圧力で実行されてよい。
【0047】
[0050] ブロック２４５では、双極子金属層４０２を剥離するために、除去プロセスが実行される。除去プロセスは、乾燥プラズマエッチングプロセスを含んでよい。
【0048】
[0051] ブロック２５０では、図４Ｄで示されているように、半導体構造３００のゲート誘電体層３１４上に第１の高誘電率誘電体キャップ層３１６を堆積させるために、堆積プロセスが実行される。第１の高誘電率誘電体キャップ層３１６は、TiN又はTaNなどのチタン（Ti）又はタンタル（Ta）を含む金属窒化物材料で形成されてよい。第１の高誘電率誘電体キャップ層３１６は、後続のパターニング及びエッチングプロセス中に高誘電率ゲート誘電体層３１４のための保護層として使用される。ブロック２５０における堆積プロセスは、原子層堆積（ALD）プロセスを含んでよい。ALDでは、チタン（Ti）又はタンタル（Ta）を含む金属含有前駆体、窒素含有前駆体、及びドーパント含有前駆体が、ゲート誘電体層３１４の表面に供給される。金属含有前駆体の例としては、チタン（Ti）又はタンタル（Ta）が含まれ、窒素含有前駆体の例は、アンモニア（NH3）、ジアゼン（N2H2）、及びヒドラジン（N2H4）である。
【0049】
[0052] ブロック２５０におけるALDプロセスは、約２００℃と約７００℃との間、例えば約３００℃と約６００度との間の温度で実行されてよい。ブロック２５０においてALDプロセスによって堆積される第１の高誘電率誘電体キャップ層３１６は、非晶質であってよく、約２Åと約２００Åとの間、例えば１０Åと約１５Åとの間の厚さを有してよい。堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0050】
[0053] ブロック２５５では、堆積されたままの第１の高誘電率誘電体キャップ層３１６を硬化させ及び高密度化するために、任意選択的な金属キャップアニールプロセスが実行される。堆積されたままの第１の高誘電率誘電体キャップ層３１６の結晶化が生じてよい。ブロック２５５における任意選択的な金属キャップアニールプロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、窒素（N2）及びアルゴン（Ar）雰囲気などの不活性雰囲気中での熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。
【0051】
[0054] ブロック２５５における任意選択的な金属キャップアニールプロセスは、約１秒と約１０秒との間、約７００℃と約８５０℃との間の温度、及び約０．１Torrと１００Torrとの間の圧力で実行されててよい。
【0052】
[0055] ブロック２６０では、図４Ｅで示されているように、第１の高誘電率誘電体キャップ層３１６上に犠牲シリコンキャップ層４０４を堆積させるために、堆積プロセスが実行される。犠牲シリコンキャップ層４０４は、ブロック２６５における後続のアニールプロセス中に、下層の高誘電率ゲート誘電体層３１４及び第１の高誘電率誘電体キャップ層３１６を物理的及び化学的に保護してよい。犠牲シリコンキャップ層４０４は、水素化アモルファスシリコン（a-Si：H）などのアモルファスシリコンで形成される。アモルファスシリコンは、粒界が拡散のための経路となる多結晶シリコンと比較して、原子の拡散が少ない場合がある。ブロック２６０における堆積プロセスは、原子層堆積（ALD）プロセス又は化学気相堆積（CVD）プロセスであってよい。その場合、その上に形成される第１の高誘電率誘電体キャップ層３１６を有する半導体構造３００は、シリコン前駆体に曝露される。シリコン前駆体の例としては、ポリシラン（SixHy）がある。例えば、ポリシランは、ジシラン（Si2H6）、トリシラン（Si3H8）、テトラシラン（Si4H10）、イソテトラシラン、ネオペンタシラン（Si5H12）、シクロペンタシラン（Si5H10）、ヘキサシラン（C6H14）、シクロヘキサシラン（Si6H12）、又は、一般的に、SixHyであってx＝２以上のSixHy、及びそれらの組み合わせを含む。
【0053】
[0056] 犠牲シリコンキャップ層４０４は、約３０Åと約５０Åとの間の厚さを有してよい。ブロック２６０における堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0054】
[0057] ブロック２６５では、第１の高誘電率誘電体キャップ層３１６を硬化させ及び高密度化するために、キャップアニール後（PCA）プロセスが実行される。堆積したままの第１の高誘電率誘電体キャップ層３１６及び堆積したままの犠牲シリコンキャップ層４０４の結晶化が生じてよい。ブロック２６５におけるPCAプロセスは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手可能なRADOX（商標）チャンバなどの急速熱処理（RTP）チャンバ内で実行される、窒素（N2）及びアルゴン（Ar）雰囲気などの不活性雰囲気中での熱アニールプロセスを含んでよい。RTPチャンバは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、及び１３０のいずれかであってよい。
【0055】
[0058] ブロック２６５におけるPCAプロセスは、約１秒と約１０秒との間、約９００℃と約１０００℃との間、例えば約９００℃の温度、及び約０．１Torrと１００Torrとの間の圧力で実行されてよい。
【0056】
[0059] ブロック２７０では、犠牲シリコンキャップ層４０４を剥離するために、除去プロセスが実行される。除去プロセスは、乾燥プラズマエッチングプロセスを含んでよい。
【0057】
[0060] ブロック２７５では、図４Ｆで示されているように、硬化及び高密度化された第１の高誘電率誘電体キャップ層３１６上にｐ型仕事関数調整層３１８を堆積させるために、堆積プロセスが実行される。ｐ型仕事関数調整層３１８は、高誘電率ゲート誘電体層３１４と併せて、ｐ型MOSFET領域内の有効なゲート電極として作用する。
【0058】
[0061] ｐ型仕事関数調整層３１８は、ｐ型ドープされた導電性材料、窒化チタン（TiN）、窒化チタンケイ素（TiSiN）、窒化タンタルケイ素（TaSiN）、窒化モリブデン（MoN）、窒化タングステン（W3N2）、窒化ニオブ（NbN）、窒化モリブデンニオブ（MoNbN）、及び窒化チタンニオブ（TiNbN）で形成されてよい。幾つかの実施形態では、ｐ型仕事関数調整層３１８が、約１原子％と約２０原子％との間、例えば約１０原子％のドーピング量を有してよい。ｐ型仕事関数調整層３１８の厚さは、閾値電圧Vtの変化を決定する。例えば、ｐ型仕事関数調整層３１８の厚さの変化は、閾値電圧Vtを約８０eVだけ変化させる。ｐ型仕事関数調整層３１８の全体の厚さは、約５Åと約３０Åの間、例えば約１０Åであってよい。
【0059】
[0062] 堆積プロセスは、原子層堆積（ALD）プロセスを含んでよい。ALDプロセスでは、金属含有前駆体とアンモニア（NH3）などの窒素含有前駆体とが、交互に半導体構造３００の露出層に供給される。幾つかの実施形態では、金属含有前駆体が、窒素含有前駆体を供給する前にパージされる。このシーケンスは、所望の厚さが到達されるまで繰り返される。金属は、チタン（Ti）、モリブデン（Mo）、ニオブ（Nb）、タンタル（Ta）、又はタングステン（W）であってよい。ALDプロセスは、約２００℃から約４００℃、例えば約３００℃の温度で実行されてよい。堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0060】
[0063] ブロック２８０では、図４Ｇで示されているように、ｐ型仕事関数調整層３１８上にｎ型仕事関数調整層３２０を堆積させるために、堆積プロセスが実行される。ｎ型仕事関数調整層３２０は、高誘電率ゲート誘電体層３１４と併せて、ｎ型MOSFET領域内の有効なゲート電極として作用する。
【0061】
[0064] ｎ型仕事関数調整層３２０は、炭化チタンアルミニウム（Ti3AlC2）、窒化亜鉛（Zn3N2）、窒化バナジウム（VN）、窒化マグネシウム（Mg3N2）、窒化イットリウム（YN）、窒化ストロンチウム（Sr3N2）、又はシリコンの中間間隙よりも高い平均仕事関数を有する任意の金属種などの、ｎ型ドープされた導電性材料で形成されてよい。幾つかの実施形態では、ｎ型仕事関数調整層３２０が、約１原子％と約２０原子％との間、例えば約１０原子％のドーピング量を有してよい。ｎ型仕事関数調整層３２０の厚さは、閾値電圧Vtの変化を決定する。例えば、ｎ型仕事関数調整層３２０の厚さの変化は、閾値電圧Vtを約８０eVだけ変化させる。ｎ型仕事関数調整層３２０の全体の厚さは、約５Åと約３０Åの間、例えば約１０Åであってよい。
【0062】
[0065] 堆積プロセスは、原子層堆積（ALD）プロセスを含んでよい。ALDプロセスでは、金属含有前駆体とアンモニア（NH3）などの窒素含有前駆体とが、交互に半導体構造３００の露出層に供給される。幾つかの実施形態では、金属含有前駆体が、窒素含有前駆体を供給する前にパージされる。金属は、チタン（Ti）、アルミニウム（Al）、亜鉛（Zn）、バナジウム（V）、マグネシウム（Mg）、イットリウム（Y）、又はストロンチウム（Sr）であってよい。ALDプロセスは、約２００℃から約４００℃、例えば約３００℃の温度で実行されてよい。堆積プロセスは、図１で示されている処理チャンバ１２０、１２２、１２４、１２６、１２８、又は１３０などの、処理チャンバ内で実行されてよい。
【0063】
[0066] ブロック２８５では、図４Ｈで示されているように、ｎ型仕事関数調整層３２０上に第２の高誘電率誘電体キャップ層３２２を形成するために、形成プロセスが実行される。ブロック２８５における形成プロセスは、ブロック２５０における堆積プロセス、ブロック２５５における金属キャップアニールプロセス、ブロック２６０における堆積プロセス、ブロック２６５におけるキャップアニール後（PCA）プロセス、及び２７０における除去プロセスと実質的に同じである。
【0064】
[0067] ブロック２９０では、図３Ｄで示されているように、第２の高誘電率誘電体キャップ層３２２上にゲート電極GEを堆積させるために、堆積プロセスが実行される。ゲート電極GEは、タングステン（W）又はコバルト（Co）などの金属で形成されてよい。ゲート電極GEは、ｐ型ドープ又はｎ型ドープされてよい。ブロック２９０における堆積プロセスは、WF6などのタングステン含有前駆体又はコバルト含有前駆体などを使用する、化学気相堆積（CVD）プロセスを含んでよい。
【0065】
[0068] 本明細書で説明される複数の実施形態は、調節された閾値電圧Vtを持つゲートオールアラウンド（GAA）FET内にゲートスタック構造を形成するためのシステム及び方法を提供する。ゲートスタック構造は、高誘電率誘電材料（例えば、酸化ハフニウム（HfO2））で形成されたゲート電気層、及び金属層（例えば、チタン（Ti）、タンタル（Ta）、タングステン（W））又は導電性化合物層（例えば、窒化チタン（TiN）、窒化タンタル（TaN））で形成されたゲート電極を含む。閾値電圧Vtは、高誘電率ゲート誘電体内に双極子層を誘起すること、ゲート電極に仕事関数調整層を追加すること、及びそれらの厚さを調節すること、又はこれらの組み合わせによって制御可能に調節される。
【0066】
[0069] 本明細書で説明されるゲートスタック構造は、MOSFET、ダイナミックランダムアクセスメモリ（DRAM）、及びフラッシュメモリにおける任意の金属ゲート用途及び／又は任意のバリア用途において有利に使用され得る。
【0067】
[0070] 上記は、本開示の複数の実施形態を対象とするが、本開示の他の及び更なる実施形態が、本開示の基本的な範囲から逸脱することなく考案されてよく、本開示の範囲は、以下の特許請求の範囲によって規定される。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【国際調査報告】