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特表2024-504999３次元チップレット形成のための局所的応力領域

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-02

(54)【発明の名称】３次元チップレット形成のための局所的応力領域

(51)【国際特許分類】

H01L 23/12 20060101AFI20240126BHJP

H01L 23/14 20060101ALI20240126BHJP

H01L 21/3205 20060101ALI20240126BHJP

H01L 21/768 20060101ALI20240126BHJP

H01L 21/312 20060101ALI20240126BHJP

H01L 21/316 20060101ALI20240126BHJP

H01L 21/318 20060101ALI20240126BHJP

G03F 7/20 20060101ALI20240126BHJP

【ＦＩ】

H01L23/12 501C

H01L23/14 S

H01L21/88 T

H01L21/90 K

H01L21/90 S

H01L21/90 Q

H01L21/312 D

H01L21/316

H01L21/318

G03F7/20 521

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023544627

(86)(22)【出願日】2022-01-19

(85)【翻訳文提出日】2023-09-13

(86)【国際出願番号】 US2022012923

(87)【国際公開番号】W WO2022164693

(87)【国際公開日】2022-08-04

(31)【優先権主張番号】63/141,552

(32)【優先日】2021-01-26

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/141,553

(32)【優先日】2021-01-26

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョーエレクトロンユーエスホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東忠彦

(72)【発明者】

【氏名】デヴィリアーズ，アントン

(72)【発明者】

【氏名】フルフォード，ダニエル

(72)【発明者】

【氏名】シェピス，アンソニー

(72)【発明者】

【氏名】ガードナー，マーク

(72)【発明者】

【氏名】フルフォード，エイチ．ジム

【テーマコード（参考）】

2H197

5F033

5F058

【Ｆターム（参考）】

2H197AA09

2H197AA22

2H197CA03

2H197CE10

2H197HA03

5F033JJ11

5F033KK11

5F033QQ09

5F033QQ48

5F033RR04

5F033RR06

5F033RR08

5F033RR27

5F033SS22

5F033VV07

5F033VV17

5F033XX19

5F058AA10

5F058AC07

5F058AF04

5F058AG01

5F058BA20

5F058BC02

5F058BC08

5F058BC11

(57)【要約】

本開示の態様は、半導体構造上にチップレットを形成する方法を提供する。本方法は、第１の半導体構造であって、第１の半導体構造の第１の面上に形成された第１の回路と第１の配線構造とを有する、第１の半導体構造、を提供することと、第１の面をキャリア基板に付着させることと、を含み得る。本方法は、第１の応力膜と第２の応力膜との複合材を第１の半導体構造の第２の面上に形成することと、第１の半導体構造からキャリア基板を分離することと、を更に含み得る。本方法は、第１の応力膜と第２の応力膜との複合材、及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することと、第２の配線構造が第１の配線構造に接続されるように、少なくとも１つのチップレットを、第２の回路及び第２の配線構造を有する第２の半導体構造に結合させることと、を更に含み得る。

【特許請求の範囲】

【請求項1】

第１の半導体構造を提供するステップであって、前記第１の半導体構造は、該第１の半導体構造の第１の側に形成された第１の回路および第１の配線構造を有する、ステップと、
前記第１の半導体構造の前記第１の側をキャリア基板に取り付けるステップと、
前記第１の半導体構造の第２の側に応力膜を形成するステップと、
前記第１の半導体構造から前記キャリア基板を分離するステップと、
前記応力膜および前記第１の半導体構造を切断して少なくとも１つのチップレットを画定するステップと、
前記少なくとも１つのチップレットを第２の半導体構造に結合するステップであって、前記第２の半導体構造は、第２の回路および第２の配線構造を有し、前記第２の配線構造は、前記第１の配線構造に接続される、ステップと、
を有する、方法。

【請求項2】

さらに、前記応力膜をパターニングしてパターン化された応力膜を形成するステップを有し、
前記応力膜および前記第１の半導体構造を切断して少なくとも１つのチップレットを画定するステップは、前記パターン化された応力膜および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項１に記載の方法。

【請求項3】

前記パターン化された応力膜は、マスクベースリソグラフィツール、直接描画リソグラフィツール、または紫外線（ＵＶ）架橋を通じて形成される、請求項２に記載の方法。

【請求項4】

前記パターン化された応力膜は、デジタル光プロセッシング（ＤＬＰ）チップ、グレーティングライトバルブ、またはレーザーガルバノメータを用いた直接描画リソグラフィツールを通じて形成される、請求項３に記載の方法。

【請求項5】

さらに、前記少なくとも１つのチップレットが前記第２の半導体構造に結合された後、前記パターン化された応力膜を除去するステップを有する、請求項２に記載の方法。

【請求項6】

さらに、前記少なくとも１つのチップレットが前記第２の半導体構造に結合された後、前記応力膜を除去するステップを有する、請求項１に記載の方法。

【請求項7】

前記第１の半導体構造は、さらに、該第１の半導体構造の前記第２の側に形成された第１の誘電体層を有し、前記第１の半導体構造の第２の側に応力膜を形成するステップは、前記第１の半導体構造の前記第１の誘電体層上に応力膜を形成するステップを有する、請求項１に記載の方法。

【請求項8】

前記第１の半導体構造は、さらに、前記第１の誘電体層上に形成された第１の基板を有し、
当該方法は、さらに、前記第１の半導体構造の前記第１の誘電体層上に応力膜を形成するステップの前に、前記第１の基板を除去し、前記第１の誘電体層を未被覆にさせるステップを有する、請求項７に記載の方法。

【請求項9】

前記第１の半導体構造の前記第１の側は、付着材料を用いて前記キャリア基板に取り付けられ、
前記第１の半導体構造から前記キャリア基板を分離するステップは、前記キャリア基板が前記第１の半導体構造から分離されるように、前記付着材料を加熱するステップを有する、請求項１に記載の方法。

【請求項10】

第１の半導体構造を提供するステップであって、前記第１の半導体構造は、該第１の半導体構造の第１の側に形成された第１の回路および第１の配線構造を有する、ステップと、
前記第１の半導体構造の前記第１の側をキャリア基板に取り付けるステップと、
前記第１の半導体構造の第２の側に応力膜を形成するステップと、
前記応力膜および前記第１の半導体構造を切断して少なくとも１つのチップレットを画定するステップと、
前記少なくとも１つのチップレットから前記キャリア基板を分離するステップと、
前記少なくとも１つのチップレットを第２の半導体構造に結合するステップであって、前記第２の半導体構造は、第２の回路および第２の配線構造を有し、前記第２の配線構造は、前記第１の配線構造に接続される、ステップと、
を有する、方法。

【請求項11】

【請求項12】

前記パターン化された応力膜は、マスクベースリソグラフィツール、直接描画リソグラフィツール、またはＵＶ架橋を通じて形成される、請求項１１に記載の方法。

【請求項13】

前記パターン化された応力膜は、ＤＬＰチップ、グレーティングライトバルブ、またはレーザーガルバノメータを用いた直接描画リソグラフィツールを通じて形成される、請求項１２に記載の方法。

【請求項14】

前記第１の半導体構造は、さらに、該第１の半導体構造の前記第２の側に形成された第１の誘電体層を有し、
前記第１の半導体構造の第２の側に応力膜を形成するステップは、前記第１の半導体構造の前記第１の誘電体層上に応力膜を形成するステップを有する、請求項１０に記載の方法。

【請求項15】

前記第１の半導体構造は、さらに、前記第１の誘電体層上に形成された第１の基板を有し、
当該方法は、さらに、前記第１の半導体構造の前記第１の誘電体層上に応力膜を形成するステップの前に、前記第１の基板を除去し、前記第１の誘電体層を未被覆にさせるステップを有する、請求項１４に記載の方法。

【請求項16】

前記第１の半導体構造の前記第１の側は、付着材料を用いて前記キャリア基板に取り付けられ、
前記応力膜および前記第１の半導体構造を切断して少なくとも１つのチップレットを画定するステップは、前記応力膜、前記第１の半導体構造、および前記付着材料を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項１０に記載の方法。

【請求項17】

前記応力膜、前記第１の半導体構造、および前記付着材料を切断して、少なくとも１つのチップレットを画定するステップは、前記応力膜、前記第１の半導体構造、前記付着材料、および前記キャリア基板の一部を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項１６に記載の方法。

【請求項18】

前記第１の半導体構造の前記第１の側は、付着材料を用いて前記キャリア基板に取り付けられ、
前記少なくとも１つのチップレットから前記キャリア基板を分離するステップは、前記キャリア基板が前記少なくとも１つのチップレットから分離されるように、前記付着材料を加熱するステップを有する、請求項１０に記載の方法。

【請求項19】

さらに、前記少なくとも１つのチップレットから前記キャリア基板を分離するステップの前に、前記少なくとも１つのチップレットの前記応力膜にチップレット支持体を形成するステップを有する、請求項１０に記載の方法。

【請求項20】

さらに、前記少なくとも１つのチップレットが前記第２の半導体構造に結合された後、前記チップレット支持体および前記応力膜を除去するステップを有する、請求項１９に記載の方法。

【請求項21】

第１の半導体構造を提供するステップであって、前記第１の半導体構造は、該第１の半導体構造の第１の側に形成された第１の回路および第１の配線構造を有する、ステップと、
前記第１の半導体構造の前記第１の側をキャリア基板に取り付けるステップと、
前記第１の半導体構造の第２の側に、第１の応力膜と第２の応力膜の複合体を形成するステップと、
前記第１の半導体構造から前記キャリア基板を分離するステップと、
前記第１の応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップと、
前記少なくとも１つのチップレットを第２の半導体構造に結合するステップであって、前記第２の半導体構造は、第２の回路および第２の配線構造を有し、前記第２の配線構造が前記第１の配線構造に接続される、ステップと、
を有する、方法。

【請求項22】

さらに、前記少なくとも１つのチップレットが前記第２の半導体構造に結合された後、前記第１の応力膜と前記第２の応力膜の前記複合体を除去するステップを有する、請求項２１に記載の方法。

【請求項23】

前記第１の半導体構造は、さらに、該第１の半導体構造の前記第２の側に形成された第１の誘電体層を有し、
前記第１の半導体構造の第２の側に第１の応力膜と第２の応力膜との複合体を形成するステップは、前記第１の半導体構造の前記第１の誘電体層上に、第１の応力膜と第２の応力膜の複合体を形成するステップを有する、請求項２１に記載の方法。

【請求項24】

前記第１の半導体構造は、さらに、前記第１の誘電体層上に形成された第１の基板を有し、
当該方法は、さらに、前記第１の半導体構造の前記第１の誘電体層上に第１の応力膜と前記第２の応力膜の複合体を形成するステップの前に、前記第１の基板を除去して前記第１の誘電体層を未被覆にさせるステップを有する、請求項２３に記載の方法。

【請求項25】

前記第１の半導体構造の前記第１の側は、付着材料を用いて前記キャリア基板に取り付けられ、
前記第１の半導体構造から前記キャリア基板を分離するステップは、前記キャリア基板が前記第１の半導体構造から分離されるように、前記付着材料を加熱するステップを有する、請求項２１に記載の方法。

【請求項26】

さらに、前記第１の応力膜をパターニングして、第１のパターン化された応力膜を形成するステップを有し、
前記第１の応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップは、前記第１のパターン化された応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項２１に記載の方法。

【請求項27】

前記第１のパターン化された応力膜は、少なくとも１つの応力領域を有するように形成され、
前記第２の応力膜は、前記少なくとも１つの応力領域内に形成される、請求項２６に記載の方法。

【請求項28】

前記第２の応力膜は、さらに、前記第１のパターン化された応力膜上に形成される、請求項２７に記載の方法。

【請求項29】

前記第１のパターン化された応力膜は、マスクベースリソグラフィツール、紫外線（ＵＶ）架橋、または直接描画リソグラフィツールを通じて形成される、請求項２６に記載の方法。

【請求項30】

前記第１のパターン化された応力膜は、デジタル光プロセッシング（ＤＬＰ）チップ、グレーティングライトバルブ、またはレーザーガルバノメータを用いた直接描画リソグラフィツールを通じて形成される、請求項２９に記載の方法。

【請求項31】

さらに、前記少なくとも１つのチップレットが前記第２の半導体構造に結合された後、前記第１のパターン化された応力膜と前記第２の応力膜の前記複合体を除去するステップを有する、請求項２６に記載の方法。

【請求項32】

第１の半導体構造を提供するステップであって、前記第１の半導体構造は、該第１の半導体構造の第１の側に形成された第１の回路および第１の配線構造を有する、ステップと、
前記第１の半導体構造の前記第１の側をキャリア基板に取り付けるステップと、
前記第１の半導体構造の第２の側に、第１の応力膜と第２の応力膜の複合体を形成するステップと、
前記第１の応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップと、
前記少なくとも１つのチップレットから前記キャリア基板を分離するステップと、
前記少なくとも１つのチップレットを第２の半導体構造に結合するステップであって、前記第２の半導体構造は、第２の回路および第２の配線構造を有し、前記第２の配線構造が前記第１の配線構造に接続される、ステップと、
を有する、方法。

【請求項33】

さらに、前記第１の応力膜をパターニングして第１のパターン化された応力膜を形成するステップを有し、
前記第１の応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップは、前記第１のパターン化された応力膜と前記第２の応力膜の前記複合体、および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項３２に記載の方法。

【請求項34】

前記第１のパターン化された応力膜は、少なくとも１つの応力領域を有するように形成され、前記第２の応力膜は、前記少なくとも１つの応力領域内に形成される、請求項３３に記載の方法。

【請求項35】

前記第２の応力膜は、さらに、前記第１のパターン化された応力膜上に形成される、請求項３４に記載の方法。

【請求項36】

前記第１のパターン化された応力膜は、マスクベースリソグラフィツール、ＵＶ架橋、または直接描画リソグラフィツールを通じて形成される、請求項３３に記載の方法。

【請求項37】

前記第１の半導体構造は、さらに、該第１の半導体構造の前記第２の側に形成された第１の誘電体層を有し、
前記第１の半導体構造の第２の側に、第１の応力膜と第２の応力膜の複合体を形成するステップは、前記第１の半導体構造の前記第１の誘電体層上に、第１の応力膜と第２の応力膜の複合体を形成するステップを有する、請求項３２に記載の方法。

【請求項38】

前記第１の半導体構造は、さらに、前記第１の誘電体層上に形成された第１の基板を有し、
当該方法は、さらに、前記第１の半導体構造の前記第１の誘電体層上に第１の応力膜と前記第２の応力膜の複合体を形成するステップの前に、前記第１の基板を除去して前記第１の誘電体層を未被覆にさせるステップを有する、請求項３７に記載の方法。

【請求項39】

前記第１の半導体構造の前記第１の側は、付着材料を用いて前記キャリア基板に取り付けられ、
前記応力膜および前記第１の半導体構造を切断して、少なくとも１つのチップレットを画定するステップは、前記応力膜、前記第１の半導体構造、および前記付着材料を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項３２に記載の方法。

【請求項40】

前記応力膜、前記第１の半導体構造、および前記付着材料を切断して少なくとも１つのチップレットを画定するステップは、前記応力膜、前記第１の半導体構造、前記付着材料、および前記キャリア基板の一部を切断して、少なくとも１つのチップレットを画定するステップを有する、請求項３９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

参照による組み込み
本開示は、２０２１年１月２６日に出願された「ＭｅｔｈｏｄｏｆＭａｋｉｎｇＬｏｃａｌｉｚｅｄＳｔｒｅｓｓＲｅｇｉｏｎｓｆｏｒＡｄｖａｎｃｅｄ３ＤＣｈｉｐｌｅｔＦｏｒｍａｔｉｏｎ」と題する米国仮特許出願第６３／１４１，５５２号、及び２０２１年１月２６日に出願された「ＭｅｔｈｏｄｏｆＭａｋｉｎｇＬｏｃａｌｉｚｅｄＳｔｒｅｓｓＲｅｇｉｏｎｓｆｏｒＡｄｖａｎｃｅｄ３ＤＣｈｉｐｌｅｔＦｏｒｍａｔｉｏｎ」と題する米国仮特許出願第６３／１４１，５５３号の利益を主張し、それらの内容の全体が本明細書に参考として組み込まれる。

【0002】

本開示は、全般的には、半導体デバイス、トランジスタ、及び集積回路を含むマイクロエレクトロニクスデバイスに関し、微細加工の方法を含む。

【背景技術】

【0003】

半導体デバイスの（特に微視的スケールでの）製造では、膜形成堆積、エッチングマスク生成、パターニング、材料エッチング及び除去、並びにドーピング処理などの様々な製作プロセスが実行される。これらのプロセスは、基板上に所望の半導体デバイス要素を形成するように繰り返し実施される。歴史的に、微細加工では、トランジスタは、能動デバイス平面の上に形成される配線／メタライゼーションと共に１つの平面内に生成されており、したがって、２次元（２Ｄ）回路又は２Ｄ製作として特徴付けられている。スケーリングの取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したものの、スケーリングが１桁ナノメートルの半導体デバイス製作ノードに入るにつれて、スケーリングの取り組みは、より大きな課題に直面している。半導体デバイス製造業者は、トランジスタが互いの上に積層される３次元（３Ｄ）半導体回路に対する要望を表明している。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の態様は、半導体構造上にチップレットを形成する方法を提供する。例えば、本方法は、第１の半導体構造であって、第１の半導体構造の第１の面上に形成された第１の回路と第１の配線構造とを有する、第１の半導体構造、を提供することと、第１の半導体構造の第１の面をキャリア基板に付着させることと、を含み得る。本方法は、第１の半導体構造の第２の面上に応力膜を形成することと、第１の半導体構造からキャリア基板を分離することと、を更に含み得る。本方法は、応力膜及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することと、少なくとも１つのチップレットを、第２の回路及び第２の配線構造を有する第２の半導体構造に、第２の配線構造が第１の配線構造に接続されるように結合させることと、を更に含み得る。一実施形態では、本方法は、少なくとも１つのチップレットが第２の半導体構造に結合された後に、応力膜を除去することを更に含み得る。

【0005】

一実施形態では、本方法は、応力膜をパターニングしてパターン形成された応力膜を形成することを更に含むことができ、応力膜及び第１の半導体構造を切断して少なくとも１つのチップレットを画定することは、パターン形成された応力膜及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することを含むことができる。一実施形態では、パターン形成された応力膜は、マスクベースリソグラフィツール、紫外線（ＵＶ）架橋、又は直接描画リソグラフィツールを介して形成され得る。例えば、パターン形成された応力膜は、デジタルライトプロセッシング（ＤＬＰ）チップ、グレーティングライトバルブ、又はレーザーガルバノメータを使用する直接描画リソグラフィツールを介して形成され得る。一実施形態では、本方法は、少なくとも１つのチップレットが第２の半導体構造に結合された後に、パターン形成された応力膜を除去することを更に含み得る。

【0006】

一実施形態では、第１の半導体構造は、その第２の面上に形成された第１の誘電体層を更に有することができ、第１の半導体構造の第２の面上に応力膜を形成することは、第１の半導体構造の第１の誘電体層上に応力膜を形成することを含むことができる。例えば、第１の半導体構造は第１の誘電体層上に形成された第１の基板を更に有することができ、本方法は、第１の半導体構造の第１の誘電体層上に応力膜を形成する前に、第１の基板を除去して第１の誘電体層を露出させることを更に含むことができる。

【0007】

一実施形態では、第１の半導体構造の第１の面は、付着材料を使用してキャリア基板に付着されることができ、第１の半導体構造からキャリア基板を分離することは、キャリア基板が第１の半導体構造から分離されるように付着材料を加熱することを含むことができる。

【0008】

本開示の態様は、半導体構造上にチップレットを形成する別の方法を更に提供する。例えば、本方法は、第１の半導体構造であって、第１の半導体構造の第１の面上に形成された第１の回路と第１の配線構造とを有する、第１の半導体構造、を提供することと、第１の半導体構造の第１の面をキャリア基板に付着させることと、を含み得る。本方法は、第１の半導体構造の第２の面上に応力膜を形成することと、応力膜及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することと、を更に含むことができる。本方法は、少なくとも１つのチップレットからキャリア基板を分離することと、少なくとも１つのチップレットを、第２の回路及び第２の配線構造を有する第２の半導体構造に、第２の配線構造が第１の配線構造に接続されるように結合させることと、を更に含み得る。

【0009】

一実施形態では、本方法は、応力膜をパターニングしてパターン形成された応力膜を形成することを更に含むことができ、応力膜及び第１の半導体構造を切断して少なくとも１つのチップレットを画定することは、パターン形成された応力膜及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することを含むことができる。一実施形態では、パターン形成された応力膜は、マスクベースリソグラフィツール、ＵＶ架橋、又は直接描画リソグラフィツールを介して形成され得る。例えば、パターン形成された応力膜は、ＤＬＰチップ、グレーティングライトバルブ、又はレーザーガルバノメータを使用する直接描画リソグラフィツールを介して形成され得る。

【0010】

【0011】

一実施形態では、第１の半導体構造の第１の面は、付着材料を使用してキャリア基板に付着されることができ、応力膜及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することは、応力膜、第１の半導体構造、及び付着材料を切断して、少なくとも１つのチップレットを画定することを含むことができる。例えば、応力膜、第１の半導体構造、及び付着材料を切断して少なくとも１つのチップレットを画定することは、応力膜、第１の半導体構造、付着材料、及びキャリア基板の一部分を切断して、少なくとも１つのチップレットを画定することを含み得る。

【0012】

一実施形態では、第１の半導体構造の第１の面は、付着材料を使用してキャリア基板に付着されることができ、少なくとも１つのチップレットからキャリア基板を分離することは、キャリア基板が少なくとも１つのチップレットから分離されるように付着材料を加熱することを含むことができる。

【0013】

一実施形態では、本方法は、少なくとも１つのチップレットからキャリア基板を分離する前に、少なくとも１つのチップレットの応力膜上にチップレット支持体を形成することを更に含み得る。例えば、本方法は、少なくとも１つのチップレットが第２の半導体構造に結合された後に、チップレット支持体及び応力膜を除去することを更に含み得る。

【0014】

この「発明の概要」セクションは、本開示又は特許請求の範囲に記載される本発明の全ての実施形態及び／又は段階的に新規な態様を指定するわけではない。むしろ、この概要は、様々な実施形態、及びこれに対応する、従来技術に対する新規点の、予備的説明を提供するに過ぎない。本発明及び実施形態の追加の詳細及び／又は予想される観点については、読者は、以下で更に議論されるような、本開示の「発明を実施するための形態」セクション及び対応する図面を参照されたい。

【0015】

本開示の態様は、半導体構造上にチップレットを形成する方法を提供する。例えば、本方法は、第１の半導体構造であって、第１の半導体構造の第１の面上に形成された第１の回路と第１の配線構造とを有する、第１の半導体構造、を提供することと、第１の半導体構造の第１の面をキャリア基板に付着させることと、を含み得る。本方法は、第１の応力膜と第２の応力膜との複合材を第１の半導体構造の第２の面上に形成することと、第１の半導体構造からキャリア基板を分離することと、を更に含み得る。本方法は、第１の応力膜と第２の応力膜との複合材、及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することと、第２の配線構造が第１の配線構造に接続されるように、少なくとも１つのチップレットを、第２の回路及び第２の配線構造を有する第２の半導体構造に結合させることと、を更に含み得る。一実施形態では、本方法は、少なくとも１つのチップレットが第２の半導体構造に結合された後に、第１の応力膜と第２の応力膜との複合材を除去することを更に含み得る。

【0016】

一実施形態では、第１の半導体構造は、第１の半導体構造の第２の面上に形成された第１の誘電体層を更に有することができ、第１の半導体構造の第２の面上に第１の応力膜と第２の応力膜との複合材を形成することは、第１の半導体構造の第１の誘電体層上に第１の応力膜と第２の応力膜との複合材を形成することを含むことができる。例えば、第１の半導体構造は第１の誘電体層上に形成された第１の基板を更に有することができ、本方法は、第１の半導体構造の第１の誘電体層上に第１の応力膜と第２の応力膜との複合材を形成する前に、第１の基板を除去して第１の誘電体層を露出させることを更に含むことができる。

【0017】

【0018】

一実施形態では、本方法は、第１の応力膜をパターニングして第１のパターン形成された応力膜を形成することを更に含むことができ、第１の応力膜と第２の応力膜との複合材、及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することは、第１のパターン形成された応力膜と第２の応力膜との複合材、及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することを含むことができる。例えば、第１のパターン形成された応力膜は、少なくとも１つの応力領域を有して形成されることができ、第２の応力膜は、少なくとも１つの応力領域内に形成されることができる。別の例として、第２の応力膜は、第１のパターン形成された応力膜上に更に形成されることができる。一実施形態では、第１のパターン形成された応力膜は、マスクベースリソグラフィツール、紫外線（ＵＶ）架橋、又は直接描画リソグラフィツールを介して形成され得る。例えば、第１のパターン形成された応力膜は、デジタルライトプロセッシング（ＤＬＰ）チップ、グレーティングライトバルブ、又はレーザーガルバノメータを使用する直接描画リソグラフィツールを介して形成され得る。一実施形態では、本方法は、少なくとも１つのチップレットが第２の半導体構造に結合された後に、第１のパターン形成された応力膜と第２の応力膜との複合材を除去することを更に含み得る。

【0019】

本開示の態様は、半導体構造上にチップレットを形成する別の方法を更に提供する。例えば、本方法は、第１の半導体構造であって、第１の半導体構造の第１の面上に形成された第１の回路と第１の配線構造とを有する、第１の半導体構造、を提供することと、第１の半導体構造の第１の面をキャリア基板に付着させることと、を含み得る。本方法は、第１の半導体構造の第２の面上に、第１の応力膜と第２の応力膜との複合材を形成することと、第１の応力膜と第２の応力膜との複合材、及び第１の半導体構造を切断して、少なくとも１つのチップレットを画定することと、を更に含み得る。本方法は、少なくとも１つのチップレットからキャリア基板を分離することと、少なくとも１つのチップレットを、第２の回路及び第２の配線構造を有する第２の半導体構造に、第２の配線構造が第１の配線構造に接続されるように結合させることと、を更に含み得る。

【0020】

【0021】

【0022】

【0023】

【0024】

例として提案する本開示の様々な実施形態について、以下の図を参照しながら詳細に説明する。図では、類似の番号は類似の要素を参照する。

【図面の簡単な説明】

【0025】

【図1-10】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第１の例示的な方法を示す断面図である。

【図11-16】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第２の例示的な方法を示す断面図である。

【図17-20】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第３の例示的な方法を示す断面図である。

【図21】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第４の例示的な方法を示すフローチャートである。

【図22】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第５の例示的な方法を示すフローチャートである。

【図23-31】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第１の例示的な方法を示す断面図である。

【図32-36】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第２の例示的な方法を示す断面図である。

【図37-39】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第３の例示的な方法を示す断面図である。

【図40-44】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第４の例示的な方法を示す断面図である。

【図45】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第５の例示的な方法を示すフローチャートである。

【図46】本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第６の例示的な方法を示すフローチャートである。

【発明を実施するための形態】

【0026】

３Ｄ集積化、すなわち複数のデバイスの垂直積層化は、面積よりむしろ体積でトランジスタ密度を増加させることにより、平面デバイスにおいて経験したスケーリング限界を克服することを目的としている。デバイス積層化は、フラッシュメモリ業界によって３ＤＮＡＮＤを採用することにより成功裏に実証及び実装されているが、ランダムロジック設計への応用は、事実上はるかに困難である。ロジックチップ（ＣＰＵ（中央処理装置）、ＧＰＵ（グラフィック処理装置）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及びＳｏＣ（システムオンチップ））用の３Ｄ集積化が推進されている。

【0027】

マイクロエレクトロニクスデバイスがウェハー上に製作されるにつれて、ウェハー自体は、追加又は除去される様々な材料からの様々な応力に、並びにアニーリングなどの処理ステップに曝される。そのような応力は、ウェハーの反り、ゆがみ、及び湾曲から、オーバレイ問題を引き起こし得る。これらの問題は、ウェハー上にウェハーを積層化することにより増加し得る。本明細書における技術は、積層化されたウェハー及びチップレットからのウェハー応力に関する面倒な問題を軽減するシステム及び方法を含む。

【0028】

本明細書の技術は、選択的応力（又はストレッサ）膜技術、及び比較的薄いチップレットを構築して半導体構造、例えばウェハー又はダイに付着させる又は結合させること、を含み得る。１層以上の応力膜が、チップレットの表面（例えば、後面の第２の面若しくは不活性面、又は前面の第１の活性面又は機能面とは反対の面）上に堆積され得る。一実施形態では、直接描画リソグラフィ露光ツールは、チップレットが切断されてウェハー上に配置されるか又はウェハーに結合される前に、チップレットの背面上に補正された応力パターンを描くために使用され得る。チップレットは、同一又は異なる応力膜、及び局所的応力領域のための同一又は異なる応力補正パターンを受け取ることができる。これにより、チップレットの厚さが大幅に低減され得るので、より高い密度の３Ｄチップレットを積層化することが可能になる。ウェハーが、より小さい反り又は湾曲を有し、より高い精度のフォトリソグラフィが可能になるので、これら技術は、ウェハー当たりのより高いダイ歩留まりを可能にする。

【0029】

本明細書に記載する様々なステップの説明の順序は、明確化のために示されている。一般に、これらのステップは、任意の適切な順序で実施することができる。加えて、本明細書における様々な特徴、技術、構成などのそれぞれが、本開示の異なる箇所で考察され得るが、それらの概念のそれぞれは、互いに独立して又は互いに組み合わせて実行され得ることが意図されている。したがって、本発明は、多くの異なる方法で具現化及び考察することができる。

【0030】

図１～図１０は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第１の例示的な方法を示す断面図である。図１に示すように、第１の半導体構造１００が提供され得る。一実施形態では、第１の半導体構造１００は、第１の半導体構造１００の第１の面１００Ａ（又は前面の活性面又は機能面）上に形成された第１の回路（又は第１の能動回路）１１０及び第１の配線構造１２０を有し得る。例えば、第１の回路１１０は、第１の半導体構造１００のバルクシリコン１０５内に形成され得る。別の例として、第１の配線構造１２０は、ビア及び銅層を含み得る。一実施形態では、第１の回路１１０及び第１の配線構造１２０は、チップレットとして使用され得る。チップレットは、本明細書において、構成要素デバイス、又は集積回路、又はより大きいモジュール、アセンブリ、パッケージ若しくは集積回路の構成要素であり得る。チップレットは、より大きいデバイス又はウェハー、例えば第１の半導体構造１００から切断され得る。図１に示す点線が、例示的なチップレットを特定し得る。

【0031】

一実施形態では、第１の半導体構造１００は、第１の半導体構造１００の第２の面（又は背面又は不活性面）１００Ｂに形成された第１の誘電体層１３０及び第１の基板１４０を更に有し得る。例えば、第１の基板１４０は、シリコン基板であり得る。第１の半導体構造１００の製作では、第１の基板１４０、第１の誘電体層１３０、及びバルクシリコン１０５で構成されるシリコン－オン－インシュレータ（ＳＯＩ）基板が提供されることができ、第１の回路１１０は、フォトリソグラフィを介してバルクシリコン１０５内に形成されることができ、第１の配線構造１２０は、第１の回路１１０に接続するように形成されることができる。

【0032】

図１は、第１の半導体構造１００に付着される、第１の半導体構造１００用のキャリア基板１５０を更に示す。例えば、キャリア基板１５０は、シリコンウェハーであり得る。

【0033】

図２に示すように、第１の半導体構造１００の第１の面１００Ａは、付着材料２１０を使用してキャリアウェハー１５０に付着され得る。例えば、付着材料２１０は、接着層、結合層、後で除去することができるウェハーを接合するための方法、誘電体界面において自然酸化物を有する半導体間、金属－金属、酸化物コーティングを有する金属、ＳｉＣコーティングを有する金属、ＳｉＣＮコーティングを有する金属、１つ以上の要素から成るコーティングを有する半導体を含む付着膜を有する金属、又はそれらの組合せ、として特定できる。

【0034】

図３に示すように、第１の基板１４０を除去して、第１の誘電体層１３０を露出させることができる。例えば、第１の半導体構造１００は、化学的機械的平坦化（又は化学的機械的研磨と呼ばれる）（ＣＭＰ）を経て平坦化されることができ、ＣＭＰは第１の誘電体層１３０で止まり、第１の基板１４０が除去され、第１の誘電体層１３０が露出される。

【0035】

図４に示すように、第１の誘電体層１３０上に応力膜４１０が形成され得る。誘電体層１３０上に応力膜４１０を付着させるか又は形成することにより、バルクシリコン１０５において任意のタイプの応力（すなわち、圧縮又は引張）を誘起させることができる。例えば、フォトレジスト層がスピンコーティングを介して第１の誘電体層１３０に塗布され又は第１の誘電体層１３０上に堆積され、応力膜４１０として機能し得る。別の例として、応力膜４１０は、窒化ケイ素、酸化ケイ素など、例えば、Ｓｉ_３Ｎ_４、ＳｉＯ_ｘＮ_ｙ、Ｓｉ、及びＳｉＯ_２を含み得る。応力膜４１０は、スピンオン材料、例えばベンゾシクロブテン（ＢＣＢ）及び架橋特性を有する他の材料を含む、紫外線（ＵＶ）架橋応力膜であり得る。例えば、スピンオン材料は、直接描画露出により露出され、次いでベークされて処理が完了して、所望の応力パターンが確立され、例示的な方法のいずれか１つのために使用され得る。

【0036】

図５に示すように、任意選択で、応力膜４１０がパターニングされて、パターン形成された応力膜５１０が形成され得る。一実施形態では、応力膜４１０は、パターニングされ、露光され、現像されて、反応した（例えば、ポジ型）フォトレジスト層が除去され、パターン形成された応力膜５１０が形成され得る。例えば、パターン形成された応力膜５１０を形成するためにフォトマスクが使用され得る。別の例として、応力膜４１０、例えば、フォトレジスト層は、直接描画（又はマスクレス）リソグラフィツールを用いてパターニングされることができ、このツールは、同時に投影するか、又はスキャン動作を用いてフォトレジスト層若しくは光反応剤を有する層の上に応力変更パターンを投影する。次いで、パターン形成されたフォトレジスト層は、現像されてレリーフパターンが構築され得る。このレリーフパターンは、応力膜として機能し得るか、又は下地層に転写されてパターン形成された応力膜５１０になり得る。例えば、デジタルライトプロセッシングチップ（ＤＬＰ）が使用され得る。別の例として、グレーティングライトバルブ又はレーザーガルバノメータが使用され得る。直接描画システムは、露光される基板又は膜上の任意の所与の点における光の量／強度を制御するための処理エンジンを使用することが可能である。対応する膜の光反応剤に基づいて、様々な従来の光波長のいずれかを使用できる（又は、利用可能な光波長に基づいて膜組成を選択できる）。応力緩和のために、所望の応力変更（又はパターン形成された応力膜５１０）を構築するのに、より低い解像度での露光で十分である。本明細書における応力変更パターン（又はパターン形成された応力膜５１０）は、応力膜（又は、パターン形成された応力膜）により誘起された応力を有する領域と、第１の描画ツールが応力膜を除去した、応力が低減された領域又は応力がない領域とを形成することができ、それにより、基板はより平坦になり、フォトリソグラフィ精度が最適化されることになる。

【0037】

図６に示すように、付着材料２１０を除去して、第１の半導体構造１００をキャリア基板１５０から分離することができる。例えば、付着材料２１０は接着層又は結合層であることができ、接着層又は結合層は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0038】

図７に示すように、第１の半導体構造１００は、パターン形成された応力膜５１０（又は応力膜４１０）と共に、例えばエッチングを介して切断されて、複数のチップレット７５０が画定され得る。パターン形成された応力膜５１０（又は応力膜４１０）が第１の半導体構造１００上に形成されるので、第１の半導体１００（及び、チップレット７５０）が、同一又は異なる応力膜、及び局所的応力領域のための同一又は異なる応力補正パターンを受け取り、より複雑でないウェハー応力を有することが可能になり、第１の半導体構造１００（及び、チップレット７５０）は低減された厚さを有することができ、より高い密度の３Ｄチップレットを積層化することができる。チップレット７５０の１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０は、第２の回路７１０と、第１の半導体構造１００の第１の配線構造１２０に対応する第２の配線構造７２０とを有する、第２の半導体構造７００に結合され得る。

【0039】

図８に示すように、チップレット７５０は、チップレット７５０の第１の配線構造１２０が第２の半導体構造７００の第２の配線構造７２０に接続されて、第２の半導体構造７００に結合され得る。

【0040】

図９に示すように、パターン形成された応力膜５１０（又は応力膜４１０）を除去して、第１の誘電体層１３０を露出させることができる。例えば、パターン形成された応力膜５１０（又は応力膜４１０）はＣＭＰを経て除去されることができ、ＣＭＰは、第１の誘電体層１３０で止まって、第１の誘電体層１３０が露出される。

【0041】

図１０に示すように、第１の誘電体層１３０が除去され得る。例えば、第１の誘電体層１３０は、ＣＭＰを経て除去され得る。一実施形態では、パターン形成された応力膜５１０（又は応力膜４１０）及び第１の誘電体層１３０は、単一のＣＭＰプロセスにおいて除去され得る。したがって、第２の半導体構造７００に結合されるチップレット７５０は、非常に薄くなることができる。

【0042】

図１１～図１６は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第２の例示的な方法を示す断面図である。第２の例示的な方法では、応力膜４１０を形成する前に、第１の基板１４０及び第１の誘電体層１３０の両方が除去され、それが、最適な応力移転を可能にすることができるという点で、第２の例示的な方法は、第１の例示的な方法とは異なる。図２に続く図１１に示すように、第１の基板１４０及び第１の誘電体層１３０は除去される。例えば、第１の基板１４０及び第１の誘電体層１３０は、単一のＣＭＰプロセスにおいて除去されるか又は２つの対応するＣＭＰプロセスにおいて除去されて、第１の半導体構造１００の第２の面（又は背面又は不活性面）１００Ｂが露出され得る。

【0043】

図１２に示すように、応力膜４１０は、第１の半導体構造１００の第２の面１００Ｂ上に形成されることができ、第１の半導体構造１００のバルクシリコン１０５に直接接触することができる。例えば、第２の面１００Ｂ上にフォトレジスト層を堆積させて、応力膜４１０として機能させることができる。

【0044】

図１３に示すように、任意選択で、応力膜４１０がパターニングされて、パターン形成された応力膜５１０が形成され得る。一実施形態では、応力膜４１０は、パターニングされ、露光され、現像されて、反応した（例えば、ポジ型）レジスト層が除去され、パターン形成された応力膜５１０が形成され得る。例えば、パターン形成された応力膜５１０を形成するためにフォトマスクが使用され得る。別の例として、応力膜４１０、例えばフォトレジスト層は、直接描画技術を用いてパターニングされ得る。例えば、ＤＬＰチップが使用され得る。別の例として、グレーティングライトバルブ又はレーザーガルバノメータが使用され得る。対応する膜の光反応剤に基づいて、様々な従来の光波長のいずれかを使用できる（又は、利用可能な光波長に基づいて膜組成を選択できる）。応力緩和のために、所望の応力変更（又はパターン形成された応力膜５１０）を構築するのに、より低い解像度での露光で十分である。本明細書における応力変更パターン（又はパターン形成された応力膜５１０）は、応力膜（又は、パターン形成された応力膜）により誘起された応力を有する領域と、第１の描画ツールが応力膜の少なくとも一部分を除去した、応力が低減された領域又は応力がない領域とを形成することができ、それにより、基板はより平坦になり、フォトリソグラフィ精度が最適化されることになる。パターンは、応力膜４１０／パターン形成された応力膜５１０を部分的にのみ通って延びるように示されているが、応力特性を更に変更するために、パターンは、完全に貫通して延びてもよいことが理解されるべきである。

【0045】

図１４に示すように、付着材料２１０を除去して、第１の半導体構造１００をキャリア基板１５０から分離することができる。例えば、付着材料２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0046】

図１５に示すように、第１の半導体構造１００は、パターン形成された応力膜５１０（又は応力膜４１０）と共に、例えばエッチングを介して切断されて、複数のチップレット１５５０が画定され得る。チップレット１５５０の１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット１５５０は、第２の回路７１０及び第２の配線構造７２０を有する第２の半導体構造７００に結合されることができ、第２の配線構造７２０は、第１の半導体構造１００の第１の配線構造１２０に対応する。

【0047】

図１６に示すように、チップレット１５５０は、チップレット１５５０の第１の配線構造１２０が第２の半導体構造７００の第２の配線構造７２０に接続されて、第２の半導体構造７００に結合され得る。次いで、パターン形成された応力膜５１０（又は応力膜４１０）が除去されて、図１０に示すような構造が提供され得る。例えば、パターン形成された応力膜５１０（又は応力膜４１０）は、ＣＭＰを介して除去され得る。

【0048】

図１７～図２０は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第３の例示的な方法を示す断面図である。第３の例示的な方法では、第１の半導体構造１００が、第１のパターン応力膜５１０（又は応力膜４１０）と共に切断されてチップレット７５０／１５５０が画定され、その際にキャリア基板１５０及び付着材料２１０は、所定位置に維持され、チップレット７５０／１５５０は、その後のステップにおいてチップレットレベルでキャリア基板１５０から分離されるという点で、第３の例示的な方法は、第１及び第２の例示的な方法とは異なる。第３の例示的な方法は、より厚い下地基板を有するチップレットを切断することの制御を可能にし得る。図５に続く図１７に示すように、パターン形成された応力膜５１０（又は応力膜４１０）、並びに第１の誘電体層１３０、第１の回路１１０、第１の配線構造１２０、及び付着材料２１０を含む第１の半導体構造１００は、例えばエッチングを介して順次切断されて、チップレット７５０が画定され得る。一実施形態では、図１７に示すように、切断プロセスは、キャリア基板１５０で止まり得る。別の実施形態では、キャリア基板１５０は、切断プロセスにおいて、部分的にエッチングされることができる。更に別の実施形態では、切断プロセスは、付着層２１０で止まることができる。図１７は図１３の後に続くこともでき、パターン形成された応力膜５１０（又は応力膜４１０）、並びに第１の回路１１０及び第１の配線構造１２０（及び、任意選択で、付着材料２１０及び／又はキャリア基板１５０の上部）を含む第１の半導体構造１００は、順次エッチングされて、チップレット１５５０が画定され得る。

【0049】

図１８に示すように、チップレット支持体１８１０は、任意選択で、チップレット７５０（又はチップレット１５５０）の各々に対して、パターン形成された応力膜５１０（又は応力膜４１０）上に形成されることができ、付着材料２１０は、例えば加熱を介して除去されて、キャリア基板１５０がチップレット７５０（又はチップレット１５５０）から分離され得る。一実施形態では、チップレット支持体１８１０は、その後に続くプロセスステップ、例えば切断プロセスステップ中に、チップレット７５０（又はチップレット１５５０）を所定位置に保持するために使用され得る。例えば、チップレット支持体１８１０は、接着剤であり得る。別の例として、チップレット支持体１８１０は、チップレット７５０（又はチップレット１５５０）の各々について、パターン形成された応力膜５１０の表面上のランダムな場所に形成され得る。チップレット支持体１８１０は、任意の形状で、例えば図１８に示すようなブロックで形成され得る。

【0050】

図１９に示すように、チップレット７５０（又はチップレット１５５０）の１つ又は複数が、別の半導体構造に結合されることができる。例えば、チップレット７５０（又はチップレット１５５０）は、第２の回路７１０及び第２の配線構造７２０を有する第２の半導体構造７００に結合されることができ、第２の配線構造７２０は、第１の半導体構造１００の第１の配線構造１２０に対応する。

【0051】

図２０に示すように、チップレット７５０（又はチップレット１５５０）は、チップレット７５０（又はチップレット１５５０）の第１の配線構造１２０が第２の半導体構造７００の第２の配線構造７２０に接続されて、第２の半導体構造７００に結合され得る。次いで、チップレット支持体１８１０、パターン形成された応力膜５１０（又は応力膜４１０）、及び第１の誘電体層１３０が除去されて、図１０に示すような構造が提供され得る。例えば、チップレット支持体１８１０、パターン形成された応力膜５１０、及び第１の誘電体層１３０は、単一のプロセス又は複数のプロセスにおいてＣＭＰを経て除去され得る。

【0052】

図２１は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第４の例示的な方法２１００を示すフローチャートである。一実施形態では、図示する第４の例示的な方法２１００のいくつかのステップは、図示するものと同時に又は異なる順序で実施されることができ、他の方法ステップで置換されることができる、又は省略されることができる。追加的な方法ステップも所望に応じて実施することができる。別の実施形態では、第４の例示的な方法２１００は、図１～図１６に示す第１及び第２の例示的な方法に対応し得る。

【0053】

ステップＳ２１１０において、第１の半導体構造が提供され得る。一実施形態では、第１の半導体構造（例えば、第１の半導体構造１００）は、第１の半導体構造の第１の面（例えば、第１の面１００Ａ）上に形成された第１の回路（例えば、第１の回路１１０）及び第１の配線構造（例えば、第１の配線構造１２０）と、第１の半導体構造の第２の面（例えば、第２の面１００Ｂ）上に形成された第１の誘電体層（例えば、第１の誘電体層１３０）及び第１の基板（例えば、第１の基板１４０）と、を含み得る。

【0054】

ステップＳ２１２０において、第１の半導体構造の第１の面が、キャリア基板に付着され得る。例えば、第１の半導体１００の第１の面１００Ａは、付着材料２１０を使用してキャリア基板１５０に付着され得る。

【0055】

ステップＳ２１３０において、第１の基板（及び、第１の誘電体層）が除去され得る。例えば、第１の基板１４０（及び、第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0056】

ステップＳ２１４０において、第１の半導体構造の第２の面（又は第１の誘電体層）上に応力膜が形成され得る。例えば、図４に示すように、応力膜４１０は、第１の誘電体層１３０上に形成され得る。別の例として、図１２に示すように、応力膜４１０は、第１の半導体構造１００の第２の面１００Ｂ上に形成され得る。

【0057】

ステップＳ２１５０において、任意選択で、応力膜はパターニングされて、パターン形成された応力膜が形成され得る。例えば、応力膜４１０は、直接描画を用いてパターニングされてパターン形成された応力膜５１０が形成され得る。

【0058】

ステップＳ２１６０において、第１の半導体構造は、キャリア基板から分離され得る。例えば、付着層２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0059】

ステップＳ２１７０において、第１の半導体構造は、パターン形成された応力膜（又は応力膜）と共に切断されて、複数のチップレットが画定され得る。例えば、第１の半導体構造１００は、パターン形成された応力膜５１０（又は応力膜４１０）と共に、例えばエッチングを介して切断されて、複数のチップレット７５０／１５５０が画定され得る。

【0060】

ステップＳ２１８０において、チップレットの１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０／１５５０は、第２の回路７１０及び第２の配線構造７２０を有する第２の半導体構造７００に結合されることができ、チップレット７５０／１５５０の第１の配線構造１２０は、第２の半導体構造７００の第２の配線構造７２０に接続されている。

【0061】

ステップＳ２１９０において、パターン形成された応力膜（又は応力膜）（及び第１の誘電体層）が除去され得る。例えば、パターン形成された応力膜５１０（又は応力膜４１０）（及び第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0062】

図２２は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第５の例示的な方法２２００を示すフローチャートである。一実施形態では、図示する第５の例示的な方法２２００のいくつかのステップは、図示するものと同時に又は異なる順序で実施されることができ、他の方法ステップで置換されることができる、又は省略されることができる。追加的な方法ステップも所望に応じて実施することができる。別の実施形態では、第５の例示的な方法２２００は、図１７～図２０に示す第３の例示的な方法に対応し得る。第５の例示的な方法２２００は、ステップＳ２１１０～Ｓ２１５０を含むこともできる。

【0063】

ステップＳ２２６０において、第１の半導体構造は、パターン形成された応力膜（又は応力膜）と共に切断されて、複数のチップレットが画定され得る。例えば、第１の半導体構造１００は、パターン形成された応力膜５１０（又は応力膜４１０）と共に、例えばエッチングを介して切断されて、チップレット７５０／１５５０が形成されることができ、キャリア基板１５０及び付着材料２１０は所定位置に保持され、チップレット７５０／１５５０は、その後のステップにおいて、チップレットレベルでキャリア基板１５０から分離される。

【0064】

ステップＳ２２６５において、任意選択で、チップレットの各々について、パターン形成された応力膜（又は応力膜）上にチップレット支持体が形成され得る。例えば、チップレット支持体１８１０は、チップレット７５０（又はチップレット１５５０）の各々について、パターン形成された応力膜５１０（又は応力膜４１０）上に形成され得る。

【0065】

ステップＳ２２７０において、チップレットは、キャリア基板から分離され得る。例えば、付着層２１０は、チップレット７５０／１５５０がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0066】

ステップＳ２２８０において、チップレットの１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０／１５５０は、第２の回路７１０及び第２の配線構造７２０を有する第２の半導体構造７００に結合されることができ、チップレット７５０／１５５０の第１の配線構造１２０は、第２の半導体構造７００の第２の配線構造７２０に接続されている。

【0067】

ステップＳ２２９０において、チップレット支持体及びパターン形成された応力膜（又は応力膜）（及び第１の誘電体層）が除去され得る。例えば、チップレット支持体１８１０及びパターン形成された応力膜５１０（又は応力膜）（及び第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0068】

前述の説明では、処理システムの特定の形状、並びにそこで使用される様々な構成要素及びプロセスの説明など、具体的な詳細について記載してきた。しかしながら、本発明の技術がこれらの具体的な詳細事項とは異なる他の実施形態で実施されてよいこと、及びそのような詳細事項は説明目的であって本発明を限定するものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して説明してきた。同様に、説明目的のため、完全な理解が得られるように、具体的な個数、材料、及び構成について記述してきた。にもかかわらず、そのように具体的な詳細事項が無くても複数の実施形態を実施することができる。実質的に同じ機能構造を有する構成要素は類似の参照符号で表記されており、したがって、いかなる冗長な記述も省略されている場合がある。

【0069】

様々な実施形態の理解を促進するために、様々な技術を複数の個別の動作として説明してきた。説明の順序は、これらの動作が必然的に順序に依存することを示唆するものと解釈すべきではない。実際、これらの動作は提示された順序で実施される必要がない。説明した動作は、説明した実施形態と異なる順序で実施されてもよい。追加の実施形態において、様々な追加の操作が実施されてもよく、及び／又は説明された操作が省略されてもよい。

【0070】

本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体デバイス又は他の電子デバイスの、任意の材料部分又は構造を含んでもよく、例えば、半導体ウェハーなどのベース基板構造、レチクル、又はベース基板構造上の層若しくはベース基板構造に重なる層、例えば薄膜であってもよい。したがって、基板は、パターン形成されているか否かに依らず、いかなる特定のベース構造、下地層又は被覆層にも限定されず、むしろ、任意のそのような層又はベース構造、並びに層及び／又はベース構造の任意の組合せを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。

【0071】

当業者はまた、上記で説明した技術の動作に対して多くの変更がなされても、依然として本発明の同じ目的を達成できることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の上述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対するいかなる限定も以下の特許請求の範囲に提示される。

【0072】

【0073】

【0074】

本明細書の技術は、選択的応力（又はストレッサ）膜技術、及び比較的薄いチップレットを構築して半導体構造、例えばウェハー又はダイに付着させる又は結合させること、を含み得る。１層以上の応力膜が、チップレットの表面（例えば、後面の第２の面若しくは不活性面、又は前面の第２の活性面又は機能面とは反対の面）上に堆積され得る。一実施形態では、直接描画リソグラフィ露光ツールは、チップレットが切断されてウェハー上に配置されるか又はウェハーに結合される前に、チップレットの背面上に補正された応力パターンを描くために使用され得る。チップレットは、同一又は異なる応力膜、及び局所的応力領域のための同一又は異なる応力補正パターンを受け取ることができる。これにより、チップレットの厚さが大幅に低減され得るので、より高い密度の３Ｄチップレットを積層化することが可能になる。ウェハーが、より小さい反り又は湾曲を有し、より高い精度のフォトリソグラフィが可能になるので、これら技術は、ウェハー当たりのより高いダイ歩留まりを可能にする。

【0075】

【0076】

図２３～図３１は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第１の例示的な方法を示す断面図である。図２３に示すように、第１の半導体構造１００が提供され得る。一実施形態では、第１の半導体構造１００は、第１の半導体構造１００の第１の面１００Ａ（又は前面の活性面又は機能面）上に形成された第１の回路（又は第１の能動回路）１１０及び第１の配線構造１２０を有し得る。例えば、第１の回路１１０は、第１の半導体構造１００のバルクシリコン１０５内に形成され得る。別の例として、第１の配線構造１２０は、ビア及び銅層を含み得る。一実施形態では、第１の回路１１０及び第１の配線構造１２０は、チップレットとして使用され得る。チップレットは、本明細書において、構成要素デバイス、又は集積回路、又はより大きいモジュール、アセンブリ、パッケージ若しくは集積回路の構成要素であり得る。チップレットは、より大きいデバイス又はウェハー、例えば第１の半導体構造１００から切断され得る。図２３に示す点線が、例示的なチップレットを特定し得る。

【0077】

【0078】

図２３は、第１の半導体構造１００に付着される、第１の半導体構造１００用のキャリア基板１５０を更に示す。例えば、キャリア基板１５０は、シリコンウェハーであり得る。

【0079】

図２４に示すように、第１の半導体構造１００の第１の面１００Ａは、付着材料２１０を使用してキャリアウェハー１５０に付着され得る。例えば、付着材料２１０は、接着層、結合層、後で除去することができるウェハーを接合するための方法、誘電体界面において自然酸化物を有する半導体間、金属－金属、酸化物コーティングを有する金属、ＳｉＣコーティングを有する金属、ＳｉＣＮコーティングを有する金属、１つ以上の要素から成るコーティングを有する半導体を含む付着膜を有する金属、又はそれらの組合せ、として特定できる。

【0080】

図２５に示すように、第１の基板１４０を除去して、第１の誘電体層１３０を露出させることができる。例えば、第１の半導体構造１００は、化学的機械的平坦化（又は化学的機械的研磨と呼ばれる）（ＣＭＰ）を経て平坦化されることができ、ＣＭＰは第１の誘電体層１３０で止まり、第１の基板１４０が除去され、第１の誘電体層１３０が露出される。

【0081】

図２６に示すように、第１の誘電体層１３０上に第１の応力膜４１０が形成され得る。第１の誘電体層１３０上に第１の応力膜４１０を付着させるか又は形成することにより、バルクシリコン１０５において任意のタイプの応力（すなわち、圧縮又は引張）を誘起させることができる。例えば、フォトレジスト層がスピンコーティングを介して第１の誘電体層１３０に塗布され又は第１の誘電体層１３０上に堆積され、第１の応力膜４１０として機能し得る。別の例として、第１の応力膜４１０は、窒化ケイ素、酸化ケイ素など、例えば、Ｓｉ_３Ｎ_４、ＳｉＯ_ｘＮ_ｙ、Ｓｉ、及びＳｉＯ_２を含み得る。第１の応力膜４１０は、スピンオン材料、例えばベンゾシクロブテン（ＢＣＢ）及び架橋特性を有する他の材料を含む、紫外線（ＵＶ）架橋応力膜であり得る。例えば、スピンオン材料は、直接描画露出により露出され、次いでベークされて処理が完了して、所望の応力パターンが確立され、例示的な方法のいずれか１つのために使用され得る。

【0082】

図２７に示すように、任意選択で、第１の応力膜４１０がパターニングされて、応力領域５１０Ａを有する第１のパターン形成された応力膜５１０が形成され得る。例えば、応力領域５１０Ａは、第１のパターン形成された応力膜５１０における開口部であり得る。一実施形態では、第１の応力膜４１０は、パターニングされ、露光され、現像されて、反応した（例えば、ポジ型）フォトレジスト層が除去され、第１のパターン形成された応力膜５１０が形成され得る。例えば、第１のパターン形成された応力膜５１０を形成するためにフォトマスクが使用され得る。別の例として、第１の応力膜４１０、例えば、フォトレジスト層は、直接描画（又はマスクレス）リソグラフィツールを用いてパターニングされることができ、このツールは、同時に投影するか、又はスキャン動作を用いてフォトレジスト層若しくは光反応剤を有する層の上に応力変更パターンを投影する。次いで、パターン形成されたフォトレジスト層は、現像されてレリーフパターンが構築され得る。このレリーフパターンは、応力膜として機能し得るか、又は下地層に転写されて第１のパターン形成された応力膜５１０になり得る。例えば、デジタルライトプロセッシングチップ（ＤＬＰ）が使用され得る。別の例として、グレーティングライトバルブ又はレーザーガルバノメータが使用され得る。直接描画システムは、露光される基板又は膜上の任意の所与の点における光の量／強度を制御するための処理エンジンを使用することが可能である。対応する膜の光反応剤に基づいて、様々な従来の光波長のいずれかを使用できる（又は、利用可能な光波長に基づいて膜組成を選択できる）。応力緩和のために、所望の応力変更（又は第１のパターン形成された応力膜５１０）を構築するのに、より低い解像度での露光で十分である。本明細書における応力変更パターン（又は第１のパターン形成された応力膜５１０）は、応力膜（又は、パターン形成された応力膜）により誘起された応力を有する領域と、第１の描画ツールが応力膜の少なくとも一部分を除去した、応力が低減された領域又は応力がない領域とを形成することができ、それにより、基板はより平坦になり、フォトリソグラフィ精度が最適化されることになる。パターンは、第１の応力膜４１０／第１のパターン形成された応力膜５１０を部分的にのみ通って延びるように示されているが、応力特性を更に変更するために、パターンは、完全に貫通して延びてもよいことが理解されるべきである。

【0083】

図２７は、第１のパターン形成された応力膜５１０の応力領域５１０Ａ内に第２の応力膜５２０が堆積され得ることを更に示す。例えば、応力領域５１０Ａは、第１のパターン形成された応力膜５１０における開口部とすることができ、第２の応力膜５２０は開口部を充填し、第１のパターン形成された応力膜５１０に隣接することができる。したがって、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材が、第１の誘電体層１３０上に形成され得る。第１のパターン形成された応力膜５１０の応力領域５１０Ａ内に第２の応力膜５２０が堆積され形成された後、ＣＭＰが実施されて、第２の応力膜５２０が平坦化され得る。一実施形態では、図２７に示すように、第２の応力膜５２０は、第１のパターン形成された応力膜５１０の応力領域５１０Ａの中にだけ形成され得る。別の実施形態では、第２の応力膜５２０は、第１のパターン形成された応力膜５１０上に更に形成され得る。更に別の実施形態では、第１の応力膜４１０はパターニングされず、第２の応力膜５２０は、第１の応力膜４１０上に堆積され形成されて、第１の応力膜４１０と第２の応力膜５２０との複合材が形成され得る。第２の応力膜５２０は、それ以降のプロセスステップにおいて形成されることになる第１の半導体構造１００及びチップレットの特定領域において応力を加える又は減らすために使用され得る。例えば、第１の半導体構造１００及びチップレットの全領域にわたって応力の均衡を維持するために、第２の応力膜５２０は、第１の応力膜４１０（及び、第１のパターン形成された応力膜５１０）とは異なる又は同じであり得る。

【0084】

図２８に示すように、付着材料２１０を除去して、第１の半導体構造１００をキャリア基板１５０から分離することができる。例えば、付着材料２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。図２８は、第１の半導体構造１００に結合され得る第２の半導体構造６００を更に示す。例えば、第２の半導体構造６００は、第２の回路６１０と、第１の半導体構造１００の第１の配線構造１２０に対応する第２の配線構造６２０とを有し得る。

【0085】

図２９に示すように、第１の半導体構造１００は、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）と共に、例えばエッチングを介して切断されて、複数のチップレット７５０が画定され得る。第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）が第１の半導体構造１００上に形成されるので、第１の半導体１００（及び、チップレット７５０）が、同一又は異なる応力膜、及び局所的応力領域のための同一又は異なる応力補正パターンを受け取り、より複雑でないウェハー応力を有することが可能になり、第１の半導体構造１００（及び、チップレット７５０）は低減された厚さを有することができ、より高い密度の３Ｄチップレットを積層化することができる。チップレット７５０の１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０は、第２の回路６１０と、第１の半導体構造１００の第１の配線構造１２０に対応する第２の配線構造６２０とを有する、第２の半導体構造６００に結合され得る。

【0086】

図３０に示すように、チップレット７５０は、チップレット７５０の第１の配線構造１２０が第２の半導体構造６００の第２の配線構造６２０に接続されて、第２の半導体構造６００に結合され得る。

【0087】

図３１に示すように、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）が除去されて、第１の誘電体層１３０が露出され得る。例えば、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）は、ＣＭＰを経て除去されることができ、ＣＭＰは第１の誘電体層１３０で止まり、第１の誘電体層１３０が露出される。図３１は、第１の誘電体層１３０が除去され得ることを更に示す。例えば、第１の誘電体層１３０は、ＣＭＰを経て除去され得る。一実施形態では、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）、及び第１の誘電体層１３０は、単一のＣＭＰプロセスにおいて除去され得る。したがって、第２の半導体構造６００に結合されるチップレット７５０は、非常に薄くなることができる。

【0088】

図３２～図３６は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第２の例示的な方法を示す断面図である。第２の例示的な方法では、第１の応力膜４１０を形成する前に、第１の基板１４０及び第１の誘電体層１３０の両方が除去され、それが、最適な応力移転を可能にすることができるという点で、第２の例示的な方法は、第１の例示的な方法とは異なる。図２４に続く図３２に示すように、第１の基板１４０及び第１の誘電体層１３０は除去される。例えば、第１の基板１４０及び第１の誘電体層１３０は、単一のＣＭＰプロセスにおいて除去されるか又は２つの対応するＣＭＰプロセスにおいて除去されて、第１の半導体構造１００の第２の面（又は背面又は不活性面）１００Ｂが露出され得る。

【0089】

図３３に示すように、第１の応力膜４１０は、第１の半導体構造１００の第２の面１００Ｂ上に形成されることができ、バルクシリコン１０５に直接接触することができる。例えば、第２の面１００Ｂ上にフォトレジスト層を堆積させて、第１の応力膜４１０として機能させることができる。

【0090】

図３４に示すように、第１の応力膜４１０がパターニングされて、応力領域５１０Ａを有する第１のパターン形成された応力膜５１０が形成され得る。例えば、第１のパターン形成された応力膜５１０を形成するためにフォトマスクが使用され得る。別の例として、第１の応力膜４１０、例えばフォトレジスト層は、直接描画リソグラフィツールを用いてパターニングされ得る。次いで、パターン形成されたフォトレジスト層は、現像されてレリーフパターンが構築され得る。このレリーフパターンは、応力膜として機能し得るか、又は下地層に転写されて第１のパターン形成された応力膜５１０になり得る。例えば、ＤＬＰチップが使用され得る。別の例として、グレーティングライトバルブ又はレーザーガルバノメータが使用され得る。図３５は、第２の応力膜５２０が、第１のパターン形成された応力膜５１０の応力領域５１０Ａ内と、第１のパターン形成された応力膜５１０上とに、堆積され得ることを更に示す。したがって、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材が、第１の誘電体層１３０上に形成され得る。第１のパターン形成された応力膜５１０の応力領域５１０Ａ内と、第１のパターン形成された応力膜５１０上とに、第２の応力膜５２０が堆積され形成された後、ＣＭＰが実施されて、第２の応力膜５２０が平坦化され得る。一実施形態では、図３５に示すように、第２の応力膜５２０は、第１のパターン形成された応力膜５１０上の応力領域５１０Ａ内と、第１のパターン形成された応力膜５１０上とに形成され得る。別の実施形態では、第２の応力膜５２０は、第１のパターン形成された応力膜５１０の応力領域５１０Ａ内にだけ形成され得る。更に別の実施形態では、第１の応力膜４１０はパターニングされず、第２の応力膜５２０は、第１の応力膜４１０上に堆積され形成されて、第１の応力膜４１０と第２の応力膜５２０との複合材が形成され得る。

【0091】

図３５に示すように、付着材料２１０を除去して、第１の半導体構造１００をキャリア基板１５０から分離することができる。例えば、付着材料２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。図３５は、第１の半導体構造１００が、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）と共に、例えばエッチングを介して切断されて、複数のチップレット１３５０が画定され得ることを更に示す。チップレット１３５０の１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット１３５０は、第２の回路６１０と、第１の半導体構造１００の第１の配線構造１２０に対応する第２の配線構造６２０とを有する、第２の半導体構造６００に結合され得る。図３５は、チップレット１３５０が、チップレット１３５０の第１の配線構造１２０が第２の半導体構造６００の第２の配線構造６２０に接続されて、第２の半導体構造６００に結合され得ることを更に示す。

【0092】

図３６に示すように、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）が除去され得る。例えば、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は、第１の応力膜４１０と第２の応力膜５２０との複合材）は、ＣＭＰを経て除去されることができ、ＣＭＰは第１の半導体構造１００のバルクシリコン１０５で止まり、バルクシリコンには、第１の回路１１０が形成される。したがって、第２の半導体構造６００に結合されるチップレット１３５０は、非常に薄くなることができる。

【0093】

図３７～図３９は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第３の例示的な方法を示す断面図である。第３の例示的な方法では、第１の半導体構造１００が、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）と共に切断されて、チップレット７５０／１３５０が画定され、その際にキャリア基板１５０及び付着材料２１０は、所定位置に維持され、チップレット７５０／１５５０は、その後のステップにおいてチップレットレベルでキャリア基板１５０から分離されるという点で、第３の例示的な方法は、第１及び第２の例示的な方法とは異なる。第３の例示的な方法は、より厚い下地基板を有するチップレットを切断することの制御を可能にし得る。図３４に続く図３７に示すように、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）、並びに第１の誘電体層１３０及び第１の回路１１０（及び付着材料２１０）を含む第１の半導体構造１００は、例えばエッチングを介して順次切断されて、チップレット１３５０が画定され得る。一実施形態では、図３７に示すように、切断プロセスは、キャリア基板１５０で止まり得る。別の実施形態では、キャリア基板１５０は、切断プロセスにおいて、部分的にエッチングされることができる。図３７は図２７の後に続くこともでき、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）、並びに第１の回路１１０、第１の配線構造１２０、及び第１の誘電体層１３０（及び付着材料２１０）（及び、任意選択で、キャリア基板１５０の上部）、を含む第１の半導体構造１００は、順次エッチングされて、チップレット７５０が画定され得る。

【0094】

図３８に示すように、任意選択で、チップレット支持体１６１０は、チップレット１３５０（又はチップレット７５０）の各々について、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）上に任意選択で形成されることができ、付着材料２１０は、例えば加熱を介して除去されて、キャリア基板１５０がチップレット１３５０（又はチップレット７５０）から分離され得る。例えば、チップレット支持体１６１０は、チップレット１３５０（又はチップレット７５０）の各々について、第１のパターン形成された応力膜５１０（又は第１の応力膜４１０）及び／又は第２の応力膜５２０上に形成され得る。図３８は、チップレット１３５０（又はチップレット７５０）の１つ又は複数が、別の半導体構造に結合され得ることを更に示す。例えば、チップレット１３５０（又はチップレット７５０）は、第２の回路６１０及び第２の配線構造６２０を有する第２の半導体構造６００に結合されることができ、第２の配線構造６２０は、第１の半導体構造１００の第１の配線構造１２０に対応する。一実施形態では、チップレット支持体１６１０は、その後に続くプロセスステップ、例えば切断プロセスステップ中に、チップレット７５０（又はチップレット１３５０）を所定位置に保持するために使用され得る。例えば、チップレット支持体１６１０は、接着剤であり得る。別の例として、チップレット支持体１６１０は、チップレット７５０（又はチップレット１３５０）の各々について、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）の表面上に形成され得る。チップレット支持体１６１０は、任意の形状で、例えば図３８に示すようなブロックで形成され得る。

【0095】

図３９に示すように、チップレット１３５０（又はチップレット７５０）は、チップレット１３５０（又はチップレット７５０）の第１の配線構造１２０が第２の半導体構造６００の第２の配線構造６２０に接続されて、第２の半導体構造６００に結合され得る。次いで、チップレット支持体１８１０、及び第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）、（及びチップレット７５０のための第１の誘電体層１３０）が除去され得る。例えば、チップレット支持体１８１０、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材（又は第１の応力膜４１０と第２の応力膜５２０との複合材）、及び第１の誘電体層１３０は、単一のプロセス又は複数のプロセスにおいてＣＭＰを経て除去され得る。

【0096】

図４０～図４４は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第４の例示的な方法を示す断面図である。第４の例示的な方法では、２層以上の層の二重応力膜積層体を、第１の半導体構造１００の第２の面１００Ｂ上に堆積させて、第２の応力膜５２０に実施されるＣＭＰプロセスを省略することができるという点で、第４の例示的な方法は、第１及び第２の例示的な方法とは異なる。一実施形態では、図３２に続く図４０に示すように、２層以上の層の二重応力膜積層体、例えば、第１の応力膜１８１０と第２の応力膜１８２０との複合材が、第１の半導体構造１００の第２の面１００Ｂ上に堆積及び形成され得る。図２５に続く別の実施形態では、第１の応力膜１８１０と第２の応力膜１８２０との複合材は、第１の誘電体層１３０上に形成され得る。例えば、フォトレジスト層がスピンコーティングを介して第１の誘電体層１３０に塗布され又は第１の誘電体層１３０上に堆積され、第１の応力膜１８１０（又は第２の応力膜１８２０）として機能し得る。別の例として、第１の応力膜１８１０（又は第２の応力膜１８２０）は、窒化ケイ素、酸化ケイ素などを含み得る。第１の応力膜１８１０（又は第２の応力膜１８２０）はまた、スピンオン材料を含むＵＶ架橋応力膜であり得る。

【0097】

図４１に示すように、任意選択で、二重応力膜積層体がパターニングされ得る。例えば、第１の応力膜１８１０がパターニングされて、応力領域１９１０Ａを有する第１のパターン形成された応力膜１９１０が形成され得る。例えば、第１のパターン形成された応力膜１９１０を形成するためにフォトマスクが使用され得る。別の例として、第１の応力膜１８１０、例えばフォトレジスト層は、直接描画リソグラフィツールを用いてパターニングされ得る。次いで、パターン形成されたフォトレジスト層は、現像されてレリーフパターンが構築され得る。このレリーフパターンは、応力膜として機能し得るか、又は下地層に転写されて第１のパターン形成された応力膜１９１０になり得る。例えば、ＤＬＰチップが使用され得る。別の例として、グレーティングライトバルブ又はレーザーガルバノメータが使用され得る。したがって、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材が、第１の半導体構造１００の第２の面１００Ｂ上に形成され得る。

【0098】

図４２に示すように、付着材料２１０を除去して、第１の半導体構造１００をキャリア基板１５０から分離することができる。例えば、付着材料２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。図４２は、第１の半導体構造１００が、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材（又は第１の応力膜１８１０と第２の応力膜１８２０との複合材）と共に、例えばエッチングを介して切断されて、複数のチップレット２０５０が画定され得ることを更に示す。チップレット２０５０の１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット２０５０は、第２の回路６１０と、第１の半導体構造１００の第１の配線構造１２０に対応する第２の配線構造６２０とを有する、第２の半導体構造６００に結合され得る。

【0099】

代わりに、第１の半導体構造１００は、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材（又は第１の応力膜１８１０と第２の応力膜１８２０との複合材）と共に切断されて、チップレット２０５０が画定されることができ、次いで、付着材料２１０が除去されて、キャリア基板１５０がチップレット２０５０から分離され得る。

【0100】

図４３に示すように、チップレット２０５０は、チップレット２０５０の第１の配線構造１２０が第２の半導体構造６００の第２の配線構造６２０に接続されて、第２の半導体構造６００に結合され得る。

【0101】

図４４に示すように、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材（又は第１の応力膜１８１０と第２の応力膜１８２０との複合材）が除去され得る。例えば、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材（又は第１の応力膜１８１０と第２の応力膜１８２０との複合材）は、ＣＭＰを経て除去されることができ、ＣＭＰは第１の半導体構造１００のバルクシリコン１０５で止まり、バルクシリコンには、第１の回路１１０が形成される。

【0102】

図４５は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第５の例示的な方法２３００を示すフローチャートである。一実施形態では、図示する第５の例示的な方法２３００のいくつかのステップは、図示するものと同時に又は異なる順序で実施されることができ、他の方法ステップで置換されることができる、又は省略されることができる。追加的な方法ステップも所望に応じて実施することができる。別の実施形態では、第５の例示的な方法２３００は、図２３～３６及び図４０～図４４に示す第１、第２、及び第４の例示的な方法に対応し得る。

【0103】

ステップＳ２３１０において、第１の半導体構造が提供され得る。一実施形態では、第１の半導体構造（例えば、第１の半導体構造１００）は、第１の半導体構造の第１の面（例えば、第１の面１００Ａ）上に形成された第１の回路（例えば、第１の回路１１０）及び第１の配線構造（例えば、第１の配線構造１２０）と、第１の半導体構造の第２の面（例えば、第２の面１００Ｂ）上に形成された第１の誘電体層（例えば、第１の誘電体層１３０）及び第１の基板（例えば、第１の基板１４０）と、を含み得る。

【0104】

ステップＳ２３２０において、第１の半導体構造の第１の面が、キャリア基板に付着され得る。例えば、第１の半導体１００の第１の面１００Ａは、付着材料２１０を使用してキャリア基板１５０に付着され得る。

【0105】

ステップＳ２３３０において、第１の基板（及び、第１の誘電体層）が除去され得る。例えば、第１の基板１４０（及び、第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0106】

ステップＳ２３４０において、第１の応力膜と第２の応力膜との複合材が、第１の半導体構造の第２の面（又は第１の誘電体層）上に形成され得る。例えば、図４０に示すように、第１の応力膜１８１０と第２の応力膜１８２０との複合材が、第１の半導体構造１００の第２の面１００Ｂ上に形成され得る。別の例として、第１の応力膜１８１０と第２の応力膜１８２０との複合材が、第１の半導体構造１００の第１の誘電体層１３０上に形成され得る。

【0107】

ステップＳ２３５０において、第１の応力膜はパターニングされて、第１のパターン形成された応力膜が形成され得る。例えば、図２７に示すように、第１の応力膜は、直接描画を用いてパターニングされて、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材が形成され得る。別の例として、図４１に示すように、第１の応力膜がパターニングされて、第１のパターン形成された応力膜１９１０と第２の応力膜１８２０との複合材が形成され得る。

【0108】

ステップＳ２３６０において、第１の半導体構造は、キャリア基板から分離され得る。例えば、付着層２１０は、第１の半導体構造１００がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0109】

ステップＳ２３７０において、第１の半導体構造は、第１のパターン形成された応力膜と第２の応力膜との複合材（又は第１の応力膜と第２の応力膜との複合材）と共に切断されて、複数のチップレットが画定され得る。例えば、第１の半導体構造１００は、第１のパターン形成された応力膜１９１０／５１０と第２の応力膜１８２０／５２０との複合材（又は第１の応力膜１８１０／４１０と第２の応力膜１８２０／５２０との複合材）と共に、例えばエッチングを介して切断されて、複数のチップレット７５０／１３５０／２０５０が画定され得る。

【0110】

ステップＳ２３８０において、チップレットの１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０／１３５０／２０５０は、第２の回路６１０及び第２の配線構造６２０を有する第２の半導体構造６００に結合されることができ、チップレット７５０／１３５０／２０５０の第１の配線構造１２０は、第２の半導体構造６００の第２の配線構造６２０に接続されている。

【0111】

ステップＳ２３９０において、第１のパターン形成された応力膜と第２の応力膜との複合材（又は第１の応力膜と第２の応力膜との複合材）、（及び第１の誘電体層）は除去され得る。例えば、第１のパターン形成された応力膜１９１０／５１０と第２の応力膜１８２０／５２０との複合材（又は第１の応力膜１８１０／４１０と第２の応力膜１８２０／５２０との複合材）（及び第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0112】

図４６は、本開示のいくつかの実施形態による、半導体構造上にチップレットを形成する第６の例示的な方法２４００を示すフローチャートである。一実施形態では、図示する第６の例示的な方法２４００のいくつかのステップは、図示するものと同時に又は異なる順序で実施されることができ、他の方法ステップで置換されることができる、又は省略されることができる。追加的な方法ステップも所望に応じて実施することができる。別の実施形態では、第６の例示的な方法２４００は、図３７～図３９に示す第３の例示的な方法に対応し得る。第６の例示的な方法２４００は、ステップＳ２３１０～Ｓ２３５０を含むこともできる。

【0113】

ステップＳ２４６０において、第１の半導体構造は、第１のパターン形成された応力膜と第２の応力膜との複合材（又は第１の応力膜と第２の応力膜との複合材）と共に切断されて、複数のチップレットが画定され得る。例えば、第１の半導体構造１００は、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材と共に、例えばエッチングを介して切断されて、チップレット７５０が形成されることができ、キャリア基板１５０及び付着材料２１０は所定位置に保持され、チップレット７５０は、その後のステップにおいて、チップレットレベルでキャリア基板１５０から分離される。

【0114】

ステップＳ２４６５において、任意選択で、チップレットの各々について、チップレット支持体が第１のパターン形成された応力膜と第２の応力膜との複合材（又は第１の応力膜と第２の応力膜との複合材）上に形成される。例えば、チップレット７５０の各々について、チップレット支持体１６１０は、第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材上に形成され得る。

【0115】

ステップＳ２４７０において、チップレットは、キャリア基板から分離され得る。例えば、付着層２１０は、チップレット７５０がキャリア基板１５０から分離され得るように、加熱及び蒸発され得る。

【0116】

ステップＳ２４８０において、チップレットの１つ又は複数が、別の半導体構造に結合され得る。例えば、チップレット７５０は、第２の回路６１０及び第２の配線構造６２０を有する第２の半導体構造６００に結合されることができ、チップレット７５０の第１の配線構造１２０は、第２の半導体構造６００の第２の配線構造６２０に接続されている。

【0117】

ステップＳ２４９０において、チップレット支持体、及び第１のパターン形成された応力膜と第２の応力膜との複合材（又は第１の応力膜と第２の応力膜との複合材）、（及び第１の誘電体層）は除去され得る。例えば、チップレット支持体１６１０、及び第１のパターン形成された応力膜５１０と第２の応力膜５２０との複合材、（及び第１の誘電体層１３０）は、ＣＭＰを経て除去され得る。

【0118】

本開示のいくつかの実施形態によれば、いかなる応力の組合せも可能である。応力膜は、半導体デバイス、ダイ、又はウェハー上の様々な領域において圧縮、引張、又は中立であり得る。本明細書における実施形態は、圧縮又は引張の同じタイプの２つ以上の応力であるが、異なる応力値を含む（又は、代わりに、それらは同じウェハー上の異なる応力領域、すなわち圧縮又は引張であってもよい）。本明細書における実施例は、２層の応力膜を示すが、２層以上の応力膜も使用され得る。チップレットの背面上の複数のタイプの応力膜が、フォトリソグラフィを強化する際の別の自由度を提供できる。

【0119】

【0120】

【0121】

本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体デバイス又は他の電子デバイスの、任意の材料部分又は構造を含んでもよく、例えば、半導体ウェハーなどのベース基板構造、レチクル、又はベース基板構造上の層若しくはベース基板構造に重なる層、例えば薄膜であってもよい。したがって、基板は、パターン形成されているか又は否かに依らず、いかなる特定のベース構造、下地層又は被覆層にも限定されず、むしろ、任意のそのような層又はベース構造、並びに層及び／又はベース構造の任意の組合せを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。

【0122】

【図1】