ホーム > 特許ランキング > ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-13
(54)【発明の名称】歪みが低減されたパワー半導体デバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240205BHJP
H01L 29/12 20060101ALI20240205BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652L
H01L29/78 652T
H01L29/78 652S
H01L29/78 652Q
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023548908
(86)(22)【出願日】2022-02-16
(85)【翻訳文提出日】2023-09-20
(86)【国際出願番号】 US2022016644
(87)【国際公開番号】W WO2022178023
(87)【国際公開日】2022-08-25
(31)【優先権主張番号】17/177,641
(32)【優先日】2021-02-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】リヒテンヴァルナー、ダニエル ジェンナー
(72)【発明者】
【氏名】ヴァン ブラント、エドワード ロバート
(72)【発明者】
【氏名】ハリントン、ザ サード、トーマス イー．
(72)【発明者】
【氏名】サブリ、シャディ
(72)【発明者】
【氏名】ハル、ブレット
(72)【発明者】
【氏名】マクファーソン、ブライス
(72)【発明者】
【氏名】マクファーソン、ジョー ダブリュー．
(57)【要約】
電極、ビア、及び金属ランナーの戦略的な配置及びパターニングによって、パワー半導体ダイの歪みを大幅に低減することができる。電極、ビア、及び金属ランナーを画定する経路を変更し、それらの材料層をパターニングすることによって、パワー半導体ダイの信頼性を高めるために、歪みをより好ましく管理することができる。
【特許請求の範囲】
【請求項1】
アクティブ領域と、絶縁層と、
ランナー電極と
を備える半導体デバイスであって、
前記ランナー電極は、ランナー電極経路に沿って設けられた導電性材料を含み、
前記ランナー電極経路は、前記アクティブ領域の周囲に沿っており、
前記ランナー電極は、１つ以上のランナー電極歪み緩和領域を含み、前記１つ以上のランナー電極歪み緩和領域は、前記導電性材料が設けられていない領域である、半導体デバイス。
【請求項2】
前記ランナー電極歪み緩和領域の各々は、形状によって画定され、前記ランナー電極歪み緩和領域の各々の形状は、長方形、円形、多角形、及び任意の形状のうちの１つである、請求項１に記載の半導体デバイス。
【請求項3】
ランナービア経路に沿ったランナービアであって、前記ランナービアは、前記絶縁層の開口部であり、前記ランナー電極は、前記開口部を介して露出されている、ランナービアと、金属ランナー経路に沿った金属ランナーであって、前記ランナー電極に電気的に接触するように前記ランナービアを充填し、前記アクティブ領域に向かい合って前記絶縁層上で延伸する金属ランナーと
を更に備える、請求項１又は２に記載の半導体デバイス。
【請求項4】
前記ランナービアは、前記絶縁層の一部によって分離された複数のセグメント化されたランナービアを設けるようにセグメント化されている、請求項３に記載の半導体デバイス。
【請求項5】
前記ランナービア経路は、前記ランナー電極経路と同一ではない、請求項４に記載の半導体デバイス。
【請求項6】
前記複数のセグメント化されたランナービアのうちの１つ以上が、第２のビア部分と交差する第１のビア部分を備える、請求項４に記載の半導体デバイス。
【請求項7】
前記ランナービア経路は、前記ランナー電極経路と同一ではない、請求項３に記載の半導体デバイス。
【請求項8】
前記金属ランナー経路は、前記ランナービア経路と同一ではない、請求項７に記載の半導体デバイス。
【請求項9】
前記金属ランナー経路は、前記ランナービア経路と同一ではない、請求項３に記載の半導体デバイス。
【請求項10】
前記金属ランナー経路は、前記ランナー電極経路と同一ではない、請求項３に記載の半導体デバイス。
【請求項11】
前記ランナー電極は、内側ランナー電極エッジと外側ランナー電極エッジとの間に導電性材料を含み、前記内側ランナー電極エッジ及び前記外側ランナー電極エッジのうちの１つ以上が、前記ランナー電極経路に平行ではない、請求項１～１０の何れか一項に記載の半導体デバイス。
【請求項12】
前記アクティブ領域の上にあり、前記ランナー電極に結合された電極メッシュを更に備え、前記電極メッシュは、前記内側ランナー電極エッジの対向する側面の間に広がる電極メッシュランナーのグリッドを備える、請求項１～１０の何れか一項に記載の半導体デバイス。
【請求項13】
前記１つ以上のランナー電極歪み緩和領域は、前記電極メッシュランナーのグリッドのうちの何れか１つの経路を画定する線と交差しないように設けられている、請求項１２に記載の半導体デバイス。
【請求項14】
アクティブ領域と、前記アクティブ領域上の絶縁層と、
ランナービア経路に沿ったランナービアであって、前記ランナービア経路は、前記アクティブ領域の周囲に沿っており、前記絶縁層の開口部であるランナービアと、
金属ランナーであって、前記金属ランナーが前記ランナービアを充填し、基板の反対側の前記絶縁層上で延伸するように、金属ランナー経路に沿った金属ランナーと
を備える半導体デバイス。
【請求項15】
前記ランナービアは、複数のセグメント化されたランナービアを設けるようにセグメント化されている、請求項１４に記載の半導体デバイス。
【請求項16】
前記ランナービア経路は、前記金属ランナー経路と同一ではない、請求項１５に記載の半導体デバイス。
【請求項17】
前記複数のセグメント化されたランナービアのうちの１つ以上が、第２のビア部分と交差する第１のビア部分を備える、請求項１５に記載の半導体デバイス。
【請求項18】
前記ランナービア経路は、前記金属ランナー経路と同一ではない、請求項１４に記載の半導体デバイス。
【請求項19】
前記金属ランナーは、内側金属ランナーエッジと外側金属ランナーエッジとの間に設けられた金属を含み、前記内側金属ランナーエッジ及び前記外側金属ランナーエッジのうちの１つ以上が、前記金属ランナー経路と平行ではない、請求項１４～１８の何れか一項に記載の半導体デバイス。
【請求項20】
アクティブ領域と、前記アクティブ領域上の絶縁層と、
ランナービア経路に沿ったランナービアであって、前記ランナービア経路は、前記アクティブ領域の周囲に沿っており、前記絶縁層の少なくとも一部を通る開口部であるランナービアと、
金属ランナー経路に沿って前記ランナービアを充填し、基板の反対側の前記絶縁層上で延伸する金属ランナーであって、前記ランナービア経路及び前記金属ランナー経路は、複数のコーナーセグメントによって接合された複数の直線経路セグメントによって画定され、前記直線経路セグメントの数は、前記コーナーセグメントの数より多い、金属ランナーと
を備える半導体デバイス。
【請求項21】
前記直線経路セグメント及び前記コーナーセグメントは、前記ランナービア経路及び前記金属ランナー経路が複数の面取りされたコーナーを提供するように配置されている、請求項２０に記載の半導体デバイス。
【請求項22】
アクティブ領域と、前記アクティブ領域上の絶縁層と、
ランナービア経路に沿ったランナービアであって、前記ランナービア経路は、前記アクティブ領域の周囲に沿っており、前記絶縁層の少なくとも一部を通る開口部であるランナービアと、
金属ランナー経路に沿った金属ランナーであって、前記金属ランナーは、前記ランナービアを充填し、基板の反対側の前記絶縁層上で延伸し、前記ランナービア経路及び前記金属ランナー経路は、複数のコーナーセグメントによって接合された複数の直線経路セグメントによって画定され、前記複数のコーナーセグメントは、逆の境界半径を有するように設けられている、金属ランナーと
を備える半導体デバイス。
【請求項23】
絶縁層と、電極と、
前記電極の上の電極ビアであって、前記電極ビアは、前記絶縁層の開口部であり、前記電極の少なくとも一部が、前記開口部を介して露出されている、電極ビアと、
前記電極ビアの上のコンタクトパッドであって、前記コンタクトパッドは、前記電極ビアを充填し、前記絶縁層上で延伸して、コンタクトパッドエリアを提供し、前記コンタクトパッドエリアの下の前記電極の表面積は、前記コンタクトパッドエリアの表面積の２５％未満である、コンタクトパッドと
を備える半導体デバイス。
【請求項24】
前記半導体デバイスは、トランジスタ半導体デバイスであり、前記コンタクトパッドは、ゲートコンタクトパッドである、請求項２３に記載の半導体デバイス。
【請求項25】
前記電極は、前記コンタクトパッドエリアの下にグリッドを形成している、請求項２３に記載の半導体デバイス。
【請求項26】
歪みを低減するように構成された電極アセンブリを備えるスイッチングパワー半導体デバイスであって、前記スイッチングパワー半導体デバイスは、熱サイクル試験を受けた場合の故障率が２０００ｐｐｍ未満であり、前記スイッチングパワー半導体デバイスの温度は、－４０℃以下の最低温度と１５０℃以上の最高温度との間で少なくとも１０００サイクル繰り返される、スイッチングパワー半導体デバイス。
【請求項27】
前記半導体デバイスは、前記熱サイクル試験を受けた場合の故障率が１０００ｐｐｍ未満である、請求項２６に記載のスイッチングパワー半導体デバイス。
【請求項28】
前記半導体デバイスは、前記熱サイクル試験を受けた場合の故障率が１００ｐｐｍ未満である、請求項２７に記載のスイッチングパワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願への相互参照
本出願は、２０２１年２月１７日に出願された米国特許出願第１７／１７７，６４１号に対する優先権を主張する。
本出願は、２０２１年２月１７日に出願された米国特許出願第１７／１７７，６４１号に対する優先権を主張する。
【0002】
本開示は、パワー半導体デバイスに関し、特に、パワー半導体デバイスの歪みを低減するためのレイアウト方法に関する。
【背景技術】
【0003】
パワー半導体デバイスは、高電圧及び高電流を扱うので、頻繁に大きな温度変動を受ける。このような大きな温度変動は、デバイスの様々な層に大きな歪みを引き起こす場合があり、場合によっては亀裂、層間剥離、故障をもたらす場合がある。よって、歪みが低減されたパワー半導体デバイスが必要とされる。
【発明の概要】
【課題を解決するための手段】
【0004】
一実施形態において、パワー半導体デバイスは、ドリフト層、アクティブ領域、絶縁層、及びランナー電極を含む。ランナー電極は、ランナー電極経路に沿って設けられた導電性材料を含む。ランナー電極経路は、アクティブ領域の周囲に沿っている。ランナー電極は、導電性材料が設けられていない領域である、１つ以上のランナー電極歪み緩和領域を含む。１つ以上の歪み緩和領域を設けることは、ランナー電極によって引き起こされる歪みを低減させ、この結果、パワー半導体デバイスの信頼性を向上させる。
【0005】
一実施形態において、パワー半導体デバイスは更に、ランナービア及び金属ランナーを含む。ランナービアは、ランナービア経路に沿っており、金属ランナーは、金属ランナー経路に沿っている。ランナービアは、絶縁層の開口部であり、ランナー電極は、開口部を介して露出される。金属ランナーは、ランナービアを充填して、ランナー電極に電気的に接触する。
【0006】
一実施形態において、ランナービアは、絶縁層の一部によって分離された多数のセグメント化されたランナービアを設けるためにセグメント化される。ランナービアをセグメント化することによって、ランナービアによって引き起こされる歪みが低減されてもよく、パワー半導体デバイスの信頼性を向上させる。
【0007】
一実施形態において、ランナー電極経路、ランナービア経路、及び金属ランナー経路の何れも、他のものとは異なっていてもよい。このようにランナー電極、ランナービア、及び金属ランナーを設けることによって、これらの層によって引き起こされる歪みが低減されてもよく、それによって、パワー半導体デバイスの性能を向上させる。
【0008】
一実施形態において、ランナー電極、ランナービア、及び金属ランナー経路は、内側エッジ及び外側エッジによって画定される。様々な実施形態において、内側エッジ又は外側エッジのうちの１つは、ランナー電極、ランナービア、及び／又は金属ランナー経路を画定する経路に平行ではない。このようにランナー電極、ランナービア、及び／又は金属ランナー経路を設けることによって、歪みが低減されてもよく、それによって、パワー半導体デバイスの信頼性を向上させる。
【0009】
一実施形態において、スイッチングパワー半導体デバイスは、スイッチングパワー半導体デバイスが、熱サイクル試験を受けた場合の故障率が２０００ｐｐｍ未満であるように構成されている電極アセンブリを含み、スイッチングパワー半導体デバイスの温度は、－４０℃以下の最低温度と１５０℃以上の最高温度との間で繰り返される。
【0010】
別の態様において、追加の利点を得るために、前述の態様の何れかが個別に又は一緒に組み合わされてもよく、且つ／或いは本明細書で説明されるような様々な別個の態様及び特徴が組み合わされてもよい。本明細書に開示されるような様々な特徴及び要素の何れも、本明細書に反対の記載がない限り、１つ以上の他の開示される特徴及び要素と組み合わされてもよい。
【0011】
当業者であれば、添付の図面と関連付けて好ましい実施形態の以下の詳細な説明を読み取った後、本開示の範囲を理解し、その追加の態様を認識するであろう。
【0012】
本明細書に組み込まれ、その一部を形成する添付の図面は、本開示の幾つかの態様を示し、本明細書とともに本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【0013】
【図1】本開示の一実施形態によるパワー半導体ダイの断面図である。
【図2】本開示の一実施形態によるパワー半導体ダイの上面図である。
【図3】本開示の一実施形態によるパワー半導体ダイの上面図である。
【図4】本開示の一実施形態によるパワー半導体ダイの上面図である。
【図5A】本開示の一実施形態によるパワー半導体ダイの総称的な特徴を示す。
【図5B】本開示の一実施形態によるパワー半導体ダイの総称的な特徴を示す。
【図5C】本開示の一実施形態によるパワー半導体ダイの総称的な特徴を示す。
【図6】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図7A】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図7B】本開示の一実施形態によるパワー半導体ダイの一部の断面図である。
【図8A】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図8B】本開示の一実施形態によるパワー半導体ダイの一部の断面図である。
【図9A】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図9B】本開示の一実施形態によるパワー半導体ダイの一部の断面図である。
【図10】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図11】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図12】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図13】本開示の一実施形態によるパワー半導体ダイのコーナーの上面図である。
【図14】本開示の一実施形態によるパワー半導体ダイの特徴の一部を示す。
【図15】本開示の一実施形態によるパワー半導体ダイの特徴の一部を示す。
【図16】本開示の一実施形態によるパワー半導体ダイの特徴の一部を示す。
【図17】本開示の一実施形態によるパワー半導体ダイの特徴の一部を示す。
【図18】本開示の一実施形態によるパワー半導体ダイの特徴の一部を示す。
【発明を実施するための形態】
【0014】
以下に説明される実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を表し、実施形態を実施する最良の形態を示す。添付の図面を参照して以下の説明を読み取ると、当業者は本開示の概念を理解し、本明細書で特に言及しないこれらの概念の応用を認識するであろう。これらの概念及び応用は、本開示及び添付の特許請求の範囲の範囲内に含まれることが理解されるべきである。
【0015】
第１、第２、等の用語が、様々な要素を説明するために使用される場合があるが、これらの要素は、これらの用語によって限定されるべきでないことが理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、本明細書で使用されるとき、関連付けられた列挙された項目のうちの１つ以上の任意の組合せ及び全ての組合せを含む。
【0016】
層、領域、又は基板のような要素が、別の要素の「上に（ｏｎ）」あり、又は「上に（ｏｎｔｏ）」延伸するように言及される場合に、それは、他の要素の直接上にあり、若しくは直接上に延伸することができ、又は介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が、別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」あり、又は「直接上に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延伸するように言及される場合に、介在する要素は存在しない。同様に、層、領域、又は基板のような要素が、別の要素の「上に（ｏｖｅｒ）」あり、又は「上に（ｏｖｅｒ）」延伸するように言及される場合に、それは、他の要素の直接上にあり、若しくは直接上に延伸することができ、又は介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が、別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あり、又は「直接上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延伸するように言及される場合に、介在する要素は存在しない。ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」ように言及される場合に、それは、他の要素に直接接続され、若しくは直接結合されることができ、又は介在する要素が存在してもよいことがまた理解されるであろう。対照的に、ある要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」ように言及される場合に、介在する要素は存在しない。
【0017】
「下方」又は「上方」又は「上部」又は「下部」又は「水平」又は「垂直」のような相対的な用語は、図面に示されるように、１つの要素、層、又は領域と、別の要素、層、又は領域との関係を説明するために本明細書で使用される場合がある。これらの用語及び上述されたものは、図面に示される向きに加えて、デバイスの様々な向きを包含することが意図されることが理解されるであろう。
【0018】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的とし、本開示を限定することが意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈がそうでないことを明確に示さない限り、複数形も同様に含むことが意図される。更に、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用される場合に、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことが更に理解されるであろう。
【0019】
別段に定義されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本開示が属する当業者によって一般に理解されるのと同じ意味を有する。更に、本明細書で使用される用語は、本明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有するものとして解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された意味又は過度に形式的な意味で解釈されないことが理解されるであろう。
【0020】
本開示の実施形態の概略図を参照して、本明細書では実施形態が説明される。このように、層及び要素の実際の寸法は異なる場合があり、例えば、製造技術及び／又は公差の結果としての図面の形状からの変動が予期される。例えば、正方形又は長方形として図示又は説明されている領域は、丸い又は湾曲した特徴を有することができ、直線として示されている領域は、何らかの不規則性を有してもよい。従って、図面に示される領域は概略的であり、それらの形状は、デバイスの領域の正確な形状を示すことが意図されず、本開示の範囲を限定することが意図されない。加えて、構造又は領域のサイズは、説明の目的のために他の構造又は領域に対して誇張されてもよく、従って、本主題の一般的な構造を示すために提供され、縮尺通りに描かれていてもいなくてもよい。図面間の共通の要素は、本明細書で共通の要素番号で示されてもよく、後に再説明されなくてもよい。
【0021】
図１は、本開示の一実施形態によるパワー半導体ダイ１０の断面図を示す。パワー半導体ダイ１０は、ドリフト層１２と、ドリフト層１２上にある絶縁層１４とを含む。ドリフト層１２は、その中央部分にアクティブエリア１６を含む。ランナー電極１８が、アクティブエリア１６を取り囲む。ランナー電極１８は、絶縁層１４の一部によってドリフト層１２から分離される。金属ランナー２０が、ドリフト層１２の反対側の絶縁層１４の表面上のランナー電極１８の上にある。ランナービア２２が、絶縁層１４に開口部を設けることによって、金属ランナー２０及びランナー電極１８を電気的に接続し、金属ランナー２０の一部によって充填される。追加の金属ランナー２４が、ドリフト層１２の反対側の絶縁層１４の表面上の金属ランナー２０の外側のドリフト層１２の一部の上にある。追加のランナービア２６が、絶縁層１４に開口部を設けることによって、追加の金属ランナー２４をドリフト層１２に電気的に接続し、追加の金属ランナー２４の一部によって充填される。パッシベーション層２７は、金属ランナー２０及び追加の金属ランナー２４の上にある。パッシベーション層２７は、金属ランナー２０及び追加の金属ランナー２４を環境から電気的に絶縁し、保護する。
【0022】
示されていないが、ドリフト層１２のアクティブエリア１６は、トランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ダイオード、等）のような１つ以上のパワー半導体デバイスを提供するために相互接続されている幾つかの注入領域を含む。金属ランナー２０は、ランナー電極１８によってこれらのインプラントのうちの１つ以上に電気的に結合され、ランナー電極１８は、ランナー電極１８からアクティブエリア１６内に延伸するが、図１には示されていない電極メッシュを介して１つ以上のインプラントに結合される。追加の金属ランナー２４は、図１にはまた示されていない、ドリフト層１２の１つ以上の注入領域によって１つ以上の他のインプラントに電気的に結合される。
【0023】
パワー半導体ダイ１０がＭＯＳＦＥＴを提供する例示的な一実施形態において、ランナー電極１８は、金属ランナー２０がゲートコンタクトに結合され、ゲート電流をゲート電極に分配するように、ゲート電極用のランナーであってもよい。この例において、追加の金属ランナー２４は、ソースコンタクトに結合され、ドリフト層１２の１つ以上の注入領域にソース電流を分配する。当業者であれば、図面が分かりにくくなるのを避けるために、本開示に直接関係しないパワー半導体ダイ１０の追加部分が図１に示されていないことを理解するであろう。
【0024】
幾つかの実施形態において、ドリフト層１２は、炭化ケイ素を含んでもよい。しかし、本開示は、ドリフト層１２の特定の材料系に限定されない。様々な実施形態において、ドリフト層１２は、シリコン、窒化ガリウム、砒化ガリウム、又は他の任意の半導体材料を含んでもよい。絶縁層１４は、任意の適切な電気絶縁材料を含んでもよい。一実施形態において、絶縁層１４は、二酸化シリコンのような誘電体材料を含む。ランナー電極１８は、任意の適切な導電性材料を含んでもよい。一実施形態において、ランナー電極１８は、ドープされたポリシリコンを含む。金属ランナー２０及び追加の金属ランナー２４は、銅、アルミニウム、錫、又は金属合金のような任意の適切な導電性金属を含んでもよい。様々な実施形態において、ランナービア２２を充填する金属ランナー２０の一部は、絶縁層１４の表面上の金属ランナー２０の一部と同じ材料であってもよく、或いはそれとは異なる材料であってもよく、それらは、一緒に又は別々に堆積されてもよい。同様に、追加のランナービア２６を充填する追加の金属ランナー２４の一部は、絶縁層１４の表面上の追加の金属ランナー２４の一部と同じ材料であってもよく、或いはそれとは異なる材料であってもよく、それらは、一緒に又は別々に堆積されてもよい。
【0025】
図２は、本開示の一実施形態によるパワー半導体ダイ１０の上面図を示す。特に、図面が分かりにくくなるのを避けるために、パッシベーション層２７及び金属ランナー２０は示されていない。示されるように、ランナー電極１８、金属ランナー２０（示されていないが、依然として存在する）、及びランナービア２２は、アクティブエリア１６を取り囲む。追加の金属ランナー２４及び追加のランナービア２６は、ランナー電極１８、金属ランナー２０、及びランナービア２２を取り囲む。示されるようにパワー半導体ダイ１０の周囲に金属ランナー２０及び追加の金属ランナー２４を設ける理由は、パワー半導体ダイ１０の周囲に電流をより好ましく分配させ、この結果、抵抗を低減させるためである。例えば、金属ランナー２０がゲートコンタクトであり、追加の金属ランナー２４がソースコンタクトであるように、パワー半導体ダイ１０がＭＯＳＦＥＴを提供する、上記の例において、これらのコンタクトの抵抗がＭＯＳＦＥＴの性能のために最小化されることが重要である。図２に示されるように、電極メッシュ２８が、アクティブエリア１６の上に設けられ、ランナー電極１８に電気的に結合される。中央電極３０が、アクティブエリア１６の中央部分の上に延伸する。パッド電極３２が、中央電極３０に重ね合わされる。中央電極ビア３４が、中央電極３０及びパッド電極３２を金属コンタクトパッドに電気的に結合し、金属コンタクトパッドは、絶縁層１４上のパッド電極３２の上に設けられた金属層であり、外部回路をパワー半導体ダイ１０に結合するために使用される。金属コンタクトパッドは、図面が分かりにくくなるのを避けるために示されていないが、パッド電極３２と同様の形状でパッド電極３２の上に直接設けられる。
【0026】
概して、熱サイクル中にパワー半導体ダイ１０において、高度の歪みを受ける２つのエリアがある。第１に、パワー半導体ダイ１０は、パッド電極３２を画定するエリアにおいて高度の歪みを受ける。このエリアにおける歪み量を低減するために、図３に示されるように、パッド電極３２は、中央電極ビア３４の下にのみ設けられることができる。パッド電極３２における材料の量を大幅に削減することによって、パッド電極３２によって引き起こされる歪みが大幅に低減されてもよい。ゲート容量を制御する必要がある用途において、図４に示されるように、パッド電極３２は、実線の境界として、内側のメッシュ部分を備えてもよい。図３及び図４の両方において、ランナー電極１８をまた狭くして幅を削減してもよい。ランナー電極１８における材料の量を削減することによって、ランナー電極１８によって引き起こされる歪みも同様に低減されてもよい。様々な実施形態において、パッド電極３２の表面積は、パッド電極３２の表面積の５０％未満、パッド電極３２の表面積の２５％未満、及びパッド電極３２の表面積の１０％未満になるように減少する。
【0027】
パッド電極３２に加えて、パワー半導体ダイ１０のコーナーがまた、熱サイクル中に非常に高度な歪みを受ける。特に、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６は全て、パワー半導体ダイ１０のコーナーに近づくにつれて高度の歪みを受ける場合がある。この歪みは、様々な層の剥離、亀裂、更には破損を引き起こす場合がある。これは、パワー半導体ダイ１０の故障を引き起こす場合がある。
【0028】
本開示の更なる実施形態の説明を援助するために、図５Ａは、本開示の一実施形態による半導体ダイの包括的な特徴３８を示す。包括的な特徴３８は、包括的な特徴３８の一般的な形状を画定する経路４０によって画定される。包括的な特徴３８はまた、内側エッジ４２Ｉと外側エッジ４２Ｏとの間の距離として画定される幅を有する。特徴を構成する材料は、内側エッジ４２Ｉと外側エッジ４２Ｏとの間に設けられる。最も単純なケースにおいて、図５Ａに示されるように、内側エッジ４２Ｉ及び外側エッジ４２Ｏは、経路４０に平行に設けられる。しかし、場合によっては、内側エッジ４２Ｉ又は外側エッジ４２Ｏのうちの１つが、経路４０に平行でないように設けられてもよい。よって、図５Ｂは、経路４０に平行でないような内側エッジ４２Ｉを示し、一方、図５Ｃは、経路４０に平行でないような外側エッジ４２Ｏを示す。特に、内側エッジ４２Ｉ及び外側エッジ４２Ｏのうちの少なくとも１つは、経路４０に常に平行である。特に言及しない限り、内側エッジ４２Ｉ及び外側エッジ４２Ｏの両方が、経路４０に平行であると仮定することができる。以下の実施形態を説明する際に、図面が分かりにくくなるのを避けるために、様々な特徴の経路及びエッジが説明されるが、図面には示されていない。経路及びエッジは、図５Ａ～図５Ｃに関して本明細書で説明されるように画定される。金属ランナー２０及び追加の金属ランナー２４に関して、それらの内側エッジ及び外側エッジは、ランナービア２２及び追加のランナービア２４内のエッジによってそれぞれ画定されるのではなく、ドリフト層１２の反対側の絶縁層１４の表面上のエッジによって画定される。
【0029】
図６は、本開示の一実施形態によるパワー半導体ダイ１０のコーナーの上面図を示す。パッシベーション層２７は、図面が分かりにくくなるのを避けるために示されていない。示されるように、ランナー電極１８の経路は、パワー半導体ダイ１０の周囲の輪郭に沿っておらず、寧ろ、そのコーナーに緩やかな曲線を提供する。金属ランナー２０の経路及びランナービア２２の経路は、ランナー電極１８の経路と重なる。同様に、追加の金属ランナー２４及び追加のランナービア２６は、パワー半導体ダイ１０のコーナーに緩やかな曲線を提供し、重なる経路を有する。パワー半導体ダイ１０のコーナーに緩やかな曲線を設けることは、それらの層が９０度の角度を提供するようにパワー半導体ダイ１０の周囲に沿ってそのコーナーに向かう場合にそうでなければ生じる歪みを低減させる。しかし、図５に示されるパワー半導体ダイ１０でさえ、相対的に高度の歪みを受け、この結果、熱サイクル中に信頼性の問題を抱える場合がある。
【0030】
図７Ａは、本開示の一実施形態によるパワー半導体ダイ１０のコーナーの上面図を示す。図面が分かりにくくなるのを避けるために、パッシベーション層２７及び金属ランナー２０は示されていない。図７に示されるように、ランナー電極１８は、ランナー電極１８の導電性材料が設けられていない領域である多数の歪み緩和領域３６を含む。歪み緩和領域３６は、任意の形状であってもよく、そのために、図７Ａにおいて、楕円形、放射状スロット、千鳥状スロット、等を含む様々な形状で示される。図７Ａに示される異なる形状は、歪み緩和領域３６が全て同じ形状であってもよく、或いは異なる形状であってもよいように、組み合わされても組み合わされなくてもよい異なる実施形態を表す。上述されたように、ランナー電極１８は、内側エッジ及びと外側エッジによって画定され、これらのエッジの間に、導電性材料が設けられる。歪み緩和領域３６は、ランナー電極１８の内側エッジと外側エッジとの間に設けられる。特に、ランナー電極１８は、電極メッシュ２８から分離される。電極メッシュ２８が、導電性材料が設けられていないエリアを含むグリッドを形成する場合に、ランナー電極１８は通常、内側エッジと外側エッジとの間の導電性材料の連続層として設けられる。ランナー電極１８に歪み緩和領域３６を設けることによって、ランナー電極１８によって引き起こされる歪みが中断されてもよく、この結果、歪み全体が低減され、この結果、パワー半導体ダイ１０の信頼性を向上させる。一実施形態において、歪み緩和領域３６は、電極メッシュ２８における任意の個々のランナー（導電性材料の各線）の経路を画定する線と交差しないように設けられる。換言すれば、電極メッシュ２８の導電性材料の各線が、ランナー電極１８内に延伸する場合に、歪み緩和領域３６は、これらの線の何れとも交差しないように設けられてもよい。これは、歪み緩和領域３６がランナー電極１８から電極メッシュ２８への電流の流れを妨げるのを防止してもよい。幾つかの実施形態において、絶縁層１４は、歪み緩和領域３６によって残されたランナー電極１８における空隙を充填してもよい。示されるように、歪み緩和領域３６は、長方形及び円形を含む任意の形状であってもよいが、多角形又は任意の形状のような他の任意の形状であってもよい。
【0031】
図７Ｂは、歪み緩和領域３６を更に示すために、図７ＡのＡ－Ａ’に通る断面図を示す。示されるように、歪み緩和領域３６は、絶縁層１４がその領域を充填するように、ランナー電極１８の導電性材料が設けられていない領域である。それらは、金属ランナー２０に影響を与えない。
【0032】
図８Ａは、本開示の一実施形態によるパワー半導体ダイ１０のコーナーの上面図を示す。図面が分かりにくくなるのを避けるために、パッシベーション層２７は示されていない。図８Ａに示されるように、ランナービア２２及び追加のランナービア２６は、歪みを低減するために変更される。これは、幾つかの方法で実現されてもよく、各々が、一緒に又は別個に使用されてもよい。変更は、本明細書でランナービア２２に関して説明されるが、追加のランナービア２６又は他の任意のビアに同様に適用される。まず、図８Ａは、ランナービア２２が複数のランナービアセクション３８として設けられるようにセグメント化されてもよいことを示す。換言すれば、ランナービア２２は、もはや絶縁層１４に連続的な開口部として設けられるのではなく、寧ろ、そのままで残される絶縁層１４の一部によって分散される。ランナービア２２をセグメント化することに加えて、又はそれとは別個に、ランナービア２２は、ランナービア２２の経路がランナー電極１８の経路又は金属ランナー２０の経路と同じではないようにまた設けられてもよい。特に、ランナービア２２の経路は、ランナー電極１８の経路及び／又は金属ランナー２０の経路に完全に重なっていなくてもよく、或いはそれに平行でなくてもよい。ランナービア２２の経路は、示されるように蛇行状に設けられてもよいが、ランナー電極１８の経路及び／又は金属ランナー２０の経路とは異なり、さもなければそれに平行にならないように、任意の方法でまた設けられることができる。最後に、ランナービア２２をセグメント化すること、並びにランナー電極１８及び金属ランナー２０とは異なる経路に沿ってランナービア２２を設けることに加えて、又はそれらとは別個に、ランナービア２２は、クロスハッチパターンで設けられてもよく、ランナービア２２は、少なくとも１つの第２の部分と重なる少なくとも１つの第１の部分を提供する。幾つかの実施形態において、第１の部分は、第２の部分に対して垂直である。一緒に又は別個に、ランナービア２２に対するこれらの変更は、ランナービア２２によって引き起こされる歪みを低減してもよく、この結果、パワー半導体ダイ１０の信頼性を向上させる。
【0033】
図８Ｂは、ランナービア２２が、絶縁層１４の一部によって分離されている、２つの別個のランナービアセクションにセグメント化されるということを示すために、線Ｂ－Ｂ’に沿ったパワー半導体ダイ１０の断面図を示す。
【0034】
図９Ａは、本開示の一実施形態によるパワー半導体ダイ１０のコーナーの上面図を示す。図面が分かりにくくなるのを避けるために、パッシベーション層２７は示されていない。図９Ａに示される実施形態は、図７Ａに示されるランナー電極１８における歪み緩和領域３６を、図８Ａに示されるランナービア２２に対する変更と組み合わせている。これらの変更の組み合わせが、歪みを更に低減してもよく、それによって、パワー半導体ダイ１０の信頼性を向上させる。
【0035】
図９Ｂは、歪み緩和領域３６及びランナービア２２のセグメント化を示すために、線Ｃ－Ｃ’に沿ったパワー半導体ダイ１０の断面図を示す。
【0036】
図１０は、本開示の一実施形態によるパワー半導体ダイ１０のコーナーの上面図を示す。図面が分かりにくくなるのを避けるために、パッシベーション層２７は示されていない。この実施形態において、金属ランナー２０の経路は、ランナー電極１８の経路又はランナービア２２の経路と同じではない。換言すれば、金属ランナー２０の経路は、ランナー電極１８の経路又はランナービア２２の経路に重ならず、或いはそれに平行ではない。示されるように、金属ランナー２０の経路は、蛇行状に設けられる。しかし、金属ランナー２０の経路は、本開示の原理から逸脱することなく、任意の方法で提供されてもよい。ランナー電極１８の内側エッジはまた、ランナー電極１８の経路と平行ではなく、寧ろ、金属ランナー２０の内側エッジに沿うように設けられる。このように金属ランナー２０及びランナー電極１８を設けることは、歪みを低減してもよく、この結果、パワー半導体ダイ１０の信頼性を向上させる。
【0037】
図１１は、本開示の一実施形態によるパワー半導体ダイ１０の上面図を示す。図面が分かりにくくなるのを避けるために、パッシベーション層２７は示されていない。この実施形態は、本質的に、図８Ａに関して上述されたランナービア２２に対する変更を、図１０に関して上述された金属ランナー２０に対する変更と組み合わせている。これらの特徴を組み合わせることによって、歪みが更に低減されてもよく、この結果、パワー半導体ダイ１０の信頼性を更に向上させる。
【0038】
図７～図１１に関して上述された変更は、ランナー電極１８、金属ランナー２０、及びランナービア２２に関連するが、同じ変更が、追加の金属ランナー２４及び追加のランナービア２６に対して行われることができる。更に、同じ変更が、これらのエリアにおける歪みを低減するために、中央電極３０、中央電極ビア３４、及びパッド電極３２に対して行われることができる。
【0039】
上述された改善に加えて、又はそれとは別個に、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６の経路の曲率が、歪みを低減するために変更されてもよい。特に、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６を画定する経路は、図１２に示されるように、パワー半導体ダイ１０のコーナーに対して面取りされたコーナーを提供してもよい。ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６の経路を面取りすることは、これらの層を、パワー半導体ダイ１０において最も高い歪みを受ける箇所から遠ざけてもよく、それによって、複雑化の可能性を低減し、パワー半導体ダイ１０の信頼性を向上させる。
【0040】
別の実施形態において、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６の経路は、図１３に示されるように、パワー半導体ダイ１０のコーナーに対して逆の半径を提供してもよい。繰り返しになるが、これは、これらの層を、最高度の歪みを受けるパワー半導体ダイ１０の箇所から遠ざけてもよく、この結果、パワー半導体ダイ１０の信頼性を向上させる。
【0041】
上述された改善に加えて、又はそれとは別個に、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２４の何れかが、その内側エッジがその外側エッジに平行ではないように設けられてもよい。図１４は、その内側エッジに平行でない外側エッジを有する追加の金属ランナーを示す。特に、図１４は、波状又は蛇行状の外側エッジを真っ直ぐな内側エッジと共に有する追加の金属ランナー２４を示す。本開示は、任意の形状を有する内側エッジ及び／又は外側エッジを企図する。示されていないが、同様の変更が、金属ランナー２０に対して行われることができる。
【0042】
別の実施形態において、金属ランナー２０及び／又は追加の金属ランナー２４の外側エッジには、図１５に示されるようにスロットが形成されてもよい。金属ランナー２０及び／又は追加の金属ランナー２４の内側エッジ及び外側エッジはまた、図１６に示されるように波状であってもよい。最後に、金属ランナー２０及び／又は追加の金属ランナー２４の内側部分は、スロット又は他のエリアを形成するために省略されてもよく、金属ランナー及び／又は追加の金属ランナー２４の導電性材料が、図１７及び図１８に示されるように、その内側エッジとその外側エッジとの間に設けられていなく、図１７は、その導電性材料が設けられていない幾つかのエリアを有する追加の金属ランナー２４を示し、図１８は、その導電性材料が設けられていない単一の連続的なエリアを有する追加の金属ランナー２４を示す。
【0043】
概して、本開示は、歪みを低減し、この結果、パワー半導体ダイ１０の信頼性を向上させるために、ランナー電極１８、金属ランナー２０、ランナービア２２、追加の金属ランナー２４、及び追加のランナービア２６の何れかの経路、内側エッジ、及び外側エッジを変更することを企図する。特に歪み誘発故障に対して、半導体ダイ１０の信頼性を測定する１つの方法は、熱サイクル試験を受けた場合の半導体ダイ１０の故障率である。熱サイクル試験は、半導体ダイ１０の温度を、最低温度と最高温度との間で所与のサイクル数繰り返すことを含む。一実施形態において、最低温度は４０℃以下であり、最高温度は１５０℃以上であり、サイクル数は少なくとも１０００回である。他の実施形態において、熱サイクル試験は、最低温度が、?５５℃以下であり、最高温度が、１７５℃以上であり、サイクル数が、２０００回以上、３０００回以上、更には５０００回以上であるという条件のうちの１つ以上が適用されるように、より厳しくてもよい。本明細書で説明される改善のうちの１つ以上が、上述されたような熱サイクル試験を受けた場合に、故障率が２０００ｐｐｍ未満であるパワー半導体ダイ１０を可能にしてもよい。これは、本開示の改善を行わない従来のパワー半導体ダイより少なくとも一桁小さい。様々な実施形態において、本明細書で説明される改善は、パワー半導体ダイ１０が、故障率が１０００ｐｐｍ未満、５００ｐｐｍ未満、１００ｐｐｍ未満、及び２０ｐｐｍ未満となるように、更に優れた信頼性を可能にしてもよい。
【0044】
前述の態様の何れか、並びに／又は本明細書で説明されるような様々な別個の態様及び特徴が、追加の利点を得るために組み合わされてもよいことが企図される。本明細書に開示されるような様々な実施形態の何れも、本明細書に反対の記載がない限り、１つ以上の他の開示される実施形態と組み合わされてもよい。
【0045】
当業者は、本開示の好ましい実施形態に対する改善及び変更を認識するであろう。このような改善及び変更は全て、本明細書に開示される概念及び添付の特許請求の範囲の範囲内にあると見做される。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【手続補正書】
【提出日】2023-09-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
アクティブ領域と、絶縁層と、
ランナー電極と
を備える半導体デバイスであって、
前記ランナー電極は、ランナー電極経路に沿って設けられた導電性材料を含み、
前記ランナー電極経路は、前記アクティブ領域の周囲に沿っており、
前記ランナー電極は、１つ以上のランナー電極歪み緩和領域を含み、前記１つ以上のランナー電極歪み緩和領域は、前記導電性材料が設けられていない領域である、半導体デバイス。
【請求項2】
前記ランナー電極歪み緩和領域の各々は、形状によって画定され、前記ランナー電極歪み緩和領域の各々の形状は、長方形、円形、多角形、及び任意の形状のうちの１つである、請求項１に記載の半導体デバイス。
【請求項3】
ランナービア経路に沿ったランナービアであって、前記ランナービアは、前記絶縁層の開口部であり、前記ランナー電極は、前記開口部を介して露出されている、ランナービアと、金属ランナー経路に沿った金属ランナーであって、前記ランナー電極に電気的に接触するように前記ランナービアを充填し、前記アクティブ領域に向かい合って前記絶縁層上で延伸する金属ランナーと
を更に備える、請求項１又は２に記載の半導体デバイス。
【請求項4】
前記ランナービアは、前記絶縁層の一部によって分離された複数のセグメント化されたランナービアを設けるようにセグメント化されている、請求項３に記載の半導体デバイス。
【請求項5】
前記ランナービア経路は、前記ランナー電極経路と同一ではない、請求項３に記載の半導体デバイス。
【請求項6】
前記金属ランナー経路は、前記ランナービア経路と同一ではない、請求項５に記載の半導体デバイス。
【請求項7】
前記金属ランナー経路は、前記ランナー電極経路と同一ではない、請求項３に記載の半導体デバイス。
【請求項8】
前記ランナー電極は、内側ランナー電極エッジと外側ランナー電極エッジとの間に導電性材料を含み、前記内側ランナー電極エッジ及び前記外側ランナー電極エッジのうちの１つ以上が、前記ランナー電極経路に平行ではない、請求項１～７の何れか一項に記載の半導体デバイス。
【請求項9】
前記アクティブ領域の上にあり、前記ランナー電極に結合された電極メッシュを更に備え、前記電極メッシュは、前記内側ランナー電極エッジの対向する側面の間に広がる電極メッシュランナーのグリッドを備える、請求項１～８の何れか一項に記載の半導体デバイス。
【請求項10】
前記１つ以上のランナー電極歪み緩和領域は、前記電極メッシュランナーのグリッドのうちの何れか１つの経路を画定する線と交差しないように設けられている、請求項９に記載の半導体デバイス。【国際調査報告】