特表2024-508233プラズマ原子層堆積を用い堆積された硼素層を有する裏面照明型センサ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-02-26
(54)【発明の名称】プラズマ原子層堆積を用い堆積された硼素層を有する裏面照明型センサ
(51)【国際特許分類】
H01L 27/144 20060101AFI20240216BHJP
H01L 21/02 20060101ALI20240216BHJP
H01L 21/205 20060101ALI20240216BHJP
【ＦＩ】
H01L27/144 K
H01L21/02 B
H01L21/205
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023546432
(86)(22)【出願日】2022-02-02
(85)【翻訳文提出日】2023-09-21
(86)【国際出願番号】 US2022014807
(87)【国際公開番号】W WO2022169786
(87)【国際公開日】2022-08-11
(31)【優先権主張番号】63/146,001
(32)【優先日】2021-02-05
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/544,413
(32)【優先日】2021-12-07
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】ヤラマンチリ シシル
(72)【発明者】
【氏名】フィールデン ジョン
(72)【発明者】
【氏名】コール フランシスコ
(72)【発明者】
【氏名】チュアン ユン－ホ アレックス
【テーマコード（参考）】
4M118
5F045
【Ｆターム（参考）】
4M118AA01
4M118AB01
4M118BA10
4M118BA14
4M118CA02
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4M118GA02
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5F045EH05
5F045EH14
(57)【要約】
裏面照明型ＤＵＶ／ＶＵＶ／ＥＵＶ輻射又は帯電粒子イメージセンサを製造する際に、プラズマ原子層堆積（プラズマＡＬＤ）プロセスを利用する方法を用い、能動センサエリアの上方に薄くてピンホールがない純硼素層を発生させる。半導体膜の表側表面上に回路素子群を形成した上で、その膜の裏側表面を対象にしてオプション的な予備的水素プラズマ清掃プロセスを実行する。そのプラズマＡＬＤプロセスにおいては複数個のプラズマＡＬＤサイクルを実行し、各サイクルでは、第１サイクルフェーズ中に吸着硼素プレカーサ層を形成した上で、第２サイクルフェーズ中に水素プラズマを発生させてそのプレカーサ層を関連する硼素ナノ層へと転換させる。各サイクルフェーズの後に、そのプラズマＡＬＤプロセスチャンバからガスをパージする。こうしたプラズマＡＬＤサイクルを、もたらされる硼素ナノ層スタックの累積スタック高さ（厚み）が指定目標厚みに等しくなるまで反復する。
【特許請求の範囲】
【請求項1】
深紫外（ＤＵＶ）輻射、真空紫外（ＶＵＶ）輻射、極端紫外（ＥＵＶ）輻射及び帯電粒子のうち少なくとも一つを感知するよう構成されたイメージセンサを製造する方法であって、半導体膜の第１表面上にフロントエンド回路構造群を形成し、且つ
順次生成される硼素ナノ層によって前記半導体膜の第２表面上に純硼素層が集合形成されるよう複数個のプラズマ原子層堆積（ＡＬＤ）サイクルを実行する方法であり、それらプラズマＡＬＤサイクル各々にて、
前記硼素プレカーサのうち吸着された部分によって前記半導体膜の前記第２表面の上方に硼素プレカーサ層が形成されるよう、前記プラズマＡＬＤサイクル各々の第１フェーズの間、前記半導体膜の前記第２表面の上方に硼素プレカーサを配置し、且つ
前記吸着硼素プレカーサ部分の気体反応によって関連する前記硼素ナノ層が作成されるよう、前記プラズマＡＬＤサイクル各々の第２フェーズの間、前記硼素プレカーサ層の上方で水素プラズマを発生させる方法。
【請求項2】
請求項１の方法であって、更に、堆積チャンバ内に前記半導体膜を配置し、
前記第２表面の上方で水素プラズマを発生させることにより前記半導体膜の前記第２表面を清掃し、且つ
前記清掃の直後に前記複数個のプラズマＡＬＤサイクルを実行する方法であり、
前記半導体膜を前記堆積チャンバ内で継続的に保持しつつ前記清掃及び前記複数個のプラズマＡＬＤサイクルを実行する方法。
【請求項3】
請求項２の方法であって、前記堆積チャンバが、前記堆積チャンバ内へと前記硼素プレカーサ及び前記水素を選択的に配給するよう構成されたガスフローシステムと、前記半導体膜の前記第２表面の近隣でプラズマを発生させるよう構成されたプラズマ発生システムと、を有し、且つ
前記硼素プレカーサの配置に際し、前記プラズマ発生システムが不活性化されている間、前記堆積チャンバ内へと前記硼素プレカーサが配給されるよう、前記ガスフローシステムを制御する方法。
【請求項4】
請求項３の方法であって、前記ガスフローシステムの制御に際し、前記堆積チャンバ内へとＢ２Ｈ６、ＢＸ３（Ｘ＝Ｃｌ／Ｂｒ）、Ｂ２Ｆ４、トリメチルボラン（ＴＭＢ）、トリス（ジメチルアミド）ボラン（ＴＤＭＡＢ）及びトリエチルボラン（ＴＥＢ）のうち一つを流す方法。
【請求項5】
請求項３の方法であって、前記水素プラズマの発生に際し、前記プラズマ発生システムが活性化されている間、前記堆積チャンバ内へと水素ガスが配給されるよう、前記ガスフローシステムを制御する方法。
【請求項6】
請求項２の方法であって、前記プラズマＡＬＤサイクル各々にて、更に、前記第１フェーズ・前記第２フェーズ間の第１期間中に前記堆積チャンバから残留硼素プレカーサガスをパージし、且つ
前記第２サイクルフェーズ後の第２期間中に前記堆積チャンバから残留反応ガスをパージする方法。
【請求項7】
請求項１の方法であって、前記半導体膜が、１０μｍ～４０μｍの範囲内の厚みを有するエピタキシャル層を備え、前記複数個のプラズマＡＬＤサイクルの実行に際し、前記純硼素層の厚みが２ｎｍ～２０ｎｍの範囲内となるまで前記硼素プレカーサの配置と前記水素プラズマの発生とを反復する方法。
【請求項8】
請求項１の方法であって、更に、前記純硼素層上に反射防止被覆及びキャッピング層のうち一方を形成する方法。
【請求項9】
請求項１の方法であって、前記フロントエンド回路構造群の形成に際し、第１ｐ型ドーピング濃度を有するｐドープドエピタキシャルシリコン層の上に前記フロントエンド回路構造群を形成する方法であり、更に、
前記純硼素層とｐドープドエピタキシャルシリコン層の留置部分との間に高濃度ｐドープドエピタキシャルシリコン層領域を形成すべく高温ドライブインプロセスを実行する方法。
【請求項10】
請求項９の方法であって、更に、前記高濃度ｐドープドエピタキシャルシリコン層領域が形成された後に、前記フロントエンド回路構造群の上方に金属インタコネクト群を形成する方法。
【請求項11】
請求項１の方法であって、更に、前記純硼素層が形成される前に、前記第２表面をテクスチャ化すべくウェットエッチング及びドライエッチングのうち一方を実行する方法。
【請求項12】
請求項１の方法であって、更に、シリコンオンインシュレータ（ＳＯＩ）ウェハの上部シリコン基板上に、第１ｐ型ドーピング濃度を有するｐドープドエピタキシャルシリコン層を形成することによって、前記半導体膜を形成する方法であり、前記上部シリコン基板が前記第１ｐ型ドーピング濃度よりも高い第２ｐ型ドーピング濃度を有する方法。
【請求項13】
請求項１２の方法であって、前記半導体膜の形成に際し、更に、前記ｐドープドエピタキシャルシリコン層が形成される前に前記ＳＯＩウェハの前記上部シリコン基板を高濃度ｐドーピングする方法。
【請求項14】
請求項１２の方法であって、前記ＳＯＩウェハが、第１ハンドルウェハと、その第１ハンドルウェハと前記上部シリコン基板との間に位置する酸化物層と、を有し、
前記フロントエンド回路構造群の形成に際し、前記ｐドープドエピタキシャルシリコン層の表側表面上に配置されたフロントエンド回路構造群と、前記フロントエンド回路構造群の上方に配置された金属インタコネクト群と、を含む表側回路素子群を形成する方法であり、更に、
前記表側回路素子群の上方にて前記半導体膜に第２ハンドルウェハを取り付け、
前記上部シリコン基板のうち少なくとも一部分を露出させるべく前記第１ハンドルウェハを裏側薄化し、その上部シリコン基板のその露出部分により前記半導体膜の前記第２表面を形成させる方法。
【請求項15】
請求項１２の方法であって、前記プラズマＡＬＤサイクルの実行に際し、４５０℃未満の温度に前記表側回路素子群を維持する方法。
【請求項16】
請求項１２の方法であって、更に、前記純硼素層が形成される前に、前記半導体膜内にスルーシリコンビアを形成する方法。
【請求項17】
請求項１６の方法であって、更に、前記スルーシリコンビアを露出させるべく前記純硼素層の諸部分をエッチングする方法。
【請求項18】
請求項１の方法であって、前記フロントエンド回路構造群の形成に際し、電荷結合デバイス（ＣＣＤ）及び相補型金属酸化物半導体（ＣＭＯＳ）デバイスのうち一方を作成する方法。
【請求項19】
深紫外（ＤＵＶ）輻射、真空紫外（ＶＵＶ）輻射、極端紫外（ＥＵＶ）輻射及び帯電粒子のうち少なくとも一つを感知するイメージセンサであって、半導体膜と、その半導体膜の第１表面上に形成された回路素子群と、前記半導体膜の第２表面上に形成された純硼素層と、を備え、その純硼素層が請求項１の方法に従い形成されているイメージセンサ。
【請求項20】
検査システムであって、照明源と、その照明源からの入射光を標本上に差し向け合焦させるよう且つ前記標本からの反射／散乱光を検出器アセンブリ上に集め差し向け合焦させるよう構成された対物レンズを含む一組の光学系と、を備え、前記検出器が、深紫外（ＤＵＶ）輻射、真空紫外（ＶＵＶ）輻射、極端紫外（ＥＵＶ）輻射及び帯電粒子のうち少なくとも一つを感知するよう構成された１個又は複数個のイメージセンサを有していて、そのイメージセンサ各々が、半導体膜と、その半導体膜の第１表面上に形成された回路素子群と、前記半導体膜の第２表面上に形成された純硼素層と、を備え、その純硼素層が請求項１の方法に従い形成されている検査システム。
【発明の詳細な説明】
【技術分野】
【0001】
［関連出願／特許］
本願では、「プラズマ原子層堆積を用い堆積された硼素層を有する裏面照明型センサ」(BACK-ILLUMINATED SENSOR WITH BORON LAYER DEPOSITED USING PLASMA ATOMIC LAYER DEPOSITION)と題する２０２１年２月５日付米国仮特許出願第６３／１４６００１号に基づく優先権を主張する。
本願では、「プラズマ原子層堆積を用い堆積された硼素層を有する裏面照明型センサ」(BACK-ILLUMINATED SENSOR WITH BORON LAYER DEPOSITED USING PLASMA ATOMIC LAYER DEPOSITION)と題する２０２１年２月５日付米国仮特許出願第６３／１４６００１号に基づく優先権を主張する。
【0002】
［開示の分野］
本願は、深ＵＶ（ＤＵＶ）、真空ＵＶ（ＶＵＶ）及び極端ＵＶ（ＥＵＶ）波長での輻射を感知するのに適したイメージセンサと、そうしたイメージセンサを作成／生産する方法とに関する。ある種の実施形態のセンサは、電子その他の帯電粒子を感知するのに適する。何れのセンサもフォトマスク、レティクル又はウェハ検査システムでの使用に適する。
本願は、深ＵＶ（ＤＵＶ）、真空ＵＶ（ＶＵＶ）及び極端ＵＶ（ＥＵＶ）波長での輻射を感知するのに適したイメージセンサと、そうしたイメージセンサを作成／生産する方法とに関する。ある種の実施形態のセンサは、電子その他の帯電粒子を感知するのに適する。何れのセンサもフォトマスク、レティクル又はウェハ検査システムでの使用に適する。
【背景技術】
【0003】
集積回路産業では、集積回路、フォトマスク、レティクル、ソーラーセル、電荷結合デバイス等に備わっておりますます小型化しているフィーチャ（外形特徴）を分解（解像）すべく、且つそのサイズがそれらフィーチャのサイズと同程度かそれより小さい欠陥を検出すべく、より一層高い分解能を有する検査ツールが必要とされている。
【0004】
短波長、例えば約２５０ｎｍ未満の波長にて動作する検査システムにより、多くの場合、そうした分解能を提供することができる。場合によっては電子その他の帯電粒子、例えばヘリウム（Ｈｅ）原子核（即ちα粒子）を用いることもできる。具体的には、フォトマスク又はレティクル検査向けであれば、リソグラフィで用いられることとなる波長と同じかそれに近い波長、即ち現世代リソグラフィ向けの１９３．４ｎｍに近い波長や将来型ＥＵＶリソグラフィ向けの１３．５ｎｍに近い波長を用い検査することが望ましい。これは、諸パターンにより引き起こされる検査光の位相シフトが、リソグラフィ中に引き起こされるそれらと同じか非常に似たものになるからである。半導体のパターニング済ウェハを検査するのであれば、比較的広い波長域、例えば近ＵＶ、ＤＵＶ及び／又はＶＵＶ域内の諸波長を含む波長域に亘り動作する検査システムが有利であろう。これは、波長域が広いと、個別波長にて大きな反射率変化を引き起こしかねない層厚又はパターン寸法小変化に対する感度が、下がりうるからである。
【0005】
フォトマスク、レティクル及び半導体ウェハ上の小さな欠陥又は粒子を検出するためには、信号対雑音（Ｓ／Ｎ）比が高いことが必要である。高速での検査時に高い信号対雑音比を確保するためには、光子又は粒子束密度が高いことが必要である。これは、検出される光子の個数の統計揺らぎ（ポアソン雑音）が、その信号対雑音比に対する根本的制限となるからである。多くの場合、１画素当たり約１０００００個以上の光子が必要となる。検査システムは、通常、短時間の停止のみで毎日２４時間用いられるので、ほんの数か月の稼働を経ただけでも、検出器が多量の輻射に対し曝露されることとなる。
【0006】
真空波長が２５０ｎｍの光子は約５ｅＶのエネルギを有している。二酸化シリコンの禁制帯幅は約１０ｅＶである。一見するとそうした波長の光子は二酸化シリコンで吸収されそうにないが、二酸化シリコン構造はシリコン結晶のそれと完全には整合し得ないので、シリコン表面上で成長した二酸化シリコンは、シリコンとの界面にて幾ばくかのダングリングボンドを必ず呈する。更に、二酸化シリコンはアモルファスであるので、その素材内にも幾ばくかのダングリングボンドがありがちである。実際には、無視できない密度の欠陥及び不純物がその酸化物内にも下側半導体との界面にもあることとなり、それらにより、深ＵＶ波長を有する光子、とりわけ波長が約２５０ｎｍ未満のそれらが吸収されうる。更に、高輻射束密度下では、２個の高エネルギ光子が非常に短い時間間隔（数ナノ秒又はピコ秒）にて同じ個所付近に到来することがあり、ひいては矢継ぎ早な２回の吸収事象により又は二光子吸収により電子が二酸化シリコンの伝導帯まで励起されることとなりうる。ＥＵＶ光子は非常に高いエネルギを有しており（１３．５ｎｍの波長は９２ｅＶ付近の光子エネルギに相当）、シリコン対酸素結合を壊すことや、その酸化物内の欠陥及び汚染物と強く相互作用することが可能なものである。電子及び帯電粒子検出器では、通常、数百ｅＶ以上のエネルギを有する電子又は帯電粒子を検出できねばならない。１０ｅＶ超のエネルギではシリコン対酸素結合がたやすく壊れうる。
【0007】
上述の通り、高エネルギな光子及び粒子により結合が壊され、二酸化シリコン層内の原子がイオン化することがある。二酸化シリコンは良好な絶縁体であるので、二酸化シリコン内で生じた自由電子は、１ｍｓ以上の再結合前寿命を持つことがある。それらの電子のうち幾ばくかが半導体素材内に移動することがある。それらの電子は、二酸化シリコン内や二酸化シリコン・半導体間に電界を発生させる。それらの電界が、格子吸収により半導体内に生じた電子を半導体表面へと移動させ、それらを再結合させることで、信号の損失や検出器量子効率の低下がもたらされることがある。装置がほぼ連続的に用いられることは、新たな自由電荷の発生がそれらの再結合以上に速いことからすれば、その検出器の回復にほとんど又は全く時間をかけられないことを意味している。
【0008】
高エネルギな粒子及び光子により二酸化シリコンに非可逆的変化が引き起こされることもある。そうした変化に含まれうるものに、二酸化シリコン内での原子結合の再構成や小原子の移動がある。検出器の通常動作温度は、通常は室温付近～約５０℃の範囲内にあるので、こうした変化は元に戻らない。とりわけ、ＥＵＶ検出器として用いられている従来のシリコンフォトダイオードでは、使用に伴い効率が劣化することが知られている。
【0009】
半導体製検出器の表面上の二酸化シリコン層は、低エネルギな（約２ｋｅＶ未満の）電子に関して、それら検出器の効率を顕著に低下させる。一部の低エネルギ電子が二酸化シリコンにより吸収されることでその二酸化シリコンが帯電し、後刻到来する電子が逸らされるのである。露出シリコン表面上には自然酸化物が常に形成されるので、シリコン製検出器は、必然的に、自身の表面上に幾ばくかの酸化物があるものとならざるを得ない。半導体表面上に（酸化物に代え）代替的な誘電体素材を成長又は堆積させると、半導体対二酸化シリコン界面における欠陥状態密度がかなり高まる結果となる。これらの欠陥はその検出器の量子効率、特に半導体表面付近で吸収される光子及び帯電粒子に係るそれを低下させる。
【0010】
ＥＵＶセンサの付加的な劣化原因の一つは、ＥＵＶシステムではあらゆる対ＥＵＶ輻射露出面上、例えばそのイメージセンサ及び光学素子の表面上に薄い炭素層が経時発達することである。この炭素層は、厚くなるにつれＥＵＶ輻射を吸収してセンサの感度を低下させ、且つ光路上の光学素子の反射率を低下させるようになる。ＥＵＶシステムでは、この炭素を取り除くべく全ての対ＥＵＶ露出面が周期的に清掃される。この清掃は、通常、炭素を除去するのに非常に効果的な活性化水素（水素原子と水素ラジカルの混合物）で以て実行される。しかしながら、水素ラジカルはシリコン製検出器表面上の酸化物に影響するので、やはりそれらセンサの性能劣化を引き起こしうる。
【0011】
ＥＵＶ及び／又は電子を検出するのに適したダイオード型検出器が本件技術分野にて知られている。ダイオード型検出器の例が、２０１２年３月２０日付でＮｉｈｔｉａｎｏｖ宛に発行された特許文献１、２００９年９月８日付でＮｉｈｔｉａｎｏｖ宛に発行された特許文献２、２０１３年４月２３日付でＮｉｈｔｉａｎｏｖ宛に発行された特許文献３、並びに２０１２年５月２８日付でＮａｎｖｅｒ宛に発行された特許文献４に記載されている。これらのダイオード型検出器は、シリコン表面の直上にある薄い（１ｎｍ～２０ｎｍの）硼素層を有している。特許文献４には、更に、そうした検出器の表面上にある金属導体のオープンメッシュが記載されている。
【0012】
これらの従来型検出器ではその上面（光又は電子入射面）上にコンタクトが形成されている。照明される面上にコンタクト及び導体が形成されていることの短所の一つは、多数（数千個又は数百万個）の検出器構成要素（画素）を有する検出器を、高い検出器効率を維持しつつ作り出すことができないことである。各検出器構成要素では複数個の制御信号が必要とされ、通常はそれらが他の検出器構成要素とで共有される。フルウェルキャパシティを１０００００電子以上とする際には、検出器構成要素寸法が、通常は約１０μｍ～２０μｍの範囲内となろう。それら制御信号を相互にまた駆動回路に接続する数百個又は数千個のインタコネクトを、表面エリアのうちかなりの部分を覆うことなく作成することはできない。ＤＵＶ、ＶＵＶ及びＥＵＶ光子並びに低エネルギ粒子は導体、例えば金属及びポリシリコンの層を貫通しないので、それらの導体により覆われているエリアは低感度又は無感度となる。
【0013】
何れもＣｈｅｒｎ ｅｔ ａｌ．名義たる特許文献５～７に記載のイメージセンサ構造及びイメージセンサ作成方法では、少なくともそのイメージセンサの裏側露出面上に硼素層が堆積されている。様々な硼素堆積温度範囲が開示されており、そのなかには約４００～４５０℃の範囲及び約７００～８００℃の範囲が含まれている。発明者が発見したところによれば、硼素堆積温度を高めにすること、例えば約６００℃～約９００℃の堆積温度にすることの利点の一つは、そうした温度では硼素がシリコン内へと拡散するので、極薄な高濃度ｐ型ドープドシリコン層がその光感知性裏側表面上にもたらされることである。このｐ型ドープドシリコン層は、それにより表面付近で発生する静電界により電子がその表面から離れシリコン層の方へと加速されることとなるため、ＤＵＶ及びＶＵＶ輻射につき高い量子効率を確保する上で重要である。そのｐ型シリコンによりシリコン裏側表面導電率も高まることも、センサの表側表面上にある電極上での信号スイッチングにより誘起される接地電流向けに帰還路が必要なことからすれば、イメージセンサの高速動作上重要である。
【0014】
しかしながら、４５０℃はＣＭＯＳデバイス製造にて常用される金属、例えばアルミニウム及び銅の融点に近いので、４５０℃超の処理温度を従来型ＣＭＯＳ回路が入っている半導体ウェハ相手に用いることはできない。４５０℃超等といった高温では、これらの金属は膨張し柔軟になり剥離することがある。更に、高温では銅が容易にシリコン内に拡散されうるので、ＣＭＯＳ回路の電気的特性が改変されることとなる。ウェハを薄化させた後に何らかの金属をその上に堆積させれば、上掲の特許文献に記載の通り６００～９００℃の温度にて裏側表面上に硼素層を堆積させることができ、その硼素層の堆積中又はその後にその面内へと硼素を拡散させることが可能となる。その後に金属インタコネクト群を表側表面上に形成することができる。そのウェハのイメージセンサ領域が薄化され例えば約２５μｍ以下の厚みになった後は、その薄化領域が大きく撓みかねないし、その山対谷非平坦度が数十μｍ以上になることもある。そのため、比較的幅広な金属インタコネクトライン及びビア、例えば数μｍ幅以上のものを用いることで、その非平坦度により引き起こされる何れの誤整列にもよらずそれらライン及びビアが確とつながるようにする必要がある。そうした幅広な金属インタコネクト及びビアにすると、それらライン及びビアに係る単位面積当たり静電容量が増大する。更に、幅広なインタコネクト及びビアにすると、約百万個以上の画素を有する大面積センサ上で全ての信号を相互接続することが困難又は不可能になりうる。場合によっては、金属インタコネクト同士を接続するのにポリシリコンジャンパが必要になりうるが、ポリシリコンは何れの金属よりもかなり高い抵抗率を有しているので、そうしたジャンパを用いるとセンサの最大動作速度が制限されかねない。
【0015】
Ｈｏｅｎｋ ｅｔ ａｌ．名義の特許文献８に記載のイメージセンサ向けデルタドーピング技術は４５０℃以下の温度で実行することができる。本技術では、名目上ドーピングされていないシリコンからなる１．５ｎｍキャップ層が設けられる。このキャップ層は故意に酸化させることができ、また環境中の水及び酸素により酸化されることもある。この酸化物層が高強度ＤＵＶ、ＶＵＶ、ＥＵＶ又は帯電粒子輻射下で劣化していき、センサに劣化を引き起こすことがある。
【0016】
２０２１年９月７日付でＣｈｕａｎｇ ｅｔ ａｌ．宛に発行された特許文献９に記載の裏面照明センサ製造方法では、硼素堆積に先立ちセンサ裏側表面上に設けられた高濃度ｐドープドエピタキシャルシリコン層を、代替的な静電界取得手段として利用することで、前述の通りＤＵＶ及びＶＵＶでのセンサ量子効率を改善している。この低温高濃度ドープドｐ型エピタキシャルシリコン層は、４５０℃以下の温度で成長させることができる。その低温エピタキシャル層上に４５０℃以下での純粋硼素堆積物を堆積させることで、裏側表面静電界を提供し低温におけるＤＵＶ及びＶＵＶでの量子効率を高めることができる。本方法によれば、裏側薄化及び裏側エピタキシャルシリコン及び硼素プロセスに先立ち、裏側薄化イメージセンサの表側金属インタコネクト群を作成することができため、より精細な（０．３５μｍ以下の）デザインルールで以てセンサを実現することができる。これにより、重要フィーチャ群例えば浮動拡散を接続する金属ライン群をより細くすることが可能となり、ひいては浮動拡散静電容量をより小さくすること及び電荷対電圧変換比をより高くすることが可能となる。
【0017】
上述の諸方法における純硼素層は化学気相堆積（ＣＶＤ）プロセスにより堆積されている。ＣＶＤ堆積温度を下げるにつれこの硼素層はより粗くなる。通常の硼素層は２ｎｍ～１０ｎｍであるので、こうして表面粗さが増すと、特に、極薄な（２～５ｎｍの）硼素層ではピンホール発生傾向が強まる。やはり発明者が発見したところによれば、硼素はＤＵＶ輻射のうちかなりの部分を吸収するので、硼素層を薄化させるとそれら裏側薄化センサの量子効率がより一層高まる。２０２１年６月３日付で刊行された特許文献１０に記載の方法によれば、センサの裏側表面にテクスチャ化（テクスチャ付け）を施すことで反射を減らすことができ、ひいてはそれら裏側薄化センサの量子効率をより一層改善することができる。ＣＶＤ硼素堆積プロセスでは、僅かに粗い表面（Ｒａ～５ｎｍ）上に硼素をコンフォーマル堆積させることができるが、その表面テクスチャのアスペクト比が大きくなるにつれ、そのテクスチャの山における硼素厚と谷におけるそれとが大きく異なるものになる。特に、４５０℃未満の温度では、ＣＶＤ硼素堆積がますます粗くなり、ひいてはピンホール発生傾向が更に強まるため、この不均一性が悪化しかねない。
【先行技術文献】
【特許文献】
【0018】
【特許文献1】米国特許第８１３８４８５号明細書
【特許文献2】米国特許第７５８６１０８号明細書
【特許文献3】米国特許第８４２６８３１号明細書
【特許文献4】米国特許第８４５０８２０号明細書
【特許文献5】米国特許第９４９６４２５号明細書
【特許文献6】米国特許第９８１８８８７号明細書
【特許文献7】米国特許第１０１２１９１４号明細書
【特許文献8】米国特許第５３７６８１０号明細書
【特許文献9】米国特許第１１１１４４９１号明細書
【特許文献10】米国特許出願公開第２０２１／０１６４９１７号明細書（Ａ１）
【特許文献11】米国特許出願公開第２０２１／０３２０１４４号明細書（Ａ１）
【特許文献12】米国特許第７７０５３３１号明細書
【特許文献13】米国特許第９７２３７０３号明細書
【特許文献14】米国特許第９８６５４４７号明細書
【特許文献15】米国特許第９８９１１７７号明細書
【特許文献16】米国特許第９２７９７７４号明細書
【特許文献17】米国特許第７９５７０６６号明細書
【特許文献18】米国特許第７８１７２６０号明細書
【特許文献19】米国特許第５９９９３１０号明細書
【特許文献20】米国特許第７５２５６４９号明細書
【特許文献21】米国特許第９０８０９７１号明細書
【特許文献22】米国特許第７４７４４６１号明細書
【特許文献23】米国特許第９４７０６３９号明細書
【特許文献24】米国特許第９２２８９４３号明細書
【特許文献25】米国特許第５６０８５２６号明細書
【特許文献26】米国特許第６２９７８８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0019】
そのため、硼素堆積プロセスが含まれている裏面照明センサ製造方法であり、その硼素堆積プロセスにより室温～８００℃の範囲内の温度で平坦面及びテクスチャ化面の上方に堆積させることで、薄くて（２ｎｍ～２０ｎｍで）ピンホールがない硼素層を作成することができる方法が、求められている。そうした硼素堆積プロセスでは、極薄でピンホールがない硼素及び／又はテクスチャ化面上に堆積された硼素を役立て、特にＤＵＶでの量子効率を高めることが可能であろう。更に、ピンホールがない純硼素層を４５０℃未満の温度で堆積させる能力を有する硼素堆積プロセスでは、より精細なデザインルールで以てセンサ製造を行えるので、イメージセンサの表側回路の柔軟性を高めると共に量子効率を高めることが可能となる。
【課題を解決するための手段】
【0020】
本発明は、プラズマ原子層堆積（プラズマＡＬＤ）硼素層形成プロセスを利用し、そのイメージセンサの能動エリアの上方に薄くてピンホールがない純硼素層を発生させる裏面照明型イメージセンサ製造方法を、指向している。本発明は、また、そのプラズマＡＬＤプロセスにより形成された少なくとも１個の純硼素層が組み込まれている裏面照明型イメージセンサや、そうした裏面照明型イメージセンサを利用する検査システムを、指向している。純硼素層を有する裏面照明型イメージセンサを製造すること、またその純硼素層を本願記載のプラズマＡＬＤプロセスにより形成することによって、本発明では、深紫外（ＤＵＶ）輻射、真空紫外（ＶＵＶ）輻射、極端紫外（ＥＵＶ）輻射又は帯電粒子を感知するよう構成された検査システムでの利用時に、（従来のプロセスを用い形成された硼素層を有するイメージセンサに比べ）かなり長い動作寿命を呈するイメージセンサを、提供している。
【0021】
ある一般化実施形態に係る方法では、まず、半導体膜の表側表面上に（例．標準的なＣＭＯＳ処理テクノロジを用い）回路構造群が作成される。その上で、その半導体膜を裏返してプラズマＡＬＤ硼素層形成プロセスを実施することで、その膜の裏側表面上に純硼素層が形成される。そのプラズマＡＬＤプロセスでは複数個のプラズマＡＬＤサイクルが実行され、各プラズマＡＬＤサイクルでは対応する硼素ナノ層が作成され、またそれら複数個のプラズマＡＬＤサイクルにより生成された硼素ナノ層群のスタック（積層体）により純硼素層が集合的に形成される。各プラズマＡＬＤサイクルには大別して２個のフェーズが含まれており、そのうち第１サイクルフェーズではその膜の裏側（第２）表面の上方に吸着硼素プレカーサ（前駆体）層が形成され、第２サイクルフェーズでは、その硼素プレカーサ層の上方で水素プラズマが生成され、ひいてはその吸着硼素プレカーサの気体反応により関連する硼素ナノ層、即ちその厚みが理想的にはほぼ１原子層の厚み、プレカーサ覆率が不十分ならより些少な硼素ナノ層が作成される。実施形態によっては、プラズマケイパブルＡＬＤ堆積チャンバ内にその膜が配置された後、その硼素層形成プロセスが始まる前に、予備的水素プラズマ清掃プロセスを実行して裏側表面から表面酸化物を除去することにより、そのプラズマＡＬＤプロセスにより作成される純硼素層の質及び純度が更に増強される。ある実施形態では、その清掃プロセスにて、その面が水素ラジカルで以て飽和されるまでその膜の表面がプラズマ内水素ラジカルに対し露出され、その上でプラズマ電源がスイッチオフされ、余分な水素ラジカル及び気体反応産生物（即ち水素ラジカルに対するその膜素材の反応により産生されたもの）がそのプラズマケイパブルＡＬＤ堆積チャンバからパージ（駆逐）される。第１サイクルフェーズにおいては、その堆積チャンバのプラズマ発生システムを不活性化されたままに保ちつつ、ガスフローシステムを利用し、選択されている硼素プレカーサがその堆積チャンバ内に配給される（流し込まれる）。実施形態によっては、その硼素プレカーサが、Ｂ２Ｈ６、ＢＸ３（Ｘ＝Ｃｌ／Ｂｒ）、Ｂ２Ｆ４、トリメチルボラン（ＴＭＢ）、トリス（ジメチルアミド）ボラン（ＴＤＭＡＢ）及びトリエチルボラン（ＴＥＢ）を含むグループから選択される。その膜は、その膜表面の全部分が硼素プレカーサ分子で以て飽和されるまで、その硼素プレカーサに対し露出されたままとされる。第２サイクルフェーズにおいては、そのプラズマ発生システムが活性化されている状態で、そのガスフローシステムを利用し水素ガスがその堆積チャンバ内へと配給され、それにより生じた水素プラズマにより、第１サイクルフェーズにおいて形成された吸着硼素プレカーサが関連する硼素ナノ層へと転換される。第１・第２サイクルフェーズ間では、第１パージを実行することで、硼素プレカーサの気体反応産生物と残留硼素プレカーサガスとがその堆積チャンバから除去され、第２サイクルフェーズの後、後続のプラズマＡＬＤサイクルが始まる前には、第２パージを実行することで残留反応ガスがその堆積チャンバから除去される。各プラズマＡＬＤサイクルの実行によりもたらされるのは対応する硼素ナノ層であり、ある固定厚を有するそれがその膜の裏側表面の上又は上方に堆積されることとなる。そのプラズマＡＬＤサイクルが、指定されている目標厚みに等しい累積スタック高さ（厚み）を有する硼素ナノ層群のスタックがもたらされるまで、複数回反復される。ある実際的実施形態では、その半導体膜に備わるエピタキシャルシリコンの厚みが１０μｍ～４０μｍの範囲内、純硼素層の厚みが２ｎｍ～２０ｎｍの範囲内とされる。このプラズマＡＬＤ硼素堆積方法では、極薄（２ｎｍ～２０ｎｍ）で滑らかな硼素層の高信頼コンフォーマル堆積が高アスペクト比テクスチャ化膜表面上で果たされるので、旧来の化学気相堆積（ＣＶＤ）法を用い特に（４５０℃未満の）低温にて形成された硼素層を有するイメージセンサと比べ秀逸なＤＵＶ／ＶＵＶ／ＥＵＶ輻射又は帯電粒子感知用イメージセンサの製造を容易に行うことができる。このプラズマＡＬＤ硼素堆積方法により提供され旧来のＣＶＤ法に勝る明白な長所の一つは、ＤＵＶ／ＶＵＶ／ＥＵＶ輻射又は帯電粒子イメージセンサにて用いられ極薄（２ｎｍ～５ｎｍ）でありコンフォーマルでピンホールがない硼素層が、信頼性良く形成されることである。
【0022】
ある具体的実施形態では、表側回路構造群の形成に際し、半導体基板上に低濃度ｐドープド（ｐ－）エピタキシャルシリコン層が形成された後にフロントエンド処理が実行され、それによりそのエピタキシャル層の表側表面上に回路素子群（但し金属や金属インタコネクトでないもの）が形成される。その後は、それら回路素子を保護しつつその基板を薄化させることで、センサ能動領域上方にてそのエピタキシャル層の裏側表面の諸部分が露出された後、その裏側露出面がオプション的にテクスチャ化される。その後、修正版のプラズマＡＬＤプロセスを用いそのエピタキシャル層の露出部分の直上に純硼素層が形成され、またそのプロセスに組み込まれている高温ドライブイン（８００℃超）により、その純硼素層とｐ－エピタキシャルシリコン層の留置部分との間に高濃度ｐドープド（ｐ＋）エピタキシャルシリコン層領域が作成される。その後は、バックエンド処理を実行することでそれらフロントエンド回路素子が完成され、オプション的な反射防止層がその硼素層の上方に形成され、そしてそのイメージセンサが使用に備えパッケージングされる。
【0023】
別のある具体的実施形態に係り、低温ＡＬＤプロセスを用いＳＯＩウェハ（構造）上にイメージセンサを作成する方法では、まずそのＳＯＩウェハの薄い上部シリコン基板／層が高濃度ｐドーピングされた後、そのｐ＋上部シリコン層上にｐ－エピタキシャル層が形成される。その後は、完結した表側回路素子群（即ちフロントエンド回路素子群及びバックエンド金属インタコネクト群の双方）がそのｐ－エピタキシャル層の表側表面上に形成された後、裏側処理を容易化すべく裏側（第２）ハンドルウェハ及び／又は保護層がそれら表側回路素子の上方に形成される。その後、そのＳＯＩハンドル基板が薄化／除去され、それによりそのｐ＋上部シリコン層の裏側表面（即ち少なくともそのセンサの能動領域の上方にあるところ）が露出された後、その裏側表面のオプション的な清掃及び処理（例．テクスチャ化）が実行される。その後は、その裏側露出面上に純硼素層を成長させるべく（４５０℃以下での）低温プラズマＡＬＤプロセスが実行される。プラズマＡＬＤ処理の間、低温（４５０℃以下）を保つことは、この場合、それら表側回路素子のうち金属成分の膨張及び／又は拡散を避ける上で重要である。反射防止被覆や導電被覆をその硼素層上に形成することで、その裏側表面を通りそのイメージセンサ内に至る注目波長伝達を増やすことや、及び／又は、そのイメージセンサを保護することができる。
【0024】
ご理解頂ける通り、上掲の概略記述及び後掲の詳細記述の双方は、専ら例示的且つ説明的なものであり、特許請求の範囲に記載の発明を必ずしも限定するものではない。添付図面は、本明細書に組み込まれ且つその一部を構成し、概略記述と相俟ち本発明の諸実施形態を描出し、本発明の諸原理を説明するのに役立つものである。
【図面の簡単な説明】
【0025】
【図1】本発明のある実施形態に係るプラズマＡＬＤ硼素堆積方法の例を示すフロー図である。
【図5】本発明の別の実施形態に従い高温ドライブインを利用するプラズマＡＬＤ硼素堆積方法の例を描いたフロー図である。
【図6】本発明の別の実施形態に従い低温プラズマＡＬＤプロセスを利用するプラズマＡＬＤ硼素堆積方法の例を描いたフロー図である。
【図7A】本発明の別の実施形態に従い部分ウェハ薄化を利用しシリコン基板上に作成されておりプラズマＡＬＤ硼素層を有する裏側薄化膜イメージセンサを示す側断面図である。
【図7B】本発明の別の実施形態に従い部分ウェハ薄化を利用しシリコン基板上に作成されておりプラズマＡＬＤ硼素層を有する裏側薄化膜イメージセンサを示す側断面図である。
【図8】本発明の別の実施形態に従いフルウェハ薄化を利用しＳＯＩ基板上に作成されておりプラズマＡＬＤ硼素層を有するプラズマＡＬＤ硼素付裏側薄化イメージセンサを示す側断面図である。
【図9】本発明の別の実施形態に従いプラズマＡＬＤ硼素堆積方法を用いて製造されたイメージセンサを利用する検査システムを示す概略模式図である。
【発明を実施するための形態】
【0026】
図１は、ＤＵＶ／ＶＵＶ／ＥＵＶ輻射又は帯電粒子を感知するよう構成されたイメージセンサ１５０を、本発明のある一般化実施形態に従いプラズマＡＬＤ硼素層形成プロセスを用い、生産する方法１００を描いたフロー図である。参考のため、図１の下部に簡略化形態にてイメージセンサ１５０を部分的に描いてある。方法１００及びイメージセンサ１５０に関わる付加的な細部については、図２Ａ～図４Ｂを参照し後述する。
【0027】
図１上部のブロック１１０や図１下部のイメージセンサ１５０を参照したところによれば、フロントエンド回路構造群１７１が、周知な集積回路（ＩＣ）製造プロセス、例えばリソグラフィ、堆積、イオンインプランテーション、アニーリング及びエッチングを用い半導体膜１６０の表側表面１６１上に生成されている。本件技術分野にて既知な通り、これら周知なＩＣ製造プロセスのなかには、通常、半導体素材層の内部又は上（例．シリコン基板又はエピタキシャルシリコン層の表面）に非金属構造群が生成されるフロントエンドプロセスと、金属インタコネクトその他のバックエンド回路構造群の形成を含むバックエンドプロセスとが含まれている。本願での用法によれば、句「半導体膜」は１個又は複数個の半導体素材層（例．モノクロームシリコン基板、及び／又は、１個又は複数個のスタック化エピタキシャルシリコン層）のことを指し、句「フロントエンド回路構造群」は、典型的ＩＣ製造プロセスのうちフロントエンド部分においてその半導体膜の内部又は上に生成される典型的には非金属の構造のことを指している。これに対し、句「表側回路素子群」は、イメージセンサ動作を集合的に実行する完結した回路構造群であり、フロントエンド回路構造群とバックエンド回路構造群（例．典型的ＩＣ製造プロセスのうちバックエンド部分にて形成された金属インタコネクトその他の構造群）の双方を含むもののことを、指している。完成時には、それら表側回路素子に含まれる光感知デバイス例えば電荷結合デバイス（ＣＣＤ）、相補型金属酸化物半導体（ＣＭＯＳ）イメージャ及びフォトダイオードと、その他の半導体デバイス群例えばトランジスタ、ダイオード、抵抗及びコンデンサとが、イメージセンサ１５０が検査システム内に実装されたときに集合的にイメージセンサ動作を実行するよう構成されたものとなる。図５及び図６を参照し後述される具体的諸実施形態にて説明される通り、ブロック１１０のプロセスにてフロントエンド回路構造群のみが生成される場合もあれば、完結した表側回路素子群を提供すべくフロントエンド回路構造群と併せバックエンド回路構造群が生成される場合もある。このように、ブロック１１０のプロセスでは、少なくとも、表側回路素子群からなるフロントエンド回路構造群が形成される。表側処理完了後は、通常、標準的な清掃ＲＣＡ１及びＲＣＡ２と併せ希釈ＨＦ又はＢＨＦ浸漬を用い膜１６０がくまなく清掃され、それによりその面から表面汚染物及び表面酸化物が除去されるので、シリコン表面又は水素付加シリコン表面のみが後述のプラズマＡＬＤプロセスに確と供されることとなる。
【0028】
ある現状好適実施形態では、その表側回路構造形成プロセス（ブロック１１０）が、選択された半導体プロセス群を実行すべく最適化されている処理装置にて実行された後、その部分形成済センサ（即ち回路素子群１７１がその上に形成されている膜１６０）がプラズマケイパブル堆積チャンバ内に配置される（ブロック１２０）。本願での用法によれば、句「プラズマケイパブル堆積チャンバ」は、プラズマＡＬＤプロセスを実行するのに必要な一連のガス及びプラズマに対し膜１６０（その他の基板）を露出するよう構成されたあらゆる堆積チャンバを意味している。図２Ａを簡略参照したところによれば、一例に係るプラズマケイパブル堆積チャンバ２１０は、大略、処理区画２１２を取り巻くチャンバ壁２１１と、処理区画２１２内に少なくとも部分的に配置された電気絶縁ガスマニフォルド２２１を有するガスフローシステム２２０と、処理区画２１２内に配置されたプラズマ発生器２３１を有しそれが絶縁導体２３３を介しプラズマコントローラ２３５に接続されているプラズマ発生システム２３０とを、有している。後述の通り、これらの構造及びシステムが、プラズマＡＬＤ硼素層形成プロセスを実行しうるよう可動作的に構成されている。図２Ａに示されている通り、膜１６０をプラズマケイパブル堆積チャンバ２１０内に配置する際には、通常、第１表面１６１が下方を向き（即ち回路構造群１７１が膜１６０・ステージ２１３間に配置されるようにし）且つ第２表面１６２が上方、即ちガスマニフォルド２２１のアウトレットオリフィス２２３の方及びプラズマ発生器２３１の方を向くようにして、膜１６０をステージ（支持構造）２１３上に載置する。例示されているプラズマケイパブル堆積チャンバ２１０は大きく簡略化されており、専ら記述目的で提示されているものであって、後述されるチャンバ２１０の諸特徴は、特許請求の範囲内で明示的に言及されていない限りは限定たることを意図していない。即ち、本件技術分野に習熟した者（いわゆる当業者）には認識される通り、後述するプラズマＡＬＤ硼素層形成プロセスを実行するのに適するプラズマケイパブル堆積チャンバが、図２Ａに描かれているそれら以外の特徴（例．除熱／冷却システム）を有していてもよい。
【0029】
ブロック１２５（図１）を参照したところによれば、膜１６０が堆積チャンバ２１０の内部に配置された後に、オプション的な水素プラズマ清掃が実行される。標準的な清掃（上述）が完了してから膜１６０が堆積チャンバ２１０内に装填されるまでの遅延があるので、上述の標準的清掃プロセスの後でさえ裏側膜表面１６２が幾ばくかの自然酸化物を有していることが時々ある。そうした場合でも、初期水素プラズマを利用しその表面酸化物を除去し且つ裏側表面１６２に水素付加してから、プラズマＡＬＤ硼素層形成プロセスを始めることができる。この水素プラズマ清掃プロセスでは、プラズマ発生器２３１がスイッチオンされている状態で、不活性ガス（例．アルゴン）と共に又はそれ抜きで水素ガスが流される。不活性ガス例えばＡｒは、堆積チャンバ２１０内でプラズマを衝突させ所要圧に維持するのに役立つ。そのプラズマが生成される期間は、裏側表面１６２の水素付加を最大化させ及び／又はあらゆる表面酸化物を除去するのに必要な時間の量により決まる。清掃プロセス終了時にはプラズマ発生器２３１が不活性化され、プラズマ内の余分な水素ラジカルと、チャンバ圧を維持するのに利用される他のあらゆるガス、例えばＡｒ又は他の何らかの不活性ガスのラジカルとが、除去（パージ）される。このパージプロセスでは、その不活性ガスが幾ばくかの水素と共に又はそれ抜きでその堆積チャンバを通じポンピングされ、それにより反応性ラジカルの除去が確と行われる。この清掃後パージの処理時間は、堆積チャンバ２１０からそれらラジカル及び反応産生物を除去するのに必要な時間の量により決まる。
【0030】
図１の中央領域に示されている通り、プラズマＡＬＤプロセスでは複数個のプラズマＡＬＤサイクル１３０が実行され、それにより順次生成される硼素ナノ層により純硼素層１８０が膜１６０の裏側表面１６２上、少なくともフロントエンド回路構造群１７１の所在個所により定まる能動センサエリアに対向する表面部分上に、集合的に形成される。各プラズマＡＬＤサイクル１３０には大別して２個のフェーズが含まれており、そのうち第１フェーズ（Ｐ１）では、図２Ａを参照して後述する通り裏側表面１６２の上方に吸着硼素プレカーサ層が形成され（ブロック１３２）、第２フェーズ（Ｐ２）では、図２Ｂを参照して後述する通り水素プラズマを利用しその吸着硼素プレカーサ層が対応する硼素ナノ層へと転換される（ブロック１３６）。都合２個のパージプロセス（ブロック１３４及び１３８）も各フェーズの終了時に実行される。ガス流入及びプラズマ発生のタイミングについては図３Ａ～図３Ｄを参照し後述する。判別ブロック１３９により示され且つ図４Ａを参照して後述される通り、プラズマＡＬＤサイクル１３０は、純硼素層１８０の厚みが厚みの目標（例．２ｎｍ～２０ｎｍの範囲内のそれ）を達成するまで反復される。
【0031】
図２Ａ及び図３Ａを参照したところによれば、フェーズＰ１では、サイクル初期時刻Ｔ０～第１中間時刻Ｔ１の間、処理チャンバ２１２内に硼素プレカーサＢＰを配置することで、裏側表面１６２の上方に吸着硼素プレカーサ層２４０が形成される。この例示的実施形態では、その際、ガスフロー配給コントローラ２２５を活性化させることで好適な源泉２２６－１からマニフォルド２２１を介し処理区画２１２内へと硼素プレカーサガスを流すことや、さもなければ堆積チャンバ２１０内部のプロセス条件を制御することで、硼素プレカーサガスＢＰのうち一部分により裏側表面１６２の上方に硼素プレカーサ層２４０が形成される。初回のプラズマＡＬＤサイクルにおける卓越的反応は、その硼素プレカーサ内の硼素が裏側表面１６２の露出シリコンに結合する反応であり、後続するサイクルにおける卓越的反応は、そのプレカーサ内の硼素が直近形成硼素ナノ層の露出硼素に結合する一方で反応産生物が解放される反応である。何れの場合も、その水素付加又は陽子付加面が硼素プレカーサＢＰと反応し、それにより硼素原子が裏側表面１６２の上方にある露出物質に結合される。注記されることに、プラズマ発生システム２３０は、（図３Ｄに示されている通り）フェーズＰ１では不活性化される。フェーズＰ１の長さは、基板表面に対する硼素プレカーサの反応を最大化するのに必要な時間の量により決まる。代替的な諸実施形態によれば、硼素プレカーサＢＰが、Ｂ２Ｈ６、ＢＸ３（Ｘ＝Ｃｌ／Ｂｒ）、Ｂ２Ｆ４、トリメチルボラン（ＴＭＢ）、トリス（ジメチルアミド）ボラン（ＴＤＭＡＢ）及びトリエチルボラン（ＴＥＢ）のうち一種類又は複数種類を含むものとされる。ある実施形態に関し図３Ｃ中に時刻Ｔ０・Ｔ１間破線により示されている通り、実施形態によっては、ある量のＨ２がフェーズＰ１中に硼素プレカーサＢＰと共に堆積チャンバ２１０内へと流される。
【0032】
図１を再参照したところによれば、第１パージフェーズ（ブロック１３４）をフェーズＰ１の終了時に実行することで、プラズマケイパブル堆積チャンバ２１０から未反応の硼素プレカーサが確と除去され且つ気体反応産生物が除去（パージ）され、且つプラズマ点火に備え膜１６０の準備が整えられる。図３Ｂに示されている通り、ある実施形態では、この第１パージフェーズＰＰ１が第１中間時刻Ｔ１から第２中間時刻Ｔ２に至る期間（即ちフェーズＰ１が終了していてフェーズＰ２が始まる前）に実行され、その際には、アルゴン（又は他の何らかの不活性）ガスを（例．図２Ａに示されているガスフローシステム２２０を用い）処理区画２１２内へと流すことで、未反応硼素プレカーサガス及び気体反応産生物が堆積チャンバ２１０から排出される。また、ある実施形態に関し図３Ｃ中に時刻Ｔ１・Ｔ２間破線により示されている通り、実施形態によっては、Ｈ２も第１パージフェーズＰＰ１にて堆積チャンバ２１０内へと流される。
【0033】
図２Ｂを参照したところによれば、フェーズＰ２では、フェーズＰ１にて形成された硼素プレカーサ層の上方で水素プラズマ２３７が生成され、ひいてはその吸着硼素プレカーサの気体反応により関連硼素ナノ層１８１が作成される。図３Ｃに示されている通り、第２フェーズでは、（例．図２Ｂに示されている通りガス配給コントローラ２２５を制御して源泉２２６－１からガスを流すことによって）水素ガスＨ２を処理区画２１２内へと配給することで、その露出／最上膜表面の水素付加用に反応性陽子が供給される。図２Ｂ及び図３Ｄに示されている通り、ある実施形態では第２フェーズにて更にプラズマ発生システム２３０が活性化される；これは、例えば、プラズマコントローラ２３５からプラズマ発生器２３１へとプラズマパワー信号ＶＰをアサート／送信させ、それを電極間に印加させることで高い加速度を発生させ、それにより高エネルギ／ホットな電子及びイオン２３６を発生させ、それにより水素ガスＨ２のうち膜１６０の上方に配されている部分にてプラズマ２３７を発生させ維持することで、行われる。図３Ｂにて時刻Ｔ２・Ｔ３破線により示されている通り、実施形態によっては、アルゴンガス（Ａｒ）も、処理圧力を維持するのに役立てるべくフェーズＰ２にて、またプラズマ２３７の点火に際し、堆積チャンバ２１０内へと流される。用いられている硼素プレカーサにもよるが、それによりもたらされる反応産生物たりうるものには、二水素ガス、気体ハロゲン化水素例えばＨＣｌ、ＨＦ又はＨＢｒ、ＣＨ４又はＣ２Ｈ６、ＮＨ３又はモノ若しくはジメチルアンモニア、並びに他の潜在的な気体反応中間産生物であって、反応中に解放されうるものがある。
【0034】
図１を再参照したところによれば、第２パージフェーズ（ブロック１３８）をフェーズＰ２の終了時に実行することで、未反応種及び反応産生物がプラズマケイパブル堆積チャンバ２１０から除去され、後続のプラズマＡＬＤサイクルに備え膜１６０の準備が整えられる。図３Ｂに示されている通り、ある実施形態では、第２パージフェーズＰＰ２が中間時刻Ｔ３・終了時刻Ｔ４間（即ち最近のプラズマＡＬＤサイクルの終了時）に実行され、その際にはアルゴンガスがその処理区画内へと流される。ある実施形態に関し図３Ｃ中に時刻Ｔ３・Ｔ４間破線により示されている通り、実施形態によってはＨ２も第２パージフェーズＰＰ２にて堆積チャンバ２１０内へと流される。
【0035】
図１の下部付近にある判別ブロック１３９を参照したところによれば、これら２個のフェーズ及び関連するパージフェーズからなるサイクル１３０が、もたらされる硼素ナノ層群のスタックの累積スタック高さ（厚み）が硼素層１８０向け指定目標厚みに等しくなるまで（通常は数回に亘り）、反復される。図４Ａを参照したところによれば、この累積スタック高さを発生させる際には、上述の要領に従い上下に重ねて複数個の硼素ナノ層１８１－０～１８１－ｎが順次形成され、順次形成されるナノ層各々により相当量だけ累積スタック高さが増大され、ひいては（図４Ｂに示す如く）ある累積スタック高さ／厚みＴ１８０を有する純硼素層１８０が形成される。即ち、一番下の硼素ナノ層１８１－０が、最初のプラズマＡＬＤサイクルの終了時に膜１６０の上表面１６２上に直に形成され、２番目の硼素ナノ層１８１－１が、後続実行プラズマＡＬＤサイクルの終了時に最初の硼素ナノ層１８１－０の上表面１８１－０Ｕ上に生成され、３番目の硼素ナノ層１８１－２が、３回目のプラズマＡＬＤサイクルの終了時に２個目の硼素ナノ層１８１－１の上表面１８１－１Ｕ上に生成される等して、やがては、最後の硼素ナノ層１８１－ｎが、最後のプラズマＡＬＤサイクルの終了時に最後から２番目の硼素ナノ層の上表面上に生成される。プラズマＡＬＤサイクル１３０は、図４Ｂに示されている通り、もたらされる純硼素層の厚みＴ１８０が目標厚み値に達するまで、こうして反復される。ある例示的実際的実施形態では、半導体膜１６０の厚みＴ１６０が１０μｍ～４０μｍの範囲内とされ、プラズマＡＬＤサイクル１３０が、純硼素層１８０の厚みが２ｎｍ～２０ｎｍの範囲内となるまで反復される。プラズマＡＬＤを用い堆積された純硼素層の分子構造内に、炭素又は窒素又はハロゲン又は不活性キャリアガス例えばＡｒからなる幾ばくかの断片的汚染物が含まれていることがありうるので、句「純硼素層」を、本願では、硼素原子が少なくとも８０％を占める分子構造として定義する。
【0036】
図１下部を参照したところによれば、純硼素層１８０形成後は付加的な処理（ブロック１４０）が実行され、イメージセンサ１５０の製造が完了する。後述の通り、硼素堆積後処理のうち幾ばくかを、純硼素層１８０を形成するのに利用されたプラズマケイパブルＡＬＤ堆積チャンバ内に部分完成センサ１５０がまだ配置されているうち（例．上述のプラズマ清掃及びプラズマＡＬＤ硼素堆積プロセスが実行された後）に実行してもよい。他の硼素堆積後処理を、そのプラズマケイパブルＡＬＤ堆積チャンバからセンサ１５０が除去された後に実行してもよい。例えば、図４Ｂに示されている通り、実施形態によっては、その付加的な処理にて表側回路素子群１７０の作成を完了させることができ、またそれを、フロントエンド回路構造群１７１上にバックエンドインタコネクト群１７２を形成すること、及び／又は、純硼素層１８０の最上面１８１上に反射防止被覆又は導電キャッピング層１８５を形成することで、行うことができる。
【0037】
図５には、別の実施形態に従い高温プラズマＡＬＤ硼素層形成プロセスを用いてイメージセンサ１５０Ａ（参考のため図５の下部に簡略化形態にて部分的に描いてある）を生産する方法５００が描かれている。図５上部のブロック５１０を参照したところによれば、フロントエンド回路構造群１７１Ａ（金属インタコネクト群１７２Ａが含まれていないもの）が、標準的な半導体処理工程例えばリソグラフィ、堆積、イオンインプランテーション、アニーリング及びエッチングを用い低濃度ｐドープドエピタキシャルシリコン層１６３Ａの表側表面１６１Ａ上に生成される（例．１個又は複数個の誘電体層例えば二酸化シリコン及び／又は窒化シリコンが表側表面１６１Ａ上にゲート層として形成された後、金属構造ではなくポリシリコン及び誘電体構造を形成することでその回路構造群が完成される）。電荷結合デバイス（ＣＣＤ）及び／又はＣＭＯＳセンサ素子も、フロントエンド回路構造群１７１Ａの作成中に生成することができる。好適な諸実施形態ではエピタキシャル層１６３Ａの厚みが約１０～４０μｍとされる。好適な諸実施形態では、エピタキシャル層１６３Ａが極低濃度ｐ型ドープド（ｐ－）とされ半導体基板上に形成される。実施形態によっては、その後、１個又は複数個の保護（ワックス）層が裏側薄化中の保護のためフロントエンド回路構造群１７１Ａ上に堆積（ブロック５１２）された後、その半導体基板が（例．機械研磨及びウェットエッチングを用い）薄化され、それにより能動センサエリアの上方にてエピタキシャル層１６３Ａの裏側表面が露出される（ブロック５１４）。ひとたびエピタキシャル層１６３Ａの裏側表面が露出されたなら、参照によりその全容が本願に繰り入れられ「低反射率裏面照明イメージセンサ」(Low-reflectivity back-illuminated sensor)と題するＣｈｕａｎｇ ｅｔ ａｌ．名義の特許文献１０に記載されている通り、センサの量子効率を改善すべくウェット又はドライエッチングを用いその裏側表面をテクスチャ化することができる。その後は、例えばアセトン及び／又はエタノール等といった溶剤を用い組成ワックス素材を溶解させることで、その又はそれらの表側保護層を除去すればよい（ブロック５１８）。その後、その裏側露出面が清掃されプラズマＡＬＤ硼素堆積に向け準備が整えられる（ブロック５２５）。ある実施形態では、その清掃のうち少なくとも一部分が、プラズマケイパブルＡＬＤ堆積チャンバ内にそのウェハ／膜（即ち表側回路構造群付の裏側薄化基板）が置かれる前に実行され、その際には、標準的なシリコン清掃手順例えばＲＣＡ１及びＲＣＡ２が実行された後、そのウェハ／膜を希釈ＨＦ又はＢＨＦ溶液内に浸漬させることにより表面酸化物が除去される。その後は、例えば図１を参照し上述した通り実行されるプラズマＡＬＤ手順を用い、エピタキシャル層１６３Ａの裏側表面上に純硼素層１８０Ａが堆積され／成長させられる（形成される）。純硼素層１８０Ａの厚みが目標厚みに達した後に、高温（即ち８００℃超）でのサーマルドライブインプロセスが実行され（ブロック５３５）、それにより純硼素層１８０Ａから純硼素層１８０Ａに接するエピタキシャル層素材内への硼素原子拡散が引き起こされ、それによってその部分のｐドーピング濃度が高まりｐ－エピタキシャル層１６３Ｂ・純硼素層１８０Ａ間に高濃度ｐドープド（ｐ＋）エピタキシャルシリコン層領域１６５Ａが実効的に形成される（ブロック５３５）。そのドライブインプロセスを制御することで、ｐ－エピタキシャル層部分１６３Ａの一部分が、フロントエンド回路構造群１７１Ａ・ｐ＋エピタキシャルシリコン層領域１６５Ａ間で留置される。ある例示的実施形態では、ｐ－エピタキシャル層部分１６３Ａの抵抗率が１０Ωｃｍ未満、ｐ＋エピタキシャル層領域１６５Ａの抵抗率が０．０１Ωｃｍ超とされ、且つｐ＋エピタキシャル層領域１６５Ａの定格ｐ型ドーピング濃度がｐ－エピタキシャル層部分１６３Ａの定格ｐ型ドーピング濃度の少なくとも２倍とされる。ｐ＋（第２）エピタキシャルシリコン層部分１６５Ａの形成により裏側表面蓄積が発生し、それによりそのセンサの量子効率が特にＤＵＶ、ＶＵＶ及びＥＵＶ照明に関し改善される。ある実施形態では、このドライブインが、そのプラズマＡＬＤ堆積チャンバ内のウェハを、Ｈ２又はＮ２雰囲気中で５分間に亘り８５０℃まで加熱することにより、実行される。次いで、それらウェハがそのプラズマＡＬＤ堆積チャンバから除去され、既知技術を用いフロントエンド回路構造群１７１Ａの上方に金属インタコネクト群１７２Ａが作成され、それにより表側回路素子群１７０Ａの作成が完了する（ブロック５４１）。表側回路素子群１７０Ａの完成後には、オプション的な反射防止被覆１８５Ａ、例えばＡｌ２Ｏ３及び／又はＨｆＯ２その他の誘電性酸化物が、純硼素層１８０Ａ上に堆積される（ブロック５４３）。堆積される誘電体及びその厚みの選択は、製造しているセンサの動作波長により決まる。最後に、そのウェハがダイシングされ、その上で個別のセンサ１５０Ａが動作に備えパッケージングされる（ブロック５４５）。
【0038】
図６には、別の実施形態に従い低温（即ち４５０℃以下）でのプラズマＡＬＤ硼素層形成プロセスを用いてＳＯＩウェハ（構造／基板）上にイメージセンサ１５０Ｂ（図６下部を参照）作成する方法６００が描かれている。本件技術分野で既知な通り、ＳＯＩウェハでは、通常、薄い上部エピタキシャルシリコン基板が介在する酸化物層を挟みＳＯＩ（第１）ハンドル基板上に載せられている。図６上部のブロック６０５を参照したところによれば、ＳＯＩウェハに備わるその薄い上部エピタキシャルシリコン基板が高濃度硼素ドーピング（或いは別のｐ型ドーパントを用い高濃度ドーピング）た後、薄いｐ－（低濃度ｐドープド）エピタキシャルシリコン層をその上部シリコン基板の上方で成長させることで半導体膜１６０Ｂのうち少なくとも一部分が形成される。好適な諸実施形態では、ｐ－エピ層１６３Ｂ及びｐ＋上部シリコン基板１６５Ｂ双方の厚みが１０～４０μｍの範囲内とされ、ｐ－エピ層１６３Ｂの層抵抗率が１０Ωｃｍ未満、ｐ＋上部シリコン基板１６５Ｂの抵抗率が０．０１Ωｃｍ超とされ、且つｐ＋上部シリコン基板１６５Ｂの定格ｐ型ドーピング濃度がｐ－エピ層１６３Ｂの定格ドーピング濃度の少なくとも２倍とされる。そのＳＯＩ構造が十分にｐドーピングされた上部シリコン基板付で提供されている場合は、上部シリコン基板１６５Ｂをｐドーピングするプロセスを省略することができる。イメージセンサ１５０Ｂを参照したところによれば、エピタキシャルシリコン（エピ）層１６５Ｂの下向き面により半導体膜１６０Ｂの表側表面が画定され、高濃度ｐドープド上部シリコン基板１６５Ｂの上向き面により膜１６０Ｂの裏側表面１６２Ｂが画定される。次に、ブロック６１０に示されている通り、標準的な半導体処理工程例えばリソグラフィ、堆積、イオンインプランテーション、アニーリング及びエッチングを用い、ｐ－エピ層１６３Ｂの表側表面１６１Ｂ上に、完結した表側回路素子群１７０Ｂ（即ちフロントエンド回路構造群１７１Ｂ及び金属インタコネクト群１７２Ｂの双方）が生成される。電荷結合デバイス（ＣＣＤ）及び／又はＣＭＯＳセンサ素子及びデバイスも、表側回路素子群１７０Ｂの作成中に形成することができる。実施形態によっては、その後、１個又は複数個の保護層が表側回路素子群１７０Ｂ上に堆積（ブロック６１２）された後、表側（第２）ハンドルウェハが表側回路素子群１７０Ｂの上方に取り付けられる（例．介在する保護層を挟み回路素子群１７０Ｂの上方にて膜１６０Ｂに取り付けられる，ブロック６１３）。その後、そのＳＯＩ（第１）ハンドル基板が、裏側表面１６２Ｂが全面的又は部分的に露出されるまで研磨及び／又はウェットエッチングの組合せによって裏側薄化される（ブロック６１４）。その後は、その露出裏側表面がオプション的に処理（例．そのセンサの量子効率を改善すべくウェット又はドライエッチングを用いテクスチャ化）された後、標準的なシリコン清掃手順例えばＲＣＡ１清掃とＨＦ又はＢＨＦ浸漬とを用いその裏側露出面が清掃され、それにより低温エピタキシャルシリコン成長に備えその露出第１エピタキシャル層の裏側表面の準備が整えられる（ブロック６１６）。ある実施形態では、その後、その部分形成済イメージセンサがプラズマケイパブルＡＬＤ堆積チャンバ内に配置された後、少なくとも回路素子群１７０Ｂが４５０℃以下の温度に保たれるよう既知技術を用い実行されるプラズマＡＬＤ手順を用い、純硼素層１８０Ｂが裏側表面１６２Ｂ上に堆積され／成長させられる（形成される）（ブロック６３０）。実施形態によっては、その低温プラズマＡＬＤプロセスが、図１を参照し上述された通り実行される。純硼素層１８０Ｂを低温で形成することにより、表側回路素子群１７０Ｂを形成している金属層にて、高い温度でないと生じない熱膨張及び拡散を原因とする損傷が、回避される。その後は、オプション的な反射防止被覆１８５Ｂ、例えばＡｌ２Ｏ３及び／又はＨｆＯ２その他の誘電性酸化物が純硼素層１８０Ｂ上に堆積される（ブロック６４３）。堆積される誘電体及びその厚みの選択は、製造しているセンサの動作波長により決まる。最後に、表側ハンドル基板及び保護層が除去され（ブロック６４４）、そのウェハがダイシングされ、そして個別イメージセンサ１５０Ｂが既知技術を用い動作に備えパッケージングされる（ブロック６４５）。
【0039】
【0040】
図７Ａを参照したところによれば、イメージセンサ１５０Ｃは、シリコン基板１６７Ｃ上に直に形成された低濃度ｐドープド（ｐ－）エピタキシャルシリコン層１６３Ｃを用い作成されている。フロントエンド回路構造群１７１Ｃが、エピタキシャル層１６３Ｃの表側表面１６１Ｃ上に作成された後、保護層（図示せず）により被覆されている。その後、シリコン基板１６７Ｃのうち能動センサエリア上方に所在する諸部分が裏側薄化され、それにより裏側表面１６２Ｃが露出されている。その後は、本願記載のプラズマＡＬＤプロセスを用い裏側表面１６２Ｃ上に純硼素層１８０Ｃが形成された後、高温ドライブインプロセスを実行することで、高い裏側表面導電率をもたらす高濃度硼素ドープド（ｐ＋）裏側（第２）エピタキシャル領域１６５Ｃが生成されている。その後は、表側回路素子群１７０Ｃを完成させるべくフロントエンド回路構造群１７１Ｃ上に金属インタコネクト群１７２Ｃが形成された後、反射を低減することで動作波長におけるイメージセンサ１５０Ｃの量子効率を増強すべく、純硼素層１８０Ｃの上方に反射防止層１８５Ｃが形成されている。イメージセンサ１５０Ｃの形成に関連する付加的な詳細（即ちプラズマＡＬＤにより形成された純硼素層抜きのそれ）が、参照により本願に繰り入れられ「硼素層を有する裏面照明型センサ」(Back illuminated sensor with boron layer)と題するＣｈｅｒｎ ｅｔ ａｌ．名義の特許文献５に記載されている。
【0041】
図７Ｂを参照したところによれば、イメージセンサ１５０Ｄは、図６の低温プラズマＡＬＤ法を用いシリコンオンインシュレータ（ＳＯＩ）構造上に作成されている。後の処理中に低温処理が用いられることから、完結した表側回路素子群１７０Ｄ（即ちフロントエンド回路構造群１７１Ｄ及び金属インタコネクト群１７２Ｄの双方）が、そのＳＯＩの薄い上部シリコン基板１６５Ｄ上に成長させた低濃度ｐドープドエピタキシャル層１６３Ｄの表側表面１６１Ｄ上に、形成されている。注記されることに、上部シリコン基板１６５Ｄは、ｐ－エピタキシャル層１６３Ｄを成長させるのに先立ち、裏側表面導電率を高くすべく高濃度硼素ドーピングされている。その上で、そのＳＯＩのハンドル基板１６７Ｄの部分裏側薄化が実行され、それにより上部シリコン基板１６５Ｄの裏側表面１６２Ｄの諸部分が露出されている。その後は、露出寿命を長くすべく低温（４５０℃未満）でのプラズマＡＬＤ硼素層形成プロセスを用い裏側露出表面１６２Ｄ上に純硼素層１８０Ｄが形成された後に、量子効率を高めるべく純硼素層１８０Ｄ上に反射防止被覆１８５Ｄが形成されている。センサ１５０Ｄがセンサ１５０Ｃ（図７Ａ）に対し本来的に異なる点は、センサ１５０Ｄでは、元来のＳＯＩ構造の酸化物層１６９Ｄの一部分が、ハンドル層１６７Ｄの留置部分とｐ＋シリコン基板１６５Ｄとの間に留置されている点である。即ち、ｐ－エピタキシャル層１６３Ｄ及びｐ＋シリコン基板１６５Ｄによりイメージセンサ１５０Ｄの実効的半導体膜１６０Ｄが形成されており、また非能動センサエリアの上方で留置酸化部分１６９Ｄ及び留置ハンドル基板部分１６７Ｄが膜１６０Ｄに取り付けられている。センサ１５０Ｄの生産に関するステップ毎製造図式の詳細が、例えば、参照によりその全容が本願に繰り入れられ「裏面照明型イメージセンサ、並びにシリコンオンインシュレータウェハを用いセンサを製造する方法」(Back-illuminated image sensor and method of manufacturing a sensor using a silicon on insulator wafer)と題するＨａｄｄｉｄｉ ｅｔ ａｌ．名義の特許文献１１にて提示されている。
【0042】
図８には、別の具体的実施形態に従い図６の低温製造法を用いてＳＯＩ基板上に形成された純粋なプラズマＡＬＤ硼素層１８０Ｅを有する、別のイメージセンサ１５０Ｅが示されている。図７Ｂを参照して上述した例と同様、裏側表面導電率を高くすべくＳＯＩ上部シリコン基板１６５Ｅが高濃度硼素ドーピングされた後、その上に低濃度ｐドープドエピタキシャル層１６３Ｅが成長させられている。完結した表側回路素子群１７０Ｅ（即ちフロントエンド回路構造群１７１Ｅ及び金属インタコネクト群１７２ｅの双方）が、エピタキシャル層１６３Ｅの表側表面１６１Ｅ上に形成されている。本実施形態では、スルーシリコンビア１９８Ｅをｐ＋層上部シリコン基板１６５Ｅ及びｐ－エピ層１６３Ｅ内に形成することで、裏側表面１６２Ｅ・表側回路素子群１７０Ｅ間電気接続がなされている。次いで、フルウェハ薄化プロセスを実行することでＳＯＩハンドル基板及び酸化物層（図示せず）の全体が除去されており、ひいてはイメージセンサ１５０Ｅの半導体膜１６０Ｅがｐ－エピタキシャル層１６３Ｅ及びｐ＋シリコン基板１６５Ｅにより形成されている。イメージセンサ１５０Ｅを製造するのにフルウェハ薄化が利用されているので、本方法では、表側回路素子群１７０Ｅの作成後、回路素子群１７０Ｅ上方における保護層１９７Ｅの形成後に、その表側表面にハンドル基板１９５Ｅが接合される。ハンドル基板１９５Ｅ及び保護層１９７Ｅが除去されるのは、低温（４５０℃未満）でのプラズマＡＬＤ硼素層形成プロセスを用い高濃度ｐドープドエピタキシャル層１６３Ｅ上に純硼素層１８０Ｅを形成した上で長期安定性と注目波長における量子効率向上のため純硼素層１８０Ｅの上方に反射防止被覆層１８５Ｅを形成する裏側処理が、完了した後である。実施形態によっては、表側／裏側接続を容易に行えるようにすべく、純硼素層１８０Ｅ及び高濃度ドープドエピタキシャル層１６３Ｅの諸部分がエッチング／除去され、それによりスルーシリコンビア１９８Ｅの下端が露出される。ＳＯＩ基板を用いイメージセンサ１５０Ｅを形成するのに用いられる製造手順の詳細が、例えば、先に引用した特許文献１１に記載されている。これに代え、センサ１５０Ｅを、例えば先に引用した特許文献５に記載の如くシリコン基板上に形成することもできる。
【0043】
図９には、半導体製造関連標本９０８例えばシリコンウェハ、レティクル又はフォトマスクを検査又は計測しうるよう構成された検査又は計量システムの例９００が描かれている。システム９００は、大略、照明（光）源９０２、検出器アセンブリ９０４及びステージ９１２を有している。
【0044】
照明源９０２は、１００ｎｍ～３００ｎｍの範囲内の波長を有する深ＵＶ（ＤＵＶ）及び／又は真空ＵＶ（ＶＵＶ）入射光（輻射）ＬＩＮを生成（放射）するよう構成するのが望ましいが、１００ｎｍ未満（例．将来のＥＵＶリソグラフィ向けの１３．５ｎｍ）の波長を有する光や３００ｎｍ超の波長を有する光を生成するよう構成することもできる。実施形態によっては、照明源９０２にて、１個又は複数個の光源ＬＳと１個又は複数個の光学部材（例．周波数変換器）とを利用し入射光ＬＩＮが生成される。ある実施形態では、照明源９０２が連続光源、例えばアーク灯、レーザポンピングプラズマ光源又は連続波（ＣＷ）レーザを有するものとされよう。別の実施形態では、照明源９０２がパルス光源、例えばモードロックレーザ、Ｑスイッチレーザ、或いはモードロック又はＱスイッチレーザによりポンピングされるプラズマ光源を有するものとされよう。照明源９０２に組み込むことができる好適な光源が、「その試料を対象にして実行されるプロセス向けに試料の照明を提供する方法及びシステム」(Methods and systems for providing illumination of a specimen for a process performed on the specimen)と題するＫｉｒｋ ｅｔ ａｌ．名義の特許文献１２や、「レーザ維持プラズマの横断ポンピングシステム及び方法」(System and method for transverse pumping of laser-sustained plasma)と題するＢｅｚｅｌ ｅｔ ａｌ．名義の特許文献１３や、「高輝度レーザ維持プラズマ広帯域光源」(High brightness laser-sustained plasma broadband source)と題するＣｈｕａｎｇ ｅｔ ａｌ．名義の特許文献１４に記載されている。これらの特許文献を参照により本願に繰り入れることにする。
【0045】
ステージ９１２は、標本９０８を受け入れ光学システム９０３に対する標本９０８の運動を実行するよう（即ち光学システム９０３により入射光ＬＩＮが標本９０８の様々な領域上に合焦されそれら様々な部分からの反射／散乱光が検出器アセンブリ９０４へと差し向けられることとなるよう）構成されている。ステージ９１２はＸＹステージやＲθステージを備えるものとすることができる。ある実施形態ではステージ９１２により検査中に標本９０８の高さを調整して焦点を合わせ続けることができる。別の実施形態では光学系９０３を調整して焦点を合わせ続けることができる。
【0046】
光学システム（光学系）１０３は複数個の光学部材その他の光学部材を備えており、それらは入射光ＬＩＮを標本９０８上に差し向け合焦させるよう且つその標本９０８からの反射（例えば散乱）光ＬＲ／Ｓを検出器アセンブリ９０４に差し向けるよう構成されている。図９に描かれている光学システム９０３の光学部材例には、照明チューブレンズ９０３－１、対物レンズ９０３－２、集光チューブレンズ９０３－３、コンデンサレンズ９０３－４及びビームスプリッタ９０３－５が含まれている。システム９００の動作中には、照明源９０２から発せられた入射光ＬＩＮがコンデンサレンズ９０３－４及び照明チューブレンズ９０３－１によりビームスプリッタ９０３－５へと差し向けられ、そこから入射光ＬＩＮが対物レンズ９０３－２を介し標本９０８上へと下向きに差し向けられる。反射／散乱光ＬＲ／Ｓとは、入射光ＬＩＮのうち、標本９０８の表面フィーチャにより対物レンズ９０３－２内へと上向きに反射及び／又は散乱され更に対物レンズ９０３－２及び集光チューブレンズ９０３－３により検出器アセンブリ９０４へと差し向けられた部分のことである。
【0047】
検出器アセンブリ９０４は、本願記載の方法のうち何れかにより製造されたイメージセンサ１５０を１個又は複数個有している。これに代わる諸実施形態のセンサ１５０のなかには、プラズマＡＬＤ硼素被覆裏面照明型ＣＣＤセンサ、プラズマＡＬＤ硼素被覆裏面照明型ＣＭＯＳセンサ、並びにプラズマＡＬＤ硼素被覆裏側薄化固体イメージセンサが組み込まれた電子衝撃型イメージセンサ、がある。イメージセンサ１５０は、二次元アレイセンサが備わるものとも一次元ラインセンサが備わるものともすることができる。ある実施形態では、検出器アセンブリ９０４の出力が情報処理システム９１４に供給され、そこでその出力が分析される。情報処理システム９１４はプログラム命令群９１８により構成設定することができ、それら命令はキャリア媒体９１６上に格納することができる。ある種の実施形態の検査システム９００にはＱスイッチレーザが組み込まれ、検出器アセンブリ９０４内の１個又は複数個のイメージセンサ１５０がそのレーザパルスと同期化される。そうした実施形態では、イメージセンサ１５０をレーザパルス期間中にＴＤＩモードで動作させることができ、その上で、レーザパルスの狭間期間中にそのセンサの両側での複数個の出力を通じそのデータを読み出すことができる。ある種の実施形態の検査システムでは、標本上のラインが照明され、１個又は複数個の暗視野及び／又は明視野集光チャネルにて散乱及び／又は反射光が集光される。そうした実施形態におけるイメージセンサ１５０はラインセンサ又は電子衝撃型ラインセンサとすることができる。ある種の実施形態の検査システムでは、標本上の複数個のスポットが照明され、１個又は複数個の暗視野及び／又は明視野集光チャネルにて散乱及び／又は反射光が集光される。そうした実施形態におけるイメージセンサ１５０は二次元アレイセンサ又は電子衝撃型二次元アレイセンサとすることができる。
【0048】
検査又は計量システム９００の様々な実施形態についての付加的な詳細が、「暗視野システム内ＴＤＩセンサ」(TDI Sensor in a Darkfield System)と題するＶａｚｈａｅｐａｒａｍｂｉｌ ｅｔ ａｌ．名義の特許文献１５、「ウェハ検査」(Wafer inspection)と題するＲｏｍａｎｏｖｓｋｙ ｅｔ ａｌ．名義の特許文献１６、「小さなカタディオプトリック対物系を用いる分割視野検査システム」(Split field inspection system using small catadioptric objectives)と題するＡｒｍｓｔｒｏｎｇ ｅｔ ａｌ．名義の特許文献１７、「カタディオプトリック光学システム内レーザ暗視野照明用ビーム配給システム」(Beam delivery system for laser dark-field illumination in a catadioptric optical system)と題するＣｈｕａｎｇ ｅｔ ａｌ．名義の特許文献１８、「広域ズーム能力を有する超広帯域ＵＶ顕微鏡イメージングシステム」(Ultra-broadband UV microscope imaging system with wide range zoom capability)と題するＳｈａｆｅｒ ｅｔ ａｌ．名義の特許文献１９、「レーザライン照明と二次元イメージングを併用する表面検査システム」(Surface inspection system using laser line illumination with two dimensional imaging)と題するＬｅｏｎｇ ｅｔ ａｌ．名義の特許文献２０、「計量システム及び方法」(Metrology systems and methods)と題するＫａｎｄｅｌ ｅｔ ａｌ．名義の特許文献２１、「横色性能が改善された広帯域対物系」(Broad band objective having improved lateral color performance)と題するＣｈｕａｎｇ ｅｔ ａｌ．名義の特許文献２２、「格子異常に対する感度が低減された光学計量」(Optical metrology with reduced sensitivity to grating anomalies)と題するＺｈｕａｎｇ ｅｔ ａｌ．名義の特許文献２３、「動的可調半導体計量システム」(Dynamically Adjustable Semiconductor Metrology System)と題するＷａｎｇ ｅｔ ａｌ．名義の特許文献２４、１９９７年３月４日付でＰｉｗｏｎｋａ－Ｃｏｒｌｅ ｅｔ ａｌ．宛に発行された「集束ビーム分光エリプソメトリ方法及びシステム」(Focused Beam Spectroscopic Ellipsometry Method and System)と題する特許文献２５、並びに２００１年１０月２日付でＲｏｓｅｎｃｗａｉｇ ｅｔ ａｌ．宛に発行された「半導体上の多層薄膜スタックを分析する装置」(Apparatus for Analyzing Multi-Layer Thin Film Stacks on Semiconductors)と題する特許文献２６、に記載されている。これら特許文献全てを、参照により本願に繰り入れることにする。
【0049】
本発明の構造及び方法の様々な実施形態であり上述されたものは、専ら本発明の諸原理を例証するものであり、本発明の技術的範囲を記載されている諸実施形態に限定する意図のものではない。例えば、図５及び図６のフローチャートに描かれているものに、付加的なステップを追加し又はステップの順序を変えることができる。即ち、本発明は後掲の特許請求の範囲及びその等価物のみにより限定される。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【国際調査報告】