特表 2024-508535 ３次元ダイナミックランダムアクセスメモリのための方法及び構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-02-27

(54)【発明の名称】３次元ダイナミックランダムアクセスメモリのための方法及び構造

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240219BHJP

   H01L 21/3065 20060101ALI20240219BHJP

【ＦＩ】

H10B12/00 611

H01L21/302 105A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023553596

(86)(22)【出願日】2022-02-28

(85)【翻訳文提出日】2023-11-02

(86)【国際出願番号】 US2022018110

(87)【国際公開番号】W WO2022187126

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】63/157,137

(32)【優先日】2021-03-05

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/674,353

(32)【優先日】2022-02-17

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】フィッシュバーン， フレデリック デイビッド

(72)【発明者】

【氏名】クマール， アルビンド

(72)【発明者】

【氏名】バルゲセ， ソニー

(72)【発明者】

【氏名】カン， チャンソク

(72)【発明者】

【氏名】カン， スンクォン

(72)【発明者】

【氏名】北島 知彦

【テーマコード（参考）】

5F004

5F083

【Ｆターム（参考）】

5F004AA05

5F004DB01

5F004DB19

5F004EA13

5F004EA37

5F004EB01

5F004EB04

5F083AD02

5F083AD22

5F083GA09

5F083GA10

5F083JA19

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR03

5F083PR05

5F083PR21

5F083PR22

(57)【要約】

高アスペクト比孔のグリッドパターンを利用する３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成して、３Ｄ ＤＲＡＭの後続フィーチャを形成する方法。本方法は、ヘテロエピタキシープロセスを使用して基板上に結晶シリコン（ｃ－Ｓｉ）及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）の交互層を堆積させること、並びに基板内に孔のパターンのＨＡＲエッチングをすることを含み得る。当該孔は、材料を横方向にエッチング又は堆積するための化学的アクセスをもたらして、３Ｄ ＤＲＡＭフィーチャを形成するように構成されており、３Ｄ ＤＲＡＭフィーチャを形成するために、その後に孔をＨＡＲエッチングする必要がない。
【選択図】図４２

【特許請求の範囲】

【請求項1】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＲＡＭ）構造を形成する方法であって、
ヘテロエピタキシープロセスを使用して、結晶シリコン（ｃ－Ｓｉ）材料及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）材料の交互層を、基板上に堆積させること、並びに
少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを前記基板にエッチングすることであって、前記孔のパターンは、材料を横方向エッチング又は堆積するために、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の前記交互層への化学的アクセスをもたらして、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭフィーチャを形成し、その後、前記基板における孔のＨＡＲエッチングをせずに、３Ｄ ＤＲＡＭフィーチャが形成されるように構成されている、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを前記基板にエッチングすること、
を含む、方法。

【請求項2】

材料をエッチングすることにより形成された前記孔のパターンの一部を、前記孔のパターンの一部の間に統合して、３Ｄ ＤＲＡＭ構造のアクティブ領域隔離スロットを形成することをさらに含む、請求項１に記載の方法。

【請求項3】

異なる材料を異なる孔に堆積させて、３Ｄ ＤＲＡＭセル形成のための横方向又は垂直方向の凹部形成プロセスをブロックする又は可能にすることをさらに含む、請求項１に記載の方法。

【請求項4】

フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する、隔離スロットを形成することであって、前記隔離スロットは、ＨＦに不透過性の第２の誘電体材料で満たされた端部を有し、前記隔離スロットは、横方向のセル隔離をもたらし、３Ｄ ＤＲＡＭ構造に構造的支持を与えるように構成されている、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する、隔離スロットを形成すること、
をさらに含む、請求項１に記載の方法。

【請求項5】

前記第２の誘電体材料で満たされた前記隔離スロットの１又は複数の端部に支持された３Ｄ ＤＲＡＭ構造のキャパシタの下部電極を形成すること、及び
前記隔離スロットの前記第１の誘電体材料の前記ライナーを除去して、前記下部電極の構造的支持を維持しながら、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭセル容量増加のためのｈｉｇｈ－ｋ上部電極材料で満たすためのスペースをもたらすこと、
をさらに含む、請求項４に記載の方法。

【請求項6】

ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の双方をエッチングする、マスク及びエッチングプロセスを使用して、前記孔のパターンをエッチングすること、
をさらに含む、請求項１に記載の方法。

【請求項7】

少なくとも１つのＨＡＲ孔の内部からｃ－ＳｉＧｅ材料を選択的にエッチングして、前記少なくとも１つのＨＡＲ孔の側壁から延在する横方向フィーチャを形成すること、
をさらに含む、請求項１に記載の方法。

【請求項8】

前記少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料を選択的にエッチングして、前記少なくとも１つのＨＡＲ孔のサイズ及び前記横方向フィーチャの高さを増加させること、又は
前記少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料をエッチングして、前記少なくとも１つのＨＡＲ孔のサイズ、前記横方向フィーチャの高さ、及びｃ－ＳｉＧｅ材料内へと延伸する後のフィーチャの幅を増加させること、
をさらに含む、請求項７に記載の方法。

【請求項9】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＲＡＭ）構造を形成する方法であって、
ヘテロエピタキシープロセスを使用して、結晶シリコン（ｃ－Ｓｉ）材料及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）材料の交互層を、基板上に堆積させること、
少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを前記基板にエッチングすることであって、前記孔のパターンは、材料を横方向エッチング又は堆積するために、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の前記交互層への化学的アクセスをもたらして、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭフィーチャを形成し、その後、前記基板における孔のＨＡＲエッチングをせずに、３Ｄ ＤＲＡＭフィーチャが形成されるように構成されている、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを前記基板にエッチングすること、
材料をエッチングすることにより形成された前記孔のパターンの一部を、前記孔のパターンの一部の間に統合して、３Ｄ ＤＲＡＭ構造のスロットフィーチャを形成すること、
少なくとも１つのスロットフィーチャから、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する隔離スロットを形成することであって、前記隔離スロットは、ＨＦに不透過性の第２の誘電体材料で満たされた端部を有し、前記隔離スロットは、横方向のセル隔離をもたらし、３Ｄ ＤＲＡＭ構造に構造的支持を与えるように構成されている、少なくとも１つのスロットフィーチャから、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する隔離スロットを形成すること、
前記第２の誘電体材料で満たされた前記隔離スロットの１又は複数の端部に支持された３Ｄ ＤＲＡＭ構造のキャパシタの下部電極を形成すること、並びに
前記隔離スロットの前記第１の誘電体材料の前記ライナーを除去して、前記下部電極の構造的支持を維持しながら、３Ｄ ＤＲＡＭセル容量増加のためのｈｉｇｈ－ｋ上部電極材料で満たすためのスペースをもたらすこと、
を含む、方法。

【請求項10】

２つの隔離スロット間のワード線孔をエッチングして、ワード線構造を形成すること、
前記ワード線孔の上部開口を通じてｃ－ＳｉＧｅ材料を選択的にエッチングし、前記２つの隔離スロットに延伸する横方向ワード線フィーチャを形成すること、
前記２つの隔離スロットにより制限されるまで、前記横方向ワード線フィーチャを延長することにより、３Ｄ ＤＲＡＭ構造のソース／ドレイン及びスペーサを形成すること、
ドープ酸化物のコンフォーマル層を、前記ワード線孔に堆積させること、
ドープ酸化物の前記コンフォーマル層をエッチバックして、３Ｄ ＤＲＡＭ構造のソース／ドレインのためにドープ領域を残すこと、
前記ワード線孔にゲート酸化物層を堆積させること、並びに
ゲート電極を堆積させて、前記ワード線孔を満たすこと
をさらに含む、請求項９に記載の方法。

【請求項11】

２つのワード線構造間のスリットを異方性エッチングして、ビット線構造を形成すること、
前記スリットの上部開口から前記スリット内のｃ－ＳｉＧｅ材料を横方向に選択的にエッチングすること、
前記スリットの前記上部開口から化学的に堆積及びエッチングすることによって、前記ビット線構造を形成すること、並びに
複数のビット線間のノイズ結合を低減させるために、前記ビット線構造に導電性シールド層を形成すること、
をさらに含む、請求項１０に記載の方法。

【請求項12】

ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の双方をエッチングする、マスク及びエッチングプロセスを使用して、前記孔のパターンをエッチングすること、
をさらに含む、請求項９に記載の方法。

【請求項13】

前記少なくとも１つのＨＡＲ孔の内部からｃ－ＳｉＧｅ材料を選択的にエッチングして、前記少なくとも１つのＨＡＲ孔の側壁から延在する横方向フィーチャを形成すること、
をさらに含む、請求項９に記載の方法。

【請求項14】

前記少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料を選択的にエッチングして、前記少なくとも１つのＨＡＲ孔のサイズ及び前記横方向フィーチャの高さを増加させること、又は
前記少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料をエッチングして、前記少なくとも１つのＨＡＲ孔のサイズ、前記横方向フィーチャの高さ、及びｃ－ＳｉＧｅ材料内へと延伸する後のフィーチャの幅を増加させること、
をさらに含む、請求項１３に記載の方法。

【請求項15】

異なる材料を異なる孔に堆積させて、３Ｄ ＤＲＡＭセル形成のための横方向又は垂直方向の凹部形成プロセスをブロックする又は可能にすること、
をさらに含む、請求項９に記載の方法。

【請求項16】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）で使用するための構造であって、
結晶シリコン（ｃ－Ｓｉ）及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）の交互層のスタック内の高アスペクト比（ＨＡＲ）中央孔を介して形成された、３Ｄ ＤＲＡＭの少なくとも１つの垂直ワード線フィーチャ、並びに
３Ｄ ＤＲＡＭの前記少なくとも１つの垂直ワード線フィーチャに直交して隣接する３Ｄ ＤＲＡＭの少なくとも１つの水平ビット線フィーチャ
を備える、構造。

【請求項17】

３Ｄ ＤＲＡＭの前記少なくとも１つの垂直ワード線フィーチャが、少なくとも１つのゲートオールアラウンド（ＧＡＡ）トランジスタ構造を有する、請求項１６に記載の構造。

【請求項18】

前記少なくとも１つのＧＡＡトランジスタ構造が、横方向のソース／ドレインドープ領域及びスペーサを有し、当該横方向のソース／ドレインドーピング領域及びスペーサが、前記ＨＡＲ中央孔に対して対称であり、自己整合している、請求項１７に記載の構造。

【請求項19】

３Ｄ ＤＲＡＭの前記少なくとも１つの水平ビット線フィーチャが、前記少なくとも１つの水平ビット線フィーチャの上に形成されたシールドであって、ノイズ結合を低減するように構成されたシールドを有する、請求項１６に記載の構造。

【請求項20】

３Ｄ ＤＲＡＭの前記少なくとも１つの垂直ワード線フィーチャが、３Ｄ ＤＲＡＭに構造的支持をもたらすように構成された２つの隔離フィーチャの間に位置付けられている、請求項１６に記載の構造。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本原理の実施形態は一般に、半導体製造に関する。

【背景技術】

【0002】

［０００２］データの保存及び取得は、コンピューティング産業の多くの態様にとって制限要因となっている。メモリデバイスにより、最新のコンピューティングデバイスの性能全体を簡単に調整できる。メモリを高速化するため、メモリ構造は極小サイズまで縮小されており、メモリ構造の密度は劇的に向上している。２次元メモリ構造は、メモリ構造の密度に関して理論的な限界に達し始めている。本発明者らは、３次元メモリ構造がメモリ密度をさらに高めるための鍵となり得ることに着目した。しかしながら、３次元メモリデバイスでは、２次元メモリデバイスに比べて、構造及び処理において大きな変化が必要とされる。

【0003】

［０００３］そこで本発明者らは、現在の技術の能力を超えるメモリ密度を可能にする、スケーラブルな寸法を有する３次元メモリのための方法及び構造をもたらした。

【発明の概要】

【0004】

［０００４］本明細書では、スケーラブルな寸法を有する、三次元メモリ構造を形成するための方法及び装置が提供される。

【0005】

［０００５］いくつかの実施形態において、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＲＡＭ）構造を形成する方法は、ヘテロエピタキシープロセスを使用して、結晶シリコン（ｃ－Ｓｉ）材料及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）材料の交互層を、基板上に堆積させることと、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを基板にエッチングすることであって、当該孔のパターンは、材料を横方向エッチング又は堆積するために、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の交互層への化学的アクセスをもたらして、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭフィーチャを形成し、その後、基板における孔のＨＡＲエッチングをせずに、３Ｄ ＤＲＡＭフィーチャが形成されるように構成されている、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを基板にエッチングすることと、を含み得る。

【0006】

［０００６］いくつかの実施形態において、本方法はさらに、材料をエッチングすることにより形成された孔のパターンの一部を、当該孔のパターンの一部の間に統合して、３Ｄ ＤＲＡＭ構造のアクティブ領域隔離スロットを形成すること、異なる材料を異なる孔に堆積させて、３Ｄ ＤＲＡＭセル形成のための横方向又は垂直方向の凹部形成プロセスをブロックする又は可能にすること、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する、隔離スロットを形成することであって、当該隔離スロットは、ＨＦに不透過性の第２の誘電体材料で満たされた端部を有し、当該隔離スロットは、横方向のセル隔離をもたらし、３Ｄ ＤＲＡＭ構造に構造的支持を与えるように構成されている、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する、隔離スロットを形成すること、第２の誘電体材料で満たされた隔離スロットの１又は複数の端部に支持された３Ｄ ＤＲＡＭ構造のキャパシタの下部電極を形成すること、隔離スロットの第１の誘電体材料のライナーを除去して、下部電極の構造的支持を維持しながら、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭセル容量増加のためのｈｉｇｈ－ｋ上部電極材料で満たすためのスペースをもたらすこと、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の双方をエッチングする、マスク及びエッチングプロセスを使用して、孔のパターンをエッチングすること、少なくとも１つのＨＡＲ孔の内部からｃ－ＳｉＧｅ材料を選択的にエッチングして、少なくとも１つのＨＡＲ孔の側壁から延在する横方向フィーチャを形成すること、並びに／又は少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料をエッチングして、少なくとも１つのＨＡＲ孔のサイズ、横方向フィーチャの高さ、及びｃ－ＳｉＧｅ材料内へと延伸する後のフィーチャの幅を増加させること、を含み得る。

【0007】

［０００７］いくつかの実施形態において、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＲＡＭ）構造を形成する方法は、ヘテロエピタキシープロセスを使用して、結晶シリコン（ｃ－Ｓｉ）材料及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）材料の交互層を、基板上に堆積させることと、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを基板にエッチングすることであって、当該孔のパターンは、材料を横方向エッチング又は堆積するために、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の交互層への化学的アクセスをもたらして、３Ｄ ＤＲＡＭ構造の３Ｄ ＤＲＡＭフィーチャを形成し、その後、基板における孔のＨＡＲエッチングをせずに、３Ｄ ＤＲＡＭフィーチャが形成されるように構成されている、少なくとも１つの高アスペクト比（ＨＡＲ）孔を有する孔のパターンを基板にエッチングすることと、材料をエッチングすることにより形成された孔のパターンの一部を、当該孔のパターンの一部の間に統合して、３Ｄ ＤＲＡＭ構造のスロットフィーチャを形成することと、少なくとも１つのスロットフィーチャから、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する隔離スロットを形成することであって、当該隔離スロットは、ＨＦに不透過性の第２の誘電体材料で満たされた端部を有し、当該隔離スロットは、横方向のセル隔離をもたらし、３Ｄ ＤＲＡＭ構造に構造的支持を与えるように構成されている、少なくとも１つのスロットフィーチャから、フッ化水素（ＨＦ）への暴露によって除去可能な第１の誘電体材料のライナーを有する隔離スロットを形成することと、第２の誘電体材料で満たされた隔離スロットの１又は複数の端部に支持された３Ｄ ＤＲＡＭ構造のキャパシタの下部電極を形成することと、隔離スロットの第１の誘電体材料のライナーを除去して、下部電極の構造的支持を維持しながら、３Ｄ ＤＲＡＭセル容量増加のためのｈｉｇｈ－ｋ上部電極材料で満たすためのスペースをもたらすことと、を含み得る。

【0008】

［０００８］いくつかの実施形態において、本方法はさらに、２つの隔離スロット間のワード線孔をエッチングして、ワード線構造を形成すること、ワード線孔の上部開口を通じてｃ－ＳｉＧｅ材料を選択的にエッチングし、２つの隔離スロットに延伸する横方向ワード線フィーチャを形成すること、２つの隔離スロットにより制限されるまで、横方向ワード線フィーチャを延長することにより、３Ｄ ＤＲＡＭ構造のソース／ドレイン及びスペーサを形成すること、ドープ酸化物のコンフォーマル層を、ワード線孔に堆積させること、ドープ酸化物のコンフォーマル層をエッチバックして、３Ｄ ＤＲＡＭ構造のソース／ドレインのためにドープ領域を残すこと、ワード線孔にゲート酸化物層を堆積させること、ゲート電極を堆積させて、ワード線孔を満たすこと、２つのワード線構造間のスリットを異方性エッチングして、ビット線構造を形成すること、スリットの上部開口からスリット内のｃ－ＳｉＧｅ材料を横方向に選択的にエッチングすること、スリットの上部開口から化学的に堆積及びエッチングすることによって、ビット線構造を形成すること、複数のビット線間のノイズ結合を低減させるために、ビット線構造に導電性シールド層を形成すること、ｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料の双方をエッチングする、マスク及びエッチングプロセスを使用して、孔のパターンをエッチングすること、少なくとも１つのＨＡＲ孔の内部からｃ－ＳｉＧｅ材料を選択的にエッチングして、少なくとも１つのＨＡＲ孔の側壁から延在する横方向フィーチャを形成すること、少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料を選択的にエッチングして、少なくとも１つのＨＡＲ孔のサイズ及び横方向フィーチャの高さを増加させること、若しくは少なくとも１つのＨＡＲ孔におけるｃ－Ｓｉ材料及びｃ－ＳｉＧｅ材料をエッチングして、少なくとも１つのＨＡＲ孔のサイズ、横方向フィーチャの高さ、及びｃ－ＳｉＧｅ材料内へと延伸する後のフィーチャの幅を増加させること、並びに／又は異なる材料を異なる孔に堆積させて、３Ｄ ＤＲＡＭセル形成のための横方向又は垂直方向の凹部形成プロセスをブロックする又は可能にすること、を含み得る。

【0009】

［０００９］いくつかの実施形態において、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）で使用するための構造は、結晶シリコン（ｃ－Ｓｉ）及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）の交互層のスタック内の高アスペクト比（ＨＡＲ）中央孔を介して形成された、３Ｄ ＤＲＡＭの少なくとも１つの垂直ワード線フィーチャと、３Ｄ ＤＲＡＭの少なくとも１つの垂直ワード線フィーチャに直交して隣接する３Ｄ ＤＲＡＭの少なくとも１つの水平ビット線フィーチャとを備える。

【0010】

［００１０］いくつかの実施形態において、当該構造ではさらに、３Ｄ ＤＲＡＭの少なくとも１つの垂直ワード線フィーチャが、少なくとも１つのゲートオールアラウンド（ＧＡＡ）トランジスタ構造を有し、少なくとも１つのＧＡＡトランジスタ構造が、横方向のソース／ドレインドーピング領域及びスペーサを有し、当該横方向のソース／ドレインドープ領域及びスペーサが、ＨＡＲ中央孔に対して対称であり、自己整合しており、３Ｄ ＤＲＡＭの少なくとも１つの水平ビット線フィーチャが、少なくとも１つの水平ビット線フィーチャの上に形成されたシールドであって、ノイズ結合を低減するように構成されたシールドを有し、並びに／又は３Ｄ ＤＲＡＭの少なくとも１つの垂直ワード線フィーチャが、３Ｄ ＤＲＡＭに構造的支持をもたらすように構成された２つの隔離フィーチャの間に位置付けられている。

【0011】

［００１１］他の実施形態及びさらなる実施形態は、以下に開示される。

【0012】

［００１２］本原理の実施形態は、先に簡単に要約され、以下でより詳細に論じられ、添付の図面に図示された原理の例示的な実施形態を参照することにより、理解可能である。しかしながら、添付図面には、原理の典型的な実施形態のみが示されているに過ぎないため、範囲の制限とみなされるべきではない。原理については他の同等に有効な実施形態が認められ得るからである。

【図面の簡単な説明】

【0013】

【図1】本原理のいくつかの実施形態による、シリコン及びシリコンゲルマニウムのヘテロエピタキシャル交互層の断面図を示す。

【図2】本原理のいくつかの実施形態によるフィーチャについてのＨＡＲ孔形成の断面図を示す。

【図3】本原理のいくつかの実施形態によるフィーチャを有するシリコン／シリコンゲルマニウムスタックの断面図を示す。

【図4】本原理のいくつかの実施形態による、例示的な３Ｄ ＤＲＡＭレイアウトの上面図を示す。

【図5】本原理のいくつかの実施形態による、孔によるスロット形成とスロットエッチングによるスロット形成とを対比させた上面図及び断面図を示す。

【図6】本原理のいくつかの実施形態による、孔を用いたスロット形成プロセスを示す。

【図7】本原理のいくつかの実施形態による、隔離フィーチャ孔の上面図を示す。

【図8】本原理のいくつかの実施形態による、スロットが形成された後の隔離フィーチャ孔の上面図を示す。

【図9】本原理のいくつかの実施形態による、低温酸化物層がスロット内に形成された後の隔離フィーチャ孔の上面図を示す。

【図10】本原理のいくつかの実施形態による、いくつかの孔が拡大された後の隔離フィーチャ孔の上面図を示す。

【図11】本原理のいくつかの実施形態による、孔内に誘電体材料を堆積した後の隔離フィーチャ孔の上面図を示す。

【図12】本原理のいくつかの実施形態による、堆積及びレジスト除去プロセス後のワード線フィーチャ孔の上面図を示す。

【図13】本原理のいくつかの実施形態による、シリコン／シリコンゲルマニウムスタックにおけるワード線フィーチャ孔の断面図を示す。

【図14】本原理のいくつかの実施形態による、シリコン／シリコンゲルマニウムスタックの第１の横方向エッチング領域の上面図を示す。

【図15】本原理のいくつかの実施形態による、シリコンゲルマニウム層の横方向選択的エッチングについての断面図を示す。

【図16】本原理のいくつかの実施形態による、エッチングされたギャップサイズを増加させるエッチングプロセスについての断面図を示す。

【図17】本原理のいくつかの実施形態による、トランジスタのソース／ドレイン領域及びスペーサ領域の形成についての上面図を示す。

【図18】本原理のいくつかの実施形態による、シリコンゲルマニウム層の選択的エッチングについての断面図を示す。

【図19】本原理のいくつかの実施形態による、ドープ酸化物によるワード線フィーチャ孔のコンフォーマルコーティングについての断面図を示す。

【図20】本原理のいくつかの実施形態により、ワード線フィーチャ孔におけるコンフォーマルコーティングをエッチバックして、トランジスタのドープ領域を形成することについての断面図を示す。

【図21】本原理のいくつかの実施形態による、ワード線フィーチャ孔に堆積された酸化物層の断面図を示す。

【図22】本原理のいくつかの実施形態による、ワード線フィーチャ孔に堆積された誘電体層の断面図を示す。

【図23】本原理のいくつかの実施形態による、誘電体層及び酸化物層の一部除去についての断面図を示す。

【図24】本原理のいくつかの実施形態による、ゲート酸化物及びゲート電極材料の堆積についての断面図を示す。

【図25】本原理のいくつかの実施形態による、２つの３Ｄ ＤＲＡＭトランジスタ間に形成されたビット線スリットの上面図を示す。

【図26】本原理のいくつかの実施形態による、シリコン／シリコンゲルマニウムスタック内に形成されたビット線スリットの断面図を示す。

【図27】本原理のいくつかの実施形態による、シリコンゲルマニウム及びソース／ドレインドーピング領域除去についての断面図を示す。

【図28】本原理のいくつかの実施形態による、ビット線フィーチャの拡大及び第１の誘電体層の堆積に伴う、ビット線フィーチャの横方向チャネルを広げ、また高くするためのエッチングについての断面図を示す。

【図29】本原理のいくつかの実施形態による、ビット線フィーチャを隔離するための第２の誘電体層の堆積についての断面図を示す。

【図30】本原理のいくつかの実施形態による、ビット線フィーチャにおけるシリコンチップ形成についての断面図を示す。

【図31】本原理のいくつかの実施形態による、ビット線フィーチャ内の隔離ギャップにおける第２の誘電体層を除去することについての断面図を示す。

【図32】本原理のいくつかの実施形態による、ビット線フィーチャにおけるシリコン凹部形成についての断面図を示す。

【図33】本原理のいくつかの実施形態による、ビット線フィーチャにおけるオーミック接触形成についての断面図を示す。

【図34】本原理のいくつかの実施形態による、ビット線フィーチャ内への窒化チタン/タングステン層の堆積についての断面図を示す。

【図35】本原理のいくつかの実施形態による、ビット線フィーチャ内への窒化チタン／タングステン層のエッチバックについての断面面図を示す。

【図36】本原理のいくつかの実施形態による、ビット線フィーチャにおける誘電体バリア層形成についての断面図を示す。

【図37】本原理のいくつかの実施形態による、第３の誘電体層形成及びビット線フィーチャ間の導電性シールド形成の堆積についての断面図を示す。

【図38】本原理のいくつかの実施形態による、キャパシタ構造とインターフェースする垂直ワード線構造とインターフェースする水平ビット線構造（これにより３Ｄ ＤＲＡＭ構造が形成される）の上面図を示す。

【図39】本原理のいくつかの実施形態による、下部電極を有するキャパシタ構造の断面図を示す。

【図40】本原理のいくつかの実施形態による、３Ｄ ＤＲＡＭ構造の断面図を示す。

【図41】本原理のいくつかの実施形態による、３Ｄ ＤＲＡＭ構造を形成する方法を示す。

【図42】本原理のいくつかの実施形態による、３Ｄ ＤＲＡＭ構造の等角図を示す。

【図43】本原理のいくつかの実施形態による、ワード線トランジスタのゲートオールラウンド形成についての等角図を示す。

【図44】本原理のいくつかの実施形態による、チャネル現出（channel reveal）、チャネル細線化（channel thinning）及びゲート誘電体形成のための、ワード線トランジスタ処理のゲートラウンド形成についての等角図を示す。

【0014】

理解を容易にするため、可能であれば、図面に共通する同一の要素を示すために、同一の参照符号が使用されている。図面は縮尺どおりに描かれているとは限らず、分かりやすさのために簡略化されている場合がある。１つの実施形態の要素及び特徴は、さらに言及せずとも、他の実施形態に有利に組み込み可能である。

【発明を実施するための形態】

【0015】

［００５８］本方法及び構造により、経済的な材料及びプロセス方法を使用する３次元（３Ｄ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルが可能になり、１メガビットあたり約１３００μｍ^２以上のＤ１ｄメモリ密度を満たすメモリアレイを製造することができる。２次元（２Ｄ）ＤＲＡＭスケーリングは製造が非常に困難になりつつあり、そのコストは絶えず増加している。Ｄ１ｄ ＤＲＡＭノードの下では、自己整合４重パターニング（ＳＡＱＰ：self-aligned quadruple patterning）でさえ、実行可能なオプションではなくなるほど、フィーチャーサイズが非常に小さくなる。極端紫外線（ＥＵＶ）リソグラフィを用いたとしても、ＥＵＶリソグラフィは、ほとんどのレベルでＳＡＱＰではないにしても、少なくとも自己整合ダブルパターニング（ＳＡＤＰ）である必要がある。３Ｄ ＤＲＡＭは、Ｄ１ｄ以降のＤＲＡＭ業界で広く研究されているコンセプトだが、提案された解決策では、２Ｄ ＤＲＡＭに匹敵するメモリ密度に達するために必要な寸法で経済的な材料及びプロセスにより処理することができない。

【0016】

［００５９］本原理の方法及び構造では、結晶シリコン（ｃ－Ｓｉ）及び結晶シリコンゲルマニウム（ｃ－ＳｉＧｅ）を交互にヘテロエピタキシー成長層に組み込んだゲートオールアラウンド（ＧＡＡ）トランジスタを使用して、３Ｄ ＤＲＡＭの構造が形成される。図１の断面図１００に示したように、第１のｃ－Ｓｉ層１０２Ａが形成され、続いて第１のｃ－ＳｉＧｅ層１０４Ａが形成される。このプロセスは、第２のｃ－Ｓｉ層１０２Ｂと、それに続く第２のｃ－ＳｉＧｅ層１０４Ｂで繰り返される。同様に、次に、第３のｃ－Ｓｉ層１０２Ｃが形成され、続いて第３のｃ－ＳｉＧｅ層、及び第４のｃ－Ｓｉ層１０２Ｄが形成される。層は交互になり続け、１又は複数の特定の構造に必要な数の層を形成し、メモリ構造の設計に著しい柔軟性をもたらす。いくつかの実施形態において、ｃ－Ｓｉ層は、約４０ｎｍ～約６０ｎｍの厚さ１０６を有してよく、ｃ－ＳｉＧｅ層は、約５ｎｍ～約２０ｎｍの厚さ１０８を有し得る。いくつかの実施形態において、ｃ－Ｓｉ層は、約５０ｎｍの厚さ１０６を有してよく、ｃ－ＳｉＧｅ層は、約１０ｎｍの厚さ１０８を有し得る。厚さは、所与のメモリ構造の設計によって異なり得る。シリコン及びシリコンゲルマニウムの交互ヘテロエピタキシーを使用することにより、メモリセルの多くの層を高いコスト効率で容易に構築することができる。

【0017】

［００６０］図２の断面図２００には、メモリ構造フィーチャの形成開始が示されている。いくつかのメモリ構造では、高アスペクト比（ＨＡＲ）孔２０２が、Ｓｉ／ＳｉＧｅスタック２０６内に形成され得る。ＨＡＲ孔２０２は、垂直ワード線、水平ビット線、キャパシタなどに形成され得る。ＨＡＲ孔２０２は、例えば、ｃ－Ｓｉ及びｃ－ＳｉＧｅの双方をエッチングする、マスク及びエッチングプロセスを用いて、形成され得る。図３の断面図３００では、ＨＡＲ孔２０２をさらに加工して、ＨＡＲ孔２０２内から様々な横方向フィーチャが形成されている。ここに示されたフィーチャは、Ｓｉ／ＳｉＧｅスタック２０６が３Ｄ ＤＲＡＭフィーチャの形成においてどのように使用され得るかの一例に過ぎない。これらの例は、いかなる形でも限定することを意図したものではない。第１のフィーチャ３０４Ａは、ＳｉＧｅのみを選択的に除去する選択的除去プロセス（ＳＲＰ）を使用することによって形成され得る。選択的除去プロセスを調整することにより、横方向エッチングの量３０８が精密に制御され得る。第２のフィーチャ３０４Ｂは、Ｓｉをエッチングするエッチングプロセスを用いて第２のフィーチャ３０４Ｂのサイズを大きくすることにより、形成され得る。使用されるエッチングプロセスは、Ｓｉに対して選択的であってよく、又はフィーチャの所望のサイズ若しくは形状に応じて、Ｓｉ及びＳｉＧｅの双方がエッチングされ得る。第３のフィーチャ３０４Ｃは、ＳｉＧｅ層１０４Ｃの追加の横方向部分を選択的に除去するためにＳＲＰを用いて、形成され得る。Ｓｉ／ＳｉＧｅスタック２０６とともに選択的及び非選択的エッチングプロセスを使用することによって、Ｓｉ／ＳｉＧｅスタック２０６内に多くの異なるタイプのフィーチャを容易に、また経済的に形成することができる。

【0018】

［００６１］図４において、上面図４００は、Ｓｉ／ＳｉＧｅスタック４０２内に３Ｄ ＤＲＡＭメモリフィーチャを形成するための例示的なレイアウト４０８を示す。エッチングプロセスは、形成プロセスの所与の時点で形成されるべきＳｉ／ＳｉＧｅスタック４０２における所望のフィーチャのタイプに応じて、異なる孔又は異なる孔のセットを開けるために使用され得る。いくつかの実施形態では、第１の孔位置４０４が規定されてよく、第１のフッ化アルゴン（ＡｒＦ）露光マスクとそれに続く第２の孔位置４０６を用いて、上部の誘電体反射防止コーティング（ＤＡＲＣ）層４１４にエッチングして、ＡｒＦリソグラフィで直接印刷可能なものよりも小さい孔ピッチを可能にし得る。いくつかの実施形態では、フィーチャが孔又は短いスロットであってよく、アクティブ領域、ワード線、キャパシタ、及びビット線領域を規定するために使用され得る。いくつかの実施形態において、孔のほとんど又は全ては、ディープ（ＨＡＲ）エッチングを同時に通過することができ、次に、選択された領域（例えば、第１の領域４２４、第２の領域４２６、第３の領域４２８、及び／又は第４の領域４３０）をレジストで充填又は覆って、選択された領域内の孔の処理を防止して、アクティブ領域、ワード線、キャパシタ、及びビット線が順次規定され得る。後続のプロセスにより、第２の孔位置４０６からレジストが除去されてよく、第２の孔位置４０６を後の時点でディープエッチングすることが可能になり、３Ｄ ＤＲＡＭレイアウトにおける多大な柔軟性が可能になる。本原理の方法及び構造によれば、構造形成プロセスにディープエッチングを散在させる必要がなく、レイアウト及び主構造のディープエッチングを最初に実行することができ、処理時間及びコストが削減される。

【0019】

［００６２］以下で説明するように、孔パターンエッチングは、スロットを含む多くの異なるタイプのフィーチャの基本構造を形成するために使用される。上面図４００に示される例示的なレイアウトでは、交互のフォトリソグラフィパターンが使用されているものの、当業者であれば、全ての孔位置が同時に印刷され得ることも理解するであろう。孔の交互のパターニングにより、より安価なリソグラフィプロセスが可能になる。異なる目的の孔を一度に印刷するか、又は孔のグリッドを印刷すると、複合的な目的の孔の位置合わせエラーがなくなる。予め形成された孔は、スリット若しくはスロットを形成するため、又は任意の方向（例えば、Ｘ方向若しくはＹ方向）の寸法を増加させるため、又はＳｉＧｅ層の局所的な選択的エッチングを可能にするために、処理の任意の時点で開放又は閉鎖され得る。図４において上面図４００は、いくつかの実施形態のための、Ｓｉ／ＳｉＧｅスタック４０２内に形成された、アクティブ領域、ワード線、キャパシタ及びビット線形成のための３Ｄ ＤＲＡＭメモリ領域も示す。Ｓｉ／ＳｉＧｅスタック４０２の第１の領域４２４は、垂直ワード線を含む。Ｓｉ／ＳｉＧｅスタック４０２の第２の領域４２６は、アクティブ領域を含む。Ｓｉ／ＳｉＧｅスタック４０２の第３の領域４２８は、キャパシタ領域を含む。Ｓｉ／ＳｉＧｅスタック４０２の第４の領域４３０は、水平ビット線を含む。上記のように異なる孔のセットを使用することにより、孔セットを異なる時間に開けて処理して、アクティブ領域スロット、キャパシタスリット、ワード線スリット、及び／又はビット線スリットなどを形成することができる。

【0020】

［００６３］ディープエッチングされた孔からスロット又はスリットを形成することにより、３Ｄ ＤＲＡＭフィーチャ構築に対する建造ブロック（a building block）がもたらされる。図５において、上面図５００Ａ及び断面図５００Ｂは、孔によるスロット形成とスロットエッチングによるスロット形成との対比を示す。基板５０２にエッチングされた孔５０４は、まっすぐな側壁５０６を有する孔５０４の長さ５２２全体にわたって比較的一定の直径５１６を有する。これとは対照的に、スロット５０８をエッチングにより形成する場合、基板の表面における開口寸法（開口幅５３４及び開口長さ５３２）は、スロット５０８の深さ５２０全体にわたって一定ではない。スロット５０８の側壁５１０は不規則であり、エッチングの不規則性が原因で、開口幅５３４は内幅５１２まで増加する傾向があり、また開口長さ５３２は内長さ５１４まで減少する傾向がある。本発明者らは、孔を使用してスロットを形成することにより、スロットの深さ全体にわたって寸法精度が向上したスロットがもたらされることを見出した。図６には、孔エッチングを使用してスロット６１０を形成するプロセスが示されている。第１のプロセス６００Ａでは、一連の孔６２０が基板にエッチングされ、間隔を空けて近接して配置される。例えば、いくつかの実施形態では、孔径６２２Ａが約３０ｎｍであってよく、孔縁部同士の間隔６２４が、約２０ｎｍであり得る。第２のプロセス６００Ｂでは、一連の孔６２０がそれぞれ拡大される。例えば、いくつかの実施形態では、増大した孔径６２２Ｂが、約５０ｎｍであり得る。第３のプロセス６００Ｃでは、スロット６１０が基板内に形成されるように孔の直径を増大させる。

【0021】

［００６４］図４１は、ｃ－Ｓｉ及びｃ－ＳｉＧｅの交互ヘテロエピタキシャルスタック４００８（図４０の断面図４０００に図示）を使用して、３Ｄ ＤＲＡＭの垂直ワード線フィーチャ４００２を形成する方法４１００である。図１～２４、４０及び４２～４４への参照は、方法４１００の説明の間になされ得る。ブロック４１０２では、隔離フィーチャ１１０２が、図１１の上面図１１００に示したように、Ｓｉ／ＳｉＧｅスタック７０４内に形成される。隔離フィーチャ１１０２は、図７の上面図７００に示したように、一連のエッチング孔７０２として始まる。外側の孔７０６は、レジストで充填／ブロックされる。中央寄りの孔７０８は、図８の上面図８００に示したように、中央寄りの孔７０８が結合してスロット８０２を形成するまでさらにエッチングされ、中央寄りの孔７０８の寸法が拡大する。次に、スロット８０２は、図９の上面図９００に示したように、低温酸化物層９０２（例えば二酸化ケイ素などだが、これに限られない）でコンフォーマルにコーティングされる。次に、外側の孔７０６からレジストが除去され、次に、外側の孔７０６は、図１０の上面図１０００に示したように、低温酸化物層９０２と接触するまでエッチングによって拡大され、こうして、隔離スロットの形成が完了する。

【0022】

［００６５］次に、拡大された外側の孔７０６Ａ及びスロット８０２は、図１１に示したように、誘電体１１０４（例えば窒化物などだが、これに限られない）で満たされる。誘電体１１０４は、３Ｄ ＤＲＡＭ内の他のフィーチャを支持するための骨格バックボーンをもたらす。誘電体１１０４はまた、３Ｄ ＤＲＡＭの様々なフィーチャを形成するために、後の横方向エッチングの間にエッチング停止をもたらす。いくつかの実施形態において、誘電体１１０４は、誘電体１１０４を除去することなく、シリコン及び／又はシリコンゲルマニウムの選択的除去を可能にする材料から選択される。いくつかの状況、例えば３Ｄ ＤＲＡＭのためのキャパシタの形成中には、低温酸化物層９０２が、隔離フィーチャ１１０２の形成後に選択的に除去され得る（以下で論じる）。いくつかの実施形態において、全体の隔離スロットは、フッ化水素（ＨＦ）エッチングが使用される場合、垂直経路がその後に形成されたワード線フィーチャと接続することを可能にする二酸化ケイ素ライナーを有するスロットの長さの中央部分を有するが、隔離スロットの端部は、横方向のセル隔離及び構造的支持を保つために、ＨＦでエッチングされない窒化物などの誘電体により、満たされる。

【0023】

［００６６］図４１のブロック４１０４では、図２４の断面図２４００に示したように、垂直ワード線フィーチャ４００２のためのフィーチャ、例えばＧＡＡトランジスタフィーチャ２４０２が形成される。ワード線フィーチャの形成例では、図１２の上面図１２００に示したように、２つの隔離フィーチャの間に位置するワード線孔１２０２が処理される。簡潔性のためにこれまでの図には示されていないものの、ワード線孔１２０２は、隔離フィーチャ孔と同様の時間にエッチングされていてよく、ワード線孔１２０２を保護するためにレジストで覆われていてよい。レジスト及び任意の堆積材料が除去され、ワード線孔１２０２が開かれて、基板の上部から横方向エッチング化学のためのアクセスが可能になる。断面線１２０４は、図１３、１５、１６、及び図１８～２４の図に対する切断線を示している。後続のトランジスタ形成は自己整合されており、低リーク及び高駆動電流能力がもたらされる。自己整合ソース／ドレインドーピングは、垂直ワード線チャネル形成からも達成され、いくつかの実施形態では、薄いリンケイ酸ガラス（ＰＳＧ）充填プロセス及び除去を用いて、シリコン材料をドープするためのＰＳＧのプラグが形成される。自己整合誘電体スペーサ（例えば窒化物スペーサだが、これに限られない）の形成も、誘電体のプラグを形成するために事前に形成されたＳｉＧｅギャップを満たすための薄い誘電体により、達成される。

【0024】

［００６７］図１３の断面図１３００において、ワード線フィーチャ孔１３０２は、Ｓｉ層１３０４及びＳｉＧｅ層１３０６が交互になったＳｉ／ＳｉＧｅスタック１３０８に形成されている。ワード線フィーチャ孔１３０２により、Ｓｉ／ＳｉＧｅスタック１３０８の上面１３１０からＳｉ／ＳｉＧｅスタック１３０８への化学的アクセスが可能になる。図１４の上面図１４００には、第１の横方向エッチング領域１４０２が、Ｓｉ／ＳｉＧｅスタック１３０８の内部に示されている。図１５において、断面図１５００は、ＳｉＧｅ層１３０６の横方向選択的エッチングを示す。エッチング剤（etchant）は、シリコンと、エッチングストップとして作用する誘電体１１０４との上にあるＳｉＧｅに対して、選択的である。ワード線フィーチャ孔１３０２の中心線１５０４からのエッチング距離１５０２Ａは、エッチング剤のエッチング速度及び／又はエッチングプロセスの持続時間によって、制御され得る。エッチングされたギャップは、使用される選択的エッチング剤が原因で、ＳｉＧｅ層１３０６の厚さに従う高さ１５０６Ａを有する。次に、エッチングプロセスを実行してＳｉ及びＳｉＧｅの双方が除去され、図１６の断面図１６００に示したように、エッチングされたギャップを増大させる。エッチングされたギャップは、高さ１５０６Ｂに増大し、長さもエッチング距離１５０２Ｂに増大する。図１４の上面図１４００に見られるように、第１の横方向エッチング領域１４０２は、誘電体１１０４へと、また低温酸化物層９０２内へと延在する。Ｓｉ及びＳｉＧｅエッチングにより、上面図１４００に示したように、第１の横方向エッチング領域１４０２が完全に形成されると、誘電体１１０４及び低温酸化物層９０２が露出する。それまでの一連のエッチングの間に、ゲート酸化物のためのゲートオールアラウンドスペースが、図４４について以下に論じるように作成される。このプロセスは、図１７の上面図１７００に描かれているように、トランジスタのソース／ドレイン領域及びスペーサ領域を形成するために第２の横方向エッチング領域１７０２を形成することによって、継続される。第２の横方向エッチング領域１７０２は、第１の横方向エッチング領域１４０２を拡張させる。第２の横方向エッチング領域１７０２は、図１８の断面図１８００に示したように、ＳｉＧｅ層１３０６を選択的にエッチングして、エッチング距離１５０２Ｃを増加させることにより、形成される。

【0025】

［００６８］ドープ酸化物のコンフォーマル層１９０２（例えばＰＳＧだが、これに限られない）は、図１９の断面図１９００に示したように、ワード線フィーチャ孔１３０２に堆積される。ＡＬＤ又はＣＶＤ堆積プロセスが、寸法に応じて使用され得る（より小さな寸法にはＡＬＤが好ましい）。コンフォーマル層１９０２は、ワード線フィーチャ孔１３０２に沿い、横方向ギャップの狭い部分１９０４を完全に満たす。次に、コンフォーマル層１９０２は、図２０の断面図２０００に示したように、ドープ領域２００２を残してエッチバックされる。次に、薄い酸化物層２１０２が、図２１の断面図２１００に示したように、ワード線フィーチャ孔１３０２に伴い堆積又は成長する。酸化物は、シリコン表面（例えば、熱酸化物）上に形成され得るか、又はシリコン上に堆積され得る。次に誘電体層２２０２（例えば窒化物などだが、これに限られない）が、ワード線フィーチャ孔１３０２にコンフォーマルに堆積され、図２２の断面図２２００に示したように、ギャップの狭い部分２２０４を満たす。次に、誘電体層２２０２が、ギャップの主要部２３０２内のシリコンを保護するために、酸化物とともに除去される。次に、薄い酸化物層２１０２が除去され、図２３の断面図２３００に示したように、誘電体層２２０２及び薄い酸化物層２１０２の一部をギャップの狭い部分１９０４に残す。ゲート酸化物層２４０４は、図２４の断面図２４００に示したように、ＡＬＤ堆積プロセスを用いてワード線フィーチャ孔１３０２に成長又は堆積される。ソース／ドレインドーピング領域２００２、及び新たに形成されたスペーサ２４０８は、Ｓｉ／ＳｉＧｅスタック１３０８内で対称的に形成される。ゲート電極２４０６は、次に、ワード線フィーチャ孔１３０２が満たされるまで、ＡＬＤプロセスを用いてワード線フィーチャ孔１３０２内に堆積される。ゲート電極２４０６は、窒化チタン（ＴｉＮ）などであり得るが、これに限られない。

【0026】

［００６９］図４１に戻ると、ブロック４１０６において、３Ｄ ＤＲＡＭのためのキャパシタフィーチャが形成される。図３８及び図４０を参照して、３Ｄ ＤＲＡＭの図４０のキャパシタフィーチャ４００６の形成を説明する。いくつかの実施形態において、キャパシタフィーチャは、キャパシタの下部電極のための支持構造である。図３８の上面図３８００は、キャパシタ構造３８０６とインターフェースする垂直ワード線構造３８０４とインターフェースする水平ビット線構造３８０２を示し、これにより３Ｄ ＤＲＡＭ構造３８０８が形成される。ワード線フィーチャの周囲に異なる誘電体を有する隔離スロットが形成されるのと同様に、キャパシタ構造３８０６のための支持構造３８１２が形成される。簡単に説明すると、スロット構造３８１８は、誘電体材料（例えば低温酸化物）でコーティングされ、スロット構造３８１８（支持柱３８１６）の端部は、構造支持体として機能する第２の誘電体材料３８１４（例えば窒化物）で満たされる。次に、第１の誘電体材料（図示せず）は、ＳｉＯ_２材料をエッチングするために、選択的エッチングプロセスを用いて、例えばフッ化水素（ＨＦ）を用いて(これに限られない)除去され、これにより、第２の誘電体材料３８１４を取り囲む空隙３８１０が残り、下部電極３８２０は、第２の誘電体材料３８１４から分離される。次に、下部電極３８２０の第２の端部３８２６が、シリコン３８２８によって支持される。いくつかの実施形態では、下部電極３８２０の構造的支持をなおも維持しながら、３Ｄ ＤＲＡＭ容量を増加させるために、空隙３８１０をｈｉｇｈ－ｋ誘電体材料で満たして、上部電極３９０２が形成され得る。図３９の断面図３９００に示したように、キャパシタ構造３８０６及び下部電極３８２０は、支持柱３８１６の側面３８２２によって第１の端部３８２４で支持され、シリコン３８２８によって第２の端部３８２６で支持されている。上部電極３９０２と下部電極３８２０とは、キャパシタ誘電体層３９０４により分離されている。

【0027】

［００７０］図４１のブロック４１０８では、３Ｄ ＤＲＡＭのビット線フィーチャが形成される。図２５～図３７、及び図４０を参照して、３Ｄ ＤＲＡＭの図４０の水平ビット線フィーチャ４００４の形成を説明する。図２５の上面図２５００では、２つの３Ｄ ＤＲＡＭトランジスタ２５０２（垂直ワード線フィーチャ）が、前述の方法を用いて基板２５０６内に形成されている。次に、ビット線スリット２５０４が、２つの３Ｄ ＤＲＡＭトランジスタ間に形成される。図２６の断面図２６００に示したように、ビット線スリット２５０４は、上面１３１０から下方に、Ｓｉ／ＳｉＧｅスタック１３０８内へと走っている。いくつかの実施形態では、ビット線スリット２５０４を形成するために、異方性エッチングが使用される。いくつかの実施形態では、等方性エッチングが、ビット線スリット２５０４を形成するためのハードマスクと併せて使用される。次に、Ｓｉ／ＳｉＧｅスタック１３０８が、ビット線スリット２５０４を通してエッチングされ、図２７の断面図２７００に示したように、ＳｉＧｅ層１３０６の残りの任意の部分が選択的に除去される。ＳｉＧｅ層１３０６の除去により、２つの３Ｄ ＤＲＡＭトランジスタ２５０２のソース／ドレインドーピング領域２００２が露出される。

【0028】

［００７１］次に、横方向チャネル２７０２を広げ、また高くするために、シリコンエッチングプロセスが全ての表面に対して実行され、ビット線フィーチャの隔離のためのギャップが形成される。シリコンエッチングプロセスの間、ビット線スリット２５０４も第１の幅２７０４から第２の幅２８０６に広げられる。次に、２つの３Ｄ ＤＲＡＭトランジスタのソース／ドレインドーピング領域２００２が、エッチングによって除去され、図２８の断面図２８００に示したように、隔離ギャップ２８０２が残る。第１の誘電体層２８０４（例えば窒化物層だが、これに限られない）は、ビット線スリット２５０４の表面上にＡＬＤ堆積プロセスを用いて堆積され、薄層が形成される。次に、第２の誘電体層２９０２が第１の誘電体層上に堆積されてビット線フィーチャを隔離し、隔離ギャップ２８０２を満たすのだが、図２９の断面図２９００に示したように、ビット線スリット２５０４内にスペース２９０４を残す。スペース２９０４により、さらなる処理のためにビット線スリット２５０４の内面に化学的にアクセスすることが可能になる。

【0029】

［００７２］次に、第２の誘電体層２９０２がエッチングされて第１の誘電体層２８０４を露出させ、第２の誘電体層２９０２の一部を隔離ギャップ２８０２内に残す。いくつかの実施形態では、第２の誘電体層２９０２の部分エッチングが、第１の誘電体層２８０４を露出させるために等方性エッチングを用いて達成されてよく、又はビット線スリットをパターン化してもよく、異方性エッチングを使用して、第２の誘電体層２９０２を除去して第１の誘電体層２８０４を露出させてもよい。次に、第１の誘電体層２８０４は、図３０の断面図３０００に示したように、隔離ギャップ２８０２の間にシリコンチップ３００２が形成されるように部分的にエッチバックされる。いくつかの実施形態では、隔離ギャップ２８０２における第２の誘電体層２９０２の残りの部分が、図３１の断面図３１００に示したように、除去される。代替的な実施形態では、隔離ギャップ２８０２における第２の誘電体層２９０２の残りの部分が、空気隔離ギャップと同様の機能を有するように所定の位置に残され（図示せず）、覆われ得る。次に、シリコンチップ３００２が、図３２の断面図３２００に示したように、第１の誘電体層２８０４に使用される材料上のシリコンに対して選択的なエッチングを使用して、凹部３２０２を形成するためにエッチバックされる。

【0030】

［００７３］次に、チタン・シリコン・リン（ＴｉＳｉＰ）層３３０２がシリコン上に選択的に堆積され、図３３の断面図３３００に示したように、ＡＬＤ堆積プロセスを用いて、続いて堆積された窒化チタン（ＴｉＮ）／タングステン（Ｗ）層とシリコンとの間にオーミック接触を形成する。ＴｉＳｉＰ層３３０２は、ドーピングプロセスとして機能する。ＴｉＮ／Ｗ層３４０２は、凹部３２０２が満たされるようにビット線スリット２５０４内のすべての表面に堆積されるが、隔離ギャップ２８０２は完全には満たされず、図３４の断面図３４００に示したように、後続の処理中に化学的アクセスのための水平スペース３４０４を残す。次に、ＴｉＮ／Ｗ層３４０２は、隔離ギャップ２８０２からエッチバックされるが、図３５の断面図３５００に示したように、凹部３２０２内に留まる。エッチバックプロセス後の隔離ギャップ２８０２におけるＴｉＮ／Ｗ層３４０２の残留物は、３Ｄ ＤＲＡＭ構造の性能に影響を及ぼさない。次に、誘電体バリア層３６０２が、図３６の断面図３６００に示したように、ビット線スリット２５０４内の表面に堆積される。誘電体バリア層３６０２は、窒化物バリア層などであり得るが、これに限られない。第３の誘電体層３７０２（例えば酸化物層などだが、これに限られない）は、スペース３７０６が隔離ギャップ２８０２の内部に残るようにビット線スリット２５０４の表面に堆積され、これにより、図３７の断面図３７００に示したように、導電性シールド層３７０４のその後の堆積により満たすことが可能になる。次に、導電性シールド層３７０４は、導電性シールド層３７０４が第３の誘電体層３７０２上に堆積され、隔離ギャップ２８０２内のスペース３７０６が満たされるように、ＡＬＤプロセスを用いて堆積される。導電性シールド層３７０４は、ビット線間のノイズ結合を低減するシールドとして機能し、水平ビット線フィーチャ４００４を完成させる。

【0031】

［００７４］図４２は、いくつかの実施形態による３Ｄ ＤＲＡＭ構造の等角図４２００を示す。キャパシタセクション４２１２は、水平ビット線フィーチャセクション４２１６と接続するワード線フィーチャセクション４２１４に接続されている。ワード線フィーチャセクション４２１４は、２つのソース／ドレイン領域４２１０を含む。切断線４２０２は、ワード線フィーチャを通して３Ｄ ＤＲＡＭ構造の内部構造を説明するために、図４３の等角図４３００に示されている。ワード線孔４２０４は、チャネルに対して中心であり、垂直ワード線フィーチャ４３０６及び水平ビット線フィーチャ４２０８の各交点において、２つのＧＡＡチャネル４３０２を形成する。垂直ワード線フィーチャ４３０６は、隔離フィーチャ４３０４によって分離されている。ワード線フィーチャの形成について前述のプロセスが実行されるにつれて、ＧＡＡチャネル４３０２も形成される。以下では、前述のワード線フィーチャプロセス中のＧＡＡチャネル４３０２の形成について、異なる視点から説明する。ＧＡＡチャネル４３０２の形成は、図４４における第１の等角図４４００Ａ、第２の等角図４４００Ｂ及び第３の等角図４４００Ｃに示されている。第１の等角図４４００Ａにおいて、ＳｉＧｅ層１３０６は、前述のように隔離フィーチャ４３０４に達するまでエッチバックされている（誘電体１１０４はエッチングストップとして作用する）。エッチバックプロセスによってまた、上述のように隔離フィーチャ４３０４に予め堆積された低温酸化物層９０２の一部が除去される。第２の等角図４４００Ｂでは、ギャップスペースを増大させるためにシリコン層１３０４もエッチングされており、こうすることにより、低温酸化物層９０２の追加部分が除去され、ＧＡＡチャネル４３０２の周囲全体にスペースが形成される。第３の等角図４４００Ｃでは、ゲート酸化物層２４０４がワード線フィーチャ内に形成されており、ＧＡＡチャネル４３０２を取り囲んでいる。ＧＡＡチャネルとゲート酸化物層２４０４とを取り囲むスペースは、続いて、ワード線フィーチャのために、前述のようにゲート電極材料で満たされる。

【0032】

［００７５］本原理に従った実施形態は、ハードウェア、ファームウェア、ソフトウェア又はそれらの任意の組み合わせで実装され得る。実施形態はまた、１又は複数のコンピュータ可読媒体を使用して記憶された命令として実装されてもよく、当該命令は、１又は複数のプロセッサにより読み取られて実行され得る。コンピュータ可読媒体は、機械（例えば、コンピューティングプラットフォーム、又は１若しくは複数のコンピューティングプラットフォーム上で実行される「仮想マシン（virtual machine）」）によって可読な形式で情報を記憶又は送信するための任意のメカニズムを含み得る。例えば、コンピュータ可読媒体は、任意の適切な形態の揮発性又は不揮発性メモリを含み得る。いくつかの実施形態では、コンピュータ可読媒体が、非一時的なコンピュータ可読媒体を含み得る。

【0033】

［００７６］上記のことは本原理の実施形態に向けられているものの、本原理の他の実施形態及びさらなる実施形態が、その基本的な範囲から逸脱することなく考案され得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【国際調査報告】