特表2024-509835 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ ユミコアの特許一覧

特表2024-509835化合物半導体積層構造及びその調製プロセス

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-05

(54)【発明の名称】化合物半導体積層構造及びその調製プロセス

(51)【国際特許分類】

B32B 9/00 20060101AFI20240227BHJP

C30B 29/36 20060101ALI20240227BHJP

C04B 35/569 20060101ALI20240227BHJP

【ＦＩ】

B32B9/00 A

C30B29/36 A

C04B35/569

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023553358

(86)(22)【出願日】2022-02-28

(85)【翻訳文提出日】2023-09-01

(86)【国際出願番号】 EP2022054964

(87)【国際公開番号】W WO2022184630

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】21159944.4

(32)【優先日】2021-03-01

(33)【優先権主張国・地域又は機関】EP

(31)【優先権主張番号】21171992.7

(32)【優先日】2021-05-04

(33)【優先権主張国・地域又は機関】EP

(31)【優先権主張番号】21209102.9

(32)【優先日】2021-11-18

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】501094270

【氏名又は名称】ユミコア

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部達彦

(72)【発明者】

【氏名】マルクス・ライトゲープ

(72)【発明者】

【氏名】ベン・デプイト

(72)【発明者】

【氏名】ゲオルク・プフシュテルシュミード

(72)【発明者】

【氏名】ウルリヒ・シュミット

【テーマコード（参考）】

4F100

4G077

【Ｆターム（参考）】

4F100AA02E

4F100AA12E

4F100AA16A

4F100AA16B

4F100AA16C

4F100AA16D

4F100AA16E

4F100AR00E

4F100BA04

4F100BA05

4F100BA07

4F100BA10A

4F100BA10D

4F100BA10E

4F100BA14

4F100DJ00B

4F100DJ00C

4F100DJ00D

4F100EJ172

4F100EJ422

4F100EJ602

4F100JA11A

4F100YY002

4F100YY00B

4F100YY00C

4F100YY00D

4G077AA03

4G077BE08

4G077DA01

4G077HA06

(57)【要約】

本発明は、最下層及び最上層を有する半導体基板と、当該半導体基板の上にある半導体膜とを含む化合物半導体積層構造であって、当該半導体膜が、最下層と、コアと、最上層とを含み、当該半導体膜の当該最下層が、当該半導体基板の当該上面と接触しており、当該最上層が、非多孔質である、化合物半導体積層構造を提供する。好ましい化合物半導体は、底面層及び上面層を有する半導体オーバーレイヤを更に含み、当該第２の半導体層の当該底面層が、当該半導体膜の当該最上層と接触している。本発明はまた、化合物半導体積層構造を調製するためのプロセスも提供する。

【特許請求の範囲】

【請求項1】

化合物半導体積層構造であって、
ｉ．底面及び上面を有する炭化ケイ素半導体基板（１）と、
ｉｉ．前記炭化ケイ素半導体基板（１）の上にある炭化ケイ素半導体膜（２）であって、前記炭化ケイ素半導体膜（２）が、非多孔質最下層（２１）と、多孔質コア（２２）と、非多孔質最上層（２３）とを含み、前記炭化ケイ素半導体膜（２）の前記最下層（２１）が、前記炭化ケイ素半導体基板（１）の前記上面と直接接触している、炭化ケイ素半導体膜（２）と、を含む、化合物半導体積層構造。

【請求項2】

前記炭化ケイ素半導体基板（１）が、多結晶材料を含む、請求項１に記載の化合物半導体積層構造。

【請求項3】

前記多孔質コア（２２）が、ＳＥＭによって測定すると１～５０％の多孔率を有する、請求項１又は２に記載の化合物半導体積層構造。

【請求項4】

前記多孔質コア（２２）が、ＳＥＭによって測定すると最大で１５％の多孔率を有する、請求項３に記載の化合物半導体積層構造。

【請求項5】

前記炭化ケイ素半導体膜（２）の前記最下層（２１）及び／又は前記最上層（２３）が、少なくとも１０ｎｍかつ最大で２５０ｎｍの厚さを有する、請求項１～４のいずれか一項に記載の化合物半導体積層構造。

【請求項6】

前記炭化ケイ素半導体膜（２）が、０．５μｍ～４０μｍの厚さを有する、請求項１～５のいずれかに記載の化合物半導体積層構造。

【請求項7】

底面層及び上面層を有する半導体オーバーレイヤ（３）を更に含み、前記半導体オーバーレイヤ（３）の前記底面層が、前記炭化ケイ素半導体膜（２）の前記最上層（２３）と直接接触している、請求項１～６のいずれか一項に記載の化合物半導体積層構造。

【請求項8】

前記半導体オーバーレイヤ（３）が、ガリウムヒ素、窒化ガリウム、ケイ素ゲルマニウム、及び炭化ケイ素の群から選択される１つ以上の材料を含む、請求項７に記載の化合物半導体積層構造。

【請求項9】

化合物半導体積層構造を調製するプロセスであって、
ｉ．（ａ）底面及び上面を有する炭化ケイ素半導体基板（１）と、（ｂ）多孔質最下層（プレ２１）、多孔質コア（プレ２２）及び多孔質最上層（プレ２３）を有する炭化ケイ素半導体膜（プレ２）と、を提供するステップと、
ｉｉ．前記炭化ケイ素半導体膜（プレ２）の前記最下層（プレ２１）を、当該炭化ケイ素半導体基板（１）の前記上面に直接接触させるステップと、
ｉｉｉ．前記炭化ケイ素半導体膜（プレ２）及び前記炭化ケイ素半導体基板（１）を、５ＭＰａ～１００ＭＰａの圧力で一緒にプレスし、０．５ＭＰａ～１００ＭＰａの圧力で、不活性雰囲気下、１２５０℃～１７５０℃の温度で加熱するステップと、を含む、プロセス。

【請求項10】

ステップｉで提供される前記炭化ケイ素半導体基板（１）が、原子間力顕微鏡法（ＡＦＭ）によって測定すると、最大で１０ｎｍの表面粗さを有する、請求項９に記載のプロセス。

【請求項11】

半導体基板（１）と接触している前記多孔質炭化ケイ素半導体膜（２）が、１４５０℃～１６５０℃の温度で熱処理にかけられる、請求項９又は１０に記載のプロセス。

【請求項12】

前記不活性雰囲気が、ヘリウム又はアルゴンを含む、請求項９～１１のいずれか一項に記載のプロセス。

【請求項13】

前記炭化ケイ素半導体膜（プレ２）が、ＳＥＭによって測定すると１～５０％の多孔率を有する多孔質最下層（プレ２１）と、ＳＥＭによって測定すると１．１～２０％の多孔率を有する多孔質コア（プレ２２）と、ＳＥＭによって測定すると１～５０％の多孔率を有する多孔質最上層（プレ２３）とを有し、前記多孔質最下層（プレ２１）の前記多孔率の、前記多孔質コア（プレ２２）の前記多孔率に対する比率が、少なくとも１．１である、請求項９～１２のいずれか一項に記載のプロセス。

【請求項14】

炭化ケイ素半導体膜（２）の上にエピタキシャル半導体オーバーレイヤ（３）を成長させるステップを更に含む、請求項９～１３のいずれか一項に記載のプロセス。

【請求項15】

請求項９～１４のいずれか一項に記載のプロセスによって得ることができる化合物半導体積層構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、化合物半導体デバイスを調製するための新規な基板及びその作製方法に関する。具体的には、本発明は、炭化ケイ素半導体に関する。

【背景技術】

【0002】

炭化ケイ素は、特にパワーエレクトロニクスデバイスのための半導体材料として、ケイ素の最も有望な代替物として浮かび上がっている。これは、広い電子バンドギャップ及び高い熱伝導率などのその固有の材料特性によるものである。しかしながら、この数十年にわたる、材料品質及びデバイス製造の両方における多大な進歩にもかかわらず、単結晶炭化ケイ素基板の高いコストにより、広範な採用が依然として妨げられている。この高コストの一因となっている主な要因は、結晶成長プロセス、その後のインゴットスライシング、及び基板の研磨である。

【0003】

米国特許第９，７３８，９９１（Ｂ２）号は、炭化ケイ素結晶を形成する方法を開示しており、その方法は、炭化ケイ素シードを成長容器中に載置することと、成長容器を加熱することと、成長容器を排気することと、を含み、シードは、温度及び圧力勾配の結果として浮揚され、ガスは、シードの成長面から、シードの縁部の周囲、そしてシードの背後の容積の中に流れ、真空システムによって排気される。

【0004】

更に最近では、Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．２０１７，１６４（１２），Ｅ３３７は、フッ化水素酸中での光電気化学エッチングを適用して単結晶試料から多孔質４Ｈ－ＳｉＣ層を調製するための新規な方法を記載した。得られる多孔度、多孔質の均一性、並びに細孔形態は、主に印加した電圧に依存することが見出された。重要なことに、そのアプローチは、多孔度が交互になっているいくつかのサブ層を備えた多孔質４Ｈ－ＳｉＣ層を４Ｈ－ＳｉＣ基板から分離することを可能にした。

【0005】

本発明の製作の詳細に関する従来技術に加えて、ＳｉＣ基板からの層の分離、及び別の基板上への最終的なその後の接合のための代替経路が、文献に記載されている。これらのアプローチでは、イオン注入を利用することによってマザー基板の表面下に破断線が形成される。生成された破断線は、マザー基板から薄層を機械的に分離することを可能にし、その後、この薄層を多結晶基板に移すことができる。

【0006】

現在の方法は、一連の複数の複雑な加工ステップの使用に依然として依存している。そのため、それらの方法は材料経済性が乏しく、環境への影響が無視できない。本発明は、単結晶半導体を製造するための新しい方法を提供することを目的とし、これらの方法は、製造において、出発材料の経済的な使用、エネルギー効率及び柔軟性を可能にする。より具体的には、本発明は、コストの大幅な削減、エネルギーフットプリント（ｅｎｅｒｇｙｆｏｏｔｐｒｉｎｔ）の改善、及び廃棄材料の削減を目的とする。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】米国特許第９，７３８，９９１号明細書

【非特許文献】

【0008】

【非特許文献1】Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．２０１７，１６４（１２），Ｅ３３７

【発明の概要】

【課題を解決するための手段】

【0009】

本発明は、請求項１に記載の化合物半導体積層構造及びそれを調製するためのプロセスを提供することによって、上記課題のうちの少なくとも１つの解決策を提供するものである。本質的に、本発明の目的は、単一のマザー基板、例えば、炭化ケイ素基板から層を繰り返し分離し、その層を、比較的安価であるが電子的に適合性のある担体基板に接合することによって実現される。

【0010】

第１の態様では、本発明は、化合物半導体積層構造であって、
ｉ．底面及び上面を有する半導体基板と、
ｉｉ．当該半導体基板の上にある半導体膜であって、当該半導体膜が、最下層と、多孔質コアと、最上層とを含み、当該半導体膜の当該最下層が、当該半導体基板の当該上面と接触している、半導体膜と、を含む、化合物半導体積層構造を提供する。

【0011】

これは、所望の組成及び形態を有する半導体膜を提供するために、すなわち、当該半導体膜上に単結晶半導体層を成長させるために、有利である。これは、高い二酸化炭素フットプリントを有する基板材料の１回限りの使用を回避し、半導体層を調製するための材料及びエネルギーが経済的なプロセスを可能にする。更に、ゲルマニウム又はインジウムリンなどの重要な材料に対するプロセスの依存性を減少させることができる。製造プロセス中の廃棄物発生を大幅に減少させることができ、二酸化炭素フットプリントの改善をもたらす。

【0012】

第２の態様では、本発明は、化合物半導体積層構造を調製するためのプロセスであって、半導体基板と接触している多孔質半導体膜を、１２００℃を超える温度で熱処理して、化合物半導体積層構造を形成する、プロセスを提供する。

【0013】

第３の態様では、本発明は、本発明の第１の態様による化合物半導体積層構造を含む、パワーエレクトロニクスのための電子デバイスを提供する。

【0014】

更なるガイダンスによって、本発明の教示をよりよく理解するために、図面が含まれる。当該図面は、本発明の説明を助けることを意図したものであり、本明細書にて開示された発明を限定することを意図するものではない。
そこに含まれる図及び記号は、本発明が属する技術分野の当業者によって一般に理解される意味を有する。

【図面の簡単な説明】

【0015】

【図1】本発明による化合物半導体積層構造の断面を概略的に示しており、当該化合物半導体は、半導体基板１と、当該半導体基板１の上にコア２２を有する半導体膜２と、を含む。

【図2】本発明による化合物半導体積層構造の断面を概略的に示しており、当該化合物半導体は、当該半導体膜２の上に半導体層３を更に含む。

【図3】層の上側及び下側上において、ステップ関数を含む特定の多孔質プロファイルを有する多孔質単結晶層の断面ＳＥＭ画像を示している。

【図4】熱処理後の単結晶４Ｈ－ＳｉＣの上にある多孔質層の断面ＳＥＭ画像を示している。

【図5】ＰＥＣＥ中の印加電圧を１１．５ボルトから８．５ボルトに変化させることによって導入された多孔率の段階的な減少を示している多孔質４Ｈ－ＳｉＣ層の断面ＳＥＭ顕微鏡写真を示している。

【図6】１６００℃でアニールした後の図５に示された多孔質層の再編成を示している断面ＳＥＭ顕微鏡写真を示している。

【発明を実施するための形態】

【0016】

特に定義されていない限り、技術用語及び科学用語を含む、本発明の開示に使用される全ての用語は、本発明が属する技術分野の当業者によって一般に理解される意味を有する。更なるガイダンスによって、本発明の教示をよりよく理解するために、用語の定義が含まれる。

【0017】

本明細書で使用される場合、以下の用語は以下の意味を有する：
本明細書で使用される場合、「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が別途明確に指示しない限り、単数形及び複数形の両方の指示対象を指す。例として、「コンパートメント（ａｃｏｍｐａｒｔｍｅｎｔ）」は、１つ又は２つ以上のコンパートメントを指す。

【0018】

本明細書で使用される場合、パラメータ、量、時間長などの測定可能な値を指す「約」は、「実質的に」という用語と同義とみなされ、特定の値から±２０％以下、好ましくは±１０％以下、より好ましくは±５％以下、更により好ましくは±１％以下、なおより好ましくは±０．１％以下の変動を、開示された発明でそのような変動が実施に適切である限り、包含することを意味している。但し、「約」という修飾語が指す値自体も具体的に開示されていることを理解されたい。

【0019】

本明細書で使用される「含む（ｃｏｍｐｒｉｓｅ）」、「含むこと（ｃｏｍｐｒｉｓｉｎｇ）」、及び「で構成される（ｃｏｍｐｒｉｓｅｄｏｆ）」は、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｅｓ）又は「含有する（ｃｏｎｔａｉｎ）」、「含有すること（ｃｏｎｔａｉｎｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」と同義であり、包括的又はオープンエンドの用語であり、例えば構成要素などの後に続くものの存在を指定するものであり、当技術分野で知られている、又はそこに開示されている、追加の、記載されていない構成要素、特徴、要素、部材、工程の存在を除外又は排除するものではない。

【0020】

端点による数値範囲の列挙には、列挙された端点だけでなく、その範囲に包含される全ての数値及び分数が含まれる。全てのパーセンテージは、他に定義されていない限り、又はその使用及び使用されている文脈から当業者にとって異なる意味が明らかでない限り、「重量％」と略記される重量パーセント、又は「体積％」と略記される体積パーセントとして理解される。

【0021】

「半導体」という用語は、絶縁体の導電率と、ほとんどの金属の導電率との間の導電率を有する任意の固体物質を指す。例示的な半導体層は、ケイ素から構成される。半導体層は、単一のバルクウェハ又は複数のサブ層を含むことができる。具体的には、半導体層、より好ましくは、炭化ケイ素半導体層は、複数の不連続な多孔質部分を含み得る。複数の不連続な多孔質部分は、異なる密度を有していてもよく、水平に分布していてもよいし、垂直に積層されていてもよい。半導体材料の例としては、アルミナ、炭化ケイ素、ガリウムヒ素、リン化インジウム、シリカ、二酸化ケイ素、ホウケイ酸ガラス、パイレックス（登録商標）、及びサファイアが挙げられるが、それらに限定されない。

【0022】

本発明の文脈において、化合物半導体は、ＩＩＩ族及びＶ族元素並びにＩＩ族及びＶＩ族元素などの少なくとも２つの異なる種の化学元素から構成される半導体である。これらの半導体は、典型的には、周期表１３～１５族（旧ＩＩＩ～Ｖ族）における、例えば、ホウ素族（旧ＩＩＩ族、ホウ素、アルミニウム、ガリウム、インジウム）からの元素及び１５族（旧Ｖ族、窒素、リン、ヒ素、アンチモン、ビスマス）からの元素で形成される。可能な配合の範囲は、これらの元素が二元（２つの元素、例えば、ガリウム（ＩＩＩ）ヒ素（ＧａＡｓ））、三元（３つの元素、例えば、インジウムガリウムヒ素（ＩｎＧａＡｓ））及び四元（４つの元素、例えばアルミニウムガリウムインジウムリン化物（ＡｌＩｎＧａＰ））合金を形成することができるため、非常に広い。ＧａＡｓ、ＩｎＰ及びＩｎＧａＡｌＰは、高周波デバイス及び光電子デバイスの用途に使用されている。パワー半導体には、ＳｉＣ及びＧａＮ化合物半導体が用いられることが多い。典型的な化合物半導体は、以下の通りである：
ＩＩ－ＶＩ族：ＺｎＳｅ
ＩＩＩ－Ｖ族：ＧａＡｓ、ＧａＮ、ＩｎＰ、ＩｎＧａＡｌＰ、ＩｎＧａＮ
ＩＶ－ＩＶ族：ＳｉＣ、ＳｉＧｅ

【0023】

本発明の文脈において、「基板」又は「半導体基板」という用語は、半導体材料、具体的には化合物半導体材料、より具体的には炭化ケイ素からなる材料を指し、その上に材料の堆積層が形成又は適用され得る。好ましくは、基板は、単結晶基板である。当該半導体基板は、スライス、基板又はウェハと呼ばれることもあり、当業者に知られている。そのような半導体基板は、典型的には、その上にマイクロエレクトロニクスデバイスを構築することができる基板として使用される。半導体基板は、ドーピング、イオン注入、エッチング、薄膜堆積又はリソグラフィパターニングなどの異なるプロセスにかけられ得る。例示的な基板としては、バルクゲルマニウムウェハ、バルクケイ素ウェハが挙げられるが、これらに限定されず、ウェハは、均一な厚さの単結晶ケイ素又はゲルマニウム；均一な厚さの単結晶又は多結晶化合物半導体材料を含む複合半導体ウェハ；バルクケイ素ハンドルウェハ上に配置されている二酸化ケイ素の層上に配置されているケイ素の層を含むケイ素オンインシュレータウェハなどの複合ウェハ；又は、多孔質ゲルマニウム、酸化物及びケイ素上のゲルマニウム、ケイ素上のゲルマニウム、パターニングされたゲルマニウム、ゲルマニウム上のゲルマニウムスズ、及び／又は同等物；又は、その上若しくは中にデバイスが形成されているベース層として機能する任意の他の材料を含む。好ましくは、当該半導体基板は、炭化ケイ素を含む。より好ましくは、当該半導体基板は、本質的に炭化ケイ素からなる。基板は、単一のバルクウェハ、又は複数のサブ層を有し得る。具体的には、基板（例えば、ケイ素、ゲルマニウムなど）は、複数の不連続な多孔質部分を含み得る。複数の不連続な多孔質部分は、異なる密度を有していてもよく、水平に分布していてもよいし、垂直に積層されていてもよい。本発明の文脈において、「基板」という用語は、概ね、少なくとも１μｍの厚さを有する材料を指す。半導体基板は、概して、円筒形態を有し、当該円筒の直径は、ウェハサイズと呼ばれ、当該円筒の高さは、ウェハ厚さと呼ばれる。本発明の文脈において使用される半導体基板は、１インチ（２５ｍｍ）のウェハサイズを有することができ、典型的には約２７５μｍの厚さを有することができ；２インチ（５１ｍｍ）のウェハサイズを有することができ、典型的には約２７５μｍの厚さを有することができ；３インチ（７６ｍｍ）のウェハサイズを有することができ、典型的には約３７５μｍの厚さを有することができ；４インチ（１００ｍｍ）のウェハサイズを有することができ、典型的には約５２５μｍの厚さを有することができ；５インチ（１２５ｍｍ）のウェハサイズを有することができ、典型的には約６２５μｍの厚さを有することができ；６インチ（１５０ｍｍ）のウェハサイズを有することができ、典型的には約６７５μｍの厚さを有することができ；８インチ（２００ｍｍ）のウェハサイズを有することができ、典型的には約７２５μｍの厚さを有することができ；１２インチ（３００ｍｍ）のウェハサイズを有することができ、典型的には約７７５μｍの厚さを有することができる。

【0024】

本発明の文脈において、「膜」又は「半導体膜」という用語は、表面を覆う材料の実質的に均一な厚さを有する半導体材料を指す。膜は、多孔質又は非多孔質構造を有することができる。本発明の文脈において、「膜」という用語は、０．０１μｍ～５０μｍの厚さを有する材料を指す。

【0025】

本発明の文脈において、「層」又は「半導体層」という用語は、表面を覆う材料の実質的に均一な厚さを有する半導体材料を指す。層は、連続又は不連続（すなわち、材料の領域間にギャップを有する）のいずれかであることができる。例えば、層は、表面を完全に又は部分的に覆うことができるか、又は層を集合的に画定する別個の領域（すなわち、選択領域エピタキシを使用して形成された領域）に分割することができる。更に、層は、多孔質又は非多孔質構造を有することができる。本発明の文脈において、「層」という用語は、少なくとも０．１μｍかつ最大でも８００μｍの厚さを有する材料を指す。また、本発明の文脈において、「コア」という用語は、用語「コア層」と同義であると理解されるべきである。

【0026】

第２の層又は第２の膜の「上に構成される」、「上に堆積される」、「上にある」、「上に」、又は「を覆って上に」として本明細書に説明及び／又は示される第１の層又は第１の膜は、第２の層に直接隣接してもよく、又は１つ以上の介在層が、第１の層と第２の層との間に存在してもよい。本発明の好ましい実施形態では、当該第１の層又は第１の膜は、当該第２の層又は当該第２の膜と直接接触しているか、又はそれと接合されているか、又はそれに直接接合されている。本発明の文脈において、「上に配置される」という用語は、下にある材料又は層「上に存在する」ことを意味している。この層は、好適な表面を確保するのに必要な遷移層などの中間層を含み得る。例えば、材料が「基板上に配置される」と記載されている場合、これは、材料が基板と密接に接触しているか、又は、材料が、基板上に存在する１つ以上の遷移層と接触していることのいずれかを意味している場合がある。

【0027】

本発明の文脈において、「直接接触している」という用語は、「直接付着している」、「直接接合されている」、「直接接触している」と同義であり、同じ組成、結晶化度、多孔率を有し得るが、層境界によって、例えば、断面ＳＥＭ画像分析から区別可能であり、それによって当該２つの別個の層が、有機又は無機粘着剤などの接合剤を使用せずに、互いに接続又は互いに接合されている、２つの別個の層として理解されるべきである。

【0028】

本発明の文脈において、材料の多孔率は、体積パーセントとして表され、「体積％」又は「％」と略される。本発明の文脈において、層又は膜の多孔率は、電気化学エッチングプロセスの複数の段階における当該層又は膜のＳＥＭ分析によって決定することができる。多孔質ケイ素エッチングのためのＡＭＭＴＧｍｂＨ製のエッチングチャンバにおいて、１５０ｍＬの４８重量％ＨＦ、１５０ｍＬのエタノール及び１２００ｍＬの脱イオン水を含む電解質溶液でエッチングし、前面照明用に２５０ワットの水銀アークランプを使用することによって、層又は膜のＳＥＭ画像分析が得られる。使用される電気化学エッチングプロセスパラメータは、（ｉ）Ｃ面に関しては、１分１１．５Ｖ、６分８．５Ｖ、１分１１．５Ｖ、０．０５分６０Ｖを、基板から箔を剥離するために印加し、（ｉｉ）Ｓｉ面に関しては、１分１１．５Ｖ印加、９分８．５Ｖ印加、１分１１．５Ｖ印加、０．０５分６０Ｖを、基板から箔を剥離するために印加する。多孔度は、多孔度を決定するために、ノイズ除去及び適応ガウス画像閾値化（ａｄａｐｔｉｖｅＧａｕｓｓｉａｎｉｍａｇｅｔｈｒｅｓｈｏｌｄｉｎｇ）を使用して、ＯｐｅｎＣＶ画像解析ライブラリで解析される。本発明の文脈において、「多孔質」という用語は、細孔を含む層又は膜であって、当該層又は膜の空隙容積が、当該層又は膜の総体積の少なくとも１体積％である、層又は膜を指す。典型的には、多孔質層の空隙容積は、最大３０％、４０％、５０％、６０％、又は更に最大７０％である。本発明の文脈において、「非多孔質」という用語は、好ましくは細孔がない層若しくは膜、又は最大で１％、好ましくは最大で０．８％、より好ましくは最大で０．５％、最も好ましくは０％の多孔率を有する層若しくは膜を指す。

【0029】

本発明の文脈において、「表面」という用語は、物体又は物体の一部、例えば、層の二次元外面又は外部境界を指し、「表面領域」という用語は、当該表面の大きさを指し、「表層」という用語は、物体又は物体の一部、例えば、層の三次元外層又は外部境界を指す。したがって、本発明の文脈において、「表面」という用語は、用語「表面領域」及び用語「表層」と区別される。

【0030】

本明細書に示され記載される構造のいずれも、示されるものの上及び／又は下に追加の層を有するより大きな構造の一部であり得る。明確にするために、本明細書の図は、これらの追加の層を省略することがあるが、これらの追加の層が、開示される構造の一部であってもよい。更に、図示した構造は、その繰り返しが図に示されていない場合であっても、ユニット単位で繰り返すことができる。

【0031】

本明細書に記載の成長及び／又は堆積は、化学蒸着（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、有機金属化学蒸着（ｍｅｔａｌｏｒｇａｎｉｃｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ）、有機金属気相エピタキシ（ｏｒｇａｎｏｍｅｔａｌｌｉｃｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ、ＯＭＶＰＥ）、原子層堆積（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、分子線エピタキシ（ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｙ、ＭＢＥ）、ハロゲン化物気相エピタキシ（ｈａｌｉｄｅｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ、ＨＶＰＥ）、パルスレーザ堆積（ｐｕｌｓｅｄｌａｓｅｒｄｅｐｏｓｉｔｉｏｎ、ＰＬＤ）、及び／又は物理蒸着（ｐｈｙｓｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）のうちの１つ以上を使用して実行され得る。

【0032】

第１の態様では、本発明は、化合物半導体積層構造であって、
ｉ．底面及び上面を有する半導体基板と、
ｉｉ．当該半導体基板の上にある半導体膜であって、当該半導体膜が、最下層と、コアと、最上層とを含み、当該半導体膜の当該最下層が、当該半導体基板の当該上面と接触している、半導体膜と、を含む、化合物半導体積層構造を提供する。

【0033】

図１は、本発明による化合物半導体積層構造の断面を概略的に示しており、当該化合物半導体は、半導体基板１と、当該半導体基板１の上にある半導体膜２と、を含む。半導体膜２は、最下層２１、コア２２及び最上層２３を含む。

【0034】

好ましくは、本発明は、当該半導体基板及び当該半導体膜が、炭化ケイ素及び窒化ガリウムからなる群から選択される材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。第１の実施形態では、当該半導体基板及び当該半導体膜は、炭化ケイ素を含む。好ましくは、当該炭化ケイ素は、４Ｈ－炭化ケイ素（４Ｈ－ＳｉＣ）を含む。より好ましくは、当該炭化ケイ素は、４Ｈ－炭化ケイ素（４Ｈ－ＳｉＣ）から本質的になる。第２の実施形態では、当該半導体基板及び当該半導体膜は、窒化ガリウムを含む。

【0035】

好ましくは、本発明は、当該半導体膜の当該最上層が、非多孔質である、本発明の第１の態様による化合物半導体積層構造を提供する。換言すれば、当該最上層は、不浸透性であるか、高密度であるか、緻密であるか、又は閉鎖されている。これは、当該膜の断面のＳＥＭによって容易に識別される。多孔質コアの場合、そのような最上層は、多孔質コアの密度に比べて、密度が高いことを特徴とする。好ましくは、当該半導体膜の当該最上層は、単結晶である。単結晶最上層を有することにより、当該最上層の上に直接ホモエピタキシャル層を成長させることが可能となる。第１の好ましい実施形態では、当該半導体膜の当該最下層は、多孔質であり、当該半導体膜の当該最上層は、非多孔質である。これは、多結晶基板、例えば、多結晶ＳｉＣ基板への改善された接着又は接合を可能にするのに有利である。第２の好ましい実施形態では、当該半導体膜の当該最下層及び当該最上層は、非多孔質である。これは、当該膜の断面のＳＥＭによって容易に識別される。多孔質コアの場合、そのような最下層及び／又は最上層は、多孔質コアの密度に比べて、密度が高いことを特徴とする。好ましくは、当該最下層は、単結晶である。

【0036】

単結晶多孔質化合物半導体膜は、Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＳｔａｃｋｅｄＬａｙｅｒｓｏｆＤｉｆｆｅｒｅｎｔＰｏｒｏｓｉｔｙｉｎ４ＨＳｉＣＳｕｂｓｔｒａｔｅｓＡｐｐｌｙｉｎｇａＰｈｏｔｏｅｌｅｃｔｒｏｃｈｅｍｉｃａｌＡｐｐｒｏａｃｈ．Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．２０１７，１６４（１２），Ｅ３３７，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１４９／２．１０８１７１２ｊｅｓ；Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＭｅｔａｌＡｓｓｉｓｔｅｄＰｈｏｔｏｃｈｅｍｉｃａｌＥｔｃｈｉｎｇｏｆ４ＨＳｉｌｉｃｏｎＣａｒｂｉｄｅ．Ｊ．Ｐｈｙｓ．Ａｐｐｌ．Ｐｈｙｓ．２０１７，５０（４３），４３５３０１，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０８８／１３６１－６４６３／ａａ８９４２に記載されている実験手順に従って電気化学的多孔質化技術によって得ることができる。当業者は、剥離された化合物半導体膜の多孔率が、電気化学プロセスパラメータの変化によって容易に変更され得ることを理解するであろう。剥離された半導体膜の表層が、当該半導体膜のコアと比較して、より高い多孔率を有することを確保することにより、緻密化と、より高い多孔率の領域からより低い多孔率の領域への材料の移動との結果として、当該半導体基板上への剥離半導体膜の最適な融着が確保される。好ましくは、当該剥離半導体膜は、多孔率が３０％未満のコア部分と、多孔率が３０％を超える表層部分とを有する。本発明者らは、更に、そのような電気化学的多孔質化手順が、元の半導体材料の結晶性を維持することを見出した。

【0037】

好ましくは、本発明は、当該半導体膜の当該最下層及び／又は当該最上層が、ＳＥＭ画像分析によって測定すると、少なくとも１ｎｍ、少なくとも２ｎｍ、少なくとも５ｎｍ、少なくとも１０ｎｍ、少なくとも１５ｎｍ、少なくとも２０ｎｍ、又は更に少なくとも２５ｎｍの厚さを有する、本発明の第１の態様による化合物半導体積層構造を提供する。当該半導体膜の当該最下層及び／又は当該最上層は、２０ｎｍ、５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍ、５００ｎｍ、１０００ｎｍの厚さ、又はこれらの間の任意の厚さを有し得る。最適化された加工条件は、当該最下層及び／又は最上層のより高い厚さを更に可能にし得る。

【0038】

好ましくは、当該半導体膜は、当該半導体基板と直接接触している。より具体的には、当該半導体膜の当該最下層は、当該半導体基板の当該上面と直接接触している。同様に、当該半導体膜の当該最下層は、当該半導体基板の当該上面に直接接合又は融着されているとも言える。本発明の第１の態様による構造は、所望の組成及び形態を有する半導体膜を提供することができるという利点、すなわち、当該半導体膜上に単結晶半導体層を成長させるために、好ましくは当該半導体膜上に半導体層を成長させるために、提供することができるという利点を提供する。これは、材料及びエネルギーが経済的な半導体基板の上に半導体層を調製するためのプロセスを可能にする。そうすることにより、高価で高カーボンフットプリントのバルク基板への依存が減少する。製造プロセス中の廃棄物発生を大幅に低減することができ、二酸化炭素フットプリントの改善に寄与する。好ましい実施形態では、当該半導体基板は、化合物半導体基板である。好ましい実施形態では、当該半導体膜は、化合物半導体膜である。

【0039】

当該半導体基板と直接接触する半導体膜は、直接接合又は融着によって得ることができる。直接接合又は融着は、半導体及び化合物半導体加工の分野の当業者に知られている、十分に確立された加工方法である。それは、いかなる追加の中間層もない層接合プロセスを指す。接合は、十分に清浄で、平坦で、平滑かで、官能化された２つの表面間の化学結合から本質的になる。直接接合又は融着プロセスは、概して、ウェハ前加工、室温での予備接合、及び高温でのアニーリングからになる。

【0040】

好ましくは、本発明は、当該化合物半導体積層構造が、底面及び上面を有するオーバーレイヤとも呼ばれる半導体層を更に含み、当該第２の半導体層の当該底面が当該半導体膜の当該最上層と接触している、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該第２の半導体層の当該底面は、当該半導体膜の当該最上層と直接接触している。異なる品質の半導体基板の上にある所定の品質の半導体膜を使用することにより、基板材料としてより容易に入手可能な材料を使用することが可能になる。実際、半導体膜は、当該膜の上に半導体結晶層を容易に成長させる目的で主に選択されるが、基板は、本発明の概念の範囲内で、その上にある半導体膜との熱機械的及び電気的適合性に次いで、主に機械的及びコスト関連特性に基づいて、選択され得る。当該半導体オーバーレイヤは、アルミナ、炭化ケイ素、ガリウムヒ素、リン化インジウム、シリカ、二酸化ケイ素、ホウケイ酸ガラス、パイレックス、及びサファイアから選択される１つ以上を含むが、これらに限定されない。好ましくは、当該半導体オーバーレイヤは、炭化ケイ素を含み、より好ましくは、当該半導体オーバーレイヤは、炭化ケイ素から本質的になる。

【0041】

図２は、本発明による化合物半導体積層構造の断面を概略的に示しており、当該化合物半導体は、当該半導体膜２の上に半導体層３を更に含む。

【0042】

好ましい実施形態では、当該半導体層は、エピタキシャル成長した半導体層であり、「オーバーレイヤ」とも呼ばれる。本発明の文脈において、これは、結晶半導体膜に対して１つ以上の明確な配向で新しい結晶層が形成されるタイプの結晶成長又は材料堆積プロセスにおいて半導体層が成長することを意味している。堆積された結晶半導体層はエピタキシャル層と呼ばれる。結晶膜に対するエピタキシャル層の相対的配向は、各材料の結晶格子の配向に関して規定される。エピタキシャル成長の場合、新しい層は結晶性であるべきであり、オーバーレイヤの各結晶学的ドメインは、膜結晶構造に対して明確な配向を有しているべきである。

【0043】

好ましくは、本発明は、当該半導体基板が多結晶材料又は非晶質材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。より好ましくは、当該半導体基板は、多結晶材料を含む。好ましくは、当該半導体基板は、当該基板上にある化合物半導体膜と同じ化合物材料を含む。代替の好ましい実施形態では、当該半導体基板は、ケイ素半導体材料を含む。これは、当該半導体基板と当該半導体膜との間の良好な融合の利点、並びに半導体基板－膜アセンブリの良好な熱的及び機械的安定性の利点を提供する。

【0044】

好ましくは、本発明は、当該半導体膜が多結晶材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。より具体的には、当該半導体膜の最上層は、単結晶構造を有し、当該最上層は非多孔質である。当該単結晶半導体膜、より具体的には当該膜の当該最上層は、単結晶半導体層を成長させるための望ましいシード層を提供する。当該半導体膜の当該最上層上に成長した、オーバーレイヤとも呼ばれる単結晶半導体層は、単結晶最上層の結晶性に従って成長する。

【0045】

本発明の特定の実施形態では、本発明は、当該半導体膜が多孔質コアを含む、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体膜の当該多孔質コアは、ＳＥＭ画像分析によって測定すると、最大で５００ｎｍの平均孔径を有する。好ましくは、当該半導体膜の当該多孔質コアは、５０ｎｍ～５００ｎｍ、より好ましくは１００ｎｍ～４００ｎｍ、更により好ましくは１５０ｎｍ～３５０ｎｍの平均孔径を有する。最も好ましくは、当該半導体膜の当該多孔質コアは、１６０ｎｍ、１７０ｎｍ、１８０ｎｍ、１９０ｎｍ、２００ｎｍ、２１０ｎｍ、２２０ｎｍ、２３０ｎｍ若しくは２４０ｎｍ、又はそれらの間の任意の値の平均孔径を有する。

【0046】

本発明の特定の実施形態では、本発明は、当該半導体膜が多孔質コアを含む、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体膜の当該多孔質コアは、ＳＥＭ画像分析によって決定すると、最大で５０％の多孔率を有する。当該半導体膜の当該多孔質コアは、１％～４０％、又は５％～３５％、更には１０％～３０％、例えば、１０％、１５％、２０％、２５％若しくは３０％、又はこれらの間の任意の値の多孔率を有し得る。好ましくは、当該半導体膜の当該多孔質コアは、最大で４０％、最大で３０％、又は更に最大で２０％の多孔率を有する。更により好ましくは、当該半導体膜の当該多孔質コアは、１５％以下、１２％以下、又は更に１０％以下の多孔率を有する。多孔質ケイ素エッチングのためのＡＭＭＴＧｍｂＨ製のエッチングチャンバにおいて、１５０ｍＬの４８重量％ＨＦ、１５０ｍＬのエタノール及び１２００ｍＬの脱イオン水を含む電解質溶液でエッチングし、前面照明用に２５０ワットの水銀アークランプを使用することによって、多孔質コアのＳＥＭ画像分析が得られる。使用される電気化学エッチングプロセスパラメータは、（ｉ）Ｃ面に関しては、１分１１．５Ｖ、６分８．５Ｖ、１分１１．５Ｖ、０．０５分６０Ｖを、基板から箔を剥離するために印加し、（ｉｉ）Ｓｉ面に関しては、１分１１．５Ｖ印加、９分８．５Ｖ印加、１分１１．５Ｖ印加、０．０５分６０Ｖを、基板から箔を剥離するために印加する。多孔度は、多孔度を決定するために、ノイズ除去及び適応ガウス画像閾値化を使用して、ＯｐｅｎＣＶ画像解析ライブラリで解析される。

【0047】

好ましくは、本発明は、ＳＥＭ画像分析によって測定すると、当該半導体膜が、０．０５～１００μｍ、好ましくは０．０５～７５μｍ、より好ましくは０．０５～５０μｍの膜厚を有する、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、本発明は、ＳＥＭ画像分析によって測定すると、当該半導体膜が、０．０５μｍ～３０μｍの膜厚を有する、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体膜は、０．１μｍ～２５μｍ、より好ましくは０．５μｍ～１６μｍ、更により好ましくは１μｍ～１０μｍの厚さを有する。最も好ましくは、当該半導体膜は、１μｍ～５μｍの厚さを有し、特に好ましくは１μｍ、２μｍ、３μｍ、４μｍ若しくは５μｍ、又はこれらの間の任意の値に等しい。特に好ましくは、当該半導体膜は、１μｍの厚さを有する。

【0048】

好ましい実施形態では、本発明は、当該化合物半導体積層構造が１ｃｍ～５０ｃｍの直径を有する、本発明の第１の態様による化合物半導体積層構造を提供する。より好ましくは、当該化合物半導体積層構造は、５ｃｍ～３５ｃｍの直径を有する。最も好ましくは、当該直径は、約１００ｍｍ若しくは４インチ、約１５０ｍｍ若しくは６インチ、約２００ｍｍ若しくは８インチ、又は約３００ｍｍ若しくは１２インチ、又はこれらの間の任意の直径である。

【0049】

好ましくは、本発明は、当該半導体基板が、次の群：すなわち、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ケイ素ゲルマニウム（ＳｉＧｅ）、ケイ素（Ｓｉ）及び炭化ケイ素（ＳｉＣ）から選択される１つ以上の材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体基板は、ケイ素又は炭化ケイ素、より好ましくは炭化ケイ素を含む。

【0050】

好ましくは、本発明は、当該半導体膜が、次の群：すなわち、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ケイ素ゲルマニウム（ＳｉＧｅ）、ケイ素（Ｓｉ）及び炭化ケイ素（ＳｉＣ）から選択される１つ以上の材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体膜は、ケイ素又は炭化ケイ素、より好ましくは炭化ケイ素を含む。

【0051】

好ましくは、本発明は、当該半導体層が、次の群：すなわち、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ケイ素ゲルマニウム（ＳｉＧｅ）、及び炭化ケイ素（ＳｉＣ）から選択される１つ以上の材料を含む、本発明の第１の態様による化合物半導体積層構造を提供する。好ましくは、当該半導体層又はオーバーレイヤは、窒化ガリウム又は炭化ケイ素、より好ましくは炭化ケイ素を含む。

【0052】

第１の好ましい実施形態では、本発明は、当該半導体基板層、当該半導体膜、及び存在する場合には当該オーバーレイヤが、ＳｉＣ、好ましくは４Ｈ－ＳｉＣからなる、本発明の第１の態様による化合物半導体積層構造を提供する。

【0053】

第２の好ましい実施形態では、本発明は、当該半導体基板層がＡｌＮからなり、当該半導体膜がＧａＮからなり、存在する場合には当該オーバーレイヤがＧａＮからなる、本発明の第１の態様による化合物半導体積層構造を提供する。

【0054】

第３の好ましい実施形態では、本発明は、当該半導体基板層が、複合セラミック材料からなり、当該セラミック材料が、ＧａＮに実質的に適合する熱膨張係数を有し、当該半導体膜がＧａＮからなり、存在する場合、当該オーバーレイヤがＧａＮからなる、本発明の第１の態様による化合物半導体積層構造を提供する。

【0055】

第２の態様では、本発明は、化合物半導体積層構造を調製するためのプロセスであって、半導体基板と接触している多孔質半導体膜を、１２００℃を超える温度で熱処理して、化合物半導体積層構造を形成する、プロセスを提供する。好ましくは、本発明は、当該半導体基板及び当該半導体膜が、炭化ケイ素及び窒化ガリウムからなる群から選択される材料を含む、本発明の第２の態様によるプロセスを提供する。第１の実施形態では、当該半導体基板及び当該半導体膜は、炭化ケイ素を含む。好ましくは、当該炭化ケイ素は、４Ｈ－炭化ケイ素（４Ｈ－ＳｉＣ）を含む。より好ましくは、当該炭化ケイ素は、４Ｈ－炭化ケイ素（４Ｈ－ＳｉＣ）から本質的になる。第２の実施形態では、当該半導体基板及び当該半導体膜は、窒化ガリウムを含む。好ましくは、本発明の第２の態様による本発明のプロセスは、本発明の第１の態様による化合物半導体積層構造の調製のために使用される。より具体的には、本発明の第２の態様によるプロセスは：
ｉ．（ａ）底面及び上面を有する炭化ケイ素半導体基板（１）と、（ｂ）多孔質最下層（プレ２１）、多孔質コア（プレ２２）及び多孔質最上層（プレ２３）を有する炭化ケイ素半導体膜（プレ２）と、を提供するステップと、
ｉｉ．当該炭化ケイ素半導体膜（プレ２）の当該最下層（プレ２１）を、当該炭化ケイ素半導体基板（１）の上面に直接接触させるステップと、
ｉｉｉ．当該炭化ケイ素半導体膜（プレ２）及び当該炭化ケイ素半導体基板（１）を、５ＭＰａ～１００ＭＰａの圧力で一緒にプレスし、不活性雰囲気下、１２５０℃～１７５０℃の温度で加熱するステップと、を含む。好ましくは、当該加圧加熱ステップは、０．５ＭＰａ～１０ＭＰａの圧力で１０分～８時間行う。

【0056】

加熱ステップの後、炭化ケイ素膜及び炭化ケイ素基板を、室温まで冷却する。膜が基板に付着していることが見出される。多孔質最下層（プレ２１）は、炭化ケイ素半導体基板（１）の上面に付着する非多孔質最下層（２１）を形成するための圧力及び温度処理から生じる再組織化を受けたことが見出される。好ましくは、本発明の第２の態様によるプロセスは、本発明の第１の態様による化合物半導体積層構造を調製するのに好適である。

【0057】

好ましくは、当該多孔質半導体膜は、Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＳｔａｃｋｅｄＬａｙｅｒｓｏｆＤｉｆｆｅｒｅｎｔＰｏｒｏｓｉｔｙｉｎ４ＨＳｉＣＳｕｂｓｔｒａｔｅｓＡｐｐｌｙｉｎｇａＰｈｏｔｏｅｌｅｃｔｒｏｃｈｅｍｉｃａｌＡｐｐｒｏａｃｈ．Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．２０１７，１６４（１２），Ｅ３３７，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１４９／２．１０８１７１２ｊｅｓ；Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＭｅｔａｌＡｓｓｉｓｔｅｄＰｈｏｔｏｃｈｅｍｉｃａｌＥｔｃｈｉｎｇｏｆ４ＨＳｉｌｉｃｏｎＣａｒｂｉｄｅ．Ｊ．Ｐｈｙｓ．Ａｐｐｌ．Ｐｈｙｓ．２０１７，５０（４３），４３５３０１，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０８８／１３６１－６４６３／ａａ８９４２に記載されている実験手順に従って電気化学的多孔質化技術によって得ることができる。好ましくは、半導体基板と接触している当該多孔質半導体膜は、１４００℃超、１４５０℃超、又は更に１５００℃超、かつ３０００℃未満、２５００℃未満、２０００℃未満、１８００℃未満、１７００℃未満、又は更に１６００℃未満の温度で熱処理にかけられる。好ましくは、半導体基板と接触している当該多孔質半導体膜は、少なくとも１０分間、より好ましくは少なくとも１５分間、少なくとも２０分間、又は少なくとも３０分間、当該熱処理にかけられる。好ましくは、当該熱処理は、最大で８時間、最大で４時間、最大で２時間、又は更に最大で１時間にわたって実行される。最も好ましくは、当該熱処理は、約３０～４５分間実行される。あるいは、当該熱処理は、半導体基板と接触している当該多孔質半導体膜を所定の温度まで加熱し、その後すぐに室温まで冷却することからなり得る。好ましくは、当該半導体基板は、当該剥離された半導体膜と接触する前に研磨される。

【0058】

好ましくは、当該半導体膜は、当該半導体基板と直接接触している。より具体的には、当該半導体膜の当該最下層は、当該半導体基板の当該上面と直接接触している。本発明者らは、驚くべきことに、多孔質半導体膜が、所定の温度を超える熱処理によって半導体基板上に直接融着されて、熱的特性及び機械的特性などの優れた特性を有する半導体二重層をもたらすことができることを見出した。当該融着膜上に半導体オーバーレイヤを更に成長させることは、単純ではあるが信頼性があり経済的に有利なプロセスを可能にするが、現在のプロセスは、エネルギー集約的かつ材料集約的である。製造プロセス中の廃棄物発生を大幅に低減することができ、二酸化炭素フットプリントの改善に寄与する。好ましい実施形態では、当該半導体基板は、化合物半導体基板である。好ましい実施形態では、当該半導体膜は、化合物半導体膜である。

【0059】

好ましくは、当該半導体基板の接触表面、すなわち、当該半導体膜と接触する表面は、原子間力顕微鏡法（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｙ、ＡＦＭ）によって測定すると、最大５０ｎｍの表面粗さを有する。Ｓｉナノ構造の表面粗さを測定するための好適なＡＦＭ手順は、Ｎａｇａｓｅｅｔａｌ．ＭｅｔｒｏｌｏｇｙｏｆＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｙｆｏｒＳｉＮａｎｏ－Ｓｔｒｕｃｔｕｒｅｓ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１９９５，３４，３３８２，ｈｔｔｐｓ：／／ｉｏｐｓｃｉｅｎｃｅ．ｉｏｐ．ｏｒｇ／ａｒｔｉｃｌｅ／１０．１１４３／ＪＪＡＰ．３４．３３８２／ｍｅｔａ．に記載されている。より好ましくは、当該半導体基板の当該接触表面は、最大で２０ｎｍ、最大で１０ｎｍ、最大で５ｎｍ、最大で２ｎｍ、又は更に最大で１ｎｍの表面粗さを有する。最も好ましくは、当該接触表面は、約０．９ｎｍ、０．８ｎｍ、０．７ｎｍ、０．６ｎｍ、０．５ｎｍ、０．４ｎｍ、０．３ｎｍ、０．２ｎｍ、若しくは０．１ｎｍ、又はこれらの間の任意の値の表面粗さを有する。本発明者らは、半導体膜と基板とを融着した後、当該半導体基板の接触面の表面粗さが小さくなるにつれ、当該半導体基板に対する半導体膜の付着性が向上することを見出した。当該半導体基板の当該接触表面のより低い表面粗さは、研磨、例えば、機械的研磨、化学機械的研磨、電気化学的研磨又は光電気化学的研磨によって達成することができる。

【0060】

好ましくは、本発明は、半導体基板と接触している当該多孔質半導体膜が、１５００℃～１６００℃の温度、好ましくは１５５０℃を超える温度、例えば１５６０℃、１５７０℃、１５８０℃、１５９０℃又は１６００℃で熱処理にかけられる、本発明の第２の態様による方法を提供する。好ましくは、半導体基板と接触している当該多孔質半導体膜は、ヘリウム、アルゴン又は水素ガスなどの不活性雰囲気下で熱処理にかけられる。本発明の文脈において、Ｎ_２ガス及びＯ_２ガスは不活性ガスとみなされない。

【0061】

好ましくは、本発明は、当該熱処理中に、当該多孔質半導体膜が、半導体基板（１）と直接接触しており、５ＭＰａ～１００ＭＰａのホットプレス圧力で当該半導体基板（１）に押し付けられる、本発明の第２の態様によるプロセスを提供する。このようなプロセスは、ホットプレスで容易に行われる。好ましくは、当該熱処理は、１０ＭＰａ～７５ＭＰａ、より好ましくは１５ＭＰａ～６０ＭＰａ、更により好ましくは２０ＭＰａ～５０ＭＰａのホットプレス圧力で実行される。最も好ましくは、当該熱処理は、約２０ＭＰａ、２５ＭＰａ、３０ＭＰａ、３５ＭＰａ、４０ＭＰａ、４５ＭＰａ若しくは５０ＭＰａ、又はこれらの間の任意の圧力のホットプレス圧力で実行される。融着プロセス中に圧力を加えることにより、得られた半導体積層構造の接合特性が向上することが分かった。

【0062】

好ましくは、本発明は、当該半導体膜（プレ２）が、ＳＥＭによって測定すると１～５０％の多孔率を有する多孔質最下層（プレ２１）と、ＳＥＭによって測定すると１．１～２０％の多孔率を有する多孔質コア（プレ２２）と、ＳＥＭによって測定すると１～５０％の多孔率を有する多孔質最上層（プレ２３）と、を有し、当該多孔質最下層（プレ２１）の多孔率の、当該多孔質コア（プレ２２）の多孔率に対する比率が、少なくとも１．１である、本発明の第２の態様によるプロセスを提供する。好ましくは、当該比率は、少なくとも１．２、少なくとも１．３、少なくとも１．４、又は更に少なくとも１．５である。好ましくは、当該比率は、最大で５に等しい。

【0063】

好ましくは、本発明は、半導体膜の上にエピタキシャル半導体オーバーレイヤを形成するステップを更に含む、本発明の第２の態様によるプロセスを提供する。

【0064】

第３の態様では、本発明は、本発明の第１の態様による化合物半導体積層構造を含む、パワーエレクトロニクスのための電子デバイスを提供する。本発明の第３の態様によるパワーエレクトロニクスデバイスは、ＤＣ太陽光電力を家庭用のＡＣ電力に変換する用途、及びハイブリッド電動ビークルにおけるバッテリーパワーに関する機能を調整する用途における使用に好適である。本発明による化合物半導体積層構造のより高いバンドギャップにより、それを使用する電子機器は、より小さくなり、はるかにエネルギー効率的に作動することができる。本発明による化合物半導体は、いくつかの従来技術の半導体よりも高い温度、高い電圧、及び高い周波数で機能する。更に、本発明の第１の態様による化合物半導体積層構造は、ａ）圧電層とケイ素基板との間のＳＡＷデバイスにおける界面層として、及びｂ）過酷な環境用途のためのＳｉ基板上のＳｉＣからのカンチレバー又はメンブレインの製造のためのＭＥＭＳにおいて、有利に使用することができる。

【実施例】

【0065】

以下の実施例は、本発明を更に明確にすることを意図したものであり、本発明の範囲を限定することを意図するものではない。

【0066】

実施例１
多結晶炭化ケイ素基板１が、融着によって、薄い１６μｍの単結晶多孔質炭化ケイ素箔２に融合する。薄い多孔質箔は、Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＳｔａｃｋｅｄＬａｙｅｒｓｏｆＤｉｆｆｅｒｅｎｔＰｏｒｏｓｉｔｙｉｎ４ＨＳｉＣＳｕｂｓｔｒａｔｅｓＡｐｐｌｙｉｎｇａＰｈｏｔｏｅｌｅｃｔｒｏｃｈｅｍｉｃａｌＡｐｐｒｏａｃｈ．Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．２０１７，１６４（１２），Ｅ３３７，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１４９／２．１０８１７１２ｊｅｓ；Ｌｅｉｔｇｅｂ，Ｍ．ｅｔａｌ．ＭｅｔａｌＡｓｓｉｓｔｅｄＰｈｏｔｏｃｈｅｍｉｃａｌＥｔｃｈｉｎｇｏｆ４ＨＳｉｌｉｃｏｎＣａｒｂｉｄｅ．Ｊ．Ｐｈｙｓ．Ａｐｐｌ．Ｐｈｙｓ．２０１７，５０（４３），４３５３０１，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０８８／１３６１－６４６３／ａａ８９４２に記載されている実験手順に従って、メタルアシストされた電気化学的エッチング（ｍｅｔａｌａｓｓｉｓｔｅｄｐｈｏｔｏｃｈｅｍｉｃａｌｅｔｃｈｉｎｇ、ＭＡＰＣＥ）と電気化学的エッチング（ｐｈｏｔｏｅｌｅｃｔｒｏｃｈｅｍｉｃａｌｅｔｃｈｉｎｇ、ＰＥＣＥ）との組み合わせを利用することによって、得られる。参考文献における手順において印加電圧（８．５～１１．５Ｖ）を変化させることによって、当業者は、より高い電圧がより高い多孔度をもたらすことから、所定の多孔度を得ることができる（図５を参照されたい）。更に印加電圧を所定の閾値レベルを超えて上昇させることにより、多孔質膜がマザー基板から剥離される。

【0067】

この手順は複数回行うことができ、これにより、所与の４Ｈ－ＳｉＣマザー基板から複数の多孔質膜を調製することが可能になる。箔の特性は、容易かつ正確に制御される。最初のＭＡＰＣＥステップは、まさに最初のＰＥＣＥプロセスのための初期の細孔形成を強化するだけである。典型的には、多孔質層の剥離後のマザー基板表面の粗さは約１００ｎｍであり、これはＰＥＣＥの開始時における細孔形成を十分に助ける。したがって、第１の剥離手順の後にＭＡＰＣＥは必要とされない。

【0068】

得られた多孔質膜は、多結晶ＳｉＣ基板の上面に載置され、不活性Ｈｅガス雰囲気（１ａｔｍ）下、温度１６００℃、圧力約３５ＭＰａで、ホットプレス熱処理にかけられる。このような熱処理中に、多孔質膜の高多孔率最下層は、局所的な自己拡散を促進し、その後、多孔質箔の高密度化及び多結晶ＳｉＣ基板への融着を引き起こすことが企図される。これを図３及び図４に示す。更に、熱処理中に、半導体基板における全ての細孔は、表面エネルギーの最小化により、再編成する。その結果、図３及び図４に示すように、多孔質膜における細孔は、外部雰囲気との接続を有していない単結晶マトリックス内に封入される。

【0069】

多結晶ＳｉＣ基板と、当該半導体基板の上にある半導体膜とからなる化合物半導体積層構造が得られる。続いて、４Ｈ－ＳｉＣの単結晶エピタキシャル層３が、化学蒸着によって当該半導体膜上に堆積する。他の堆積方法が企図され得る。

【0070】

実施例２
多結晶炭化ケイ素基板１が、ホットプレスにおける融着によって、薄い３４μｍの単結晶多孔質炭化ケイ素箔２に融合する。

【0071】

薄い多孔質箔は、実施例１に記載のように得られる。得られた多孔質膜は、研磨した多結晶ＳｉＣ基板の上面に載置され、ホットプレス装置を使用して、不活性Ａｒガス雰囲気（１ａｔｍ）下、１６００℃の温度で熱処理にかけられ、約３５ＭＰａの圧力を二重層に加える。全ての他のプロセスパラメータは、実施例１に記載した通りである。

【0072】

【0073】

実施例３
多結晶窒化ガリウム基板が、ホットプレスにおける融着によって薄い１８μｍ単結晶多孔質窒化ガリウム箔に融合する。

【0074】

実施例１に記載のものと同様に、薄い多孔質窒化ガリウム箔が得られる。得られた多孔質膜は、研磨した多結晶窒化ガリウム基板の上面に載置され、ホットプレス装置を使用して、不活性Ｈｅガス雰囲気下、１５５０℃の温度で熱処理にかけられ、約３５ＭＰａの圧力を二重層に加える。全ての他のプロセスパラメータは、実施例１に記載した通りである。

【0075】

多結晶窒化ガリウム基板と、当該半導体基板の上にある半導体膜とからなる化合物半導体積層構造が得られる。続いて、窒化ガリウムの単結晶エピタキシャル層が、化学蒸着によって当該半導体膜上に堆積する。

【0076】

実施例４
多結晶窒化アルミニウム基板が、ホットプレスにおける融着によって薄い１８μｍ単結晶多孔質窒化ガリウム箔に融合する。実施例１に記載のものと同様に、薄い多孔質窒化ガリウム箔が得られる。得られた多孔質膜は、研磨した多結晶窒化アルミニウム基板の上面に載置され、ホットプレス装置を使用して、不活性Ｈｅガス雰囲気（１ａｔｍ）下、１５５０℃の温度で熱処理にかけられ、約３５ＭＰａの圧力を二重層に加える。全ての他のプロセスパラメータは、実施例１に記載した通りである。

【0077】

多結晶窒化アルミニウム基板と、窒化アルミニウム基板上にある窒化ガリウム膜とからなる化合物半導体積層構造が得られる。続いて、窒化ガリウムの単結晶エピタキシャル層が、化学蒸着によって当該半導体膜上に堆積する。

【0078】

実施例５
多結晶窒化アルミニウム基板が、複合セラミック材料によって置き換えられ、当該セラミック材料は、ＧａＮに適合する熱膨張係数を有する、実施例４による方法。

【符号の説明】

【0079】

１炭化ケイ素半導体基板
２炭化ケイ素半導体膜
３半導体オーバーレイヤ
２１最下層
２２多孔質コア
２３最上層

【図1】